mbed-dev - added prescaler for 16 bit pwm in LPC1347 target

Users » JojoS » Code » mbed-dev

added prescaler for 16 bit pwm in LPC1347 target

targets/cmsis/TARGET_Freescale/TARGET_KLXX/TARGET_KL26Z/MKL26Z4.h@144:ef7eb2e8f9f7, 2016-09-02 (annotated)

Committer:: <>
Date:: Fri Sep 02 15:07:44 2016 +0100
Revision:: 144:ef7eb2e8f9f7
Parent:: 0:9b334a45a8ff

This updates the lib to the mbed lib v125

Who changed what in which revision?

User	Revision	Line number	New contents of line
<>	144:ef7eb2e8f9f7	1	/*
<>	144:ef7eb2e8f9f7	2	** ###################################################################
<>	144:ef7eb2e8f9f7	3	** Processors: MKL26Z128VFM4
<>	144:ef7eb2e8f9f7	4	** MKL26Z64VFM4
<>	144:ef7eb2e8f9f7	5	** MKL26Z32VM4
<>	144:ef7eb2e8f9f7	6	** MKL26Z128VFT4
<>	144:ef7eb2e8f9f7	7	** MKL26Z64VFT4
<>	144:ef7eb2e8f9f7	8	** MKL26Z32VFT4
<>	144:ef7eb2e8f9f7	9	** MKL26Z256VLH4
<>	144:ef7eb2e8f9f7	10	** MKL26Z128VLH4
<>	144:ef7eb2e8f9f7	11	** MKL26Z64VLH4
<>	144:ef7eb2e8f9f7	12	** MKL26Z32VLH4
<>	144:ef7eb2e8f9f7	13	** MKL26Z256VLK4
<>	144:ef7eb2e8f9f7	14	** MKL26Z256VLL4
<>	144:ef7eb2e8f9f7	15	** MKL26Z128VLL4
<>	144:ef7eb2e8f9f7	16	** MKL26Z256VMC4
<>	144:ef7eb2e8f9f7	17	** MKL26Z128VMC4
<>	144:ef7eb2e8f9f7	18	**
<>	144:ef7eb2e8f9f7	19	** Compilers: ARM Compiler
<>	144:ef7eb2e8f9f7	20	** Freescale C/C++ for Embedded ARM
<>	144:ef7eb2e8f9f7	21	** GNU C Compiler
<>	144:ef7eb2e8f9f7	22	** IAR ANSI C/C++ Compiler for ARM
<>	144:ef7eb2e8f9f7	23	**
<>	144:ef7eb2e8f9f7	24	** Reference manual: KL46P121M48SF4RM, Rev.1 Draft A, Aug 2012
<>	144:ef7eb2e8f9f7	25	** Version: rev. 1.0, 2012-12-12
<>	144:ef7eb2e8f9f7	26	**
<>	144:ef7eb2e8f9f7	27	** Abstract:
<>	144:ef7eb2e8f9f7	28	** CMSIS Peripheral Access Layer for MKL26Z4
<>	144:ef7eb2e8f9f7	29	**
<>	144:ef7eb2e8f9f7	30	** Copyright: 1997 - 2012 Freescale, Inc. All Rights Reserved.
<>	144:ef7eb2e8f9f7	31	**
<>	144:ef7eb2e8f9f7	32	** http: www.freescale.com
<>	144:ef7eb2e8f9f7	33	** mail: support@freescale.com
<>	144:ef7eb2e8f9f7	34	**
<>	144:ef7eb2e8f9f7	35	** Revisions:
<>	144:ef7eb2e8f9f7	36	** - rev. 1.0 (2012-12-12)
<>	144:ef7eb2e8f9f7	37	** Initial version.
<>	144:ef7eb2e8f9f7	38	**
<>	144:ef7eb2e8f9f7	39	** ###################################################################
<>	144:ef7eb2e8f9f7	40	*/
<>	144:ef7eb2e8f9f7	41
<>	144:ef7eb2e8f9f7	42	/**
<>	144:ef7eb2e8f9f7	43	* @file MKL26Z4.h
<>	144:ef7eb2e8f9f7	44	* @version 1.0
<>	144:ef7eb2e8f9f7	45	* @date 2012-12-12
<>	144:ef7eb2e8f9f7	46	* @brief CMSIS Peripheral Access Layer for MKL26Z4
<>	144:ef7eb2e8f9f7	47	*
<>	144:ef7eb2e8f9f7	48	* CMSIS Peripheral Access Layer for MKL26Z4
<>	144:ef7eb2e8f9f7	49	*/
<>	144:ef7eb2e8f9f7	50
<>	144:ef7eb2e8f9f7	51	#if !defined(MKL26Z4_H_)
<>	144:ef7eb2e8f9f7	52	#define MKL26Z4_H_ /*< Symbol preventing repeated inclusion /
<>	144:ef7eb2e8f9f7	53
<>	144:ef7eb2e8f9f7	54	/** Memory map major version (memory maps with equal major version number are
<>	144:ef7eb2e8f9f7	55	* compatible) */
<>	144:ef7eb2e8f9f7	56	#define MCU_MEM_MAP_VERSION 0x0100u
<>	144:ef7eb2e8f9f7	57	/** Memory map minor version */
<>	144:ef7eb2e8f9f7	58	#define MCU_MEM_MAP_VERSION_MINOR 0x0000u
<>	144:ef7eb2e8f9f7	59
<>	144:ef7eb2e8f9f7	60
<>	144:ef7eb2e8f9f7	61	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	62	-- Interrupt vector numbers
<>	144:ef7eb2e8f9f7	63	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	64
<>	144:ef7eb2e8f9f7	65	/**
<>	144:ef7eb2e8f9f7	66	* @addtogroup Interrupt_vector_numbers Interrupt vector numbers
<>	144:ef7eb2e8f9f7	67	* @{
<>	144:ef7eb2e8f9f7	68	*/
<>	144:ef7eb2e8f9f7	69
<>	144:ef7eb2e8f9f7	70	/** Interrupt Number Definitions */
<>	144:ef7eb2e8f9f7	71	typedef enum IRQn {
<>	144:ef7eb2e8f9f7	72	/* Core interrupts */
<>	144:ef7eb2e8f9f7	73	NonMaskableInt_IRQn = -14, /*< Non Maskable Interrupt /
<>	144:ef7eb2e8f9f7	74	HardFault_IRQn = -13, /*< Cortex-M0 SV Hard Fault Interrupt /
<>	144:ef7eb2e8f9f7	75	SVCall_IRQn = -5, /*< Cortex-M0 SV Call Interrupt /
<>	144:ef7eb2e8f9f7	76	PendSV_IRQn = -2, /*< Cortex-M0 Pend SV Interrupt /
<>	144:ef7eb2e8f9f7	77	SysTick_IRQn = -1, /*< Cortex-M0 System Tick Interrupt /
<>	144:ef7eb2e8f9f7	78
<>	144:ef7eb2e8f9f7	79	/* Device specific interrupts */
<>	144:ef7eb2e8f9f7	80	DMA0_IRQn = 0, /*< DMA channel 0 transfer complete/error interrupt /
<>	144:ef7eb2e8f9f7	81	DMA1_IRQn = 1, /*< DMA channel 1 transfer complete/error interrupt /
<>	144:ef7eb2e8f9f7	82	DMA2_IRQn = 2, /*< DMA channel 2 transfer complete/error interrupt /
<>	144:ef7eb2e8f9f7	83	DMA3_IRQn = 3, /*< DMA channel 3 transfer complete/error interrupt /
<>	144:ef7eb2e8f9f7	84	Reserved20_IRQn = 4, /*< Reserved interrupt 20 /
<>	144:ef7eb2e8f9f7	85	FTFA_IRQn = 5, /*< FTFA command complete/read collision interrupt /
<>	144:ef7eb2e8f9f7	86	LVD_LVW_IRQn = 6, /*< Low Voltage Detect, Low Voltage Warning /
<>	144:ef7eb2e8f9f7	87	LLW_IRQn = 7, /*< Low Leakage Wakeup /
<>	144:ef7eb2e8f9f7	88	I2C0_IRQn = 8, /*< I2C0 interrupt /
<>	144:ef7eb2e8f9f7	89	I2C1_IRQn = 9, /*< I2C0 interrupt 25 /
<>	144:ef7eb2e8f9f7	90	SPI0_IRQn = 10, /*< SPI0 interrupt /
<>	144:ef7eb2e8f9f7	91	SPI1_IRQn = 11, /*< SPI1 interrupt /
<>	144:ef7eb2e8f9f7	92	UART0_IRQn = 12, /*< UART0 status/error interrupt /
<>	144:ef7eb2e8f9f7	93	UART1_IRQn = 13, /*< UART1 status/error interrupt /
<>	144:ef7eb2e8f9f7	94	UART2_IRQn = 14, /*< UART2 status/error interrupt /
<>	144:ef7eb2e8f9f7	95	ADC0_IRQn = 15, /*< ADC0 interrupt /
<>	144:ef7eb2e8f9f7	96	CMP0_IRQn = 16, /*< CMP0 interrupt /
<>	144:ef7eb2e8f9f7	97	TPM0_IRQn = 17, /*< TPM0 fault, overflow and channels interrupt /
<>	144:ef7eb2e8f9f7	98	TPM1_IRQn = 18, /*< TPM1 fault, overflow and channels interrupt /
<>	144:ef7eb2e8f9f7	99	TPM2_IRQn = 19, /*< TPM2 fault, overflow and channels interrupt /
<>	144:ef7eb2e8f9f7	100	RTC_IRQn = 20, /*< RTC interrupt /
<>	144:ef7eb2e8f9f7	101	RTC_Seconds_IRQn = 21, /*< RTC seconds interrupt /
<>	144:ef7eb2e8f9f7	102	PIT_IRQn = 22, /*< PIT timer interrupt /
<>	144:ef7eb2e8f9f7	103	I2S0_IRQn = 23, /*< I2S0 transmit interrupt /
<>	144:ef7eb2e8f9f7	104	USB0_IRQn = 24, /*< USB0 interrupt /
<>	144:ef7eb2e8f9f7	105	DAC0_IRQn = 25, /*< DAC0 interrupt /
<>	144:ef7eb2e8f9f7	106	TSI0_IRQn = 26, /*< TSI0 interrupt /
<>	144:ef7eb2e8f9f7	107	MCG_IRQn = 27, /*< MCG interrupt /
<>	144:ef7eb2e8f9f7	108	LPTimer_IRQn = 28, /*< LPTimer interrupt /
<>	144:ef7eb2e8f9f7	109	Reserved45_IRQn = 29, /*< Reserved interrupt 45 /
<>	144:ef7eb2e8f9f7	110	PORTA_IRQn = 30, /*< Port A interrupt /
<>	144:ef7eb2e8f9f7	111	PORTD_IRQn = 31 /*< Port D interrupt /
<>	144:ef7eb2e8f9f7	112	} IRQn_Type;
<>	144:ef7eb2e8f9f7	113
<>	144:ef7eb2e8f9f7	114	/**
<>	144:ef7eb2e8f9f7	115	* @}
<>	144:ef7eb2e8f9f7	116	/ / end of group Interrupt_vector_numbers */
<>	144:ef7eb2e8f9f7	117
<>	144:ef7eb2e8f9f7	118
<>	144:ef7eb2e8f9f7	119	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	120	-- Cortex M0 Core Configuration
<>	144:ef7eb2e8f9f7	121	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	122
<>	144:ef7eb2e8f9f7	123	/**
<>	144:ef7eb2e8f9f7	124	* @addtogroup Cortex_Core_Configuration Cortex M0 Core Configuration
<>	144:ef7eb2e8f9f7	125	* @{
<>	144:ef7eb2e8f9f7	126	*/
<>	144:ef7eb2e8f9f7	127
<>	144:ef7eb2e8f9f7	128	#define __CM0PLUS_REV 0x0000 /*< Core revision r0p0 /
<>	144:ef7eb2e8f9f7	129	#define __MPU_PRESENT 0 /*< Defines if an MPU is present or not /
<>	144:ef7eb2e8f9f7	130	#define __VTOR_PRESENT 1 /*< Defines if an MPU is present or not /
<>	144:ef7eb2e8f9f7	131	#define __NVIC_PRIO_BITS 2 /*< Number of priority bits implemented in the NVIC /
<>	144:ef7eb2e8f9f7	132	#define __Vendor_SysTickConfig 0 /*< Vendor specific implementation of SysTickConfig is defined /
<>	144:ef7eb2e8f9f7	133
<>	144:ef7eb2e8f9f7	134	#include "core_cm0plus.h" /* Core Peripheral Access Layer */
<>	144:ef7eb2e8f9f7	135	#include "system_MKL26Z4.h" /* Device specific configuration file */
<>	144:ef7eb2e8f9f7	136
<>	144:ef7eb2e8f9f7	137	/**
<>	144:ef7eb2e8f9f7	138	* @}
<>	144:ef7eb2e8f9f7	139	/ / end of group Cortex_Core_Configuration */
<>	144:ef7eb2e8f9f7	140
<>	144:ef7eb2e8f9f7	141
<>	144:ef7eb2e8f9f7	142	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	143	-- Device Peripheral Access Layer
<>	144:ef7eb2e8f9f7	144	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	145
<>	144:ef7eb2e8f9f7	146	/**
<>	144:ef7eb2e8f9f7	147	* @addtogroup Peripheral_access_layer Device Peripheral Access Layer
<>	144:ef7eb2e8f9f7	148	* @{
<>	144:ef7eb2e8f9f7	149	*/
<>	144:ef7eb2e8f9f7	150
<>	144:ef7eb2e8f9f7	151
<>	144:ef7eb2e8f9f7	152	/*
<>	144:ef7eb2e8f9f7	153	** Start of section using anonymous unions
<>	144:ef7eb2e8f9f7	154	*/
<>	144:ef7eb2e8f9f7	155
<>	144:ef7eb2e8f9f7	156	#if defined(__ARMCC_VERSION)
<>	144:ef7eb2e8f9f7	157	#pragma push
<>	144:ef7eb2e8f9f7	158	#pragma anon_unions
<>	144:ef7eb2e8f9f7	159	#elif defined(__CWCC__)
<>	144:ef7eb2e8f9f7	160	#pragma push
<>	144:ef7eb2e8f9f7	161	#pragma cpp_extensions on
<>	144:ef7eb2e8f9f7	162	#elif defined(__GNUC__)
<>	144:ef7eb2e8f9f7	163	/* anonymous unions are enabled by default */
<>	144:ef7eb2e8f9f7	164	#elif defined(__IAR_SYSTEMS_ICC__)
<>	144:ef7eb2e8f9f7	165	#pragma language=extended
<>	144:ef7eb2e8f9f7	166	#else
<>	144:ef7eb2e8f9f7	167	#error Not supported compiler type
<>	144:ef7eb2e8f9f7	168	#endif
<>	144:ef7eb2e8f9f7	169
<>	144:ef7eb2e8f9f7	170	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	171	-- ADC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	172	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	173
<>	144:ef7eb2e8f9f7	174	/**
<>	144:ef7eb2e8f9f7	175	* @addtogroup ADC_Peripheral_Access_Layer ADC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	176	* @{
<>	144:ef7eb2e8f9f7	177	*/
<>	144:ef7eb2e8f9f7	178
<>	144:ef7eb2e8f9f7	179	/** ADC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	180	typedef struct {
<>	144:ef7eb2e8f9f7	181	__IO uint32_t SC1[2]; /*< ADC Status and Control Registers 1, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	182	__IO uint32_t CFG1; /*< ADC Configuration Register 1, offset: 0x8 /
<>	144:ef7eb2e8f9f7	183	__IO uint32_t CFG2; /*< ADC Configuration Register 2, offset: 0xC /
<>	144:ef7eb2e8f9f7	184	__I uint32_t R[2]; /*< ADC Data Result Register, array offset: 0x10, array step: 0x4 /
<>	144:ef7eb2e8f9f7	185	__IO uint32_t CV1; /*< Compare Value Registers, offset: 0x18 /
<>	144:ef7eb2e8f9f7	186	__IO uint32_t CV2; /*< Compare Value Registers, offset: 0x1C /
<>	144:ef7eb2e8f9f7	187	__IO uint32_t SC2; /*< Status and Control Register 2, offset: 0x20 /
<>	144:ef7eb2e8f9f7	188	__IO uint32_t SC3; /*< Status and Control Register 3, offset: 0x24 /
<>	144:ef7eb2e8f9f7	189	__IO uint32_t OFS; /*< ADC Offset Correction Register, offset: 0x28 /
<>	144:ef7eb2e8f9f7	190	__IO uint32_t PG; /*< ADC Plus-Side Gain Register, offset: 0x2C /
<>	144:ef7eb2e8f9f7	191	__IO uint32_t MG; /*< ADC Minus-Side Gain Register, offset: 0x30 /
<>	144:ef7eb2e8f9f7	192	__IO uint32_t CLPD; /*< ADC Plus-Side General Calibration Value Register, offset: 0x34 /
<>	144:ef7eb2e8f9f7	193	__IO uint32_t CLPS; /*< ADC Plus-Side General Calibration Value Register, offset: 0x38 /
<>	144:ef7eb2e8f9f7	194	__IO uint32_t CLP4; /*< ADC Plus-Side General Calibration Value Register, offset: 0x3C /
<>	144:ef7eb2e8f9f7	195	__IO uint32_t CLP3; /*< ADC Plus-Side General Calibration Value Register, offset: 0x40 /
<>	144:ef7eb2e8f9f7	196	__IO uint32_t CLP2; /*< ADC Plus-Side General Calibration Value Register, offset: 0x44 /
<>	144:ef7eb2e8f9f7	197	__IO uint32_t CLP1; /*< ADC Plus-Side General Calibration Value Register, offset: 0x48 /
<>	144:ef7eb2e8f9f7	198	__IO uint32_t CLP0; /*< ADC Plus-Side General Calibration Value Register, offset: 0x4C /
<>	144:ef7eb2e8f9f7	199	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	200	__IO uint32_t CLMD; /*< ADC Minus-Side General Calibration Value Register, offset: 0x54 /
<>	144:ef7eb2e8f9f7	201	__IO uint32_t CLMS; /*< ADC Minus-Side General Calibration Value Register, offset: 0x58 /
<>	144:ef7eb2e8f9f7	202	__IO uint32_t CLM4; /*< ADC Minus-Side General Calibration Value Register, offset: 0x5C /
<>	144:ef7eb2e8f9f7	203	__IO uint32_t CLM3; /*< ADC Minus-Side General Calibration Value Register, offset: 0x60 /
<>	144:ef7eb2e8f9f7	204	__IO uint32_t CLM2; /*< ADC Minus-Side General Calibration Value Register, offset: 0x64 /
<>	144:ef7eb2e8f9f7	205	__IO uint32_t CLM1; /*< ADC Minus-Side General Calibration Value Register, offset: 0x68 /
<>	144:ef7eb2e8f9f7	206	__IO uint32_t CLM0; /*< ADC Minus-Side General Calibration Value Register, offset: 0x6C /
<>	144:ef7eb2e8f9f7	207	} ADC_Type;
<>	144:ef7eb2e8f9f7	208
<>	144:ef7eb2e8f9f7	209	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	210	-- ADC Register Masks
<>	144:ef7eb2e8f9f7	211	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	212
<>	144:ef7eb2e8f9f7	213	/**
<>	144:ef7eb2e8f9f7	214	* @addtogroup ADC_Register_Masks ADC Register Masks
<>	144:ef7eb2e8f9f7	215	* @{
<>	144:ef7eb2e8f9f7	216	*/
<>	144:ef7eb2e8f9f7	217
<>	144:ef7eb2e8f9f7	218	/* SC1 Bit Fields */
<>	144:ef7eb2e8f9f7	219	#define ADC_SC1_ADCH_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	220	#define ADC_SC1_ADCH_SHIFT 0
<>	144:ef7eb2e8f9f7	221	#define ADC_SC1_ADCH(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC1_ADCH_SHIFT))&ADC_SC1_ADCH_MASK)
<>	144:ef7eb2e8f9f7	222	#define ADC_SC1_DIFF_MASK 0x20u
<>	144:ef7eb2e8f9f7	223	#define ADC_SC1_DIFF_SHIFT 5
<>	144:ef7eb2e8f9f7	224	#define ADC_SC1_AIEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	225	#define ADC_SC1_AIEN_SHIFT 6
<>	144:ef7eb2e8f9f7	226	#define ADC_SC1_COCO_MASK 0x80u
<>	144:ef7eb2e8f9f7	227	#define ADC_SC1_COCO_SHIFT 7
<>	144:ef7eb2e8f9f7	228	/* CFG1 Bit Fields */
<>	144:ef7eb2e8f9f7	229	#define ADC_CFG1_ADICLK_MASK 0x3u
<>	144:ef7eb2e8f9f7	230	#define ADC_CFG1_ADICLK_SHIFT 0
<>	144:ef7eb2e8f9f7	231	#define ADC_CFG1_ADICLK(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_ADICLK_SHIFT))&ADC_CFG1_ADICLK_MASK)
<>	144:ef7eb2e8f9f7	232	#define ADC_CFG1_MODE_MASK 0xCu
<>	144:ef7eb2e8f9f7	233	#define ADC_CFG1_MODE_SHIFT 2
<>	144:ef7eb2e8f9f7	234	#define ADC_CFG1_MODE(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_MODE_SHIFT))&ADC_CFG1_MODE_MASK)
<>	144:ef7eb2e8f9f7	235	#define ADC_CFG1_ADLSMP_MASK 0x10u
<>	144:ef7eb2e8f9f7	236	#define ADC_CFG1_ADLSMP_SHIFT 4
<>	144:ef7eb2e8f9f7	237	#define ADC_CFG1_ADIV_MASK 0x60u
<>	144:ef7eb2e8f9f7	238	#define ADC_CFG1_ADIV_SHIFT 5
<>	144:ef7eb2e8f9f7	239	#define ADC_CFG1_ADIV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_ADIV_SHIFT))&ADC_CFG1_ADIV_MASK)
<>	144:ef7eb2e8f9f7	240	#define ADC_CFG1_ADLPC_MASK 0x80u
<>	144:ef7eb2e8f9f7	241	#define ADC_CFG1_ADLPC_SHIFT 7
<>	144:ef7eb2e8f9f7	242	/* CFG2 Bit Fields */
<>	144:ef7eb2e8f9f7	243	#define ADC_CFG2_ADLSTS_MASK 0x3u
<>	144:ef7eb2e8f9f7	244	#define ADC_CFG2_ADLSTS_SHIFT 0
<>	144:ef7eb2e8f9f7	245	#define ADC_CFG2_ADLSTS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG2_ADLSTS_SHIFT))&ADC_CFG2_ADLSTS_MASK)
<>	144:ef7eb2e8f9f7	246	#define ADC_CFG2_ADHSC_MASK 0x4u
<>	144:ef7eb2e8f9f7	247	#define ADC_CFG2_ADHSC_SHIFT 2
<>	144:ef7eb2e8f9f7	248	#define ADC_CFG2_ADACKEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	249	#define ADC_CFG2_ADACKEN_SHIFT 3
<>	144:ef7eb2e8f9f7	250	#define ADC_CFG2_MUXSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	251	#define ADC_CFG2_MUXSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	252	/* R Bit Fields */
<>	144:ef7eb2e8f9f7	253	#define ADC_R_D_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	254	#define ADC_R_D_SHIFT 0
<>	144:ef7eb2e8f9f7	255	#define ADC_R_D(x) (((uint32_t)(((uint32_t)(x))<<ADC_R_D_SHIFT))&ADC_R_D_MASK)
<>	144:ef7eb2e8f9f7	256	/* CV1 Bit Fields */
<>	144:ef7eb2e8f9f7	257	#define ADC_CV1_CV_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	258	#define ADC_CV1_CV_SHIFT 0
<>	144:ef7eb2e8f9f7	259	#define ADC_CV1_CV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CV1_CV_SHIFT))&ADC_CV1_CV_MASK)
<>	144:ef7eb2e8f9f7	260	/* CV2 Bit Fields */
<>	144:ef7eb2e8f9f7	261	#define ADC_CV2_CV_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	262	#define ADC_CV2_CV_SHIFT 0
<>	144:ef7eb2e8f9f7	263	#define ADC_CV2_CV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CV2_CV_SHIFT))&ADC_CV2_CV_MASK)
<>	144:ef7eb2e8f9f7	264	/* SC2 Bit Fields */
<>	144:ef7eb2e8f9f7	265	#define ADC_SC2_REFSEL_MASK 0x3u
<>	144:ef7eb2e8f9f7	266	#define ADC_SC2_REFSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	267	#define ADC_SC2_REFSEL(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC2_REFSEL_SHIFT))&ADC_SC2_REFSEL_MASK)
<>	144:ef7eb2e8f9f7	268	#define ADC_SC2_DMAEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	269	#define ADC_SC2_DMAEN_SHIFT 2
<>	144:ef7eb2e8f9f7	270	#define ADC_SC2_ACREN_MASK 0x8u
<>	144:ef7eb2e8f9f7	271	#define ADC_SC2_ACREN_SHIFT 3
<>	144:ef7eb2e8f9f7	272	#define ADC_SC2_ACFGT_MASK 0x10u
<>	144:ef7eb2e8f9f7	273	#define ADC_SC2_ACFGT_SHIFT 4
<>	144:ef7eb2e8f9f7	274	#define ADC_SC2_ACFE_MASK 0x20u
<>	144:ef7eb2e8f9f7	275	#define ADC_SC2_ACFE_SHIFT 5
<>	144:ef7eb2e8f9f7	276	#define ADC_SC2_ADTRG_MASK 0x40u
<>	144:ef7eb2e8f9f7	277	#define ADC_SC2_ADTRG_SHIFT 6
<>	144:ef7eb2e8f9f7	278	#define ADC_SC2_ADACT_MASK 0x80u
<>	144:ef7eb2e8f9f7	279	#define ADC_SC2_ADACT_SHIFT 7
<>	144:ef7eb2e8f9f7	280	/* SC3 Bit Fields */
<>	144:ef7eb2e8f9f7	281	#define ADC_SC3_AVGS_MASK 0x3u
<>	144:ef7eb2e8f9f7	282	#define ADC_SC3_AVGS_SHIFT 0
<>	144:ef7eb2e8f9f7	283	#define ADC_SC3_AVGS(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC3_AVGS_SHIFT))&ADC_SC3_AVGS_MASK)
<>	144:ef7eb2e8f9f7	284	#define ADC_SC3_AVGE_MASK 0x4u
<>	144:ef7eb2e8f9f7	285	#define ADC_SC3_AVGE_SHIFT 2
<>	144:ef7eb2e8f9f7	286	#define ADC_SC3_ADCO_MASK 0x8u
<>	144:ef7eb2e8f9f7	287	#define ADC_SC3_ADCO_SHIFT 3
<>	144:ef7eb2e8f9f7	288	#define ADC_SC3_CALF_MASK 0x40u
<>	144:ef7eb2e8f9f7	289	#define ADC_SC3_CALF_SHIFT 6
<>	144:ef7eb2e8f9f7	290	#define ADC_SC3_CAL_MASK 0x80u
<>	144:ef7eb2e8f9f7	291	#define ADC_SC3_CAL_SHIFT 7
<>	144:ef7eb2e8f9f7	292	/* OFS Bit Fields */
<>	144:ef7eb2e8f9f7	293	#define ADC_OFS_OFS_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	294	#define ADC_OFS_OFS_SHIFT 0
<>	144:ef7eb2e8f9f7	295	#define ADC_OFS_OFS(x) (((uint32_t)(((uint32_t)(x))<<ADC_OFS_OFS_SHIFT))&ADC_OFS_OFS_MASK)
<>	144:ef7eb2e8f9f7	296	/* PG Bit Fields */
<>	144:ef7eb2e8f9f7	297	#define ADC_PG_PG_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	298	#define ADC_PG_PG_SHIFT 0
<>	144:ef7eb2e8f9f7	299	#define ADC_PG_PG(x) (((uint32_t)(((uint32_t)(x))<<ADC_PG_PG_SHIFT))&ADC_PG_PG_MASK)
<>	144:ef7eb2e8f9f7	300	/* MG Bit Fields */
<>	144:ef7eb2e8f9f7	301	#define ADC_MG_MG_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	302	#define ADC_MG_MG_SHIFT 0
<>	144:ef7eb2e8f9f7	303	#define ADC_MG_MG(x) (((uint32_t)(((uint32_t)(x))<<ADC_MG_MG_SHIFT))&ADC_MG_MG_MASK)
<>	144:ef7eb2e8f9f7	304	/* CLPD Bit Fields */
<>	144:ef7eb2e8f9f7	305	#define ADC_CLPD_CLPD_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	306	#define ADC_CLPD_CLPD_SHIFT 0
<>	144:ef7eb2e8f9f7	307	#define ADC_CLPD_CLPD(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLPD_CLPD_SHIFT))&ADC_CLPD_CLPD_MASK)
<>	144:ef7eb2e8f9f7	308	/* CLPS Bit Fields */
<>	144:ef7eb2e8f9f7	309	#define ADC_CLPS_CLPS_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	310	#define ADC_CLPS_CLPS_SHIFT 0
<>	144:ef7eb2e8f9f7	311	#define ADC_CLPS_CLPS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLPS_CLPS_SHIFT))&ADC_CLPS_CLPS_MASK)
<>	144:ef7eb2e8f9f7	312	/* CLP4 Bit Fields */
<>	144:ef7eb2e8f9f7	313	#define ADC_CLP4_CLP4_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	314	#define ADC_CLP4_CLP4_SHIFT 0
<>	144:ef7eb2e8f9f7	315	#define ADC_CLP4_CLP4(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP4_CLP4_SHIFT))&ADC_CLP4_CLP4_MASK)
<>	144:ef7eb2e8f9f7	316	/* CLP3 Bit Fields */
<>	144:ef7eb2e8f9f7	317	#define ADC_CLP3_CLP3_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	318	#define ADC_CLP3_CLP3_SHIFT 0
<>	144:ef7eb2e8f9f7	319	#define ADC_CLP3_CLP3(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP3_CLP3_SHIFT))&ADC_CLP3_CLP3_MASK)
<>	144:ef7eb2e8f9f7	320	/* CLP2 Bit Fields */
<>	144:ef7eb2e8f9f7	321	#define ADC_CLP2_CLP2_MASK 0xFFu
<>	144:ef7eb2e8f9f7	322	#define ADC_CLP2_CLP2_SHIFT 0
<>	144:ef7eb2e8f9f7	323	#define ADC_CLP2_CLP2(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP2_CLP2_SHIFT))&ADC_CLP2_CLP2_MASK)
<>	144:ef7eb2e8f9f7	324	/* CLP1 Bit Fields */
<>	144:ef7eb2e8f9f7	325	#define ADC_CLP1_CLP1_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	326	#define ADC_CLP1_CLP1_SHIFT 0
<>	144:ef7eb2e8f9f7	327	#define ADC_CLP1_CLP1(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP1_CLP1_SHIFT))&ADC_CLP1_CLP1_MASK)
<>	144:ef7eb2e8f9f7	328	/* CLP0 Bit Fields */
<>	144:ef7eb2e8f9f7	329	#define ADC_CLP0_CLP0_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	330	#define ADC_CLP0_CLP0_SHIFT 0
<>	144:ef7eb2e8f9f7	331	#define ADC_CLP0_CLP0(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP0_CLP0_SHIFT))&ADC_CLP0_CLP0_MASK)
<>	144:ef7eb2e8f9f7	332	/* CLMD Bit Fields */
<>	144:ef7eb2e8f9f7	333	#define ADC_CLMD_CLMD_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	334	#define ADC_CLMD_CLMD_SHIFT 0
<>	144:ef7eb2e8f9f7	335	#define ADC_CLMD_CLMD(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLMD_CLMD_SHIFT))&ADC_CLMD_CLMD_MASK)
<>	144:ef7eb2e8f9f7	336	/* CLMS Bit Fields */
<>	144:ef7eb2e8f9f7	337	#define ADC_CLMS_CLMS_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	338	#define ADC_CLMS_CLMS_SHIFT 0
<>	144:ef7eb2e8f9f7	339	#define ADC_CLMS_CLMS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLMS_CLMS_SHIFT))&ADC_CLMS_CLMS_MASK)
<>	144:ef7eb2e8f9f7	340	/* CLM4 Bit Fields */
<>	144:ef7eb2e8f9f7	341	#define ADC_CLM4_CLM4_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	342	#define ADC_CLM4_CLM4_SHIFT 0
<>	144:ef7eb2e8f9f7	343	#define ADC_CLM4_CLM4(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM4_CLM4_SHIFT))&ADC_CLM4_CLM4_MASK)
<>	144:ef7eb2e8f9f7	344	/* CLM3 Bit Fields */
<>	144:ef7eb2e8f9f7	345	#define ADC_CLM3_CLM3_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	346	#define ADC_CLM3_CLM3_SHIFT 0
<>	144:ef7eb2e8f9f7	347	#define ADC_CLM3_CLM3(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM3_CLM3_SHIFT))&ADC_CLM3_CLM3_MASK)
<>	144:ef7eb2e8f9f7	348	/* CLM2 Bit Fields */
<>	144:ef7eb2e8f9f7	349	#define ADC_CLM2_CLM2_MASK 0xFFu
<>	144:ef7eb2e8f9f7	350	#define ADC_CLM2_CLM2_SHIFT 0
<>	144:ef7eb2e8f9f7	351	#define ADC_CLM2_CLM2(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM2_CLM2_SHIFT))&ADC_CLM2_CLM2_MASK)
<>	144:ef7eb2e8f9f7	352	/* CLM1 Bit Fields */
<>	144:ef7eb2e8f9f7	353	#define ADC_CLM1_CLM1_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	354	#define ADC_CLM1_CLM1_SHIFT 0
<>	144:ef7eb2e8f9f7	355	#define ADC_CLM1_CLM1(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM1_CLM1_SHIFT))&ADC_CLM1_CLM1_MASK)
<>	144:ef7eb2e8f9f7	356	/* CLM0 Bit Fields */
<>	144:ef7eb2e8f9f7	357	#define ADC_CLM0_CLM0_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	358	#define ADC_CLM0_CLM0_SHIFT 0
<>	144:ef7eb2e8f9f7	359	#define ADC_CLM0_CLM0(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM0_CLM0_SHIFT))&ADC_CLM0_CLM0_MASK)
<>	144:ef7eb2e8f9f7	360
<>	144:ef7eb2e8f9f7	361	/**
<>	144:ef7eb2e8f9f7	362	* @}
<>	144:ef7eb2e8f9f7	363	/ / end of group ADC_Register_Masks */
<>	144:ef7eb2e8f9f7	364
<>	144:ef7eb2e8f9f7	365
<>	144:ef7eb2e8f9f7	366	/* ADC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	367	/** Peripheral ADC0 base address */
<>	144:ef7eb2e8f9f7	368	#define ADC0_BASE (0x4003B000u)
<>	144:ef7eb2e8f9f7	369	/** Peripheral ADC0 base pointer */
<>	144:ef7eb2e8f9f7	370	#define ADC0 ((ADC_Type *)ADC0_BASE)
<>	144:ef7eb2e8f9f7	371	/** Array initializer of ADC peripheral base pointers */
<>	144:ef7eb2e8f9f7	372	#define ADC_BASES { ADC0 }
<>	144:ef7eb2e8f9f7	373
<>	144:ef7eb2e8f9f7	374	/**
<>	144:ef7eb2e8f9f7	375	* @}
<>	144:ef7eb2e8f9f7	376	/ / end of group ADC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	377
<>	144:ef7eb2e8f9f7	378
<>	144:ef7eb2e8f9f7	379	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	380	-- CMP Peripheral Access Layer
<>	144:ef7eb2e8f9f7	381	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	382
<>	144:ef7eb2e8f9f7	383	/**
<>	144:ef7eb2e8f9f7	384	* @addtogroup CMP_Peripheral_Access_Layer CMP Peripheral Access Layer
<>	144:ef7eb2e8f9f7	385	* @{
<>	144:ef7eb2e8f9f7	386	*/
<>	144:ef7eb2e8f9f7	387
<>	144:ef7eb2e8f9f7	388	/** CMP - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	389	typedef struct {
<>	144:ef7eb2e8f9f7	390	__IO uint8_t CR0; /*< CMP Control Register 0, offset: 0x0 /
<>	144:ef7eb2e8f9f7	391	__IO uint8_t CR1; /*< CMP Control Register 1, offset: 0x1 /
<>	144:ef7eb2e8f9f7	392	__IO uint8_t FPR; /*< CMP Filter Period Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	393	__IO uint8_t SCR; /*< CMP Status and Control Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	394	__IO uint8_t DACCR; /*< DAC Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	395	__IO uint8_t MUXCR; /*< MUX Control Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	396	} CMP_Type;
<>	144:ef7eb2e8f9f7	397
<>	144:ef7eb2e8f9f7	398	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	399	-- CMP Register Masks
<>	144:ef7eb2e8f9f7	400	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	401
<>	144:ef7eb2e8f9f7	402	/**
<>	144:ef7eb2e8f9f7	403	* @addtogroup CMP_Register_Masks CMP Register Masks
<>	144:ef7eb2e8f9f7	404	* @{
<>	144:ef7eb2e8f9f7	405	*/
<>	144:ef7eb2e8f9f7	406
<>	144:ef7eb2e8f9f7	407	/* CR0 Bit Fields */
<>	144:ef7eb2e8f9f7	408	#define CMP_CR0_HYSTCTR_MASK 0x3u
<>	144:ef7eb2e8f9f7	409	#define CMP_CR0_HYSTCTR_SHIFT 0
<>	144:ef7eb2e8f9f7	410	#define CMP_CR0_HYSTCTR(x) (((uint8_t)(((uint8_t)(x))<<CMP_CR0_HYSTCTR_SHIFT))&CMP_CR0_HYSTCTR_MASK)
<>	144:ef7eb2e8f9f7	411	#define CMP_CR0_FILTER_CNT_MASK 0x70u
<>	144:ef7eb2e8f9f7	412	#define CMP_CR0_FILTER_CNT_SHIFT 4
<>	144:ef7eb2e8f9f7	413	#define CMP_CR0_FILTER_CNT(x) (((uint8_t)(((uint8_t)(x))<<CMP_CR0_FILTER_CNT_SHIFT))&CMP_CR0_FILTER_CNT_MASK)
<>	144:ef7eb2e8f9f7	414	/* CR1 Bit Fields */
<>	144:ef7eb2e8f9f7	415	#define CMP_CR1_EN_MASK 0x1u
<>	144:ef7eb2e8f9f7	416	#define CMP_CR1_EN_SHIFT 0
<>	144:ef7eb2e8f9f7	417	#define CMP_CR1_OPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	418	#define CMP_CR1_OPE_SHIFT 1
<>	144:ef7eb2e8f9f7	419	#define CMP_CR1_COS_MASK 0x4u
<>	144:ef7eb2e8f9f7	420	#define CMP_CR1_COS_SHIFT 2
<>	144:ef7eb2e8f9f7	421	#define CMP_CR1_INV_MASK 0x8u
<>	144:ef7eb2e8f9f7	422	#define CMP_CR1_INV_SHIFT 3
<>	144:ef7eb2e8f9f7	423	#define CMP_CR1_PMODE_MASK 0x10u
<>	144:ef7eb2e8f9f7	424	#define CMP_CR1_PMODE_SHIFT 4
<>	144:ef7eb2e8f9f7	425	#define CMP_CR1_TRIGM_MASK 0x20u
<>	144:ef7eb2e8f9f7	426	#define CMP_CR1_TRIGM_SHIFT 5
<>	144:ef7eb2e8f9f7	427	#define CMP_CR1_WE_MASK 0x40u
<>	144:ef7eb2e8f9f7	428	#define CMP_CR1_WE_SHIFT 6
<>	144:ef7eb2e8f9f7	429	#define CMP_CR1_SE_MASK 0x80u
<>	144:ef7eb2e8f9f7	430	#define CMP_CR1_SE_SHIFT 7
<>	144:ef7eb2e8f9f7	431	/* FPR Bit Fields */
<>	144:ef7eb2e8f9f7	432	#define CMP_FPR_FILT_PER_MASK 0xFFu
<>	144:ef7eb2e8f9f7	433	#define CMP_FPR_FILT_PER_SHIFT 0
<>	144:ef7eb2e8f9f7	434	#define CMP_FPR_FILT_PER(x) (((uint8_t)(((uint8_t)(x))<<CMP_FPR_FILT_PER_SHIFT))&CMP_FPR_FILT_PER_MASK)
<>	144:ef7eb2e8f9f7	435	/* SCR Bit Fields */
<>	144:ef7eb2e8f9f7	436	#define CMP_SCR_COUT_MASK 0x1u
<>	144:ef7eb2e8f9f7	437	#define CMP_SCR_COUT_SHIFT 0
<>	144:ef7eb2e8f9f7	438	#define CMP_SCR_CFF_MASK 0x2u
<>	144:ef7eb2e8f9f7	439	#define CMP_SCR_CFF_SHIFT 1
<>	144:ef7eb2e8f9f7	440	#define CMP_SCR_CFR_MASK 0x4u
<>	144:ef7eb2e8f9f7	441	#define CMP_SCR_CFR_SHIFT 2
<>	144:ef7eb2e8f9f7	442	#define CMP_SCR_IEF_MASK 0x8u
<>	144:ef7eb2e8f9f7	443	#define CMP_SCR_IEF_SHIFT 3
<>	144:ef7eb2e8f9f7	444	#define CMP_SCR_IER_MASK 0x10u
<>	144:ef7eb2e8f9f7	445	#define CMP_SCR_IER_SHIFT 4
<>	144:ef7eb2e8f9f7	446	#define CMP_SCR_DMAEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	447	#define CMP_SCR_DMAEN_SHIFT 6
<>	144:ef7eb2e8f9f7	448	/* DACCR Bit Fields */
<>	144:ef7eb2e8f9f7	449	#define CMP_DACCR_VOSEL_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	450	#define CMP_DACCR_VOSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	451	#define CMP_DACCR_VOSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_DACCR_VOSEL_SHIFT))&CMP_DACCR_VOSEL_MASK)
<>	144:ef7eb2e8f9f7	452	#define CMP_DACCR_VRSEL_MASK 0x40u
<>	144:ef7eb2e8f9f7	453	#define CMP_DACCR_VRSEL_SHIFT 6
<>	144:ef7eb2e8f9f7	454	#define CMP_DACCR_DACEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	455	#define CMP_DACCR_DACEN_SHIFT 7
<>	144:ef7eb2e8f9f7	456	/* MUXCR Bit Fields */
<>	144:ef7eb2e8f9f7	457	#define CMP_MUXCR_MSEL_MASK 0x7u
<>	144:ef7eb2e8f9f7	458	#define CMP_MUXCR_MSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	459	#define CMP_MUXCR_MSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_MUXCR_MSEL_SHIFT))&CMP_MUXCR_MSEL_MASK)
<>	144:ef7eb2e8f9f7	460	#define CMP_MUXCR_PSEL_MASK 0x38u
<>	144:ef7eb2e8f9f7	461	#define CMP_MUXCR_PSEL_SHIFT 3
<>	144:ef7eb2e8f9f7	462	#define CMP_MUXCR_PSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_MUXCR_PSEL_SHIFT))&CMP_MUXCR_PSEL_MASK)
<>	144:ef7eb2e8f9f7	463	#define CMP_MUXCR_PSTM_MASK 0x80u
<>	144:ef7eb2e8f9f7	464	#define CMP_MUXCR_PSTM_SHIFT 7
<>	144:ef7eb2e8f9f7	465
<>	144:ef7eb2e8f9f7	466	/**
<>	144:ef7eb2e8f9f7	467	* @}
<>	144:ef7eb2e8f9f7	468	/ / end of group CMP_Register_Masks */
<>	144:ef7eb2e8f9f7	469
<>	144:ef7eb2e8f9f7	470
<>	144:ef7eb2e8f9f7	471	/* CMP - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	472	/** Peripheral CMP0 base address */
<>	144:ef7eb2e8f9f7	473	#define CMP0_BASE (0x40073000u)
<>	144:ef7eb2e8f9f7	474	/** Peripheral CMP0 base pointer */
<>	144:ef7eb2e8f9f7	475	#define CMP0 ((CMP_Type *)CMP0_BASE)
<>	144:ef7eb2e8f9f7	476	/** Array initializer of CMP peripheral base pointers */
<>	144:ef7eb2e8f9f7	477	#define CMP_BASES { CMP0 }
<>	144:ef7eb2e8f9f7	478
<>	144:ef7eb2e8f9f7	479	/**
<>	144:ef7eb2e8f9f7	480	* @}
<>	144:ef7eb2e8f9f7	481	/ / end of group CMP_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	482
<>	144:ef7eb2e8f9f7	483
<>	144:ef7eb2e8f9f7	484	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	485	-- DAC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	486	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	487
<>	144:ef7eb2e8f9f7	488	/**
<>	144:ef7eb2e8f9f7	489	* @addtogroup DAC_Peripheral_Access_Layer DAC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	490	* @{
<>	144:ef7eb2e8f9f7	491	*/
<>	144:ef7eb2e8f9f7	492
<>	144:ef7eb2e8f9f7	493	/** DAC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	494	typedef struct {
<>	144:ef7eb2e8f9f7	495	struct { /* offset: 0x0, array step: 0x2 */
<>	144:ef7eb2e8f9f7	496	__IO uint8_t DATL; /*< DAC Data Low Register, array offset: 0x0, array step: 0x2 /
<>	144:ef7eb2e8f9f7	497	__IO uint8_t DATH; /*< DAC Data High Register, array offset: 0x1, array step: 0x2 /
<>	144:ef7eb2e8f9f7	498	} DAT[2];
<>	144:ef7eb2e8f9f7	499	uint8_t RESERVED_0[28];
<>	144:ef7eb2e8f9f7	500	__IO uint8_t SR; /*< DAC Status Register, offset: 0x20 /
<>	144:ef7eb2e8f9f7	501	__IO uint8_t C0; /*< DAC Control Register, offset: 0x21 /
<>	144:ef7eb2e8f9f7	502	__IO uint8_t C1; /*< DAC Control Register 1, offset: 0x22 /
<>	144:ef7eb2e8f9f7	503	__IO uint8_t C2; /*< DAC Control Register 2, offset: 0x23 /
<>	144:ef7eb2e8f9f7	504	} DAC_Type;
<>	144:ef7eb2e8f9f7	505
<>	144:ef7eb2e8f9f7	506	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	507	-- DAC Register Masks
<>	144:ef7eb2e8f9f7	508	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	509
<>	144:ef7eb2e8f9f7	510	/**
<>	144:ef7eb2e8f9f7	511	* @addtogroup DAC_Register_Masks DAC Register Masks
<>	144:ef7eb2e8f9f7	512	* @{
<>	144:ef7eb2e8f9f7	513	*/
<>	144:ef7eb2e8f9f7	514
<>	144:ef7eb2e8f9f7	515	/* DATL Bit Fields */
<>	144:ef7eb2e8f9f7	516	#define DAC_DATL_DATA0_MASK 0xFFu
<>	144:ef7eb2e8f9f7	517	#define DAC_DATL_DATA0_SHIFT 0
<>	144:ef7eb2e8f9f7	518	#define DAC_DATL_DATA0(x) (((uint8_t)(((uint8_t)(x))<<DAC_DATL_DATA0_SHIFT))&DAC_DATL_DATA0_MASK)
<>	144:ef7eb2e8f9f7	519	/* DATH Bit Fields */
<>	144:ef7eb2e8f9f7	520	#define DAC_DATH_DATA1_MASK 0xFu
<>	144:ef7eb2e8f9f7	521	#define DAC_DATH_DATA1_SHIFT 0
<>	144:ef7eb2e8f9f7	522	#define DAC_DATH_DATA1(x) (((uint8_t)(((uint8_t)(x))<<DAC_DATH_DATA1_SHIFT))&DAC_DATH_DATA1_MASK)
<>	144:ef7eb2e8f9f7	523	/* SR Bit Fields */
<>	144:ef7eb2e8f9f7	524	#define DAC_SR_DACBFRPBF_MASK 0x1u
<>	144:ef7eb2e8f9f7	525	#define DAC_SR_DACBFRPBF_SHIFT 0
<>	144:ef7eb2e8f9f7	526	#define DAC_SR_DACBFRPTF_MASK 0x2u
<>	144:ef7eb2e8f9f7	527	#define DAC_SR_DACBFRPTF_SHIFT 1
<>	144:ef7eb2e8f9f7	528	/* C0 Bit Fields */
<>	144:ef7eb2e8f9f7	529	#define DAC_C0_DACBBIEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	530	#define DAC_C0_DACBBIEN_SHIFT 0
<>	144:ef7eb2e8f9f7	531	#define DAC_C0_DACBTIEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	532	#define DAC_C0_DACBTIEN_SHIFT 1
<>	144:ef7eb2e8f9f7	533	#define DAC_C0_LPEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	534	#define DAC_C0_LPEN_SHIFT 3
<>	144:ef7eb2e8f9f7	535	#define DAC_C0_DACSWTRG_MASK 0x10u
<>	144:ef7eb2e8f9f7	536	#define DAC_C0_DACSWTRG_SHIFT 4
<>	144:ef7eb2e8f9f7	537	#define DAC_C0_DACTRGSEL_MASK 0x20u
<>	144:ef7eb2e8f9f7	538	#define DAC_C0_DACTRGSEL_SHIFT 5
<>	144:ef7eb2e8f9f7	539	#define DAC_C0_DACRFS_MASK 0x40u
<>	144:ef7eb2e8f9f7	540	#define DAC_C0_DACRFS_SHIFT 6
<>	144:ef7eb2e8f9f7	541	#define DAC_C0_DACEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	542	#define DAC_C0_DACEN_SHIFT 7
<>	144:ef7eb2e8f9f7	543	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	544	#define DAC_C1_DACBFEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	545	#define DAC_C1_DACBFEN_SHIFT 0
<>	144:ef7eb2e8f9f7	546	#define DAC_C1_DACBFMD_MASK 0x4u
<>	144:ef7eb2e8f9f7	547	#define DAC_C1_DACBFMD_SHIFT 2
<>	144:ef7eb2e8f9f7	548	#define DAC_C1_DMAEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	549	#define DAC_C1_DMAEN_SHIFT 7
<>	144:ef7eb2e8f9f7	550	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	551	#define DAC_C2_DACBFUP_MASK 0x1u
<>	144:ef7eb2e8f9f7	552	#define DAC_C2_DACBFUP_SHIFT 0
<>	144:ef7eb2e8f9f7	553	#define DAC_C2_DACBFRP_MASK 0x10u
<>	144:ef7eb2e8f9f7	554	#define DAC_C2_DACBFRP_SHIFT 4
<>	144:ef7eb2e8f9f7	555
<>	144:ef7eb2e8f9f7	556	/**
<>	144:ef7eb2e8f9f7	557	* @}
<>	144:ef7eb2e8f9f7	558	/ / end of group DAC_Register_Masks */
<>	144:ef7eb2e8f9f7	559
<>	144:ef7eb2e8f9f7	560
<>	144:ef7eb2e8f9f7	561	/* DAC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	562	/** Peripheral DAC0 base address */
<>	144:ef7eb2e8f9f7	563	#define DAC0_BASE (0x4003F000u)
<>	144:ef7eb2e8f9f7	564	/** Peripheral DAC0 base pointer */
<>	144:ef7eb2e8f9f7	565	#define DAC0 ((DAC_Type *)DAC0_BASE)
<>	144:ef7eb2e8f9f7	566	/** Array initializer of DAC peripheral base pointers */
<>	144:ef7eb2e8f9f7	567	#define DAC_BASES { DAC0 }
<>	144:ef7eb2e8f9f7	568
<>	144:ef7eb2e8f9f7	569	/**
<>	144:ef7eb2e8f9f7	570	* @}
<>	144:ef7eb2e8f9f7	571	/ / end of group DAC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	572
<>	144:ef7eb2e8f9f7	573
<>	144:ef7eb2e8f9f7	574	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	575	-- DMA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	576	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	577
<>	144:ef7eb2e8f9f7	578	/**
<>	144:ef7eb2e8f9f7	579	* @addtogroup DMA_Peripheral_Access_Layer DMA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	580	* @{
<>	144:ef7eb2e8f9f7	581	*/
<>	144:ef7eb2e8f9f7	582
<>	144:ef7eb2e8f9f7	583	/** DMA - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	584	typedef struct {
<>	144:ef7eb2e8f9f7	585	uint8_t RESERVED_0[256];
<>	144:ef7eb2e8f9f7	586	struct { /* offset: 0x100, array step: 0x10 */
<>	144:ef7eb2e8f9f7	587	__IO uint32_t SAR; /*< Source Address Register, array offset: 0x100, array step: 0x10 /
<>	144:ef7eb2e8f9f7	588	__IO uint32_t DAR; /*< Destination Address Register, array offset: 0x104, array step: 0x10 /
<>	144:ef7eb2e8f9f7	589	union { /* offset: 0x108, array step: 0x10 */
<>	144:ef7eb2e8f9f7	590	__IO uint32_t DSR_BCR; /*< DMA Status Register / Byte Count Register, array offset: 0x108, array step: 0x10 /
<>	144:ef7eb2e8f9f7	591	struct { /* offset: 0x108, array step: 0x10 */
<>	144:ef7eb2e8f9f7	592	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	593	__IO uint8_t DSR; /*< DMA_DSR0 register...DMA_DSR3 register., array offset: 0x10B, array step: 0x10 /
<>	144:ef7eb2e8f9f7	594	} DMA_DSR_ACCESS8BIT;
<>	144:ef7eb2e8f9f7	595	};
<>	144:ef7eb2e8f9f7	596	__IO uint32_t DCR; /*< DMA Control Register, array offset: 0x10C, array step: 0x10 /
<>	144:ef7eb2e8f9f7	597	} DMA[4];
<>	144:ef7eb2e8f9f7	598	} DMA_Type;
<>	144:ef7eb2e8f9f7	599
<>	144:ef7eb2e8f9f7	600	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	601	-- DMA Register Masks
<>	144:ef7eb2e8f9f7	602	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	603
<>	144:ef7eb2e8f9f7	604	/**
<>	144:ef7eb2e8f9f7	605	* @addtogroup DMA_Register_Masks DMA Register Masks
<>	144:ef7eb2e8f9f7	606	* @{
<>	144:ef7eb2e8f9f7	607	*/
<>	144:ef7eb2e8f9f7	608
<>	144:ef7eb2e8f9f7	609	/* SAR Bit Fields */
<>	144:ef7eb2e8f9f7	610	#define DMA_SAR_SAR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	611	#define DMA_SAR_SAR_SHIFT 0
<>	144:ef7eb2e8f9f7	612	#define DMA_SAR_SAR(x) (((uint32_t)(((uint32_t)(x))<<DMA_SAR_SAR_SHIFT))&DMA_SAR_SAR_MASK)
<>	144:ef7eb2e8f9f7	613	/* DAR Bit Fields */
<>	144:ef7eb2e8f9f7	614	#define DMA_DAR_DAR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	615	#define DMA_DAR_DAR_SHIFT 0
<>	144:ef7eb2e8f9f7	616	#define DMA_DAR_DAR(x) (((uint32_t)(((uint32_t)(x))<<DMA_DAR_DAR_SHIFT))&DMA_DAR_DAR_MASK)
<>	144:ef7eb2e8f9f7	617	/* DSR_BCR Bit Fields */
<>	144:ef7eb2e8f9f7	618	#define DMA_DSR_BCR_BCR_MASK 0xFFFFFFu
<>	144:ef7eb2e8f9f7	619	#define DMA_DSR_BCR_BCR_SHIFT 0
<>	144:ef7eb2e8f9f7	620	#define DMA_DSR_BCR_BCR(x) (((uint32_t)(((uint32_t)(x))<<DMA_DSR_BCR_BCR_SHIFT))&DMA_DSR_BCR_BCR_MASK)
<>	144:ef7eb2e8f9f7	621	#define DMA_DSR_BCR_DONE_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	622	#define DMA_DSR_BCR_DONE_SHIFT 24
<>	144:ef7eb2e8f9f7	623	#define DMA_DSR_BCR_BSY_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	624	#define DMA_DSR_BCR_BSY_SHIFT 25
<>	144:ef7eb2e8f9f7	625	#define DMA_DSR_BCR_REQ_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	626	#define DMA_DSR_BCR_REQ_SHIFT 26
<>	144:ef7eb2e8f9f7	627	#define DMA_DSR_BCR_BED_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	628	#define DMA_DSR_BCR_BED_SHIFT 28
<>	144:ef7eb2e8f9f7	629	#define DMA_DSR_BCR_BES_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	630	#define DMA_DSR_BCR_BES_SHIFT 29
<>	144:ef7eb2e8f9f7	631	#define DMA_DSR_BCR_CE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	632	#define DMA_DSR_BCR_CE_SHIFT 30
<>	144:ef7eb2e8f9f7	633	/* DCR Bit Fields */
<>	144:ef7eb2e8f9f7	634	#define DMA_DCR_LCH2_MASK 0x3u
<>	144:ef7eb2e8f9f7	635	#define DMA_DCR_LCH2_SHIFT 0
<>	144:ef7eb2e8f9f7	636	#define DMA_DCR_LCH2(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_LCH2_SHIFT))&DMA_DCR_LCH2_MASK)
<>	144:ef7eb2e8f9f7	637	#define DMA_DCR_LCH1_MASK 0xCu
<>	144:ef7eb2e8f9f7	638	#define DMA_DCR_LCH1_SHIFT 2
<>	144:ef7eb2e8f9f7	639	#define DMA_DCR_LCH1(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_LCH1_SHIFT))&DMA_DCR_LCH1_MASK)
<>	144:ef7eb2e8f9f7	640	#define DMA_DCR_LINKCC_MASK 0x30u
<>	144:ef7eb2e8f9f7	641	#define DMA_DCR_LINKCC_SHIFT 4
<>	144:ef7eb2e8f9f7	642	#define DMA_DCR_LINKCC(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_LINKCC_SHIFT))&DMA_DCR_LINKCC_MASK)
<>	144:ef7eb2e8f9f7	643	#define DMA_DCR_D_REQ_MASK 0x80u
<>	144:ef7eb2e8f9f7	644	#define DMA_DCR_D_REQ_SHIFT 7
<>	144:ef7eb2e8f9f7	645	#define DMA_DCR_DMOD_MASK 0xF00u
<>	144:ef7eb2e8f9f7	646	#define DMA_DCR_DMOD_SHIFT 8
<>	144:ef7eb2e8f9f7	647	#define DMA_DCR_DMOD(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_DMOD_SHIFT))&DMA_DCR_DMOD_MASK)
<>	144:ef7eb2e8f9f7	648	#define DMA_DCR_SMOD_MASK 0xF000u
<>	144:ef7eb2e8f9f7	649	#define DMA_DCR_SMOD_SHIFT 12
<>	144:ef7eb2e8f9f7	650	#define DMA_DCR_SMOD(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_SMOD_SHIFT))&DMA_DCR_SMOD_MASK)
<>	144:ef7eb2e8f9f7	651	#define DMA_DCR_START_MASK 0x10000u
<>	144:ef7eb2e8f9f7	652	#define DMA_DCR_START_SHIFT 16
<>	144:ef7eb2e8f9f7	653	#define DMA_DCR_DSIZE_MASK 0x60000u
<>	144:ef7eb2e8f9f7	654	#define DMA_DCR_DSIZE_SHIFT 17
<>	144:ef7eb2e8f9f7	655	#define DMA_DCR_DSIZE(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_DSIZE_SHIFT))&DMA_DCR_DSIZE_MASK)
<>	144:ef7eb2e8f9f7	656	#define DMA_DCR_DINC_MASK 0x80000u
<>	144:ef7eb2e8f9f7	657	#define DMA_DCR_DINC_SHIFT 19
<>	144:ef7eb2e8f9f7	658	#define DMA_DCR_SSIZE_MASK 0x300000u
<>	144:ef7eb2e8f9f7	659	#define DMA_DCR_SSIZE_SHIFT 20
<>	144:ef7eb2e8f9f7	660	#define DMA_DCR_SSIZE(x) (((uint32_t)(((uint32_t)(x))<<DMA_DCR_SSIZE_SHIFT))&DMA_DCR_SSIZE_MASK)
<>	144:ef7eb2e8f9f7	661	#define DMA_DCR_SINC_MASK 0x400000u
<>	144:ef7eb2e8f9f7	662	#define DMA_DCR_SINC_SHIFT 22
<>	144:ef7eb2e8f9f7	663	#define DMA_DCR_EADREQ_MASK 0x800000u
<>	144:ef7eb2e8f9f7	664	#define DMA_DCR_EADREQ_SHIFT 23
<>	144:ef7eb2e8f9f7	665	#define DMA_DCR_AA_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	666	#define DMA_DCR_AA_SHIFT 28
<>	144:ef7eb2e8f9f7	667	#define DMA_DCR_CS_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	668	#define DMA_DCR_CS_SHIFT 29
<>	144:ef7eb2e8f9f7	669	#define DMA_DCR_ERQ_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	670	#define DMA_DCR_ERQ_SHIFT 30
<>	144:ef7eb2e8f9f7	671	#define DMA_DCR_EINT_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	672	#define DMA_DCR_EINT_SHIFT 31
<>	144:ef7eb2e8f9f7	673
<>	144:ef7eb2e8f9f7	674	/**
<>	144:ef7eb2e8f9f7	675	* @}
<>	144:ef7eb2e8f9f7	676	/ / end of group DMA_Register_Masks */
<>	144:ef7eb2e8f9f7	677
<>	144:ef7eb2e8f9f7	678
<>	144:ef7eb2e8f9f7	679	/* DMA - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	680	/** Peripheral DMA base address */
<>	144:ef7eb2e8f9f7	681	#define DMA_BASE (0x40008000u)
<>	144:ef7eb2e8f9f7	682	/** Peripheral DMA base pointer */
<>	144:ef7eb2e8f9f7	683	#define DMA0 ((DMA_Type *)DMA_BASE)
<>	144:ef7eb2e8f9f7	684	/** Array initializer of DMA peripheral base pointers */
<>	144:ef7eb2e8f9f7	685	#define DMA_BASES { DMA0 }
<>	144:ef7eb2e8f9f7	686
<>	144:ef7eb2e8f9f7	687	/**
<>	144:ef7eb2e8f9f7	688	* @}
<>	144:ef7eb2e8f9f7	689	/ / end of group DMA_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	690
<>	144:ef7eb2e8f9f7	691
<>	144:ef7eb2e8f9f7	692	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	693	-- DMAMUX Peripheral Access Layer
<>	144:ef7eb2e8f9f7	694	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	695
<>	144:ef7eb2e8f9f7	696	/**
<>	144:ef7eb2e8f9f7	697	* @addtogroup DMAMUX_Peripheral_Access_Layer DMAMUX Peripheral Access Layer
<>	144:ef7eb2e8f9f7	698	* @{
<>	144:ef7eb2e8f9f7	699	*/
<>	144:ef7eb2e8f9f7	700
<>	144:ef7eb2e8f9f7	701	/** DMAMUX - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	702	typedef struct {
<>	144:ef7eb2e8f9f7	703	__IO uint8_t CHCFG[4]; /*< Channel Configuration register, array offset: 0x0, array step: 0x1 /
<>	144:ef7eb2e8f9f7	704	} DMAMUX_Type;
<>	144:ef7eb2e8f9f7	705
<>	144:ef7eb2e8f9f7	706	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	707	-- DMAMUX Register Masks
<>	144:ef7eb2e8f9f7	708	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	709
<>	144:ef7eb2e8f9f7	710	/**
<>	144:ef7eb2e8f9f7	711	* @addtogroup DMAMUX_Register_Masks DMAMUX Register Masks
<>	144:ef7eb2e8f9f7	712	* @{
<>	144:ef7eb2e8f9f7	713	*/
<>	144:ef7eb2e8f9f7	714
<>	144:ef7eb2e8f9f7	715	/* CHCFG Bit Fields */
<>	144:ef7eb2e8f9f7	716	#define DMAMUX_CHCFG_SOURCE_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	717	#define DMAMUX_CHCFG_SOURCE_SHIFT 0
<>	144:ef7eb2e8f9f7	718	#define DMAMUX_CHCFG_SOURCE(x) (((uint8_t)(((uint8_t)(x))<<DMAMUX_CHCFG_SOURCE_SHIFT))&DMAMUX_CHCFG_SOURCE_MASK)
<>	144:ef7eb2e8f9f7	719	#define DMAMUX_CHCFG_TRIG_MASK 0x40u
<>	144:ef7eb2e8f9f7	720	#define DMAMUX_CHCFG_TRIG_SHIFT 6
<>	144:ef7eb2e8f9f7	721	#define DMAMUX_CHCFG_ENBL_MASK 0x80u
<>	144:ef7eb2e8f9f7	722	#define DMAMUX_CHCFG_ENBL_SHIFT 7
<>	144:ef7eb2e8f9f7	723
<>	144:ef7eb2e8f9f7	724	/**
<>	144:ef7eb2e8f9f7	725	* @}
<>	144:ef7eb2e8f9f7	726	/ / end of group DMAMUX_Register_Masks */
<>	144:ef7eb2e8f9f7	727
<>	144:ef7eb2e8f9f7	728
<>	144:ef7eb2e8f9f7	729	/* DMAMUX - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	730	/** Peripheral DMAMUX0 base address */
<>	144:ef7eb2e8f9f7	731	#define DMAMUX0_BASE (0x40021000u)
<>	144:ef7eb2e8f9f7	732	/** Peripheral DMAMUX0 base pointer */
<>	144:ef7eb2e8f9f7	733	#define DMAMUX0 ((DMAMUX_Type *)DMAMUX0_BASE)
<>	144:ef7eb2e8f9f7	734	/** Array initializer of DMAMUX peripheral base pointers */
<>	144:ef7eb2e8f9f7	735	#define DMAMUX_BASES { DMAMUX0 }
<>	144:ef7eb2e8f9f7	736
<>	144:ef7eb2e8f9f7	737	/**
<>	144:ef7eb2e8f9f7	738	* @}
<>	144:ef7eb2e8f9f7	739	/ / end of group DMAMUX_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	740
<>	144:ef7eb2e8f9f7	741
<>	144:ef7eb2e8f9f7	742	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	743	-- FGPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	744	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	745
<>	144:ef7eb2e8f9f7	746	/**
<>	144:ef7eb2e8f9f7	747	* @addtogroup FGPIO_Peripheral_Access_Layer FGPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	748	* @{
<>	144:ef7eb2e8f9f7	749	*/
<>	144:ef7eb2e8f9f7	750
<>	144:ef7eb2e8f9f7	751	/** FGPIO - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	752	typedef struct {
<>	144:ef7eb2e8f9f7	753	__IO uint32_t PDOR; /*< Port Data Output Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	754	__O uint32_t PSOR; /*< Port Set Output Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	755	__O uint32_t PCOR; /*< Port Clear Output Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	756	__O uint32_t PTOR; /*< Port Toggle Output Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	757	__I uint32_t PDIR; /*< Port Data Input Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	758	__IO uint32_t PDDR; /*< Port Data Direction Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	759	} FGPIO_Type;
<>	144:ef7eb2e8f9f7	760
<>	144:ef7eb2e8f9f7	761	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	762	-- FGPIO Register Masks
<>	144:ef7eb2e8f9f7	763	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	764
<>	144:ef7eb2e8f9f7	765	/**
<>	144:ef7eb2e8f9f7	766	* @addtogroup FGPIO_Register_Masks FGPIO Register Masks
<>	144:ef7eb2e8f9f7	767	* @{
<>	144:ef7eb2e8f9f7	768	*/
<>	144:ef7eb2e8f9f7	769
<>	144:ef7eb2e8f9f7	770	/* PDOR Bit Fields */
<>	144:ef7eb2e8f9f7	771	#define FGPIO_PDOR_PDO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	772	#define FGPIO_PDOR_PDO_SHIFT 0
<>	144:ef7eb2e8f9f7	773	#define FGPIO_PDOR_PDO(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PDOR_PDO_SHIFT))&FGPIO_PDOR_PDO_MASK)
<>	144:ef7eb2e8f9f7	774	/* PSOR Bit Fields */
<>	144:ef7eb2e8f9f7	775	#define FGPIO_PSOR_PTSO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	776	#define FGPIO_PSOR_PTSO_SHIFT 0
<>	144:ef7eb2e8f9f7	777	#define FGPIO_PSOR_PTSO(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PSOR_PTSO_SHIFT))&FGPIO_PSOR_PTSO_MASK)
<>	144:ef7eb2e8f9f7	778	/* PCOR Bit Fields */
<>	144:ef7eb2e8f9f7	779	#define FGPIO_PCOR_PTCO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	780	#define FGPIO_PCOR_PTCO_SHIFT 0
<>	144:ef7eb2e8f9f7	781	#define FGPIO_PCOR_PTCO(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PCOR_PTCO_SHIFT))&FGPIO_PCOR_PTCO_MASK)
<>	144:ef7eb2e8f9f7	782	/* PTOR Bit Fields */
<>	144:ef7eb2e8f9f7	783	#define FGPIO_PTOR_PTTO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	784	#define FGPIO_PTOR_PTTO_SHIFT 0
<>	144:ef7eb2e8f9f7	785	#define FGPIO_PTOR_PTTO(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PTOR_PTTO_SHIFT))&FGPIO_PTOR_PTTO_MASK)
<>	144:ef7eb2e8f9f7	786	/* PDIR Bit Fields */
<>	144:ef7eb2e8f9f7	787	#define FGPIO_PDIR_PDI_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	788	#define FGPIO_PDIR_PDI_SHIFT 0
<>	144:ef7eb2e8f9f7	789	#define FGPIO_PDIR_PDI(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PDIR_PDI_SHIFT))&FGPIO_PDIR_PDI_MASK)
<>	144:ef7eb2e8f9f7	790	/* PDDR Bit Fields */
<>	144:ef7eb2e8f9f7	791	#define FGPIO_PDDR_PDD_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	792	#define FGPIO_PDDR_PDD_SHIFT 0
<>	144:ef7eb2e8f9f7	793	#define FGPIO_PDDR_PDD(x) (((uint32_t)(((uint32_t)(x))<<FGPIO_PDDR_PDD_SHIFT))&FGPIO_PDDR_PDD_MASK)
<>	144:ef7eb2e8f9f7	794
<>	144:ef7eb2e8f9f7	795	/**
<>	144:ef7eb2e8f9f7	796	* @}
<>	144:ef7eb2e8f9f7	797	/ / end of group FGPIO_Register_Masks */
<>	144:ef7eb2e8f9f7	798
<>	144:ef7eb2e8f9f7	799
<>	144:ef7eb2e8f9f7	800	/* FGPIO - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	801	/** Peripheral FPTA base address */
<>	144:ef7eb2e8f9f7	802	#define FPTA_BASE (0xF80FF000u)
<>	144:ef7eb2e8f9f7	803	/** Peripheral FPTA base pointer */
<>	144:ef7eb2e8f9f7	804	#define FPTA ((FGPIO_Type *)FPTA_BASE)
<>	144:ef7eb2e8f9f7	805	/** Peripheral FPTB base address */
<>	144:ef7eb2e8f9f7	806	#define FPTB_BASE (0xF80FF040u)
<>	144:ef7eb2e8f9f7	807	/** Peripheral FPTB base pointer */
<>	144:ef7eb2e8f9f7	808	#define FPTB ((FGPIO_Type *)FPTB_BASE)
<>	144:ef7eb2e8f9f7	809	/** Peripheral FPTC base address */
<>	144:ef7eb2e8f9f7	810	#define FPTC_BASE (0xF80FF080u)
<>	144:ef7eb2e8f9f7	811	/** Peripheral FPTC base pointer */
<>	144:ef7eb2e8f9f7	812	#define FPTC ((FGPIO_Type *)FPTC_BASE)
<>	144:ef7eb2e8f9f7	813	/** Peripheral FPTD base address */
<>	144:ef7eb2e8f9f7	814	#define FPTD_BASE (0xF80FF0C0u)
<>	144:ef7eb2e8f9f7	815	/** Peripheral FPTD base pointer */
<>	144:ef7eb2e8f9f7	816	#define FPTD ((FGPIO_Type *)FPTD_BASE)
<>	144:ef7eb2e8f9f7	817	/** Peripheral FPTE base address */
<>	144:ef7eb2e8f9f7	818	#define FPTE_BASE (0xF80FF100u)
<>	144:ef7eb2e8f9f7	819	/** Peripheral FPTE base pointer */
<>	144:ef7eb2e8f9f7	820	#define FPTE ((FGPIO_Type *)FPTE_BASE)
<>	144:ef7eb2e8f9f7	821	/** Array initializer of FGPIO peripheral base pointers */
<>	144:ef7eb2e8f9f7	822	#define FGPIO_BASES { FPTA, FPTB, FPTC, FPTD, FPTE }
<>	144:ef7eb2e8f9f7	823
<>	144:ef7eb2e8f9f7	824	/**
<>	144:ef7eb2e8f9f7	825	* @}
<>	144:ef7eb2e8f9f7	826	/ / end of group FGPIO_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	827
<>	144:ef7eb2e8f9f7	828
<>	144:ef7eb2e8f9f7	829	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	830	-- FTFA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	831	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	832
<>	144:ef7eb2e8f9f7	833	/**
<>	144:ef7eb2e8f9f7	834	* @addtogroup FTFA_Peripheral_Access_Layer FTFA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	835	* @{
<>	144:ef7eb2e8f9f7	836	*/
<>	144:ef7eb2e8f9f7	837
<>	144:ef7eb2e8f9f7	838	/** FTFA - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	839	typedef struct {
<>	144:ef7eb2e8f9f7	840	__IO uint8_t FSTAT; /*< Flash Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	841	__IO uint8_t FCNFG; /*< Flash Configuration Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	842	__I uint8_t FSEC; /*< Flash Security Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	843	__I uint8_t FOPT; /*< Flash Option Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	844	__IO uint8_t FCCOB3; /*< Flash Common Command Object Registers, offset: 0x4 /
<>	144:ef7eb2e8f9f7	845	__IO uint8_t FCCOB2; /*< Flash Common Command Object Registers, offset: 0x5 /
<>	144:ef7eb2e8f9f7	846	__IO uint8_t FCCOB1; /*< Flash Common Command Object Registers, offset: 0x6 /
<>	144:ef7eb2e8f9f7	847	__IO uint8_t FCCOB0; /*< Flash Common Command Object Registers, offset: 0x7 /
<>	144:ef7eb2e8f9f7	848	__IO uint8_t FCCOB7; /*< Flash Common Command Object Registers, offset: 0x8 /
<>	144:ef7eb2e8f9f7	849	__IO uint8_t FCCOB6; /*< Flash Common Command Object Registers, offset: 0x9 /
<>	144:ef7eb2e8f9f7	850	__IO uint8_t FCCOB5; /*< Flash Common Command Object Registers, offset: 0xA /
<>	144:ef7eb2e8f9f7	851	__IO uint8_t FCCOB4; /*< Flash Common Command Object Registers, offset: 0xB /
<>	144:ef7eb2e8f9f7	852	__IO uint8_t FCCOBB; /*< Flash Common Command Object Registers, offset: 0xC /
<>	144:ef7eb2e8f9f7	853	__IO uint8_t FCCOBA; /*< Flash Common Command Object Registers, offset: 0xD /
<>	144:ef7eb2e8f9f7	854	__IO uint8_t FCCOB9; /*< Flash Common Command Object Registers, offset: 0xE /
<>	144:ef7eb2e8f9f7	855	__IO uint8_t FCCOB8; /*< Flash Common Command Object Registers, offset: 0xF /
<>	144:ef7eb2e8f9f7	856	__IO uint8_t FPROT3; /*< Program Flash Protection Registers, offset: 0x10 /
<>	144:ef7eb2e8f9f7	857	__IO uint8_t FPROT2; /*< Program Flash Protection Registers, offset: 0x11 /
<>	144:ef7eb2e8f9f7	858	__IO uint8_t FPROT1; /*< Program Flash Protection Registers, offset: 0x12 /
<>	144:ef7eb2e8f9f7	859	__IO uint8_t FPROT0; /*< Program Flash Protection Registers, offset: 0x13 /
<>	144:ef7eb2e8f9f7	860	} FTFA_Type;
<>	144:ef7eb2e8f9f7	861
<>	144:ef7eb2e8f9f7	862	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	863	-- FTFA Register Masks
<>	144:ef7eb2e8f9f7	864	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	865
<>	144:ef7eb2e8f9f7	866	/**
<>	144:ef7eb2e8f9f7	867	* @addtogroup FTFA_Register_Masks FTFA Register Masks
<>	144:ef7eb2e8f9f7	868	* @{
<>	144:ef7eb2e8f9f7	869	*/
<>	144:ef7eb2e8f9f7	870
<>	144:ef7eb2e8f9f7	871	/* FSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	872	#define FTFA_FSTAT_MGSTAT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	873	#define FTFA_FSTAT_MGSTAT0_SHIFT 0
<>	144:ef7eb2e8f9f7	874	#define FTFA_FSTAT_FPVIOL_MASK 0x10u
<>	144:ef7eb2e8f9f7	875	#define FTFA_FSTAT_FPVIOL_SHIFT 4
<>	144:ef7eb2e8f9f7	876	#define FTFA_FSTAT_ACCERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	877	#define FTFA_FSTAT_ACCERR_SHIFT 5
<>	144:ef7eb2e8f9f7	878	#define FTFA_FSTAT_RDCOLERR_MASK 0x40u
<>	144:ef7eb2e8f9f7	879	#define FTFA_FSTAT_RDCOLERR_SHIFT 6
<>	144:ef7eb2e8f9f7	880	#define FTFA_FSTAT_CCIF_MASK 0x80u
<>	144:ef7eb2e8f9f7	881	#define FTFA_FSTAT_CCIF_SHIFT 7
<>	144:ef7eb2e8f9f7	882	/* FCNFG Bit Fields */
<>	144:ef7eb2e8f9f7	883	#define FTFA_FCNFG_ERSSUSP_MASK 0x10u
<>	144:ef7eb2e8f9f7	884	#define FTFA_FCNFG_ERSSUSP_SHIFT 4
<>	144:ef7eb2e8f9f7	885	#define FTFA_FCNFG_ERSAREQ_MASK 0x20u
<>	144:ef7eb2e8f9f7	886	#define FTFA_FCNFG_ERSAREQ_SHIFT 5
<>	144:ef7eb2e8f9f7	887	#define FTFA_FCNFG_RDCOLLIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	888	#define FTFA_FCNFG_RDCOLLIE_SHIFT 6
<>	144:ef7eb2e8f9f7	889	#define FTFA_FCNFG_CCIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	890	#define FTFA_FCNFG_CCIE_SHIFT 7
<>	144:ef7eb2e8f9f7	891	/* FSEC Bit Fields */
<>	144:ef7eb2e8f9f7	892	#define FTFA_FSEC_SEC_MASK 0x3u
<>	144:ef7eb2e8f9f7	893	#define FTFA_FSEC_SEC_SHIFT 0
<>	144:ef7eb2e8f9f7	894	#define FTFA_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FSEC_SEC_SHIFT))&FTFA_FSEC_SEC_MASK)
<>	144:ef7eb2e8f9f7	895	#define FTFA_FSEC_FSLACC_MASK 0xCu
<>	144:ef7eb2e8f9f7	896	#define FTFA_FSEC_FSLACC_SHIFT 2
<>	144:ef7eb2e8f9f7	897	#define FTFA_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FSEC_FSLACC_SHIFT))&FTFA_FSEC_FSLACC_MASK)
<>	144:ef7eb2e8f9f7	898	#define FTFA_FSEC_MEEN_MASK 0x30u
<>	144:ef7eb2e8f9f7	899	#define FTFA_FSEC_MEEN_SHIFT 4
<>	144:ef7eb2e8f9f7	900	#define FTFA_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FSEC_MEEN_SHIFT))&FTFA_FSEC_MEEN_MASK)
<>	144:ef7eb2e8f9f7	901	#define FTFA_FSEC_KEYEN_MASK 0xC0u
<>	144:ef7eb2e8f9f7	902	#define FTFA_FSEC_KEYEN_SHIFT 6
<>	144:ef7eb2e8f9f7	903	#define FTFA_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FSEC_KEYEN_SHIFT))&FTFA_FSEC_KEYEN_MASK)
<>	144:ef7eb2e8f9f7	904	/* FOPT Bit Fields */
<>	144:ef7eb2e8f9f7	905	#define FTFA_FOPT_OPT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	906	#define FTFA_FOPT_OPT_SHIFT 0
<>	144:ef7eb2e8f9f7	907	#define FTFA_FOPT_OPT(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FOPT_OPT_SHIFT))&FTFA_FOPT_OPT_MASK)
<>	144:ef7eb2e8f9f7	908	/* FCCOB3 Bit Fields */
<>	144:ef7eb2e8f9f7	909	#define FTFA_FCCOB3_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	910	#define FTFA_FCCOB3_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	911	#define FTFA_FCCOB3_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB3_CCOBn_SHIFT))&FTFA_FCCOB3_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	912	/* FCCOB2 Bit Fields */
<>	144:ef7eb2e8f9f7	913	#define FTFA_FCCOB2_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	914	#define FTFA_FCCOB2_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	915	#define FTFA_FCCOB2_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB2_CCOBn_SHIFT))&FTFA_FCCOB2_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	916	/* FCCOB1 Bit Fields */
<>	144:ef7eb2e8f9f7	917	#define FTFA_FCCOB1_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	918	#define FTFA_FCCOB1_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	919	#define FTFA_FCCOB1_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB1_CCOBn_SHIFT))&FTFA_FCCOB1_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	920	/* FCCOB0 Bit Fields */
<>	144:ef7eb2e8f9f7	921	#define FTFA_FCCOB0_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	922	#define FTFA_FCCOB0_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	923	#define FTFA_FCCOB0_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB0_CCOBn_SHIFT))&FTFA_FCCOB0_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	924	/* FCCOB7 Bit Fields */
<>	144:ef7eb2e8f9f7	925	#define FTFA_FCCOB7_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	926	#define FTFA_FCCOB7_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	927	#define FTFA_FCCOB7_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB7_CCOBn_SHIFT))&FTFA_FCCOB7_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	928	/* FCCOB6 Bit Fields */
<>	144:ef7eb2e8f9f7	929	#define FTFA_FCCOB6_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	930	#define FTFA_FCCOB6_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	931	#define FTFA_FCCOB6_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB6_CCOBn_SHIFT))&FTFA_FCCOB6_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	932	/* FCCOB5 Bit Fields */
<>	144:ef7eb2e8f9f7	933	#define FTFA_FCCOB5_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	934	#define FTFA_FCCOB5_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	935	#define FTFA_FCCOB5_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB5_CCOBn_SHIFT))&FTFA_FCCOB5_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	936	/* FCCOB4 Bit Fields */
<>	144:ef7eb2e8f9f7	937	#define FTFA_FCCOB4_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	938	#define FTFA_FCCOB4_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	939	#define FTFA_FCCOB4_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB4_CCOBn_SHIFT))&FTFA_FCCOB4_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	940	/* FCCOBB Bit Fields */
<>	144:ef7eb2e8f9f7	941	#define FTFA_FCCOBB_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	942	#define FTFA_FCCOBB_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	943	#define FTFA_FCCOBB_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOBB_CCOBn_SHIFT))&FTFA_FCCOBB_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	944	/* FCCOBA Bit Fields */
<>	144:ef7eb2e8f9f7	945	#define FTFA_FCCOBA_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	946	#define FTFA_FCCOBA_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	947	#define FTFA_FCCOBA_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOBA_CCOBn_SHIFT))&FTFA_FCCOBA_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	948	/* FCCOB9 Bit Fields */
<>	144:ef7eb2e8f9f7	949	#define FTFA_FCCOB9_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	950	#define FTFA_FCCOB9_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	951	#define FTFA_FCCOB9_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB9_CCOBn_SHIFT))&FTFA_FCCOB9_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	952	/* FCCOB8 Bit Fields */
<>	144:ef7eb2e8f9f7	953	#define FTFA_FCCOB8_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	954	#define FTFA_FCCOB8_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	955	#define FTFA_FCCOB8_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FCCOB8_CCOBn_SHIFT))&FTFA_FCCOB8_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	956	/* FPROT3 Bit Fields */
<>	144:ef7eb2e8f9f7	957	#define FTFA_FPROT3_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	958	#define FTFA_FPROT3_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	959	#define FTFA_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FPROT3_PROT_SHIFT))&FTFA_FPROT3_PROT_MASK)
<>	144:ef7eb2e8f9f7	960	/* FPROT2 Bit Fields */
<>	144:ef7eb2e8f9f7	961	#define FTFA_FPROT2_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	962	#define FTFA_FPROT2_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	963	#define FTFA_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FPROT2_PROT_SHIFT))&FTFA_FPROT2_PROT_MASK)
<>	144:ef7eb2e8f9f7	964	/* FPROT1 Bit Fields */
<>	144:ef7eb2e8f9f7	965	#define FTFA_FPROT1_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	966	#define FTFA_FPROT1_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	967	#define FTFA_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FPROT1_PROT_SHIFT))&FTFA_FPROT1_PROT_MASK)
<>	144:ef7eb2e8f9f7	968	/* FPROT0 Bit Fields */
<>	144:ef7eb2e8f9f7	969	#define FTFA_FPROT0_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	970	#define FTFA_FPROT0_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	971	#define FTFA_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFA_FPROT0_PROT_SHIFT))&FTFA_FPROT0_PROT_MASK)
<>	144:ef7eb2e8f9f7	972
<>	144:ef7eb2e8f9f7	973	/**
<>	144:ef7eb2e8f9f7	974	* @}
<>	144:ef7eb2e8f9f7	975	/ / end of group FTFA_Register_Masks */
<>	144:ef7eb2e8f9f7	976
<>	144:ef7eb2e8f9f7	977
<>	144:ef7eb2e8f9f7	978	/* FTFA - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	979	/** Peripheral FTFA base address */
<>	144:ef7eb2e8f9f7	980	#define FTFA_BASE (0x40020000u)
<>	144:ef7eb2e8f9f7	981	/** Peripheral FTFA base pointer */
<>	144:ef7eb2e8f9f7	982	#define FTFA ((FTFA_Type *)FTFA_BASE)
<>	144:ef7eb2e8f9f7	983	/** Array initializer of FTFA peripheral base pointers */
<>	144:ef7eb2e8f9f7	984	#define FTFA_BASES { FTFA }
<>	144:ef7eb2e8f9f7	985
<>	144:ef7eb2e8f9f7	986	/**
<>	144:ef7eb2e8f9f7	987	* @}
<>	144:ef7eb2e8f9f7	988	/ / end of group FTFA_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	989
<>	144:ef7eb2e8f9f7	990
<>	144:ef7eb2e8f9f7	991	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	992	-- GPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	993	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	994
<>	144:ef7eb2e8f9f7	995	/**
<>	144:ef7eb2e8f9f7	996	* @addtogroup GPIO_Peripheral_Access_Layer GPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	997	* @{
<>	144:ef7eb2e8f9f7	998	*/
<>	144:ef7eb2e8f9f7	999
<>	144:ef7eb2e8f9f7	1000	/** GPIO - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1001	typedef struct {
<>	144:ef7eb2e8f9f7	1002	__IO uint32_t PDOR; /*< Port Data Output Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1003	__O uint32_t PSOR; /*< Port Set Output Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1004	__O uint32_t PCOR; /*< Port Clear Output Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1005	__O uint32_t PTOR; /*< Port Toggle Output Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	1006	__I uint32_t PDIR; /*< Port Data Input Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	1007	__IO uint32_t PDDR; /*< Port Data Direction Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	1008	} GPIO_Type;
<>	144:ef7eb2e8f9f7	1009
<>	144:ef7eb2e8f9f7	1010	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1011	-- GPIO Register Masks
<>	144:ef7eb2e8f9f7	1012	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1013
<>	144:ef7eb2e8f9f7	1014	/**
<>	144:ef7eb2e8f9f7	1015	* @addtogroup GPIO_Register_Masks GPIO Register Masks
<>	144:ef7eb2e8f9f7	1016	* @{
<>	144:ef7eb2e8f9f7	1017	*/
<>	144:ef7eb2e8f9f7	1018
<>	144:ef7eb2e8f9f7	1019	/* PDOR Bit Fields */
<>	144:ef7eb2e8f9f7	1020	#define GPIO_PDOR_PDO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1021	#define GPIO_PDOR_PDO_SHIFT 0
<>	144:ef7eb2e8f9f7	1022	#define GPIO_PDOR_PDO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDOR_PDO_SHIFT))&GPIO_PDOR_PDO_MASK)
<>	144:ef7eb2e8f9f7	1023	/* PSOR Bit Fields */
<>	144:ef7eb2e8f9f7	1024	#define GPIO_PSOR_PTSO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1025	#define GPIO_PSOR_PTSO_SHIFT 0
<>	144:ef7eb2e8f9f7	1026	#define GPIO_PSOR_PTSO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PSOR_PTSO_SHIFT))&GPIO_PSOR_PTSO_MASK)
<>	144:ef7eb2e8f9f7	1027	/* PCOR Bit Fields */
<>	144:ef7eb2e8f9f7	1028	#define GPIO_PCOR_PTCO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1029	#define GPIO_PCOR_PTCO_SHIFT 0
<>	144:ef7eb2e8f9f7	1030	#define GPIO_PCOR_PTCO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PCOR_PTCO_SHIFT))&GPIO_PCOR_PTCO_MASK)
<>	144:ef7eb2e8f9f7	1031	/* PTOR Bit Fields */
<>	144:ef7eb2e8f9f7	1032	#define GPIO_PTOR_PTTO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1033	#define GPIO_PTOR_PTTO_SHIFT 0
<>	144:ef7eb2e8f9f7	1034	#define GPIO_PTOR_PTTO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PTOR_PTTO_SHIFT))&GPIO_PTOR_PTTO_MASK)
<>	144:ef7eb2e8f9f7	1035	/* PDIR Bit Fields */
<>	144:ef7eb2e8f9f7	1036	#define GPIO_PDIR_PDI_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1037	#define GPIO_PDIR_PDI_SHIFT 0
<>	144:ef7eb2e8f9f7	1038	#define GPIO_PDIR_PDI(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDIR_PDI_SHIFT))&GPIO_PDIR_PDI_MASK)
<>	144:ef7eb2e8f9f7	1039	/* PDDR Bit Fields */
<>	144:ef7eb2e8f9f7	1040	#define GPIO_PDDR_PDD_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1041	#define GPIO_PDDR_PDD_SHIFT 0
<>	144:ef7eb2e8f9f7	1042	#define GPIO_PDDR_PDD(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDDR_PDD_SHIFT))&GPIO_PDDR_PDD_MASK)
<>	144:ef7eb2e8f9f7	1043
<>	144:ef7eb2e8f9f7	1044	/**
<>	144:ef7eb2e8f9f7	1045	* @}
<>	144:ef7eb2e8f9f7	1046	/ / end of group GPIO_Register_Masks */
<>	144:ef7eb2e8f9f7	1047
<>	144:ef7eb2e8f9f7	1048
<>	144:ef7eb2e8f9f7	1049	/* GPIO - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1050	/** Peripheral PTA base address */
<>	144:ef7eb2e8f9f7	1051	#define PTA_BASE (0x400FF000u)
<>	144:ef7eb2e8f9f7	1052	/** Peripheral PTA base pointer */
<>	144:ef7eb2e8f9f7	1053	#define PTA ((GPIO_Type *)PTA_BASE)
<>	144:ef7eb2e8f9f7	1054	/** Peripheral PTB base address */
<>	144:ef7eb2e8f9f7	1055	#define PTB_BASE (0x400FF040u)
<>	144:ef7eb2e8f9f7	1056	/** Peripheral PTB base pointer */
<>	144:ef7eb2e8f9f7	1057	#define PTB ((GPIO_Type *)PTB_BASE)
<>	144:ef7eb2e8f9f7	1058	/** Peripheral PTC base address */
<>	144:ef7eb2e8f9f7	1059	#define PTC_BASE (0x400FF080u)
<>	144:ef7eb2e8f9f7	1060	/** Peripheral PTC base pointer */
<>	144:ef7eb2e8f9f7	1061	#define PTC ((GPIO_Type *)PTC_BASE)
<>	144:ef7eb2e8f9f7	1062	/** Peripheral PTD base address */
<>	144:ef7eb2e8f9f7	1063	#define PTD_BASE (0x400FF0C0u)
<>	144:ef7eb2e8f9f7	1064	/** Peripheral PTD base pointer */
<>	144:ef7eb2e8f9f7	1065	#define PTD ((GPIO_Type *)PTD_BASE)
<>	144:ef7eb2e8f9f7	1066	/** Peripheral PTE base address */
<>	144:ef7eb2e8f9f7	1067	#define PTE_BASE (0x400FF100u)
<>	144:ef7eb2e8f9f7	1068	/** Peripheral PTE base pointer */
<>	144:ef7eb2e8f9f7	1069	#define PTE ((GPIO_Type *)PTE_BASE)
<>	144:ef7eb2e8f9f7	1070	/** Array initializer of GPIO peripheral base pointers */
<>	144:ef7eb2e8f9f7	1071	#define GPIO_BASES { PTA, PTB, PTC, PTD, PTE }
<>	144:ef7eb2e8f9f7	1072
<>	144:ef7eb2e8f9f7	1073	/**
<>	144:ef7eb2e8f9f7	1074	* @}
<>	144:ef7eb2e8f9f7	1075	/ / end of group GPIO_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1076
<>	144:ef7eb2e8f9f7	1077
<>	144:ef7eb2e8f9f7	1078	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1079	-- I2C Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1080	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1081
<>	144:ef7eb2e8f9f7	1082	/**
<>	144:ef7eb2e8f9f7	1083	* @addtogroup I2C_Peripheral_Access_Layer I2C Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1084	* @{
<>	144:ef7eb2e8f9f7	1085	*/
<>	144:ef7eb2e8f9f7	1086
<>	144:ef7eb2e8f9f7	1087	/** I2C - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1088	typedef struct {
<>	144:ef7eb2e8f9f7	1089	__IO uint8_t A1; /*< I2C Address Register 1, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1090	__IO uint8_t F; /*< I2C Frequency Divider register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	1091	__IO uint8_t C1; /*< I2C Control Register 1, offset: 0x2 /
<>	144:ef7eb2e8f9f7	1092	__IO uint8_t S; /*< I2C Status register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	1093	__IO uint8_t D; /*< I2C Data I/O register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1094	__IO uint8_t C2; /*< I2C Control Register 2, offset: 0x5 /
<>	144:ef7eb2e8f9f7	1095	__IO uint8_t FLT; /*< I2C Programmable Input Glitch Filter register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	1096	__IO uint8_t RA; /*< I2C Range Address register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	1097	__IO uint8_t SMB; /*< I2C SMBus Control and Status register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1098	__IO uint8_t A2; /*< I2C Address Register 2, offset: 0x9 /
<>	144:ef7eb2e8f9f7	1099	__IO uint8_t SLTH; /*< I2C SCL Low Timeout Register High, offset: 0xA /
<>	144:ef7eb2e8f9f7	1100	__IO uint8_t SLTL; /*< I2C SCL Low Timeout Register Low, offset: 0xB /
<>	144:ef7eb2e8f9f7	1101	} I2C_Type;
<>	144:ef7eb2e8f9f7	1102
<>	144:ef7eb2e8f9f7	1103	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1104	-- I2C Register Masks
<>	144:ef7eb2e8f9f7	1105	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1106
<>	144:ef7eb2e8f9f7	1107	/**
<>	144:ef7eb2e8f9f7	1108	* @addtogroup I2C_Register_Masks I2C Register Masks
<>	144:ef7eb2e8f9f7	1109	* @{
<>	144:ef7eb2e8f9f7	1110	*/
<>	144:ef7eb2e8f9f7	1111
<>	144:ef7eb2e8f9f7	1112	/* A1 Bit Fields */
<>	144:ef7eb2e8f9f7	1113	#define I2C_A1_AD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	1114	#define I2C_A1_AD_SHIFT 1
<>	144:ef7eb2e8f9f7	1115	#define I2C_A1_AD(x) (((uint8_t)(((uint8_t)(x))<<I2C_A1_AD_SHIFT))&I2C_A1_AD_MASK)
<>	144:ef7eb2e8f9f7	1116	/* F Bit Fields */
<>	144:ef7eb2e8f9f7	1117	#define I2C_F_ICR_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	1118	#define I2C_F_ICR_SHIFT 0
<>	144:ef7eb2e8f9f7	1119	#define I2C_F_ICR(x) (((uint8_t)(((uint8_t)(x))<<I2C_F_ICR_SHIFT))&I2C_F_ICR_MASK)
<>	144:ef7eb2e8f9f7	1120	#define I2C_F_MULT_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1121	#define I2C_F_MULT_SHIFT 6
<>	144:ef7eb2e8f9f7	1122	#define I2C_F_MULT(x) (((uint8_t)(((uint8_t)(x))<<I2C_F_MULT_SHIFT))&I2C_F_MULT_MASK)
<>	144:ef7eb2e8f9f7	1123	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	1124	#define I2C_C1_DMAEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1125	#define I2C_C1_DMAEN_SHIFT 0
<>	144:ef7eb2e8f9f7	1126	#define I2C_C1_WUEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	1127	#define I2C_C1_WUEN_SHIFT 1
<>	144:ef7eb2e8f9f7	1128	#define I2C_C1_RSTA_MASK 0x4u
<>	144:ef7eb2e8f9f7	1129	#define I2C_C1_RSTA_SHIFT 2
<>	144:ef7eb2e8f9f7	1130	#define I2C_C1_TXAK_MASK 0x8u
<>	144:ef7eb2e8f9f7	1131	#define I2C_C1_TXAK_SHIFT 3
<>	144:ef7eb2e8f9f7	1132	#define I2C_C1_TX_MASK 0x10u
<>	144:ef7eb2e8f9f7	1133	#define I2C_C1_TX_SHIFT 4
<>	144:ef7eb2e8f9f7	1134	#define I2C_C1_MST_MASK 0x20u
<>	144:ef7eb2e8f9f7	1135	#define I2C_C1_MST_SHIFT 5
<>	144:ef7eb2e8f9f7	1136	#define I2C_C1_IICIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1137	#define I2C_C1_IICIE_SHIFT 6
<>	144:ef7eb2e8f9f7	1138	#define I2C_C1_IICEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	1139	#define I2C_C1_IICEN_SHIFT 7
<>	144:ef7eb2e8f9f7	1140	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	1141	#define I2C_S_RXAK_MASK 0x1u
<>	144:ef7eb2e8f9f7	1142	#define I2C_S_RXAK_SHIFT 0
<>	144:ef7eb2e8f9f7	1143	#define I2C_S_IICIF_MASK 0x2u
<>	144:ef7eb2e8f9f7	1144	#define I2C_S_IICIF_SHIFT 1
<>	144:ef7eb2e8f9f7	1145	#define I2C_S_SRW_MASK 0x4u
<>	144:ef7eb2e8f9f7	1146	#define I2C_S_SRW_SHIFT 2
<>	144:ef7eb2e8f9f7	1147	#define I2C_S_RAM_MASK 0x8u
<>	144:ef7eb2e8f9f7	1148	#define I2C_S_RAM_SHIFT 3
<>	144:ef7eb2e8f9f7	1149	#define I2C_S_ARBL_MASK 0x10u
<>	144:ef7eb2e8f9f7	1150	#define I2C_S_ARBL_SHIFT 4
<>	144:ef7eb2e8f9f7	1151	#define I2C_S_BUSY_MASK 0x20u
<>	144:ef7eb2e8f9f7	1152	#define I2C_S_BUSY_SHIFT 5
<>	144:ef7eb2e8f9f7	1153	#define I2C_S_IAAS_MASK 0x40u
<>	144:ef7eb2e8f9f7	1154	#define I2C_S_IAAS_SHIFT 6
<>	144:ef7eb2e8f9f7	1155	#define I2C_S_TCF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1156	#define I2C_S_TCF_SHIFT 7
<>	144:ef7eb2e8f9f7	1157	/* D Bit Fields */
<>	144:ef7eb2e8f9f7	1158	#define I2C_D_DATA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1159	#define I2C_D_DATA_SHIFT 0
<>	144:ef7eb2e8f9f7	1160	#define I2C_D_DATA(x) (((uint8_t)(((uint8_t)(x))<<I2C_D_DATA_SHIFT))&I2C_D_DATA_MASK)
<>	144:ef7eb2e8f9f7	1161	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	1162	#define I2C_C2_AD_MASK 0x7u
<>	144:ef7eb2e8f9f7	1163	#define I2C_C2_AD_SHIFT 0
<>	144:ef7eb2e8f9f7	1164	#define I2C_C2_AD(x) (((uint8_t)(((uint8_t)(x))<<I2C_C2_AD_SHIFT))&I2C_C2_AD_MASK)
<>	144:ef7eb2e8f9f7	1165	#define I2C_C2_RMEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	1166	#define I2C_C2_RMEN_SHIFT 3
<>	144:ef7eb2e8f9f7	1167	#define I2C_C2_SBRC_MASK 0x10u
<>	144:ef7eb2e8f9f7	1168	#define I2C_C2_SBRC_SHIFT 4
<>	144:ef7eb2e8f9f7	1169	#define I2C_C2_HDRS_MASK 0x20u
<>	144:ef7eb2e8f9f7	1170	#define I2C_C2_HDRS_SHIFT 5
<>	144:ef7eb2e8f9f7	1171	#define I2C_C2_ADEXT_MASK 0x40u
<>	144:ef7eb2e8f9f7	1172	#define I2C_C2_ADEXT_SHIFT 6
<>	144:ef7eb2e8f9f7	1173	#define I2C_C2_GCAEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	1174	#define I2C_C2_GCAEN_SHIFT 7
<>	144:ef7eb2e8f9f7	1175	/* FLT Bit Fields */
<>	144:ef7eb2e8f9f7	1176	#define I2C_FLT_FLT_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	1177	#define I2C_FLT_FLT_SHIFT 0
<>	144:ef7eb2e8f9f7	1178	#define I2C_FLT_FLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_FLT_FLT_SHIFT))&I2C_FLT_FLT_MASK)
<>	144:ef7eb2e8f9f7	1179	#define I2C_FLT_STOPIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	1180	#define I2C_FLT_STOPIE_SHIFT 5
<>	144:ef7eb2e8f9f7	1181	#define I2C_FLT_STOPF_MASK 0x40u
<>	144:ef7eb2e8f9f7	1182	#define I2C_FLT_STOPF_SHIFT 6
<>	144:ef7eb2e8f9f7	1183	#define I2C_FLT_SHEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	1184	#define I2C_FLT_SHEN_SHIFT 7
<>	144:ef7eb2e8f9f7	1185	/* RA Bit Fields */
<>	144:ef7eb2e8f9f7	1186	#define I2C_RA_RAD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	1187	#define I2C_RA_RAD_SHIFT 1
<>	144:ef7eb2e8f9f7	1188	#define I2C_RA_RAD(x) (((uint8_t)(((uint8_t)(x))<<I2C_RA_RAD_SHIFT))&I2C_RA_RAD_MASK)
<>	144:ef7eb2e8f9f7	1189	/* SMB Bit Fields */
<>	144:ef7eb2e8f9f7	1190	#define I2C_SMB_SHTF2IE_MASK 0x1u
<>	144:ef7eb2e8f9f7	1191	#define I2C_SMB_SHTF2IE_SHIFT 0
<>	144:ef7eb2e8f9f7	1192	#define I2C_SMB_SHTF2_MASK 0x2u
<>	144:ef7eb2e8f9f7	1193	#define I2C_SMB_SHTF2_SHIFT 1
<>	144:ef7eb2e8f9f7	1194	#define I2C_SMB_SHTF1_MASK 0x4u
<>	144:ef7eb2e8f9f7	1195	#define I2C_SMB_SHTF1_SHIFT 2
<>	144:ef7eb2e8f9f7	1196	#define I2C_SMB_SLTF_MASK 0x8u
<>	144:ef7eb2e8f9f7	1197	#define I2C_SMB_SLTF_SHIFT 3
<>	144:ef7eb2e8f9f7	1198	#define I2C_SMB_TCKSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	1199	#define I2C_SMB_TCKSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	1200	#define I2C_SMB_SIICAEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	1201	#define I2C_SMB_SIICAEN_SHIFT 5
<>	144:ef7eb2e8f9f7	1202	#define I2C_SMB_ALERTEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	1203	#define I2C_SMB_ALERTEN_SHIFT 6
<>	144:ef7eb2e8f9f7	1204	#define I2C_SMB_FACK_MASK 0x80u
<>	144:ef7eb2e8f9f7	1205	#define I2C_SMB_FACK_SHIFT 7
<>	144:ef7eb2e8f9f7	1206	/* A2 Bit Fields */
<>	144:ef7eb2e8f9f7	1207	#define I2C_A2_SAD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	1208	#define I2C_A2_SAD_SHIFT 1
<>	144:ef7eb2e8f9f7	1209	#define I2C_A2_SAD(x) (((uint8_t)(((uint8_t)(x))<<I2C_A2_SAD_SHIFT))&I2C_A2_SAD_MASK)
<>	144:ef7eb2e8f9f7	1210	/* SLTH Bit Fields */
<>	144:ef7eb2e8f9f7	1211	#define I2C_SLTH_SSLT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1212	#define I2C_SLTH_SSLT_SHIFT 0
<>	144:ef7eb2e8f9f7	1213	#define I2C_SLTH_SSLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_SLTH_SSLT_SHIFT))&I2C_SLTH_SSLT_MASK)
<>	144:ef7eb2e8f9f7	1214	/* SLTL Bit Fields */
<>	144:ef7eb2e8f9f7	1215	#define I2C_SLTL_SSLT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1216	#define I2C_SLTL_SSLT_SHIFT 0
<>	144:ef7eb2e8f9f7	1217	#define I2C_SLTL_SSLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_SLTL_SSLT_SHIFT))&I2C_SLTL_SSLT_MASK)
<>	144:ef7eb2e8f9f7	1218
<>	144:ef7eb2e8f9f7	1219	/**
<>	144:ef7eb2e8f9f7	1220	* @}
<>	144:ef7eb2e8f9f7	1221	/ / end of group I2C_Register_Masks */
<>	144:ef7eb2e8f9f7	1222
<>	144:ef7eb2e8f9f7	1223
<>	144:ef7eb2e8f9f7	1224	/* I2C - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1225	/** Peripheral I2C0 base address */
<>	144:ef7eb2e8f9f7	1226	#define I2C0_BASE (0x40066000u)
<>	144:ef7eb2e8f9f7	1227	/** Peripheral I2C0 base pointer */
<>	144:ef7eb2e8f9f7	1228	#define I2C0 ((I2C_Type *)I2C0_BASE)
<>	144:ef7eb2e8f9f7	1229	/** Peripheral I2C1 base address */
<>	144:ef7eb2e8f9f7	1230	#define I2C1_BASE (0x40067000u)
<>	144:ef7eb2e8f9f7	1231	/** Peripheral I2C1 base pointer */
<>	144:ef7eb2e8f9f7	1232	#define I2C1 ((I2C_Type *)I2C1_BASE)
<>	144:ef7eb2e8f9f7	1233	/** Array initializer of I2C peripheral base pointers */
<>	144:ef7eb2e8f9f7	1234	#define I2C_BASES { I2C0, I2C1 }
<>	144:ef7eb2e8f9f7	1235
<>	144:ef7eb2e8f9f7	1236	/**
<>	144:ef7eb2e8f9f7	1237	* @}
<>	144:ef7eb2e8f9f7	1238	/ / end of group I2C_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1239
<>	144:ef7eb2e8f9f7	1240
<>	144:ef7eb2e8f9f7	1241	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1242	-- I2S Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1243	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1244
<>	144:ef7eb2e8f9f7	1245	/**
<>	144:ef7eb2e8f9f7	1246	* @addtogroup I2S_Peripheral_Access_Layer I2S Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1247	* @{
<>	144:ef7eb2e8f9f7	1248	*/
<>	144:ef7eb2e8f9f7	1249
<>	144:ef7eb2e8f9f7	1250	/** I2S - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1251	typedef struct {
<>	144:ef7eb2e8f9f7	1252	__IO uint32_t TCSR; /*< SAI Transmit Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1253	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	1254	__IO uint32_t TCR2; /*< SAI Transmit Configuration 2 Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1255	__IO uint32_t TCR3; /*< SAI Transmit Configuration 3 Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	1256	__IO uint32_t TCR4; /*< SAI Transmit Configuration 4 Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	1257	__IO uint32_t TCR5; /*< SAI Transmit Configuration 5 Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	1258	uint8_t RESERVED_1[8];
<>	144:ef7eb2e8f9f7	1259	__O uint32_t TDR[1]; /*< SAI Transmit Data Register, array offset: 0x20, array step: 0x4 /
<>	144:ef7eb2e8f9f7	1260	uint8_t RESERVED_2[60];
<>	144:ef7eb2e8f9f7	1261	__IO uint32_t TMR; /*< SAI Transmit Mask Register, offset: 0x60 /
<>	144:ef7eb2e8f9f7	1262	uint8_t RESERVED_3[28];
<>	144:ef7eb2e8f9f7	1263	__IO uint32_t RCSR; /*< SAI Receive Control Register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	1264	uint8_t RESERVED_4[4];
<>	144:ef7eb2e8f9f7	1265	__IO uint32_t RCR2; /*< SAI Receive Configuration 2 Register, offset: 0x88 /
<>	144:ef7eb2e8f9f7	1266	__IO uint32_t RCR3; /*< SAI Receive Configuration 3 Register, offset: 0x8C /
<>	144:ef7eb2e8f9f7	1267	__IO uint32_t RCR4; /*< SAI Receive Configuration 4 Register, offset: 0x90 /
<>	144:ef7eb2e8f9f7	1268	__IO uint32_t RCR5; /*< SAI Receive Configuration 5 Register, offset: 0x94 /
<>	144:ef7eb2e8f9f7	1269	uint8_t RESERVED_5[8];
<>	144:ef7eb2e8f9f7	1270	__I uint32_t RDR[1]; /*< SAI Receive Data Register, array offset: 0xA0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	1271	uint8_t RESERVED_6[60];
<>	144:ef7eb2e8f9f7	1272	__IO uint32_t RMR; /*< SAI Receive Mask Register, offset: 0xE0 /
<>	144:ef7eb2e8f9f7	1273	uint8_t RESERVED_7[28];
<>	144:ef7eb2e8f9f7	1274	__IO uint32_t MCR; /*< SAI MCLK Control Register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	1275	__IO uint32_t MDR; /*< SAI MCLK Divide Register, offset: 0x104 /
<>	144:ef7eb2e8f9f7	1276	} I2S_Type;
<>	144:ef7eb2e8f9f7	1277
<>	144:ef7eb2e8f9f7	1278	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1279	-- I2S Register Masks
<>	144:ef7eb2e8f9f7	1280	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1281
<>	144:ef7eb2e8f9f7	1282	/**
<>	144:ef7eb2e8f9f7	1283	* @addtogroup I2S_Register_Masks I2S Register Masks
<>	144:ef7eb2e8f9f7	1284	* @{
<>	144:ef7eb2e8f9f7	1285	*/
<>	144:ef7eb2e8f9f7	1286
<>	144:ef7eb2e8f9f7	1287	/* TCSR Bit Fields */
<>	144:ef7eb2e8f9f7	1288	#define I2S_TCSR_FWDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	1289	#define I2S_TCSR_FWDE_SHIFT 1
<>	144:ef7eb2e8f9f7	1290	#define I2S_TCSR_FWIE_MASK 0x200u
<>	144:ef7eb2e8f9f7	1291	#define I2S_TCSR_FWIE_SHIFT 9
<>	144:ef7eb2e8f9f7	1292	#define I2S_TCSR_FEIE_MASK 0x400u
<>	144:ef7eb2e8f9f7	1293	#define I2S_TCSR_FEIE_SHIFT 10
<>	144:ef7eb2e8f9f7	1294	#define I2S_TCSR_SEIE_MASK 0x800u
<>	144:ef7eb2e8f9f7	1295	#define I2S_TCSR_SEIE_SHIFT 11
<>	144:ef7eb2e8f9f7	1296	#define I2S_TCSR_WSIE_MASK 0x1000u
<>	144:ef7eb2e8f9f7	1297	#define I2S_TCSR_WSIE_SHIFT 12
<>	144:ef7eb2e8f9f7	1298	#define I2S_TCSR_FWF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	1299	#define I2S_TCSR_FWF_SHIFT 17
<>	144:ef7eb2e8f9f7	1300	#define I2S_TCSR_FEF_MASK 0x40000u
<>	144:ef7eb2e8f9f7	1301	#define I2S_TCSR_FEF_SHIFT 18
<>	144:ef7eb2e8f9f7	1302	#define I2S_TCSR_SEF_MASK 0x80000u
<>	144:ef7eb2e8f9f7	1303	#define I2S_TCSR_SEF_SHIFT 19
<>	144:ef7eb2e8f9f7	1304	#define I2S_TCSR_WSF_MASK 0x100000u
<>	144:ef7eb2e8f9f7	1305	#define I2S_TCSR_WSF_SHIFT 20
<>	144:ef7eb2e8f9f7	1306	#define I2S_TCSR_SR_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	1307	#define I2S_TCSR_SR_SHIFT 24
<>	144:ef7eb2e8f9f7	1308	#define I2S_TCSR_FR_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	1309	#define I2S_TCSR_FR_SHIFT 25
<>	144:ef7eb2e8f9f7	1310	#define I2S_TCSR_BCE_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	1311	#define I2S_TCSR_BCE_SHIFT 28
<>	144:ef7eb2e8f9f7	1312	#define I2S_TCSR_DBGE_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	1313	#define I2S_TCSR_DBGE_SHIFT 29
<>	144:ef7eb2e8f9f7	1314	#define I2S_TCSR_STOPE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1315	#define I2S_TCSR_STOPE_SHIFT 30
<>	144:ef7eb2e8f9f7	1316	#define I2S_TCSR_TE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1317	#define I2S_TCSR_TE_SHIFT 31
<>	144:ef7eb2e8f9f7	1318	/* TCR2 Bit Fields */
<>	144:ef7eb2e8f9f7	1319	#define I2S_TCR2_DIV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1320	#define I2S_TCR2_DIV_SHIFT 0
<>	144:ef7eb2e8f9f7	1321	#define I2S_TCR2_DIV(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR2_DIV_SHIFT))&I2S_TCR2_DIV_MASK)
<>	144:ef7eb2e8f9f7	1322	#define I2S_TCR2_BCD_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	1323	#define I2S_TCR2_BCD_SHIFT 24
<>	144:ef7eb2e8f9f7	1324	#define I2S_TCR2_BCP_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	1325	#define I2S_TCR2_BCP_SHIFT 25
<>	144:ef7eb2e8f9f7	1326	#define I2S_TCR2_CLKMODE_MASK 0xC000000u
<>	144:ef7eb2e8f9f7	1327	#define I2S_TCR2_CLKMODE_SHIFT 26
<>	144:ef7eb2e8f9f7	1328	#define I2S_TCR2_CLKMODE(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR2_CLKMODE_SHIFT))&I2S_TCR2_CLKMODE_MASK)
<>	144:ef7eb2e8f9f7	1329	/* TCR3 Bit Fields */
<>	144:ef7eb2e8f9f7	1330	#define I2S_TCR3_WDFL_MASK 0x1u
<>	144:ef7eb2e8f9f7	1331	#define I2S_TCR3_WDFL_SHIFT 0
<>	144:ef7eb2e8f9f7	1332	#define I2S_TCR3_TCE_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1333	#define I2S_TCR3_TCE_SHIFT 16
<>	144:ef7eb2e8f9f7	1334	/* TCR4 Bit Fields */
<>	144:ef7eb2e8f9f7	1335	#define I2S_TCR4_FSD_MASK 0x1u
<>	144:ef7eb2e8f9f7	1336	#define I2S_TCR4_FSD_SHIFT 0
<>	144:ef7eb2e8f9f7	1337	#define I2S_TCR4_FSP_MASK 0x2u
<>	144:ef7eb2e8f9f7	1338	#define I2S_TCR4_FSP_SHIFT 1
<>	144:ef7eb2e8f9f7	1339	#define I2S_TCR4_FSE_MASK 0x8u
<>	144:ef7eb2e8f9f7	1340	#define I2S_TCR4_FSE_SHIFT 3
<>	144:ef7eb2e8f9f7	1341	#define I2S_TCR4_MF_MASK 0x10u
<>	144:ef7eb2e8f9f7	1342	#define I2S_TCR4_MF_SHIFT 4
<>	144:ef7eb2e8f9f7	1343	#define I2S_TCR4_SYWD_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	1344	#define I2S_TCR4_SYWD_SHIFT 8
<>	144:ef7eb2e8f9f7	1345	#define I2S_TCR4_SYWD(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR4_SYWD_SHIFT))&I2S_TCR4_SYWD_MASK)
<>	144:ef7eb2e8f9f7	1346	#define I2S_TCR4_FRSZ_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1347	#define I2S_TCR4_FRSZ_SHIFT 16
<>	144:ef7eb2e8f9f7	1348	/* TCR5 Bit Fields */
<>	144:ef7eb2e8f9f7	1349	#define I2S_TCR5_FBT_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	1350	#define I2S_TCR5_FBT_SHIFT 8
<>	144:ef7eb2e8f9f7	1351	#define I2S_TCR5_FBT(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_FBT_SHIFT))&I2S_TCR5_FBT_MASK)
<>	144:ef7eb2e8f9f7	1352	#define I2S_TCR5_W0W_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	1353	#define I2S_TCR5_W0W_SHIFT 16
<>	144:ef7eb2e8f9f7	1354	#define I2S_TCR5_W0W(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_W0W_SHIFT))&I2S_TCR5_W0W_MASK)
<>	144:ef7eb2e8f9f7	1355	#define I2S_TCR5_WNW_MASK 0x1F000000u
<>	144:ef7eb2e8f9f7	1356	#define I2S_TCR5_WNW_SHIFT 24
<>	144:ef7eb2e8f9f7	1357	#define I2S_TCR5_WNW(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_WNW_SHIFT))&I2S_TCR5_WNW_MASK)
<>	144:ef7eb2e8f9f7	1358	/* TDR Bit Fields */
<>	144:ef7eb2e8f9f7	1359	#define I2S_TDR_TDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1360	#define I2S_TDR_TDR_SHIFT 0
<>	144:ef7eb2e8f9f7	1361	#define I2S_TDR_TDR(x) (((uint32_t)(((uint32_t)(x))<<I2S_TDR_TDR_SHIFT))&I2S_TDR_TDR_MASK)
<>	144:ef7eb2e8f9f7	1362	/* TMR Bit Fields */
<>	144:ef7eb2e8f9f7	1363	#define I2S_TMR_TWM_MASK 0x3u
<>	144:ef7eb2e8f9f7	1364	#define I2S_TMR_TWM_SHIFT 0
<>	144:ef7eb2e8f9f7	1365	#define I2S_TMR_TWM(x) (((uint32_t)(((uint32_t)(x))<<I2S_TMR_TWM_SHIFT))&I2S_TMR_TWM_MASK)
<>	144:ef7eb2e8f9f7	1366	/* RCSR Bit Fields */
<>	144:ef7eb2e8f9f7	1367	#define I2S_RCSR_FWDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	1368	#define I2S_RCSR_FWDE_SHIFT 1
<>	144:ef7eb2e8f9f7	1369	#define I2S_RCSR_FWIE_MASK 0x200u
<>	144:ef7eb2e8f9f7	1370	#define I2S_RCSR_FWIE_SHIFT 9
<>	144:ef7eb2e8f9f7	1371	#define I2S_RCSR_FEIE_MASK 0x400u
<>	144:ef7eb2e8f9f7	1372	#define I2S_RCSR_FEIE_SHIFT 10
<>	144:ef7eb2e8f9f7	1373	#define I2S_RCSR_SEIE_MASK 0x800u
<>	144:ef7eb2e8f9f7	1374	#define I2S_RCSR_SEIE_SHIFT 11
<>	144:ef7eb2e8f9f7	1375	#define I2S_RCSR_WSIE_MASK 0x1000u
<>	144:ef7eb2e8f9f7	1376	#define I2S_RCSR_WSIE_SHIFT 12
<>	144:ef7eb2e8f9f7	1377	#define I2S_RCSR_FWF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	1378	#define I2S_RCSR_FWF_SHIFT 17
<>	144:ef7eb2e8f9f7	1379	#define I2S_RCSR_FEF_MASK 0x40000u
<>	144:ef7eb2e8f9f7	1380	#define I2S_RCSR_FEF_SHIFT 18
<>	144:ef7eb2e8f9f7	1381	#define I2S_RCSR_SEF_MASK 0x80000u
<>	144:ef7eb2e8f9f7	1382	#define I2S_RCSR_SEF_SHIFT 19
<>	144:ef7eb2e8f9f7	1383	#define I2S_RCSR_WSF_MASK 0x100000u
<>	144:ef7eb2e8f9f7	1384	#define I2S_RCSR_WSF_SHIFT 20
<>	144:ef7eb2e8f9f7	1385	#define I2S_RCSR_SR_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	1386	#define I2S_RCSR_SR_SHIFT 24
<>	144:ef7eb2e8f9f7	1387	#define I2S_RCSR_FR_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	1388	#define I2S_RCSR_FR_SHIFT 25
<>	144:ef7eb2e8f9f7	1389	#define I2S_RCSR_BCE_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	1390	#define I2S_RCSR_BCE_SHIFT 28
<>	144:ef7eb2e8f9f7	1391	#define I2S_RCSR_DBGE_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	1392	#define I2S_RCSR_DBGE_SHIFT 29
<>	144:ef7eb2e8f9f7	1393	#define I2S_RCSR_STOPE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1394	#define I2S_RCSR_STOPE_SHIFT 30
<>	144:ef7eb2e8f9f7	1395	#define I2S_RCSR_RE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1396	#define I2S_RCSR_RE_SHIFT 31
<>	144:ef7eb2e8f9f7	1397	/* RCR2 Bit Fields */
<>	144:ef7eb2e8f9f7	1398	#define I2S_RCR2_DIV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1399	#define I2S_RCR2_DIV_SHIFT 0
<>	144:ef7eb2e8f9f7	1400	#define I2S_RCR2_DIV(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR2_DIV_SHIFT))&I2S_RCR2_DIV_MASK)
<>	144:ef7eb2e8f9f7	1401	#define I2S_RCR2_BCD_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	1402	#define I2S_RCR2_BCD_SHIFT 24
<>	144:ef7eb2e8f9f7	1403	#define I2S_RCR2_BCP_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	1404	#define I2S_RCR2_BCP_SHIFT 25
<>	144:ef7eb2e8f9f7	1405	#define I2S_RCR2_CLKMODE_MASK 0xC000000u
<>	144:ef7eb2e8f9f7	1406	#define I2S_RCR2_CLKMODE_SHIFT 26
<>	144:ef7eb2e8f9f7	1407	#define I2S_RCR2_CLKMODE(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR2_CLKMODE_SHIFT))&I2S_RCR2_CLKMODE_MASK)
<>	144:ef7eb2e8f9f7	1408	/* RCR3 Bit Fields */
<>	144:ef7eb2e8f9f7	1409	#define I2S_RCR3_WDFL_MASK 0x1u
<>	144:ef7eb2e8f9f7	1410	#define I2S_RCR3_WDFL_SHIFT 0
<>	144:ef7eb2e8f9f7	1411	#define I2S_RCR3_RCE_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1412	#define I2S_RCR3_RCE_SHIFT 16
<>	144:ef7eb2e8f9f7	1413	/* RCR4 Bit Fields */
<>	144:ef7eb2e8f9f7	1414	#define I2S_RCR4_FSD_MASK 0x1u
<>	144:ef7eb2e8f9f7	1415	#define I2S_RCR4_FSD_SHIFT 0
<>	144:ef7eb2e8f9f7	1416	#define I2S_RCR4_FSP_MASK 0x2u
<>	144:ef7eb2e8f9f7	1417	#define I2S_RCR4_FSP_SHIFT 1
<>	144:ef7eb2e8f9f7	1418	#define I2S_RCR4_FSE_MASK 0x8u
<>	144:ef7eb2e8f9f7	1419	#define I2S_RCR4_FSE_SHIFT 3
<>	144:ef7eb2e8f9f7	1420	#define I2S_RCR4_MF_MASK 0x10u
<>	144:ef7eb2e8f9f7	1421	#define I2S_RCR4_MF_SHIFT 4
<>	144:ef7eb2e8f9f7	1422	#define I2S_RCR4_SYWD_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	1423	#define I2S_RCR4_SYWD_SHIFT 8
<>	144:ef7eb2e8f9f7	1424	#define I2S_RCR4_SYWD(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR4_SYWD_SHIFT))&I2S_RCR4_SYWD_MASK)
<>	144:ef7eb2e8f9f7	1425	#define I2S_RCR4_FRSZ_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1426	#define I2S_RCR4_FRSZ_SHIFT 16
<>	144:ef7eb2e8f9f7	1427	/* RCR5 Bit Fields */
<>	144:ef7eb2e8f9f7	1428	#define I2S_RCR5_FBT_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	1429	#define I2S_RCR5_FBT_SHIFT 8
<>	144:ef7eb2e8f9f7	1430	#define I2S_RCR5_FBT(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_FBT_SHIFT))&I2S_RCR5_FBT_MASK)
<>	144:ef7eb2e8f9f7	1431	#define I2S_RCR5_W0W_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	1432	#define I2S_RCR5_W0W_SHIFT 16
<>	144:ef7eb2e8f9f7	1433	#define I2S_RCR5_W0W(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_W0W_SHIFT))&I2S_RCR5_W0W_MASK)
<>	144:ef7eb2e8f9f7	1434	#define I2S_RCR5_WNW_MASK 0x1F000000u
<>	144:ef7eb2e8f9f7	1435	#define I2S_RCR5_WNW_SHIFT 24
<>	144:ef7eb2e8f9f7	1436	#define I2S_RCR5_WNW(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_WNW_SHIFT))&I2S_RCR5_WNW_MASK)
<>	144:ef7eb2e8f9f7	1437	/* RDR Bit Fields */
<>	144:ef7eb2e8f9f7	1438	#define I2S_RDR_RDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1439	#define I2S_RDR_RDR_SHIFT 0
<>	144:ef7eb2e8f9f7	1440	#define I2S_RDR_RDR(x) (((uint32_t)(((uint32_t)(x))<<I2S_RDR_RDR_SHIFT))&I2S_RDR_RDR_MASK)
<>	144:ef7eb2e8f9f7	1441	/* RMR Bit Fields */
<>	144:ef7eb2e8f9f7	1442	#define I2S_RMR_RWM_MASK 0x3u
<>	144:ef7eb2e8f9f7	1443	#define I2S_RMR_RWM_SHIFT 0
<>	144:ef7eb2e8f9f7	1444	#define I2S_RMR_RWM(x) (((uint32_t)(((uint32_t)(x))<<I2S_RMR_RWM_SHIFT))&I2S_RMR_RWM_MASK)
<>	144:ef7eb2e8f9f7	1445	/* MCR Bit Fields */
<>	144:ef7eb2e8f9f7	1446	#define I2S_MCR_MICS_MASK 0x3000000u
<>	144:ef7eb2e8f9f7	1447	#define I2S_MCR_MICS_SHIFT 24
<>	144:ef7eb2e8f9f7	1448	#define I2S_MCR_MICS(x) (((uint32_t)(((uint32_t)(x))<<I2S_MCR_MICS_SHIFT))&I2S_MCR_MICS_MASK)
<>	144:ef7eb2e8f9f7	1449	#define I2S_MCR_MOE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1450	#define I2S_MCR_MOE_SHIFT 30
<>	144:ef7eb2e8f9f7	1451	#define I2S_MCR_DUF_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1452	#define I2S_MCR_DUF_SHIFT 31
<>	144:ef7eb2e8f9f7	1453	/* MDR Bit Fields */
<>	144:ef7eb2e8f9f7	1454	#define I2S_MDR_DIVIDE_MASK 0xFFFu
<>	144:ef7eb2e8f9f7	1455	#define I2S_MDR_DIVIDE_SHIFT 0
<>	144:ef7eb2e8f9f7	1456	#define I2S_MDR_DIVIDE(x) (((uint32_t)(((uint32_t)(x))<<I2S_MDR_DIVIDE_SHIFT))&I2S_MDR_DIVIDE_MASK)
<>	144:ef7eb2e8f9f7	1457	#define I2S_MDR_FRACT_MASK 0xFF000u
<>	144:ef7eb2e8f9f7	1458	#define I2S_MDR_FRACT_SHIFT 12
<>	144:ef7eb2e8f9f7	1459	#define I2S_MDR_FRACT(x) (((uint32_t)(((uint32_t)(x))<<I2S_MDR_FRACT_SHIFT))&I2S_MDR_FRACT_MASK)
<>	144:ef7eb2e8f9f7	1460
<>	144:ef7eb2e8f9f7	1461	/**
<>	144:ef7eb2e8f9f7	1462	* @}
<>	144:ef7eb2e8f9f7	1463	/ / end of group I2S_Register_Masks */
<>	144:ef7eb2e8f9f7	1464
<>	144:ef7eb2e8f9f7	1465
<>	144:ef7eb2e8f9f7	1466	/* I2S - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1467	/** Peripheral I2S0 base address */
<>	144:ef7eb2e8f9f7	1468	#define I2S0_BASE (0x4002F000u)
<>	144:ef7eb2e8f9f7	1469	/** Peripheral I2S0 base pointer */
<>	144:ef7eb2e8f9f7	1470	#define I2S0 ((I2S_Type *)I2S0_BASE)
<>	144:ef7eb2e8f9f7	1471	/** Array initializer of I2S peripheral base pointers */
<>	144:ef7eb2e8f9f7	1472	#define I2S_BASES { I2S0 }
<>	144:ef7eb2e8f9f7	1473
<>	144:ef7eb2e8f9f7	1474	/**
<>	144:ef7eb2e8f9f7	1475	* @}
<>	144:ef7eb2e8f9f7	1476	/ / end of group I2S_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1477
<>	144:ef7eb2e8f9f7	1478
<>	144:ef7eb2e8f9f7	1479	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1480	-- LLWU Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1481	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1482
<>	144:ef7eb2e8f9f7	1483	/**
<>	144:ef7eb2e8f9f7	1484	* @addtogroup LLWU_Peripheral_Access_Layer LLWU Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1485	* @{
<>	144:ef7eb2e8f9f7	1486	*/
<>	144:ef7eb2e8f9f7	1487
<>	144:ef7eb2e8f9f7	1488	/** LLWU - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1489	typedef struct {
<>	144:ef7eb2e8f9f7	1490	__IO uint8_t PE1; /*< LLWU Pin Enable 1 register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1491	__IO uint8_t PE2; /*< LLWU Pin Enable 2 register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	1492	__IO uint8_t PE3; /*< LLWU Pin Enable 3 register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	1493	__IO uint8_t PE4; /*< LLWU Pin Enable 4 register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	1494	__IO uint8_t ME; /*< LLWU Module Enable register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1495	__IO uint8_t F1; /*< LLWU Flag 1 register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	1496	__IO uint8_t F2; /*< LLWU Flag 2 register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	1497	__I uint8_t F3; /*< LLWU Flag 3 register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	1498	__IO uint8_t FILT1; /*< LLWU Pin Filter 1 register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1499	__IO uint8_t FILT2; /*< LLWU Pin Filter 2 register, offset: 0x9 /
<>	144:ef7eb2e8f9f7	1500	} LLWU_Type;
<>	144:ef7eb2e8f9f7	1501
<>	144:ef7eb2e8f9f7	1502	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1503	-- LLWU Register Masks
<>	144:ef7eb2e8f9f7	1504	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1505
<>	144:ef7eb2e8f9f7	1506	/**
<>	144:ef7eb2e8f9f7	1507	* @addtogroup LLWU_Register_Masks LLWU Register Masks
<>	144:ef7eb2e8f9f7	1508	* @{
<>	144:ef7eb2e8f9f7	1509	*/
<>	144:ef7eb2e8f9f7	1510
<>	144:ef7eb2e8f9f7	1511	/* PE1 Bit Fields */
<>	144:ef7eb2e8f9f7	1512	#define LLWU_PE1_WUPE0_MASK 0x3u
<>	144:ef7eb2e8f9f7	1513	#define LLWU_PE1_WUPE0_SHIFT 0
<>	144:ef7eb2e8f9f7	1514	#define LLWU_PE1_WUPE0(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE0_SHIFT))&LLWU_PE1_WUPE0_MASK)
<>	144:ef7eb2e8f9f7	1515	#define LLWU_PE1_WUPE1_MASK 0xCu
<>	144:ef7eb2e8f9f7	1516	#define LLWU_PE1_WUPE1_SHIFT 2
<>	144:ef7eb2e8f9f7	1517	#define LLWU_PE1_WUPE1(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE1_SHIFT))&LLWU_PE1_WUPE1_MASK)
<>	144:ef7eb2e8f9f7	1518	#define LLWU_PE1_WUPE2_MASK 0x30u
<>	144:ef7eb2e8f9f7	1519	#define LLWU_PE1_WUPE2_SHIFT 4
<>	144:ef7eb2e8f9f7	1520	#define LLWU_PE1_WUPE2(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE2_SHIFT))&LLWU_PE1_WUPE2_MASK)
<>	144:ef7eb2e8f9f7	1521	#define LLWU_PE1_WUPE3_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1522	#define LLWU_PE1_WUPE3_SHIFT 6
<>	144:ef7eb2e8f9f7	1523	#define LLWU_PE1_WUPE3(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE3_SHIFT))&LLWU_PE1_WUPE3_MASK)
<>	144:ef7eb2e8f9f7	1524	/* PE2 Bit Fields */
<>	144:ef7eb2e8f9f7	1525	#define LLWU_PE2_WUPE4_MASK 0x3u
<>	144:ef7eb2e8f9f7	1526	#define LLWU_PE2_WUPE4_SHIFT 0
<>	144:ef7eb2e8f9f7	1527	#define LLWU_PE2_WUPE4(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE4_SHIFT))&LLWU_PE2_WUPE4_MASK)
<>	144:ef7eb2e8f9f7	1528	#define LLWU_PE2_WUPE5_MASK 0xCu
<>	144:ef7eb2e8f9f7	1529	#define LLWU_PE2_WUPE5_SHIFT 2
<>	144:ef7eb2e8f9f7	1530	#define LLWU_PE2_WUPE5(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE5_SHIFT))&LLWU_PE2_WUPE5_MASK)
<>	144:ef7eb2e8f9f7	1531	#define LLWU_PE2_WUPE6_MASK 0x30u
<>	144:ef7eb2e8f9f7	1532	#define LLWU_PE2_WUPE6_SHIFT 4
<>	144:ef7eb2e8f9f7	1533	#define LLWU_PE2_WUPE6(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE6_SHIFT))&LLWU_PE2_WUPE6_MASK)
<>	144:ef7eb2e8f9f7	1534	#define LLWU_PE2_WUPE7_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1535	#define LLWU_PE2_WUPE7_SHIFT 6
<>	144:ef7eb2e8f9f7	1536	#define LLWU_PE2_WUPE7(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE7_SHIFT))&LLWU_PE2_WUPE7_MASK)
<>	144:ef7eb2e8f9f7	1537	/* PE3 Bit Fields */
<>	144:ef7eb2e8f9f7	1538	#define LLWU_PE3_WUPE8_MASK 0x3u
<>	144:ef7eb2e8f9f7	1539	#define LLWU_PE3_WUPE8_SHIFT 0
<>	144:ef7eb2e8f9f7	1540	#define LLWU_PE3_WUPE8(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE8_SHIFT))&LLWU_PE3_WUPE8_MASK)
<>	144:ef7eb2e8f9f7	1541	#define LLWU_PE3_WUPE9_MASK 0xCu
<>	144:ef7eb2e8f9f7	1542	#define LLWU_PE3_WUPE9_SHIFT 2
<>	144:ef7eb2e8f9f7	1543	#define LLWU_PE3_WUPE9(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE9_SHIFT))&LLWU_PE3_WUPE9_MASK)
<>	144:ef7eb2e8f9f7	1544	#define LLWU_PE3_WUPE10_MASK 0x30u
<>	144:ef7eb2e8f9f7	1545	#define LLWU_PE3_WUPE10_SHIFT 4
<>	144:ef7eb2e8f9f7	1546	#define LLWU_PE3_WUPE10(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE10_SHIFT))&LLWU_PE3_WUPE10_MASK)
<>	144:ef7eb2e8f9f7	1547	#define LLWU_PE3_WUPE11_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1548	#define LLWU_PE3_WUPE11_SHIFT 6
<>	144:ef7eb2e8f9f7	1549	#define LLWU_PE3_WUPE11(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE11_SHIFT))&LLWU_PE3_WUPE11_MASK)
<>	144:ef7eb2e8f9f7	1550	/* PE4 Bit Fields */
<>	144:ef7eb2e8f9f7	1551	#define LLWU_PE4_WUPE12_MASK 0x3u
<>	144:ef7eb2e8f9f7	1552	#define LLWU_PE4_WUPE12_SHIFT 0
<>	144:ef7eb2e8f9f7	1553	#define LLWU_PE4_WUPE12(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE12_SHIFT))&LLWU_PE4_WUPE12_MASK)
<>	144:ef7eb2e8f9f7	1554	#define LLWU_PE4_WUPE13_MASK 0xCu
<>	144:ef7eb2e8f9f7	1555	#define LLWU_PE4_WUPE13_SHIFT 2
<>	144:ef7eb2e8f9f7	1556	#define LLWU_PE4_WUPE13(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE13_SHIFT))&LLWU_PE4_WUPE13_MASK)
<>	144:ef7eb2e8f9f7	1557	#define LLWU_PE4_WUPE14_MASK 0x30u
<>	144:ef7eb2e8f9f7	1558	#define LLWU_PE4_WUPE14_SHIFT 4
<>	144:ef7eb2e8f9f7	1559	#define LLWU_PE4_WUPE14(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE14_SHIFT))&LLWU_PE4_WUPE14_MASK)
<>	144:ef7eb2e8f9f7	1560	#define LLWU_PE4_WUPE15_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1561	#define LLWU_PE4_WUPE15_SHIFT 6
<>	144:ef7eb2e8f9f7	1562	#define LLWU_PE4_WUPE15(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE15_SHIFT))&LLWU_PE4_WUPE15_MASK)
<>	144:ef7eb2e8f9f7	1563	/* ME Bit Fields */
<>	144:ef7eb2e8f9f7	1564	#define LLWU_ME_WUME0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1565	#define LLWU_ME_WUME0_SHIFT 0
<>	144:ef7eb2e8f9f7	1566	#define LLWU_ME_WUME1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1567	#define LLWU_ME_WUME1_SHIFT 1
<>	144:ef7eb2e8f9f7	1568	#define LLWU_ME_WUME2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1569	#define LLWU_ME_WUME2_SHIFT 2
<>	144:ef7eb2e8f9f7	1570	#define LLWU_ME_WUME3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1571	#define LLWU_ME_WUME3_SHIFT 3
<>	144:ef7eb2e8f9f7	1572	#define LLWU_ME_WUME4_MASK 0x10u
<>	144:ef7eb2e8f9f7	1573	#define LLWU_ME_WUME4_SHIFT 4
<>	144:ef7eb2e8f9f7	1574	#define LLWU_ME_WUME5_MASK 0x20u
<>	144:ef7eb2e8f9f7	1575	#define LLWU_ME_WUME5_SHIFT 5
<>	144:ef7eb2e8f9f7	1576	#define LLWU_ME_WUME6_MASK 0x40u
<>	144:ef7eb2e8f9f7	1577	#define LLWU_ME_WUME6_SHIFT 6
<>	144:ef7eb2e8f9f7	1578	#define LLWU_ME_WUME7_MASK 0x80u
<>	144:ef7eb2e8f9f7	1579	#define LLWU_ME_WUME7_SHIFT 7
<>	144:ef7eb2e8f9f7	1580	/* F1 Bit Fields */
<>	144:ef7eb2e8f9f7	1581	#define LLWU_F1_WUF0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1582	#define LLWU_F1_WUF0_SHIFT 0
<>	144:ef7eb2e8f9f7	1583	#define LLWU_F1_WUF1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1584	#define LLWU_F1_WUF1_SHIFT 1
<>	144:ef7eb2e8f9f7	1585	#define LLWU_F1_WUF2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1586	#define LLWU_F1_WUF2_SHIFT 2
<>	144:ef7eb2e8f9f7	1587	#define LLWU_F1_WUF3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1588	#define LLWU_F1_WUF3_SHIFT 3
<>	144:ef7eb2e8f9f7	1589	#define LLWU_F1_WUF4_MASK 0x10u
<>	144:ef7eb2e8f9f7	1590	#define LLWU_F1_WUF4_SHIFT 4
<>	144:ef7eb2e8f9f7	1591	#define LLWU_F1_WUF5_MASK 0x20u
<>	144:ef7eb2e8f9f7	1592	#define LLWU_F1_WUF5_SHIFT 5
<>	144:ef7eb2e8f9f7	1593	#define LLWU_F1_WUF6_MASK 0x40u
<>	144:ef7eb2e8f9f7	1594	#define LLWU_F1_WUF6_SHIFT 6
<>	144:ef7eb2e8f9f7	1595	#define LLWU_F1_WUF7_MASK 0x80u
<>	144:ef7eb2e8f9f7	1596	#define LLWU_F1_WUF7_SHIFT 7
<>	144:ef7eb2e8f9f7	1597	/* F2 Bit Fields */
<>	144:ef7eb2e8f9f7	1598	#define LLWU_F2_WUF8_MASK 0x1u
<>	144:ef7eb2e8f9f7	1599	#define LLWU_F2_WUF8_SHIFT 0
<>	144:ef7eb2e8f9f7	1600	#define LLWU_F2_WUF9_MASK 0x2u
<>	144:ef7eb2e8f9f7	1601	#define LLWU_F2_WUF9_SHIFT 1
<>	144:ef7eb2e8f9f7	1602	#define LLWU_F2_WUF10_MASK 0x4u
<>	144:ef7eb2e8f9f7	1603	#define LLWU_F2_WUF10_SHIFT 2
<>	144:ef7eb2e8f9f7	1604	#define LLWU_F2_WUF11_MASK 0x8u
<>	144:ef7eb2e8f9f7	1605	#define LLWU_F2_WUF11_SHIFT 3
<>	144:ef7eb2e8f9f7	1606	#define LLWU_F2_WUF12_MASK 0x10u
<>	144:ef7eb2e8f9f7	1607	#define LLWU_F2_WUF12_SHIFT 4
<>	144:ef7eb2e8f9f7	1608	#define LLWU_F2_WUF13_MASK 0x20u
<>	144:ef7eb2e8f9f7	1609	#define LLWU_F2_WUF13_SHIFT 5
<>	144:ef7eb2e8f9f7	1610	#define LLWU_F2_WUF14_MASK 0x40u
<>	144:ef7eb2e8f9f7	1611	#define LLWU_F2_WUF14_SHIFT 6
<>	144:ef7eb2e8f9f7	1612	#define LLWU_F2_WUF15_MASK 0x80u
<>	144:ef7eb2e8f9f7	1613	#define LLWU_F2_WUF15_SHIFT 7
<>	144:ef7eb2e8f9f7	1614	/* F3 Bit Fields */
<>	144:ef7eb2e8f9f7	1615	#define LLWU_F3_MWUF0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1616	#define LLWU_F3_MWUF0_SHIFT 0
<>	144:ef7eb2e8f9f7	1617	#define LLWU_F3_MWUF1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1618	#define LLWU_F3_MWUF1_SHIFT 1
<>	144:ef7eb2e8f9f7	1619	#define LLWU_F3_MWUF2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1620	#define LLWU_F3_MWUF2_SHIFT 2
<>	144:ef7eb2e8f9f7	1621	#define LLWU_F3_MWUF3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1622	#define LLWU_F3_MWUF3_SHIFT 3
<>	144:ef7eb2e8f9f7	1623	#define LLWU_F3_MWUF4_MASK 0x10u
<>	144:ef7eb2e8f9f7	1624	#define LLWU_F3_MWUF4_SHIFT 4
<>	144:ef7eb2e8f9f7	1625	#define LLWU_F3_MWUF5_MASK 0x20u
<>	144:ef7eb2e8f9f7	1626	#define LLWU_F3_MWUF5_SHIFT 5
<>	144:ef7eb2e8f9f7	1627	#define LLWU_F3_MWUF6_MASK 0x40u
<>	144:ef7eb2e8f9f7	1628	#define LLWU_F3_MWUF6_SHIFT 6
<>	144:ef7eb2e8f9f7	1629	#define LLWU_F3_MWUF7_MASK 0x80u
<>	144:ef7eb2e8f9f7	1630	#define LLWU_F3_MWUF7_SHIFT 7
<>	144:ef7eb2e8f9f7	1631	/* FILT1 Bit Fields */
<>	144:ef7eb2e8f9f7	1632	#define LLWU_FILT1_FILTSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	1633	#define LLWU_FILT1_FILTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	1634	#define LLWU_FILT1_FILTSEL(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT1_FILTSEL_SHIFT))&LLWU_FILT1_FILTSEL_MASK)
<>	144:ef7eb2e8f9f7	1635	#define LLWU_FILT1_FILTE_MASK 0x60u
<>	144:ef7eb2e8f9f7	1636	#define LLWU_FILT1_FILTE_SHIFT 5
<>	144:ef7eb2e8f9f7	1637	#define LLWU_FILT1_FILTE(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT1_FILTE_SHIFT))&LLWU_FILT1_FILTE_MASK)
<>	144:ef7eb2e8f9f7	1638	#define LLWU_FILT1_FILTF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1639	#define LLWU_FILT1_FILTF_SHIFT 7
<>	144:ef7eb2e8f9f7	1640	/* FILT2 Bit Fields */
<>	144:ef7eb2e8f9f7	1641	#define LLWU_FILT2_FILTSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	1642	#define LLWU_FILT2_FILTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	1643	#define LLWU_FILT2_FILTSEL(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT2_FILTSEL_SHIFT))&LLWU_FILT2_FILTSEL_MASK)
<>	144:ef7eb2e8f9f7	1644	#define LLWU_FILT2_FILTE_MASK 0x60u
<>	144:ef7eb2e8f9f7	1645	#define LLWU_FILT2_FILTE_SHIFT 5
<>	144:ef7eb2e8f9f7	1646	#define LLWU_FILT2_FILTE(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT2_FILTE_SHIFT))&LLWU_FILT2_FILTE_MASK)
<>	144:ef7eb2e8f9f7	1647	#define LLWU_FILT2_FILTF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1648	#define LLWU_FILT2_FILTF_SHIFT 7
<>	144:ef7eb2e8f9f7	1649
<>	144:ef7eb2e8f9f7	1650	/**
<>	144:ef7eb2e8f9f7	1651	* @}
<>	144:ef7eb2e8f9f7	1652	/ / end of group LLWU_Register_Masks */
<>	144:ef7eb2e8f9f7	1653
<>	144:ef7eb2e8f9f7	1654
<>	144:ef7eb2e8f9f7	1655	/* LLWU - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1656	/** Peripheral LLWU base address */
<>	144:ef7eb2e8f9f7	1657	#define LLWU_BASE (0x4007C000u)
<>	144:ef7eb2e8f9f7	1658	/** Peripheral LLWU base pointer */
<>	144:ef7eb2e8f9f7	1659	#define LLWU ((LLWU_Type *)LLWU_BASE)
<>	144:ef7eb2e8f9f7	1660	/** Array initializer of LLWU peripheral base pointers */
<>	144:ef7eb2e8f9f7	1661	#define LLWU_BASES { LLWU }
<>	144:ef7eb2e8f9f7	1662
<>	144:ef7eb2e8f9f7	1663	/**
<>	144:ef7eb2e8f9f7	1664	* @}
<>	144:ef7eb2e8f9f7	1665	/ / end of group LLWU_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1666
<>	144:ef7eb2e8f9f7	1667
<>	144:ef7eb2e8f9f7	1668	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1669	-- LPTMR Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1670	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1671
<>	144:ef7eb2e8f9f7	1672	/**
<>	144:ef7eb2e8f9f7	1673	* @addtogroup LPTMR_Peripheral_Access_Layer LPTMR Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1674	* @{
<>	144:ef7eb2e8f9f7	1675	*/
<>	144:ef7eb2e8f9f7	1676
<>	144:ef7eb2e8f9f7	1677	/** LPTMR - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1678	typedef struct {
<>	144:ef7eb2e8f9f7	1679	__IO uint32_t CSR; /*< Low Power Timer Control Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1680	__IO uint32_t PSR; /*< Low Power Timer Prescale Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1681	__IO uint32_t CMR; /*< Low Power Timer Compare Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1682	__I uint32_t CNR; /*< Low Power Timer Counter Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	1683	} LPTMR_Type;
<>	144:ef7eb2e8f9f7	1684
<>	144:ef7eb2e8f9f7	1685	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1686	-- LPTMR Register Masks
<>	144:ef7eb2e8f9f7	1687	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1688
<>	144:ef7eb2e8f9f7	1689	/**
<>	144:ef7eb2e8f9f7	1690	* @addtogroup LPTMR_Register_Masks LPTMR Register Masks
<>	144:ef7eb2e8f9f7	1691	* @{
<>	144:ef7eb2e8f9f7	1692	*/
<>	144:ef7eb2e8f9f7	1693
<>	144:ef7eb2e8f9f7	1694	/* CSR Bit Fields */
<>	144:ef7eb2e8f9f7	1695	#define LPTMR_CSR_TEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1696	#define LPTMR_CSR_TEN_SHIFT 0
<>	144:ef7eb2e8f9f7	1697	#define LPTMR_CSR_TMS_MASK 0x2u
<>	144:ef7eb2e8f9f7	1698	#define LPTMR_CSR_TMS_SHIFT 1
<>	144:ef7eb2e8f9f7	1699	#define LPTMR_CSR_TFC_MASK 0x4u
<>	144:ef7eb2e8f9f7	1700	#define LPTMR_CSR_TFC_SHIFT 2
<>	144:ef7eb2e8f9f7	1701	#define LPTMR_CSR_TPP_MASK 0x8u
<>	144:ef7eb2e8f9f7	1702	#define LPTMR_CSR_TPP_SHIFT 3
<>	144:ef7eb2e8f9f7	1703	#define LPTMR_CSR_TPS_MASK 0x30u
<>	144:ef7eb2e8f9f7	1704	#define LPTMR_CSR_TPS_SHIFT 4
<>	144:ef7eb2e8f9f7	1705	#define LPTMR_CSR_TPS(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CSR_TPS_SHIFT))&LPTMR_CSR_TPS_MASK)
<>	144:ef7eb2e8f9f7	1706	#define LPTMR_CSR_TIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1707	#define LPTMR_CSR_TIE_SHIFT 6
<>	144:ef7eb2e8f9f7	1708	#define LPTMR_CSR_TCF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1709	#define LPTMR_CSR_TCF_SHIFT 7
<>	144:ef7eb2e8f9f7	1710	/* PSR Bit Fields */
<>	144:ef7eb2e8f9f7	1711	#define LPTMR_PSR_PCS_MASK 0x3u
<>	144:ef7eb2e8f9f7	1712	#define LPTMR_PSR_PCS_SHIFT 0
<>	144:ef7eb2e8f9f7	1713	#define LPTMR_PSR_PCS(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_PSR_PCS_SHIFT))&LPTMR_PSR_PCS_MASK)
<>	144:ef7eb2e8f9f7	1714	#define LPTMR_PSR_PBYP_MASK 0x4u
<>	144:ef7eb2e8f9f7	1715	#define LPTMR_PSR_PBYP_SHIFT 2
<>	144:ef7eb2e8f9f7	1716	#define LPTMR_PSR_PRESCALE_MASK 0x78u
<>	144:ef7eb2e8f9f7	1717	#define LPTMR_PSR_PRESCALE_SHIFT 3
<>	144:ef7eb2e8f9f7	1718	#define LPTMR_PSR_PRESCALE(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_PSR_PRESCALE_SHIFT))&LPTMR_PSR_PRESCALE_MASK)
<>	144:ef7eb2e8f9f7	1719	/* CMR Bit Fields */
<>	144:ef7eb2e8f9f7	1720	#define LPTMR_CMR_COMPARE_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1721	#define LPTMR_CMR_COMPARE_SHIFT 0
<>	144:ef7eb2e8f9f7	1722	#define LPTMR_CMR_COMPARE(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CMR_COMPARE_SHIFT))&LPTMR_CMR_COMPARE_MASK)
<>	144:ef7eb2e8f9f7	1723	/* CNR Bit Fields */
<>	144:ef7eb2e8f9f7	1724	#define LPTMR_CNR_COUNTER_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1725	#define LPTMR_CNR_COUNTER_SHIFT 0
<>	144:ef7eb2e8f9f7	1726	#define LPTMR_CNR_COUNTER(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CNR_COUNTER_SHIFT))&LPTMR_CNR_COUNTER_MASK)
<>	144:ef7eb2e8f9f7	1727
<>	144:ef7eb2e8f9f7	1728	/**
<>	144:ef7eb2e8f9f7	1729	* @}
<>	144:ef7eb2e8f9f7	1730	/ / end of group LPTMR_Register_Masks */
<>	144:ef7eb2e8f9f7	1731
<>	144:ef7eb2e8f9f7	1732
<>	144:ef7eb2e8f9f7	1733	/* LPTMR - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1734	/** Peripheral LPTMR0 base address */
<>	144:ef7eb2e8f9f7	1735	#define LPTMR0_BASE (0x40040000u)
<>	144:ef7eb2e8f9f7	1736	/** Peripheral LPTMR0 base pointer */
<>	144:ef7eb2e8f9f7	1737	#define LPTMR0 ((LPTMR_Type *)LPTMR0_BASE)
<>	144:ef7eb2e8f9f7	1738	/** Array initializer of LPTMR peripheral base pointers */
<>	144:ef7eb2e8f9f7	1739	#define LPTMR_BASES { LPTMR0 }
<>	144:ef7eb2e8f9f7	1740
<>	144:ef7eb2e8f9f7	1741	/**
<>	144:ef7eb2e8f9f7	1742	* @}
<>	144:ef7eb2e8f9f7	1743	/ / end of group LPTMR_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1744
<>	144:ef7eb2e8f9f7	1745
<>	144:ef7eb2e8f9f7	1746	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1747	-- MCG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1748	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1749
<>	144:ef7eb2e8f9f7	1750	/**
<>	144:ef7eb2e8f9f7	1751	* @addtogroup MCG_Peripheral_Access_Layer MCG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1752	* @{
<>	144:ef7eb2e8f9f7	1753	*/
<>	144:ef7eb2e8f9f7	1754
<>	144:ef7eb2e8f9f7	1755	/** MCG - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1756	typedef struct {
<>	144:ef7eb2e8f9f7	1757	__IO uint8_t C1; /*< MCG Control 1 Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1758	__IO uint8_t C2; /*< MCG Control 2 Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	1759	__IO uint8_t C3; /*< MCG Control 3 Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	1760	__IO uint8_t C4; /*< MCG Control 4 Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	1761	__IO uint8_t C5; /*< MCG Control 5 Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1762	__IO uint8_t C6; /*< MCG Control 6 Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	1763	__I uint8_t S; /*< MCG Status Register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	1764	uint8_t RESERVED_0[1];
<>	144:ef7eb2e8f9f7	1765	__IO uint8_t SC; /*< MCG Status and Control Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1766	uint8_t RESERVED_1[1];
<>	144:ef7eb2e8f9f7	1767	__IO uint8_t ATCVH; /*< MCG Auto Trim Compare Value High Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	1768	__IO uint8_t ATCVL; /*< MCG Auto Trim Compare Value Low Register, offset: 0xB /
<>	144:ef7eb2e8f9f7	1769	__I uint8_t C7; /*< MCG Control 7 Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	1770	__IO uint8_t C8; /*< MCG Control 8 Register, offset: 0xD /
<>	144:ef7eb2e8f9f7	1771	__I uint8_t C9; /*< MCG Control 9 Register, offset: 0xE /
<>	144:ef7eb2e8f9f7	1772	__I uint8_t C10; /*< MCG Control 10 Register, offset: 0xF /
<>	144:ef7eb2e8f9f7	1773	} MCG_Type;
<>	144:ef7eb2e8f9f7	1774
<>	144:ef7eb2e8f9f7	1775	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1776	-- MCG Register Masks
<>	144:ef7eb2e8f9f7	1777	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1778
<>	144:ef7eb2e8f9f7	1779	/**
<>	144:ef7eb2e8f9f7	1780	* @addtogroup MCG_Register_Masks MCG Register Masks
<>	144:ef7eb2e8f9f7	1781	* @{
<>	144:ef7eb2e8f9f7	1782	*/
<>	144:ef7eb2e8f9f7	1783
<>	144:ef7eb2e8f9f7	1784	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	1785	#define MCG_C1_IREFSTEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1786	#define MCG_C1_IREFSTEN_SHIFT 0
<>	144:ef7eb2e8f9f7	1787	#define MCG_C1_IRCLKEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	1788	#define MCG_C1_IRCLKEN_SHIFT 1
<>	144:ef7eb2e8f9f7	1789	#define MCG_C1_IREFS_MASK 0x4u
<>	144:ef7eb2e8f9f7	1790	#define MCG_C1_IREFS_SHIFT 2
<>	144:ef7eb2e8f9f7	1791	#define MCG_C1_FRDIV_MASK 0x38u
<>	144:ef7eb2e8f9f7	1792	#define MCG_C1_FRDIV_SHIFT 3
<>	144:ef7eb2e8f9f7	1793	#define MCG_C1_FRDIV(x) (((uint8_t)(((uint8_t)(x))<<MCG_C1_FRDIV_SHIFT))&MCG_C1_FRDIV_MASK)
<>	144:ef7eb2e8f9f7	1794	#define MCG_C1_CLKS_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1795	#define MCG_C1_CLKS_SHIFT 6
<>	144:ef7eb2e8f9f7	1796	#define MCG_C1_CLKS(x) (((uint8_t)(((uint8_t)(x))<<MCG_C1_CLKS_SHIFT))&MCG_C1_CLKS_MASK)
<>	144:ef7eb2e8f9f7	1797	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	1798	#define MCG_C2_IRCS_MASK 0x1u
<>	144:ef7eb2e8f9f7	1799	#define MCG_C2_IRCS_SHIFT 0
<>	144:ef7eb2e8f9f7	1800	#define MCG_C2_LP_MASK 0x2u
<>	144:ef7eb2e8f9f7	1801	#define MCG_C2_LP_SHIFT 1
<>	144:ef7eb2e8f9f7	1802	#define MCG_C2_EREFS0_MASK 0x4u
<>	144:ef7eb2e8f9f7	1803	#define MCG_C2_EREFS0_SHIFT 2
<>	144:ef7eb2e8f9f7	1804	#define MCG_C2_HGO0_MASK 0x8u
<>	144:ef7eb2e8f9f7	1805	#define MCG_C2_HGO0_SHIFT 3
<>	144:ef7eb2e8f9f7	1806	#define MCG_C2_RANGE0_MASK 0x30u
<>	144:ef7eb2e8f9f7	1807	#define MCG_C2_RANGE0_SHIFT 4
<>	144:ef7eb2e8f9f7	1808	#define MCG_C2_RANGE0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C2_RANGE0_SHIFT))&MCG_C2_RANGE0_MASK)
<>	144:ef7eb2e8f9f7	1809	#define MCG_C2_FCFTRIM_MASK 0x40u
<>	144:ef7eb2e8f9f7	1810	#define MCG_C2_FCFTRIM_SHIFT 6
<>	144:ef7eb2e8f9f7	1811	#define MCG_C2_LOCRE0_MASK 0x80u
<>	144:ef7eb2e8f9f7	1812	#define MCG_C2_LOCRE0_SHIFT 7
<>	144:ef7eb2e8f9f7	1813	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	1814	#define MCG_C3_SCTRIM_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1815	#define MCG_C3_SCTRIM_SHIFT 0
<>	144:ef7eb2e8f9f7	1816	#define MCG_C3_SCTRIM(x) (((uint8_t)(((uint8_t)(x))<<MCG_C3_SCTRIM_SHIFT))&MCG_C3_SCTRIM_MASK)
<>	144:ef7eb2e8f9f7	1817	/* C4 Bit Fields */
<>	144:ef7eb2e8f9f7	1818	#define MCG_C4_SCFTRIM_MASK 0x1u
<>	144:ef7eb2e8f9f7	1819	#define MCG_C4_SCFTRIM_SHIFT 0
<>	144:ef7eb2e8f9f7	1820	#define MCG_C4_FCTRIM_MASK 0x1Eu
<>	144:ef7eb2e8f9f7	1821	#define MCG_C4_FCTRIM_SHIFT 1
<>	144:ef7eb2e8f9f7	1822	#define MCG_C4_FCTRIM(x) (((uint8_t)(((uint8_t)(x))<<MCG_C4_FCTRIM_SHIFT))&MCG_C4_FCTRIM_MASK)
<>	144:ef7eb2e8f9f7	1823	#define MCG_C4_DRST_DRS_MASK 0x60u
<>	144:ef7eb2e8f9f7	1824	#define MCG_C4_DRST_DRS_SHIFT 5
<>	144:ef7eb2e8f9f7	1825	#define MCG_C4_DRST_DRS(x) (((uint8_t)(((uint8_t)(x))<<MCG_C4_DRST_DRS_SHIFT))&MCG_C4_DRST_DRS_MASK)
<>	144:ef7eb2e8f9f7	1826	#define MCG_C4_DMX32_MASK 0x80u
<>	144:ef7eb2e8f9f7	1827	#define MCG_C4_DMX32_SHIFT 7
<>	144:ef7eb2e8f9f7	1828	/* C5 Bit Fields */
<>	144:ef7eb2e8f9f7	1829	#define MCG_C5_PRDIV0_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	1830	#define MCG_C5_PRDIV0_SHIFT 0
<>	144:ef7eb2e8f9f7	1831	#define MCG_C5_PRDIV0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C5_PRDIV0_SHIFT))&MCG_C5_PRDIV0_MASK)
<>	144:ef7eb2e8f9f7	1832	#define MCG_C5_PLLSTEN0_MASK 0x20u
<>	144:ef7eb2e8f9f7	1833	#define MCG_C5_PLLSTEN0_SHIFT 5
<>	144:ef7eb2e8f9f7	1834	#define MCG_C5_PLLCLKEN0_MASK 0x40u
<>	144:ef7eb2e8f9f7	1835	#define MCG_C5_PLLCLKEN0_SHIFT 6
<>	144:ef7eb2e8f9f7	1836	/* C6 Bit Fields */
<>	144:ef7eb2e8f9f7	1837	#define MCG_C6_VDIV0_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	1838	#define MCG_C6_VDIV0_SHIFT 0
<>	144:ef7eb2e8f9f7	1839	#define MCG_C6_VDIV0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C6_VDIV0_SHIFT))&MCG_C6_VDIV0_MASK)
<>	144:ef7eb2e8f9f7	1840	#define MCG_C6_CME0_MASK 0x20u
<>	144:ef7eb2e8f9f7	1841	#define MCG_C6_CME0_SHIFT 5
<>	144:ef7eb2e8f9f7	1842	#define MCG_C6_PLLS_MASK 0x40u
<>	144:ef7eb2e8f9f7	1843	#define MCG_C6_PLLS_SHIFT 6
<>	144:ef7eb2e8f9f7	1844	#define MCG_C6_LOLIE0_MASK 0x80u
<>	144:ef7eb2e8f9f7	1845	#define MCG_C6_LOLIE0_SHIFT 7
<>	144:ef7eb2e8f9f7	1846	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	1847	#define MCG_S_IRCST_MASK 0x1u
<>	144:ef7eb2e8f9f7	1848	#define MCG_S_IRCST_SHIFT 0
<>	144:ef7eb2e8f9f7	1849	#define MCG_S_OSCINIT0_MASK 0x2u
<>	144:ef7eb2e8f9f7	1850	#define MCG_S_OSCINIT0_SHIFT 1
<>	144:ef7eb2e8f9f7	1851	#define MCG_S_CLKST_MASK 0xCu
<>	144:ef7eb2e8f9f7	1852	#define MCG_S_CLKST_SHIFT 2
<>	144:ef7eb2e8f9f7	1853	#define MCG_S_CLKST(x) (((uint8_t)(((uint8_t)(x))<<MCG_S_CLKST_SHIFT))&MCG_S_CLKST_MASK)
<>	144:ef7eb2e8f9f7	1854	#define MCG_S_IREFST_MASK 0x10u
<>	144:ef7eb2e8f9f7	1855	#define MCG_S_IREFST_SHIFT 4
<>	144:ef7eb2e8f9f7	1856	#define MCG_S_PLLST_MASK 0x20u
<>	144:ef7eb2e8f9f7	1857	#define MCG_S_PLLST_SHIFT 5
<>	144:ef7eb2e8f9f7	1858	#define MCG_S_LOCK0_MASK 0x40u
<>	144:ef7eb2e8f9f7	1859	#define MCG_S_LOCK0_SHIFT 6
<>	144:ef7eb2e8f9f7	1860	#define MCG_S_LOLS_MASK 0x80u
<>	144:ef7eb2e8f9f7	1861	#define MCG_S_LOLS_SHIFT 7
<>	144:ef7eb2e8f9f7	1862	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	1863	#define MCG_SC_LOCS0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1864	#define MCG_SC_LOCS0_SHIFT 0
<>	144:ef7eb2e8f9f7	1865	#define MCG_SC_FCRDIV_MASK 0xEu
<>	144:ef7eb2e8f9f7	1866	#define MCG_SC_FCRDIV_SHIFT 1
<>	144:ef7eb2e8f9f7	1867	#define MCG_SC_FCRDIV(x) (((uint8_t)(((uint8_t)(x))<<MCG_SC_FCRDIV_SHIFT))&MCG_SC_FCRDIV_MASK)
<>	144:ef7eb2e8f9f7	1868	#define MCG_SC_FLTPRSRV_MASK 0x10u
<>	144:ef7eb2e8f9f7	1869	#define MCG_SC_FLTPRSRV_SHIFT 4
<>	144:ef7eb2e8f9f7	1870	#define MCG_SC_ATMF_MASK 0x20u
<>	144:ef7eb2e8f9f7	1871	#define MCG_SC_ATMF_SHIFT 5
<>	144:ef7eb2e8f9f7	1872	#define MCG_SC_ATMS_MASK 0x40u
<>	144:ef7eb2e8f9f7	1873	#define MCG_SC_ATMS_SHIFT 6
<>	144:ef7eb2e8f9f7	1874	#define MCG_SC_ATME_MASK 0x80u
<>	144:ef7eb2e8f9f7	1875	#define MCG_SC_ATME_SHIFT 7
<>	144:ef7eb2e8f9f7	1876	/* ATCVH Bit Fields */
<>	144:ef7eb2e8f9f7	1877	#define MCG_ATCVH_ATCVH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1878	#define MCG_ATCVH_ATCVH_SHIFT 0
<>	144:ef7eb2e8f9f7	1879	#define MCG_ATCVH_ATCVH(x) (((uint8_t)(((uint8_t)(x))<<MCG_ATCVH_ATCVH_SHIFT))&MCG_ATCVH_ATCVH_MASK)
<>	144:ef7eb2e8f9f7	1880	/* ATCVL Bit Fields */
<>	144:ef7eb2e8f9f7	1881	#define MCG_ATCVL_ATCVL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1882	#define MCG_ATCVL_ATCVL_SHIFT 0
<>	144:ef7eb2e8f9f7	1883	#define MCG_ATCVL_ATCVL(x) (((uint8_t)(((uint8_t)(x))<<MCG_ATCVL_ATCVL_SHIFT))&MCG_ATCVL_ATCVL_MASK)
<>	144:ef7eb2e8f9f7	1884	/* C8 Bit Fields */
<>	144:ef7eb2e8f9f7	1885	#define MCG_C8_LOLRE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1886	#define MCG_C8_LOLRE_SHIFT 6
<>	144:ef7eb2e8f9f7	1887
<>	144:ef7eb2e8f9f7	1888	/**
<>	144:ef7eb2e8f9f7	1889	* @}
<>	144:ef7eb2e8f9f7	1890	/ / end of group MCG_Register_Masks */
<>	144:ef7eb2e8f9f7	1891
<>	144:ef7eb2e8f9f7	1892
<>	144:ef7eb2e8f9f7	1893	/* MCG - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1894	/** Peripheral MCG base address */
<>	144:ef7eb2e8f9f7	1895	#define MCG_BASE (0x40064000u)
<>	144:ef7eb2e8f9f7	1896	/** Peripheral MCG base pointer */
<>	144:ef7eb2e8f9f7	1897	#define MCG ((MCG_Type *)MCG_BASE)
<>	144:ef7eb2e8f9f7	1898	/** Array initializer of MCG peripheral base pointers */
<>	144:ef7eb2e8f9f7	1899	#define MCG_BASES { MCG }
<>	144:ef7eb2e8f9f7	1900
<>	144:ef7eb2e8f9f7	1901	/**
<>	144:ef7eb2e8f9f7	1902	* @}
<>	144:ef7eb2e8f9f7	1903	/ / end of group MCG_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1904
<>	144:ef7eb2e8f9f7	1905
<>	144:ef7eb2e8f9f7	1906	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1907	-- MCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1908	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1909
<>	144:ef7eb2e8f9f7	1910	/**
<>	144:ef7eb2e8f9f7	1911	* @addtogroup MCM_Peripheral_Access_Layer MCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1912	* @{
<>	144:ef7eb2e8f9f7	1913	*/
<>	144:ef7eb2e8f9f7	1914
<>	144:ef7eb2e8f9f7	1915	/** MCM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1916	typedef struct {
<>	144:ef7eb2e8f9f7	1917	uint8_t RESERVED_0[8];
<>	144:ef7eb2e8f9f7	1918	__I uint16_t PLASC; /*< Crossbar Switch (AXBS) Slave Configuration, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1919	__I uint16_t PLAMC; /*< Crossbar Switch (AXBS) Master Configuration, offset: 0xA /
<>	144:ef7eb2e8f9f7	1920	__IO uint32_t PLACR; /*< Platform Control Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	1921	uint8_t RESERVED_1[48];
<>	144:ef7eb2e8f9f7	1922	__IO uint32_t CPO; /*< Compute Operation Control Register, offset: 0x40 /
<>	144:ef7eb2e8f9f7	1923	} MCM_Type;
<>	144:ef7eb2e8f9f7	1924
<>	144:ef7eb2e8f9f7	1925	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1926	-- MCM Register Masks
<>	144:ef7eb2e8f9f7	1927	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1928
<>	144:ef7eb2e8f9f7	1929	/**
<>	144:ef7eb2e8f9f7	1930	* @addtogroup MCM_Register_Masks MCM Register Masks
<>	144:ef7eb2e8f9f7	1931	* @{
<>	144:ef7eb2e8f9f7	1932	*/
<>	144:ef7eb2e8f9f7	1933
<>	144:ef7eb2e8f9f7	1934	/* PLASC Bit Fields */
<>	144:ef7eb2e8f9f7	1935	#define MCM_PLASC_ASC_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1936	#define MCM_PLASC_ASC_SHIFT 0
<>	144:ef7eb2e8f9f7	1937	#define MCM_PLASC_ASC(x) (((uint16_t)(((uint16_t)(x))<<MCM_PLASC_ASC_SHIFT))&MCM_PLASC_ASC_MASK)
<>	144:ef7eb2e8f9f7	1938	/* PLAMC Bit Fields */
<>	144:ef7eb2e8f9f7	1939	#define MCM_PLAMC_AMC_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1940	#define MCM_PLAMC_AMC_SHIFT 0
<>	144:ef7eb2e8f9f7	1941	#define MCM_PLAMC_AMC(x) (((uint16_t)(((uint16_t)(x))<<MCM_PLAMC_AMC_SHIFT))&MCM_PLAMC_AMC_MASK)
<>	144:ef7eb2e8f9f7	1942	/* PLACR Bit Fields */
<>	144:ef7eb2e8f9f7	1943	#define MCM_PLACR_ARB_MASK 0x200u
<>	144:ef7eb2e8f9f7	1944	#define MCM_PLACR_ARB_SHIFT 9
<>	144:ef7eb2e8f9f7	1945	#define MCM_PLACR_CFCC_MASK 0x400u
<>	144:ef7eb2e8f9f7	1946	#define MCM_PLACR_CFCC_SHIFT 10
<>	144:ef7eb2e8f9f7	1947	#define MCM_PLACR_DFCDA_MASK 0x800u
<>	144:ef7eb2e8f9f7	1948	#define MCM_PLACR_DFCDA_SHIFT 11
<>	144:ef7eb2e8f9f7	1949	#define MCM_PLACR_DFCIC_MASK 0x1000u
<>	144:ef7eb2e8f9f7	1950	#define MCM_PLACR_DFCIC_SHIFT 12
<>	144:ef7eb2e8f9f7	1951	#define MCM_PLACR_DFCC_MASK 0x2000u
<>	144:ef7eb2e8f9f7	1952	#define MCM_PLACR_DFCC_SHIFT 13
<>	144:ef7eb2e8f9f7	1953	#define MCM_PLACR_EFDS_MASK 0x4000u
<>	144:ef7eb2e8f9f7	1954	#define MCM_PLACR_EFDS_SHIFT 14
<>	144:ef7eb2e8f9f7	1955	#define MCM_PLACR_DFCS_MASK 0x8000u
<>	144:ef7eb2e8f9f7	1956	#define MCM_PLACR_DFCS_SHIFT 15
<>	144:ef7eb2e8f9f7	1957	#define MCM_PLACR_ESFC_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1958	#define MCM_PLACR_ESFC_SHIFT 16
<>	144:ef7eb2e8f9f7	1959	/* CPO Bit Fields */
<>	144:ef7eb2e8f9f7	1960	#define MCM_CPO_CPOREQ_MASK 0x1u
<>	144:ef7eb2e8f9f7	1961	#define MCM_CPO_CPOREQ_SHIFT 0
<>	144:ef7eb2e8f9f7	1962	#define MCM_CPO_CPOACK_MASK 0x2u
<>	144:ef7eb2e8f9f7	1963	#define MCM_CPO_CPOACK_SHIFT 1
<>	144:ef7eb2e8f9f7	1964	#define MCM_CPO_CPOWOI_MASK 0x4u
<>	144:ef7eb2e8f9f7	1965	#define MCM_CPO_CPOWOI_SHIFT 2
<>	144:ef7eb2e8f9f7	1966
<>	144:ef7eb2e8f9f7	1967	/**
<>	144:ef7eb2e8f9f7	1968	* @}
<>	144:ef7eb2e8f9f7	1969	/ / end of group MCM_Register_Masks */
<>	144:ef7eb2e8f9f7	1970
<>	144:ef7eb2e8f9f7	1971
<>	144:ef7eb2e8f9f7	1972	/* MCM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1973	/** Peripheral MCM base address */
<>	144:ef7eb2e8f9f7	1974	#define MCM_BASE (0xF0003000u)
<>	144:ef7eb2e8f9f7	1975	/** Peripheral MCM base pointer */
<>	144:ef7eb2e8f9f7	1976	#define MCM ((MCM_Type *)MCM_BASE)
<>	144:ef7eb2e8f9f7	1977	/** Array initializer of MCM peripheral base pointers */
<>	144:ef7eb2e8f9f7	1978	#define MCM_BASES { MCM }
<>	144:ef7eb2e8f9f7	1979
<>	144:ef7eb2e8f9f7	1980	/**
<>	144:ef7eb2e8f9f7	1981	* @}
<>	144:ef7eb2e8f9f7	1982	/ / end of group MCM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1983
<>	144:ef7eb2e8f9f7	1984
<>	144:ef7eb2e8f9f7	1985	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1986	-- MTB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1987	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1988
<>	144:ef7eb2e8f9f7	1989	/**
<>	144:ef7eb2e8f9f7	1990	* @addtogroup MTB_Peripheral_Access_Layer MTB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1991	* @{
<>	144:ef7eb2e8f9f7	1992	*/
<>	144:ef7eb2e8f9f7	1993
<>	144:ef7eb2e8f9f7	1994	/** MTB - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1995	typedef struct {
<>	144:ef7eb2e8f9f7	1996	__IO uint32_t POSITION; /*< MTB Position Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1997	__IO uint32_t MASTER; /*< MTB Master Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1998	__IO uint32_t FLOW; /*< MTB Flow Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1999	__I uint32_t BASE; /*< MTB Base Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2000	uint8_t RESERVED_0[3824];
<>	144:ef7eb2e8f9f7	2001	__I uint32_t MODECTRL; /*< Integration Mode Control Register, offset: 0xF00 /
<>	144:ef7eb2e8f9f7	2002	uint8_t RESERVED_1[156];
<>	144:ef7eb2e8f9f7	2003	__I uint32_t TAGSET; /*< Claim TAG Set Register, offset: 0xFA0 /
<>	144:ef7eb2e8f9f7	2004	__I uint32_t TAGCLEAR; /*< Claim TAG Clear Register, offset: 0xFA4 /
<>	144:ef7eb2e8f9f7	2005	uint8_t RESERVED_2[8];
<>	144:ef7eb2e8f9f7	2006	__I uint32_t LOCKACCESS; /*< Lock Access Register, offset: 0xFB0 /
<>	144:ef7eb2e8f9f7	2007	__I uint32_t LOCKSTAT; /*< Lock Status Register, offset: 0xFB4 /
<>	144:ef7eb2e8f9f7	2008	__I uint32_t AUTHSTAT; /*< Authentication Status Register, offset: 0xFB8 /
<>	144:ef7eb2e8f9f7	2009	__I uint32_t DEVICEARCH; /*< Device Architecture Register, offset: 0xFBC /
<>	144:ef7eb2e8f9f7	2010	uint8_t RESERVED_3[8];
<>	144:ef7eb2e8f9f7	2011	__I uint32_t DEVICECFG; /*< Device Configuration Register, offset: 0xFC8 /
<>	144:ef7eb2e8f9f7	2012	__I uint32_t DEVICETYPID; /*< Device Type Identifier Register, offset: 0xFCC /
<>	144:ef7eb2e8f9f7	2013	__I uint32_t PERIPHID[8]; /*< Peripheral ID Register, array offset: 0xFD0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2014	__I uint32_t COMPID[4]; /*< Component ID Register, array offset: 0xFF0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2015	} MTB_Type;
<>	144:ef7eb2e8f9f7	2016
<>	144:ef7eb2e8f9f7	2017	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2018	-- MTB Register Masks
<>	144:ef7eb2e8f9f7	2019	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2020
<>	144:ef7eb2e8f9f7	2021	/**
<>	144:ef7eb2e8f9f7	2022	* @addtogroup MTB_Register_Masks MTB Register Masks
<>	144:ef7eb2e8f9f7	2023	* @{
<>	144:ef7eb2e8f9f7	2024	*/
<>	144:ef7eb2e8f9f7	2025
<>	144:ef7eb2e8f9f7	2026	/* POSITION Bit Fields */
<>	144:ef7eb2e8f9f7	2027	#define MTB_POSITION_WRAP_MASK 0x4u
<>	144:ef7eb2e8f9f7	2028	#define MTB_POSITION_WRAP_SHIFT 2
<>	144:ef7eb2e8f9f7	2029	#define MTB_POSITION_POINTER_MASK 0xFFFFFFF8u
<>	144:ef7eb2e8f9f7	2030	#define MTB_POSITION_POINTER_SHIFT 3
<>	144:ef7eb2e8f9f7	2031	#define MTB_POSITION_POINTER(x) (((uint32_t)(((uint32_t)(x))<<MTB_POSITION_POINTER_SHIFT))&MTB_POSITION_POINTER_MASK)
<>	144:ef7eb2e8f9f7	2032	/* MASTER Bit Fields */
<>	144:ef7eb2e8f9f7	2033	#define MTB_MASTER_MASK_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2034	#define MTB_MASTER_MASK_SHIFT 0
<>	144:ef7eb2e8f9f7	2035	#define MTB_MASTER_MASK(x) (((uint32_t)(((uint32_t)(x))<<MTB_MASTER_MASK_SHIFT))&MTB_MASTER_MASK_MASK)
<>	144:ef7eb2e8f9f7	2036	#define MTB_MASTER_TSTARTEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	2037	#define MTB_MASTER_TSTARTEN_SHIFT 5
<>	144:ef7eb2e8f9f7	2038	#define MTB_MASTER_TSTOPEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2039	#define MTB_MASTER_TSTOPEN_SHIFT 6
<>	144:ef7eb2e8f9f7	2040	#define MTB_MASTER_SFRWPRIV_MASK 0x80u
<>	144:ef7eb2e8f9f7	2041	#define MTB_MASTER_SFRWPRIV_SHIFT 7
<>	144:ef7eb2e8f9f7	2042	#define MTB_MASTER_RAMPRIV_MASK 0x100u
<>	144:ef7eb2e8f9f7	2043	#define MTB_MASTER_RAMPRIV_SHIFT 8
<>	144:ef7eb2e8f9f7	2044	#define MTB_MASTER_HALTREQ_MASK 0x200u
<>	144:ef7eb2e8f9f7	2045	#define MTB_MASTER_HALTREQ_SHIFT 9
<>	144:ef7eb2e8f9f7	2046	#define MTB_MASTER_EN_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	2047	#define MTB_MASTER_EN_SHIFT 31
<>	144:ef7eb2e8f9f7	2048	/* FLOW Bit Fields */
<>	144:ef7eb2e8f9f7	2049	#define MTB_FLOW_AUTOSTOP_MASK 0x1u
<>	144:ef7eb2e8f9f7	2050	#define MTB_FLOW_AUTOSTOP_SHIFT 0
<>	144:ef7eb2e8f9f7	2051	#define MTB_FLOW_AUTOHALT_MASK 0x2u
<>	144:ef7eb2e8f9f7	2052	#define MTB_FLOW_AUTOHALT_SHIFT 1
<>	144:ef7eb2e8f9f7	2053	#define MTB_FLOW_WATERMARK_MASK 0xFFFFFFF8u
<>	144:ef7eb2e8f9f7	2054	#define MTB_FLOW_WATERMARK_SHIFT 3
<>	144:ef7eb2e8f9f7	2055	#define MTB_FLOW_WATERMARK(x) (((uint32_t)(((uint32_t)(x))<<MTB_FLOW_WATERMARK_SHIFT))&MTB_FLOW_WATERMARK_MASK)
<>	144:ef7eb2e8f9f7	2056	/* BASE Bit Fields */
<>	144:ef7eb2e8f9f7	2057	#define MTB_BASE_BASEADDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2058	#define MTB_BASE_BASEADDR_SHIFT 0
<>	144:ef7eb2e8f9f7	2059	#define MTB_BASE_BASEADDR(x) (((uint32_t)(((uint32_t)(x))<<MTB_BASE_BASEADDR_SHIFT))&MTB_BASE_BASEADDR_MASK)
<>	144:ef7eb2e8f9f7	2060	/* MODECTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2061	#define MTB_MODECTRL_MODECTRL_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2062	#define MTB_MODECTRL_MODECTRL_SHIFT 0
<>	144:ef7eb2e8f9f7	2063	#define MTB_MODECTRL_MODECTRL(x) (((uint32_t)(((uint32_t)(x))<<MTB_MODECTRL_MODECTRL_SHIFT))&MTB_MODECTRL_MODECTRL_MASK)
<>	144:ef7eb2e8f9f7	2064	/* TAGSET Bit Fields */
<>	144:ef7eb2e8f9f7	2065	#define MTB_TAGSET_TAGSET_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2066	#define MTB_TAGSET_TAGSET_SHIFT 0
<>	144:ef7eb2e8f9f7	2067	#define MTB_TAGSET_TAGSET(x) (((uint32_t)(((uint32_t)(x))<<MTB_TAGSET_TAGSET_SHIFT))&MTB_TAGSET_TAGSET_MASK)
<>	144:ef7eb2e8f9f7	2068	/* TAGCLEAR Bit Fields */
<>	144:ef7eb2e8f9f7	2069	#define MTB_TAGCLEAR_TAGCLEAR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2070	#define MTB_TAGCLEAR_TAGCLEAR_SHIFT 0
<>	144:ef7eb2e8f9f7	2071	#define MTB_TAGCLEAR_TAGCLEAR(x) (((uint32_t)(((uint32_t)(x))<<MTB_TAGCLEAR_TAGCLEAR_SHIFT))&MTB_TAGCLEAR_TAGCLEAR_MASK)
<>	144:ef7eb2e8f9f7	2072	/* LOCKACCESS Bit Fields */
<>	144:ef7eb2e8f9f7	2073	#define MTB_LOCKACCESS_LOCKACCESS_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2074	#define MTB_LOCKACCESS_LOCKACCESS_SHIFT 0
<>	144:ef7eb2e8f9f7	2075	#define MTB_LOCKACCESS_LOCKACCESS(x) (((uint32_t)(((uint32_t)(x))<<MTB_LOCKACCESS_LOCKACCESS_SHIFT))&MTB_LOCKACCESS_LOCKACCESS_MASK)
<>	144:ef7eb2e8f9f7	2076	/* LOCKSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	2077	#define MTB_LOCKSTAT_LOCKSTAT_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2078	#define MTB_LOCKSTAT_LOCKSTAT_SHIFT 0
<>	144:ef7eb2e8f9f7	2079	#define MTB_LOCKSTAT_LOCKSTAT(x) (((uint32_t)(((uint32_t)(x))<<MTB_LOCKSTAT_LOCKSTAT_SHIFT))&MTB_LOCKSTAT_LOCKSTAT_MASK)
<>	144:ef7eb2e8f9f7	2080	/* AUTHSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	2081	#define MTB_AUTHSTAT_BIT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2082	#define MTB_AUTHSTAT_BIT0_SHIFT 0
<>	144:ef7eb2e8f9f7	2083	#define MTB_AUTHSTAT_BIT1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2084	#define MTB_AUTHSTAT_BIT1_SHIFT 1
<>	144:ef7eb2e8f9f7	2085	#define MTB_AUTHSTAT_BIT2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2086	#define MTB_AUTHSTAT_BIT2_SHIFT 2
<>	144:ef7eb2e8f9f7	2087	#define MTB_AUTHSTAT_BIT3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2088	#define MTB_AUTHSTAT_BIT3_SHIFT 3
<>	144:ef7eb2e8f9f7	2089	/* DEVICEARCH Bit Fields */
<>	144:ef7eb2e8f9f7	2090	#define MTB_DEVICEARCH_DEVICEARCH_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2091	#define MTB_DEVICEARCH_DEVICEARCH_SHIFT 0
<>	144:ef7eb2e8f9f7	2092	#define MTB_DEVICEARCH_DEVICEARCH(x) (((uint32_t)(((uint32_t)(x))<<MTB_DEVICEARCH_DEVICEARCH_SHIFT))&MTB_DEVICEARCH_DEVICEARCH_MASK)
<>	144:ef7eb2e8f9f7	2093	/* DEVICECFG Bit Fields */
<>	144:ef7eb2e8f9f7	2094	#define MTB_DEVICECFG_DEVICECFG_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2095	#define MTB_DEVICECFG_DEVICECFG_SHIFT 0
<>	144:ef7eb2e8f9f7	2096	#define MTB_DEVICECFG_DEVICECFG(x) (((uint32_t)(((uint32_t)(x))<<MTB_DEVICECFG_DEVICECFG_SHIFT))&MTB_DEVICECFG_DEVICECFG_MASK)
<>	144:ef7eb2e8f9f7	2097	/* DEVICETYPID Bit Fields */
<>	144:ef7eb2e8f9f7	2098	#define MTB_DEVICETYPID_DEVICETYPID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2099	#define MTB_DEVICETYPID_DEVICETYPID_SHIFT 0
<>	144:ef7eb2e8f9f7	2100	#define MTB_DEVICETYPID_DEVICETYPID(x) (((uint32_t)(((uint32_t)(x))<<MTB_DEVICETYPID_DEVICETYPID_SHIFT))&MTB_DEVICETYPID_DEVICETYPID_MASK)
<>	144:ef7eb2e8f9f7	2101	/* PERIPHID Bit Fields */
<>	144:ef7eb2e8f9f7	2102	#define MTB_PERIPHID_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2103	#define MTB_PERIPHID_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2104	#define MTB_PERIPHID_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<MTB_PERIPHID_PERIPHID_SHIFT))&MTB_PERIPHID_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2105	/* COMPID Bit Fields */
<>	144:ef7eb2e8f9f7	2106	#define MTB_COMPID_COMPID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2107	#define MTB_COMPID_COMPID_SHIFT 0
<>	144:ef7eb2e8f9f7	2108	#define MTB_COMPID_COMPID(x) (((uint32_t)(((uint32_t)(x))<<MTB_COMPID_COMPID_SHIFT))&MTB_COMPID_COMPID_MASK)
<>	144:ef7eb2e8f9f7	2109
<>	144:ef7eb2e8f9f7	2110	/**
<>	144:ef7eb2e8f9f7	2111	* @}
<>	144:ef7eb2e8f9f7	2112	/ / end of group MTB_Register_Masks */
<>	144:ef7eb2e8f9f7	2113
<>	144:ef7eb2e8f9f7	2114
<>	144:ef7eb2e8f9f7	2115	/* MTB - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2116	/** Peripheral MTB base address */
<>	144:ef7eb2e8f9f7	2117	#define MTB_BASE (0xF0000000u)
<>	144:ef7eb2e8f9f7	2118	/** Peripheral MTB base pointer */
<>	144:ef7eb2e8f9f7	2119	#define MTB ((MTB_Type *)MTB_BASE)
<>	144:ef7eb2e8f9f7	2120	/** Array initializer of MTB peripheral base pointers */
<>	144:ef7eb2e8f9f7	2121	#define MTB_BASES { MTB }
<>	144:ef7eb2e8f9f7	2122
<>	144:ef7eb2e8f9f7	2123	/**
<>	144:ef7eb2e8f9f7	2124	* @}
<>	144:ef7eb2e8f9f7	2125	/ / end of group MTB_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2126
<>	144:ef7eb2e8f9f7	2127
<>	144:ef7eb2e8f9f7	2128	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2129	-- MTBDWT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2130	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2131
<>	144:ef7eb2e8f9f7	2132	/**
<>	144:ef7eb2e8f9f7	2133	* @addtogroup MTBDWT_Peripheral_Access_Layer MTBDWT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2134	* @{
<>	144:ef7eb2e8f9f7	2135	*/
<>	144:ef7eb2e8f9f7	2136
<>	144:ef7eb2e8f9f7	2137	/** MTBDWT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2138	typedef struct {
<>	144:ef7eb2e8f9f7	2139	__I uint32_t CTRL; /*< MTB DWT Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2140	uint8_t RESERVED_0[28];
<>	144:ef7eb2e8f9f7	2141	struct { /* offset: 0x20, array step: 0x10 */
<>	144:ef7eb2e8f9f7	2142	__IO uint32_t COMP; /*< MTB_DWT Comparator Register, array offset: 0x20, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2143	__IO uint32_t MASK; /*< MTB_DWT Comparator Mask Register, array offset: 0x24, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2144	__IO uint32_t FCT; /*< MTB_DWT Comparator Function Register 0..MTB_DWT Comparator Function Register 1, array offset: 0x28, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2145	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	2146	} COMPARATOR[2];
<>	144:ef7eb2e8f9f7	2147	uint8_t RESERVED_1[448];
<>	144:ef7eb2e8f9f7	2148	__IO uint32_t TBCTRL; /*< MTB_DWT Trace Buffer Control Register, offset: 0x200 /
<>	144:ef7eb2e8f9f7	2149	uint8_t RESERVED_2[3524];
<>	144:ef7eb2e8f9f7	2150	__I uint32_t DEVICECFG; /*< Device Configuration Register, offset: 0xFC8 /
<>	144:ef7eb2e8f9f7	2151	__I uint32_t DEVICETYPID; /*< Device Type Identifier Register, offset: 0xFCC /
<>	144:ef7eb2e8f9f7	2152	__I uint32_t PERIPHID[8]; /*< Peripheral ID Register, array offset: 0xFD0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2153	__I uint32_t COMPID[4]; /*< Component ID Register, array offset: 0xFF0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2154	} MTBDWT_Type;
<>	144:ef7eb2e8f9f7	2155
<>	144:ef7eb2e8f9f7	2156	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2157	-- MTBDWT Register Masks
<>	144:ef7eb2e8f9f7	2158	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2159
<>	144:ef7eb2e8f9f7	2160	/**
<>	144:ef7eb2e8f9f7	2161	* @addtogroup MTBDWT_Register_Masks MTBDWT Register Masks
<>	144:ef7eb2e8f9f7	2162	* @{
<>	144:ef7eb2e8f9f7	2163	*/
<>	144:ef7eb2e8f9f7	2164
<>	144:ef7eb2e8f9f7	2165	/* CTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2166	#define MTBDWT_CTRL_DWTCFGCTRL_MASK 0xFFFFFFFu
<>	144:ef7eb2e8f9f7	2167	#define MTBDWT_CTRL_DWTCFGCTRL_SHIFT 0
<>	144:ef7eb2e8f9f7	2168	#define MTBDWT_CTRL_DWTCFGCTRL(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_CTRL_DWTCFGCTRL_SHIFT))&MTBDWT_CTRL_DWTCFGCTRL_MASK)
<>	144:ef7eb2e8f9f7	2169	#define MTBDWT_CTRL_NUMCMP_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	2170	#define MTBDWT_CTRL_NUMCMP_SHIFT 28
<>	144:ef7eb2e8f9f7	2171	#define MTBDWT_CTRL_NUMCMP(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_CTRL_NUMCMP_SHIFT))&MTBDWT_CTRL_NUMCMP_MASK)
<>	144:ef7eb2e8f9f7	2172	/* COMP Bit Fields */
<>	144:ef7eb2e8f9f7	2173	#define MTBDWT_COMP_COMP_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2174	#define MTBDWT_COMP_COMP_SHIFT 0
<>	144:ef7eb2e8f9f7	2175	#define MTBDWT_COMP_COMP(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_COMP_COMP_SHIFT))&MTBDWT_COMP_COMP_MASK)
<>	144:ef7eb2e8f9f7	2176	/* MASK Bit Fields */
<>	144:ef7eb2e8f9f7	2177	#define MTBDWT_MASK_MASK_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2178	#define MTBDWT_MASK_MASK_SHIFT 0
<>	144:ef7eb2e8f9f7	2179	#define MTBDWT_MASK_MASK(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_MASK_MASK_SHIFT))&MTBDWT_MASK_MASK_MASK)
<>	144:ef7eb2e8f9f7	2180	/* FCT Bit Fields */
<>	144:ef7eb2e8f9f7	2181	#define MTBDWT_FCT_FUNCTION_MASK 0xFu
<>	144:ef7eb2e8f9f7	2182	#define MTBDWT_FCT_FUNCTION_SHIFT 0
<>	144:ef7eb2e8f9f7	2183	#define MTBDWT_FCT_FUNCTION(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_FCT_FUNCTION_SHIFT))&MTBDWT_FCT_FUNCTION_MASK)
<>	144:ef7eb2e8f9f7	2184	#define MTBDWT_FCT_DATAVMATCH_MASK 0x100u
<>	144:ef7eb2e8f9f7	2185	#define MTBDWT_FCT_DATAVMATCH_SHIFT 8
<>	144:ef7eb2e8f9f7	2186	#define MTBDWT_FCT_DATAVSIZE_MASK 0xC00u
<>	144:ef7eb2e8f9f7	2187	#define MTBDWT_FCT_DATAVSIZE_SHIFT 10
<>	144:ef7eb2e8f9f7	2188	#define MTBDWT_FCT_DATAVSIZE(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_FCT_DATAVSIZE_SHIFT))&MTBDWT_FCT_DATAVSIZE_MASK)
<>	144:ef7eb2e8f9f7	2189	#define MTBDWT_FCT_DATAVADDR0_MASK 0xF000u
<>	144:ef7eb2e8f9f7	2190	#define MTBDWT_FCT_DATAVADDR0_SHIFT 12
<>	144:ef7eb2e8f9f7	2191	#define MTBDWT_FCT_DATAVADDR0(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_FCT_DATAVADDR0_SHIFT))&MTBDWT_FCT_DATAVADDR0_MASK)
<>	144:ef7eb2e8f9f7	2192	#define MTBDWT_FCT_MATCHED_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2193	#define MTBDWT_FCT_MATCHED_SHIFT 24
<>	144:ef7eb2e8f9f7	2194	/* TBCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2195	#define MTBDWT_TBCTRL_ACOMP0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2196	#define MTBDWT_TBCTRL_ACOMP0_SHIFT 0
<>	144:ef7eb2e8f9f7	2197	#define MTBDWT_TBCTRL_ACOMP1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2198	#define MTBDWT_TBCTRL_ACOMP1_SHIFT 1
<>	144:ef7eb2e8f9f7	2199	#define MTBDWT_TBCTRL_NUMCOMP_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	2200	#define MTBDWT_TBCTRL_NUMCOMP_SHIFT 28
<>	144:ef7eb2e8f9f7	2201	#define MTBDWT_TBCTRL_NUMCOMP(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_TBCTRL_NUMCOMP_SHIFT))&MTBDWT_TBCTRL_NUMCOMP_MASK)
<>	144:ef7eb2e8f9f7	2202	/* DEVICECFG Bit Fields */
<>	144:ef7eb2e8f9f7	2203	#define MTBDWT_DEVICECFG_DEVICECFG_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2204	#define MTBDWT_DEVICECFG_DEVICECFG_SHIFT 0
<>	144:ef7eb2e8f9f7	2205	#define MTBDWT_DEVICECFG_DEVICECFG(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_DEVICECFG_DEVICECFG_SHIFT))&MTBDWT_DEVICECFG_DEVICECFG_MASK)
<>	144:ef7eb2e8f9f7	2206	/* DEVICETYPID Bit Fields */
<>	144:ef7eb2e8f9f7	2207	#define MTBDWT_DEVICETYPID_DEVICETYPID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2208	#define MTBDWT_DEVICETYPID_DEVICETYPID_SHIFT 0
<>	144:ef7eb2e8f9f7	2209	#define MTBDWT_DEVICETYPID_DEVICETYPID(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_DEVICETYPID_DEVICETYPID_SHIFT))&MTBDWT_DEVICETYPID_DEVICETYPID_MASK)
<>	144:ef7eb2e8f9f7	2210	/* PERIPHID Bit Fields */
<>	144:ef7eb2e8f9f7	2211	#define MTBDWT_PERIPHID_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2212	#define MTBDWT_PERIPHID_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2213	#define MTBDWT_PERIPHID_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_PERIPHID_PERIPHID_SHIFT))&MTBDWT_PERIPHID_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2214	/* COMPID Bit Fields */
<>	144:ef7eb2e8f9f7	2215	#define MTBDWT_COMPID_COMPID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2216	#define MTBDWT_COMPID_COMPID_SHIFT 0
<>	144:ef7eb2e8f9f7	2217	#define MTBDWT_COMPID_COMPID(x) (((uint32_t)(((uint32_t)(x))<<MTBDWT_COMPID_COMPID_SHIFT))&MTBDWT_COMPID_COMPID_MASK)
<>	144:ef7eb2e8f9f7	2218
<>	144:ef7eb2e8f9f7	2219	/**
<>	144:ef7eb2e8f9f7	2220	* @}
<>	144:ef7eb2e8f9f7	2221	/ / end of group MTBDWT_Register_Masks */
<>	144:ef7eb2e8f9f7	2222
<>	144:ef7eb2e8f9f7	2223
<>	144:ef7eb2e8f9f7	2224	/* MTBDWT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2225	/** Peripheral MTBDWT base address */
<>	144:ef7eb2e8f9f7	2226	#define MTBDWT_BASE (0xF0001000u)
<>	144:ef7eb2e8f9f7	2227	/** Peripheral MTBDWT base pointer */
<>	144:ef7eb2e8f9f7	2228	#define MTBDWT ((MTBDWT_Type *)MTBDWT_BASE)
<>	144:ef7eb2e8f9f7	2229	/** Array initializer of MTBDWT peripheral base pointers */
<>	144:ef7eb2e8f9f7	2230	#define MTBDWT_BASES { MTBDWT }
<>	144:ef7eb2e8f9f7	2231
<>	144:ef7eb2e8f9f7	2232	/**
<>	144:ef7eb2e8f9f7	2233	* @}
<>	144:ef7eb2e8f9f7	2234	/ / end of group MTBDWT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2235
<>	144:ef7eb2e8f9f7	2236
<>	144:ef7eb2e8f9f7	2237	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2238	-- NV Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2239	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2240
<>	144:ef7eb2e8f9f7	2241	/**
<>	144:ef7eb2e8f9f7	2242	* @addtogroup NV_Peripheral_Access_Layer NV Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2243	* @{
<>	144:ef7eb2e8f9f7	2244	*/
<>	144:ef7eb2e8f9f7	2245
<>	144:ef7eb2e8f9f7	2246	/** NV - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2247	typedef struct {
<>	144:ef7eb2e8f9f7	2248	__I uint8_t BACKKEY3; /*< Backdoor Comparison Key 3., offset: 0x0 /
<>	144:ef7eb2e8f9f7	2249	__I uint8_t BACKKEY2; /*< Backdoor Comparison Key 2., offset: 0x1 /
<>	144:ef7eb2e8f9f7	2250	__I uint8_t BACKKEY1; /*< Backdoor Comparison Key 1., offset: 0x2 /
<>	144:ef7eb2e8f9f7	2251	__I uint8_t BACKKEY0; /*< Backdoor Comparison Key 0., offset: 0x3 /
<>	144:ef7eb2e8f9f7	2252	__I uint8_t BACKKEY7; /*< Backdoor Comparison Key 7., offset: 0x4 /
<>	144:ef7eb2e8f9f7	2253	__I uint8_t BACKKEY6; /*< Backdoor Comparison Key 6., offset: 0x5 /
<>	144:ef7eb2e8f9f7	2254	__I uint8_t BACKKEY5; /*< Backdoor Comparison Key 5., offset: 0x6 /
<>	144:ef7eb2e8f9f7	2255	__I uint8_t BACKKEY4; /*< Backdoor Comparison Key 4., offset: 0x7 /
<>	144:ef7eb2e8f9f7	2256	__I uint8_t FPROT3; /*< Non-volatile P-Flash Protection 1 - Low Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2257	__I uint8_t FPROT2; /*< Non-volatile P-Flash Protection 1 - High Register, offset: 0x9 /
<>	144:ef7eb2e8f9f7	2258	__I uint8_t FPROT1; /*< Non-volatile P-Flash Protection 0 - Low Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	2259	__I uint8_t FPROT0; /*< Non-volatile P-Flash Protection 0 - High Register, offset: 0xB /
<>	144:ef7eb2e8f9f7	2260	__I uint8_t FSEC; /*< Non-volatile Flash Security Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2261	__I uint8_t FOPT; /*< Non-volatile Flash Option Register, offset: 0xD /
<>	144:ef7eb2e8f9f7	2262	} NV_Type;
<>	144:ef7eb2e8f9f7	2263
<>	144:ef7eb2e8f9f7	2264	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2265	-- NV Register Masks
<>	144:ef7eb2e8f9f7	2266	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2267
<>	144:ef7eb2e8f9f7	2268	/**
<>	144:ef7eb2e8f9f7	2269	* @addtogroup NV_Register_Masks NV Register Masks
<>	144:ef7eb2e8f9f7	2270	* @{
<>	144:ef7eb2e8f9f7	2271	*/
<>	144:ef7eb2e8f9f7	2272
<>	144:ef7eb2e8f9f7	2273	/* BACKKEY3 Bit Fields */
<>	144:ef7eb2e8f9f7	2274	#define NV_BACKKEY3_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2275	#define NV_BACKKEY3_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2276	#define NV_BACKKEY3_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY3_KEY_SHIFT))&NV_BACKKEY3_KEY_MASK)
<>	144:ef7eb2e8f9f7	2277	/* BACKKEY2 Bit Fields */
<>	144:ef7eb2e8f9f7	2278	#define NV_BACKKEY2_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2279	#define NV_BACKKEY2_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2280	#define NV_BACKKEY2_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY2_KEY_SHIFT))&NV_BACKKEY2_KEY_MASK)
<>	144:ef7eb2e8f9f7	2281	/* BACKKEY1 Bit Fields */
<>	144:ef7eb2e8f9f7	2282	#define NV_BACKKEY1_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2283	#define NV_BACKKEY1_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2284	#define NV_BACKKEY1_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY1_KEY_SHIFT))&NV_BACKKEY1_KEY_MASK)
<>	144:ef7eb2e8f9f7	2285	/* BACKKEY0 Bit Fields */
<>	144:ef7eb2e8f9f7	2286	#define NV_BACKKEY0_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2287	#define NV_BACKKEY0_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2288	#define NV_BACKKEY0_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY0_KEY_SHIFT))&NV_BACKKEY0_KEY_MASK)
<>	144:ef7eb2e8f9f7	2289	/* BACKKEY7 Bit Fields */
<>	144:ef7eb2e8f9f7	2290	#define NV_BACKKEY7_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2291	#define NV_BACKKEY7_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2292	#define NV_BACKKEY7_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY7_KEY_SHIFT))&NV_BACKKEY7_KEY_MASK)
<>	144:ef7eb2e8f9f7	2293	/* BACKKEY6 Bit Fields */
<>	144:ef7eb2e8f9f7	2294	#define NV_BACKKEY6_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2295	#define NV_BACKKEY6_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2296	#define NV_BACKKEY6_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY6_KEY_SHIFT))&NV_BACKKEY6_KEY_MASK)
<>	144:ef7eb2e8f9f7	2297	/* BACKKEY5 Bit Fields */
<>	144:ef7eb2e8f9f7	2298	#define NV_BACKKEY5_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2299	#define NV_BACKKEY5_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2300	#define NV_BACKKEY5_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY5_KEY_SHIFT))&NV_BACKKEY5_KEY_MASK)
<>	144:ef7eb2e8f9f7	2301	/* BACKKEY4 Bit Fields */
<>	144:ef7eb2e8f9f7	2302	#define NV_BACKKEY4_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2303	#define NV_BACKKEY4_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	2304	#define NV_BACKKEY4_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY4_KEY_SHIFT))&NV_BACKKEY4_KEY_MASK)
<>	144:ef7eb2e8f9f7	2305	/* FPROT3 Bit Fields */
<>	144:ef7eb2e8f9f7	2306	#define NV_FPROT3_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2307	#define NV_FPROT3_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	2308	#define NV_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT3_PROT_SHIFT))&NV_FPROT3_PROT_MASK)
<>	144:ef7eb2e8f9f7	2309	/* FPROT2 Bit Fields */
<>	144:ef7eb2e8f9f7	2310	#define NV_FPROT2_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2311	#define NV_FPROT2_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	2312	#define NV_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT2_PROT_SHIFT))&NV_FPROT2_PROT_MASK)
<>	144:ef7eb2e8f9f7	2313	/* FPROT1 Bit Fields */
<>	144:ef7eb2e8f9f7	2314	#define NV_FPROT1_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2315	#define NV_FPROT1_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	2316	#define NV_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT1_PROT_SHIFT))&NV_FPROT1_PROT_MASK)
<>	144:ef7eb2e8f9f7	2317	/* FPROT0 Bit Fields */
<>	144:ef7eb2e8f9f7	2318	#define NV_FPROT0_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2319	#define NV_FPROT0_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	2320	#define NV_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT0_PROT_SHIFT))&NV_FPROT0_PROT_MASK)
<>	144:ef7eb2e8f9f7	2321	/* FSEC Bit Fields */
<>	144:ef7eb2e8f9f7	2322	#define NV_FSEC_SEC_MASK 0x3u
<>	144:ef7eb2e8f9f7	2323	#define NV_FSEC_SEC_SHIFT 0
<>	144:ef7eb2e8f9f7	2324	#define NV_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_SEC_SHIFT))&NV_FSEC_SEC_MASK)
<>	144:ef7eb2e8f9f7	2325	#define NV_FSEC_FSLACC_MASK 0xCu
<>	144:ef7eb2e8f9f7	2326	#define NV_FSEC_FSLACC_SHIFT 2
<>	144:ef7eb2e8f9f7	2327	#define NV_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_FSLACC_SHIFT))&NV_FSEC_FSLACC_MASK)
<>	144:ef7eb2e8f9f7	2328	#define NV_FSEC_MEEN_MASK 0x30u
<>	144:ef7eb2e8f9f7	2329	#define NV_FSEC_MEEN_SHIFT 4
<>	144:ef7eb2e8f9f7	2330	#define NV_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_MEEN_SHIFT))&NV_FSEC_MEEN_MASK)
<>	144:ef7eb2e8f9f7	2331	#define NV_FSEC_KEYEN_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2332	#define NV_FSEC_KEYEN_SHIFT 6
<>	144:ef7eb2e8f9f7	2333	#define NV_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_KEYEN_SHIFT))&NV_FSEC_KEYEN_MASK)
<>	144:ef7eb2e8f9f7	2334	/* FOPT Bit Fields */
<>	144:ef7eb2e8f9f7	2335	#define NV_FOPT_LPBOOT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2336	#define NV_FOPT_LPBOOT0_SHIFT 0
<>	144:ef7eb2e8f9f7	2337	#define NV_FOPT_NMI_DIS_MASK 0x4u
<>	144:ef7eb2e8f9f7	2338	#define NV_FOPT_NMI_DIS_SHIFT 2
<>	144:ef7eb2e8f9f7	2339	#define NV_FOPT_RESET_PIN_CFG_MASK 0x8u
<>	144:ef7eb2e8f9f7	2340	#define NV_FOPT_RESET_PIN_CFG_SHIFT 3
<>	144:ef7eb2e8f9f7	2341	#define NV_FOPT_LPBOOT1_MASK 0x10u
<>	144:ef7eb2e8f9f7	2342	#define NV_FOPT_LPBOOT1_SHIFT 4
<>	144:ef7eb2e8f9f7	2343	#define NV_FOPT_FAST_INIT_MASK 0x20u
<>	144:ef7eb2e8f9f7	2344	#define NV_FOPT_FAST_INIT_SHIFT 5
<>	144:ef7eb2e8f9f7	2345
<>	144:ef7eb2e8f9f7	2346	/**
<>	144:ef7eb2e8f9f7	2347	* @}
<>	144:ef7eb2e8f9f7	2348	/ / end of group NV_Register_Masks */
<>	144:ef7eb2e8f9f7	2349
<>	144:ef7eb2e8f9f7	2350
<>	144:ef7eb2e8f9f7	2351	/* NV - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2352	/** Peripheral FTFA_FlashConfig base address */
<>	144:ef7eb2e8f9f7	2353	#define FTFA_FlashConfig_BASE (0x400u)
<>	144:ef7eb2e8f9f7	2354	/** Peripheral FTFA_FlashConfig base pointer */
<>	144:ef7eb2e8f9f7	2355	#define FTFA_FlashConfig ((NV_Type *)FTFA_FlashConfig_BASE)
<>	144:ef7eb2e8f9f7	2356	/** Array initializer of NV peripheral base pointers */
<>	144:ef7eb2e8f9f7	2357	#define NV_BASES { FTFA_FlashConfig }
<>	144:ef7eb2e8f9f7	2358
<>	144:ef7eb2e8f9f7	2359	/**
<>	144:ef7eb2e8f9f7	2360	* @}
<>	144:ef7eb2e8f9f7	2361	/ / end of group NV_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2362
<>	144:ef7eb2e8f9f7	2363
<>	144:ef7eb2e8f9f7	2364	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2365	-- OSC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2366	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2367
<>	144:ef7eb2e8f9f7	2368	/**
<>	144:ef7eb2e8f9f7	2369	* @addtogroup OSC_Peripheral_Access_Layer OSC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2370	* @{
<>	144:ef7eb2e8f9f7	2371	*/
<>	144:ef7eb2e8f9f7	2372
<>	144:ef7eb2e8f9f7	2373	/** OSC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2374	typedef struct {
<>	144:ef7eb2e8f9f7	2375	__IO uint8_t CR; /*< OSC Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2376	} OSC_Type;
<>	144:ef7eb2e8f9f7	2377
<>	144:ef7eb2e8f9f7	2378	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2379	-- OSC Register Masks
<>	144:ef7eb2e8f9f7	2380	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2381
<>	144:ef7eb2e8f9f7	2382	/**
<>	144:ef7eb2e8f9f7	2383	* @addtogroup OSC_Register_Masks OSC Register Masks
<>	144:ef7eb2e8f9f7	2384	* @{
<>	144:ef7eb2e8f9f7	2385	*/
<>	144:ef7eb2e8f9f7	2386
<>	144:ef7eb2e8f9f7	2387	/* CR Bit Fields */
<>	144:ef7eb2e8f9f7	2388	#define OSC_CR_SC16P_MASK 0x1u
<>	144:ef7eb2e8f9f7	2389	#define OSC_CR_SC16P_SHIFT 0
<>	144:ef7eb2e8f9f7	2390	#define OSC_CR_SC8P_MASK 0x2u
<>	144:ef7eb2e8f9f7	2391	#define OSC_CR_SC8P_SHIFT 1
<>	144:ef7eb2e8f9f7	2392	#define OSC_CR_SC4P_MASK 0x4u
<>	144:ef7eb2e8f9f7	2393	#define OSC_CR_SC4P_SHIFT 2
<>	144:ef7eb2e8f9f7	2394	#define OSC_CR_SC2P_MASK 0x8u
<>	144:ef7eb2e8f9f7	2395	#define OSC_CR_SC2P_SHIFT 3
<>	144:ef7eb2e8f9f7	2396	#define OSC_CR_EREFSTEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	2397	#define OSC_CR_EREFSTEN_SHIFT 5
<>	144:ef7eb2e8f9f7	2398	#define OSC_CR_ERCLKEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	2399	#define OSC_CR_ERCLKEN_SHIFT 7
<>	144:ef7eb2e8f9f7	2400
<>	144:ef7eb2e8f9f7	2401	/**
<>	144:ef7eb2e8f9f7	2402	* @}
<>	144:ef7eb2e8f9f7	2403	/ / end of group OSC_Register_Masks */
<>	144:ef7eb2e8f9f7	2404
<>	144:ef7eb2e8f9f7	2405
<>	144:ef7eb2e8f9f7	2406	/* OSC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2407	/** Peripheral OSC0 base address */
<>	144:ef7eb2e8f9f7	2408	#define OSC0_BASE (0x40065000u)
<>	144:ef7eb2e8f9f7	2409	/** Peripheral OSC0 base pointer */
<>	144:ef7eb2e8f9f7	2410	#define OSC0 ((OSC_Type *)OSC0_BASE)
<>	144:ef7eb2e8f9f7	2411	/** Array initializer of OSC peripheral base pointers */
<>	144:ef7eb2e8f9f7	2412	#define OSC_BASES { OSC0 }
<>	144:ef7eb2e8f9f7	2413
<>	144:ef7eb2e8f9f7	2414	/**
<>	144:ef7eb2e8f9f7	2415	* @}
<>	144:ef7eb2e8f9f7	2416	/ / end of group OSC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2417
<>	144:ef7eb2e8f9f7	2418
<>	144:ef7eb2e8f9f7	2419	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2420	-- PIT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2421	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2422
<>	144:ef7eb2e8f9f7	2423	/**
<>	144:ef7eb2e8f9f7	2424	* @addtogroup PIT_Peripheral_Access_Layer PIT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2425	* @{
<>	144:ef7eb2e8f9f7	2426	*/
<>	144:ef7eb2e8f9f7	2427
<>	144:ef7eb2e8f9f7	2428	/** PIT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2429	typedef struct {
<>	144:ef7eb2e8f9f7	2430	__IO uint32_t MCR; /*< PIT Module Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2431	uint8_t RESERVED_0[220];
<>	144:ef7eb2e8f9f7	2432	__I uint32_t LTMR64H; /*< PIT Upper Lifetime Timer Register, offset: 0xE0 /
<>	144:ef7eb2e8f9f7	2433	__I uint32_t LTMR64L; /*< PIT Lower Lifetime Timer Register, offset: 0xE4 /
<>	144:ef7eb2e8f9f7	2434	uint8_t RESERVED_1[24];
<>	144:ef7eb2e8f9f7	2435	struct { /* offset: 0x100, array step: 0x10 */
<>	144:ef7eb2e8f9f7	2436	__IO uint32_t LDVAL; /*< Timer Load Value Register, array offset: 0x100, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2437	__I uint32_t CVAL; /*< Current Timer Value Register, array offset: 0x104, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2438	__IO uint32_t TCTRL; /*< Timer Control Register, array offset: 0x108, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2439	__IO uint32_t TFLG; /*< Timer Flag Register, array offset: 0x10C, array step: 0x10 /
<>	144:ef7eb2e8f9f7	2440	} CHANNEL[2];
<>	144:ef7eb2e8f9f7	2441	} PIT_Type;
<>	144:ef7eb2e8f9f7	2442
<>	144:ef7eb2e8f9f7	2443	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2444	-- PIT Register Masks
<>	144:ef7eb2e8f9f7	2445	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2446
<>	144:ef7eb2e8f9f7	2447	/**
<>	144:ef7eb2e8f9f7	2448	* @addtogroup PIT_Register_Masks PIT Register Masks
<>	144:ef7eb2e8f9f7	2449	* @{
<>	144:ef7eb2e8f9f7	2450	*/
<>	144:ef7eb2e8f9f7	2451
<>	144:ef7eb2e8f9f7	2452	/* MCR Bit Fields */
<>	144:ef7eb2e8f9f7	2453	#define PIT_MCR_FRZ_MASK 0x1u
<>	144:ef7eb2e8f9f7	2454	#define PIT_MCR_FRZ_SHIFT 0
<>	144:ef7eb2e8f9f7	2455	#define PIT_MCR_MDIS_MASK 0x2u
<>	144:ef7eb2e8f9f7	2456	#define PIT_MCR_MDIS_SHIFT 1
<>	144:ef7eb2e8f9f7	2457	/* LTMR64H Bit Fields */
<>	144:ef7eb2e8f9f7	2458	#define PIT_LTMR64H_LTH_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2459	#define PIT_LTMR64H_LTH_SHIFT 0
<>	144:ef7eb2e8f9f7	2460	#define PIT_LTMR64H_LTH(x) (((uint32_t)(((uint32_t)(x))<<PIT_LTMR64H_LTH_SHIFT))&PIT_LTMR64H_LTH_MASK)
<>	144:ef7eb2e8f9f7	2461	/* LTMR64L Bit Fields */
<>	144:ef7eb2e8f9f7	2462	#define PIT_LTMR64L_LTL_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2463	#define PIT_LTMR64L_LTL_SHIFT 0
<>	144:ef7eb2e8f9f7	2464	#define PIT_LTMR64L_LTL(x) (((uint32_t)(((uint32_t)(x))<<PIT_LTMR64L_LTL_SHIFT))&PIT_LTMR64L_LTL_MASK)
<>	144:ef7eb2e8f9f7	2465	/* LDVAL Bit Fields */
<>	144:ef7eb2e8f9f7	2466	#define PIT_LDVAL_TSV_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2467	#define PIT_LDVAL_TSV_SHIFT 0
<>	144:ef7eb2e8f9f7	2468	#define PIT_LDVAL_TSV(x) (((uint32_t)(((uint32_t)(x))<<PIT_LDVAL_TSV_SHIFT))&PIT_LDVAL_TSV_MASK)
<>	144:ef7eb2e8f9f7	2469	/* CVAL Bit Fields */
<>	144:ef7eb2e8f9f7	2470	#define PIT_CVAL_TVL_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2471	#define PIT_CVAL_TVL_SHIFT 0
<>	144:ef7eb2e8f9f7	2472	#define PIT_CVAL_TVL(x) (((uint32_t)(((uint32_t)(x))<<PIT_CVAL_TVL_SHIFT))&PIT_CVAL_TVL_MASK)
<>	144:ef7eb2e8f9f7	2473	/* TCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2474	#define PIT_TCTRL_TEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2475	#define PIT_TCTRL_TEN_SHIFT 0
<>	144:ef7eb2e8f9f7	2476	#define PIT_TCTRL_TIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2477	#define PIT_TCTRL_TIE_SHIFT 1
<>	144:ef7eb2e8f9f7	2478	#define PIT_TCTRL_CHN_MASK 0x4u
<>	144:ef7eb2e8f9f7	2479	#define PIT_TCTRL_CHN_SHIFT 2
<>	144:ef7eb2e8f9f7	2480	/* TFLG Bit Fields */
<>	144:ef7eb2e8f9f7	2481	#define PIT_TFLG_TIF_MASK 0x1u
<>	144:ef7eb2e8f9f7	2482	#define PIT_TFLG_TIF_SHIFT 0
<>	144:ef7eb2e8f9f7	2483
<>	144:ef7eb2e8f9f7	2484	/**
<>	144:ef7eb2e8f9f7	2485	* @}
<>	144:ef7eb2e8f9f7	2486	/ / end of group PIT_Register_Masks */
<>	144:ef7eb2e8f9f7	2487
<>	144:ef7eb2e8f9f7	2488
<>	144:ef7eb2e8f9f7	2489	/* PIT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2490	/** Peripheral PIT base address */
<>	144:ef7eb2e8f9f7	2491	#define PIT_BASE (0x40037000u)
<>	144:ef7eb2e8f9f7	2492	/** Peripheral PIT base pointer */
<>	144:ef7eb2e8f9f7	2493	#define PIT ((PIT_Type *)PIT_BASE)
<>	144:ef7eb2e8f9f7	2494	/** Array initializer of PIT peripheral base pointers */
<>	144:ef7eb2e8f9f7	2495	#define PIT_BASES { PIT }
<>	144:ef7eb2e8f9f7	2496
<>	144:ef7eb2e8f9f7	2497	/**
<>	144:ef7eb2e8f9f7	2498	* @}
<>	144:ef7eb2e8f9f7	2499	/ / end of group PIT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2500
<>	144:ef7eb2e8f9f7	2501
<>	144:ef7eb2e8f9f7	2502	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2503	-- PMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2504	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2505
<>	144:ef7eb2e8f9f7	2506	/**
<>	144:ef7eb2e8f9f7	2507	* @addtogroup PMC_Peripheral_Access_Layer PMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2508	* @{
<>	144:ef7eb2e8f9f7	2509	*/
<>	144:ef7eb2e8f9f7	2510
<>	144:ef7eb2e8f9f7	2511	/** PMC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2512	typedef struct {
<>	144:ef7eb2e8f9f7	2513	__IO uint8_t LVDSC1; /*< Low Voltage Detect Status And Control 1 register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2514	__IO uint8_t LVDSC2; /*< Low Voltage Detect Status And Control 2 register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	2515	__IO uint8_t REGSC; /*< Regulator Status And Control register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	2516	} PMC_Type;
<>	144:ef7eb2e8f9f7	2517
<>	144:ef7eb2e8f9f7	2518	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2519	-- PMC Register Masks
<>	144:ef7eb2e8f9f7	2520	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2521
<>	144:ef7eb2e8f9f7	2522	/**
<>	144:ef7eb2e8f9f7	2523	* @addtogroup PMC_Register_Masks PMC Register Masks
<>	144:ef7eb2e8f9f7	2524	* @{
<>	144:ef7eb2e8f9f7	2525	*/
<>	144:ef7eb2e8f9f7	2526
<>	144:ef7eb2e8f9f7	2527	/* LVDSC1 Bit Fields */
<>	144:ef7eb2e8f9f7	2528	#define PMC_LVDSC1_LVDV_MASK 0x3u
<>	144:ef7eb2e8f9f7	2529	#define PMC_LVDSC1_LVDV_SHIFT 0
<>	144:ef7eb2e8f9f7	2530	#define PMC_LVDSC1_LVDV(x) (((uint8_t)(((uint8_t)(x))<<PMC_LVDSC1_LVDV_SHIFT))&PMC_LVDSC1_LVDV_MASK)
<>	144:ef7eb2e8f9f7	2531	#define PMC_LVDSC1_LVDRE_MASK 0x10u
<>	144:ef7eb2e8f9f7	2532	#define PMC_LVDSC1_LVDRE_SHIFT 4
<>	144:ef7eb2e8f9f7	2533	#define PMC_LVDSC1_LVDIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	2534	#define PMC_LVDSC1_LVDIE_SHIFT 5
<>	144:ef7eb2e8f9f7	2535	#define PMC_LVDSC1_LVDACK_MASK 0x40u
<>	144:ef7eb2e8f9f7	2536	#define PMC_LVDSC1_LVDACK_SHIFT 6
<>	144:ef7eb2e8f9f7	2537	#define PMC_LVDSC1_LVDF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2538	#define PMC_LVDSC1_LVDF_SHIFT 7
<>	144:ef7eb2e8f9f7	2539	/* LVDSC2 Bit Fields */
<>	144:ef7eb2e8f9f7	2540	#define PMC_LVDSC2_LVWV_MASK 0x3u
<>	144:ef7eb2e8f9f7	2541	#define PMC_LVDSC2_LVWV_SHIFT 0
<>	144:ef7eb2e8f9f7	2542	#define PMC_LVDSC2_LVWV(x) (((uint8_t)(((uint8_t)(x))<<PMC_LVDSC2_LVWV_SHIFT))&PMC_LVDSC2_LVWV_MASK)
<>	144:ef7eb2e8f9f7	2543	#define PMC_LVDSC2_LVWIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	2544	#define PMC_LVDSC2_LVWIE_SHIFT 5
<>	144:ef7eb2e8f9f7	2545	#define PMC_LVDSC2_LVWACK_MASK 0x40u
<>	144:ef7eb2e8f9f7	2546	#define PMC_LVDSC2_LVWACK_SHIFT 6
<>	144:ef7eb2e8f9f7	2547	#define PMC_LVDSC2_LVWF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2548	#define PMC_LVDSC2_LVWF_SHIFT 7
<>	144:ef7eb2e8f9f7	2549	/* REGSC Bit Fields */
<>	144:ef7eb2e8f9f7	2550	#define PMC_REGSC_BGBE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2551	#define PMC_REGSC_BGBE_SHIFT 0
<>	144:ef7eb2e8f9f7	2552	#define PMC_REGSC_REGONS_MASK 0x4u
<>	144:ef7eb2e8f9f7	2553	#define PMC_REGSC_REGONS_SHIFT 2
<>	144:ef7eb2e8f9f7	2554	#define PMC_REGSC_ACKISO_MASK 0x8u
<>	144:ef7eb2e8f9f7	2555	#define PMC_REGSC_ACKISO_SHIFT 3
<>	144:ef7eb2e8f9f7	2556	#define PMC_REGSC_BGEN_MASK 0x10u
<>	144:ef7eb2e8f9f7	2557	#define PMC_REGSC_BGEN_SHIFT 4
<>	144:ef7eb2e8f9f7	2558
<>	144:ef7eb2e8f9f7	2559	/**
<>	144:ef7eb2e8f9f7	2560	* @}
<>	144:ef7eb2e8f9f7	2561	/ / end of group PMC_Register_Masks */
<>	144:ef7eb2e8f9f7	2562
<>	144:ef7eb2e8f9f7	2563
<>	144:ef7eb2e8f9f7	2564	/* PMC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2565	/** Peripheral PMC base address */
<>	144:ef7eb2e8f9f7	2566	#define PMC_BASE (0x4007D000u)
<>	144:ef7eb2e8f9f7	2567	/** Peripheral PMC base pointer */
<>	144:ef7eb2e8f9f7	2568	#define PMC ((PMC_Type *)PMC_BASE)
<>	144:ef7eb2e8f9f7	2569	/** Array initializer of PMC peripheral base pointers */
<>	144:ef7eb2e8f9f7	2570	#define PMC_BASES { PMC }
<>	144:ef7eb2e8f9f7	2571
<>	144:ef7eb2e8f9f7	2572	/**
<>	144:ef7eb2e8f9f7	2573	* @}
<>	144:ef7eb2e8f9f7	2574	/ / end of group PMC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2575
<>	144:ef7eb2e8f9f7	2576
<>	144:ef7eb2e8f9f7	2577	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2578	-- PORT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2579	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2580
<>	144:ef7eb2e8f9f7	2581	/**
<>	144:ef7eb2e8f9f7	2582	* @addtogroup PORT_Peripheral_Access_Layer PORT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2583	* @{
<>	144:ef7eb2e8f9f7	2584	*/
<>	144:ef7eb2e8f9f7	2585
<>	144:ef7eb2e8f9f7	2586	/** PORT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2587	typedef struct {
<>	144:ef7eb2e8f9f7	2588	__IO uint32_t PCR[32]; /*< Pin Control Register n, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2589	__O uint32_t GPCLR; /*< Global Pin Control Low Register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	2590	__O uint32_t GPCHR; /*< Global Pin Control High Register, offset: 0x84 /
<>	144:ef7eb2e8f9f7	2591	uint8_t RESERVED_0[24];
<>	144:ef7eb2e8f9f7	2592	__IO uint32_t ISFR; /*< Interrupt Status Flag Register, offset: 0xA0 /
<>	144:ef7eb2e8f9f7	2593	} PORT_Type;
<>	144:ef7eb2e8f9f7	2594
<>	144:ef7eb2e8f9f7	2595	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2596	-- PORT Register Masks
<>	144:ef7eb2e8f9f7	2597	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2598
<>	144:ef7eb2e8f9f7	2599	/**
<>	144:ef7eb2e8f9f7	2600	* @addtogroup PORT_Register_Masks PORT Register Masks
<>	144:ef7eb2e8f9f7	2601	* @{
<>	144:ef7eb2e8f9f7	2602	*/
<>	144:ef7eb2e8f9f7	2603
<>	144:ef7eb2e8f9f7	2604	/* PCR Bit Fields */
<>	144:ef7eb2e8f9f7	2605	#define PORT_PCR_PS_MASK 0x1u
<>	144:ef7eb2e8f9f7	2606	#define PORT_PCR_PS_SHIFT 0
<>	144:ef7eb2e8f9f7	2607	#define PORT_PCR_PE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2608	#define PORT_PCR_PE_SHIFT 1
<>	144:ef7eb2e8f9f7	2609	#define PORT_PCR_SRE_MASK 0x4u
<>	144:ef7eb2e8f9f7	2610	#define PORT_PCR_SRE_SHIFT 2
<>	144:ef7eb2e8f9f7	2611	#define PORT_PCR_PFE_MASK 0x10u
<>	144:ef7eb2e8f9f7	2612	#define PORT_PCR_PFE_SHIFT 4
<>	144:ef7eb2e8f9f7	2613	#define PORT_PCR_DSE_MASK 0x40u
<>	144:ef7eb2e8f9f7	2614	#define PORT_PCR_DSE_SHIFT 6
<>	144:ef7eb2e8f9f7	2615	#define PORT_PCR_MUX_MASK 0x700u
<>	144:ef7eb2e8f9f7	2616	#define PORT_PCR_MUX_SHIFT 8
<>	144:ef7eb2e8f9f7	2617	#define PORT_PCR_MUX(x) (((uint32_t)(((uint32_t)(x))<<PORT_PCR_MUX_SHIFT))&PORT_PCR_MUX_MASK)
<>	144:ef7eb2e8f9f7	2618	#define PORT_PCR_IRQC_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	2619	#define PORT_PCR_IRQC_SHIFT 16
<>	144:ef7eb2e8f9f7	2620	#define PORT_PCR_IRQC(x) (((uint32_t)(((uint32_t)(x))<<PORT_PCR_IRQC_SHIFT))&PORT_PCR_IRQC_MASK)
<>	144:ef7eb2e8f9f7	2621	#define PORT_PCR_ISF_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2622	#define PORT_PCR_ISF_SHIFT 24
<>	144:ef7eb2e8f9f7	2623	/* GPCLR Bit Fields */
<>	144:ef7eb2e8f9f7	2624	#define PORT_GPCLR_GPWD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	2625	#define PORT_GPCLR_GPWD_SHIFT 0
<>	144:ef7eb2e8f9f7	2626	#define PORT_GPCLR_GPWD(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCLR_GPWD_SHIFT))&PORT_GPCLR_GPWD_MASK)
<>	144:ef7eb2e8f9f7	2627	#define PORT_GPCLR_GPWE_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	2628	#define PORT_GPCLR_GPWE_SHIFT 16
<>	144:ef7eb2e8f9f7	2629	#define PORT_GPCLR_GPWE(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCLR_GPWE_SHIFT))&PORT_GPCLR_GPWE_MASK)
<>	144:ef7eb2e8f9f7	2630	/* GPCHR Bit Fields */
<>	144:ef7eb2e8f9f7	2631	#define PORT_GPCHR_GPWD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	2632	#define PORT_GPCHR_GPWD_SHIFT 0
<>	144:ef7eb2e8f9f7	2633	#define PORT_GPCHR_GPWD(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCHR_GPWD_SHIFT))&PORT_GPCHR_GPWD_MASK)
<>	144:ef7eb2e8f9f7	2634	#define PORT_GPCHR_GPWE_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	2635	#define PORT_GPCHR_GPWE_SHIFT 16
<>	144:ef7eb2e8f9f7	2636	#define PORT_GPCHR_GPWE(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCHR_GPWE_SHIFT))&PORT_GPCHR_GPWE_MASK)
<>	144:ef7eb2e8f9f7	2637	/* ISFR Bit Fields */
<>	144:ef7eb2e8f9f7	2638	#define PORT_ISFR_ISF_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2639	#define PORT_ISFR_ISF_SHIFT 0
<>	144:ef7eb2e8f9f7	2640	#define PORT_ISFR_ISF(x) (((uint32_t)(((uint32_t)(x))<<PORT_ISFR_ISF_SHIFT))&PORT_ISFR_ISF_MASK)
<>	144:ef7eb2e8f9f7	2641
<>	144:ef7eb2e8f9f7	2642	/**
<>	144:ef7eb2e8f9f7	2643	* @}
<>	144:ef7eb2e8f9f7	2644	/ / end of group PORT_Register_Masks */
<>	144:ef7eb2e8f9f7	2645
<>	144:ef7eb2e8f9f7	2646
<>	144:ef7eb2e8f9f7	2647	/* PORT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2648	/** Peripheral PORTA base address */
<>	144:ef7eb2e8f9f7	2649	#define PORTA_BASE (0x40049000u)
<>	144:ef7eb2e8f9f7	2650	/** Peripheral PORTA base pointer */
<>	144:ef7eb2e8f9f7	2651	#define PORTA ((PORT_Type *)PORTA_BASE)
<>	144:ef7eb2e8f9f7	2652	/** Peripheral PORTB base address */
<>	144:ef7eb2e8f9f7	2653	#define PORTB_BASE (0x4004A000u)
<>	144:ef7eb2e8f9f7	2654	/** Peripheral PORTB base pointer */
<>	144:ef7eb2e8f9f7	2655	#define PORTB ((PORT_Type *)PORTB_BASE)
<>	144:ef7eb2e8f9f7	2656	/** Peripheral PORTC base address */
<>	144:ef7eb2e8f9f7	2657	#define PORTC_BASE (0x4004B000u)
<>	144:ef7eb2e8f9f7	2658	/** Peripheral PORTC base pointer */
<>	144:ef7eb2e8f9f7	2659	#define PORTC ((PORT_Type *)PORTC_BASE)
<>	144:ef7eb2e8f9f7	2660	/** Peripheral PORTD base address */
<>	144:ef7eb2e8f9f7	2661	#define PORTD_BASE (0x4004C000u)
<>	144:ef7eb2e8f9f7	2662	/** Peripheral PORTD base pointer */
<>	144:ef7eb2e8f9f7	2663	#define PORTD ((PORT_Type *)PORTD_BASE)
<>	144:ef7eb2e8f9f7	2664	/** Peripheral PORTE base address */
<>	144:ef7eb2e8f9f7	2665	#define PORTE_BASE (0x4004D000u)
<>	144:ef7eb2e8f9f7	2666	/** Peripheral PORTE base pointer */
<>	144:ef7eb2e8f9f7	2667	#define PORTE ((PORT_Type *)PORTE_BASE)
<>	144:ef7eb2e8f9f7	2668	/** Array initializer of PORT peripheral base pointers */
<>	144:ef7eb2e8f9f7	2669	#define PORT_BASES { PORTA, PORTB, PORTC, PORTD, PORTE }
<>	144:ef7eb2e8f9f7	2670
<>	144:ef7eb2e8f9f7	2671	/**
<>	144:ef7eb2e8f9f7	2672	* @}
<>	144:ef7eb2e8f9f7	2673	/ / end of group PORT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2674
<>	144:ef7eb2e8f9f7	2675
<>	144:ef7eb2e8f9f7	2676	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2677	-- RCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2678	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2679
<>	144:ef7eb2e8f9f7	2680	/**
<>	144:ef7eb2e8f9f7	2681	* @addtogroup RCM_Peripheral_Access_Layer RCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2682	* @{
<>	144:ef7eb2e8f9f7	2683	*/
<>	144:ef7eb2e8f9f7	2684
<>	144:ef7eb2e8f9f7	2685	/** RCM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2686	typedef struct {
<>	144:ef7eb2e8f9f7	2687	__I uint8_t SRS0; /*< System Reset Status Register 0, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2688	__I uint8_t SRS1; /*< System Reset Status Register 1, offset: 0x1 /
<>	144:ef7eb2e8f9f7	2689	uint8_t RESERVED_0[2];
<>	144:ef7eb2e8f9f7	2690	__IO uint8_t RPFC; /*< Reset Pin Filter Control register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2691	__IO uint8_t RPFW; /*< Reset Pin Filter Width register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	2692	} RCM_Type;
<>	144:ef7eb2e8f9f7	2693
<>	144:ef7eb2e8f9f7	2694	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2695	-- RCM Register Masks
<>	144:ef7eb2e8f9f7	2696	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2697
<>	144:ef7eb2e8f9f7	2698	/**
<>	144:ef7eb2e8f9f7	2699	* @addtogroup RCM_Register_Masks RCM Register Masks
<>	144:ef7eb2e8f9f7	2700	* @{
<>	144:ef7eb2e8f9f7	2701	*/
<>	144:ef7eb2e8f9f7	2702
<>	144:ef7eb2e8f9f7	2703	/* SRS0 Bit Fields */
<>	144:ef7eb2e8f9f7	2704	#define RCM_SRS0_WAKEUP_MASK 0x1u
<>	144:ef7eb2e8f9f7	2705	#define RCM_SRS0_WAKEUP_SHIFT 0
<>	144:ef7eb2e8f9f7	2706	#define RCM_SRS0_LVD_MASK 0x2u
<>	144:ef7eb2e8f9f7	2707	#define RCM_SRS0_LVD_SHIFT 1
<>	144:ef7eb2e8f9f7	2708	#define RCM_SRS0_LOC_MASK 0x4u
<>	144:ef7eb2e8f9f7	2709	#define RCM_SRS0_LOC_SHIFT 2
<>	144:ef7eb2e8f9f7	2710	#define RCM_SRS0_LOL_MASK 0x8u
<>	144:ef7eb2e8f9f7	2711	#define RCM_SRS0_LOL_SHIFT 3
<>	144:ef7eb2e8f9f7	2712	#define RCM_SRS0_WDOG_MASK 0x20u
<>	144:ef7eb2e8f9f7	2713	#define RCM_SRS0_WDOG_SHIFT 5
<>	144:ef7eb2e8f9f7	2714	#define RCM_SRS0_PIN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2715	#define RCM_SRS0_PIN_SHIFT 6
<>	144:ef7eb2e8f9f7	2716	#define RCM_SRS0_POR_MASK 0x80u
<>	144:ef7eb2e8f9f7	2717	#define RCM_SRS0_POR_SHIFT 7
<>	144:ef7eb2e8f9f7	2718	/* SRS1 Bit Fields */
<>	144:ef7eb2e8f9f7	2719	#define RCM_SRS1_LOCKUP_MASK 0x2u
<>	144:ef7eb2e8f9f7	2720	#define RCM_SRS1_LOCKUP_SHIFT 1
<>	144:ef7eb2e8f9f7	2721	#define RCM_SRS1_SW_MASK 0x4u
<>	144:ef7eb2e8f9f7	2722	#define RCM_SRS1_SW_SHIFT 2
<>	144:ef7eb2e8f9f7	2723	#define RCM_SRS1_MDM_AP_MASK 0x8u
<>	144:ef7eb2e8f9f7	2724	#define RCM_SRS1_MDM_AP_SHIFT 3
<>	144:ef7eb2e8f9f7	2725	#define RCM_SRS1_SACKERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	2726	#define RCM_SRS1_SACKERR_SHIFT 5
<>	144:ef7eb2e8f9f7	2727	/* RPFC Bit Fields */
<>	144:ef7eb2e8f9f7	2728	#define RCM_RPFC_RSTFLTSRW_MASK 0x3u
<>	144:ef7eb2e8f9f7	2729	#define RCM_RPFC_RSTFLTSRW_SHIFT 0
<>	144:ef7eb2e8f9f7	2730	#define RCM_RPFC_RSTFLTSRW(x) (((uint8_t)(((uint8_t)(x))<<RCM_RPFC_RSTFLTSRW_SHIFT))&RCM_RPFC_RSTFLTSRW_MASK)
<>	144:ef7eb2e8f9f7	2731	#define RCM_RPFC_RSTFLTSS_MASK 0x4u
<>	144:ef7eb2e8f9f7	2732	#define RCM_RPFC_RSTFLTSS_SHIFT 2
<>	144:ef7eb2e8f9f7	2733	/* RPFW Bit Fields */
<>	144:ef7eb2e8f9f7	2734	#define RCM_RPFW_RSTFLTSEL_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2735	#define RCM_RPFW_RSTFLTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	2736	#define RCM_RPFW_RSTFLTSEL(x) (((uint8_t)(((uint8_t)(x))<<RCM_RPFW_RSTFLTSEL_SHIFT))&RCM_RPFW_RSTFLTSEL_MASK)
<>	144:ef7eb2e8f9f7	2737
<>	144:ef7eb2e8f9f7	2738	/**
<>	144:ef7eb2e8f9f7	2739	* @}
<>	144:ef7eb2e8f9f7	2740	/ / end of group RCM_Register_Masks */
<>	144:ef7eb2e8f9f7	2741
<>	144:ef7eb2e8f9f7	2742
<>	144:ef7eb2e8f9f7	2743	/* RCM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2744	/** Peripheral RCM base address */
<>	144:ef7eb2e8f9f7	2745	#define RCM_BASE (0x4007F000u)
<>	144:ef7eb2e8f9f7	2746	/** Peripheral RCM base pointer */
<>	144:ef7eb2e8f9f7	2747	#define RCM ((RCM_Type *)RCM_BASE)
<>	144:ef7eb2e8f9f7	2748	/** Array initializer of RCM peripheral base pointers */
<>	144:ef7eb2e8f9f7	2749	#define RCM_BASES { RCM }
<>	144:ef7eb2e8f9f7	2750
<>	144:ef7eb2e8f9f7	2751	/**
<>	144:ef7eb2e8f9f7	2752	* @}
<>	144:ef7eb2e8f9f7	2753	/ / end of group RCM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2754
<>	144:ef7eb2e8f9f7	2755
<>	144:ef7eb2e8f9f7	2756	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2757	-- ROM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2758	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2759
<>	144:ef7eb2e8f9f7	2760	/**
<>	144:ef7eb2e8f9f7	2761	* @addtogroup ROM_Peripheral_Access_Layer ROM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2762	* @{
<>	144:ef7eb2e8f9f7	2763	*/
<>	144:ef7eb2e8f9f7	2764
<>	144:ef7eb2e8f9f7	2765	/** ROM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2766	typedef struct {
<>	144:ef7eb2e8f9f7	2767	__I uint32_t ENTRY[3]; /*< Entry, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2768	__I uint32_t TABLEMARK; /*< End of Table Marker Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2769	uint8_t RESERVED_0[4028];
<>	144:ef7eb2e8f9f7	2770	__I uint32_t SYSACCESS; /*< System Access Register, offset: 0xFCC /
<>	144:ef7eb2e8f9f7	2771	__I uint32_t PERIPHID4; /*< Peripheral ID Register, offset: 0xFD0 /
<>	144:ef7eb2e8f9f7	2772	__I uint32_t PERIPHID5; /*< Peripheral ID Register, offset: 0xFD4 /
<>	144:ef7eb2e8f9f7	2773	__I uint32_t PERIPHID6; /*< Peripheral ID Register, offset: 0xFD8 /
<>	144:ef7eb2e8f9f7	2774	__I uint32_t PERIPHID7; /*< Peripheral ID Register, offset: 0xFDC /
<>	144:ef7eb2e8f9f7	2775	__I uint32_t PERIPHID0; /*< Peripheral ID Register, offset: 0xFE0 /
<>	144:ef7eb2e8f9f7	2776	__I uint32_t PERIPHID1; /*< Peripheral ID Register, offset: 0xFE4 /
<>	144:ef7eb2e8f9f7	2777	__I uint32_t PERIPHID2; /*< Peripheral ID Register, offset: 0xFE8 /
<>	144:ef7eb2e8f9f7	2778	__I uint32_t PERIPHID3; /*< Peripheral ID Register, offset: 0xFEC /
<>	144:ef7eb2e8f9f7	2779	__I uint32_t COMPID[4]; /*< Component ID Register, array offset: 0xFF0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2780	} ROM_Type;
<>	144:ef7eb2e8f9f7	2781
<>	144:ef7eb2e8f9f7	2782	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2783	-- ROM Register Masks
<>	144:ef7eb2e8f9f7	2784	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2785
<>	144:ef7eb2e8f9f7	2786	/**
<>	144:ef7eb2e8f9f7	2787	* @addtogroup ROM_Register_Masks ROM Register Masks
<>	144:ef7eb2e8f9f7	2788	* @{
<>	144:ef7eb2e8f9f7	2789	*/
<>	144:ef7eb2e8f9f7	2790
<>	144:ef7eb2e8f9f7	2791	/* ENTRY Bit Fields */
<>	144:ef7eb2e8f9f7	2792	#define ROM_ENTRY_ENTRY_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2793	#define ROM_ENTRY_ENTRY_SHIFT 0
<>	144:ef7eb2e8f9f7	2794	#define ROM_ENTRY_ENTRY(x) (((uint32_t)(((uint32_t)(x))<<ROM_ENTRY_ENTRY_SHIFT))&ROM_ENTRY_ENTRY_MASK)
<>	144:ef7eb2e8f9f7	2795	/* TABLEMARK Bit Fields */
<>	144:ef7eb2e8f9f7	2796	#define ROM_TABLEMARK_MARK_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2797	#define ROM_TABLEMARK_MARK_SHIFT 0
<>	144:ef7eb2e8f9f7	2798	#define ROM_TABLEMARK_MARK(x) (((uint32_t)(((uint32_t)(x))<<ROM_TABLEMARK_MARK_SHIFT))&ROM_TABLEMARK_MARK_MASK)
<>	144:ef7eb2e8f9f7	2799	/* SYSACCESS Bit Fields */
<>	144:ef7eb2e8f9f7	2800	#define ROM_SYSACCESS_SYSACCESS_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2801	#define ROM_SYSACCESS_SYSACCESS_SHIFT 0
<>	144:ef7eb2e8f9f7	2802	#define ROM_SYSACCESS_SYSACCESS(x) (((uint32_t)(((uint32_t)(x))<<ROM_SYSACCESS_SYSACCESS_SHIFT))&ROM_SYSACCESS_SYSACCESS_MASK)
<>	144:ef7eb2e8f9f7	2803	/* PERIPHID4 Bit Fields */
<>	144:ef7eb2e8f9f7	2804	#define ROM_PERIPHID4_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2805	#define ROM_PERIPHID4_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2806	#define ROM_PERIPHID4_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID4_PERIPHID_SHIFT))&ROM_PERIPHID4_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2807	/* PERIPHID5 Bit Fields */
<>	144:ef7eb2e8f9f7	2808	#define ROM_PERIPHID5_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2809	#define ROM_PERIPHID5_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2810	#define ROM_PERIPHID5_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID5_PERIPHID_SHIFT))&ROM_PERIPHID5_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2811	/* PERIPHID6 Bit Fields */
<>	144:ef7eb2e8f9f7	2812	#define ROM_PERIPHID6_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2813	#define ROM_PERIPHID6_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2814	#define ROM_PERIPHID6_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID6_PERIPHID_SHIFT))&ROM_PERIPHID6_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2815	/* PERIPHID7 Bit Fields */
<>	144:ef7eb2e8f9f7	2816	#define ROM_PERIPHID7_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2817	#define ROM_PERIPHID7_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2818	#define ROM_PERIPHID7_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID7_PERIPHID_SHIFT))&ROM_PERIPHID7_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2819	/* PERIPHID0 Bit Fields */
<>	144:ef7eb2e8f9f7	2820	#define ROM_PERIPHID0_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2821	#define ROM_PERIPHID0_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2822	#define ROM_PERIPHID0_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID0_PERIPHID_SHIFT))&ROM_PERIPHID0_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2823	/* PERIPHID1 Bit Fields */
<>	144:ef7eb2e8f9f7	2824	#define ROM_PERIPHID1_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2825	#define ROM_PERIPHID1_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2826	#define ROM_PERIPHID1_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID1_PERIPHID_SHIFT))&ROM_PERIPHID1_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2827	/* PERIPHID2 Bit Fields */
<>	144:ef7eb2e8f9f7	2828	#define ROM_PERIPHID2_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2829	#define ROM_PERIPHID2_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2830	#define ROM_PERIPHID2_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID2_PERIPHID_SHIFT))&ROM_PERIPHID2_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2831	/* PERIPHID3 Bit Fields */
<>	144:ef7eb2e8f9f7	2832	#define ROM_PERIPHID3_PERIPHID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2833	#define ROM_PERIPHID3_PERIPHID_SHIFT 0
<>	144:ef7eb2e8f9f7	2834	#define ROM_PERIPHID3_PERIPHID(x) (((uint32_t)(((uint32_t)(x))<<ROM_PERIPHID3_PERIPHID_SHIFT))&ROM_PERIPHID3_PERIPHID_MASK)
<>	144:ef7eb2e8f9f7	2835	/* COMPID Bit Fields */
<>	144:ef7eb2e8f9f7	2836	#define ROM_COMPID_COMPID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2837	#define ROM_COMPID_COMPID_SHIFT 0
<>	144:ef7eb2e8f9f7	2838	#define ROM_COMPID_COMPID(x) (((uint32_t)(((uint32_t)(x))<<ROM_COMPID_COMPID_SHIFT))&ROM_COMPID_COMPID_MASK)
<>	144:ef7eb2e8f9f7	2839
<>	144:ef7eb2e8f9f7	2840	/**
<>	144:ef7eb2e8f9f7	2841	* @}
<>	144:ef7eb2e8f9f7	2842	/ / end of group ROM_Register_Masks */
<>	144:ef7eb2e8f9f7	2843
<>	144:ef7eb2e8f9f7	2844
<>	144:ef7eb2e8f9f7	2845	/* ROM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2846	/** Peripheral ROM base address */
<>	144:ef7eb2e8f9f7	2847	#define ROM_BASE (0xF0002000u)
<>	144:ef7eb2e8f9f7	2848	/** Peripheral ROM base pointer */
<>	144:ef7eb2e8f9f7	2849	#define ROM ((ROM_Type *)ROM_BASE)
<>	144:ef7eb2e8f9f7	2850	/** Array initializer of ROM peripheral base pointers */
<>	144:ef7eb2e8f9f7	2851	#define ROM_BASES { ROM }
<>	144:ef7eb2e8f9f7	2852
<>	144:ef7eb2e8f9f7	2853	/**
<>	144:ef7eb2e8f9f7	2854	* @}
<>	144:ef7eb2e8f9f7	2855	/ / end of group ROM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2856
<>	144:ef7eb2e8f9f7	2857
<>	144:ef7eb2e8f9f7	2858	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2859	-- RTC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2860	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2861
<>	144:ef7eb2e8f9f7	2862	/**
<>	144:ef7eb2e8f9f7	2863	* @addtogroup RTC_Peripheral_Access_Layer RTC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2864	* @{
<>	144:ef7eb2e8f9f7	2865	*/
<>	144:ef7eb2e8f9f7	2866
<>	144:ef7eb2e8f9f7	2867	/** RTC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2868	typedef struct {
<>	144:ef7eb2e8f9f7	2869	__IO uint32_t TSR; /*< RTC Time Seconds Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2870	__IO uint32_t TPR; /*< RTC Time Prescaler Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2871	__IO uint32_t TAR; /*< RTC Time Alarm Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2872	__IO uint32_t TCR; /*< RTC Time Compensation Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2873	__IO uint32_t CR; /*< RTC Control Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	2874	__IO uint32_t SR; /*< RTC Status Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	2875	__IO uint32_t LR; /*< RTC Lock Register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	2876	__IO uint32_t IER; /*< RTC Interrupt Enable Register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	2877	} RTC_Type;
<>	144:ef7eb2e8f9f7	2878
<>	144:ef7eb2e8f9f7	2879	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2880	-- RTC Register Masks
<>	144:ef7eb2e8f9f7	2881	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2882
<>	144:ef7eb2e8f9f7	2883	/**
<>	144:ef7eb2e8f9f7	2884	* @addtogroup RTC_Register_Masks RTC Register Masks
<>	144:ef7eb2e8f9f7	2885	* @{
<>	144:ef7eb2e8f9f7	2886	*/
<>	144:ef7eb2e8f9f7	2887
<>	144:ef7eb2e8f9f7	2888	/* TSR Bit Fields */
<>	144:ef7eb2e8f9f7	2889	#define RTC_TSR_TSR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2890	#define RTC_TSR_TSR_SHIFT 0
<>	144:ef7eb2e8f9f7	2891	#define RTC_TSR_TSR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TSR_TSR_SHIFT))&RTC_TSR_TSR_MASK)
<>	144:ef7eb2e8f9f7	2892	/* TPR Bit Fields */
<>	144:ef7eb2e8f9f7	2893	#define RTC_TPR_TPR_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	2894	#define RTC_TPR_TPR_SHIFT 0
<>	144:ef7eb2e8f9f7	2895	#define RTC_TPR_TPR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TPR_TPR_SHIFT))&RTC_TPR_TPR_MASK)
<>	144:ef7eb2e8f9f7	2896	/* TAR Bit Fields */
<>	144:ef7eb2e8f9f7	2897	#define RTC_TAR_TAR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2898	#define RTC_TAR_TAR_SHIFT 0
<>	144:ef7eb2e8f9f7	2899	#define RTC_TAR_TAR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TAR_TAR_SHIFT))&RTC_TAR_TAR_MASK)
<>	144:ef7eb2e8f9f7	2900	/* TCR Bit Fields */
<>	144:ef7eb2e8f9f7	2901	#define RTC_TCR_TCR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2902	#define RTC_TCR_TCR_SHIFT 0
<>	144:ef7eb2e8f9f7	2903	#define RTC_TCR_TCR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_TCR_SHIFT))&RTC_TCR_TCR_MASK)
<>	144:ef7eb2e8f9f7	2904	#define RTC_TCR_CIR_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	2905	#define RTC_TCR_CIR_SHIFT 8
<>	144:ef7eb2e8f9f7	2906	#define RTC_TCR_CIR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_CIR_SHIFT))&RTC_TCR_CIR_MASK)
<>	144:ef7eb2e8f9f7	2907	#define RTC_TCR_TCV_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	2908	#define RTC_TCR_TCV_SHIFT 16
<>	144:ef7eb2e8f9f7	2909	#define RTC_TCR_TCV(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_TCV_SHIFT))&RTC_TCR_TCV_MASK)
<>	144:ef7eb2e8f9f7	2910	#define RTC_TCR_CIC_MASK 0xFF000000u
<>	144:ef7eb2e8f9f7	2911	#define RTC_TCR_CIC_SHIFT 24
<>	144:ef7eb2e8f9f7	2912	#define RTC_TCR_CIC(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_CIC_SHIFT))&RTC_TCR_CIC_MASK)
<>	144:ef7eb2e8f9f7	2913	/* CR Bit Fields */
<>	144:ef7eb2e8f9f7	2914	#define RTC_CR_SWR_MASK 0x1u
<>	144:ef7eb2e8f9f7	2915	#define RTC_CR_SWR_SHIFT 0
<>	144:ef7eb2e8f9f7	2916	#define RTC_CR_WPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2917	#define RTC_CR_WPE_SHIFT 1
<>	144:ef7eb2e8f9f7	2918	#define RTC_CR_SUP_MASK 0x4u
<>	144:ef7eb2e8f9f7	2919	#define RTC_CR_SUP_SHIFT 2
<>	144:ef7eb2e8f9f7	2920	#define RTC_CR_UM_MASK 0x8u
<>	144:ef7eb2e8f9f7	2921	#define RTC_CR_UM_SHIFT 3
<>	144:ef7eb2e8f9f7	2922	#define RTC_CR_OSCE_MASK 0x100u
<>	144:ef7eb2e8f9f7	2923	#define RTC_CR_OSCE_SHIFT 8
<>	144:ef7eb2e8f9f7	2924	#define RTC_CR_CLKO_MASK 0x200u
<>	144:ef7eb2e8f9f7	2925	#define RTC_CR_CLKO_SHIFT 9
<>	144:ef7eb2e8f9f7	2926	#define RTC_CR_SC16P_MASK 0x400u
<>	144:ef7eb2e8f9f7	2927	#define RTC_CR_SC16P_SHIFT 10
<>	144:ef7eb2e8f9f7	2928	#define RTC_CR_SC8P_MASK 0x800u
<>	144:ef7eb2e8f9f7	2929	#define RTC_CR_SC8P_SHIFT 11
<>	144:ef7eb2e8f9f7	2930	#define RTC_CR_SC4P_MASK 0x1000u
<>	144:ef7eb2e8f9f7	2931	#define RTC_CR_SC4P_SHIFT 12
<>	144:ef7eb2e8f9f7	2932	#define RTC_CR_SC2P_MASK 0x2000u
<>	144:ef7eb2e8f9f7	2933	#define RTC_CR_SC2P_SHIFT 13
<>	144:ef7eb2e8f9f7	2934	/* SR Bit Fields */
<>	144:ef7eb2e8f9f7	2935	#define RTC_SR_TIF_MASK 0x1u
<>	144:ef7eb2e8f9f7	2936	#define RTC_SR_TIF_SHIFT 0
<>	144:ef7eb2e8f9f7	2937	#define RTC_SR_TOF_MASK 0x2u
<>	144:ef7eb2e8f9f7	2938	#define RTC_SR_TOF_SHIFT 1
<>	144:ef7eb2e8f9f7	2939	#define RTC_SR_TAF_MASK 0x4u
<>	144:ef7eb2e8f9f7	2940	#define RTC_SR_TAF_SHIFT 2
<>	144:ef7eb2e8f9f7	2941	#define RTC_SR_TCE_MASK 0x10u
<>	144:ef7eb2e8f9f7	2942	#define RTC_SR_TCE_SHIFT 4
<>	144:ef7eb2e8f9f7	2943	/* LR Bit Fields */
<>	144:ef7eb2e8f9f7	2944	#define RTC_LR_TCL_MASK 0x8u
<>	144:ef7eb2e8f9f7	2945	#define RTC_LR_TCL_SHIFT 3
<>	144:ef7eb2e8f9f7	2946	#define RTC_LR_CRL_MASK 0x10u
<>	144:ef7eb2e8f9f7	2947	#define RTC_LR_CRL_SHIFT 4
<>	144:ef7eb2e8f9f7	2948	#define RTC_LR_SRL_MASK 0x20u
<>	144:ef7eb2e8f9f7	2949	#define RTC_LR_SRL_SHIFT 5
<>	144:ef7eb2e8f9f7	2950	#define RTC_LR_LRL_MASK 0x40u
<>	144:ef7eb2e8f9f7	2951	#define RTC_LR_LRL_SHIFT 6
<>	144:ef7eb2e8f9f7	2952	/* IER Bit Fields */
<>	144:ef7eb2e8f9f7	2953	#define RTC_IER_TIIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2954	#define RTC_IER_TIIE_SHIFT 0
<>	144:ef7eb2e8f9f7	2955	#define RTC_IER_TOIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2956	#define RTC_IER_TOIE_SHIFT 1
<>	144:ef7eb2e8f9f7	2957	#define RTC_IER_TAIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	2958	#define RTC_IER_TAIE_SHIFT 2
<>	144:ef7eb2e8f9f7	2959	#define RTC_IER_TSIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	2960	#define RTC_IER_TSIE_SHIFT 4
<>	144:ef7eb2e8f9f7	2961	#define RTC_IER_WPON_MASK 0x80u
<>	144:ef7eb2e8f9f7	2962	#define RTC_IER_WPON_SHIFT 7
<>	144:ef7eb2e8f9f7	2963
<>	144:ef7eb2e8f9f7	2964	/**
<>	144:ef7eb2e8f9f7	2965	* @}
<>	144:ef7eb2e8f9f7	2966	/ / end of group RTC_Register_Masks */
<>	144:ef7eb2e8f9f7	2967
<>	144:ef7eb2e8f9f7	2968
<>	144:ef7eb2e8f9f7	2969	/* RTC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2970	/** Peripheral RTC base address */
<>	144:ef7eb2e8f9f7	2971	#define RTC_BASE (0x4003D000u)
<>	144:ef7eb2e8f9f7	2972	/** Peripheral RTC base pointer */
<>	144:ef7eb2e8f9f7	2973	#define RTC ((RTC_Type *)RTC_BASE)
<>	144:ef7eb2e8f9f7	2974	/** Array initializer of RTC peripheral base pointers */
<>	144:ef7eb2e8f9f7	2975	#define RTC_BASES { RTC }
<>	144:ef7eb2e8f9f7	2976
<>	144:ef7eb2e8f9f7	2977	/**
<>	144:ef7eb2e8f9f7	2978	* @}
<>	144:ef7eb2e8f9f7	2979	/ / end of group RTC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2980
<>	144:ef7eb2e8f9f7	2981
<>	144:ef7eb2e8f9f7	2982	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2983	-- SIM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2984	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2985
<>	144:ef7eb2e8f9f7	2986	/**
<>	144:ef7eb2e8f9f7	2987	* @addtogroup SIM_Peripheral_Access_Layer SIM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2988	* @{
<>	144:ef7eb2e8f9f7	2989	*/
<>	144:ef7eb2e8f9f7	2990
<>	144:ef7eb2e8f9f7	2991	/** SIM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2992	typedef struct {
<>	144:ef7eb2e8f9f7	2993	__IO uint32_t SOPT1; /*< System Options Register 1, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2994	__IO uint32_t SOPT1CFG; /*< SOPT1 Configuration Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2995	uint8_t RESERVED_0[4092];
<>	144:ef7eb2e8f9f7	2996	__IO uint32_t SOPT2; /*< System Options Register 2, offset: 0x1004 /
<>	144:ef7eb2e8f9f7	2997	uint8_t RESERVED_1[4];
<>	144:ef7eb2e8f9f7	2998	__IO uint32_t SOPT4; /*< System Options Register 4, offset: 0x100C /
<>	144:ef7eb2e8f9f7	2999	__IO uint32_t SOPT5; /*< System Options Register 5, offset: 0x1010 /
<>	144:ef7eb2e8f9f7	3000	uint8_t RESERVED_2[4];
<>	144:ef7eb2e8f9f7	3001	__IO uint32_t SOPT7; /*< System Options Register 7, offset: 0x1018 /
<>	144:ef7eb2e8f9f7	3002	uint8_t RESERVED_3[8];
<>	144:ef7eb2e8f9f7	3003	__I uint32_t SDID; /*< System Device Identification Register, offset: 0x1024 /
<>	144:ef7eb2e8f9f7	3004	uint8_t RESERVED_4[12];
<>	144:ef7eb2e8f9f7	3005	__IO uint32_t SCGC4; /*< System Clock Gating Control Register 4, offset: 0x1034 /
<>	144:ef7eb2e8f9f7	3006	__IO uint32_t SCGC5; /*< System Clock Gating Control Register 5, offset: 0x1038 /
<>	144:ef7eb2e8f9f7	3007	__IO uint32_t SCGC6; /*< System Clock Gating Control Register 6, offset: 0x103C /
<>	144:ef7eb2e8f9f7	3008	__IO uint32_t SCGC7; /*< System Clock Gating Control Register 7, offset: 0x1040 /
<>	144:ef7eb2e8f9f7	3009	__IO uint32_t CLKDIV1; /*< System Clock Divider Register 1, offset: 0x1044 /
<>	144:ef7eb2e8f9f7	3010	uint8_t RESERVED_5[4];
<>	144:ef7eb2e8f9f7	3011	__IO uint32_t FCFG1; /*< Flash Configuration Register 1, offset: 0x104C /
<>	144:ef7eb2e8f9f7	3012	__I uint32_t FCFG2; /*< Flash Configuration Register 2, offset: 0x1050 /
<>	144:ef7eb2e8f9f7	3013	uint8_t RESERVED_6[4];
<>	144:ef7eb2e8f9f7	3014	__I uint32_t UIDMH; /*< Unique Identification Register Mid-High, offset: 0x1058 /
<>	144:ef7eb2e8f9f7	3015	__I uint32_t UIDML; /*< Unique Identification Register Mid Low, offset: 0x105C /
<>	144:ef7eb2e8f9f7	3016	__I uint32_t UIDL; /*< Unique Identification Register Low, offset: 0x1060 /
<>	144:ef7eb2e8f9f7	3017	uint8_t RESERVED_7[156];
<>	144:ef7eb2e8f9f7	3018	__IO uint32_t COPC; /*< COP Control Register, offset: 0x1100 /
<>	144:ef7eb2e8f9f7	3019	__O uint32_t SRVCOP; /*< Service COP Register, offset: 0x1104 /
<>	144:ef7eb2e8f9f7	3020	} SIM_Type;
<>	144:ef7eb2e8f9f7	3021
<>	144:ef7eb2e8f9f7	3022	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3023	-- SIM Register Masks
<>	144:ef7eb2e8f9f7	3024	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3025
<>	144:ef7eb2e8f9f7	3026	/**
<>	144:ef7eb2e8f9f7	3027	* @addtogroup SIM_Register_Masks SIM Register Masks
<>	144:ef7eb2e8f9f7	3028	* @{
<>	144:ef7eb2e8f9f7	3029	*/
<>	144:ef7eb2e8f9f7	3030
<>	144:ef7eb2e8f9f7	3031	/* SOPT1 Bit Fields */
<>	144:ef7eb2e8f9f7	3032	#define SIM_SOPT1_OSC32KSEL_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	3033	#define SIM_SOPT1_OSC32KSEL_SHIFT 18
<>	144:ef7eb2e8f9f7	3034	#define SIM_SOPT1_OSC32KSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT1_OSC32KSEL_SHIFT))&SIM_SOPT1_OSC32KSEL_MASK)
<>	144:ef7eb2e8f9f7	3035	#define SIM_SOPT1_USBVSTBY_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	3036	#define SIM_SOPT1_USBVSTBY_SHIFT 29
<>	144:ef7eb2e8f9f7	3037	#define SIM_SOPT1_USBSSTBY_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	3038	#define SIM_SOPT1_USBSSTBY_SHIFT 30
<>	144:ef7eb2e8f9f7	3039	#define SIM_SOPT1_USBREGEN_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	3040	#define SIM_SOPT1_USBREGEN_SHIFT 31
<>	144:ef7eb2e8f9f7	3041	/* SOPT1CFG Bit Fields */
<>	144:ef7eb2e8f9f7	3042	#define SIM_SOPT1CFG_URWE_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	3043	#define SIM_SOPT1CFG_URWE_SHIFT 24
<>	144:ef7eb2e8f9f7	3044	#define SIM_SOPT1CFG_UVSWE_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	3045	#define SIM_SOPT1CFG_UVSWE_SHIFT 25
<>	144:ef7eb2e8f9f7	3046	#define SIM_SOPT1CFG_USSWE_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	3047	#define SIM_SOPT1CFG_USSWE_SHIFT 26
<>	144:ef7eb2e8f9f7	3048	/* SOPT2 Bit Fields */
<>	144:ef7eb2e8f9f7	3049	#define SIM_SOPT2_RTCCLKOUTSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	3050	#define SIM_SOPT2_RTCCLKOUTSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	3051	#define SIM_SOPT2_CLKOUTSEL_MASK 0xE0u
<>	144:ef7eb2e8f9f7	3052	#define SIM_SOPT2_CLKOUTSEL_SHIFT 5
<>	144:ef7eb2e8f9f7	3053	#define SIM_SOPT2_CLKOUTSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT2_CLKOUTSEL_SHIFT))&SIM_SOPT2_CLKOUTSEL_MASK)
<>	144:ef7eb2e8f9f7	3054	#define SIM_SOPT2_PLLFLLSEL_MASK 0x10000u
<>	144:ef7eb2e8f9f7	3055	#define SIM_SOPT2_PLLFLLSEL_SHIFT 16
<>	144:ef7eb2e8f9f7	3056	#define SIM_SOPT2_USBSRC_MASK 0x40000u
<>	144:ef7eb2e8f9f7	3057	#define SIM_SOPT2_USBSRC_SHIFT 18
<>	144:ef7eb2e8f9f7	3058	#define SIM_SOPT2_TPMSRC_MASK 0x3000000u
<>	144:ef7eb2e8f9f7	3059	#define SIM_SOPT2_TPMSRC_SHIFT 24
<>	144:ef7eb2e8f9f7	3060	#define SIM_SOPT2_TPMSRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT2_TPMSRC_SHIFT))&SIM_SOPT2_TPMSRC_MASK)
<>	144:ef7eb2e8f9f7	3061	#define SIM_SOPT2_UART0SRC_MASK 0xC000000u
<>	144:ef7eb2e8f9f7	3062	#define SIM_SOPT2_UART0SRC_SHIFT 26
<>	144:ef7eb2e8f9f7	3063	#define SIM_SOPT2_UART0SRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT2_UART0SRC_SHIFT))&SIM_SOPT2_UART0SRC_MASK)
<>	144:ef7eb2e8f9f7	3064	/* SOPT4 Bit Fields */
<>	144:ef7eb2e8f9f7	3065	#define SIM_SOPT4_TPM1CH0SRC_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	3066	#define SIM_SOPT4_TPM1CH0SRC_SHIFT 18
<>	144:ef7eb2e8f9f7	3067	#define SIM_SOPT4_TPM1CH0SRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT4_TPM1CH0SRC_SHIFT))&SIM_SOPT4_TPM1CH0SRC_MASK)
<>	144:ef7eb2e8f9f7	3068	#define SIM_SOPT4_TPM2CH0SRC_MASK 0x100000u
<>	144:ef7eb2e8f9f7	3069	#define SIM_SOPT4_TPM2CH0SRC_SHIFT 20
<>	144:ef7eb2e8f9f7	3070	#define SIM_SOPT4_TPM0CLKSEL_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	3071	#define SIM_SOPT4_TPM0CLKSEL_SHIFT 24
<>	144:ef7eb2e8f9f7	3072	#define SIM_SOPT4_TPM1CLKSEL_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	3073	#define SIM_SOPT4_TPM1CLKSEL_SHIFT 25
<>	144:ef7eb2e8f9f7	3074	#define SIM_SOPT4_TPM2CLKSEL_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	3075	#define SIM_SOPT4_TPM2CLKSEL_SHIFT 26
<>	144:ef7eb2e8f9f7	3076	/* SOPT5 Bit Fields */
<>	144:ef7eb2e8f9f7	3077	#define SIM_SOPT5_UART0TXSRC_MASK 0x3u
<>	144:ef7eb2e8f9f7	3078	#define SIM_SOPT5_UART0TXSRC_SHIFT 0
<>	144:ef7eb2e8f9f7	3079	#define SIM_SOPT5_UART0TXSRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT5_UART0TXSRC_SHIFT))&SIM_SOPT5_UART0TXSRC_MASK)
<>	144:ef7eb2e8f9f7	3080	#define SIM_SOPT5_UART0RXSRC_MASK 0x4u
<>	144:ef7eb2e8f9f7	3081	#define SIM_SOPT5_UART0RXSRC_SHIFT 2
<>	144:ef7eb2e8f9f7	3082	#define SIM_SOPT5_UART1TXSRC_MASK 0x30u
<>	144:ef7eb2e8f9f7	3083	#define SIM_SOPT5_UART1TXSRC_SHIFT 4
<>	144:ef7eb2e8f9f7	3084	#define SIM_SOPT5_UART1TXSRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT5_UART1TXSRC_SHIFT))&SIM_SOPT5_UART1TXSRC_MASK)
<>	144:ef7eb2e8f9f7	3085	#define SIM_SOPT5_UART1RXSRC_MASK 0x40u
<>	144:ef7eb2e8f9f7	3086	#define SIM_SOPT5_UART1RXSRC_SHIFT 6
<>	144:ef7eb2e8f9f7	3087	#define SIM_SOPT5_UART0ODE_MASK 0x10000u
<>	144:ef7eb2e8f9f7	3088	#define SIM_SOPT5_UART0ODE_SHIFT 16
<>	144:ef7eb2e8f9f7	3089	#define SIM_SOPT5_UART1ODE_MASK 0x20000u
<>	144:ef7eb2e8f9f7	3090	#define SIM_SOPT5_UART1ODE_SHIFT 17
<>	144:ef7eb2e8f9f7	3091	#define SIM_SOPT5_UART2ODE_MASK 0x40000u
<>	144:ef7eb2e8f9f7	3092	#define SIM_SOPT5_UART2ODE_SHIFT 18
<>	144:ef7eb2e8f9f7	3093	/* SOPT7 Bit Fields */
<>	144:ef7eb2e8f9f7	3094	#define SIM_SOPT7_ADC0TRGSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	3095	#define SIM_SOPT7_ADC0TRGSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	3096	#define SIM_SOPT7_ADC0TRGSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT7_ADC0TRGSEL_SHIFT))&SIM_SOPT7_ADC0TRGSEL_MASK)
<>	144:ef7eb2e8f9f7	3097	#define SIM_SOPT7_ADC0PRETRGSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	3098	#define SIM_SOPT7_ADC0PRETRGSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	3099	#define SIM_SOPT7_ADC0ALTTRGEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	3100	#define SIM_SOPT7_ADC0ALTTRGEN_SHIFT 7
<>	144:ef7eb2e8f9f7	3101	/* SDID Bit Fields */
<>	144:ef7eb2e8f9f7	3102	#define SIM_SDID_PINID_MASK 0xFu
<>	144:ef7eb2e8f9f7	3103	#define SIM_SDID_PINID_SHIFT 0
<>	144:ef7eb2e8f9f7	3104	#define SIM_SDID_PINID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_PINID_SHIFT))&SIM_SDID_PINID_MASK)
<>	144:ef7eb2e8f9f7	3105	#define SIM_SDID_DIEID_MASK 0xF80u
<>	144:ef7eb2e8f9f7	3106	#define SIM_SDID_DIEID_SHIFT 7
<>	144:ef7eb2e8f9f7	3107	#define SIM_SDID_DIEID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_DIEID_SHIFT))&SIM_SDID_DIEID_MASK)
<>	144:ef7eb2e8f9f7	3108	#define SIM_SDID_REVID_MASK 0xF000u
<>	144:ef7eb2e8f9f7	3109	#define SIM_SDID_REVID_SHIFT 12
<>	144:ef7eb2e8f9f7	3110	#define SIM_SDID_REVID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_REVID_SHIFT))&SIM_SDID_REVID_MASK)
<>	144:ef7eb2e8f9f7	3111	#define SIM_SDID_SRAMSIZE_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	3112	#define SIM_SDID_SRAMSIZE_SHIFT 16
<>	144:ef7eb2e8f9f7	3113	#define SIM_SDID_SRAMSIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_SRAMSIZE_SHIFT))&SIM_SDID_SRAMSIZE_MASK)
<>	144:ef7eb2e8f9f7	3114	#define SIM_SDID_SERIESID_MASK 0xF00000u
<>	144:ef7eb2e8f9f7	3115	#define SIM_SDID_SERIESID_SHIFT 20
<>	144:ef7eb2e8f9f7	3116	#define SIM_SDID_SERIESID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_SERIESID_SHIFT))&SIM_SDID_SERIESID_MASK)
<>	144:ef7eb2e8f9f7	3117	#define SIM_SDID_SUBFAMID_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	3118	#define SIM_SDID_SUBFAMID_SHIFT 24
<>	144:ef7eb2e8f9f7	3119	#define SIM_SDID_SUBFAMID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_SUBFAMID_SHIFT))&SIM_SDID_SUBFAMID_MASK)
<>	144:ef7eb2e8f9f7	3120	#define SIM_SDID_FAMID_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	3121	#define SIM_SDID_FAMID_SHIFT 28
<>	144:ef7eb2e8f9f7	3122	#define SIM_SDID_FAMID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_FAMID_SHIFT))&SIM_SDID_FAMID_MASK)
<>	144:ef7eb2e8f9f7	3123	/* SCGC4 Bit Fields */
<>	144:ef7eb2e8f9f7	3124	#define SIM_SCGC4_I2C0_MASK 0x40u
<>	144:ef7eb2e8f9f7	3125	#define SIM_SCGC4_I2C0_SHIFT 6
<>	144:ef7eb2e8f9f7	3126	#define SIM_SCGC4_I2C1_MASK 0x80u
<>	144:ef7eb2e8f9f7	3127	#define SIM_SCGC4_I2C1_SHIFT 7
<>	144:ef7eb2e8f9f7	3128	#define SIM_SCGC4_UART0_MASK 0x400u
<>	144:ef7eb2e8f9f7	3129	#define SIM_SCGC4_UART0_SHIFT 10
<>	144:ef7eb2e8f9f7	3130	#define SIM_SCGC4_UART1_MASK 0x800u
<>	144:ef7eb2e8f9f7	3131	#define SIM_SCGC4_UART1_SHIFT 11
<>	144:ef7eb2e8f9f7	3132	#define SIM_SCGC4_UART2_MASK 0x1000u
<>	144:ef7eb2e8f9f7	3133	#define SIM_SCGC4_UART2_SHIFT 12
<>	144:ef7eb2e8f9f7	3134	#define SIM_SCGC4_USBOTG_MASK 0x40000u
<>	144:ef7eb2e8f9f7	3135	#define SIM_SCGC4_USBOTG_SHIFT 18
<>	144:ef7eb2e8f9f7	3136	#define SIM_SCGC4_CMP_MASK 0x80000u
<>	144:ef7eb2e8f9f7	3137	#define SIM_SCGC4_CMP_SHIFT 19
<>	144:ef7eb2e8f9f7	3138	#define SIM_SCGC4_SPI0_MASK 0x400000u
<>	144:ef7eb2e8f9f7	3139	#define SIM_SCGC4_SPI0_SHIFT 22
<>	144:ef7eb2e8f9f7	3140	#define SIM_SCGC4_SPI1_MASK 0x800000u
<>	144:ef7eb2e8f9f7	3141	#define SIM_SCGC4_SPI1_SHIFT 23
<>	144:ef7eb2e8f9f7	3142	/* SCGC5 Bit Fields */
<>	144:ef7eb2e8f9f7	3143	#define SIM_SCGC5_LPTMR_MASK 0x1u
<>	144:ef7eb2e8f9f7	3144	#define SIM_SCGC5_LPTMR_SHIFT 0
<>	144:ef7eb2e8f9f7	3145	#define SIM_SCGC5_TSI_MASK 0x20u
<>	144:ef7eb2e8f9f7	3146	#define SIM_SCGC5_TSI_SHIFT 5
<>	144:ef7eb2e8f9f7	3147	#define SIM_SCGC5_PORTA_MASK 0x200u
<>	144:ef7eb2e8f9f7	3148	#define SIM_SCGC5_PORTA_SHIFT 9
<>	144:ef7eb2e8f9f7	3149	#define SIM_SCGC5_PORTB_MASK 0x400u
<>	144:ef7eb2e8f9f7	3150	#define SIM_SCGC5_PORTB_SHIFT 10
<>	144:ef7eb2e8f9f7	3151	#define SIM_SCGC5_PORTC_MASK 0x800u
<>	144:ef7eb2e8f9f7	3152	#define SIM_SCGC5_PORTC_SHIFT 11
<>	144:ef7eb2e8f9f7	3153	#define SIM_SCGC5_PORTD_MASK 0x1000u
<>	144:ef7eb2e8f9f7	3154	#define SIM_SCGC5_PORTD_SHIFT 12
<>	144:ef7eb2e8f9f7	3155	#define SIM_SCGC5_PORTE_MASK 0x2000u
<>	144:ef7eb2e8f9f7	3156	#define SIM_SCGC5_PORTE_SHIFT 13
<>	144:ef7eb2e8f9f7	3157	/* SCGC6 Bit Fields */
<>	144:ef7eb2e8f9f7	3158	#define SIM_SCGC6_FTF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3159	#define SIM_SCGC6_FTF_SHIFT 0
<>	144:ef7eb2e8f9f7	3160	#define SIM_SCGC6_DMAMUX_MASK 0x2u
<>	144:ef7eb2e8f9f7	3161	#define SIM_SCGC6_DMAMUX_SHIFT 1
<>	144:ef7eb2e8f9f7	3162	#define SIM_SCGC6_I2S_MASK 0x8000u
<>	144:ef7eb2e8f9f7	3163	#define SIM_SCGC6_I2S_SHIFT 15
<>	144:ef7eb2e8f9f7	3164	#define SIM_SCGC6_PIT_MASK 0x800000u
<>	144:ef7eb2e8f9f7	3165	#define SIM_SCGC6_PIT_SHIFT 23
<>	144:ef7eb2e8f9f7	3166	#define SIM_SCGC6_TPM0_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	3167	#define SIM_SCGC6_TPM0_SHIFT 24
<>	144:ef7eb2e8f9f7	3168	#define SIM_SCGC6_TPM1_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	3169	#define SIM_SCGC6_TPM1_SHIFT 25
<>	144:ef7eb2e8f9f7	3170	#define SIM_SCGC6_TPM2_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	3171	#define SIM_SCGC6_TPM2_SHIFT 26
<>	144:ef7eb2e8f9f7	3172	#define SIM_SCGC6_ADC0_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	3173	#define SIM_SCGC6_ADC0_SHIFT 27
<>	144:ef7eb2e8f9f7	3174	#define SIM_SCGC6_RTC_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	3175	#define SIM_SCGC6_RTC_SHIFT 29
<>	144:ef7eb2e8f9f7	3176	#define SIM_SCGC6_DAC0_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	3177	#define SIM_SCGC6_DAC0_SHIFT 31
<>	144:ef7eb2e8f9f7	3178	/* SCGC7 Bit Fields */
<>	144:ef7eb2e8f9f7	3179	#define SIM_SCGC7_DMA_MASK 0x100u
<>	144:ef7eb2e8f9f7	3180	#define SIM_SCGC7_DMA_SHIFT 8
<>	144:ef7eb2e8f9f7	3181	/* CLKDIV1 Bit Fields */
<>	144:ef7eb2e8f9f7	3182	#define SIM_CLKDIV1_OUTDIV4_MASK 0x70000u
<>	144:ef7eb2e8f9f7	3183	#define SIM_CLKDIV1_OUTDIV4_SHIFT 16
<>	144:ef7eb2e8f9f7	3184	#define SIM_CLKDIV1_OUTDIV4(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV1_OUTDIV4_SHIFT))&SIM_CLKDIV1_OUTDIV4_MASK)
<>	144:ef7eb2e8f9f7	3185	#define SIM_CLKDIV1_OUTDIV1_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	3186	#define SIM_CLKDIV1_OUTDIV1_SHIFT 28
<>	144:ef7eb2e8f9f7	3187	#define SIM_CLKDIV1_OUTDIV1(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV1_OUTDIV1_SHIFT))&SIM_CLKDIV1_OUTDIV1_MASK)
<>	144:ef7eb2e8f9f7	3188	/* FCFG1 Bit Fields */
<>	144:ef7eb2e8f9f7	3189	#define SIM_FCFG1_FLASHDIS_MASK 0x1u
<>	144:ef7eb2e8f9f7	3190	#define SIM_FCFG1_FLASHDIS_SHIFT 0
<>	144:ef7eb2e8f9f7	3191	#define SIM_FCFG1_FLASHDOZE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3192	#define SIM_FCFG1_FLASHDOZE_SHIFT 1
<>	144:ef7eb2e8f9f7	3193	#define SIM_FCFG1_PFSIZE_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	3194	#define SIM_FCFG1_PFSIZE_SHIFT 24
<>	144:ef7eb2e8f9f7	3195	#define SIM_FCFG1_PFSIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG1_PFSIZE_SHIFT))&SIM_FCFG1_PFSIZE_MASK)
<>	144:ef7eb2e8f9f7	3196	/* FCFG2 Bit Fields */
<>	144:ef7eb2e8f9f7	3197	#define SIM_FCFG2_MAXADDR1_MASK 0x7F0000u
<>	144:ef7eb2e8f9f7	3198	#define SIM_FCFG2_MAXADDR1_SHIFT 16
<>	144:ef7eb2e8f9f7	3199	#define SIM_FCFG2_MAXADDR1(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG2_MAXADDR1_SHIFT))&SIM_FCFG2_MAXADDR1_MASK)
<>	144:ef7eb2e8f9f7	3200	#define SIM_FCFG2_MAXADDR0_MASK 0x7F000000u
<>	144:ef7eb2e8f9f7	3201	#define SIM_FCFG2_MAXADDR0_SHIFT 24
<>	144:ef7eb2e8f9f7	3202	#define SIM_FCFG2_MAXADDR0(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG2_MAXADDR0_SHIFT))&SIM_FCFG2_MAXADDR0_MASK)
<>	144:ef7eb2e8f9f7	3203	/* UIDMH Bit Fields */
<>	144:ef7eb2e8f9f7	3204	#define SIM_UIDMH_UID_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3205	#define SIM_UIDMH_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	3206	#define SIM_UIDMH_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDMH_UID_SHIFT))&SIM_UIDMH_UID_MASK)
<>	144:ef7eb2e8f9f7	3207	/* UIDML Bit Fields */
<>	144:ef7eb2e8f9f7	3208	#define SIM_UIDML_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3209	#define SIM_UIDML_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	3210	#define SIM_UIDML_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDML_UID_SHIFT))&SIM_UIDML_UID_MASK)
<>	144:ef7eb2e8f9f7	3211	/* UIDL Bit Fields */
<>	144:ef7eb2e8f9f7	3212	#define SIM_UIDL_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3213	#define SIM_UIDL_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	3214	#define SIM_UIDL_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDL_UID_SHIFT))&SIM_UIDL_UID_MASK)
<>	144:ef7eb2e8f9f7	3215	/* COPC Bit Fields */
<>	144:ef7eb2e8f9f7	3216	#define SIM_COPC_COPW_MASK 0x1u
<>	144:ef7eb2e8f9f7	3217	#define SIM_COPC_COPW_SHIFT 0
<>	144:ef7eb2e8f9f7	3218	#define SIM_COPC_COPCLKS_MASK 0x2u
<>	144:ef7eb2e8f9f7	3219	#define SIM_COPC_COPCLKS_SHIFT 1
<>	144:ef7eb2e8f9f7	3220	#define SIM_COPC_COPT_MASK 0xCu
<>	144:ef7eb2e8f9f7	3221	#define SIM_COPC_COPT_SHIFT 2
<>	144:ef7eb2e8f9f7	3222	#define SIM_COPC_COPT(x) (((uint32_t)(((uint32_t)(x))<<SIM_COPC_COPT_SHIFT))&SIM_COPC_COPT_MASK)
<>	144:ef7eb2e8f9f7	3223	/* SRVCOP Bit Fields */
<>	144:ef7eb2e8f9f7	3224	#define SIM_SRVCOP_SRVCOP_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3225	#define SIM_SRVCOP_SRVCOP_SHIFT 0
<>	144:ef7eb2e8f9f7	3226	#define SIM_SRVCOP_SRVCOP(x) (((uint32_t)(((uint32_t)(x))<<SIM_SRVCOP_SRVCOP_SHIFT))&SIM_SRVCOP_SRVCOP_MASK)
<>	144:ef7eb2e8f9f7	3227
<>	144:ef7eb2e8f9f7	3228	/**
<>	144:ef7eb2e8f9f7	3229	* @}
<>	144:ef7eb2e8f9f7	3230	/ / end of group SIM_Register_Masks */
<>	144:ef7eb2e8f9f7	3231
<>	144:ef7eb2e8f9f7	3232
<>	144:ef7eb2e8f9f7	3233	/* SIM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3234	/** Peripheral SIM base address */
<>	144:ef7eb2e8f9f7	3235	#define SIM_BASE (0x40047000u)
<>	144:ef7eb2e8f9f7	3236	/** Peripheral SIM base pointer */
<>	144:ef7eb2e8f9f7	3237	#define SIM ((SIM_Type *)SIM_BASE)
<>	144:ef7eb2e8f9f7	3238	/** Array initializer of SIM peripheral base pointers */
<>	144:ef7eb2e8f9f7	3239	#define SIM_BASES { SIM }
<>	144:ef7eb2e8f9f7	3240
<>	144:ef7eb2e8f9f7	3241	/**
<>	144:ef7eb2e8f9f7	3242	* @}
<>	144:ef7eb2e8f9f7	3243	/ / end of group SIM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3244
<>	144:ef7eb2e8f9f7	3245
<>	144:ef7eb2e8f9f7	3246	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3247	-- SMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3248	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3249
<>	144:ef7eb2e8f9f7	3250	/**
<>	144:ef7eb2e8f9f7	3251	* @addtogroup SMC_Peripheral_Access_Layer SMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3252	* @{
<>	144:ef7eb2e8f9f7	3253	*/
<>	144:ef7eb2e8f9f7	3254
<>	144:ef7eb2e8f9f7	3255	/** SMC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3256	typedef struct {
<>	144:ef7eb2e8f9f7	3257	__IO uint8_t PMPROT; /*< Power Mode Protection register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3258	__IO uint8_t PMCTRL; /*< Power Mode Control register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3259	__IO uint8_t STOPCTRL; /*< Stop Control Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3260	__I uint8_t PMSTAT; /*< Power Mode Status register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	3261	} SMC_Type;
<>	144:ef7eb2e8f9f7	3262
<>	144:ef7eb2e8f9f7	3263	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3264	-- SMC Register Masks
<>	144:ef7eb2e8f9f7	3265	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3266
<>	144:ef7eb2e8f9f7	3267	/**
<>	144:ef7eb2e8f9f7	3268	* @addtogroup SMC_Register_Masks SMC Register Masks
<>	144:ef7eb2e8f9f7	3269	* @{
<>	144:ef7eb2e8f9f7	3270	*/
<>	144:ef7eb2e8f9f7	3271
<>	144:ef7eb2e8f9f7	3272	/* PMPROT Bit Fields */
<>	144:ef7eb2e8f9f7	3273	#define SMC_PMPROT_AVLLS_MASK 0x2u
<>	144:ef7eb2e8f9f7	3274	#define SMC_PMPROT_AVLLS_SHIFT 1
<>	144:ef7eb2e8f9f7	3275	#define SMC_PMPROT_ALLS_MASK 0x8u
<>	144:ef7eb2e8f9f7	3276	#define SMC_PMPROT_ALLS_SHIFT 3
<>	144:ef7eb2e8f9f7	3277	#define SMC_PMPROT_AVLP_MASK 0x20u
<>	144:ef7eb2e8f9f7	3278	#define SMC_PMPROT_AVLP_SHIFT 5
<>	144:ef7eb2e8f9f7	3279	/* PMCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	3280	#define SMC_PMCTRL_STOPM_MASK 0x7u
<>	144:ef7eb2e8f9f7	3281	#define SMC_PMCTRL_STOPM_SHIFT 0
<>	144:ef7eb2e8f9f7	3282	#define SMC_PMCTRL_STOPM(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMCTRL_STOPM_SHIFT))&SMC_PMCTRL_STOPM_MASK)
<>	144:ef7eb2e8f9f7	3283	#define SMC_PMCTRL_STOPA_MASK 0x8u
<>	144:ef7eb2e8f9f7	3284	#define SMC_PMCTRL_STOPA_SHIFT 3
<>	144:ef7eb2e8f9f7	3285	#define SMC_PMCTRL_RUNM_MASK 0x60u
<>	144:ef7eb2e8f9f7	3286	#define SMC_PMCTRL_RUNM_SHIFT 5
<>	144:ef7eb2e8f9f7	3287	#define SMC_PMCTRL_RUNM(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMCTRL_RUNM_SHIFT))&SMC_PMCTRL_RUNM_MASK)
<>	144:ef7eb2e8f9f7	3288	/* STOPCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	3289	#define SMC_STOPCTRL_VLLSM_MASK 0x7u
<>	144:ef7eb2e8f9f7	3290	#define SMC_STOPCTRL_VLLSM_SHIFT 0
<>	144:ef7eb2e8f9f7	3291	#define SMC_STOPCTRL_VLLSM(x) (((uint8_t)(((uint8_t)(x))<<SMC_STOPCTRL_VLLSM_SHIFT))&SMC_STOPCTRL_VLLSM_MASK)
<>	144:ef7eb2e8f9f7	3292	#define SMC_STOPCTRL_PORPO_MASK 0x20u
<>	144:ef7eb2e8f9f7	3293	#define SMC_STOPCTRL_PORPO_SHIFT 5
<>	144:ef7eb2e8f9f7	3294	#define SMC_STOPCTRL_PSTOPO_MASK 0xC0u
<>	144:ef7eb2e8f9f7	3295	#define SMC_STOPCTRL_PSTOPO_SHIFT 6
<>	144:ef7eb2e8f9f7	3296	#define SMC_STOPCTRL_PSTOPO(x) (((uint8_t)(((uint8_t)(x))<<SMC_STOPCTRL_PSTOPO_SHIFT))&SMC_STOPCTRL_PSTOPO_MASK)
<>	144:ef7eb2e8f9f7	3297	/* PMSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	3298	#define SMC_PMSTAT_PMSTAT_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	3299	#define SMC_PMSTAT_PMSTAT_SHIFT 0
<>	144:ef7eb2e8f9f7	3300	#define SMC_PMSTAT_PMSTAT(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMSTAT_PMSTAT_SHIFT))&SMC_PMSTAT_PMSTAT_MASK)
<>	144:ef7eb2e8f9f7	3301
<>	144:ef7eb2e8f9f7	3302	/**
<>	144:ef7eb2e8f9f7	3303	* @}
<>	144:ef7eb2e8f9f7	3304	/ / end of group SMC_Register_Masks */
<>	144:ef7eb2e8f9f7	3305
<>	144:ef7eb2e8f9f7	3306
<>	144:ef7eb2e8f9f7	3307	/* SMC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3308	/** Peripheral SMC base address */
<>	144:ef7eb2e8f9f7	3309	#define SMC_BASE (0x4007E000u)
<>	144:ef7eb2e8f9f7	3310	/** Peripheral SMC base pointer */
<>	144:ef7eb2e8f9f7	3311	#define SMC ((SMC_Type *)SMC_BASE)
<>	144:ef7eb2e8f9f7	3312	/** Array initializer of SMC peripheral base pointers */
<>	144:ef7eb2e8f9f7	3313	#define SMC_BASES { SMC }
<>	144:ef7eb2e8f9f7	3314
<>	144:ef7eb2e8f9f7	3315	/**
<>	144:ef7eb2e8f9f7	3316	* @}
<>	144:ef7eb2e8f9f7	3317	/ / end of group SMC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3318
<>	144:ef7eb2e8f9f7	3319
<>	144:ef7eb2e8f9f7	3320	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3321	-- SPI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3322	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3323
<>	144:ef7eb2e8f9f7	3324	/**
<>	144:ef7eb2e8f9f7	3325	* @addtogroup SPI_Peripheral_Access_Layer SPI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3326	* @{
<>	144:ef7eb2e8f9f7	3327	*/
<>	144:ef7eb2e8f9f7	3328
<>	144:ef7eb2e8f9f7	3329	/** SPI - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3330	typedef struct {
<>	144:ef7eb2e8f9f7	3331	__I uint8_t S; /*< SPI status register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3332	__IO uint8_t BR; /*< SPI baud rate register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3333	__IO uint8_t C2; /*< SPI control register 2, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3334	__IO uint8_t C1; /*< SPI control register 1, offset: 0x3 /
<>	144:ef7eb2e8f9f7	3335	__IO uint8_t ML; /*< SPI match register low, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3336	__IO uint8_t MH; /*< SPI match register high, offset: 0x5 /
<>	144:ef7eb2e8f9f7	3337	__IO uint8_t DL; /*< SPI data register low, offset: 0x6 /
<>	144:ef7eb2e8f9f7	3338	__IO uint8_t DH; /*< SPI data register high, offset: 0x7 /
<>	144:ef7eb2e8f9f7	3339	uint8_t RESERVED_0[2];
<>	144:ef7eb2e8f9f7	3340	__IO uint8_t CI; /*< SPI clear interrupt register, offset: 0xA /
<>	144:ef7eb2e8f9f7	3341	__IO uint8_t C3; /*< SPI control register 3, offset: 0xB /
<>	144:ef7eb2e8f9f7	3342	} SPI_Type;
<>	144:ef7eb2e8f9f7	3343
<>	144:ef7eb2e8f9f7	3344	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3345	-- SPI Register Masks
<>	144:ef7eb2e8f9f7	3346	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3347
<>	144:ef7eb2e8f9f7	3348	/**
<>	144:ef7eb2e8f9f7	3349	* @addtogroup SPI_Register_Masks SPI Register Masks
<>	144:ef7eb2e8f9f7	3350	* @{
<>	144:ef7eb2e8f9f7	3351	*/
<>	144:ef7eb2e8f9f7	3352
<>	144:ef7eb2e8f9f7	3353	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	3354	#define SPI_S_RFIFOEF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3355	#define SPI_S_RFIFOEF_SHIFT 0
<>	144:ef7eb2e8f9f7	3356	#define SPI_S_TXFULLF_MASK 0x2u
<>	144:ef7eb2e8f9f7	3357	#define SPI_S_TXFULLF_SHIFT 1
<>	144:ef7eb2e8f9f7	3358	#define SPI_S_TNEAREF_MASK 0x4u
<>	144:ef7eb2e8f9f7	3359	#define SPI_S_TNEAREF_SHIFT 2
<>	144:ef7eb2e8f9f7	3360	#define SPI_S_RNFULLF_MASK 0x8u
<>	144:ef7eb2e8f9f7	3361	#define SPI_S_RNFULLF_SHIFT 3
<>	144:ef7eb2e8f9f7	3362	#define SPI_S_MODF_MASK 0x10u
<>	144:ef7eb2e8f9f7	3363	#define SPI_S_MODF_SHIFT 4
<>	144:ef7eb2e8f9f7	3364	#define SPI_S_SPTEF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3365	#define SPI_S_SPTEF_SHIFT 5
<>	144:ef7eb2e8f9f7	3366	#define SPI_S_SPMF_MASK 0x40u
<>	144:ef7eb2e8f9f7	3367	#define SPI_S_SPMF_SHIFT 6
<>	144:ef7eb2e8f9f7	3368	#define SPI_S_SPRF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3369	#define SPI_S_SPRF_SHIFT 7
<>	144:ef7eb2e8f9f7	3370	/* BR Bit Fields */
<>	144:ef7eb2e8f9f7	3371	#define SPI_BR_SPR_MASK 0xFu
<>	144:ef7eb2e8f9f7	3372	#define SPI_BR_SPR_SHIFT 0
<>	144:ef7eb2e8f9f7	3373	#define SPI_BR_SPR(x) (((uint8_t)(((uint8_t)(x))<<SPI_BR_SPR_SHIFT))&SPI_BR_SPR_MASK)
<>	144:ef7eb2e8f9f7	3374	#define SPI_BR_SPPR_MASK 0x70u
<>	144:ef7eb2e8f9f7	3375	#define SPI_BR_SPPR_SHIFT 4
<>	144:ef7eb2e8f9f7	3376	#define SPI_BR_SPPR(x) (((uint8_t)(((uint8_t)(x))<<SPI_BR_SPPR_SHIFT))&SPI_BR_SPPR_MASK)
<>	144:ef7eb2e8f9f7	3377	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	3378	#define SPI_C2_SPC0_MASK 0x1u
<>	144:ef7eb2e8f9f7	3379	#define SPI_C2_SPC0_SHIFT 0
<>	144:ef7eb2e8f9f7	3380	#define SPI_C2_SPISWAI_MASK 0x2u
<>	144:ef7eb2e8f9f7	3381	#define SPI_C2_SPISWAI_SHIFT 1
<>	144:ef7eb2e8f9f7	3382	#define SPI_C2_RXDMAE_MASK 0x4u
<>	144:ef7eb2e8f9f7	3383	#define SPI_C2_RXDMAE_SHIFT 2
<>	144:ef7eb2e8f9f7	3384	#define SPI_C2_BIDIROE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3385	#define SPI_C2_BIDIROE_SHIFT 3
<>	144:ef7eb2e8f9f7	3386	#define SPI_C2_MODFEN_MASK 0x10u
<>	144:ef7eb2e8f9f7	3387	#define SPI_C2_MODFEN_SHIFT 4
<>	144:ef7eb2e8f9f7	3388	#define SPI_C2_TXDMAE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3389	#define SPI_C2_TXDMAE_SHIFT 5
<>	144:ef7eb2e8f9f7	3390	#define SPI_C2_SPIMODE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3391	#define SPI_C2_SPIMODE_SHIFT 6
<>	144:ef7eb2e8f9f7	3392	#define SPI_C2_SPMIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3393	#define SPI_C2_SPMIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3394	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	3395	#define SPI_C1_LSBFE_MASK 0x1u
<>	144:ef7eb2e8f9f7	3396	#define SPI_C1_LSBFE_SHIFT 0
<>	144:ef7eb2e8f9f7	3397	#define SPI_C1_SSOE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3398	#define SPI_C1_SSOE_SHIFT 1
<>	144:ef7eb2e8f9f7	3399	#define SPI_C1_CPHA_MASK 0x4u
<>	144:ef7eb2e8f9f7	3400	#define SPI_C1_CPHA_SHIFT 2
<>	144:ef7eb2e8f9f7	3401	#define SPI_C1_CPOL_MASK 0x8u
<>	144:ef7eb2e8f9f7	3402	#define SPI_C1_CPOL_SHIFT 3
<>	144:ef7eb2e8f9f7	3403	#define SPI_C1_MSTR_MASK 0x10u
<>	144:ef7eb2e8f9f7	3404	#define SPI_C1_MSTR_SHIFT 4
<>	144:ef7eb2e8f9f7	3405	#define SPI_C1_SPTIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3406	#define SPI_C1_SPTIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3407	#define SPI_C1_SPE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3408	#define SPI_C1_SPE_SHIFT 6
<>	144:ef7eb2e8f9f7	3409	#define SPI_C1_SPIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3410	#define SPI_C1_SPIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3411	/* ML Bit Fields */
<>	144:ef7eb2e8f9f7	3412	#define SPI_ML_Bits_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3413	#define SPI_ML_Bits_SHIFT 0
<>	144:ef7eb2e8f9f7	3414	#define SPI_ML_Bits(x) (((uint8_t)(((uint8_t)(x))<<SPI_ML_Bits_SHIFT))&SPI_ML_Bits_MASK)
<>	144:ef7eb2e8f9f7	3415	/* MH Bit Fields */
<>	144:ef7eb2e8f9f7	3416	#define SPI_MH_Bits_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3417	#define SPI_MH_Bits_SHIFT 0
<>	144:ef7eb2e8f9f7	3418	#define SPI_MH_Bits(x) (((uint8_t)(((uint8_t)(x))<<SPI_MH_Bits_SHIFT))&SPI_MH_Bits_MASK)
<>	144:ef7eb2e8f9f7	3419	/* DL Bit Fields */
<>	144:ef7eb2e8f9f7	3420	#define SPI_DL_Bits_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3421	#define SPI_DL_Bits_SHIFT 0
<>	144:ef7eb2e8f9f7	3422	#define SPI_DL_Bits(x) (((uint8_t)(((uint8_t)(x))<<SPI_DL_Bits_SHIFT))&SPI_DL_Bits_MASK)
<>	144:ef7eb2e8f9f7	3423	/* DH Bit Fields */
<>	144:ef7eb2e8f9f7	3424	#define SPI_DH_Bits_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3425	#define SPI_DH_Bits_SHIFT 0
<>	144:ef7eb2e8f9f7	3426	#define SPI_DH_Bits(x) (((uint8_t)(((uint8_t)(x))<<SPI_DH_Bits_SHIFT))&SPI_DH_Bits_MASK)
<>	144:ef7eb2e8f9f7	3427	/* CI Bit Fields */
<>	144:ef7eb2e8f9f7	3428	#define SPI_CI_SPRFCI_MASK 0x1u
<>	144:ef7eb2e8f9f7	3429	#define SPI_CI_SPRFCI_SHIFT 0
<>	144:ef7eb2e8f9f7	3430	#define SPI_CI_SPTEFCI_MASK 0x2u
<>	144:ef7eb2e8f9f7	3431	#define SPI_CI_SPTEFCI_SHIFT 1
<>	144:ef7eb2e8f9f7	3432	#define SPI_CI_RNFULLFCI_MASK 0x4u
<>	144:ef7eb2e8f9f7	3433	#define SPI_CI_RNFULLFCI_SHIFT 2
<>	144:ef7eb2e8f9f7	3434	#define SPI_CI_TNEAREFCI_MASK 0x8u
<>	144:ef7eb2e8f9f7	3435	#define SPI_CI_TNEAREFCI_SHIFT 3
<>	144:ef7eb2e8f9f7	3436	#define SPI_CI_RXFOF_MASK 0x10u
<>	144:ef7eb2e8f9f7	3437	#define SPI_CI_RXFOF_SHIFT 4
<>	144:ef7eb2e8f9f7	3438	#define SPI_CI_TXFOF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3439	#define SPI_CI_TXFOF_SHIFT 5
<>	144:ef7eb2e8f9f7	3440	#define SPI_CI_RXFERR_MASK 0x40u
<>	144:ef7eb2e8f9f7	3441	#define SPI_CI_RXFERR_SHIFT 6
<>	144:ef7eb2e8f9f7	3442	#define SPI_CI_TXFERR_MASK 0x80u
<>	144:ef7eb2e8f9f7	3443	#define SPI_CI_TXFERR_SHIFT 7
<>	144:ef7eb2e8f9f7	3444	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	3445	#define SPI_C3_FIFOMODE_MASK 0x1u
<>	144:ef7eb2e8f9f7	3446	#define SPI_C3_FIFOMODE_SHIFT 0
<>	144:ef7eb2e8f9f7	3447	#define SPI_C3_RNFULLIEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	3448	#define SPI_C3_RNFULLIEN_SHIFT 1
<>	144:ef7eb2e8f9f7	3449	#define SPI_C3_TNEARIEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	3450	#define SPI_C3_TNEARIEN_SHIFT 2
<>	144:ef7eb2e8f9f7	3451	#define SPI_C3_INTCLR_MASK 0x8u
<>	144:ef7eb2e8f9f7	3452	#define SPI_C3_INTCLR_SHIFT 3
<>	144:ef7eb2e8f9f7	3453	#define SPI_C3_RNFULLF_MARK_MASK 0x10u
<>	144:ef7eb2e8f9f7	3454	#define SPI_C3_RNFULLF_MARK_SHIFT 4
<>	144:ef7eb2e8f9f7	3455	#define SPI_C3_TNEAREF_MARK_MASK 0x20u
<>	144:ef7eb2e8f9f7	3456	#define SPI_C3_TNEAREF_MARK_SHIFT 5
<>	144:ef7eb2e8f9f7	3457
<>	144:ef7eb2e8f9f7	3458	/**
<>	144:ef7eb2e8f9f7	3459	* @}
<>	144:ef7eb2e8f9f7	3460	/ / end of group SPI_Register_Masks */
<>	144:ef7eb2e8f9f7	3461
<>	144:ef7eb2e8f9f7	3462
<>	144:ef7eb2e8f9f7	3463	/* SPI - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3464	/** Peripheral SPI0 base address */
<>	144:ef7eb2e8f9f7	3465	#define SPI0_BASE (0x40076000u)
<>	144:ef7eb2e8f9f7	3466	/** Peripheral SPI0 base pointer */
<>	144:ef7eb2e8f9f7	3467	#define SPI0 ((SPI_Type *)SPI0_BASE)
<>	144:ef7eb2e8f9f7	3468	/** Peripheral SPI1 base address */
<>	144:ef7eb2e8f9f7	3469	#define SPI1_BASE (0x40077000u)
<>	144:ef7eb2e8f9f7	3470	/** Peripheral SPI1 base pointer */
<>	144:ef7eb2e8f9f7	3471	#define SPI1 ((SPI_Type *)SPI1_BASE)
<>	144:ef7eb2e8f9f7	3472	/** Array initializer of SPI peripheral base pointers */
<>	144:ef7eb2e8f9f7	3473	#define SPI_BASES { SPI0, SPI1 }
<>	144:ef7eb2e8f9f7	3474
<>	144:ef7eb2e8f9f7	3475	/**
<>	144:ef7eb2e8f9f7	3476	* @}
<>	144:ef7eb2e8f9f7	3477	/ / end of group SPI_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3478
<>	144:ef7eb2e8f9f7	3479
<>	144:ef7eb2e8f9f7	3480	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3481	-- TPM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3482	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3483
<>	144:ef7eb2e8f9f7	3484	/**
<>	144:ef7eb2e8f9f7	3485	* @addtogroup TPM_Peripheral_Access_Layer TPM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3486	* @{
<>	144:ef7eb2e8f9f7	3487	*/
<>	144:ef7eb2e8f9f7	3488
<>	144:ef7eb2e8f9f7	3489	/** TPM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3490	typedef struct {
<>	144:ef7eb2e8f9f7	3491	__IO uint32_t SC; /*< Status and Control, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3492	__IO uint32_t CNT; /*< Counter, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3493	__IO uint32_t MOD; /*< Modulo, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3494	struct { /* offset: 0xC, array step: 0x8 */
<>	144:ef7eb2e8f9f7	3495	__IO uint32_t CnSC; /*< Channel (n) Status and Control, array offset: 0xC, array step: 0x8 /
<>	144:ef7eb2e8f9f7	3496	__IO uint32_t CnV; /*< Channel (n) Value, array offset: 0x10, array step: 0x8 /
<>	144:ef7eb2e8f9f7	3497	} CONTROLS[6];
<>	144:ef7eb2e8f9f7	3498	uint8_t RESERVED_0[20];
<>	144:ef7eb2e8f9f7	3499	__IO uint32_t STATUS; /*< Capture and Compare Status, offset: 0x50 /
<>	144:ef7eb2e8f9f7	3500	uint8_t RESERVED_1[48];
<>	144:ef7eb2e8f9f7	3501	__IO uint32_t CONF; /*< Configuration, offset: 0x84 /
<>	144:ef7eb2e8f9f7	3502	} TPM_Type;
<>	144:ef7eb2e8f9f7	3503
<>	144:ef7eb2e8f9f7	3504	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3505	-- TPM Register Masks
<>	144:ef7eb2e8f9f7	3506	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3507
<>	144:ef7eb2e8f9f7	3508	/**
<>	144:ef7eb2e8f9f7	3509	* @addtogroup TPM_Register_Masks TPM Register Masks
<>	144:ef7eb2e8f9f7	3510	* @{
<>	144:ef7eb2e8f9f7	3511	*/
<>	144:ef7eb2e8f9f7	3512
<>	144:ef7eb2e8f9f7	3513	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	3514	#define TPM_SC_PS_MASK 0x7u
<>	144:ef7eb2e8f9f7	3515	#define TPM_SC_PS_SHIFT 0
<>	144:ef7eb2e8f9f7	3516	#define TPM_SC_PS(x) (((uint32_t)(((uint32_t)(x))<<TPM_SC_PS_SHIFT))&TPM_SC_PS_MASK)
<>	144:ef7eb2e8f9f7	3517	#define TPM_SC_CMOD_MASK 0x18u
<>	144:ef7eb2e8f9f7	3518	#define TPM_SC_CMOD_SHIFT 3
<>	144:ef7eb2e8f9f7	3519	#define TPM_SC_CMOD(x) (((uint32_t)(((uint32_t)(x))<<TPM_SC_CMOD_SHIFT))&TPM_SC_CMOD_MASK)
<>	144:ef7eb2e8f9f7	3520	#define TPM_SC_CPWMS_MASK 0x20u
<>	144:ef7eb2e8f9f7	3521	#define TPM_SC_CPWMS_SHIFT 5
<>	144:ef7eb2e8f9f7	3522	#define TPM_SC_TOIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3523	#define TPM_SC_TOIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3524	#define TPM_SC_TOF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3525	#define TPM_SC_TOF_SHIFT 7
<>	144:ef7eb2e8f9f7	3526	#define TPM_SC_DMA_MASK 0x100u
<>	144:ef7eb2e8f9f7	3527	#define TPM_SC_DMA_SHIFT 8
<>	144:ef7eb2e8f9f7	3528	/* CNT Bit Fields */
<>	144:ef7eb2e8f9f7	3529	#define TPM_CNT_COUNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3530	#define TPM_CNT_COUNT_SHIFT 0
<>	144:ef7eb2e8f9f7	3531	#define TPM_CNT_COUNT(x) (((uint32_t)(((uint32_t)(x))<<TPM_CNT_COUNT_SHIFT))&TPM_CNT_COUNT_MASK)
<>	144:ef7eb2e8f9f7	3532	/* MOD Bit Fields */
<>	144:ef7eb2e8f9f7	3533	#define TPM_MOD_MOD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3534	#define TPM_MOD_MOD_SHIFT 0
<>	144:ef7eb2e8f9f7	3535	#define TPM_MOD_MOD(x) (((uint32_t)(((uint32_t)(x))<<TPM_MOD_MOD_SHIFT))&TPM_MOD_MOD_MASK)
<>	144:ef7eb2e8f9f7	3536	/* CnSC Bit Fields */
<>	144:ef7eb2e8f9f7	3537	#define TPM_CnSC_DMA_MASK 0x1u
<>	144:ef7eb2e8f9f7	3538	#define TPM_CnSC_DMA_SHIFT 0
<>	144:ef7eb2e8f9f7	3539	#define TPM_CnSC_ELSA_MASK 0x4u
<>	144:ef7eb2e8f9f7	3540	#define TPM_CnSC_ELSA_SHIFT 2
<>	144:ef7eb2e8f9f7	3541	#define TPM_CnSC_ELSB_MASK 0x8u
<>	144:ef7eb2e8f9f7	3542	#define TPM_CnSC_ELSB_SHIFT 3
<>	144:ef7eb2e8f9f7	3543	#define TPM_CnSC_MSA_MASK 0x10u
<>	144:ef7eb2e8f9f7	3544	#define TPM_CnSC_MSA_SHIFT 4
<>	144:ef7eb2e8f9f7	3545	#define TPM_CnSC_MSB_MASK 0x20u
<>	144:ef7eb2e8f9f7	3546	#define TPM_CnSC_MSB_SHIFT 5
<>	144:ef7eb2e8f9f7	3547	#define TPM_CnSC_CHIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3548	#define TPM_CnSC_CHIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3549	#define TPM_CnSC_CHF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3550	#define TPM_CnSC_CHF_SHIFT 7
<>	144:ef7eb2e8f9f7	3551	/* CnV Bit Fields */
<>	144:ef7eb2e8f9f7	3552	#define TPM_CnV_VAL_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3553	#define TPM_CnV_VAL_SHIFT 0
<>	144:ef7eb2e8f9f7	3554	#define TPM_CnV_VAL(x) (((uint32_t)(((uint32_t)(x))<<TPM_CnV_VAL_SHIFT))&TPM_CnV_VAL_MASK)
<>	144:ef7eb2e8f9f7	3555	/* STATUS Bit Fields */
<>	144:ef7eb2e8f9f7	3556	#define TPM_STATUS_CH0F_MASK 0x1u
<>	144:ef7eb2e8f9f7	3557	#define TPM_STATUS_CH0F_SHIFT 0
<>	144:ef7eb2e8f9f7	3558	#define TPM_STATUS_CH1F_MASK 0x2u
<>	144:ef7eb2e8f9f7	3559	#define TPM_STATUS_CH1F_SHIFT 1
<>	144:ef7eb2e8f9f7	3560	#define TPM_STATUS_CH2F_MASK 0x4u
<>	144:ef7eb2e8f9f7	3561	#define TPM_STATUS_CH2F_SHIFT 2
<>	144:ef7eb2e8f9f7	3562	#define TPM_STATUS_CH3F_MASK 0x8u
<>	144:ef7eb2e8f9f7	3563	#define TPM_STATUS_CH3F_SHIFT 3
<>	144:ef7eb2e8f9f7	3564	#define TPM_STATUS_CH4F_MASK 0x10u
<>	144:ef7eb2e8f9f7	3565	#define TPM_STATUS_CH4F_SHIFT 4
<>	144:ef7eb2e8f9f7	3566	#define TPM_STATUS_CH5F_MASK 0x20u
<>	144:ef7eb2e8f9f7	3567	#define TPM_STATUS_CH5F_SHIFT 5
<>	144:ef7eb2e8f9f7	3568	#define TPM_STATUS_TOF_MASK 0x100u
<>	144:ef7eb2e8f9f7	3569	#define TPM_STATUS_TOF_SHIFT 8
<>	144:ef7eb2e8f9f7	3570	/* CONF Bit Fields */
<>	144:ef7eb2e8f9f7	3571	#define TPM_CONF_DOZEEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	3572	#define TPM_CONF_DOZEEN_SHIFT 5
<>	144:ef7eb2e8f9f7	3573	#define TPM_CONF_DBGMODE_MASK 0xC0u
<>	144:ef7eb2e8f9f7	3574	#define TPM_CONF_DBGMODE_SHIFT 6
<>	144:ef7eb2e8f9f7	3575	#define TPM_CONF_DBGMODE(x) (((uint32_t)(((uint32_t)(x))<<TPM_CONF_DBGMODE_SHIFT))&TPM_CONF_DBGMODE_MASK)
<>	144:ef7eb2e8f9f7	3576	#define TPM_CONF_GTBEEN_MASK 0x200u
<>	144:ef7eb2e8f9f7	3577	#define TPM_CONF_GTBEEN_SHIFT 9
<>	144:ef7eb2e8f9f7	3578	#define TPM_CONF_CSOT_MASK 0x10000u
<>	144:ef7eb2e8f9f7	3579	#define TPM_CONF_CSOT_SHIFT 16
<>	144:ef7eb2e8f9f7	3580	#define TPM_CONF_CSOO_MASK 0x20000u
<>	144:ef7eb2e8f9f7	3581	#define TPM_CONF_CSOO_SHIFT 17
<>	144:ef7eb2e8f9f7	3582	#define TPM_CONF_CROT_MASK 0x40000u
<>	144:ef7eb2e8f9f7	3583	#define TPM_CONF_CROT_SHIFT 18
<>	144:ef7eb2e8f9f7	3584	#define TPM_CONF_TRGSEL_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	3585	#define TPM_CONF_TRGSEL_SHIFT 24
<>	144:ef7eb2e8f9f7	3586	#define TPM_CONF_TRGSEL(x) (((uint32_t)(((uint32_t)(x))<<TPM_CONF_TRGSEL_SHIFT))&TPM_CONF_TRGSEL_MASK)
<>	144:ef7eb2e8f9f7	3587
<>	144:ef7eb2e8f9f7	3588	/**
<>	144:ef7eb2e8f9f7	3589	* @}
<>	144:ef7eb2e8f9f7	3590	/ / end of group TPM_Register_Masks */
<>	144:ef7eb2e8f9f7	3591
<>	144:ef7eb2e8f9f7	3592
<>	144:ef7eb2e8f9f7	3593	/* TPM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3594	/** Peripheral TPM0 base address */
<>	144:ef7eb2e8f9f7	3595	#define TPM0_BASE (0x40038000u)
<>	144:ef7eb2e8f9f7	3596	/** Peripheral TPM0 base pointer */
<>	144:ef7eb2e8f9f7	3597	#define TPM0 ((TPM_Type *)TPM0_BASE)
<>	144:ef7eb2e8f9f7	3598	/** Peripheral TPM1 base address */
<>	144:ef7eb2e8f9f7	3599	#define TPM1_BASE (0x40039000u)
<>	144:ef7eb2e8f9f7	3600	/** Peripheral TPM1 base pointer */
<>	144:ef7eb2e8f9f7	3601	#define TPM1 ((TPM_Type *)TPM1_BASE)
<>	144:ef7eb2e8f9f7	3602	/** Peripheral TPM2 base address */
<>	144:ef7eb2e8f9f7	3603	#define TPM2_BASE (0x4003A000u)
<>	144:ef7eb2e8f9f7	3604	/** Peripheral TPM2 base pointer */
<>	144:ef7eb2e8f9f7	3605	#define TPM2 ((TPM_Type *)TPM2_BASE)
<>	144:ef7eb2e8f9f7	3606	/** Array initializer of TPM peripheral base pointers */
<>	144:ef7eb2e8f9f7	3607	#define TPM_BASES { TPM0, TPM1, TPM2 }
<>	144:ef7eb2e8f9f7	3608
<>	144:ef7eb2e8f9f7	3609	/**
<>	144:ef7eb2e8f9f7	3610	* @}
<>	144:ef7eb2e8f9f7	3611	/ / end of group TPM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3612
<>	144:ef7eb2e8f9f7	3613
<>	144:ef7eb2e8f9f7	3614	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3615	-- TSI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3616	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3617
<>	144:ef7eb2e8f9f7	3618	/**
<>	144:ef7eb2e8f9f7	3619	* @addtogroup TSI_Peripheral_Access_Layer TSI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3620	* @{
<>	144:ef7eb2e8f9f7	3621	*/
<>	144:ef7eb2e8f9f7	3622
<>	144:ef7eb2e8f9f7	3623	/** TSI - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3624	typedef struct {
<>	144:ef7eb2e8f9f7	3625	__IO uint32_t GENCS; /*< TSI General Control and Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3626	__IO uint32_t DATA; /*< TSI DATA Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3627	__IO uint32_t TSHD; /*< TSI Threshold Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3628	} TSI_Type;
<>	144:ef7eb2e8f9f7	3629
<>	144:ef7eb2e8f9f7	3630	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3631	-- TSI Register Masks
<>	144:ef7eb2e8f9f7	3632	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3633
<>	144:ef7eb2e8f9f7	3634	/**
<>	144:ef7eb2e8f9f7	3635	* @addtogroup TSI_Register_Masks TSI Register Masks
<>	144:ef7eb2e8f9f7	3636	* @{
<>	144:ef7eb2e8f9f7	3637	*/
<>	144:ef7eb2e8f9f7	3638
<>	144:ef7eb2e8f9f7	3639	/* GENCS Bit Fields */
<>	144:ef7eb2e8f9f7	3640	#define TSI_GENCS_CURSW_MASK 0x2u
<>	144:ef7eb2e8f9f7	3641	#define TSI_GENCS_CURSW_SHIFT 1
<>	144:ef7eb2e8f9f7	3642	#define TSI_GENCS_EOSF_MASK 0x4u
<>	144:ef7eb2e8f9f7	3643	#define TSI_GENCS_EOSF_SHIFT 2
<>	144:ef7eb2e8f9f7	3644	#define TSI_GENCS_SCNIP_MASK 0x8u
<>	144:ef7eb2e8f9f7	3645	#define TSI_GENCS_SCNIP_SHIFT 3
<>	144:ef7eb2e8f9f7	3646	#define TSI_GENCS_STM_MASK 0x10u
<>	144:ef7eb2e8f9f7	3647	#define TSI_GENCS_STM_SHIFT 4
<>	144:ef7eb2e8f9f7	3648	#define TSI_GENCS_STPE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3649	#define TSI_GENCS_STPE_SHIFT 5
<>	144:ef7eb2e8f9f7	3650	#define TSI_GENCS_TSIIEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	3651	#define TSI_GENCS_TSIIEN_SHIFT 6
<>	144:ef7eb2e8f9f7	3652	#define TSI_GENCS_TSIEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	3653	#define TSI_GENCS_TSIEN_SHIFT 7
<>	144:ef7eb2e8f9f7	3654	#define TSI_GENCS_NSCN_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	3655	#define TSI_GENCS_NSCN_SHIFT 8
<>	144:ef7eb2e8f9f7	3656	#define TSI_GENCS_NSCN(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_NSCN_SHIFT))&TSI_GENCS_NSCN_MASK)
<>	144:ef7eb2e8f9f7	3657	#define TSI_GENCS_PS_MASK 0xE000u
<>	144:ef7eb2e8f9f7	3658	#define TSI_GENCS_PS_SHIFT 13
<>	144:ef7eb2e8f9f7	3659	#define TSI_GENCS_PS(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_PS_SHIFT))&TSI_GENCS_PS_MASK)
<>	144:ef7eb2e8f9f7	3660	#define TSI_GENCS_EXTCHRG_MASK 0x70000u
<>	144:ef7eb2e8f9f7	3661	#define TSI_GENCS_EXTCHRG_SHIFT 16
<>	144:ef7eb2e8f9f7	3662	#define TSI_GENCS_EXTCHRG(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_EXTCHRG_SHIFT))&TSI_GENCS_EXTCHRG_MASK)
<>	144:ef7eb2e8f9f7	3663	#define TSI_GENCS_DVOLT_MASK 0x180000u
<>	144:ef7eb2e8f9f7	3664	#define TSI_GENCS_DVOLT_SHIFT 19
<>	144:ef7eb2e8f9f7	3665	#define TSI_GENCS_DVOLT(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_DVOLT_SHIFT))&TSI_GENCS_DVOLT_MASK)
<>	144:ef7eb2e8f9f7	3666	#define TSI_GENCS_REFCHRG_MASK 0xE00000u
<>	144:ef7eb2e8f9f7	3667	#define TSI_GENCS_REFCHRG_SHIFT 21
<>	144:ef7eb2e8f9f7	3668	#define TSI_GENCS_REFCHRG(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_REFCHRG_SHIFT))&TSI_GENCS_REFCHRG_MASK)
<>	144:ef7eb2e8f9f7	3669	#define TSI_GENCS_MODE_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	3670	#define TSI_GENCS_MODE_SHIFT 24
<>	144:ef7eb2e8f9f7	3671	#define TSI_GENCS_MODE(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_MODE_SHIFT))&TSI_GENCS_MODE_MASK)
<>	144:ef7eb2e8f9f7	3672	#define TSI_GENCS_ESOR_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	3673	#define TSI_GENCS_ESOR_SHIFT 28
<>	144:ef7eb2e8f9f7	3674	#define TSI_GENCS_OUTRGF_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	3675	#define TSI_GENCS_OUTRGF_SHIFT 31
<>	144:ef7eb2e8f9f7	3676	/* DATA Bit Fields */
<>	144:ef7eb2e8f9f7	3677	#define TSI_DATA_TSICNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3678	#define TSI_DATA_TSICNT_SHIFT 0
<>	144:ef7eb2e8f9f7	3679	#define TSI_DATA_TSICNT(x) (((uint32_t)(((uint32_t)(x))<<TSI_DATA_TSICNT_SHIFT))&TSI_DATA_TSICNT_MASK)
<>	144:ef7eb2e8f9f7	3680	#define TSI_DATA_SWTS_MASK 0x400000u
<>	144:ef7eb2e8f9f7	3681	#define TSI_DATA_SWTS_SHIFT 22
<>	144:ef7eb2e8f9f7	3682	#define TSI_DATA_DMAEN_MASK 0x800000u
<>	144:ef7eb2e8f9f7	3683	#define TSI_DATA_DMAEN_SHIFT 23
<>	144:ef7eb2e8f9f7	3684	#define TSI_DATA_TSICH_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	3685	#define TSI_DATA_TSICH_SHIFT 28
<>	144:ef7eb2e8f9f7	3686	#define TSI_DATA_TSICH(x) (((uint32_t)(((uint32_t)(x))<<TSI_DATA_TSICH_SHIFT))&TSI_DATA_TSICH_MASK)
<>	144:ef7eb2e8f9f7	3687	/* TSHD Bit Fields */
<>	144:ef7eb2e8f9f7	3688	#define TSI_TSHD_THRESL_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3689	#define TSI_TSHD_THRESL_SHIFT 0
<>	144:ef7eb2e8f9f7	3690	#define TSI_TSHD_THRESL(x) (((uint32_t)(((uint32_t)(x))<<TSI_TSHD_THRESL_SHIFT))&TSI_TSHD_THRESL_MASK)
<>	144:ef7eb2e8f9f7	3691	#define TSI_TSHD_THRESH_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	3692	#define TSI_TSHD_THRESH_SHIFT 16
<>	144:ef7eb2e8f9f7	3693	#define TSI_TSHD_THRESH(x) (((uint32_t)(((uint32_t)(x))<<TSI_TSHD_THRESH_SHIFT))&TSI_TSHD_THRESH_MASK)
<>	144:ef7eb2e8f9f7	3694
<>	144:ef7eb2e8f9f7	3695	/**
<>	144:ef7eb2e8f9f7	3696	* @}
<>	144:ef7eb2e8f9f7	3697	/ / end of group TSI_Register_Masks */
<>	144:ef7eb2e8f9f7	3698
<>	144:ef7eb2e8f9f7	3699
<>	144:ef7eb2e8f9f7	3700	/* TSI - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3701	/** Peripheral TSI0 base address */
<>	144:ef7eb2e8f9f7	3702	#define TSI0_BASE (0x40045000u)
<>	144:ef7eb2e8f9f7	3703	/** Peripheral TSI0 base pointer */
<>	144:ef7eb2e8f9f7	3704	#define TSI0 ((TSI_Type *)TSI0_BASE)
<>	144:ef7eb2e8f9f7	3705	/** Array initializer of TSI peripheral base pointers */
<>	144:ef7eb2e8f9f7	3706	#define TSI_BASES { TSI0 }
<>	144:ef7eb2e8f9f7	3707
<>	144:ef7eb2e8f9f7	3708	/**
<>	144:ef7eb2e8f9f7	3709	* @}
<>	144:ef7eb2e8f9f7	3710	/ / end of group TSI_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3711
<>	144:ef7eb2e8f9f7	3712
<>	144:ef7eb2e8f9f7	3713	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3714	-- UART Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3715	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3716
<>	144:ef7eb2e8f9f7	3717	/**
<>	144:ef7eb2e8f9f7	3718	* @addtogroup UART_Peripheral_Access_Layer UART Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3719	* @{
<>	144:ef7eb2e8f9f7	3720	*/
<>	144:ef7eb2e8f9f7	3721
<>	144:ef7eb2e8f9f7	3722	/** UART - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3723	typedef struct {
<>	144:ef7eb2e8f9f7	3724	__IO uint8_t BDH; /*< UART Baud Rate Register: High, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3725	__IO uint8_t BDL; /*< UART Baud Rate Register: Low, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3726	__IO uint8_t C1; /*< UART Control Register 1, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3727	__IO uint8_t C2; /*< UART Control Register 2, offset: 0x3 /
<>	144:ef7eb2e8f9f7	3728	__I uint8_t S1; /*< UART Status Register 1, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3729	__IO uint8_t S2; /*< UART Status Register 2, offset: 0x5 /
<>	144:ef7eb2e8f9f7	3730	__IO uint8_t C3; /*< UART Control Register 3, offset: 0x6 /
<>	144:ef7eb2e8f9f7	3731	__IO uint8_t D; /*< UART Data Register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	3732	__IO uint8_t C4; /*< UART Control Register 4, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3733	} UART_Type;
<>	144:ef7eb2e8f9f7	3734
<>	144:ef7eb2e8f9f7	3735	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3736	-- UART Register Masks
<>	144:ef7eb2e8f9f7	3737	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3738
<>	144:ef7eb2e8f9f7	3739	/**
<>	144:ef7eb2e8f9f7	3740	* @addtogroup UART_Register_Masks UART Register Masks
<>	144:ef7eb2e8f9f7	3741	* @{
<>	144:ef7eb2e8f9f7	3742	*/
<>	144:ef7eb2e8f9f7	3743
<>	144:ef7eb2e8f9f7	3744	/* BDH Bit Fields */
<>	144:ef7eb2e8f9f7	3745	#define UART_BDH_SBR_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3746	#define UART_BDH_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	3747	#define UART_BDH_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART_BDH_SBR_SHIFT))&UART_BDH_SBR_MASK)
<>	144:ef7eb2e8f9f7	3748	#define UART_BDH_SBNS_MASK 0x20u
<>	144:ef7eb2e8f9f7	3749	#define UART_BDH_SBNS_SHIFT 5
<>	144:ef7eb2e8f9f7	3750	#define UART_BDH_RXEDGIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3751	#define UART_BDH_RXEDGIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3752	#define UART_BDH_LBKDIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3753	#define UART_BDH_LBKDIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3754	/* BDL Bit Fields */
<>	144:ef7eb2e8f9f7	3755	#define UART_BDL_SBR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3756	#define UART_BDL_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	3757	#define UART_BDL_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART_BDL_SBR_SHIFT))&UART_BDL_SBR_MASK)
<>	144:ef7eb2e8f9f7	3758	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	3759	#define UART_C1_PT_MASK 0x1u
<>	144:ef7eb2e8f9f7	3760	#define UART_C1_PT_SHIFT 0
<>	144:ef7eb2e8f9f7	3761	#define UART_C1_PE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3762	#define UART_C1_PE_SHIFT 1
<>	144:ef7eb2e8f9f7	3763	#define UART_C1_ILT_MASK 0x4u
<>	144:ef7eb2e8f9f7	3764	#define UART_C1_ILT_SHIFT 2
<>	144:ef7eb2e8f9f7	3765	#define UART_C1_WAKE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3766	#define UART_C1_WAKE_SHIFT 3
<>	144:ef7eb2e8f9f7	3767	#define UART_C1_M_MASK 0x10u
<>	144:ef7eb2e8f9f7	3768	#define UART_C1_M_SHIFT 4
<>	144:ef7eb2e8f9f7	3769	#define UART_C1_RSRC_MASK 0x20u
<>	144:ef7eb2e8f9f7	3770	#define UART_C1_RSRC_SHIFT 5
<>	144:ef7eb2e8f9f7	3771	#define UART_C1_UARTSWAI_MASK 0x40u
<>	144:ef7eb2e8f9f7	3772	#define UART_C1_UARTSWAI_SHIFT 6
<>	144:ef7eb2e8f9f7	3773	#define UART_C1_LOOPS_MASK 0x80u
<>	144:ef7eb2e8f9f7	3774	#define UART_C1_LOOPS_SHIFT 7
<>	144:ef7eb2e8f9f7	3775	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	3776	#define UART_C2_SBK_MASK 0x1u
<>	144:ef7eb2e8f9f7	3777	#define UART_C2_SBK_SHIFT 0
<>	144:ef7eb2e8f9f7	3778	#define UART_C2_RWU_MASK 0x2u
<>	144:ef7eb2e8f9f7	3779	#define UART_C2_RWU_SHIFT 1
<>	144:ef7eb2e8f9f7	3780	#define UART_C2_RE_MASK 0x4u
<>	144:ef7eb2e8f9f7	3781	#define UART_C2_RE_SHIFT 2
<>	144:ef7eb2e8f9f7	3782	#define UART_C2_TE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3783	#define UART_C2_TE_SHIFT 3
<>	144:ef7eb2e8f9f7	3784	#define UART_C2_ILIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3785	#define UART_C2_ILIE_SHIFT 4
<>	144:ef7eb2e8f9f7	3786	#define UART_C2_RIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3787	#define UART_C2_RIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3788	#define UART_C2_TCIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3789	#define UART_C2_TCIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3790	#define UART_C2_TIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3791	#define UART_C2_TIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3792	/* S1 Bit Fields */
<>	144:ef7eb2e8f9f7	3793	#define UART_S1_PF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3794	#define UART_S1_PF_SHIFT 0
<>	144:ef7eb2e8f9f7	3795	#define UART_S1_FE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3796	#define UART_S1_FE_SHIFT 1
<>	144:ef7eb2e8f9f7	3797	#define UART_S1_NF_MASK 0x4u
<>	144:ef7eb2e8f9f7	3798	#define UART_S1_NF_SHIFT 2
<>	144:ef7eb2e8f9f7	3799	#define UART_S1_OR_MASK 0x8u
<>	144:ef7eb2e8f9f7	3800	#define UART_S1_OR_SHIFT 3
<>	144:ef7eb2e8f9f7	3801	#define UART_S1_IDLE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3802	#define UART_S1_IDLE_SHIFT 4
<>	144:ef7eb2e8f9f7	3803	#define UART_S1_RDRF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3804	#define UART_S1_RDRF_SHIFT 5
<>	144:ef7eb2e8f9f7	3805	#define UART_S1_TC_MASK 0x40u
<>	144:ef7eb2e8f9f7	3806	#define UART_S1_TC_SHIFT 6
<>	144:ef7eb2e8f9f7	3807	#define UART_S1_TDRE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3808	#define UART_S1_TDRE_SHIFT 7
<>	144:ef7eb2e8f9f7	3809	/* S2 Bit Fields */
<>	144:ef7eb2e8f9f7	3810	#define UART_S2_RAF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3811	#define UART_S2_RAF_SHIFT 0
<>	144:ef7eb2e8f9f7	3812	#define UART_S2_LBKDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3813	#define UART_S2_LBKDE_SHIFT 1
<>	144:ef7eb2e8f9f7	3814	#define UART_S2_BRK13_MASK 0x4u
<>	144:ef7eb2e8f9f7	3815	#define UART_S2_BRK13_SHIFT 2
<>	144:ef7eb2e8f9f7	3816	#define UART_S2_RWUID_MASK 0x8u
<>	144:ef7eb2e8f9f7	3817	#define UART_S2_RWUID_SHIFT 3
<>	144:ef7eb2e8f9f7	3818	#define UART_S2_RXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	3819	#define UART_S2_RXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	3820	#define UART_S2_RXEDGIF_MASK 0x40u
<>	144:ef7eb2e8f9f7	3821	#define UART_S2_RXEDGIF_SHIFT 6
<>	144:ef7eb2e8f9f7	3822	#define UART_S2_LBKDIF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3823	#define UART_S2_LBKDIF_SHIFT 7
<>	144:ef7eb2e8f9f7	3824	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	3825	#define UART_C3_PEIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	3826	#define UART_C3_PEIE_SHIFT 0
<>	144:ef7eb2e8f9f7	3827	#define UART_C3_FEIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3828	#define UART_C3_FEIE_SHIFT 1
<>	144:ef7eb2e8f9f7	3829	#define UART_C3_NEIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	3830	#define UART_C3_NEIE_SHIFT 2
<>	144:ef7eb2e8f9f7	3831	#define UART_C3_ORIE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3832	#define UART_C3_ORIE_SHIFT 3
<>	144:ef7eb2e8f9f7	3833	#define UART_C3_TXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	3834	#define UART_C3_TXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	3835	#define UART_C3_TXDIR_MASK 0x20u
<>	144:ef7eb2e8f9f7	3836	#define UART_C3_TXDIR_SHIFT 5
<>	144:ef7eb2e8f9f7	3837	#define UART_C3_T8_MASK 0x40u
<>	144:ef7eb2e8f9f7	3838	#define UART_C3_T8_SHIFT 6
<>	144:ef7eb2e8f9f7	3839	#define UART_C3_R8_MASK 0x80u
<>	144:ef7eb2e8f9f7	3840	#define UART_C3_R8_SHIFT 7
<>	144:ef7eb2e8f9f7	3841	/* D Bit Fields */
<>	144:ef7eb2e8f9f7	3842	#define UART_D_R0T0_MASK 0x1u
<>	144:ef7eb2e8f9f7	3843	#define UART_D_R0T0_SHIFT 0
<>	144:ef7eb2e8f9f7	3844	#define UART_D_R1T1_MASK 0x2u
<>	144:ef7eb2e8f9f7	3845	#define UART_D_R1T1_SHIFT 1
<>	144:ef7eb2e8f9f7	3846	#define UART_D_R2T2_MASK 0x4u
<>	144:ef7eb2e8f9f7	3847	#define UART_D_R2T2_SHIFT 2
<>	144:ef7eb2e8f9f7	3848	#define UART_D_R3T3_MASK 0x8u
<>	144:ef7eb2e8f9f7	3849	#define UART_D_R3T3_SHIFT 3
<>	144:ef7eb2e8f9f7	3850	#define UART_D_R4T4_MASK 0x10u
<>	144:ef7eb2e8f9f7	3851	#define UART_D_R4T4_SHIFT 4
<>	144:ef7eb2e8f9f7	3852	#define UART_D_R5T5_MASK 0x20u
<>	144:ef7eb2e8f9f7	3853	#define UART_D_R5T5_SHIFT 5
<>	144:ef7eb2e8f9f7	3854	#define UART_D_R6T6_MASK 0x40u
<>	144:ef7eb2e8f9f7	3855	#define UART_D_R6T6_SHIFT 6
<>	144:ef7eb2e8f9f7	3856	#define UART_D_R7T7_MASK 0x80u
<>	144:ef7eb2e8f9f7	3857	#define UART_D_R7T7_SHIFT 7
<>	144:ef7eb2e8f9f7	3858	/* C4 Bit Fields */
<>	144:ef7eb2e8f9f7	3859	#define UART_C4_RDMAS_MASK 0x20u
<>	144:ef7eb2e8f9f7	3860	#define UART_C4_RDMAS_SHIFT 5
<>	144:ef7eb2e8f9f7	3861	#define UART_C4_TDMAS_MASK 0x80u
<>	144:ef7eb2e8f9f7	3862	#define UART_C4_TDMAS_SHIFT 7
<>	144:ef7eb2e8f9f7	3863
<>	144:ef7eb2e8f9f7	3864	/**
<>	144:ef7eb2e8f9f7	3865	* @}
<>	144:ef7eb2e8f9f7	3866	/ / end of group UART_Register_Masks */
<>	144:ef7eb2e8f9f7	3867
<>	144:ef7eb2e8f9f7	3868
<>	144:ef7eb2e8f9f7	3869	/* UART - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3870	/** Peripheral UART1 base address */
<>	144:ef7eb2e8f9f7	3871	#define UART1_BASE (0x4006B000u)
<>	144:ef7eb2e8f9f7	3872	/** Peripheral UART1 base pointer */
<>	144:ef7eb2e8f9f7	3873	#define UART1 ((UART_Type *)UART1_BASE)
<>	144:ef7eb2e8f9f7	3874	/** Peripheral UART2 base address */
<>	144:ef7eb2e8f9f7	3875	#define UART2_BASE (0x4006C000u)
<>	144:ef7eb2e8f9f7	3876	/** Peripheral UART2 base pointer */
<>	144:ef7eb2e8f9f7	3877	#define UART2 ((UART_Type *)UART2_BASE)
<>	144:ef7eb2e8f9f7	3878	/** Array initializer of UART peripheral base pointers */
<>	144:ef7eb2e8f9f7	3879	#define UART_BASES { UART1, UART2 }
<>	144:ef7eb2e8f9f7	3880
<>	144:ef7eb2e8f9f7	3881	/**
<>	144:ef7eb2e8f9f7	3882	* @}
<>	144:ef7eb2e8f9f7	3883	/ / end of group UART_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3884
<>	144:ef7eb2e8f9f7	3885
<>	144:ef7eb2e8f9f7	3886	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3887	-- UART0 Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3888	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3889
<>	144:ef7eb2e8f9f7	3890	/**
<>	144:ef7eb2e8f9f7	3891	* @addtogroup UART0_Peripheral_Access_Layer UART0 Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3892	* @{
<>	144:ef7eb2e8f9f7	3893	*/
<>	144:ef7eb2e8f9f7	3894
<>	144:ef7eb2e8f9f7	3895	/** UART0 - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3896	typedef struct {
<>	144:ef7eb2e8f9f7	3897	__IO uint8_t BDH; /*< UART Baud Rate Register High, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3898	__IO uint8_t BDL; /*< UART Baud Rate Register Low, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3899	__IO uint8_t C1; /*< UART Control Register 1, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3900	__IO uint8_t C2; /*< UART Control Register 2, offset: 0x3 /
<>	144:ef7eb2e8f9f7	3901	__IO uint8_t S1; /*< UART Status Register 1, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3902	__IO uint8_t S2; /*< UART Status Register 2, offset: 0x5 /
<>	144:ef7eb2e8f9f7	3903	__IO uint8_t C3; /*< UART Control Register 3, offset: 0x6 /
<>	144:ef7eb2e8f9f7	3904	__IO uint8_t D; /*< UART Data Register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	3905	__IO uint8_t MA1; /*< UART Match Address Registers 1, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3906	__IO uint8_t MA2; /*< UART Match Address Registers 2, offset: 0x9 /
<>	144:ef7eb2e8f9f7	3907	__IO uint8_t C4; /*< UART Control Register 4, offset: 0xA /
<>	144:ef7eb2e8f9f7	3908	__IO uint8_t C5; /*< UART Control Register 5, offset: 0xB /
<>	144:ef7eb2e8f9f7	3909	} UART0_Type;
<>	144:ef7eb2e8f9f7	3910
<>	144:ef7eb2e8f9f7	3911	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3912	-- UART0 Register Masks
<>	144:ef7eb2e8f9f7	3913	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3914
<>	144:ef7eb2e8f9f7	3915	/**
<>	144:ef7eb2e8f9f7	3916	* @addtogroup UART0_Register_Masks UART0 Register Masks
<>	144:ef7eb2e8f9f7	3917	* @{
<>	144:ef7eb2e8f9f7	3918	*/
<>	144:ef7eb2e8f9f7	3919
<>	144:ef7eb2e8f9f7	3920	/* BDH Bit Fields */
<>	144:ef7eb2e8f9f7	3921	#define UART0_BDH_SBR_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3922	#define UART0_BDH_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	3923	#define UART0_BDH_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART0_BDH_SBR_SHIFT))&UART0_BDH_SBR_MASK)
<>	144:ef7eb2e8f9f7	3924	#define UART0_BDH_SBNS_MASK 0x20u
<>	144:ef7eb2e8f9f7	3925	#define UART0_BDH_SBNS_SHIFT 5
<>	144:ef7eb2e8f9f7	3926	#define UART0_BDH_RXEDGIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3927	#define UART0_BDH_RXEDGIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3928	#define UART0_BDH_LBKDIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3929	#define UART0_BDH_LBKDIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3930	/* BDL Bit Fields */
<>	144:ef7eb2e8f9f7	3931	#define UART0_BDL_SBR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3932	#define UART0_BDL_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	3933	#define UART0_BDL_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART0_BDL_SBR_SHIFT))&UART0_BDL_SBR_MASK)
<>	144:ef7eb2e8f9f7	3934	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	3935	#define UART0_C1_PT_MASK 0x1u
<>	144:ef7eb2e8f9f7	3936	#define UART0_C1_PT_SHIFT 0
<>	144:ef7eb2e8f9f7	3937	#define UART0_C1_PE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3938	#define UART0_C1_PE_SHIFT 1
<>	144:ef7eb2e8f9f7	3939	#define UART0_C1_ILT_MASK 0x4u
<>	144:ef7eb2e8f9f7	3940	#define UART0_C1_ILT_SHIFT 2
<>	144:ef7eb2e8f9f7	3941	#define UART0_C1_WAKE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3942	#define UART0_C1_WAKE_SHIFT 3
<>	144:ef7eb2e8f9f7	3943	#define UART0_C1_M_MASK 0x10u
<>	144:ef7eb2e8f9f7	3944	#define UART0_C1_M_SHIFT 4
<>	144:ef7eb2e8f9f7	3945	#define UART0_C1_RSRC_MASK 0x20u
<>	144:ef7eb2e8f9f7	3946	#define UART0_C1_RSRC_SHIFT 5
<>	144:ef7eb2e8f9f7	3947	#define UART0_C1_DOZEEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	3948	#define UART0_C1_DOZEEN_SHIFT 6
<>	144:ef7eb2e8f9f7	3949	#define UART0_C1_LOOPS_MASK 0x80u
<>	144:ef7eb2e8f9f7	3950	#define UART0_C1_LOOPS_SHIFT 7
<>	144:ef7eb2e8f9f7	3951	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	3952	#define UART0_C2_SBK_MASK 0x1u
<>	144:ef7eb2e8f9f7	3953	#define UART0_C2_SBK_SHIFT 0
<>	144:ef7eb2e8f9f7	3954	#define UART0_C2_RWU_MASK 0x2u
<>	144:ef7eb2e8f9f7	3955	#define UART0_C2_RWU_SHIFT 1
<>	144:ef7eb2e8f9f7	3956	#define UART0_C2_RE_MASK 0x4u
<>	144:ef7eb2e8f9f7	3957	#define UART0_C2_RE_SHIFT 2
<>	144:ef7eb2e8f9f7	3958	#define UART0_C2_TE_MASK 0x8u
<>	144:ef7eb2e8f9f7	3959	#define UART0_C2_TE_SHIFT 3
<>	144:ef7eb2e8f9f7	3960	#define UART0_C2_ILIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3961	#define UART0_C2_ILIE_SHIFT 4
<>	144:ef7eb2e8f9f7	3962	#define UART0_C2_RIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3963	#define UART0_C2_RIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3964	#define UART0_C2_TCIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3965	#define UART0_C2_TCIE_SHIFT 6
<>	144:ef7eb2e8f9f7	3966	#define UART0_C2_TIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3967	#define UART0_C2_TIE_SHIFT 7
<>	144:ef7eb2e8f9f7	3968	/* S1 Bit Fields */
<>	144:ef7eb2e8f9f7	3969	#define UART0_S1_PF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3970	#define UART0_S1_PF_SHIFT 0
<>	144:ef7eb2e8f9f7	3971	#define UART0_S1_FE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3972	#define UART0_S1_FE_SHIFT 1
<>	144:ef7eb2e8f9f7	3973	#define UART0_S1_NF_MASK 0x4u
<>	144:ef7eb2e8f9f7	3974	#define UART0_S1_NF_SHIFT 2
<>	144:ef7eb2e8f9f7	3975	#define UART0_S1_OR_MASK 0x8u
<>	144:ef7eb2e8f9f7	3976	#define UART0_S1_OR_SHIFT 3
<>	144:ef7eb2e8f9f7	3977	#define UART0_S1_IDLE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3978	#define UART0_S1_IDLE_SHIFT 4
<>	144:ef7eb2e8f9f7	3979	#define UART0_S1_RDRF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3980	#define UART0_S1_RDRF_SHIFT 5
<>	144:ef7eb2e8f9f7	3981	#define UART0_S1_TC_MASK 0x40u
<>	144:ef7eb2e8f9f7	3982	#define UART0_S1_TC_SHIFT 6
<>	144:ef7eb2e8f9f7	3983	#define UART0_S1_TDRE_MASK 0x80u
<>	144:ef7eb2e8f9f7	3984	#define UART0_S1_TDRE_SHIFT 7
<>	144:ef7eb2e8f9f7	3985	/* S2 Bit Fields */
<>	144:ef7eb2e8f9f7	3986	#define UART0_S2_RAF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3987	#define UART0_S2_RAF_SHIFT 0
<>	144:ef7eb2e8f9f7	3988	#define UART0_S2_LBKDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3989	#define UART0_S2_LBKDE_SHIFT 1
<>	144:ef7eb2e8f9f7	3990	#define UART0_S2_BRK13_MASK 0x4u
<>	144:ef7eb2e8f9f7	3991	#define UART0_S2_BRK13_SHIFT 2
<>	144:ef7eb2e8f9f7	3992	#define UART0_S2_RWUID_MASK 0x8u
<>	144:ef7eb2e8f9f7	3993	#define UART0_S2_RWUID_SHIFT 3
<>	144:ef7eb2e8f9f7	3994	#define UART0_S2_RXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	3995	#define UART0_S2_RXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	3996	#define UART0_S2_MSBF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3997	#define UART0_S2_MSBF_SHIFT 5
<>	144:ef7eb2e8f9f7	3998	#define UART0_S2_RXEDGIF_MASK 0x40u
<>	144:ef7eb2e8f9f7	3999	#define UART0_S2_RXEDGIF_SHIFT 6
<>	144:ef7eb2e8f9f7	4000	#define UART0_S2_LBKDIF_MASK 0x80u
<>	144:ef7eb2e8f9f7	4001	#define UART0_S2_LBKDIF_SHIFT 7
<>	144:ef7eb2e8f9f7	4002	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	4003	#define UART0_C3_PEIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	4004	#define UART0_C3_PEIE_SHIFT 0
<>	144:ef7eb2e8f9f7	4005	#define UART0_C3_FEIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	4006	#define UART0_C3_FEIE_SHIFT 1
<>	144:ef7eb2e8f9f7	4007	#define UART0_C3_NEIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	4008	#define UART0_C3_NEIE_SHIFT 2
<>	144:ef7eb2e8f9f7	4009	#define UART0_C3_ORIE_MASK 0x8u
<>	144:ef7eb2e8f9f7	4010	#define UART0_C3_ORIE_SHIFT 3
<>	144:ef7eb2e8f9f7	4011	#define UART0_C3_TXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	4012	#define UART0_C3_TXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	4013	#define UART0_C3_TXDIR_MASK 0x20u
<>	144:ef7eb2e8f9f7	4014	#define UART0_C3_TXDIR_SHIFT 5
<>	144:ef7eb2e8f9f7	4015	#define UART0_C3_R9T8_MASK 0x40u
<>	144:ef7eb2e8f9f7	4016	#define UART0_C3_R9T8_SHIFT 6
<>	144:ef7eb2e8f9f7	4017	#define UART0_C3_R8T9_MASK 0x80u
<>	144:ef7eb2e8f9f7	4018	#define UART0_C3_R8T9_SHIFT 7
<>	144:ef7eb2e8f9f7	4019	/* D Bit Fields */
<>	144:ef7eb2e8f9f7	4020	#define UART0_D_R0T0_MASK 0x1u
<>	144:ef7eb2e8f9f7	4021	#define UART0_D_R0T0_SHIFT 0
<>	144:ef7eb2e8f9f7	4022	#define UART0_D_R1T1_MASK 0x2u
<>	144:ef7eb2e8f9f7	4023	#define UART0_D_R1T1_SHIFT 1
<>	144:ef7eb2e8f9f7	4024	#define UART0_D_R2T2_MASK 0x4u
<>	144:ef7eb2e8f9f7	4025	#define UART0_D_R2T2_SHIFT 2
<>	144:ef7eb2e8f9f7	4026	#define UART0_D_R3T3_MASK 0x8u
<>	144:ef7eb2e8f9f7	4027	#define UART0_D_R3T3_SHIFT 3
<>	144:ef7eb2e8f9f7	4028	#define UART0_D_R4T4_MASK 0x10u
<>	144:ef7eb2e8f9f7	4029	#define UART0_D_R4T4_SHIFT 4
<>	144:ef7eb2e8f9f7	4030	#define UART0_D_R5T5_MASK 0x20u
<>	144:ef7eb2e8f9f7	4031	#define UART0_D_R5T5_SHIFT 5
<>	144:ef7eb2e8f9f7	4032	#define UART0_D_R6T6_MASK 0x40u
<>	144:ef7eb2e8f9f7	4033	#define UART0_D_R6T6_SHIFT 6
<>	144:ef7eb2e8f9f7	4034	#define UART0_D_R7T7_MASK 0x80u
<>	144:ef7eb2e8f9f7	4035	#define UART0_D_R7T7_SHIFT 7
<>	144:ef7eb2e8f9f7	4036	/* MA1 Bit Fields */
<>	144:ef7eb2e8f9f7	4037	#define UART0_MA1_MA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4038	#define UART0_MA1_MA_SHIFT 0
<>	144:ef7eb2e8f9f7	4039	#define UART0_MA1_MA(x) (((uint8_t)(((uint8_t)(x))<<UART0_MA1_MA_SHIFT))&UART0_MA1_MA_MASK)
<>	144:ef7eb2e8f9f7	4040	/* MA2 Bit Fields */
<>	144:ef7eb2e8f9f7	4041	#define UART0_MA2_MA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4042	#define UART0_MA2_MA_SHIFT 0
<>	144:ef7eb2e8f9f7	4043	#define UART0_MA2_MA(x) (((uint8_t)(((uint8_t)(x))<<UART0_MA2_MA_SHIFT))&UART0_MA2_MA_MASK)
<>	144:ef7eb2e8f9f7	4044	/* C4 Bit Fields */
<>	144:ef7eb2e8f9f7	4045	#define UART0_C4_OSR_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	4046	#define UART0_C4_OSR_SHIFT 0
<>	144:ef7eb2e8f9f7	4047	#define UART0_C4_OSR(x) (((uint8_t)(((uint8_t)(x))<<UART0_C4_OSR_SHIFT))&UART0_C4_OSR_MASK)
<>	144:ef7eb2e8f9f7	4048	#define UART0_C4_M10_MASK 0x20u
<>	144:ef7eb2e8f9f7	4049	#define UART0_C4_M10_SHIFT 5
<>	144:ef7eb2e8f9f7	4050	#define UART0_C4_MAEN2_MASK 0x40u
<>	144:ef7eb2e8f9f7	4051	#define UART0_C4_MAEN2_SHIFT 6
<>	144:ef7eb2e8f9f7	4052	#define UART0_C4_MAEN1_MASK 0x80u
<>	144:ef7eb2e8f9f7	4053	#define UART0_C4_MAEN1_SHIFT 7
<>	144:ef7eb2e8f9f7	4054	/* C5 Bit Fields */
<>	144:ef7eb2e8f9f7	4055	#define UART0_C5_RESYNCDIS_MASK 0x1u
<>	144:ef7eb2e8f9f7	4056	#define UART0_C5_RESYNCDIS_SHIFT 0
<>	144:ef7eb2e8f9f7	4057	#define UART0_C5_BOTHEDGE_MASK 0x2u
<>	144:ef7eb2e8f9f7	4058	#define UART0_C5_BOTHEDGE_SHIFT 1
<>	144:ef7eb2e8f9f7	4059	#define UART0_C5_RDMAE_MASK 0x20u
<>	144:ef7eb2e8f9f7	4060	#define UART0_C5_RDMAE_SHIFT 5
<>	144:ef7eb2e8f9f7	4061	#define UART0_C5_TDMAE_MASK 0x80u
<>	144:ef7eb2e8f9f7	4062	#define UART0_C5_TDMAE_SHIFT 7
<>	144:ef7eb2e8f9f7	4063
<>	144:ef7eb2e8f9f7	4064	/**
<>	144:ef7eb2e8f9f7	4065	* @}
<>	144:ef7eb2e8f9f7	4066	/ / end of group UART0_Register_Masks */
<>	144:ef7eb2e8f9f7	4067
<>	144:ef7eb2e8f9f7	4068
<>	144:ef7eb2e8f9f7	4069	/* UART0 - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4070	/** Peripheral UART0 base address */
<>	144:ef7eb2e8f9f7	4071	#define UART0_BASE (0x4006A000u)
<>	144:ef7eb2e8f9f7	4072	/** Peripheral UART0 base pointer */
<>	144:ef7eb2e8f9f7	4073	#define UART0 ((UART0_Type *)UART0_BASE)
<>	144:ef7eb2e8f9f7	4074	/** Array initializer of UART0 peripheral base pointers */
<>	144:ef7eb2e8f9f7	4075	#define UART0_BASES { UART0 }
<>	144:ef7eb2e8f9f7	4076
<>	144:ef7eb2e8f9f7	4077	/**
<>	144:ef7eb2e8f9f7	4078	* @}
<>	144:ef7eb2e8f9f7	4079	/ / end of group UART0_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4080
<>	144:ef7eb2e8f9f7	4081
<>	144:ef7eb2e8f9f7	4082	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4083	-- USB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4084	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4085
<>	144:ef7eb2e8f9f7	4086	/**
<>	144:ef7eb2e8f9f7	4087	* @addtogroup USB_Peripheral_Access_Layer USB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4088	* @{
<>	144:ef7eb2e8f9f7	4089	*/
<>	144:ef7eb2e8f9f7	4090
<>	144:ef7eb2e8f9f7	4091	/** USB - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4092	typedef struct {
<>	144:ef7eb2e8f9f7	4093	__I uint8_t PERID; /*< Peripheral ID register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4094	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	4095	__I uint8_t IDCOMP; /*< Peripheral ID Complement register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	4096	uint8_t RESERVED_1[3];
<>	144:ef7eb2e8f9f7	4097	__I uint8_t REV; /*< Peripheral Revision register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	4098	uint8_t RESERVED_2[3];
<>	144:ef7eb2e8f9f7	4099	__I uint8_t ADDINFO; /*< Peripheral Additional Info register, offset: 0xC /
<>	144:ef7eb2e8f9f7	4100	uint8_t RESERVED_3[3];
<>	144:ef7eb2e8f9f7	4101	__IO uint8_t OTGISTAT; /*< OTG Interrupt Status register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	4102	uint8_t RESERVED_4[3];
<>	144:ef7eb2e8f9f7	4103	__IO uint8_t OTGICR; /*< OTG Interrupt Control Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	4104	uint8_t RESERVED_5[3];
<>	144:ef7eb2e8f9f7	4105	__IO uint8_t OTGSTAT; /*< OTG Status register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	4106	uint8_t RESERVED_6[3];
<>	144:ef7eb2e8f9f7	4107	__IO uint8_t OTGCTL; /*< OTG Control register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	4108	uint8_t RESERVED_7[99];
<>	144:ef7eb2e8f9f7	4109	__IO uint8_t ISTAT; /*< Interrupt Status register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	4110	uint8_t RESERVED_8[3];
<>	144:ef7eb2e8f9f7	4111	__IO uint8_t INTEN; /*< Interrupt Enable register, offset: 0x84 /
<>	144:ef7eb2e8f9f7	4112	uint8_t RESERVED_9[3];
<>	144:ef7eb2e8f9f7	4113	__IO uint8_t ERRSTAT; /*< Error Interrupt Status register, offset: 0x88 /
<>	144:ef7eb2e8f9f7	4114	uint8_t RESERVED_10[3];
<>	144:ef7eb2e8f9f7	4115	__IO uint8_t ERREN; /*< Error Interrupt Enable register, offset: 0x8C /
<>	144:ef7eb2e8f9f7	4116	uint8_t RESERVED_11[3];
<>	144:ef7eb2e8f9f7	4117	__I uint8_t STAT; /*< Status register, offset: 0x90 /
<>	144:ef7eb2e8f9f7	4118	uint8_t RESERVED_12[3];
<>	144:ef7eb2e8f9f7	4119	__IO uint8_t CTL; /*< Control register, offset: 0x94 /
<>	144:ef7eb2e8f9f7	4120	uint8_t RESERVED_13[3];
<>	144:ef7eb2e8f9f7	4121	__IO uint8_t ADDR; /*< Address register, offset: 0x98 /
<>	144:ef7eb2e8f9f7	4122	uint8_t RESERVED_14[3];
<>	144:ef7eb2e8f9f7	4123	__IO uint8_t BDTPAGE1; /*< BDT Page Register 1, offset: 0x9C /
<>	144:ef7eb2e8f9f7	4124	uint8_t RESERVED_15[3];
<>	144:ef7eb2e8f9f7	4125	__IO uint8_t FRMNUML; /*< Frame Number Register Low, offset: 0xA0 /
<>	144:ef7eb2e8f9f7	4126	uint8_t RESERVED_16[3];
<>	144:ef7eb2e8f9f7	4127	__IO uint8_t FRMNUMH; /*< Frame Number Register High, offset: 0xA4 /
<>	144:ef7eb2e8f9f7	4128	uint8_t RESERVED_17[3];
<>	144:ef7eb2e8f9f7	4129	__IO uint8_t TOKEN; /*< Token register, offset: 0xA8 /
<>	144:ef7eb2e8f9f7	4130	uint8_t RESERVED_18[3];
<>	144:ef7eb2e8f9f7	4131	__IO uint8_t SOFTHLD; /*< SOF Threshold Register, offset: 0xAC /
<>	144:ef7eb2e8f9f7	4132	uint8_t RESERVED_19[3];
<>	144:ef7eb2e8f9f7	4133	__IO uint8_t BDTPAGE2; /*< BDT Page Register 2, offset: 0xB0 /
<>	144:ef7eb2e8f9f7	4134	uint8_t RESERVED_20[3];
<>	144:ef7eb2e8f9f7	4135	__IO uint8_t BDTPAGE3; /*< BDT Page Register 3, offset: 0xB4 /
<>	144:ef7eb2e8f9f7	4136	uint8_t RESERVED_21[11];
<>	144:ef7eb2e8f9f7	4137	struct { /* offset: 0xC0, array step: 0x4 */
<>	144:ef7eb2e8f9f7	4138	__IO uint8_t ENDPT; /*< Endpoint Control register, array offset: 0xC0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	4139	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	4140	} ENDPOINT[16];
<>	144:ef7eb2e8f9f7	4141	__IO uint8_t USBCTRL; /*< USB Control register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	4142	uint8_t RESERVED_22[3];
<>	144:ef7eb2e8f9f7	4143	__I uint8_t OBSERVE; /*< USB OTG Observe register, offset: 0x104 /
<>	144:ef7eb2e8f9f7	4144	uint8_t RESERVED_23[3];
<>	144:ef7eb2e8f9f7	4145	__IO uint8_t CONTROL; /*< USB OTG Control register, offset: 0x108 /
<>	144:ef7eb2e8f9f7	4146	uint8_t RESERVED_24[3];
<>	144:ef7eb2e8f9f7	4147	__IO uint8_t USBTRC0; /*< USB Transceiver Control Register 0, offset: 0x10C /
<>	144:ef7eb2e8f9f7	4148	uint8_t RESERVED_25[7];
<>	144:ef7eb2e8f9f7	4149	__IO uint8_t USBFRMADJUST; /*< Frame Adjust Register, offset: 0x114 /
<>	144:ef7eb2e8f9f7	4150	} USB_Type;
<>	144:ef7eb2e8f9f7	4151
<>	144:ef7eb2e8f9f7	4152	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4153	-- USB Register Masks
<>	144:ef7eb2e8f9f7	4154	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4155
<>	144:ef7eb2e8f9f7	4156	/**
<>	144:ef7eb2e8f9f7	4157	* @addtogroup USB_Register_Masks USB Register Masks
<>	144:ef7eb2e8f9f7	4158	* @{
<>	144:ef7eb2e8f9f7	4159	*/
<>	144:ef7eb2e8f9f7	4160
<>	144:ef7eb2e8f9f7	4161	/* PERID Bit Fields */
<>	144:ef7eb2e8f9f7	4162	#define USB_PERID_ID_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	4163	#define USB_PERID_ID_SHIFT 0
<>	144:ef7eb2e8f9f7	4164	#define USB_PERID_ID(x) (((uint8_t)(((uint8_t)(x))<<USB_PERID_ID_SHIFT))&USB_PERID_ID_MASK)
<>	144:ef7eb2e8f9f7	4165	/* IDCOMP Bit Fields */
<>	144:ef7eb2e8f9f7	4166	#define USB_IDCOMP_NID_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	4167	#define USB_IDCOMP_NID_SHIFT 0
<>	144:ef7eb2e8f9f7	4168	#define USB_IDCOMP_NID(x) (((uint8_t)(((uint8_t)(x))<<USB_IDCOMP_NID_SHIFT))&USB_IDCOMP_NID_MASK)
<>	144:ef7eb2e8f9f7	4169	/* REV Bit Fields */
<>	144:ef7eb2e8f9f7	4170	#define USB_REV_REV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4171	#define USB_REV_REV_SHIFT 0
<>	144:ef7eb2e8f9f7	4172	#define USB_REV_REV(x) (((uint8_t)(((uint8_t)(x))<<USB_REV_REV_SHIFT))&USB_REV_REV_MASK)
<>	144:ef7eb2e8f9f7	4173	/* ADDINFO Bit Fields */
<>	144:ef7eb2e8f9f7	4174	#define USB_ADDINFO_IEHOST_MASK 0x1u
<>	144:ef7eb2e8f9f7	4175	#define USB_ADDINFO_IEHOST_SHIFT 0
<>	144:ef7eb2e8f9f7	4176	#define USB_ADDINFO_IRQNUM_MASK 0xF8u
<>	144:ef7eb2e8f9f7	4177	#define USB_ADDINFO_IRQNUM_SHIFT 3
<>	144:ef7eb2e8f9f7	4178	#define USB_ADDINFO_IRQNUM(x) (((uint8_t)(((uint8_t)(x))<<USB_ADDINFO_IRQNUM_SHIFT))&USB_ADDINFO_IRQNUM_MASK)
<>	144:ef7eb2e8f9f7	4179	/* OTGISTAT Bit Fields */
<>	144:ef7eb2e8f9f7	4180	#define USB_OTGISTAT_AVBUSCHG_MASK 0x1u
<>	144:ef7eb2e8f9f7	4181	#define USB_OTGISTAT_AVBUSCHG_SHIFT 0
<>	144:ef7eb2e8f9f7	4182	#define USB_OTGISTAT_B_SESS_CHG_MASK 0x4u
<>	144:ef7eb2e8f9f7	4183	#define USB_OTGISTAT_B_SESS_CHG_SHIFT 2
<>	144:ef7eb2e8f9f7	4184	#define USB_OTGISTAT_SESSVLDCHG_MASK 0x8u
<>	144:ef7eb2e8f9f7	4185	#define USB_OTGISTAT_SESSVLDCHG_SHIFT 3
<>	144:ef7eb2e8f9f7	4186	#define USB_OTGISTAT_LINE_STATE_CHG_MASK 0x20u
<>	144:ef7eb2e8f9f7	4187	#define USB_OTGISTAT_LINE_STATE_CHG_SHIFT 5
<>	144:ef7eb2e8f9f7	4188	#define USB_OTGISTAT_ONEMSEC_MASK 0x40u
<>	144:ef7eb2e8f9f7	4189	#define USB_OTGISTAT_ONEMSEC_SHIFT 6
<>	144:ef7eb2e8f9f7	4190	#define USB_OTGISTAT_IDCHG_MASK 0x80u
<>	144:ef7eb2e8f9f7	4191	#define USB_OTGISTAT_IDCHG_SHIFT 7
<>	144:ef7eb2e8f9f7	4192	/* OTGICR Bit Fields */
<>	144:ef7eb2e8f9f7	4193	#define USB_OTGICR_AVBUSEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	4194	#define USB_OTGICR_AVBUSEN_SHIFT 0
<>	144:ef7eb2e8f9f7	4195	#define USB_OTGICR_BSESSEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	4196	#define USB_OTGICR_BSESSEN_SHIFT 2
<>	144:ef7eb2e8f9f7	4197	#define USB_OTGICR_SESSVLDEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	4198	#define USB_OTGICR_SESSVLDEN_SHIFT 3
<>	144:ef7eb2e8f9f7	4199	#define USB_OTGICR_LINESTATEEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	4200	#define USB_OTGICR_LINESTATEEN_SHIFT 5
<>	144:ef7eb2e8f9f7	4201	#define USB_OTGICR_ONEMSECEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	4202	#define USB_OTGICR_ONEMSECEN_SHIFT 6
<>	144:ef7eb2e8f9f7	4203	#define USB_OTGICR_IDEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4204	#define USB_OTGICR_IDEN_SHIFT 7
<>	144:ef7eb2e8f9f7	4205	/* OTGSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	4206	#define USB_OTGSTAT_AVBUSVLD_MASK 0x1u
<>	144:ef7eb2e8f9f7	4207	#define USB_OTGSTAT_AVBUSVLD_SHIFT 0
<>	144:ef7eb2e8f9f7	4208	#define USB_OTGSTAT_BSESSEND_MASK 0x4u
<>	144:ef7eb2e8f9f7	4209	#define USB_OTGSTAT_BSESSEND_SHIFT 2
<>	144:ef7eb2e8f9f7	4210	#define USB_OTGSTAT_SESS_VLD_MASK 0x8u
<>	144:ef7eb2e8f9f7	4211	#define USB_OTGSTAT_SESS_VLD_SHIFT 3
<>	144:ef7eb2e8f9f7	4212	#define USB_OTGSTAT_LINESTATESTABLE_MASK 0x20u
<>	144:ef7eb2e8f9f7	4213	#define USB_OTGSTAT_LINESTATESTABLE_SHIFT 5
<>	144:ef7eb2e8f9f7	4214	#define USB_OTGSTAT_ONEMSECEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	4215	#define USB_OTGSTAT_ONEMSECEN_SHIFT 6
<>	144:ef7eb2e8f9f7	4216	#define USB_OTGSTAT_ID_MASK 0x80u
<>	144:ef7eb2e8f9f7	4217	#define USB_OTGSTAT_ID_SHIFT 7
<>	144:ef7eb2e8f9f7	4218	/* OTGCTL Bit Fields */
<>	144:ef7eb2e8f9f7	4219	#define USB_OTGCTL_OTGEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	4220	#define USB_OTGCTL_OTGEN_SHIFT 2
<>	144:ef7eb2e8f9f7	4221	#define USB_OTGCTL_DMLOW_MASK 0x10u
<>	144:ef7eb2e8f9f7	4222	#define USB_OTGCTL_DMLOW_SHIFT 4
<>	144:ef7eb2e8f9f7	4223	#define USB_OTGCTL_DPLOW_MASK 0x20u
<>	144:ef7eb2e8f9f7	4224	#define USB_OTGCTL_DPLOW_SHIFT 5
<>	144:ef7eb2e8f9f7	4225	#define USB_OTGCTL_DPHIGH_MASK 0x80u
<>	144:ef7eb2e8f9f7	4226	#define USB_OTGCTL_DPHIGH_SHIFT 7
<>	144:ef7eb2e8f9f7	4227	/* ISTAT Bit Fields */
<>	144:ef7eb2e8f9f7	4228	#define USB_ISTAT_USBRST_MASK 0x1u
<>	144:ef7eb2e8f9f7	4229	#define USB_ISTAT_USBRST_SHIFT 0
<>	144:ef7eb2e8f9f7	4230	#define USB_ISTAT_ERROR_MASK 0x2u
<>	144:ef7eb2e8f9f7	4231	#define USB_ISTAT_ERROR_SHIFT 1
<>	144:ef7eb2e8f9f7	4232	#define USB_ISTAT_SOFTOK_MASK 0x4u
<>	144:ef7eb2e8f9f7	4233	#define USB_ISTAT_SOFTOK_SHIFT 2
<>	144:ef7eb2e8f9f7	4234	#define USB_ISTAT_TOKDNE_MASK 0x8u
<>	144:ef7eb2e8f9f7	4235	#define USB_ISTAT_TOKDNE_SHIFT 3
<>	144:ef7eb2e8f9f7	4236	#define USB_ISTAT_SLEEP_MASK 0x10u
<>	144:ef7eb2e8f9f7	4237	#define USB_ISTAT_SLEEP_SHIFT 4
<>	144:ef7eb2e8f9f7	4238	#define USB_ISTAT_RESUME_MASK 0x20u
<>	144:ef7eb2e8f9f7	4239	#define USB_ISTAT_RESUME_SHIFT 5
<>	144:ef7eb2e8f9f7	4240	#define USB_ISTAT_ATTACH_MASK 0x40u
<>	144:ef7eb2e8f9f7	4241	#define USB_ISTAT_ATTACH_SHIFT 6
<>	144:ef7eb2e8f9f7	4242	#define USB_ISTAT_STALL_MASK 0x80u
<>	144:ef7eb2e8f9f7	4243	#define USB_ISTAT_STALL_SHIFT 7
<>	144:ef7eb2e8f9f7	4244	/* INTEN Bit Fields */
<>	144:ef7eb2e8f9f7	4245	#define USB_INTEN_USBRSTEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	4246	#define USB_INTEN_USBRSTEN_SHIFT 0
<>	144:ef7eb2e8f9f7	4247	#define USB_INTEN_ERROREN_MASK 0x2u
<>	144:ef7eb2e8f9f7	4248	#define USB_INTEN_ERROREN_SHIFT 1
<>	144:ef7eb2e8f9f7	4249	#define USB_INTEN_SOFTOKEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	4250	#define USB_INTEN_SOFTOKEN_SHIFT 2
<>	144:ef7eb2e8f9f7	4251	#define USB_INTEN_TOKDNEEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	4252	#define USB_INTEN_TOKDNEEN_SHIFT 3
<>	144:ef7eb2e8f9f7	4253	#define USB_INTEN_SLEEPEN_MASK 0x10u
<>	144:ef7eb2e8f9f7	4254	#define USB_INTEN_SLEEPEN_SHIFT 4
<>	144:ef7eb2e8f9f7	4255	#define USB_INTEN_RESUMEEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	4256	#define USB_INTEN_RESUMEEN_SHIFT 5
<>	144:ef7eb2e8f9f7	4257	#define USB_INTEN_ATTACHEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	4258	#define USB_INTEN_ATTACHEN_SHIFT 6
<>	144:ef7eb2e8f9f7	4259	#define USB_INTEN_STALLEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4260	#define USB_INTEN_STALLEN_SHIFT 7
<>	144:ef7eb2e8f9f7	4261	/* ERRSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	4262	#define USB_ERRSTAT_PIDERR_MASK 0x1u
<>	144:ef7eb2e8f9f7	4263	#define USB_ERRSTAT_PIDERR_SHIFT 0
<>	144:ef7eb2e8f9f7	4264	#define USB_ERRSTAT_CRC5EOF_MASK 0x2u
<>	144:ef7eb2e8f9f7	4265	#define USB_ERRSTAT_CRC5EOF_SHIFT 1
<>	144:ef7eb2e8f9f7	4266	#define USB_ERRSTAT_CRC16_MASK 0x4u
<>	144:ef7eb2e8f9f7	4267	#define USB_ERRSTAT_CRC16_SHIFT 2
<>	144:ef7eb2e8f9f7	4268	#define USB_ERRSTAT_DFN8_MASK 0x8u
<>	144:ef7eb2e8f9f7	4269	#define USB_ERRSTAT_DFN8_SHIFT 3
<>	144:ef7eb2e8f9f7	4270	#define USB_ERRSTAT_BTOERR_MASK 0x10u
<>	144:ef7eb2e8f9f7	4271	#define USB_ERRSTAT_BTOERR_SHIFT 4
<>	144:ef7eb2e8f9f7	4272	#define USB_ERRSTAT_DMAERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	4273	#define USB_ERRSTAT_DMAERR_SHIFT 5
<>	144:ef7eb2e8f9f7	4274	#define USB_ERRSTAT_BTSERR_MASK 0x80u
<>	144:ef7eb2e8f9f7	4275	#define USB_ERRSTAT_BTSERR_SHIFT 7
<>	144:ef7eb2e8f9f7	4276	/* ERREN Bit Fields */
<>	144:ef7eb2e8f9f7	4277	#define USB_ERREN_PIDERREN_MASK 0x1u
<>	144:ef7eb2e8f9f7	4278	#define USB_ERREN_PIDERREN_SHIFT 0
<>	144:ef7eb2e8f9f7	4279	#define USB_ERREN_CRC5EOFEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	4280	#define USB_ERREN_CRC5EOFEN_SHIFT 1
<>	144:ef7eb2e8f9f7	4281	#define USB_ERREN_CRC16EN_MASK 0x4u
<>	144:ef7eb2e8f9f7	4282	#define USB_ERREN_CRC16EN_SHIFT 2
<>	144:ef7eb2e8f9f7	4283	#define USB_ERREN_DFN8EN_MASK 0x8u
<>	144:ef7eb2e8f9f7	4284	#define USB_ERREN_DFN8EN_SHIFT 3
<>	144:ef7eb2e8f9f7	4285	#define USB_ERREN_BTOERREN_MASK 0x10u
<>	144:ef7eb2e8f9f7	4286	#define USB_ERREN_BTOERREN_SHIFT 4
<>	144:ef7eb2e8f9f7	4287	#define USB_ERREN_DMAERREN_MASK 0x20u
<>	144:ef7eb2e8f9f7	4288	#define USB_ERREN_DMAERREN_SHIFT 5
<>	144:ef7eb2e8f9f7	4289	#define USB_ERREN_BTSERREN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4290	#define USB_ERREN_BTSERREN_SHIFT 7
<>	144:ef7eb2e8f9f7	4291	/* STAT Bit Fields */
<>	144:ef7eb2e8f9f7	4292	#define USB_STAT_ODD_MASK 0x4u
<>	144:ef7eb2e8f9f7	4293	#define USB_STAT_ODD_SHIFT 2
<>	144:ef7eb2e8f9f7	4294	#define USB_STAT_TX_MASK 0x8u
<>	144:ef7eb2e8f9f7	4295	#define USB_STAT_TX_SHIFT 3
<>	144:ef7eb2e8f9f7	4296	#define USB_STAT_ENDP_MASK 0xF0u
<>	144:ef7eb2e8f9f7	4297	#define USB_STAT_ENDP_SHIFT 4
<>	144:ef7eb2e8f9f7	4298	#define USB_STAT_ENDP(x) (((uint8_t)(((uint8_t)(x))<<USB_STAT_ENDP_SHIFT))&USB_STAT_ENDP_MASK)
<>	144:ef7eb2e8f9f7	4299	/* CTL Bit Fields */
<>	144:ef7eb2e8f9f7	4300	#define USB_CTL_USBENSOFEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	4301	#define USB_CTL_USBENSOFEN_SHIFT 0
<>	144:ef7eb2e8f9f7	4302	#define USB_CTL_ODDRST_MASK 0x2u
<>	144:ef7eb2e8f9f7	4303	#define USB_CTL_ODDRST_SHIFT 1
<>	144:ef7eb2e8f9f7	4304	#define USB_CTL_RESUME_MASK 0x4u
<>	144:ef7eb2e8f9f7	4305	#define USB_CTL_RESUME_SHIFT 2
<>	144:ef7eb2e8f9f7	4306	#define USB_CTL_HOSTMODEEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	4307	#define USB_CTL_HOSTMODEEN_SHIFT 3
<>	144:ef7eb2e8f9f7	4308	#define USB_CTL_RESET_MASK 0x10u
<>	144:ef7eb2e8f9f7	4309	#define USB_CTL_RESET_SHIFT 4
<>	144:ef7eb2e8f9f7	4310	#define USB_CTL_TXSUSPENDTOKENBUSY_MASK 0x20u
<>	144:ef7eb2e8f9f7	4311	#define USB_CTL_TXSUSPENDTOKENBUSY_SHIFT 5
<>	144:ef7eb2e8f9f7	4312	#define USB_CTL_SE0_MASK 0x40u
<>	144:ef7eb2e8f9f7	4313	#define USB_CTL_SE0_SHIFT 6
<>	144:ef7eb2e8f9f7	4314	#define USB_CTL_JSTATE_MASK 0x80u
<>	144:ef7eb2e8f9f7	4315	#define USB_CTL_JSTATE_SHIFT 7
<>	144:ef7eb2e8f9f7	4316	/* ADDR Bit Fields */
<>	144:ef7eb2e8f9f7	4317	#define USB_ADDR_ADDR_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	4318	#define USB_ADDR_ADDR_SHIFT 0
<>	144:ef7eb2e8f9f7	4319	#define USB_ADDR_ADDR(x) (((uint8_t)(((uint8_t)(x))<<USB_ADDR_ADDR_SHIFT))&USB_ADDR_ADDR_MASK)
<>	144:ef7eb2e8f9f7	4320	#define USB_ADDR_LSEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4321	#define USB_ADDR_LSEN_SHIFT 7
<>	144:ef7eb2e8f9f7	4322	/* BDTPAGE1 Bit Fields */
<>	144:ef7eb2e8f9f7	4323	#define USB_BDTPAGE1_BDTBA_MASK 0xFEu
<>	144:ef7eb2e8f9f7	4324	#define USB_BDTPAGE1_BDTBA_SHIFT 1
<>	144:ef7eb2e8f9f7	4325	#define USB_BDTPAGE1_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE1_BDTBA_SHIFT))&USB_BDTPAGE1_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	4326	/* FRMNUML Bit Fields */
<>	144:ef7eb2e8f9f7	4327	#define USB_FRMNUML_FRM_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4328	#define USB_FRMNUML_FRM_SHIFT 0
<>	144:ef7eb2e8f9f7	4329	#define USB_FRMNUML_FRM(x) (((uint8_t)(((uint8_t)(x))<<USB_FRMNUML_FRM_SHIFT))&USB_FRMNUML_FRM_MASK)
<>	144:ef7eb2e8f9f7	4330	/* FRMNUMH Bit Fields */
<>	144:ef7eb2e8f9f7	4331	#define USB_FRMNUMH_FRM_MASK 0x7u
<>	144:ef7eb2e8f9f7	4332	#define USB_FRMNUMH_FRM_SHIFT 0
<>	144:ef7eb2e8f9f7	4333	#define USB_FRMNUMH_FRM(x) (((uint8_t)(((uint8_t)(x))<<USB_FRMNUMH_FRM_SHIFT))&USB_FRMNUMH_FRM_MASK)
<>	144:ef7eb2e8f9f7	4334	/* TOKEN Bit Fields */
<>	144:ef7eb2e8f9f7	4335	#define USB_TOKEN_TOKENENDPT_MASK 0xFu
<>	144:ef7eb2e8f9f7	4336	#define USB_TOKEN_TOKENENDPT_SHIFT 0
<>	144:ef7eb2e8f9f7	4337	#define USB_TOKEN_TOKENENDPT(x) (((uint8_t)(((uint8_t)(x))<<USB_TOKEN_TOKENENDPT_SHIFT))&USB_TOKEN_TOKENENDPT_MASK)
<>	144:ef7eb2e8f9f7	4338	#define USB_TOKEN_TOKENPID_MASK 0xF0u
<>	144:ef7eb2e8f9f7	4339	#define USB_TOKEN_TOKENPID_SHIFT 4
<>	144:ef7eb2e8f9f7	4340	#define USB_TOKEN_TOKENPID(x) (((uint8_t)(((uint8_t)(x))<<USB_TOKEN_TOKENPID_SHIFT))&USB_TOKEN_TOKENPID_MASK)
<>	144:ef7eb2e8f9f7	4341	/* SOFTHLD Bit Fields */
<>	144:ef7eb2e8f9f7	4342	#define USB_SOFTHLD_CNT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4343	#define USB_SOFTHLD_CNT_SHIFT 0
<>	144:ef7eb2e8f9f7	4344	#define USB_SOFTHLD_CNT(x) (((uint8_t)(((uint8_t)(x))<<USB_SOFTHLD_CNT_SHIFT))&USB_SOFTHLD_CNT_MASK)
<>	144:ef7eb2e8f9f7	4345	/* BDTPAGE2 Bit Fields */
<>	144:ef7eb2e8f9f7	4346	#define USB_BDTPAGE2_BDTBA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4347	#define USB_BDTPAGE2_BDTBA_SHIFT 0
<>	144:ef7eb2e8f9f7	4348	#define USB_BDTPAGE2_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE2_BDTBA_SHIFT))&USB_BDTPAGE2_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	4349	/* BDTPAGE3 Bit Fields */
<>	144:ef7eb2e8f9f7	4350	#define USB_BDTPAGE3_BDTBA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4351	#define USB_BDTPAGE3_BDTBA_SHIFT 0
<>	144:ef7eb2e8f9f7	4352	#define USB_BDTPAGE3_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE3_BDTBA_SHIFT))&USB_BDTPAGE3_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	4353	/* ENDPT Bit Fields */
<>	144:ef7eb2e8f9f7	4354	#define USB_ENDPT_EPHSHK_MASK 0x1u
<>	144:ef7eb2e8f9f7	4355	#define USB_ENDPT_EPHSHK_SHIFT 0
<>	144:ef7eb2e8f9f7	4356	#define USB_ENDPT_EPSTALL_MASK 0x2u
<>	144:ef7eb2e8f9f7	4357	#define USB_ENDPT_EPSTALL_SHIFT 1
<>	144:ef7eb2e8f9f7	4358	#define USB_ENDPT_EPTXEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	4359	#define USB_ENDPT_EPTXEN_SHIFT 2
<>	144:ef7eb2e8f9f7	4360	#define USB_ENDPT_EPRXEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	4361	#define USB_ENDPT_EPRXEN_SHIFT 3
<>	144:ef7eb2e8f9f7	4362	#define USB_ENDPT_EPCTLDIS_MASK 0x10u
<>	144:ef7eb2e8f9f7	4363	#define USB_ENDPT_EPCTLDIS_SHIFT 4
<>	144:ef7eb2e8f9f7	4364	#define USB_ENDPT_RETRYDIS_MASK 0x40u
<>	144:ef7eb2e8f9f7	4365	#define USB_ENDPT_RETRYDIS_SHIFT 6
<>	144:ef7eb2e8f9f7	4366	#define USB_ENDPT_HOSTWOHUB_MASK 0x80u
<>	144:ef7eb2e8f9f7	4367	#define USB_ENDPT_HOSTWOHUB_SHIFT 7
<>	144:ef7eb2e8f9f7	4368	/* USBCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	4369	#define USB_USBCTRL_PDE_MASK 0x40u
<>	144:ef7eb2e8f9f7	4370	#define USB_USBCTRL_PDE_SHIFT 6
<>	144:ef7eb2e8f9f7	4371	#define USB_USBCTRL_SUSP_MASK 0x80u
<>	144:ef7eb2e8f9f7	4372	#define USB_USBCTRL_SUSP_SHIFT 7
<>	144:ef7eb2e8f9f7	4373	/* OBSERVE Bit Fields */
<>	144:ef7eb2e8f9f7	4374	#define USB_OBSERVE_DMPD_MASK 0x10u
<>	144:ef7eb2e8f9f7	4375	#define USB_OBSERVE_DMPD_SHIFT 4
<>	144:ef7eb2e8f9f7	4376	#define USB_OBSERVE_DPPD_MASK 0x40u
<>	144:ef7eb2e8f9f7	4377	#define USB_OBSERVE_DPPD_SHIFT 6
<>	144:ef7eb2e8f9f7	4378	#define USB_OBSERVE_DPPU_MASK 0x80u
<>	144:ef7eb2e8f9f7	4379	#define USB_OBSERVE_DPPU_SHIFT 7
<>	144:ef7eb2e8f9f7	4380	/* CONTROL Bit Fields */
<>	144:ef7eb2e8f9f7	4381	#define USB_CONTROL_DPPULLUPNONOTG_MASK 0x10u
<>	144:ef7eb2e8f9f7	4382	#define USB_CONTROL_DPPULLUPNONOTG_SHIFT 4
<>	144:ef7eb2e8f9f7	4383	/* USBTRC0 Bit Fields */
<>	144:ef7eb2e8f9f7	4384	#define USB_USBTRC0_USB_RESUME_INT_MASK 0x1u
<>	144:ef7eb2e8f9f7	4385	#define USB_USBTRC0_USB_RESUME_INT_SHIFT 0
<>	144:ef7eb2e8f9f7	4386	#define USB_USBTRC0_SYNC_DET_MASK 0x2u
<>	144:ef7eb2e8f9f7	4387	#define USB_USBTRC0_SYNC_DET_SHIFT 1
<>	144:ef7eb2e8f9f7	4388	#define USB_USBTRC0_USBRESMEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	4389	#define USB_USBTRC0_USBRESMEN_SHIFT 5
<>	144:ef7eb2e8f9f7	4390	#define USB_USBTRC0_USBRESET_MASK 0x80u
<>	144:ef7eb2e8f9f7	4391	#define USB_USBTRC0_USBRESET_SHIFT 7
<>	144:ef7eb2e8f9f7	4392	/* USBFRMADJUST Bit Fields */
<>	144:ef7eb2e8f9f7	4393	#define USB_USBFRMADJUST_ADJ_MASK 0xFFu
<>	144:ef7eb2e8f9f7	4394	#define USB_USBFRMADJUST_ADJ_SHIFT 0
<>	144:ef7eb2e8f9f7	4395	#define USB_USBFRMADJUST_ADJ(x) (((uint8_t)(((uint8_t)(x))<<USB_USBFRMADJUST_ADJ_SHIFT))&USB_USBFRMADJUST_ADJ_MASK)
<>	144:ef7eb2e8f9f7	4396
<>	144:ef7eb2e8f9f7	4397	/**
<>	144:ef7eb2e8f9f7	4398	* @}
<>	144:ef7eb2e8f9f7	4399	/ / end of group USB_Register_Masks */
<>	144:ef7eb2e8f9f7	4400
<>	144:ef7eb2e8f9f7	4401
<>	144:ef7eb2e8f9f7	4402	/* USB - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4403	/** Peripheral USB0 base address */
<>	144:ef7eb2e8f9f7	4404	#define USB0_BASE (0x40072000u)
<>	144:ef7eb2e8f9f7	4405	/** Peripheral USB0 base pointer */
<>	144:ef7eb2e8f9f7	4406	#define USB0 ((USB_Type *)USB0_BASE)
<>	144:ef7eb2e8f9f7	4407	/** Array initializer of USB peripheral base pointers */
<>	144:ef7eb2e8f9f7	4408	#define USB_BASES { USB0 }
<>	144:ef7eb2e8f9f7	4409
<>	144:ef7eb2e8f9f7	4410	/**
<>	144:ef7eb2e8f9f7	4411	* @}
<>	144:ef7eb2e8f9f7	4412	/ / end of group USB_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4413
<>	144:ef7eb2e8f9f7	4414
<>	144:ef7eb2e8f9f7	4415	/*
<>	144:ef7eb2e8f9f7	4416	** End of section using anonymous unions
<>	144:ef7eb2e8f9f7	4417	*/
<>	144:ef7eb2e8f9f7	4418
<>	144:ef7eb2e8f9f7	4419	#if defined(__ARMCC_VERSION)
<>	144:ef7eb2e8f9f7	4420	#pragma pop
<>	144:ef7eb2e8f9f7	4421	#elif defined(__CWCC__)
<>	144:ef7eb2e8f9f7	4422	#pragma pop
<>	144:ef7eb2e8f9f7	4423	#elif defined(__GNUC__)
<>	144:ef7eb2e8f9f7	4424	/* leave anonymous unions enabled */
<>	144:ef7eb2e8f9f7	4425	#elif defined(__IAR_SYSTEMS_ICC__)
<>	144:ef7eb2e8f9f7	4426	#pragma language=default
<>	144:ef7eb2e8f9f7	4427	#else
<>	144:ef7eb2e8f9f7	4428	#error Not supported compiler type
<>	144:ef7eb2e8f9f7	4429	#endif
<>	144:ef7eb2e8f9f7	4430
<>	144:ef7eb2e8f9f7	4431	/**
<>	144:ef7eb2e8f9f7	4432	* @}
<>	144:ef7eb2e8f9f7	4433	/ / end of group Peripheral_access_layer */
<>	144:ef7eb2e8f9f7	4434
<>	144:ef7eb2e8f9f7	4435
<>	144:ef7eb2e8f9f7	4436	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4437	-- Backward Compatibility
<>	144:ef7eb2e8f9f7	4438	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4439
<>	144:ef7eb2e8f9f7	4440	/**
<>	144:ef7eb2e8f9f7	4441	* @addtogroup Backward_Compatibility_Symbols Backward Compatibility
<>	144:ef7eb2e8f9f7	4442	* @{
<>	144:ef7eb2e8f9f7	4443	*/
<>	144:ef7eb2e8f9f7	4444
<>	144:ef7eb2e8f9f7	4445	/* No backward compatibility issues. */
<>	144:ef7eb2e8f9f7	4446
<>	144:ef7eb2e8f9f7	4447	/**
<>	144:ef7eb2e8f9f7	4448	* @}
<>	144:ef7eb2e8f9f7	4449	/ / end of group Backward_Compatibility_Symbols */
<>	144:ef7eb2e8f9f7	4450
<>	144:ef7eb2e8f9f7	4451
<>	144:ef7eb2e8f9f7	4452	#endif /* #if !defined(MKL26Z4_H_) */
<>	144:ef7eb2e8f9f7	4453
<>	144:ef7eb2e8f9f7	4454	/* MKL26Z4.h, eof. */

Repository toolbox

Export to desktop IDE

Repository details

Type:	Library
Created:	10 Sep 2016
Imports:	1
Forks:	0
Commits:	148
Dependents:	0
Dependencies:	0
Followers:	1

targets/cmsis/TARGET_Freescale/TARGET_KLXX/TARGET_KL26Z/MKL26Z4.h@144:ef7eb2e8f9f7, 2016-09-02 (annotated)

Who changed what in which revision?

Repository toolbox

Repository details

Important Information for this Arm website

Access Warning