siva surendar / mbed-dev

Important changes to repositories hosted on mbed.com

Mbed hosted mercurial repositories are deprecated and are due to be permanently deleted in July 2026.

To keep a copy of this software download the repository Zip archive or clone locally using Mercurial.

It is also possible to export all your personal repositories from the account settings page.

Fork of mbed-dev by mbed official

targets/cmsis/TARGET_STM/TARGET_STM32L4/stm32l4xx_ll_dma.h@144:ef7eb2e8f9f7, 2016-09-02 (annotated)

Committer:
<>
Date:
Fri Sep 02 15:07:44 2016 +0100
Revision:
144:ef7eb2e8f9f7
This updates the lib to the mbed lib v125

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /**
<> 144:ef7eb2e8f9f7 2 ******************************************************************************
<> 144:ef7eb2e8f9f7 3 * @file stm32l4xx_ll_dma.h
<> 144:ef7eb2e8f9f7 4 * @author MCD Application Team
<> 144:ef7eb2e8f9f7 5 * @version V1.5.1
<> 144:ef7eb2e8f9f7 6 * @date 31-May-2016
<> 144:ef7eb2e8f9f7 7 * @brief Header file of DMA LL module.
<> 144:ef7eb2e8f9f7 8 ******************************************************************************
<> 144:ef7eb2e8f9f7 9 * @attention
<> 144:ef7eb2e8f9f7 10 *
<> 144:ef7eb2e8f9f7 11 * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
<> 144:ef7eb2e8f9f7 12 *
<> 144:ef7eb2e8f9f7 13 * Redistribution and use in source and binary forms, with or without modification,
<> 144:ef7eb2e8f9f7 14 * are permitted provided that the following conditions are met:
<> 144:ef7eb2e8f9f7 15 * 1. Redistributions of source code must retain the above copyright notice,
<> 144:ef7eb2e8f9f7 16 * this list of conditions and the following disclaimer.
<> 144:ef7eb2e8f9f7 17 * 2. Redistributions in binary form must reproduce the above copyright notice,
<> 144:ef7eb2e8f9f7 18 * this list of conditions and the following disclaimer in the documentation
<> 144:ef7eb2e8f9f7 19 * and/or other materials provided with the distribution.
<> 144:ef7eb2e8f9f7 20 * 3. Neither the name of STMicroelectronics nor the names of its contributors
<> 144:ef7eb2e8f9f7 21 * may be used to endorse or promote products derived from this software
<> 144:ef7eb2e8f9f7 22 * without specific prior written permission.
<> 144:ef7eb2e8f9f7 23 *
<> 144:ef7eb2e8f9f7 24 * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
<> 144:ef7eb2e8f9f7 25 * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
<> 144:ef7eb2e8f9f7 26 * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<> 144:ef7eb2e8f9f7 27 * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
<> 144:ef7eb2e8f9f7 28 * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
<> 144:ef7eb2e8f9f7 29 * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
<> 144:ef7eb2e8f9f7 30 * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
<> 144:ef7eb2e8f9f7 31 * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
<> 144:ef7eb2e8f9f7 32 * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
<> 144:ef7eb2e8f9f7 33 * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<> 144:ef7eb2e8f9f7 34 *
<> 144:ef7eb2e8f9f7 35 ******************************************************************************
<> 144:ef7eb2e8f9f7 36 */
<> 144:ef7eb2e8f9f7 37
<> 144:ef7eb2e8f9f7 38 /* Define to prevent recursive inclusion -------------------------------------*/
<> 144:ef7eb2e8f9f7 39 #ifndef __STM32L4xx_LL_DMA_H
<> 144:ef7eb2e8f9f7 40 #define __STM32L4xx_LL_DMA_H
<> 144:ef7eb2e8f9f7 41
<> 144:ef7eb2e8f9f7 42 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 43 extern "C" {
<> 144:ef7eb2e8f9f7 44 #endif
<> 144:ef7eb2e8f9f7 45
<> 144:ef7eb2e8f9f7 46 /* Includes ------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 47 #include "stm32l4xx.h"
<> 144:ef7eb2e8f9f7 48
<> 144:ef7eb2e8f9f7 49 /** @addtogroup STM32L4xx_LL_Driver
<> 144:ef7eb2e8f9f7 50 * @{
<> 144:ef7eb2e8f9f7 51 */
<> 144:ef7eb2e8f9f7 52
<> 144:ef7eb2e8f9f7 53 #if defined (DMA1) || defined (DMA2)
<> 144:ef7eb2e8f9f7 54
<> 144:ef7eb2e8f9f7 55 /** @defgroup DMA_LL DMA
<> 144:ef7eb2e8f9f7 56 * @{
<> 144:ef7eb2e8f9f7 57 */
<> 144:ef7eb2e8f9f7 58
<> 144:ef7eb2e8f9f7 59 /* Private types -------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 60 /* Private variables ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 61 /** @defgroup DMA_LL_Private_Variables DMA Private Variables
<> 144:ef7eb2e8f9f7 62 * @{
<> 144:ef7eb2e8f9f7 63 */
<> 144:ef7eb2e8f9f7 64 /* Array used to get the DMA channel register offset versus channel index LL_DMA_CHANNEL_x */
<> 144:ef7eb2e8f9f7 65 static const uint8_t CHANNEL_OFFSET_TAB[] =
<> 144:ef7eb2e8f9f7 66 {
<> 144:ef7eb2e8f9f7 67 (uint8_t)(DMA1_Channel1_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 68 (uint8_t)(DMA1_Channel2_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 69 (uint8_t)(DMA1_Channel3_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 70 (uint8_t)(DMA1_Channel4_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 71 (uint8_t)(DMA1_Channel5_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 72 (uint8_t)(DMA1_Channel6_BASE - DMA1_BASE),
<> 144:ef7eb2e8f9f7 73 (uint8_t)(DMA1_Channel7_BASE - DMA1_BASE)
<> 144:ef7eb2e8f9f7 74 };
<> 144:ef7eb2e8f9f7 75 /**
<> 144:ef7eb2e8f9f7 76 * @}
<> 144:ef7eb2e8f9f7 77 */
<> 144:ef7eb2e8f9f7 78
<> 144:ef7eb2e8f9f7 79 /* Private constants ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 80 /** @defgroup DMA_LL_Private_Constants DMA Private Constants
<> 144:ef7eb2e8f9f7 81 * @{
<> 144:ef7eb2e8f9f7 82 */
<> 144:ef7eb2e8f9f7 83 /* Define used to get CSELR register offset */
<> 144:ef7eb2e8f9f7 84 #define DMA_CSELR_OFFSET (uint32_t)(DMA1_CSELR_BASE - DMA1_BASE)
<> 144:ef7eb2e8f9f7 85
<> 144:ef7eb2e8f9f7 86 /* Defines used for the bit position in the register and perform offsets */
<> 144:ef7eb2e8f9f7 87 #define DMA_POSITION_CSELR_CXS POSITION_VAL(DMA_CSELR_C1S << ((Channel-1U)*4U))
<> 144:ef7eb2e8f9f7 88 /**
<> 144:ef7eb2e8f9f7 89 * @}
<> 144:ef7eb2e8f9f7 90 */
<> 144:ef7eb2e8f9f7 91
<> 144:ef7eb2e8f9f7 92 /* Private macros ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 93 #if defined(USE_FULL_LL_DRIVER)
<> 144:ef7eb2e8f9f7 94 /** @defgroup DMA_LL_Private_Macros DMA Private Macros
<> 144:ef7eb2e8f9f7 95 * @{
<> 144:ef7eb2e8f9f7 96 */
<> 144:ef7eb2e8f9f7 97 /**
<> 144:ef7eb2e8f9f7 98 * @}
<> 144:ef7eb2e8f9f7 99 */
<> 144:ef7eb2e8f9f7 100 #endif /*USE_FULL_LL_DRIVER*/
<> 144:ef7eb2e8f9f7 101
<> 144:ef7eb2e8f9f7 102 /* Exported types ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 103 #if defined(USE_FULL_LL_DRIVER)
<> 144:ef7eb2e8f9f7 104 /** @defgroup DMA_LL_ES_INIT DMA Exported Init structure
<> 144:ef7eb2e8f9f7 105 * @{
<> 144:ef7eb2e8f9f7 106 */
<> 144:ef7eb2e8f9f7 107 typedef struct
<> 144:ef7eb2e8f9f7 108 {
<> 144:ef7eb2e8f9f7 109 uint32_t PeriphOrM2MSrcAddress; /*!< Specifies the peripheral base address for DMA transfer
<> 144:ef7eb2e8f9f7 110 or as Source base address in case of memory to memory transfer direction.
<> 144:ef7eb2e8f9f7 111
<> 144:ef7eb2e8f9f7 112 This parameter must be a value between Min_Data = 0 and Max_Data = 0xFFFFFFFF. */
<> 144:ef7eb2e8f9f7 113
<> 144:ef7eb2e8f9f7 114 uint32_t MemoryOrM2MDstAddress; /*!< Specifies the memory base address for DMA transfer
<> 144:ef7eb2e8f9f7 115 or as Destination base address in case of memory to memory transfer direction.
<> 144:ef7eb2e8f9f7 116
<> 144:ef7eb2e8f9f7 117 This parameter must be a value between Min_Data = 0 and Max_Data = 0xFFFFFFFF. */
<> 144:ef7eb2e8f9f7 118
<> 144:ef7eb2e8f9f7 119 uint32_t Direction; /*!< Specifies if the data will be transferred from memory to peripheral,
<> 144:ef7eb2e8f9f7 120 from memory to memory or from peripheral to memory.
<> 144:ef7eb2e8f9f7 121 This parameter can be a value of @ref DMA_LL_EC_DIRECTION
<> 144:ef7eb2e8f9f7 122
<> 144:ef7eb2e8f9f7 123 This feature can be modified afterwards using unitary function @ref LL_DMA_SetDataTransferDirection(). */
<> 144:ef7eb2e8f9f7 124
<> 144:ef7eb2e8f9f7 125 uint32_t Mode; /*!< Specifies the normal or circular operation mode.
<> 144:ef7eb2e8f9f7 126 This parameter can be a value of @ref DMA_LL_EC_MODE
<> 144:ef7eb2e8f9f7 127 @note: The circular buffer mode cannot be used if the memory to memory
<> 144:ef7eb2e8f9f7 128 data transfer direction is configured on the selected Channel
<> 144:ef7eb2e8f9f7 129
<> 144:ef7eb2e8f9f7 130 This feature can be modified afterwards using unitary function @ref LL_DMA_SetMode(). */
<> 144:ef7eb2e8f9f7 131
<> 144:ef7eb2e8f9f7 132 uint32_t PeriphOrM2MSrcIncMode; /*!< Specifies whether the Peripheral address or Source address in case of memory to memory transfer direction
<> 144:ef7eb2e8f9f7 133 is incremented or not.
<> 144:ef7eb2e8f9f7 134 This parameter can be a value of @ref DMA_LL_EC_PERIPH
<> 144:ef7eb2e8f9f7 135
<> 144:ef7eb2e8f9f7 136 This feature can be modified afterwards using unitary function @ref LL_DMA_SetPeriphIncMode(). */
<> 144:ef7eb2e8f9f7 137
<> 144:ef7eb2e8f9f7 138 uint32_t MemoryOrM2MDstIncMode; /*!< Specifies whether the Memory address or Destination address in case of memory to memory transfer direction
<> 144:ef7eb2e8f9f7 139 is incremented or not.
<> 144:ef7eb2e8f9f7 140 This parameter can be a value of @ref DMA_LL_EC_MEMORY
<> 144:ef7eb2e8f9f7 141
<> 144:ef7eb2e8f9f7 142 This feature can be modified afterwards using unitary function @ref LL_DMA_SetMemoryIncMode(). */
<> 144:ef7eb2e8f9f7 143
<> 144:ef7eb2e8f9f7 144 uint32_t PeriphOrM2MSrcDataSize; /*!< Specifies the Peripheral data size alignment or Source data size alignment (byte, half word, word)
<> 144:ef7eb2e8f9f7 145 in case of memory to memory transfer direction.
<> 144:ef7eb2e8f9f7 146 This parameter can be a value of @ref DMA_LL_EC_PDATAALIGN
<> 144:ef7eb2e8f9f7 147
<> 144:ef7eb2e8f9f7 148 This feature can be modified afterwards using unitary function @ref LL_DMA_SetPeriphSize(). */
<> 144:ef7eb2e8f9f7 149
<> 144:ef7eb2e8f9f7 150 uint32_t MemoryOrM2MDstDataSize; /*!< Specifies the Memory data size alignment or Destination data size alignment (byte, half word, word)
<> 144:ef7eb2e8f9f7 151 in case of memory to memory transfer direction.
<> 144:ef7eb2e8f9f7 152 This parameter can be a value of @ref DMA_LL_EC_MDATAALIGN
<> 144:ef7eb2e8f9f7 153
<> 144:ef7eb2e8f9f7 154 This feature can be modified afterwards using unitary function @ref LL_DMA_SetMemorySize(). */
<> 144:ef7eb2e8f9f7 155
<> 144:ef7eb2e8f9f7 156 uint32_t NbData; /*!< Specifies the number of data to transfer, in data unit.
<> 144:ef7eb2e8f9f7 157 The data unit is equal to the source buffer configuration set in PeripheralSize
<> 144:ef7eb2e8f9f7 158 or MemorySize parameters depending in the transfer direction.
<> 144:ef7eb2e8f9f7 159 This parameter must be a value between Min_Data = 0 and Max_Data = 0x0000FFFF
<> 144:ef7eb2e8f9f7 160
<> 144:ef7eb2e8f9f7 161 This feature can be modified afterwards using unitary function @ref LL_DMA_SetDataLength(). */
<> 144:ef7eb2e8f9f7 162
<> 144:ef7eb2e8f9f7 163 uint32_t PeriphRequest; /*!< Specifies the peripheral request.
<> 144:ef7eb2e8f9f7 164 This parameter can be a value of @ref DMA_LL_EC_REQUEST
<> 144:ef7eb2e8f9f7 165
<> 144:ef7eb2e8f9f7 166 This feature can be modified afterwards using unitary function @ref LL_DMA_SetPeriphRequest(). */
<> 144:ef7eb2e8f9f7 167
<> 144:ef7eb2e8f9f7 168 uint32_t Priority; /*!< Specifies the channel priority level.
<> 144:ef7eb2e8f9f7 169 This parameter can be a value of @ref DMA_LL_EC_PRIORITY
<> 144:ef7eb2e8f9f7 170
<> 144:ef7eb2e8f9f7 171 This feature can be modified afterwards using unitary function @ref LL_DMA_SetChannelPriorityLevel(). */
<> 144:ef7eb2e8f9f7 172
<> 144:ef7eb2e8f9f7 173 } LL_DMA_InitTypeDef;
<> 144:ef7eb2e8f9f7 174 /**
<> 144:ef7eb2e8f9f7 175 * @}
<> 144:ef7eb2e8f9f7 176 */
<> 144:ef7eb2e8f9f7 177 #endif /*USE_FULL_LL_DRIVER*/
<> 144:ef7eb2e8f9f7 178
<> 144:ef7eb2e8f9f7 179 /* Exported constants --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 180 /** @defgroup DMA_LL_Exported_Constants DMA Exported Constants
<> 144:ef7eb2e8f9f7 181 * @{
<> 144:ef7eb2e8f9f7 182 */
<> 144:ef7eb2e8f9f7 183 /** @defgroup DMA_LL_EC_CLEAR_FLAG Clear Flags Defines
<> 144:ef7eb2e8f9f7 184 * @brief Flags defines which can be used with LL_DMA_WriteReg function
<> 144:ef7eb2e8f9f7 185 * @{
<> 144:ef7eb2e8f9f7 186 */
<> 144:ef7eb2e8f9f7 187 #define LL_DMA_IFCR_CGIF1 DMA_IFCR_CGIF1 /*!< Channel 1 global flag */
<> 144:ef7eb2e8f9f7 188 #define LL_DMA_IFCR_CTCIF1 DMA_IFCR_CTCIF1 /*!< Channel 1 transfer complete flag */
<> 144:ef7eb2e8f9f7 189 #define LL_DMA_IFCR_CHTIF1 DMA_IFCR_CHTIF1 /*!< Channel 1 half transfer flag */
<> 144:ef7eb2e8f9f7 190 #define LL_DMA_IFCR_CTEIF1 DMA_IFCR_CTEIF1 /*!< Channel 1 transfer error flag */
<> 144:ef7eb2e8f9f7 191 #define LL_DMA_IFCR_CGIF2 DMA_IFCR_CGIF2 /*!< Channel 2 global flag */
<> 144:ef7eb2e8f9f7 192 #define LL_DMA_IFCR_CTCIF2 DMA_IFCR_CTCIF2 /*!< Channel 2 transfer complete flag */
<> 144:ef7eb2e8f9f7 193 #define LL_DMA_IFCR_CHTIF2 DMA_IFCR_CHTIF2 /*!< Channel 2 half transfer flag */
<> 144:ef7eb2e8f9f7 194 #define LL_DMA_IFCR_CTEIF2 DMA_IFCR_CTEIF2 /*!< Channel 2 transfer error flag */
<> 144:ef7eb2e8f9f7 195 #define LL_DMA_IFCR_CGIF3 DMA_IFCR_CGIF3 /*!< Channel 3 global flag */
<> 144:ef7eb2e8f9f7 196 #define LL_DMA_IFCR_CTCIF3 DMA_IFCR_CTCIF3 /*!< Channel 3 transfer complete flag */
<> 144:ef7eb2e8f9f7 197 #define LL_DMA_IFCR_CHTIF3 DMA_IFCR_CHTIF3 /*!< Channel 3 half transfer flag */
<> 144:ef7eb2e8f9f7 198 #define LL_DMA_IFCR_CTEIF3 DMA_IFCR_CTEIF3 /*!< Channel 3 transfer error flag */
<> 144:ef7eb2e8f9f7 199 #define LL_DMA_IFCR_CGIF4 DMA_IFCR_CGIF4 /*!< Channel 4 global flag */
<> 144:ef7eb2e8f9f7 200 #define LL_DMA_IFCR_CTCIF4 DMA_IFCR_CTCIF4 /*!< Channel 4 transfer complete flag */
<> 144:ef7eb2e8f9f7 201 #define LL_DMA_IFCR_CHTIF4 DMA_IFCR_CHTIF4 /*!< Channel 4 half transfer flag */
<> 144:ef7eb2e8f9f7 202 #define LL_DMA_IFCR_CTEIF4 DMA_IFCR_CTEIF4 /*!< Channel 4 transfer error flag */
<> 144:ef7eb2e8f9f7 203 #define LL_DMA_IFCR_CGIF5 DMA_IFCR_CGIF5 /*!< Channel 5 global flag */
<> 144:ef7eb2e8f9f7 204 #define LL_DMA_IFCR_CTCIF5 DMA_IFCR_CTCIF5 /*!< Channel 5 transfer complete flag */
<> 144:ef7eb2e8f9f7 205 #define LL_DMA_IFCR_CHTIF5 DMA_IFCR_CHTIF5 /*!< Channel 5 half transfer flag */
<> 144:ef7eb2e8f9f7 206 #define LL_DMA_IFCR_CTEIF5 DMA_IFCR_CTEIF5 /*!< Channel 5 transfer error flag */
<> 144:ef7eb2e8f9f7 207 #define LL_DMA_IFCR_CGIF6 DMA_IFCR_CGIF6 /*!< Channel 6 global flag */
<> 144:ef7eb2e8f9f7 208 #define LL_DMA_IFCR_CTCIF6 DMA_IFCR_CTCIF6 /*!< Channel 6 transfer complete flag */
<> 144:ef7eb2e8f9f7 209 #define LL_DMA_IFCR_CHTIF6 DMA_IFCR_CHTIF6 /*!< Channel 6 half transfer flag */
<> 144:ef7eb2e8f9f7 210 #define LL_DMA_IFCR_CTEIF6 DMA_IFCR_CTEIF6 /*!< Channel 6 transfer error flag */
<> 144:ef7eb2e8f9f7 211 #define LL_DMA_IFCR_CGIF7 DMA_IFCR_CGIF7 /*!< Channel 7 global flag */
<> 144:ef7eb2e8f9f7 212 #define LL_DMA_IFCR_CTCIF7 DMA_IFCR_CTCIF7 /*!< Channel 7 transfer complete flag */
<> 144:ef7eb2e8f9f7 213 #define LL_DMA_IFCR_CHTIF7 DMA_IFCR_CHTIF7 /*!< Channel 7 half transfer flag */
<> 144:ef7eb2e8f9f7 214 #define LL_DMA_IFCR_CTEIF7 DMA_IFCR_CTEIF7 /*!< Channel 7 transfer error flag */
<> 144:ef7eb2e8f9f7 215 /**
<> 144:ef7eb2e8f9f7 216 * @}
<> 144:ef7eb2e8f9f7 217 */
<> 144:ef7eb2e8f9f7 218
<> 144:ef7eb2e8f9f7 219 /** @defgroup DMA_LL_EC_GET_FLAG Get Flags Defines
<> 144:ef7eb2e8f9f7 220 * @brief Flags defines which can be used with LL_DMA_ReadReg function
<> 144:ef7eb2e8f9f7 221 * @{
<> 144:ef7eb2e8f9f7 222 */
<> 144:ef7eb2e8f9f7 223 #define LL_DMA_ISR_GIF1 DMA_ISR_GIF1 /*!< Channel 1 global flag */
<> 144:ef7eb2e8f9f7 224 #define LL_DMA_ISR_TCIF1 DMA_ISR_TCIF1 /*!< Channel 1 transfer complete flag */
<> 144:ef7eb2e8f9f7 225 #define LL_DMA_ISR_HTIF1 DMA_ISR_HTIF1 /*!< Channel 1 half transfer flag */
<> 144:ef7eb2e8f9f7 226 #define LL_DMA_ISR_TEIF1 DMA_ISR_TEIF1 /*!< Channel 1 transfer error flag */
<> 144:ef7eb2e8f9f7 227 #define LL_DMA_ISR_GIF2 DMA_ISR_GIF2 /*!< Channel 2 global flag */
<> 144:ef7eb2e8f9f7 228 #define LL_DMA_ISR_TCIF2 DMA_ISR_TCIF2 /*!< Channel 2 transfer complete flag */
<> 144:ef7eb2e8f9f7 229 #define LL_DMA_ISR_HTIF2 DMA_ISR_HTIF2 /*!< Channel 2 half transfer flag */
<> 144:ef7eb2e8f9f7 230 #define LL_DMA_ISR_TEIF2 DMA_ISR_TEIF2 /*!< Channel 2 transfer error flag */
<> 144:ef7eb2e8f9f7 231 #define LL_DMA_ISR_GIF3 DMA_ISR_GIF3 /*!< Channel 3 global flag */
<> 144:ef7eb2e8f9f7 232 #define LL_DMA_ISR_TCIF3 DMA_ISR_TCIF3 /*!< Channel 3 transfer complete flag */
<> 144:ef7eb2e8f9f7 233 #define LL_DMA_ISR_HTIF3 DMA_ISR_HTIF3 /*!< Channel 3 half transfer flag */
<> 144:ef7eb2e8f9f7 234 #define LL_DMA_ISR_TEIF3 DMA_ISR_TEIF3 /*!< Channel 3 transfer error flag */
<> 144:ef7eb2e8f9f7 235 #define LL_DMA_ISR_GIF4 DMA_ISR_GIF4 /*!< Channel 4 global flag */
<> 144:ef7eb2e8f9f7 236 #define LL_DMA_ISR_TCIF4 DMA_ISR_TCIF4 /*!< Channel 4 transfer complete flag */
<> 144:ef7eb2e8f9f7 237 #define LL_DMA_ISR_HTIF4 DMA_ISR_HTIF4 /*!< Channel 4 half transfer flag */
<> 144:ef7eb2e8f9f7 238 #define LL_DMA_ISR_TEIF4 DMA_ISR_TEIF4 /*!< Channel 4 transfer error flag */
<> 144:ef7eb2e8f9f7 239 #define LL_DMA_ISR_GIF5 DMA_ISR_GIF5 /*!< Channel 5 global flag */
<> 144:ef7eb2e8f9f7 240 #define LL_DMA_ISR_TCIF5 DMA_ISR_TCIF5 /*!< Channel 5 transfer complete flag */
<> 144:ef7eb2e8f9f7 241 #define LL_DMA_ISR_HTIF5 DMA_ISR_HTIF5 /*!< Channel 5 half transfer flag */
<> 144:ef7eb2e8f9f7 242 #define LL_DMA_ISR_TEIF5 DMA_ISR_TEIF5 /*!< Channel 5 transfer error flag */
<> 144:ef7eb2e8f9f7 243 #define LL_DMA_ISR_GIF6 DMA_ISR_GIF6 /*!< Channel 6 global flag */
<> 144:ef7eb2e8f9f7 244 #define LL_DMA_ISR_TCIF6 DMA_ISR_TCIF6 /*!< Channel 6 transfer complete flag */
<> 144:ef7eb2e8f9f7 245 #define LL_DMA_ISR_HTIF6 DMA_ISR_HTIF6 /*!< Channel 6 half transfer flag */
<> 144:ef7eb2e8f9f7 246 #define LL_DMA_ISR_TEIF6 DMA_ISR_TEIF6 /*!< Channel 6 transfer error flag */
<> 144:ef7eb2e8f9f7 247 #define LL_DMA_ISR_GIF7 DMA_ISR_GIF7 /*!< Channel 7 global flag */
<> 144:ef7eb2e8f9f7 248 #define LL_DMA_ISR_TCIF7 DMA_ISR_TCIF7 /*!< Channel 7 transfer complete flag */
<> 144:ef7eb2e8f9f7 249 #define LL_DMA_ISR_HTIF7 DMA_ISR_HTIF7 /*!< Channel 7 half transfer flag */
<> 144:ef7eb2e8f9f7 250 #define LL_DMA_ISR_TEIF7 DMA_ISR_TEIF7 /*!< Channel 7 transfer error flag */
<> 144:ef7eb2e8f9f7 251 /**
<> 144:ef7eb2e8f9f7 252 * @}
<> 144:ef7eb2e8f9f7 253 */
<> 144:ef7eb2e8f9f7 254
<> 144:ef7eb2e8f9f7 255 /** @defgroup DMA_LL_EC_IT IT Defines
<> 144:ef7eb2e8f9f7 256 * @brief IT defines which can be used with LL_DMA_ReadReg and LL_DMA_WriteReg functions
<> 144:ef7eb2e8f9f7 257 * @{
<> 144:ef7eb2e8f9f7 258 */
<> 144:ef7eb2e8f9f7 259 #define LL_DMA_CCR_TCIE DMA_CCR_TCIE /*!< Transfer complete interrupt */
<> 144:ef7eb2e8f9f7 260 #define LL_DMA_CCR_HTIE DMA_CCR_HTIE /*!< Half Transfer interrupt */
<> 144:ef7eb2e8f9f7 261 #define LL_DMA_CCR_TEIE DMA_CCR_TEIE /*!< Transfer error interrupt */
<> 144:ef7eb2e8f9f7 262 /**
<> 144:ef7eb2e8f9f7 263 * @}
<> 144:ef7eb2e8f9f7 264 */
<> 144:ef7eb2e8f9f7 265
<> 144:ef7eb2e8f9f7 266 /** @defgroup DMA_LL_EC_CHANNEL CHANNEL
<> 144:ef7eb2e8f9f7 267 * @{
<> 144:ef7eb2e8f9f7 268 */
<> 144:ef7eb2e8f9f7 269 #define LL_DMA_CHANNEL_1 ((uint32_t)0x00000001U) /*!< DMA Channel 1 */
<> 144:ef7eb2e8f9f7 270 #define LL_DMA_CHANNEL_2 ((uint32_t)0x00000002U) /*!< DMA Channel 2 */
<> 144:ef7eb2e8f9f7 271 #define LL_DMA_CHANNEL_3 ((uint32_t)0x00000003U) /*!< DMA Channel 3 */
<> 144:ef7eb2e8f9f7 272 #define LL_DMA_CHANNEL_4 ((uint32_t)0x00000004U) /*!< DMA Channel 4 */
<> 144:ef7eb2e8f9f7 273 #define LL_DMA_CHANNEL_5 ((uint32_t)0x00000005U) /*!< DMA Channel 5 */
<> 144:ef7eb2e8f9f7 274 #define LL_DMA_CHANNEL_6 ((uint32_t)0x00000006U) /*!< DMA Channel 6 */
<> 144:ef7eb2e8f9f7 275 #define LL_DMA_CHANNEL_7 ((uint32_t)0x00000007U) /*!< DMA Channel 7 */
<> 144:ef7eb2e8f9f7 276 #if defined(USE_FULL_LL_DRIVER)
<> 144:ef7eb2e8f9f7 277 #define LL_DMA_CHANNEL_ALL ((uint32_t)0xFFFF0000U) /*!< DMA Channel all (used only for function @ref LL_DMA_DeInit(). */
<> 144:ef7eb2e8f9f7 278 #endif /*USE_FULL_LL_DRIVER*/
<> 144:ef7eb2e8f9f7 279 /**
<> 144:ef7eb2e8f9f7 280 * @}
<> 144:ef7eb2e8f9f7 281 */
<> 144:ef7eb2e8f9f7 282
<> 144:ef7eb2e8f9f7 283 /** @defgroup DMA_LL_EC_DIRECTION Transfer Direction
<> 144:ef7eb2e8f9f7 284 * @{
<> 144:ef7eb2e8f9f7 285 */
<> 144:ef7eb2e8f9f7 286 #define LL_DMA_DIRECTION_PERIPH_TO_MEMORY ((uint32_t)0x00000000U) /*!< Peripheral to memory direction */
<> 144:ef7eb2e8f9f7 287 #define LL_DMA_DIRECTION_MEMORY_TO_PERIPH DMA_CCR_DIR /*!< Memory to peripheral direction */
<> 144:ef7eb2e8f9f7 288 #define LL_DMA_DIRECTION_MEMORY_TO_MEMORY DMA_CCR_MEM2MEM /*!< Memory to memory direction */
<> 144:ef7eb2e8f9f7 289 /**
<> 144:ef7eb2e8f9f7 290 * @}
<> 144:ef7eb2e8f9f7 291 */
<> 144:ef7eb2e8f9f7 292
<> 144:ef7eb2e8f9f7 293 /** @defgroup DMA_LL_EC_MODE Transfer mode
<> 144:ef7eb2e8f9f7 294 * @{
<> 144:ef7eb2e8f9f7 295 */
<> 144:ef7eb2e8f9f7 296 #define LL_DMA_MODE_NORMAL ((uint32_t)0x00000000U) /*!< Normal Mode */
<> 144:ef7eb2e8f9f7 297 #define LL_DMA_MODE_CIRCULAR DMA_CCR_CIRC /*!< Circular Mode */
<> 144:ef7eb2e8f9f7 298 /**
<> 144:ef7eb2e8f9f7 299 * @}
<> 144:ef7eb2e8f9f7 300 */
<> 144:ef7eb2e8f9f7 301
<> 144:ef7eb2e8f9f7 302 /** @defgroup DMA_LL_EC_PERIPH Peripheral increment mode
<> 144:ef7eb2e8f9f7 303 * @{
<> 144:ef7eb2e8f9f7 304 */
<> 144:ef7eb2e8f9f7 305 #define LL_DMA_PERIPH_INCREMENT DMA_CCR_PINC /*!< Peripheral increment mode Enable */
<> 144:ef7eb2e8f9f7 306 #define LL_DMA_PERIPH_NOINCREMENT ((uint32_t)0x00000000U) /*!< Peripheral increment mode Disable */
<> 144:ef7eb2e8f9f7 307 /**
<> 144:ef7eb2e8f9f7 308 * @}
<> 144:ef7eb2e8f9f7 309 */
<> 144:ef7eb2e8f9f7 310
<> 144:ef7eb2e8f9f7 311 /** @defgroup DMA_LL_EC_MEMORY Memory increment mode
<> 144:ef7eb2e8f9f7 312 * @{
<> 144:ef7eb2e8f9f7 313 */
<> 144:ef7eb2e8f9f7 314 #define LL_DMA_MEMORY_INCREMENT DMA_CCR_MINC /*!< Memory increment mode Enable */
<> 144:ef7eb2e8f9f7 315 #define LL_DMA_MEMORY_NOINCREMENT ((uint32_t)0x00000000U) /*!< Memory increment mode Disable */
<> 144:ef7eb2e8f9f7 316 /**
<> 144:ef7eb2e8f9f7 317 * @}
<> 144:ef7eb2e8f9f7 318 */
<> 144:ef7eb2e8f9f7 319
<> 144:ef7eb2e8f9f7 320 /** @defgroup DMA_LL_EC_PDATAALIGN Peripheral data alignment
<> 144:ef7eb2e8f9f7 321 * @{
<> 144:ef7eb2e8f9f7 322 */
<> 144:ef7eb2e8f9f7 323 #define LL_DMA_PDATAALIGN_BYTE ((uint32_t)0x00000000U) /*!< Peripheral data alignment : Byte */
<> 144:ef7eb2e8f9f7 324 #define LL_DMA_PDATAALIGN_HALFWORD DMA_CCR_PSIZE_0 /*!< Peripheral data alignment : HalfWord */
<> 144:ef7eb2e8f9f7 325 #define LL_DMA_PDATAALIGN_WORD DMA_CCR_PSIZE_1 /*!< Peripheral data alignment : Word */
<> 144:ef7eb2e8f9f7 326 /**
<> 144:ef7eb2e8f9f7 327 * @}
<> 144:ef7eb2e8f9f7 328 */
<> 144:ef7eb2e8f9f7 329
<> 144:ef7eb2e8f9f7 330 /** @defgroup DMA_LL_EC_MDATAALIGN Memory data alignment
<> 144:ef7eb2e8f9f7 331 * @{
<> 144:ef7eb2e8f9f7 332 */
<> 144:ef7eb2e8f9f7 333 #define LL_DMA_MDATAALIGN_BYTE ((uint32_t)0x00000000U) /*!< Memory data alignment : Byte */
<> 144:ef7eb2e8f9f7 334 #define LL_DMA_MDATAALIGN_HALFWORD DMA_CCR_MSIZE_0 /*!< Memory data alignment : HalfWord */
<> 144:ef7eb2e8f9f7 335 #define LL_DMA_MDATAALIGN_WORD DMA_CCR_MSIZE_1 /*!< Memory data alignment : Word */
<> 144:ef7eb2e8f9f7 336 /**
<> 144:ef7eb2e8f9f7 337 * @}
<> 144:ef7eb2e8f9f7 338 */
<> 144:ef7eb2e8f9f7 339
<> 144:ef7eb2e8f9f7 340 /** @defgroup DMA_LL_EC_PRIORITY Transfer Priority level
<> 144:ef7eb2e8f9f7 341 * @{
<> 144:ef7eb2e8f9f7 342 */
<> 144:ef7eb2e8f9f7 343 #define LL_DMA_PRIORITY_LOW ((uint32_t)0x00000000U) /*!< Priority level : Low */
<> 144:ef7eb2e8f9f7 344 #define LL_DMA_PRIORITY_MEDIUM DMA_CCR_PL_0 /*!< Priority level : Medium */
<> 144:ef7eb2e8f9f7 345 #define LL_DMA_PRIORITY_HIGH DMA_CCR_PL_1 /*!< Priority level : High */
<> 144:ef7eb2e8f9f7 346 #define LL_DMA_PRIORITY_VERYHIGH DMA_CCR_PL /*!< Priority level : Very_High */
<> 144:ef7eb2e8f9f7 347 /**
<> 144:ef7eb2e8f9f7 348 * @}
<> 144:ef7eb2e8f9f7 349 */
<> 144:ef7eb2e8f9f7 350
<> 144:ef7eb2e8f9f7 351 /** @defgroup DMA_LL_EC_REQUEST Transfer peripheral request
<> 144:ef7eb2e8f9f7 352 * @{
<> 144:ef7eb2e8f9f7 353 */
<> 144:ef7eb2e8f9f7 354 #define LL_DMA_REQUEST_0 ((uint32_t)0x00000000U) /*!< DMA peripheral request 0 */
<> 144:ef7eb2e8f9f7 355 #define LL_DMA_REQUEST_1 ((uint32_t)0x00000001U) /*!< DMA peripheral request 1 */
<> 144:ef7eb2e8f9f7 356 #define LL_DMA_REQUEST_2 ((uint32_t)0x00000002U) /*!< DMA peripheral request 2 */
<> 144:ef7eb2e8f9f7 357 #define LL_DMA_REQUEST_3 ((uint32_t)0x00000003U) /*!< DMA peripheral request 3 */
<> 144:ef7eb2e8f9f7 358 #define LL_DMA_REQUEST_4 ((uint32_t)0x00000004U) /*!< DMA peripheral request 4 */
<> 144:ef7eb2e8f9f7 359 #define LL_DMA_REQUEST_5 ((uint32_t)0x00000005U) /*!< DMA peripheral request 5 */
<> 144:ef7eb2e8f9f7 360 #define LL_DMA_REQUEST_6 ((uint32_t)0x00000006U) /*!< DMA peripheral request 6 */
<> 144:ef7eb2e8f9f7 361 #define LL_DMA_REQUEST_7 ((uint32_t)0x00000007U) /*!< DMA peripheral request 7 */
<> 144:ef7eb2e8f9f7 362 /**
<> 144:ef7eb2e8f9f7 363 * @}
<> 144:ef7eb2e8f9f7 364 */
<> 144:ef7eb2e8f9f7 365
<> 144:ef7eb2e8f9f7 366 /**
<> 144:ef7eb2e8f9f7 367 * @}
<> 144:ef7eb2e8f9f7 368 */
<> 144:ef7eb2e8f9f7 369
<> 144:ef7eb2e8f9f7 370 /* Exported macro ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 371 /** @defgroup DMA_LL_Exported_Macros DMA Exported Macros
<> 144:ef7eb2e8f9f7 372 * @{
<> 144:ef7eb2e8f9f7 373 */
<> 144:ef7eb2e8f9f7 374
<> 144:ef7eb2e8f9f7 375 /** @defgroup DMA_LL_EM_WRITE_READ Common Write and read registers macros
<> 144:ef7eb2e8f9f7 376 * @{
<> 144:ef7eb2e8f9f7 377 */
<> 144:ef7eb2e8f9f7 378 /**
<> 144:ef7eb2e8f9f7 379 * @brief Write a value in DMA register
<> 144:ef7eb2e8f9f7 380 * @param __INSTANCE__ DMA Instance
<> 144:ef7eb2e8f9f7 381 * @param __REG__ Register to be written
<> 144:ef7eb2e8f9f7 382 * @param __VALUE__ Value to be written in the register
<> 144:ef7eb2e8f9f7 383 * @retval None
<> 144:ef7eb2e8f9f7 384 */
<> 144:ef7eb2e8f9f7 385 #define LL_DMA_WriteReg(__INSTANCE__, __REG__, __VALUE__) WRITE_REG(__INSTANCE__->__REG__, (__VALUE__))
<> 144:ef7eb2e8f9f7 386
<> 144:ef7eb2e8f9f7 387 /**
<> 144:ef7eb2e8f9f7 388 * @brief Read a value in DMA register
<> 144:ef7eb2e8f9f7 389 * @param __INSTANCE__ DMA Instance
<> 144:ef7eb2e8f9f7 390 * @param __REG__ Register to be read
<> 144:ef7eb2e8f9f7 391 * @retval Register value
<> 144:ef7eb2e8f9f7 392 */
<> 144:ef7eb2e8f9f7 393 #define LL_DMA_ReadReg(__INSTANCE__, __REG__) READ_REG(__INSTANCE__->__REG__)
<> 144:ef7eb2e8f9f7 394 /**
<> 144:ef7eb2e8f9f7 395 * @}
<> 144:ef7eb2e8f9f7 396 */
<> 144:ef7eb2e8f9f7 397
<> 144:ef7eb2e8f9f7 398 /** @defgroup DMA_LL_EM_CONVERT_DMAxCHANNELy Convert DMAxChannely
<> 144:ef7eb2e8f9f7 399 * @{
<> 144:ef7eb2e8f9f7 400 */
<> 144:ef7eb2e8f9f7 401 /**
<> 144:ef7eb2e8f9f7 402 * @brief Convert DMAx_Channely into DMAx
<> 144:ef7eb2e8f9f7 403 * @param __CHANNEL_INSTANCE__ DMAx_Channely
<> 144:ef7eb2e8f9f7 404 * @retval DMAx
<> 144:ef7eb2e8f9f7 405 */
<> 144:ef7eb2e8f9f7 406 #if defined(DMA2)
<> 144:ef7eb2e8f9f7 407 #define __LL_DMA_GET_INSTANCE(__CHANNEL_INSTANCE__) \
<> 144:ef7eb2e8f9f7 408 (((uint32_t)(__CHANNEL_INSTANCE__) > ((uint32_t)DMA1_Channel7)) ? DMA2 : DMA1)
<> 144:ef7eb2e8f9f7 409 #else
<> 144:ef7eb2e8f9f7 410 #define __LL_DMA_GET_INSTANCE(__CHANNEL_INSTANCE__) (DMA1)
<> 144:ef7eb2e8f9f7 411 #endif
<> 144:ef7eb2e8f9f7 412
<> 144:ef7eb2e8f9f7 413 /**
<> 144:ef7eb2e8f9f7 414 * @brief Convert DMAx_Channely into LL_DMA_CHANNEL_y
<> 144:ef7eb2e8f9f7 415 * @param __CHANNEL_INSTANCE__ DMAx_Channely
<> 144:ef7eb2e8f9f7 416 * @retval LL_DMA_CHANNEL_y
<> 144:ef7eb2e8f9f7 417 */
<> 144:ef7eb2e8f9f7 418 #if defined (DMA2)
<> 144:ef7eb2e8f9f7 419 #if defined (DMA2_Channel6) && defined (DMA2_Channel7)
<> 144:ef7eb2e8f9f7 420 #define __LL_DMA_GET_CHANNEL(__CHANNEL_INSTANCE__) \
<> 144:ef7eb2e8f9f7 421 (((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel1)) ? LL_DMA_CHANNEL_1 : \
<> 144:ef7eb2e8f9f7 422 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel1)) ? LL_DMA_CHANNEL_1 : \
<> 144:ef7eb2e8f9f7 423 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel2)) ? LL_DMA_CHANNEL_2 : \
<> 144:ef7eb2e8f9f7 424 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel2)) ? LL_DMA_CHANNEL_2 : \
<> 144:ef7eb2e8f9f7 425 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel3)) ? LL_DMA_CHANNEL_3 : \
<> 144:ef7eb2e8f9f7 426 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel3)) ? LL_DMA_CHANNEL_3 : \
<> 144:ef7eb2e8f9f7 427 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel4)) ? LL_DMA_CHANNEL_4 : \
<> 144:ef7eb2e8f9f7 428 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel4)) ? LL_DMA_CHANNEL_4 : \
<> 144:ef7eb2e8f9f7 429 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel5)) ? LL_DMA_CHANNEL_5 : \
<> 144:ef7eb2e8f9f7 430 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel5)) ? LL_DMA_CHANNEL_5 : \
<> 144:ef7eb2e8f9f7 431 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel6)) ? LL_DMA_CHANNEL_6 : \
<> 144:ef7eb2e8f9f7 432 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel6)) ? LL_DMA_CHANNEL_6 : \
<> 144:ef7eb2e8f9f7 433 LL_DMA_CHANNEL_7)
<> 144:ef7eb2e8f9f7 434 #else
<> 144:ef7eb2e8f9f7 435 #define __LL_DMA_GET_CHANNEL(__CHANNEL_INSTANCE__) \
<> 144:ef7eb2e8f9f7 436 (((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel1)) ? LL_DMA_CHANNEL_1 : \
<> 144:ef7eb2e8f9f7 437 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel1)) ? LL_DMA_CHANNEL_1 : \
<> 144:ef7eb2e8f9f7 438 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel2)) ? LL_DMA_CHANNEL_2 : \
<> 144:ef7eb2e8f9f7 439 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel2)) ? LL_DMA_CHANNEL_2 : \
<> 144:ef7eb2e8f9f7 440 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel3)) ? LL_DMA_CHANNEL_3 : \
<> 144:ef7eb2e8f9f7 441 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel3)) ? LL_DMA_CHANNEL_3 : \
<> 144:ef7eb2e8f9f7 442 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel4)) ? LL_DMA_CHANNEL_4 : \
<> 144:ef7eb2e8f9f7 443 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel4)) ? LL_DMA_CHANNEL_4 : \
<> 144:ef7eb2e8f9f7 444 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel5)) ? LL_DMA_CHANNEL_5 : \
<> 144:ef7eb2e8f9f7 445 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA2_Channel5)) ? LL_DMA_CHANNEL_5 : \
<> 144:ef7eb2e8f9f7 446 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel6)) ? LL_DMA_CHANNEL_6 : \
<> 144:ef7eb2e8f9f7 447 LL_DMA_CHANNEL_7)
<> 144:ef7eb2e8f9f7 448 #endif
<> 144:ef7eb2e8f9f7 449 #else
<> 144:ef7eb2e8f9f7 450 #define __LL_DMA_GET_CHANNEL(__CHANNEL_INSTANCE__) \
<> 144:ef7eb2e8f9f7 451 (((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel1)) ? LL_DMA_CHANNEL_1 : \
<> 144:ef7eb2e8f9f7 452 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel2)) ? LL_DMA_CHANNEL_2 : \
<> 144:ef7eb2e8f9f7 453 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel3)) ? LL_DMA_CHANNEL_3 : \
<> 144:ef7eb2e8f9f7 454 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel4)) ? LL_DMA_CHANNEL_4 : \
<> 144:ef7eb2e8f9f7 455 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel5)) ? LL_DMA_CHANNEL_5 : \
<> 144:ef7eb2e8f9f7 456 ((uint32_t)(__CHANNEL_INSTANCE__) == ((uint32_t)DMA1_Channel6)) ? LL_DMA_CHANNEL_6 : \
<> 144:ef7eb2e8f9f7 457 LL_DMA_CHANNEL_7)
<> 144:ef7eb2e8f9f7 458 #endif
<> 144:ef7eb2e8f9f7 459
<> 144:ef7eb2e8f9f7 460 /**
<> 144:ef7eb2e8f9f7 461 * @brief Convert DMA Instance DMAx and LL_DMA_CHANNEL_y into DMAx_Channely
<> 144:ef7eb2e8f9f7 462 * @param __DMA_INSTANCE__ DMAx
<> 144:ef7eb2e8f9f7 463 * @param __CHANNEL__ LL_DMA_CHANNEL_y
<> 144:ef7eb2e8f9f7 464 * @retval DMAx_Channely
<> 144:ef7eb2e8f9f7 465 */
<> 144:ef7eb2e8f9f7 466 #if defined (DMA2)
<> 144:ef7eb2e8f9f7 467 #if defined (DMA2_Channel6) && defined (DMA2_Channel7)
<> 144:ef7eb2e8f9f7 468 #define __LL_DMA_GET_CHANNEL_INSTANCE(__DMA_INSTANCE__, __CHANNEL__) \
<> 144:ef7eb2e8f9f7 469 ((((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_1))) ? DMA1_Channel1 : \
<> 144:ef7eb2e8f9f7 470 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_1))) ? DMA2_Channel1 : \
<> 144:ef7eb2e8f9f7 471 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_2))) ? DMA1_Channel2 : \
<> 144:ef7eb2e8f9f7 472 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_2))) ? DMA2_Channel2 : \
<> 144:ef7eb2e8f9f7 473 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_3))) ? DMA1_Channel3 : \
<> 144:ef7eb2e8f9f7 474 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_3))) ? DMA2_Channel3 : \
<> 144:ef7eb2e8f9f7 475 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_4))) ? DMA1_Channel4 : \
<> 144:ef7eb2e8f9f7 476 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_4))) ? DMA2_Channel4 : \
<> 144:ef7eb2e8f9f7 477 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_5))) ? DMA1_Channel5 : \
<> 144:ef7eb2e8f9f7 478 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_5))) ? DMA2_Channel5 : \
<> 144:ef7eb2e8f9f7 479 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_6))) ? DMA1_Channel6 : \
<> 144:ef7eb2e8f9f7 480 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_6))) ? DMA2_Channel6 : \
<> 144:ef7eb2e8f9f7 481 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_7))) ? DMA1_Channel7 : \
<> 144:ef7eb2e8f9f7 482 DMA2_Channel7)
<> 144:ef7eb2e8f9f7 483 #else
<> 144:ef7eb2e8f9f7 484 #define __LL_DMA_GET_CHANNEL_INSTANCE(__DMA_INSTANCE__, __CHANNEL__) \
<> 144:ef7eb2e8f9f7 485 ((((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_1))) ? DMA1_Channel1 : \
<> 144:ef7eb2e8f9f7 486 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_1))) ? DMA2_Channel1 : \
<> 144:ef7eb2e8f9f7 487 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_2))) ? DMA1_Channel2 : \
<> 144:ef7eb2e8f9f7 488 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_2))) ? DMA2_Channel2 : \
<> 144:ef7eb2e8f9f7 489 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_3))) ? DMA1_Channel3 : \
<> 144:ef7eb2e8f9f7 490 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_3))) ? DMA2_Channel3 : \
<> 144:ef7eb2e8f9f7 491 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_4))) ? DMA1_Channel4 : \
<> 144:ef7eb2e8f9f7 492 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_4))) ? DMA2_Channel4 : \
<> 144:ef7eb2e8f9f7 493 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_5))) ? DMA1_Channel5 : \
<> 144:ef7eb2e8f9f7 494 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA2)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_5))) ? DMA2_Channel5 : \
<> 144:ef7eb2e8f9f7 495 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_6))) ? DMA1_Channel6 : \
<> 144:ef7eb2e8f9f7 496 DMA1_Channel7)
<> 144:ef7eb2e8f9f7 497 #endif
<> 144:ef7eb2e8f9f7 498 #else
<> 144:ef7eb2e8f9f7 499 #define __LL_DMA_GET_CHANNEL_INSTANCE(__DMA_INSTANCE__, __CHANNEL__) \
<> 144:ef7eb2e8f9f7 500 ((((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_1))) ? DMA1_Channel1 : \
<> 144:ef7eb2e8f9f7 501 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_2))) ? DMA1_Channel2 : \
<> 144:ef7eb2e8f9f7 502 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_3))) ? DMA1_Channel3 : \
<> 144:ef7eb2e8f9f7 503 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_4))) ? DMA1_Channel4 : \
<> 144:ef7eb2e8f9f7 504 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_5))) ? DMA1_Channel5 : \
<> 144:ef7eb2e8f9f7 505 (((uint32_t)(__DMA_INSTANCE__) == ((uint32_t)DMA1)) && ((uint32_t)(__CHANNEL__) == ((uint32_t)LL_DMA_CHANNEL_6))) ? DMA1_Channel6 : \
<> 144:ef7eb2e8f9f7 506 DMA1_Channel7)
<> 144:ef7eb2e8f9f7 507 #endif
<> 144:ef7eb2e8f9f7 508
<> 144:ef7eb2e8f9f7 509 /**
<> 144:ef7eb2e8f9f7 510 * @}
<> 144:ef7eb2e8f9f7 511 */
<> 144:ef7eb2e8f9f7 512
<> 144:ef7eb2e8f9f7 513 /**
<> 144:ef7eb2e8f9f7 514 * @}
<> 144:ef7eb2e8f9f7 515 */
<> 144:ef7eb2e8f9f7 516
<> 144:ef7eb2e8f9f7 517 /* Exported functions --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 518 /** @defgroup DMA_LL_Exported_Functions DMA Exported Functions
<> 144:ef7eb2e8f9f7 519 * @{
<> 144:ef7eb2e8f9f7 520 */
<> 144:ef7eb2e8f9f7 521
<> 144:ef7eb2e8f9f7 522 /** @defgroup DMA_LL_EF_Configuration Configuration
<> 144:ef7eb2e8f9f7 523 * @{
<> 144:ef7eb2e8f9f7 524 */
<> 144:ef7eb2e8f9f7 525 /**
<> 144:ef7eb2e8f9f7 526 * @brief Enable DMA channel.
<> 144:ef7eb2e8f9f7 527 * @rmtoll CCR EN LL_DMA_EnableChannel
<> 144:ef7eb2e8f9f7 528 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 529 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 530 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 531 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 532 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 533 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 534 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 535 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 536 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 537 * @retval None
<> 144:ef7eb2e8f9f7 538 */
<> 144:ef7eb2e8f9f7 539 __STATIC_INLINE void LL_DMA_EnableChannel(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 540 {
<> 144:ef7eb2e8f9f7 541 SET_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_EN);
<> 144:ef7eb2e8f9f7 542 }
<> 144:ef7eb2e8f9f7 543
<> 144:ef7eb2e8f9f7 544 /**
<> 144:ef7eb2e8f9f7 545 * @brief Disable DMA channel.
<> 144:ef7eb2e8f9f7 546 * @rmtoll CCR EN LL_DMA_DisableChannel
<> 144:ef7eb2e8f9f7 547 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 548 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 549 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 550 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 551 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 552 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 553 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 554 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 555 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 556 * @retval None
<> 144:ef7eb2e8f9f7 557 */
<> 144:ef7eb2e8f9f7 558 __STATIC_INLINE void LL_DMA_DisableChannel(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 559 {
<> 144:ef7eb2e8f9f7 560 CLEAR_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_EN);
<> 144:ef7eb2e8f9f7 561 }
<> 144:ef7eb2e8f9f7 562
<> 144:ef7eb2e8f9f7 563 /**
<> 144:ef7eb2e8f9f7 564 * @brief Check if DMA channel is enabled or disabled.
<> 144:ef7eb2e8f9f7 565 * @rmtoll CCR EN LL_DMA_IsEnabledChannel
<> 144:ef7eb2e8f9f7 566 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 567 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 568 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 569 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 570 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 571 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 572 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 573 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 574 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 575 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 576 */
<> 144:ef7eb2e8f9f7 577 __STATIC_INLINE uint32_t LL_DMA_IsEnabledChannel(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 578 {
<> 144:ef7eb2e8f9f7 579 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 580 DMA_CCR_EN) == (DMA_CCR_EN));
<> 144:ef7eb2e8f9f7 581 }
<> 144:ef7eb2e8f9f7 582
<> 144:ef7eb2e8f9f7 583 /**
<> 144:ef7eb2e8f9f7 584 * @brief Configure all parameters link to DMA transfer.
<> 144:ef7eb2e8f9f7 585 * @rmtoll CCR DIR LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 586 * CCR MEM2MEM LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 587 * CCR CIRC LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 588 * CCR PINC LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 589 * CCR MINC LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 590 * CCR PSIZE LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 591 * CCR MSIZE LL_DMA_ConfigTransfer\n
<> 144:ef7eb2e8f9f7 592 * CCR PL LL_DMA_ConfigTransfer
<> 144:ef7eb2e8f9f7 593 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 594 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 595 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 596 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 597 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 598 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 599 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 600 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 601 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 602 * @param Configuration This parameter must be a combination of all the following values:
<> 144:ef7eb2e8f9f7 603 * @arg @ref LL_DMA_DIRECTION_PERIPH_TO_MEMORY or @ref LL_DMA_DIRECTION_MEMORY_TO_PERIPH or @ref LL_DMA_DIRECTION_MEMORY_TO_MEMORY
<> 144:ef7eb2e8f9f7 604 * @arg @ref LL_DMA_MODE_NORMAL or @ref LL_DMA_MODE_CIRCULAR
<> 144:ef7eb2e8f9f7 605 * @arg @ref LL_DMA_PERIPH_INCREMENT or @ref LL_DMA_PERIPH_NOINCREMENT
<> 144:ef7eb2e8f9f7 606 * @arg @ref LL_DMA_MEMORY_INCREMENT or @ref LL_DMA_MEMORY_NOINCREMENT
<> 144:ef7eb2e8f9f7 607 * @arg @ref LL_DMA_PDATAALIGN_BYTE or @ref LL_DMA_PDATAALIGN_HALFWORD or @ref LL_DMA_PDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 608 * @arg @ref LL_DMA_MDATAALIGN_BYTE or @ref LL_DMA_MDATAALIGN_HALFWORD or @ref LL_DMA_MDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 609 * @arg @ref LL_DMA_PRIORITY_LOW or @ref LL_DMA_PRIORITY_MEDIUM or @ref LL_DMA_PRIORITY_HIGH or @ref LL_DMA_PRIORITY_VERYHIGH
<> 144:ef7eb2e8f9f7 610 * @retval None
<> 144:ef7eb2e8f9f7 611 */
<> 144:ef7eb2e8f9f7 612 __STATIC_INLINE void LL_DMA_ConfigTransfer(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t Configuration)
<> 144:ef7eb2e8f9f7 613 {
<> 144:ef7eb2e8f9f7 614 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 615 DMA_CCR_DIR | DMA_CCR_MEM2MEM | DMA_CCR_CIRC | DMA_CCR_PINC | DMA_CCR_MINC | DMA_CCR_PSIZE | DMA_CCR_MSIZE | DMA_CCR_PL,
<> 144:ef7eb2e8f9f7 616 Configuration);
<> 144:ef7eb2e8f9f7 617 }
<> 144:ef7eb2e8f9f7 618
<> 144:ef7eb2e8f9f7 619 /**
<> 144:ef7eb2e8f9f7 620 * @brief Set Data transfer direction (read from peripheral or from memory).
<> 144:ef7eb2e8f9f7 621 * @rmtoll CCR DIR LL_DMA_SetDataTransferDirection\n
<> 144:ef7eb2e8f9f7 622 * CCR MEM2MEM LL_DMA_SetDataTransferDirection
<> 144:ef7eb2e8f9f7 623 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 624 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 625 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 626 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 627 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 628 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 629 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 630 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 631 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 632 * @param Direction This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 633 * @arg @ref LL_DMA_DIRECTION_PERIPH_TO_MEMORY
<> 144:ef7eb2e8f9f7 634 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_PERIPH
<> 144:ef7eb2e8f9f7 635 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_MEMORY
<> 144:ef7eb2e8f9f7 636 * @retval None
<> 144:ef7eb2e8f9f7 637 */
<> 144:ef7eb2e8f9f7 638 __STATIC_INLINE void LL_DMA_SetDataTransferDirection(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t Direction)
<> 144:ef7eb2e8f9f7 639 {
<> 144:ef7eb2e8f9f7 640 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 641 DMA_CCR_DIR | DMA_CCR_MEM2MEM, Direction);
<> 144:ef7eb2e8f9f7 642 }
<> 144:ef7eb2e8f9f7 643
<> 144:ef7eb2e8f9f7 644 /**
<> 144:ef7eb2e8f9f7 645 * @brief Get Data transfer direction (read from peripheral or from memory).
<> 144:ef7eb2e8f9f7 646 * @rmtoll CCR DIR LL_DMA_GetDataTransferDirection\n
<> 144:ef7eb2e8f9f7 647 * CCR MEM2MEM LL_DMA_GetDataTransferDirection
<> 144:ef7eb2e8f9f7 648 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 649 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 650 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 651 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 652 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 653 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 654 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 655 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 656 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 657 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 658 * @arg @ref LL_DMA_DIRECTION_PERIPH_TO_MEMORY
<> 144:ef7eb2e8f9f7 659 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_PERIPH
<> 144:ef7eb2e8f9f7 660 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_MEMORY
<> 144:ef7eb2e8f9f7 661 */
<> 144:ef7eb2e8f9f7 662 __STATIC_INLINE uint32_t LL_DMA_GetDataTransferDirection(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 663 {
<> 144:ef7eb2e8f9f7 664 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 665 DMA_CCR_DIR | DMA_CCR_MEM2MEM));
<> 144:ef7eb2e8f9f7 666 }
<> 144:ef7eb2e8f9f7 667
<> 144:ef7eb2e8f9f7 668 /**
<> 144:ef7eb2e8f9f7 669 * @brief Set DMA mode circular or normal.
<> 144:ef7eb2e8f9f7 670 * @note The circular buffer mode cannot be used if the memory-to-memory
<> 144:ef7eb2e8f9f7 671 * data transfer is configured on the selected Channel.
<> 144:ef7eb2e8f9f7 672 * @rmtoll CCR CIRC LL_DMA_SetMode
<> 144:ef7eb2e8f9f7 673 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 674 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 675 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 676 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 677 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 678 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 679 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 680 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 681 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 682 * @param Mode This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 683 * @arg @ref LL_DMA_MODE_NORMAL
<> 144:ef7eb2e8f9f7 684 * @arg @ref LL_DMA_MODE_CIRCULAR
<> 144:ef7eb2e8f9f7 685 * @retval None
<> 144:ef7eb2e8f9f7 686 */
<> 144:ef7eb2e8f9f7 687 __STATIC_INLINE void LL_DMA_SetMode(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t Mode)
<> 144:ef7eb2e8f9f7 688 {
<> 144:ef7eb2e8f9f7 689 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_CIRC,
<> 144:ef7eb2e8f9f7 690 Mode);
<> 144:ef7eb2e8f9f7 691 }
<> 144:ef7eb2e8f9f7 692
<> 144:ef7eb2e8f9f7 693 /**
<> 144:ef7eb2e8f9f7 694 * @brief Get DMA mode circular or normal.
<> 144:ef7eb2e8f9f7 695 * @rmtoll CCR CIRC LL_DMA_GetMode
<> 144:ef7eb2e8f9f7 696 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 697 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 698 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 699 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 700 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 701 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 702 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 703 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 704 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 705 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 706 * @arg @ref LL_DMA_MODE_NORMAL
<> 144:ef7eb2e8f9f7 707 * @arg @ref LL_DMA_MODE_CIRCULAR
<> 144:ef7eb2e8f9f7 708 */
<> 144:ef7eb2e8f9f7 709 __STATIC_INLINE uint32_t LL_DMA_GetMode(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 710 {
<> 144:ef7eb2e8f9f7 711 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 712 DMA_CCR_CIRC));
<> 144:ef7eb2e8f9f7 713 }
<> 144:ef7eb2e8f9f7 714
<> 144:ef7eb2e8f9f7 715 /**
<> 144:ef7eb2e8f9f7 716 * @brief Set Peripheral increment mode.
<> 144:ef7eb2e8f9f7 717 * @rmtoll CCR PINC LL_DMA_SetPeriphIncMode
<> 144:ef7eb2e8f9f7 718 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 719 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 720 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 721 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 722 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 723 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 724 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 725 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 726 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 727 * @param PeriphOrM2MSrcIncMode This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 728 * @arg @ref LL_DMA_PERIPH_INCREMENT
<> 144:ef7eb2e8f9f7 729 * @arg @ref LL_DMA_PERIPH_NOINCREMENT
<> 144:ef7eb2e8f9f7 730 * @retval None
<> 144:ef7eb2e8f9f7 731 */
<> 144:ef7eb2e8f9f7 732 __STATIC_INLINE void LL_DMA_SetPeriphIncMode(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t PeriphOrM2MSrcIncMode)
<> 144:ef7eb2e8f9f7 733 {
<> 144:ef7eb2e8f9f7 734 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_PINC,
<> 144:ef7eb2e8f9f7 735 PeriphOrM2MSrcIncMode);
<> 144:ef7eb2e8f9f7 736 }
<> 144:ef7eb2e8f9f7 737
<> 144:ef7eb2e8f9f7 738 /**
<> 144:ef7eb2e8f9f7 739 * @brief Get Peripheral increment mode.
<> 144:ef7eb2e8f9f7 740 * @rmtoll CCR PINC LL_DMA_GetPeriphIncMode
<> 144:ef7eb2e8f9f7 741 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 742 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 743 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 744 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 745 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 746 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 747 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 748 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 749 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 750 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 751 * @arg @ref LL_DMA_PERIPH_INCREMENT
<> 144:ef7eb2e8f9f7 752 * @arg @ref LL_DMA_PERIPH_NOINCREMENT
<> 144:ef7eb2e8f9f7 753 */
<> 144:ef7eb2e8f9f7 754 __STATIC_INLINE uint32_t LL_DMA_GetPeriphIncMode(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 755 {
<> 144:ef7eb2e8f9f7 756 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 757 DMA_CCR_PINC));
<> 144:ef7eb2e8f9f7 758 }
<> 144:ef7eb2e8f9f7 759
<> 144:ef7eb2e8f9f7 760 /**
<> 144:ef7eb2e8f9f7 761 * @brief Set Memory increment mode.
<> 144:ef7eb2e8f9f7 762 * @rmtoll CCR MINC LL_DMA_SetMemoryIncMode
<> 144:ef7eb2e8f9f7 763 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 764 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 765 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 766 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 767 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 768 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 769 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 770 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 771 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 772 * @param MemoryOrM2MDstIncMode This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 773 * @arg @ref LL_DMA_MEMORY_INCREMENT
<> 144:ef7eb2e8f9f7 774 * @arg @ref LL_DMA_MEMORY_NOINCREMENT
<> 144:ef7eb2e8f9f7 775 * @retval None
<> 144:ef7eb2e8f9f7 776 */
<> 144:ef7eb2e8f9f7 777 __STATIC_INLINE void LL_DMA_SetMemoryIncMode(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t MemoryOrM2MDstIncMode)
<> 144:ef7eb2e8f9f7 778 {
<> 144:ef7eb2e8f9f7 779 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_MINC,
<> 144:ef7eb2e8f9f7 780 MemoryOrM2MDstIncMode);
<> 144:ef7eb2e8f9f7 781 }
<> 144:ef7eb2e8f9f7 782
<> 144:ef7eb2e8f9f7 783 /**
<> 144:ef7eb2e8f9f7 784 * @brief Get Memory increment mode.
<> 144:ef7eb2e8f9f7 785 * @rmtoll CCR MINC LL_DMA_GetMemoryIncMode
<> 144:ef7eb2e8f9f7 786 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 787 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 788 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 789 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 790 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 791 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 792 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 793 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 794 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 795 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 796 * @arg @ref LL_DMA_MEMORY_INCREMENT
<> 144:ef7eb2e8f9f7 797 * @arg @ref LL_DMA_MEMORY_NOINCREMENT
<> 144:ef7eb2e8f9f7 798 */
<> 144:ef7eb2e8f9f7 799 __STATIC_INLINE uint32_t LL_DMA_GetMemoryIncMode(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 800 {
<> 144:ef7eb2e8f9f7 801 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 802 DMA_CCR_MINC));
<> 144:ef7eb2e8f9f7 803 }
<> 144:ef7eb2e8f9f7 804
<> 144:ef7eb2e8f9f7 805 /**
<> 144:ef7eb2e8f9f7 806 * @brief Set Peripheral size.
<> 144:ef7eb2e8f9f7 807 * @rmtoll CCR PSIZE LL_DMA_SetPeriphSize
<> 144:ef7eb2e8f9f7 808 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 809 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 810 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 811 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 812 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 813 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 814 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 815 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 816 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 817 * @param PeriphOrM2MSrcDataSize This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 818 * @arg @ref LL_DMA_PDATAALIGN_BYTE
<> 144:ef7eb2e8f9f7 819 * @arg @ref LL_DMA_PDATAALIGN_HALFWORD
<> 144:ef7eb2e8f9f7 820 * @arg @ref LL_DMA_PDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 821 * @retval None
<> 144:ef7eb2e8f9f7 822 */
<> 144:ef7eb2e8f9f7 823 __STATIC_INLINE void LL_DMA_SetPeriphSize(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t PeriphOrM2MSrcDataSize)
<> 144:ef7eb2e8f9f7 824 {
<> 144:ef7eb2e8f9f7 825 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_PSIZE,
<> 144:ef7eb2e8f9f7 826 PeriphOrM2MSrcDataSize);
<> 144:ef7eb2e8f9f7 827 }
<> 144:ef7eb2e8f9f7 828
<> 144:ef7eb2e8f9f7 829 /**
<> 144:ef7eb2e8f9f7 830 * @brief Get Peripheral size.
<> 144:ef7eb2e8f9f7 831 * @rmtoll CCR PSIZE LL_DMA_GetPeriphSize
<> 144:ef7eb2e8f9f7 832 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 833 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 834 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 835 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 836 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 837 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 838 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 839 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 840 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 841 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 842 * @arg @ref LL_DMA_PDATAALIGN_BYTE
<> 144:ef7eb2e8f9f7 843 * @arg @ref LL_DMA_PDATAALIGN_HALFWORD
<> 144:ef7eb2e8f9f7 844 * @arg @ref LL_DMA_PDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 845 */
<> 144:ef7eb2e8f9f7 846 __STATIC_INLINE uint32_t LL_DMA_GetPeriphSize(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 847 {
<> 144:ef7eb2e8f9f7 848 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 849 DMA_CCR_PSIZE));
<> 144:ef7eb2e8f9f7 850 }
<> 144:ef7eb2e8f9f7 851
<> 144:ef7eb2e8f9f7 852 /**
<> 144:ef7eb2e8f9f7 853 * @brief Set Memory size.
<> 144:ef7eb2e8f9f7 854 * @rmtoll CCR MSIZE LL_DMA_SetMemorySize
<> 144:ef7eb2e8f9f7 855 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 856 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 857 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 858 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 859 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 860 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 861 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 862 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 863 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 864 * @param MemoryOrM2MDstDataSize This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 865 * @arg @ref LL_DMA_MDATAALIGN_BYTE
<> 144:ef7eb2e8f9f7 866 * @arg @ref LL_DMA_MDATAALIGN_HALFWORD
<> 144:ef7eb2e8f9f7 867 * @arg @ref LL_DMA_MDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 868 * @retval None
<> 144:ef7eb2e8f9f7 869 */
<> 144:ef7eb2e8f9f7 870 __STATIC_INLINE void LL_DMA_SetMemorySize(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t MemoryOrM2MDstDataSize)
<> 144:ef7eb2e8f9f7 871 {
<> 144:ef7eb2e8f9f7 872 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_MSIZE,
<> 144:ef7eb2e8f9f7 873 MemoryOrM2MDstDataSize);
<> 144:ef7eb2e8f9f7 874 }
<> 144:ef7eb2e8f9f7 875
<> 144:ef7eb2e8f9f7 876 /**
<> 144:ef7eb2e8f9f7 877 * @brief Get Memory size.
<> 144:ef7eb2e8f9f7 878 * @rmtoll CCR MSIZE LL_DMA_GetMemorySize
<> 144:ef7eb2e8f9f7 879 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 880 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 881 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 882 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 883 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 884 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 885 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 886 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 887 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 888 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 889 * @arg @ref LL_DMA_MDATAALIGN_BYTE
<> 144:ef7eb2e8f9f7 890 * @arg @ref LL_DMA_MDATAALIGN_HALFWORD
<> 144:ef7eb2e8f9f7 891 * @arg @ref LL_DMA_MDATAALIGN_WORD
<> 144:ef7eb2e8f9f7 892 */
<> 144:ef7eb2e8f9f7 893 __STATIC_INLINE uint32_t LL_DMA_GetMemorySize(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 894 {
<> 144:ef7eb2e8f9f7 895 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 896 DMA_CCR_MSIZE));
<> 144:ef7eb2e8f9f7 897 }
<> 144:ef7eb2e8f9f7 898
<> 144:ef7eb2e8f9f7 899 /**
<> 144:ef7eb2e8f9f7 900 * @brief Set Channel priority level.
<> 144:ef7eb2e8f9f7 901 * @rmtoll CCR PL LL_DMA_SetChannelPriorityLevel
<> 144:ef7eb2e8f9f7 902 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 903 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 904 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 905 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 906 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 907 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 908 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 909 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 910 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 911 * @param Priority This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 912 * @arg @ref LL_DMA_PRIORITY_LOW
<> 144:ef7eb2e8f9f7 913 * @arg @ref LL_DMA_PRIORITY_MEDIUM
<> 144:ef7eb2e8f9f7 914 * @arg @ref LL_DMA_PRIORITY_HIGH
<> 144:ef7eb2e8f9f7 915 * @arg @ref LL_DMA_PRIORITY_VERYHIGH
<> 144:ef7eb2e8f9f7 916 * @retval None
<> 144:ef7eb2e8f9f7 917 */
<> 144:ef7eb2e8f9f7 918 __STATIC_INLINE void LL_DMA_SetChannelPriorityLevel(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t Priority)
<> 144:ef7eb2e8f9f7 919 {
<> 144:ef7eb2e8f9f7 920 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_PL,
<> 144:ef7eb2e8f9f7 921 Priority);
<> 144:ef7eb2e8f9f7 922 }
<> 144:ef7eb2e8f9f7 923
<> 144:ef7eb2e8f9f7 924 /**
<> 144:ef7eb2e8f9f7 925 * @brief Get Channel priority level.
<> 144:ef7eb2e8f9f7 926 * @rmtoll CCR PL LL_DMA_GetChannelPriorityLevel
<> 144:ef7eb2e8f9f7 927 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 928 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 929 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 930 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 931 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 932 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 933 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 934 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 935 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 936 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 937 * @arg @ref LL_DMA_PRIORITY_LOW
<> 144:ef7eb2e8f9f7 938 * @arg @ref LL_DMA_PRIORITY_MEDIUM
<> 144:ef7eb2e8f9f7 939 * @arg @ref LL_DMA_PRIORITY_HIGH
<> 144:ef7eb2e8f9f7 940 * @arg @ref LL_DMA_PRIORITY_VERYHIGH
<> 144:ef7eb2e8f9f7 941 */
<> 144:ef7eb2e8f9f7 942 __STATIC_INLINE uint32_t LL_DMA_GetChannelPriorityLevel(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 943 {
<> 144:ef7eb2e8f9f7 944 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 945 DMA_CCR_PL));
<> 144:ef7eb2e8f9f7 946 }
<> 144:ef7eb2e8f9f7 947
<> 144:ef7eb2e8f9f7 948 /**
<> 144:ef7eb2e8f9f7 949 * @brief Set Number of data to transfer.
<> 144:ef7eb2e8f9f7 950 * @note This action has no effect if
<> 144:ef7eb2e8f9f7 951 * channel is enabled.
<> 144:ef7eb2e8f9f7 952 * @rmtoll CNDTR NDT LL_DMA_SetDataLength
<> 144:ef7eb2e8f9f7 953 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 954 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 955 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 956 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 957 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 958 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 959 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 960 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 961 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 962 * @param NbData Between Min_Data = 0 and Max_Data = 0x0000FFFF
<> 144:ef7eb2e8f9f7 963 * @retval None
<> 144:ef7eb2e8f9f7 964 */
<> 144:ef7eb2e8f9f7 965 __STATIC_INLINE void LL_DMA_SetDataLength(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t NbData)
<> 144:ef7eb2e8f9f7 966 {
<> 144:ef7eb2e8f9f7 967 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CNDTR,
<> 144:ef7eb2e8f9f7 968 DMA_CNDTR_NDT, NbData);
<> 144:ef7eb2e8f9f7 969 }
<> 144:ef7eb2e8f9f7 970
<> 144:ef7eb2e8f9f7 971 /**
<> 144:ef7eb2e8f9f7 972 * @brief Get Number of data to transfer.
<> 144:ef7eb2e8f9f7 973 * @note Once the channel is enabled, the return value indicate the
<> 144:ef7eb2e8f9f7 974 * remaining bytes to be transmitted.
<> 144:ef7eb2e8f9f7 975 * @rmtoll CNDTR NDT LL_DMA_GetDataLength
<> 144:ef7eb2e8f9f7 976 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 977 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 978 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 979 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 980 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 981 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 982 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 983 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 984 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 985 * @retval Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 986 */
<> 144:ef7eb2e8f9f7 987 __STATIC_INLINE uint32_t LL_DMA_GetDataLength(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 988 {
<> 144:ef7eb2e8f9f7 989 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CNDTR,
<> 144:ef7eb2e8f9f7 990 DMA_CNDTR_NDT));
<> 144:ef7eb2e8f9f7 991 }
<> 144:ef7eb2e8f9f7 992
<> 144:ef7eb2e8f9f7 993 /**
<> 144:ef7eb2e8f9f7 994 * @brief Configure the Source and Destination addresses.
<> 144:ef7eb2e8f9f7 995 * @note Each IP using DMA provides an API to get directly the register adress (LL_PPP_DMA_GetRegAddr)
<> 144:ef7eb2e8f9f7 996 * @rmtoll CPAR PA LL_DMA_ConfigAddresses\n
<> 144:ef7eb2e8f9f7 997 * CMAR MA LL_DMA_ConfigAddresses
<> 144:ef7eb2e8f9f7 998 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 999 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1000 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1001 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1002 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1003 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1004 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1005 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1006 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1007 * @param SrcAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1008 * @param DstAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1009 * @param Direction This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1010 * @arg @ref LL_DMA_DIRECTION_PERIPH_TO_MEMORY
<> 144:ef7eb2e8f9f7 1011 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_PERIPH
<> 144:ef7eb2e8f9f7 1012 * @arg @ref LL_DMA_DIRECTION_MEMORY_TO_MEMORY
<> 144:ef7eb2e8f9f7 1013 * @retval None
<> 144:ef7eb2e8f9f7 1014 */
<> 144:ef7eb2e8f9f7 1015 __STATIC_INLINE void LL_DMA_ConfigAddresses(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t SrcAddress,
<> 144:ef7eb2e8f9f7 1016 uint32_t DstAddress, uint32_t Direction)
<> 144:ef7eb2e8f9f7 1017 {
<> 144:ef7eb2e8f9f7 1018 /* Direction Memory to Periph */
<> 144:ef7eb2e8f9f7 1019 if (Direction == LL_DMA_DIRECTION_MEMORY_TO_PERIPH)
<> 144:ef7eb2e8f9f7 1020 {
<> 144:ef7eb2e8f9f7 1021 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR, DMA_CMAR_MA,
<> 144:ef7eb2e8f9f7 1022 SrcAddress);
<> 144:ef7eb2e8f9f7 1023 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR, DMA_CPAR_PA,
<> 144:ef7eb2e8f9f7 1024 DstAddress);
<> 144:ef7eb2e8f9f7 1025 }
<> 144:ef7eb2e8f9f7 1026 /* Direction Periph to Memory and Memory to Memory */
<> 144:ef7eb2e8f9f7 1027 else
<> 144:ef7eb2e8f9f7 1028 {
<> 144:ef7eb2e8f9f7 1029 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR, DMA_CPAR_PA,
<> 144:ef7eb2e8f9f7 1030 SrcAddress);
<> 144:ef7eb2e8f9f7 1031 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR, DMA_CMAR_MA,
<> 144:ef7eb2e8f9f7 1032 DstAddress);
<> 144:ef7eb2e8f9f7 1033 }
<> 144:ef7eb2e8f9f7 1034 }
<> 144:ef7eb2e8f9f7 1035
<> 144:ef7eb2e8f9f7 1036 /**
<> 144:ef7eb2e8f9f7 1037 * @brief Set the Memory address.
<> 144:ef7eb2e8f9f7 1038 * @note Interface used for direction LL_DMA_DIRECTION_PERIPH_TO_MEMORY or LL_DMA_DIRECTION_MEMORY_TO_PERIPH only.
<> 144:ef7eb2e8f9f7 1039 * @rmtoll CMAR MA LL_DMA_SetMemoryAddress
<> 144:ef7eb2e8f9f7 1040 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1041 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1042 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1043 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1044 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1045 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1046 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1047 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1048 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1049 * @param MemoryAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1050 * @retval None
<> 144:ef7eb2e8f9f7 1051 */
<> 144:ef7eb2e8f9f7 1052 __STATIC_INLINE void LL_DMA_SetMemoryAddress(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t MemoryAddress)
<> 144:ef7eb2e8f9f7 1053 {
<> 144:ef7eb2e8f9f7 1054 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR, DMA_CMAR_MA,
<> 144:ef7eb2e8f9f7 1055 MemoryAddress);
<> 144:ef7eb2e8f9f7 1056 }
<> 144:ef7eb2e8f9f7 1057
<> 144:ef7eb2e8f9f7 1058 /**
<> 144:ef7eb2e8f9f7 1059 * @brief Set the Peripheral address.
<> 144:ef7eb2e8f9f7 1060 * @note Interface used for direction LL_DMA_DIRECTION_PERIPH_TO_MEMORY or LL_DMA_DIRECTION_MEMORY_TO_PERIPH only.
<> 144:ef7eb2e8f9f7 1061 * @rmtoll CPAR PA LL_DMA_SetPeriphAddress
<> 144:ef7eb2e8f9f7 1062 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1063 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1064 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1065 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1066 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1067 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1068 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1069 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1070 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1071 * @param PeriphAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1072 * @retval None
<> 144:ef7eb2e8f9f7 1073 */
<> 144:ef7eb2e8f9f7 1074 __STATIC_INLINE void LL_DMA_SetPeriphAddress(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t PeriphAddress)
<> 144:ef7eb2e8f9f7 1075 {
<> 144:ef7eb2e8f9f7 1076 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR, DMA_CPAR_PA,
<> 144:ef7eb2e8f9f7 1077 PeriphAddress);
<> 144:ef7eb2e8f9f7 1078 }
<> 144:ef7eb2e8f9f7 1079
<> 144:ef7eb2e8f9f7 1080 /**
<> 144:ef7eb2e8f9f7 1081 * @brief Get Memory address.
<> 144:ef7eb2e8f9f7 1082 * @note Interface used for direction LL_DMA_DIRECTION_PERIPH_TO_MEMORY or LL_DMA_DIRECTION_MEMORY_TO_PERIPH only.
<> 144:ef7eb2e8f9f7 1083 * @rmtoll CMAR MA LL_DMA_GetMemoryAddress
<> 144:ef7eb2e8f9f7 1084 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1085 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1086 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1087 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1088 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1089 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1090 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1091 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1092 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1093 * @retval Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1094 */
<> 144:ef7eb2e8f9f7 1095 __STATIC_INLINE uint32_t LL_DMA_GetMemoryAddress(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1096 {
<> 144:ef7eb2e8f9f7 1097 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR,
<> 144:ef7eb2e8f9f7 1098 DMA_CMAR_MA));
<> 144:ef7eb2e8f9f7 1099 }
<> 144:ef7eb2e8f9f7 1100
<> 144:ef7eb2e8f9f7 1101 /**
<> 144:ef7eb2e8f9f7 1102 * @brief Get Peripheral address.
<> 144:ef7eb2e8f9f7 1103 * @note Interface used for direction LL_DMA_DIRECTION_PERIPH_TO_MEMORY or LL_DMA_DIRECTION_MEMORY_TO_PERIPH only.
<> 144:ef7eb2e8f9f7 1104 * @rmtoll CPAR PA LL_DMA_GetPeriphAddress
<> 144:ef7eb2e8f9f7 1105 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1106 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1107 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1108 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1109 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1110 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1111 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1112 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1113 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1114 * @retval Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1115 */
<> 144:ef7eb2e8f9f7 1116 __STATIC_INLINE uint32_t LL_DMA_GetPeriphAddress(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1117 {
<> 144:ef7eb2e8f9f7 1118 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR,
<> 144:ef7eb2e8f9f7 1119 DMA_CPAR_PA));
<> 144:ef7eb2e8f9f7 1120 }
<> 144:ef7eb2e8f9f7 1121
<> 144:ef7eb2e8f9f7 1122 /**
<> 144:ef7eb2e8f9f7 1123 * @brief Set the Memory to Memory Source address.
<> 144:ef7eb2e8f9f7 1124 * @note Interface used for direction LL_DMA_DIRECTION_MEMORY_TO_MEMORY only.
<> 144:ef7eb2e8f9f7 1125 * @rmtoll CPAR PA LL_DMA_SetM2MSrcAddress
<> 144:ef7eb2e8f9f7 1126 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1127 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1128 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1129 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1130 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1131 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1132 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1133 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1134 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1135 * @param MemoryAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1136 * @retval None
<> 144:ef7eb2e8f9f7 1137 */
<> 144:ef7eb2e8f9f7 1138 __STATIC_INLINE void LL_DMA_SetM2MSrcAddress(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t MemoryAddress)
<> 144:ef7eb2e8f9f7 1139 {
<> 144:ef7eb2e8f9f7 1140 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR, DMA_CPAR_PA,
<> 144:ef7eb2e8f9f7 1141 MemoryAddress);
<> 144:ef7eb2e8f9f7 1142 }
<> 144:ef7eb2e8f9f7 1143
<> 144:ef7eb2e8f9f7 1144 /**
<> 144:ef7eb2e8f9f7 1145 * @brief Set the Memory to Memory Destination address.
<> 144:ef7eb2e8f9f7 1146 * @note Interface used for direction LL_DMA_DIRECTION_MEMORY_TO_MEMORY only.
<> 144:ef7eb2e8f9f7 1147 * @rmtoll CMAR MA LL_DMA_SetM2MDstAddress
<> 144:ef7eb2e8f9f7 1148 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1149 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1150 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1151 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1152 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1153 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1154 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1155 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1156 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1157 * @param MemoryAddress Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1158 * @retval None
<> 144:ef7eb2e8f9f7 1159 */
<> 144:ef7eb2e8f9f7 1160 __STATIC_INLINE void LL_DMA_SetM2MDstAddress(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t MemoryAddress)
<> 144:ef7eb2e8f9f7 1161 {
<> 144:ef7eb2e8f9f7 1162 MODIFY_REG(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR, DMA_CMAR_MA,
<> 144:ef7eb2e8f9f7 1163 MemoryAddress);
<> 144:ef7eb2e8f9f7 1164 }
<> 144:ef7eb2e8f9f7 1165
<> 144:ef7eb2e8f9f7 1166 /**
<> 144:ef7eb2e8f9f7 1167 * @brief Get the Memory to Memory Source address.
<> 144:ef7eb2e8f9f7 1168 * @note Interface used for direction LL_DMA_DIRECTION_MEMORY_TO_MEMORY only.
<> 144:ef7eb2e8f9f7 1169 * @rmtoll CPAR PA LL_DMA_GetM2MSrcAddress
<> 144:ef7eb2e8f9f7 1170 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1171 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1172 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1173 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1174 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1175 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1176 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1177 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1178 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1179 * @retval Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1180 */
<> 144:ef7eb2e8f9f7 1181 __STATIC_INLINE uint32_t LL_DMA_GetM2MSrcAddress(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1182 {
<> 144:ef7eb2e8f9f7 1183 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CPAR,
<> 144:ef7eb2e8f9f7 1184 DMA_CPAR_PA));
<> 144:ef7eb2e8f9f7 1185 }
<> 144:ef7eb2e8f9f7 1186
<> 144:ef7eb2e8f9f7 1187 /**
<> 144:ef7eb2e8f9f7 1188 * @brief Get the Memory to Memory Destination address.
<> 144:ef7eb2e8f9f7 1189 * @note Interface used for direction LL_DMA_DIRECTION_MEMORY_TO_MEMORY only.
<> 144:ef7eb2e8f9f7 1190 * @rmtoll CMAR MA LL_DMA_GetM2MDstAddress
<> 144:ef7eb2e8f9f7 1191 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1192 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1193 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1194 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1195 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1196 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1197 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1198 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1199 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1200 * @retval Between Min_Data = 0 and Max_Data = 0xFFFFFFFF
<> 144:ef7eb2e8f9f7 1201 */
<> 144:ef7eb2e8f9f7 1202 __STATIC_INLINE uint32_t LL_DMA_GetM2MDstAddress(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1203 {
<> 144:ef7eb2e8f9f7 1204 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CMAR,
<> 144:ef7eb2e8f9f7 1205 DMA_CMAR_MA));
<> 144:ef7eb2e8f9f7 1206 }
<> 144:ef7eb2e8f9f7 1207
<> 144:ef7eb2e8f9f7 1208 /**
<> 144:ef7eb2e8f9f7 1209 * @brief Set DMA request for DMA instance on Channel x.
<> 144:ef7eb2e8f9f7 1210 * @note Please refer to Reference Manual to get the available mapping of Request value link to Channel Selection.
<> 144:ef7eb2e8f9f7 1211 * @rmtoll CSELR C1S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1212 * CSELR C2S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1213 * CSELR C3S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1214 * CSELR C4S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1215 * CSELR C5S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1216 * CSELR C6S LL_DMA_SetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1217 * CSELR C7S LL_DMA_SetPeriphRequest
<> 144:ef7eb2e8f9f7 1218 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1219 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1220 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1221 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1222 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1223 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1224 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1225 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1226 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1227 * @param PeriphRequest This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1228 * @arg @ref LL_DMA_REQUEST_0
<> 144:ef7eb2e8f9f7 1229 * @arg @ref LL_DMA_REQUEST_1
<> 144:ef7eb2e8f9f7 1230 * @arg @ref LL_DMA_REQUEST_2
<> 144:ef7eb2e8f9f7 1231 * @arg @ref LL_DMA_REQUEST_3
<> 144:ef7eb2e8f9f7 1232 * @arg @ref LL_DMA_REQUEST_4
<> 144:ef7eb2e8f9f7 1233 * @arg @ref LL_DMA_REQUEST_5
<> 144:ef7eb2e8f9f7 1234 * @arg @ref LL_DMA_REQUEST_6
<> 144:ef7eb2e8f9f7 1235 * @arg @ref LL_DMA_REQUEST_7
<> 144:ef7eb2e8f9f7 1236 * @retval None
<> 144:ef7eb2e8f9f7 1237 */
<> 144:ef7eb2e8f9f7 1238 __STATIC_INLINE void LL_DMA_SetPeriphRequest(DMA_TypeDef *DMAx, uint32_t Channel, uint32_t PeriphRequest)
<> 144:ef7eb2e8f9f7 1239 {
<> 144:ef7eb2e8f9f7 1240 MODIFY_REG(((DMA_Request_TypeDef *)((uint32_t)((uint32_t)DMAx + DMA_CSELR_OFFSET)))->CSELR,
<> 144:ef7eb2e8f9f7 1241 DMA_CSELR_C1S << ((Channel - 1U) * 4U), PeriphRequest << DMA_POSITION_CSELR_CXS);
<> 144:ef7eb2e8f9f7 1242 }
<> 144:ef7eb2e8f9f7 1243
<> 144:ef7eb2e8f9f7 1244 /**
<> 144:ef7eb2e8f9f7 1245 * @brief Get DMA request for DMA instance on Channel x.
<> 144:ef7eb2e8f9f7 1246 * @rmtoll CSELR C1S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1247 * CSELR C2S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1248 * CSELR C3S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1249 * CSELR C4S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1250 * CSELR C5S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1251 * CSELR C6S LL_DMA_GetPeriphRequest\n
<> 144:ef7eb2e8f9f7 1252 * CSELR C7S LL_DMA_GetPeriphRequest
<> 144:ef7eb2e8f9f7 1253 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1254 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1255 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1256 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1257 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1258 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1259 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1260 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1261 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1262 * @retval Returned value can be one of the following values:
<> 144:ef7eb2e8f9f7 1263 * @arg @ref LL_DMA_REQUEST_0
<> 144:ef7eb2e8f9f7 1264 * @arg @ref LL_DMA_REQUEST_1
<> 144:ef7eb2e8f9f7 1265 * @arg @ref LL_DMA_REQUEST_2
<> 144:ef7eb2e8f9f7 1266 * @arg @ref LL_DMA_REQUEST_3
<> 144:ef7eb2e8f9f7 1267 * @arg @ref LL_DMA_REQUEST_4
<> 144:ef7eb2e8f9f7 1268 * @arg @ref LL_DMA_REQUEST_5
<> 144:ef7eb2e8f9f7 1269 * @arg @ref LL_DMA_REQUEST_6
<> 144:ef7eb2e8f9f7 1270 * @arg @ref LL_DMA_REQUEST_7
<> 144:ef7eb2e8f9f7 1271 */
<> 144:ef7eb2e8f9f7 1272 __STATIC_INLINE uint32_t LL_DMA_GetPeriphRequest(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1273 {
<> 144:ef7eb2e8f9f7 1274 return (READ_BIT(((DMA_Request_TypeDef *)((uint32_t)((uint32_t)DMAx + DMA_CSELR_OFFSET)))->CSELR,
<> 144:ef7eb2e8f9f7 1275 DMA_CSELR_C1S << ((Channel - 1U) * 4U)) >> DMA_POSITION_CSELR_CXS);
<> 144:ef7eb2e8f9f7 1276 }
<> 144:ef7eb2e8f9f7 1277
<> 144:ef7eb2e8f9f7 1278 /**
<> 144:ef7eb2e8f9f7 1279 * @}
<> 144:ef7eb2e8f9f7 1280 */
<> 144:ef7eb2e8f9f7 1281
<> 144:ef7eb2e8f9f7 1282 /** @defgroup DMA_LL_EF_FLAG_Management FLAG_Management
<> 144:ef7eb2e8f9f7 1283 * @{
<> 144:ef7eb2e8f9f7 1284 */
<> 144:ef7eb2e8f9f7 1285
<> 144:ef7eb2e8f9f7 1286 /**
<> 144:ef7eb2e8f9f7 1287 * @brief Get Channel 1 global interrupt flag.
<> 144:ef7eb2e8f9f7 1288 * @rmtoll ISR GIF1 LL_DMA_IsActiveFlag_GI1
<> 144:ef7eb2e8f9f7 1289 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1290 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1291 */
<> 144:ef7eb2e8f9f7 1292 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1293 {
<> 144:ef7eb2e8f9f7 1294 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF1) == (DMA_ISR_GIF1));
<> 144:ef7eb2e8f9f7 1295 }
<> 144:ef7eb2e8f9f7 1296
<> 144:ef7eb2e8f9f7 1297 /**
<> 144:ef7eb2e8f9f7 1298 * @brief Get Channel 2 global interrupt flag.
<> 144:ef7eb2e8f9f7 1299 * @rmtoll ISR GIF2 LL_DMA_IsActiveFlag_GI2
<> 144:ef7eb2e8f9f7 1300 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1301 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1302 */
<> 144:ef7eb2e8f9f7 1303 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1304 {
<> 144:ef7eb2e8f9f7 1305 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF2) == (DMA_ISR_GIF2));
<> 144:ef7eb2e8f9f7 1306 }
<> 144:ef7eb2e8f9f7 1307
<> 144:ef7eb2e8f9f7 1308 /**
<> 144:ef7eb2e8f9f7 1309 * @brief Get Channel 3 global interrupt flag.
<> 144:ef7eb2e8f9f7 1310 * @rmtoll ISR GIF3 LL_DMA_IsActiveFlag_GI3
<> 144:ef7eb2e8f9f7 1311 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1312 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1313 */
<> 144:ef7eb2e8f9f7 1314 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1315 {
<> 144:ef7eb2e8f9f7 1316 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF3) == (DMA_ISR_GIF3));
<> 144:ef7eb2e8f9f7 1317 }
<> 144:ef7eb2e8f9f7 1318
<> 144:ef7eb2e8f9f7 1319 /**
<> 144:ef7eb2e8f9f7 1320 * @brief Get Channel 4 global interrupt flag.
<> 144:ef7eb2e8f9f7 1321 * @rmtoll ISR GIF4 LL_DMA_IsActiveFlag_GI4
<> 144:ef7eb2e8f9f7 1322 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1323 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1324 */
<> 144:ef7eb2e8f9f7 1325 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1326 {
<> 144:ef7eb2e8f9f7 1327 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF4) == (DMA_ISR_GIF4));
<> 144:ef7eb2e8f9f7 1328 }
<> 144:ef7eb2e8f9f7 1329
<> 144:ef7eb2e8f9f7 1330 /**
<> 144:ef7eb2e8f9f7 1331 * @brief Get Channel 5 global interrupt flag.
<> 144:ef7eb2e8f9f7 1332 * @rmtoll ISR GIF5 LL_DMA_IsActiveFlag_GI5
<> 144:ef7eb2e8f9f7 1333 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1334 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1335 */
<> 144:ef7eb2e8f9f7 1336 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1337 {
<> 144:ef7eb2e8f9f7 1338 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF5) == (DMA_ISR_GIF5));
<> 144:ef7eb2e8f9f7 1339 }
<> 144:ef7eb2e8f9f7 1340
<> 144:ef7eb2e8f9f7 1341 /**
<> 144:ef7eb2e8f9f7 1342 * @brief Get Channel 6 global interrupt flag.
<> 144:ef7eb2e8f9f7 1343 * @rmtoll ISR GIF6 LL_DMA_IsActiveFlag_GI6
<> 144:ef7eb2e8f9f7 1344 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1345 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1346 */
<> 144:ef7eb2e8f9f7 1347 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1348 {
<> 144:ef7eb2e8f9f7 1349 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF6) == (DMA_ISR_GIF6));
<> 144:ef7eb2e8f9f7 1350 }
<> 144:ef7eb2e8f9f7 1351
<> 144:ef7eb2e8f9f7 1352 /**
<> 144:ef7eb2e8f9f7 1353 * @brief Get Channel 7 global interrupt flag.
<> 144:ef7eb2e8f9f7 1354 * @rmtoll ISR GIF7 LL_DMA_IsActiveFlag_GI7
<> 144:ef7eb2e8f9f7 1355 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1356 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1357 */
<> 144:ef7eb2e8f9f7 1358 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_GI7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1359 {
<> 144:ef7eb2e8f9f7 1360 return (READ_BIT(DMAx->ISR, DMA_ISR_GIF7) == (DMA_ISR_GIF7));
<> 144:ef7eb2e8f9f7 1361 }
<> 144:ef7eb2e8f9f7 1362
<> 144:ef7eb2e8f9f7 1363 /**
<> 144:ef7eb2e8f9f7 1364 * @brief Get Channel 1 transfer complete flag.
<> 144:ef7eb2e8f9f7 1365 * @rmtoll ISR TCIF1 LL_DMA_IsActiveFlag_TC1
<> 144:ef7eb2e8f9f7 1366 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1367 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1368 */
<> 144:ef7eb2e8f9f7 1369 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1370 {
<> 144:ef7eb2e8f9f7 1371 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF1) == (DMA_ISR_TCIF1));
<> 144:ef7eb2e8f9f7 1372 }
<> 144:ef7eb2e8f9f7 1373
<> 144:ef7eb2e8f9f7 1374 /**
<> 144:ef7eb2e8f9f7 1375 * @brief Get Channel 2 transfer complete flag.
<> 144:ef7eb2e8f9f7 1376 * @rmtoll ISR TCIF2 LL_DMA_IsActiveFlag_TC2
<> 144:ef7eb2e8f9f7 1377 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1378 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1379 */
<> 144:ef7eb2e8f9f7 1380 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1381 {
<> 144:ef7eb2e8f9f7 1382 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF2) == (DMA_ISR_TCIF2));
<> 144:ef7eb2e8f9f7 1383 }
<> 144:ef7eb2e8f9f7 1384
<> 144:ef7eb2e8f9f7 1385 /**
<> 144:ef7eb2e8f9f7 1386 * @brief Get Channel 3 transfer complete flag.
<> 144:ef7eb2e8f9f7 1387 * @rmtoll ISR TCIF3 LL_DMA_IsActiveFlag_TC3
<> 144:ef7eb2e8f9f7 1388 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1389 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1390 */
<> 144:ef7eb2e8f9f7 1391 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1392 {
<> 144:ef7eb2e8f9f7 1393 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF3) == (DMA_ISR_TCIF3));
<> 144:ef7eb2e8f9f7 1394 }
<> 144:ef7eb2e8f9f7 1395
<> 144:ef7eb2e8f9f7 1396 /**
<> 144:ef7eb2e8f9f7 1397 * @brief Get Channel 4 transfer complete flag.
<> 144:ef7eb2e8f9f7 1398 * @rmtoll ISR TCIF4 LL_DMA_IsActiveFlag_TC4
<> 144:ef7eb2e8f9f7 1399 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1400 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1401 */
<> 144:ef7eb2e8f9f7 1402 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1403 {
<> 144:ef7eb2e8f9f7 1404 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF4) == (DMA_ISR_TCIF4));
<> 144:ef7eb2e8f9f7 1405 }
<> 144:ef7eb2e8f9f7 1406
<> 144:ef7eb2e8f9f7 1407 /**
<> 144:ef7eb2e8f9f7 1408 * @brief Get Channel 5 transfer complete flag.
<> 144:ef7eb2e8f9f7 1409 * @rmtoll ISR TCIF5 LL_DMA_IsActiveFlag_TC5
<> 144:ef7eb2e8f9f7 1410 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1411 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1412 */
<> 144:ef7eb2e8f9f7 1413 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1414 {
<> 144:ef7eb2e8f9f7 1415 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF5) == (DMA_ISR_TCIF5));
<> 144:ef7eb2e8f9f7 1416 }
<> 144:ef7eb2e8f9f7 1417
<> 144:ef7eb2e8f9f7 1418 /**
<> 144:ef7eb2e8f9f7 1419 * @brief Get Channel 6 transfer complete flag.
<> 144:ef7eb2e8f9f7 1420 * @rmtoll ISR TCIF6 LL_DMA_IsActiveFlag_TC6
<> 144:ef7eb2e8f9f7 1421 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1422 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1423 */
<> 144:ef7eb2e8f9f7 1424 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1425 {
<> 144:ef7eb2e8f9f7 1426 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF6) == (DMA_ISR_TCIF6));
<> 144:ef7eb2e8f9f7 1427 }
<> 144:ef7eb2e8f9f7 1428
<> 144:ef7eb2e8f9f7 1429 /**
<> 144:ef7eb2e8f9f7 1430 * @brief Get Channel 7 transfer complete flag.
<> 144:ef7eb2e8f9f7 1431 * @rmtoll ISR TCIF7 LL_DMA_IsActiveFlag_TC7
<> 144:ef7eb2e8f9f7 1432 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1433 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1434 */
<> 144:ef7eb2e8f9f7 1435 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TC7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1436 {
<> 144:ef7eb2e8f9f7 1437 return (READ_BIT(DMAx->ISR, DMA_ISR_TCIF7) == (DMA_ISR_TCIF7));
<> 144:ef7eb2e8f9f7 1438 }
<> 144:ef7eb2e8f9f7 1439
<> 144:ef7eb2e8f9f7 1440 /**
<> 144:ef7eb2e8f9f7 1441 * @brief Get Channel 1 half transfer flag.
<> 144:ef7eb2e8f9f7 1442 * @rmtoll ISR HTIF1 LL_DMA_IsActiveFlag_HT1
<> 144:ef7eb2e8f9f7 1443 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1444 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1445 */
<> 144:ef7eb2e8f9f7 1446 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1447 {
<> 144:ef7eb2e8f9f7 1448 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF1) == (DMA_ISR_HTIF1));
<> 144:ef7eb2e8f9f7 1449 }
<> 144:ef7eb2e8f9f7 1450
<> 144:ef7eb2e8f9f7 1451 /**
<> 144:ef7eb2e8f9f7 1452 * @brief Get Channel 2 half transfer flag.
<> 144:ef7eb2e8f9f7 1453 * @rmtoll ISR HTIF2 LL_DMA_IsActiveFlag_HT2
<> 144:ef7eb2e8f9f7 1454 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1455 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1456 */
<> 144:ef7eb2e8f9f7 1457 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1458 {
<> 144:ef7eb2e8f9f7 1459 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF2) == (DMA_ISR_HTIF2));
<> 144:ef7eb2e8f9f7 1460 }
<> 144:ef7eb2e8f9f7 1461
<> 144:ef7eb2e8f9f7 1462 /**
<> 144:ef7eb2e8f9f7 1463 * @brief Get Channel 3 half transfer flag.
<> 144:ef7eb2e8f9f7 1464 * @rmtoll ISR HTIF3 LL_DMA_IsActiveFlag_HT3
<> 144:ef7eb2e8f9f7 1465 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1466 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1467 */
<> 144:ef7eb2e8f9f7 1468 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1469 {
<> 144:ef7eb2e8f9f7 1470 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF3) == (DMA_ISR_HTIF3));
<> 144:ef7eb2e8f9f7 1471 }
<> 144:ef7eb2e8f9f7 1472
<> 144:ef7eb2e8f9f7 1473 /**
<> 144:ef7eb2e8f9f7 1474 * @brief Get Channel 4 half transfer flag.
<> 144:ef7eb2e8f9f7 1475 * @rmtoll ISR HTIF4 LL_DMA_IsActiveFlag_HT4
<> 144:ef7eb2e8f9f7 1476 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1477 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1478 */
<> 144:ef7eb2e8f9f7 1479 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1480 {
<> 144:ef7eb2e8f9f7 1481 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF4) == (DMA_ISR_HTIF4));
<> 144:ef7eb2e8f9f7 1482 }
<> 144:ef7eb2e8f9f7 1483
<> 144:ef7eb2e8f9f7 1484 /**
<> 144:ef7eb2e8f9f7 1485 * @brief Get Channel 5 half transfer flag.
<> 144:ef7eb2e8f9f7 1486 * @rmtoll ISR HTIF5 LL_DMA_IsActiveFlag_HT5
<> 144:ef7eb2e8f9f7 1487 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1488 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1489 */
<> 144:ef7eb2e8f9f7 1490 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1491 {
<> 144:ef7eb2e8f9f7 1492 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF5) == (DMA_ISR_HTIF5));
<> 144:ef7eb2e8f9f7 1493 }
<> 144:ef7eb2e8f9f7 1494
<> 144:ef7eb2e8f9f7 1495 /**
<> 144:ef7eb2e8f9f7 1496 * @brief Get Channel 6 half transfer flag.
<> 144:ef7eb2e8f9f7 1497 * @rmtoll ISR HTIF6 LL_DMA_IsActiveFlag_HT6
<> 144:ef7eb2e8f9f7 1498 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1499 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1500 */
<> 144:ef7eb2e8f9f7 1501 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1502 {
<> 144:ef7eb2e8f9f7 1503 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF6) == (DMA_ISR_HTIF6));
<> 144:ef7eb2e8f9f7 1504 }
<> 144:ef7eb2e8f9f7 1505
<> 144:ef7eb2e8f9f7 1506 /**
<> 144:ef7eb2e8f9f7 1507 * @brief Get Channel 7 half transfer flag.
<> 144:ef7eb2e8f9f7 1508 * @rmtoll ISR HTIF7 LL_DMA_IsActiveFlag_HT7
<> 144:ef7eb2e8f9f7 1509 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1510 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1511 */
<> 144:ef7eb2e8f9f7 1512 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_HT7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1513 {
<> 144:ef7eb2e8f9f7 1514 return (READ_BIT(DMAx->ISR, DMA_ISR_HTIF7) == (DMA_ISR_HTIF7));
<> 144:ef7eb2e8f9f7 1515 }
<> 144:ef7eb2e8f9f7 1516
<> 144:ef7eb2e8f9f7 1517 /**
<> 144:ef7eb2e8f9f7 1518 * @brief Get Channel 1 transfer error flag.
<> 144:ef7eb2e8f9f7 1519 * @rmtoll ISR TEIF1 LL_DMA_IsActiveFlag_TE1
<> 144:ef7eb2e8f9f7 1520 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1521 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1522 */
<> 144:ef7eb2e8f9f7 1523 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1524 {
<> 144:ef7eb2e8f9f7 1525 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF1) == (DMA_ISR_TEIF1));
<> 144:ef7eb2e8f9f7 1526 }
<> 144:ef7eb2e8f9f7 1527
<> 144:ef7eb2e8f9f7 1528 /**
<> 144:ef7eb2e8f9f7 1529 * @brief Get Channel 2 transfer error flag.
<> 144:ef7eb2e8f9f7 1530 * @rmtoll ISR TEIF2 LL_DMA_IsActiveFlag_TE2
<> 144:ef7eb2e8f9f7 1531 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1532 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1533 */
<> 144:ef7eb2e8f9f7 1534 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1535 {
<> 144:ef7eb2e8f9f7 1536 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF2) == (DMA_ISR_TEIF2));
<> 144:ef7eb2e8f9f7 1537 }
<> 144:ef7eb2e8f9f7 1538
<> 144:ef7eb2e8f9f7 1539 /**
<> 144:ef7eb2e8f9f7 1540 * @brief Get Channel 3 transfer error flag.
<> 144:ef7eb2e8f9f7 1541 * @rmtoll ISR TEIF3 LL_DMA_IsActiveFlag_TE3
<> 144:ef7eb2e8f9f7 1542 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1543 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1544 */
<> 144:ef7eb2e8f9f7 1545 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1546 {
<> 144:ef7eb2e8f9f7 1547 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF3) == (DMA_ISR_TEIF3));
<> 144:ef7eb2e8f9f7 1548 }
<> 144:ef7eb2e8f9f7 1549
<> 144:ef7eb2e8f9f7 1550 /**
<> 144:ef7eb2e8f9f7 1551 * @brief Get Channel 4 transfer error flag.
<> 144:ef7eb2e8f9f7 1552 * @rmtoll ISR TEIF4 LL_DMA_IsActiveFlag_TE4
<> 144:ef7eb2e8f9f7 1553 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1554 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1555 */
<> 144:ef7eb2e8f9f7 1556 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1557 {
<> 144:ef7eb2e8f9f7 1558 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF4) == (DMA_ISR_TEIF4));
<> 144:ef7eb2e8f9f7 1559 }
<> 144:ef7eb2e8f9f7 1560
<> 144:ef7eb2e8f9f7 1561 /**
<> 144:ef7eb2e8f9f7 1562 * @brief Get Channel 5 transfer error flag.
<> 144:ef7eb2e8f9f7 1563 * @rmtoll ISR TEIF5 LL_DMA_IsActiveFlag_TE5
<> 144:ef7eb2e8f9f7 1564 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1565 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1566 */
<> 144:ef7eb2e8f9f7 1567 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1568 {
<> 144:ef7eb2e8f9f7 1569 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF5) == (DMA_ISR_TEIF5));
<> 144:ef7eb2e8f9f7 1570 }
<> 144:ef7eb2e8f9f7 1571
<> 144:ef7eb2e8f9f7 1572 /**
<> 144:ef7eb2e8f9f7 1573 * @brief Get Channel 6 transfer error flag.
<> 144:ef7eb2e8f9f7 1574 * @rmtoll ISR TEIF6 LL_DMA_IsActiveFlag_TE6
<> 144:ef7eb2e8f9f7 1575 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1576 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1577 */
<> 144:ef7eb2e8f9f7 1578 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1579 {
<> 144:ef7eb2e8f9f7 1580 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF6) == (DMA_ISR_TEIF6));
<> 144:ef7eb2e8f9f7 1581 }
<> 144:ef7eb2e8f9f7 1582
<> 144:ef7eb2e8f9f7 1583 /**
<> 144:ef7eb2e8f9f7 1584 * @brief Get Channel 7 transfer error flag.
<> 144:ef7eb2e8f9f7 1585 * @rmtoll ISR TEIF7 LL_DMA_IsActiveFlag_TE7
<> 144:ef7eb2e8f9f7 1586 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1587 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 1588 */
<> 144:ef7eb2e8f9f7 1589 __STATIC_INLINE uint32_t LL_DMA_IsActiveFlag_TE7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1590 {
<> 144:ef7eb2e8f9f7 1591 return (READ_BIT(DMAx->ISR, DMA_ISR_TEIF7) == (DMA_ISR_TEIF7));
<> 144:ef7eb2e8f9f7 1592 }
<> 144:ef7eb2e8f9f7 1593
<> 144:ef7eb2e8f9f7 1594 /**
<> 144:ef7eb2e8f9f7 1595 * @brief Clear Channel 1 global interrupt flag.
<> 144:ef7eb2e8f9f7 1596 * @rmtoll IFCR CGIF1 LL_DMA_ClearFlag_GI1
<> 144:ef7eb2e8f9f7 1597 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1598 * @retval None
<> 144:ef7eb2e8f9f7 1599 */
<> 144:ef7eb2e8f9f7 1600 __STATIC_INLINE void LL_DMA_ClearFlag_GI1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1601 {
<> 144:ef7eb2e8f9f7 1602 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF1);
<> 144:ef7eb2e8f9f7 1603 }
<> 144:ef7eb2e8f9f7 1604
<> 144:ef7eb2e8f9f7 1605 /**
<> 144:ef7eb2e8f9f7 1606 * @brief Clear Channel 2 global interrupt flag.
<> 144:ef7eb2e8f9f7 1607 * @rmtoll IFCR CGIF2 LL_DMA_ClearFlag_GI2
<> 144:ef7eb2e8f9f7 1608 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1609 * @retval None
<> 144:ef7eb2e8f9f7 1610 */
<> 144:ef7eb2e8f9f7 1611 __STATIC_INLINE void LL_DMA_ClearFlag_GI2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1612 {
<> 144:ef7eb2e8f9f7 1613 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF2);
<> 144:ef7eb2e8f9f7 1614 }
<> 144:ef7eb2e8f9f7 1615
<> 144:ef7eb2e8f9f7 1616 /**
<> 144:ef7eb2e8f9f7 1617 * @brief Clear Channel 3 global interrupt flag.
<> 144:ef7eb2e8f9f7 1618 * @rmtoll IFCR CGIF3 LL_DMA_ClearFlag_GI3
<> 144:ef7eb2e8f9f7 1619 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1620 * @retval None
<> 144:ef7eb2e8f9f7 1621 */
<> 144:ef7eb2e8f9f7 1622 __STATIC_INLINE void LL_DMA_ClearFlag_GI3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1623 {
<> 144:ef7eb2e8f9f7 1624 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF3);
<> 144:ef7eb2e8f9f7 1625 }
<> 144:ef7eb2e8f9f7 1626
<> 144:ef7eb2e8f9f7 1627 /**
<> 144:ef7eb2e8f9f7 1628 * @brief Clear Channel 4 global interrupt flag.
<> 144:ef7eb2e8f9f7 1629 * @rmtoll IFCR CGIF4 LL_DMA_ClearFlag_GI4
<> 144:ef7eb2e8f9f7 1630 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1631 * @retval None
<> 144:ef7eb2e8f9f7 1632 */
<> 144:ef7eb2e8f9f7 1633 __STATIC_INLINE void LL_DMA_ClearFlag_GI4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1634 {
<> 144:ef7eb2e8f9f7 1635 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF4);
<> 144:ef7eb2e8f9f7 1636 }
<> 144:ef7eb2e8f9f7 1637
<> 144:ef7eb2e8f9f7 1638 /**
<> 144:ef7eb2e8f9f7 1639 * @brief Clear Channel 5 global interrupt flag.
<> 144:ef7eb2e8f9f7 1640 * @rmtoll IFCR CGIF5 LL_DMA_ClearFlag_GI5
<> 144:ef7eb2e8f9f7 1641 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1642 * @retval None
<> 144:ef7eb2e8f9f7 1643 */
<> 144:ef7eb2e8f9f7 1644 __STATIC_INLINE void LL_DMA_ClearFlag_GI5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1645 {
<> 144:ef7eb2e8f9f7 1646 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF5);
<> 144:ef7eb2e8f9f7 1647 }
<> 144:ef7eb2e8f9f7 1648
<> 144:ef7eb2e8f9f7 1649 /**
<> 144:ef7eb2e8f9f7 1650 * @brief Clear Channel 6 global interrupt flag.
<> 144:ef7eb2e8f9f7 1651 * @rmtoll IFCR CGIF6 LL_DMA_ClearFlag_GI6
<> 144:ef7eb2e8f9f7 1652 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1653 * @retval None
<> 144:ef7eb2e8f9f7 1654 */
<> 144:ef7eb2e8f9f7 1655 __STATIC_INLINE void LL_DMA_ClearFlag_GI6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1656 {
<> 144:ef7eb2e8f9f7 1657 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF6);
<> 144:ef7eb2e8f9f7 1658 }
<> 144:ef7eb2e8f9f7 1659
<> 144:ef7eb2e8f9f7 1660 /**
<> 144:ef7eb2e8f9f7 1661 * @brief Clear Channel 7 global interrupt flag.
<> 144:ef7eb2e8f9f7 1662 * @rmtoll IFCR CGIF7 LL_DMA_ClearFlag_GI7
<> 144:ef7eb2e8f9f7 1663 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1664 * @retval None
<> 144:ef7eb2e8f9f7 1665 */
<> 144:ef7eb2e8f9f7 1666 __STATIC_INLINE void LL_DMA_ClearFlag_GI7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1667 {
<> 144:ef7eb2e8f9f7 1668 SET_BIT(DMAx->IFCR, DMA_IFCR_CGIF7);
<> 144:ef7eb2e8f9f7 1669 }
<> 144:ef7eb2e8f9f7 1670
<> 144:ef7eb2e8f9f7 1671 /**
<> 144:ef7eb2e8f9f7 1672 * @brief Clear Channel 1 transfer complete flag.
<> 144:ef7eb2e8f9f7 1673 * @rmtoll IFCR CTCIF1 LL_DMA_ClearFlag_TC1
<> 144:ef7eb2e8f9f7 1674 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1675 * @retval None
<> 144:ef7eb2e8f9f7 1676 */
<> 144:ef7eb2e8f9f7 1677 __STATIC_INLINE void LL_DMA_ClearFlag_TC1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1678 {
<> 144:ef7eb2e8f9f7 1679 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF1);
<> 144:ef7eb2e8f9f7 1680 }
<> 144:ef7eb2e8f9f7 1681
<> 144:ef7eb2e8f9f7 1682 /**
<> 144:ef7eb2e8f9f7 1683 * @brief Clear Channel 2 transfer complete flag.
<> 144:ef7eb2e8f9f7 1684 * @rmtoll IFCR CTCIF2 LL_DMA_ClearFlag_TC2
<> 144:ef7eb2e8f9f7 1685 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1686 * @retval None
<> 144:ef7eb2e8f9f7 1687 */
<> 144:ef7eb2e8f9f7 1688 __STATIC_INLINE void LL_DMA_ClearFlag_TC2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1689 {
<> 144:ef7eb2e8f9f7 1690 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF2);
<> 144:ef7eb2e8f9f7 1691 }
<> 144:ef7eb2e8f9f7 1692
<> 144:ef7eb2e8f9f7 1693 /**
<> 144:ef7eb2e8f9f7 1694 * @brief Clear Channel 3 transfer complete flag.
<> 144:ef7eb2e8f9f7 1695 * @rmtoll IFCR CTCIF3 LL_DMA_ClearFlag_TC3
<> 144:ef7eb2e8f9f7 1696 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1697 * @retval None
<> 144:ef7eb2e8f9f7 1698 */
<> 144:ef7eb2e8f9f7 1699 __STATIC_INLINE void LL_DMA_ClearFlag_TC3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1700 {
<> 144:ef7eb2e8f9f7 1701 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF3);
<> 144:ef7eb2e8f9f7 1702 }
<> 144:ef7eb2e8f9f7 1703
<> 144:ef7eb2e8f9f7 1704 /**
<> 144:ef7eb2e8f9f7 1705 * @brief Clear Channel 4 transfer complete flag.
<> 144:ef7eb2e8f9f7 1706 * @rmtoll IFCR CTCIF4 LL_DMA_ClearFlag_TC4
<> 144:ef7eb2e8f9f7 1707 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1708 * @retval None
<> 144:ef7eb2e8f9f7 1709 */
<> 144:ef7eb2e8f9f7 1710 __STATIC_INLINE void LL_DMA_ClearFlag_TC4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1711 {
<> 144:ef7eb2e8f9f7 1712 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF4);
<> 144:ef7eb2e8f9f7 1713 }
<> 144:ef7eb2e8f9f7 1714
<> 144:ef7eb2e8f9f7 1715 /**
<> 144:ef7eb2e8f9f7 1716 * @brief Clear Channel 5 transfer complete flag.
<> 144:ef7eb2e8f9f7 1717 * @rmtoll IFCR CTCIF5 LL_DMA_ClearFlag_TC5
<> 144:ef7eb2e8f9f7 1718 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1719 * @retval None
<> 144:ef7eb2e8f9f7 1720 */
<> 144:ef7eb2e8f9f7 1721 __STATIC_INLINE void LL_DMA_ClearFlag_TC5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1722 {
<> 144:ef7eb2e8f9f7 1723 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF5);
<> 144:ef7eb2e8f9f7 1724 }
<> 144:ef7eb2e8f9f7 1725
<> 144:ef7eb2e8f9f7 1726 /**
<> 144:ef7eb2e8f9f7 1727 * @brief Clear Channel 6 transfer complete flag.
<> 144:ef7eb2e8f9f7 1728 * @rmtoll IFCR CTCIF6 LL_DMA_ClearFlag_TC6
<> 144:ef7eb2e8f9f7 1729 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1730 * @retval None
<> 144:ef7eb2e8f9f7 1731 */
<> 144:ef7eb2e8f9f7 1732 __STATIC_INLINE void LL_DMA_ClearFlag_TC6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1733 {
<> 144:ef7eb2e8f9f7 1734 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF6);
<> 144:ef7eb2e8f9f7 1735 }
<> 144:ef7eb2e8f9f7 1736
<> 144:ef7eb2e8f9f7 1737 /**
<> 144:ef7eb2e8f9f7 1738 * @brief Clear Channel 7 transfer complete flag.
<> 144:ef7eb2e8f9f7 1739 * @rmtoll IFCR CTCIF7 LL_DMA_ClearFlag_TC7
<> 144:ef7eb2e8f9f7 1740 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1741 * @retval None
<> 144:ef7eb2e8f9f7 1742 */
<> 144:ef7eb2e8f9f7 1743 __STATIC_INLINE void LL_DMA_ClearFlag_TC7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1744 {
<> 144:ef7eb2e8f9f7 1745 SET_BIT(DMAx->IFCR, DMA_IFCR_CTCIF7);
<> 144:ef7eb2e8f9f7 1746 }
<> 144:ef7eb2e8f9f7 1747
<> 144:ef7eb2e8f9f7 1748 /**
<> 144:ef7eb2e8f9f7 1749 * @brief Clear Channel 1 half transfer flag.
<> 144:ef7eb2e8f9f7 1750 * @rmtoll IFCR CHTIF1 LL_DMA_ClearFlag_HT1
<> 144:ef7eb2e8f9f7 1751 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1752 * @retval None
<> 144:ef7eb2e8f9f7 1753 */
<> 144:ef7eb2e8f9f7 1754 __STATIC_INLINE void LL_DMA_ClearFlag_HT1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1755 {
<> 144:ef7eb2e8f9f7 1756 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF1);
<> 144:ef7eb2e8f9f7 1757 }
<> 144:ef7eb2e8f9f7 1758
<> 144:ef7eb2e8f9f7 1759 /**
<> 144:ef7eb2e8f9f7 1760 * @brief Clear Channel 2 half transfer flag.
<> 144:ef7eb2e8f9f7 1761 * @rmtoll IFCR CHTIF2 LL_DMA_ClearFlag_HT2
<> 144:ef7eb2e8f9f7 1762 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1763 * @retval None
<> 144:ef7eb2e8f9f7 1764 */
<> 144:ef7eb2e8f9f7 1765 __STATIC_INLINE void LL_DMA_ClearFlag_HT2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1766 {
<> 144:ef7eb2e8f9f7 1767 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF2);
<> 144:ef7eb2e8f9f7 1768 }
<> 144:ef7eb2e8f9f7 1769
<> 144:ef7eb2e8f9f7 1770 /**
<> 144:ef7eb2e8f9f7 1771 * @brief Clear Channel 3 half transfer flag.
<> 144:ef7eb2e8f9f7 1772 * @rmtoll IFCR CHTIF3 LL_DMA_ClearFlag_HT3
<> 144:ef7eb2e8f9f7 1773 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1774 * @retval None
<> 144:ef7eb2e8f9f7 1775 */
<> 144:ef7eb2e8f9f7 1776 __STATIC_INLINE void LL_DMA_ClearFlag_HT3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1777 {
<> 144:ef7eb2e8f9f7 1778 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF3);
<> 144:ef7eb2e8f9f7 1779 }
<> 144:ef7eb2e8f9f7 1780
<> 144:ef7eb2e8f9f7 1781 /**
<> 144:ef7eb2e8f9f7 1782 * @brief Clear Channel 4 half transfer flag.
<> 144:ef7eb2e8f9f7 1783 * @rmtoll IFCR CHTIF4 LL_DMA_ClearFlag_HT4
<> 144:ef7eb2e8f9f7 1784 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1785 * @retval None
<> 144:ef7eb2e8f9f7 1786 */
<> 144:ef7eb2e8f9f7 1787 __STATIC_INLINE void LL_DMA_ClearFlag_HT4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1788 {
<> 144:ef7eb2e8f9f7 1789 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF4);
<> 144:ef7eb2e8f9f7 1790 }
<> 144:ef7eb2e8f9f7 1791
<> 144:ef7eb2e8f9f7 1792 /**
<> 144:ef7eb2e8f9f7 1793 * @brief Clear Channel 5 half transfer flag.
<> 144:ef7eb2e8f9f7 1794 * @rmtoll IFCR CHTIF5 LL_DMA_ClearFlag_HT5
<> 144:ef7eb2e8f9f7 1795 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1796 * @retval None
<> 144:ef7eb2e8f9f7 1797 */
<> 144:ef7eb2e8f9f7 1798 __STATIC_INLINE void LL_DMA_ClearFlag_HT5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1799 {
<> 144:ef7eb2e8f9f7 1800 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF5);
<> 144:ef7eb2e8f9f7 1801 }
<> 144:ef7eb2e8f9f7 1802
<> 144:ef7eb2e8f9f7 1803 /**
<> 144:ef7eb2e8f9f7 1804 * @brief Clear Channel 6 half transfer flag.
<> 144:ef7eb2e8f9f7 1805 * @rmtoll IFCR CHTIF6 LL_DMA_ClearFlag_HT6
<> 144:ef7eb2e8f9f7 1806 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1807 * @retval None
<> 144:ef7eb2e8f9f7 1808 */
<> 144:ef7eb2e8f9f7 1809 __STATIC_INLINE void LL_DMA_ClearFlag_HT6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1810 {
<> 144:ef7eb2e8f9f7 1811 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF6);
<> 144:ef7eb2e8f9f7 1812 }
<> 144:ef7eb2e8f9f7 1813
<> 144:ef7eb2e8f9f7 1814 /**
<> 144:ef7eb2e8f9f7 1815 * @brief Clear Channel 7 half transfer flag.
<> 144:ef7eb2e8f9f7 1816 * @rmtoll IFCR CHTIF7 LL_DMA_ClearFlag_HT7
<> 144:ef7eb2e8f9f7 1817 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1818 * @retval None
<> 144:ef7eb2e8f9f7 1819 */
<> 144:ef7eb2e8f9f7 1820 __STATIC_INLINE void LL_DMA_ClearFlag_HT7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1821 {
<> 144:ef7eb2e8f9f7 1822 SET_BIT(DMAx->IFCR, DMA_IFCR_CHTIF7);
<> 144:ef7eb2e8f9f7 1823 }
<> 144:ef7eb2e8f9f7 1824
<> 144:ef7eb2e8f9f7 1825 /**
<> 144:ef7eb2e8f9f7 1826 * @brief Clear Channel 1 transfer error flag.
<> 144:ef7eb2e8f9f7 1827 * @rmtoll IFCR CTEIF1 LL_DMA_ClearFlag_TE1
<> 144:ef7eb2e8f9f7 1828 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1829 * @retval None
<> 144:ef7eb2e8f9f7 1830 */
<> 144:ef7eb2e8f9f7 1831 __STATIC_INLINE void LL_DMA_ClearFlag_TE1(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1832 {
<> 144:ef7eb2e8f9f7 1833 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF1);
<> 144:ef7eb2e8f9f7 1834 }
<> 144:ef7eb2e8f9f7 1835
<> 144:ef7eb2e8f9f7 1836 /**
<> 144:ef7eb2e8f9f7 1837 * @brief Clear Channel 2 transfer error flag.
<> 144:ef7eb2e8f9f7 1838 * @rmtoll IFCR CTEIF2 LL_DMA_ClearFlag_TE2
<> 144:ef7eb2e8f9f7 1839 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1840 * @retval None
<> 144:ef7eb2e8f9f7 1841 */
<> 144:ef7eb2e8f9f7 1842 __STATIC_INLINE void LL_DMA_ClearFlag_TE2(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1843 {
<> 144:ef7eb2e8f9f7 1844 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF2);
<> 144:ef7eb2e8f9f7 1845 }
<> 144:ef7eb2e8f9f7 1846
<> 144:ef7eb2e8f9f7 1847 /**
<> 144:ef7eb2e8f9f7 1848 * @brief Clear Channel 3 transfer error flag.
<> 144:ef7eb2e8f9f7 1849 * @rmtoll IFCR CTEIF3 LL_DMA_ClearFlag_TE3
<> 144:ef7eb2e8f9f7 1850 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1851 * @retval None
<> 144:ef7eb2e8f9f7 1852 */
<> 144:ef7eb2e8f9f7 1853 __STATIC_INLINE void LL_DMA_ClearFlag_TE3(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1854 {
<> 144:ef7eb2e8f9f7 1855 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF3);
<> 144:ef7eb2e8f9f7 1856 }
<> 144:ef7eb2e8f9f7 1857
<> 144:ef7eb2e8f9f7 1858 /**
<> 144:ef7eb2e8f9f7 1859 * @brief Clear Channel 4 transfer error flag.
<> 144:ef7eb2e8f9f7 1860 * @rmtoll IFCR CTEIF4 LL_DMA_ClearFlag_TE4
<> 144:ef7eb2e8f9f7 1861 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1862 * @retval None
<> 144:ef7eb2e8f9f7 1863 */
<> 144:ef7eb2e8f9f7 1864 __STATIC_INLINE void LL_DMA_ClearFlag_TE4(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1865 {
<> 144:ef7eb2e8f9f7 1866 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF4);
<> 144:ef7eb2e8f9f7 1867 }
<> 144:ef7eb2e8f9f7 1868
<> 144:ef7eb2e8f9f7 1869 /**
<> 144:ef7eb2e8f9f7 1870 * @brief Clear Channel 5 transfer error flag.
<> 144:ef7eb2e8f9f7 1871 * @rmtoll IFCR CTEIF5 LL_DMA_ClearFlag_TE5
<> 144:ef7eb2e8f9f7 1872 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1873 * @retval None
<> 144:ef7eb2e8f9f7 1874 */
<> 144:ef7eb2e8f9f7 1875 __STATIC_INLINE void LL_DMA_ClearFlag_TE5(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1876 {
<> 144:ef7eb2e8f9f7 1877 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF5);
<> 144:ef7eb2e8f9f7 1878 }
<> 144:ef7eb2e8f9f7 1879
<> 144:ef7eb2e8f9f7 1880 /**
<> 144:ef7eb2e8f9f7 1881 * @brief Clear Channel 6 transfer error flag.
<> 144:ef7eb2e8f9f7 1882 * @rmtoll IFCR CTEIF6 LL_DMA_ClearFlag_TE6
<> 144:ef7eb2e8f9f7 1883 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1884 * @retval None
<> 144:ef7eb2e8f9f7 1885 */
<> 144:ef7eb2e8f9f7 1886 __STATIC_INLINE void LL_DMA_ClearFlag_TE6(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1887 {
<> 144:ef7eb2e8f9f7 1888 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF6);
<> 144:ef7eb2e8f9f7 1889 }
<> 144:ef7eb2e8f9f7 1890
<> 144:ef7eb2e8f9f7 1891 /**
<> 144:ef7eb2e8f9f7 1892 * @brief Clear Channel 7 transfer error flag.
<> 144:ef7eb2e8f9f7 1893 * @rmtoll IFCR CTEIF7 LL_DMA_ClearFlag_TE7
<> 144:ef7eb2e8f9f7 1894 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1895 * @retval None
<> 144:ef7eb2e8f9f7 1896 */
<> 144:ef7eb2e8f9f7 1897 __STATIC_INLINE void LL_DMA_ClearFlag_TE7(DMA_TypeDef *DMAx)
<> 144:ef7eb2e8f9f7 1898 {
<> 144:ef7eb2e8f9f7 1899 SET_BIT(DMAx->IFCR, DMA_IFCR_CTEIF7);
<> 144:ef7eb2e8f9f7 1900 }
<> 144:ef7eb2e8f9f7 1901
<> 144:ef7eb2e8f9f7 1902 /**
<> 144:ef7eb2e8f9f7 1903 * @}
<> 144:ef7eb2e8f9f7 1904 */
<> 144:ef7eb2e8f9f7 1905
<> 144:ef7eb2e8f9f7 1906 /** @defgroup DMA_LL_EF_IT_Management IT_Management
<> 144:ef7eb2e8f9f7 1907 * @{
<> 144:ef7eb2e8f9f7 1908 */
<> 144:ef7eb2e8f9f7 1909 /**
<> 144:ef7eb2e8f9f7 1910 * @brief Enable Transfer complete interrupt.
<> 144:ef7eb2e8f9f7 1911 * @rmtoll CCR TCIE LL_DMA_EnableIT_TC
<> 144:ef7eb2e8f9f7 1912 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1913 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1914 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1915 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1916 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1917 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1918 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1919 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1920 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1921 * @retval None
<> 144:ef7eb2e8f9f7 1922 */
<> 144:ef7eb2e8f9f7 1923 __STATIC_INLINE void LL_DMA_EnableIT_TC(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1924 {
<> 144:ef7eb2e8f9f7 1925 SET_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_TCIE);
<> 144:ef7eb2e8f9f7 1926 }
<> 144:ef7eb2e8f9f7 1927
<> 144:ef7eb2e8f9f7 1928 /**
<> 144:ef7eb2e8f9f7 1929 * @brief Enable Half transfer interrupt.
<> 144:ef7eb2e8f9f7 1930 * @rmtoll CCR HTIE LL_DMA_EnableIT_HT
<> 144:ef7eb2e8f9f7 1931 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1932 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1933 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1934 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1935 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1936 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1937 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1938 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1939 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1940 * @retval None
<> 144:ef7eb2e8f9f7 1941 */
<> 144:ef7eb2e8f9f7 1942 __STATIC_INLINE void LL_DMA_EnableIT_HT(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1943 {
<> 144:ef7eb2e8f9f7 1944 SET_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_HTIE);
<> 144:ef7eb2e8f9f7 1945 }
<> 144:ef7eb2e8f9f7 1946
<> 144:ef7eb2e8f9f7 1947 /**
<> 144:ef7eb2e8f9f7 1948 * @brief Enable Transfer error interrupt.
<> 144:ef7eb2e8f9f7 1949 * @rmtoll CCR TEIE LL_DMA_EnableIT_TE
<> 144:ef7eb2e8f9f7 1950 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1951 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1952 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1953 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1954 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1955 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1956 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1957 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1958 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1959 * @retval None
<> 144:ef7eb2e8f9f7 1960 */
<> 144:ef7eb2e8f9f7 1961 __STATIC_INLINE void LL_DMA_EnableIT_TE(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1962 {
<> 144:ef7eb2e8f9f7 1963 SET_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_TEIE);
<> 144:ef7eb2e8f9f7 1964 }
<> 144:ef7eb2e8f9f7 1965
<> 144:ef7eb2e8f9f7 1966 /**
<> 144:ef7eb2e8f9f7 1967 * @brief Disable Transfer complete interrupt.
<> 144:ef7eb2e8f9f7 1968 * @rmtoll CCR TCIE LL_DMA_DisableIT_TC
<> 144:ef7eb2e8f9f7 1969 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1970 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1971 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1972 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1973 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1974 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1975 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1976 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1977 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1978 * @retval None
<> 144:ef7eb2e8f9f7 1979 */
<> 144:ef7eb2e8f9f7 1980 __STATIC_INLINE void LL_DMA_DisableIT_TC(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 1981 {
<> 144:ef7eb2e8f9f7 1982 CLEAR_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_TCIE);
<> 144:ef7eb2e8f9f7 1983 }
<> 144:ef7eb2e8f9f7 1984
<> 144:ef7eb2e8f9f7 1985 /**
<> 144:ef7eb2e8f9f7 1986 * @brief Disable Half transfer interrupt.
<> 144:ef7eb2e8f9f7 1987 * @rmtoll CCR HTIE LL_DMA_DisableIT_HT
<> 144:ef7eb2e8f9f7 1988 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 1989 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 1990 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 1991 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 1992 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 1993 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 1994 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 1995 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 1996 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 1997 * @retval None
<> 144:ef7eb2e8f9f7 1998 */
<> 144:ef7eb2e8f9f7 1999 __STATIC_INLINE void LL_DMA_DisableIT_HT(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 2000 {
<> 144:ef7eb2e8f9f7 2001 CLEAR_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_HTIE);
<> 144:ef7eb2e8f9f7 2002 }
<> 144:ef7eb2e8f9f7 2003
<> 144:ef7eb2e8f9f7 2004 /**
<> 144:ef7eb2e8f9f7 2005 * @brief Disable Transfer error interrupt.
<> 144:ef7eb2e8f9f7 2006 * @rmtoll CCR TEIE LL_DMA_DisableIT_TE
<> 144:ef7eb2e8f9f7 2007 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 2008 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 2009 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 2010 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 2011 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 2012 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 2013 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 2014 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 2015 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 2016 * @retval None
<> 144:ef7eb2e8f9f7 2017 */
<> 144:ef7eb2e8f9f7 2018 __STATIC_INLINE void LL_DMA_DisableIT_TE(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 2019 {
<> 144:ef7eb2e8f9f7 2020 CLEAR_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR, DMA_CCR_TEIE);
<> 144:ef7eb2e8f9f7 2021 }
<> 144:ef7eb2e8f9f7 2022
<> 144:ef7eb2e8f9f7 2023 /**
<> 144:ef7eb2e8f9f7 2024 * @brief Check if Transfer complete Interrupt is enabled.
<> 144:ef7eb2e8f9f7 2025 * @rmtoll CCR TCIE LL_DMA_IsEnabledIT_TC
<> 144:ef7eb2e8f9f7 2026 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 2027 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 2028 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 2029 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 2030 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 2031 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 2032 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 2033 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 2034 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 2035 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 2036 */
<> 144:ef7eb2e8f9f7 2037 __STATIC_INLINE uint32_t LL_DMA_IsEnabledIT_TC(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 2038 {
<> 144:ef7eb2e8f9f7 2039 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 2040 DMA_CCR_TCIE) == (DMA_CCR_TCIE));
<> 144:ef7eb2e8f9f7 2041 }
<> 144:ef7eb2e8f9f7 2042
<> 144:ef7eb2e8f9f7 2043 /**
<> 144:ef7eb2e8f9f7 2044 * @brief Check if Half transfer Interrupt is enabled.
<> 144:ef7eb2e8f9f7 2045 * @rmtoll CCR HTIE LL_DMA_IsEnabledIT_HT
<> 144:ef7eb2e8f9f7 2046 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 2047 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 2048 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 2049 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 2050 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 2051 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 2052 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 2053 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 2054 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 2055 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 2056 */
<> 144:ef7eb2e8f9f7 2057 __STATIC_INLINE uint32_t LL_DMA_IsEnabledIT_HT(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 2058 {
<> 144:ef7eb2e8f9f7 2059 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 2060 DMA_CCR_HTIE) == (DMA_CCR_HTIE));
<> 144:ef7eb2e8f9f7 2061 }
<> 144:ef7eb2e8f9f7 2062
<> 144:ef7eb2e8f9f7 2063 /**
<> 144:ef7eb2e8f9f7 2064 * @brief Check if Transfer error Interrupt is enabled.
<> 144:ef7eb2e8f9f7 2065 * @rmtoll CCR TEIE LL_DMA_IsEnabledIT_TE
<> 144:ef7eb2e8f9f7 2066 * @param DMAx DMAx Instance
<> 144:ef7eb2e8f9f7 2067 * @param Channel This parameter can be one of the following values:
<> 144:ef7eb2e8f9f7 2068 * @arg @ref LL_DMA_CHANNEL_1
<> 144:ef7eb2e8f9f7 2069 * @arg @ref LL_DMA_CHANNEL_2
<> 144:ef7eb2e8f9f7 2070 * @arg @ref LL_DMA_CHANNEL_3
<> 144:ef7eb2e8f9f7 2071 * @arg @ref LL_DMA_CHANNEL_4
<> 144:ef7eb2e8f9f7 2072 * @arg @ref LL_DMA_CHANNEL_5
<> 144:ef7eb2e8f9f7 2073 * @arg @ref LL_DMA_CHANNEL_6
<> 144:ef7eb2e8f9f7 2074 * @arg @ref LL_DMA_CHANNEL_7
<> 144:ef7eb2e8f9f7 2075 * @retval State of bit (1 or 0).
<> 144:ef7eb2e8f9f7 2076 */
<> 144:ef7eb2e8f9f7 2077 __STATIC_INLINE uint32_t LL_DMA_IsEnabledIT_TE(DMA_TypeDef *DMAx, uint32_t Channel)
<> 144:ef7eb2e8f9f7 2078 {
<> 144:ef7eb2e8f9f7 2079 return (READ_BIT(((DMA_Channel_TypeDef *)((uint32_t)((uint32_t)DMAx + CHANNEL_OFFSET_TAB[Channel - 1U])))->CCR,
<> 144:ef7eb2e8f9f7 2080 DMA_CCR_TEIE) == (DMA_CCR_TEIE));
<> 144:ef7eb2e8f9f7 2081 }
<> 144:ef7eb2e8f9f7 2082
<> 144:ef7eb2e8f9f7 2083 /**
<> 144:ef7eb2e8f9f7 2084 * @}
<> 144:ef7eb2e8f9f7 2085 */
<> 144:ef7eb2e8f9f7 2086
<> 144:ef7eb2e8f9f7 2087 #if defined(USE_FULL_LL_DRIVER)
<> 144:ef7eb2e8f9f7 2088 /** @defgroup DMA_LL_EF_Init Initialization and de-initialization functions
<> 144:ef7eb2e8f9f7 2089 * @{
<> 144:ef7eb2e8f9f7 2090 */
<> 144:ef7eb2e8f9f7 2091
<> 144:ef7eb2e8f9f7 2092 uint32_t LL_DMA_Init(DMA_TypeDef *DMAx, uint32_t Channel, LL_DMA_InitTypeDef *DMA_InitStruct);
<> 144:ef7eb2e8f9f7 2093 uint32_t LL_DMA_DeInit(DMA_TypeDef *DMAx, uint32_t Channel);
<> 144:ef7eb2e8f9f7 2094 void LL_DMA_StructInit(LL_DMA_InitTypeDef *DMA_InitStruct);
<> 144:ef7eb2e8f9f7 2095
<> 144:ef7eb2e8f9f7 2096 /**
<> 144:ef7eb2e8f9f7 2097 * @}
<> 144:ef7eb2e8f9f7 2098 */
<> 144:ef7eb2e8f9f7 2099 #endif /* USE_FULL_LL_DRIVER */
<> 144:ef7eb2e8f9f7 2100
<> 144:ef7eb2e8f9f7 2101 /**
<> 144:ef7eb2e8f9f7 2102 * @}
<> 144:ef7eb2e8f9f7 2103 */
<> 144:ef7eb2e8f9f7 2104
<> 144:ef7eb2e8f9f7 2105 /**
<> 144:ef7eb2e8f9f7 2106 * @}
<> 144:ef7eb2e8f9f7 2107 */
<> 144:ef7eb2e8f9f7 2108
<> 144:ef7eb2e8f9f7 2109 #endif /* DMA1 || DMA2 */
<> 144:ef7eb2e8f9f7 2110
<> 144:ef7eb2e8f9f7 2111 /**
<> 144:ef7eb2e8f9f7 2112 * @}
<> 144:ef7eb2e8f9f7 2113 */
<> 144:ef7eb2e8f9f7 2114
<> 144:ef7eb2e8f9f7 2115 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 2116 }
<> 144:ef7eb2e8f9f7 2117 #endif
<> 144:ef7eb2e8f9f7 2118
<> 144:ef7eb2e8f9f7 2119 #endif /* __STM32L4xx_LL_DMA_H */
<> 144:ef7eb2e8f9f7 2120
<> 144:ef7eb2e8f9f7 2121 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/