Kevin Kadooka / mbed-dev

Important changes to repositories hosted on mbed.com

Mbed hosted mercurial repositories are deprecated and are due to be permanently deleted in July 2026.

To keep a copy of this software download the repository Zip archive or clone locally using Mercurial.

It is also possible to export all your personal repositories from the account settings page.

Fork of mbed-dev by mbed official

targets/cmsis/TARGET_STM/TARGET_STM32L4/stm32l4xx_ll_bus.h@144:ef7eb2e8f9f7, 2016-09-02 (annotated)

Committer:
<>
Date:
Fri Sep 02 15:07:44 2016 +0100
Revision:
144:ef7eb2e8f9f7
This updates the lib to the mbed lib v125

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /**
<> 144:ef7eb2e8f9f7 2 ******************************************************************************
<> 144:ef7eb2e8f9f7 3 * @file stm32l4xx_ll_bus.h
<> 144:ef7eb2e8f9f7 4 * @author MCD Application Team
<> 144:ef7eb2e8f9f7 5 * @version V1.5.1
<> 144:ef7eb2e8f9f7 6 * @date 31-May-2016
<> 144:ef7eb2e8f9f7 7 * @brief Header file of BUS LL module.
<> 144:ef7eb2e8f9f7 8
<> 144:ef7eb2e8f9f7 9 @verbatim
<> 144:ef7eb2e8f9f7 10 ##### RCC Limitations #####
<> 144:ef7eb2e8f9f7 11 ==============================================================================
<> 144:ef7eb2e8f9f7 12 [..]
<> 144:ef7eb2e8f9f7 13 A delay between an RCC peripheral clock enable and the effective peripheral
<> 144:ef7eb2e8f9f7 14 enabling should be taken into account in order to manage the peripheral read/write
<> 144:ef7eb2e8f9f7 15 from/to registers.
<> 144:ef7eb2e8f9f7 16 (+) This delay depends on the peripheral mapping.
<> 144:ef7eb2e8f9f7 17 (++) AHB & APB peripherals, 1 dummy read is necessary
<> 144:ef7eb2e8f9f7 18
<> 144:ef7eb2e8f9f7 19 [..]
<> 144:ef7eb2e8f9f7 20 Workarounds:
<> 144:ef7eb2e8f9f7 21 (#) For AHB & APB peripherals, a dummy read to the peripheral register has been
<> 144:ef7eb2e8f9f7 22 inserted in each LL_{BUS}_GRP{x}_EnableClock() function.
<> 144:ef7eb2e8f9f7 23
<> 144:ef7eb2e8f9f7 24 @endverbatim
<> 144:ef7eb2e8f9f7 25 ******************************************************************************
<> 144:ef7eb2e8f9f7 26 * @attention
<> 144:ef7eb2e8f9f7 27 *
<> 144:ef7eb2e8f9f7 28 * <h2><center>&copy; COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
<> 144:ef7eb2e8f9f7 29 *
<> 144:ef7eb2e8f9f7 30 * Redistribution and use in source and binary forms, with or without modification,
<> 144:ef7eb2e8f9f7 31 * are permitted provided that the following conditions are met:
<> 144:ef7eb2e8f9f7 32 * 1. Redistributions of source code must retain the above copyright notice,
<> 144:ef7eb2e8f9f7 33 * this list of conditions and the following disclaimer.
<> 144:ef7eb2e8f9f7 34 * 2. Redistributions in binary form must reproduce the above copyright notice,
<> 144:ef7eb2e8f9f7 35 * this list of conditions and the following disclaimer in the documentation
<> 144:ef7eb2e8f9f7 36 * and/or other materials provided with the distribution.
<> 144:ef7eb2e8f9f7 37 * 3. Neither the name of STMicroelectronics nor the names of its contributors
<> 144:ef7eb2e8f9f7 38 * may be used to endorse or promote products derived from this software
<> 144:ef7eb2e8f9f7 39 * without specific prior written permission.
<> 144:ef7eb2e8f9f7 40 *
<> 144:ef7eb2e8f9f7 41 * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
<> 144:ef7eb2e8f9f7 42 * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
<> 144:ef7eb2e8f9f7 43 * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<> 144:ef7eb2e8f9f7 44 * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
<> 144:ef7eb2e8f9f7 45 * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
<> 144:ef7eb2e8f9f7 46 * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
<> 144:ef7eb2e8f9f7 47 * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
<> 144:ef7eb2e8f9f7 48 * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
<> 144:ef7eb2e8f9f7 49 * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
<> 144:ef7eb2e8f9f7 50 * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<> 144:ef7eb2e8f9f7 51 *
<> 144:ef7eb2e8f9f7 52 ******************************************************************************
<> 144:ef7eb2e8f9f7 53 */
<> 144:ef7eb2e8f9f7 54
<> 144:ef7eb2e8f9f7 55 /* Define to prevent recursive inclusion -------------------------------------*/
<> 144:ef7eb2e8f9f7 56 #ifndef __STM32L4xx_LL_BUS_H
<> 144:ef7eb2e8f9f7 57 #define __STM32L4xx_LL_BUS_H
<> 144:ef7eb2e8f9f7 58
<> 144:ef7eb2e8f9f7 59 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 60 extern "C" {
<> 144:ef7eb2e8f9f7 61 #endif
<> 144:ef7eb2e8f9f7 62
<> 144:ef7eb2e8f9f7 63 /* Includes ------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 64 #include "stm32l4xx.h"
<> 144:ef7eb2e8f9f7 65
<> 144:ef7eb2e8f9f7 66 /** @addtogroup STM32L4xx_LL_Driver
<> 144:ef7eb2e8f9f7 67 * @{
<> 144:ef7eb2e8f9f7 68 */
<> 144:ef7eb2e8f9f7 69
<> 144:ef7eb2e8f9f7 70 #if defined(RCC)
<> 144:ef7eb2e8f9f7 71
<> 144:ef7eb2e8f9f7 72 /** @defgroup BUS_LL BUS
<> 144:ef7eb2e8f9f7 73 * @{
<> 144:ef7eb2e8f9f7 74 */
<> 144:ef7eb2e8f9f7 75
<> 144:ef7eb2e8f9f7 76 /* Private types -------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 77 /* Private variables ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 78
<> 144:ef7eb2e8f9f7 79 /* Private constants ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 80
<> 144:ef7eb2e8f9f7 81 /* Private macros ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 82
<> 144:ef7eb2e8f9f7 83 /* Exported types ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 84 /* Exported constants --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 85 /** @defgroup BUS_LL_Exported_Constants BUS Exported Constants
<> 144:ef7eb2e8f9f7 86 * @{
<> 144:ef7eb2e8f9f7 87 */
<> 144:ef7eb2e8f9f7 88
<> 144:ef7eb2e8f9f7 89 /** @defgroup BUS_LL_EC_AHB1_GRP1_PERIPH AHB1 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 90 * @{
<> 144:ef7eb2e8f9f7 91 */
<> 144:ef7eb2e8f9f7 92 #define LL_AHB1_GRP1_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 93 #define LL_AHB1_GRP1_PERIPH_DMA1 RCC_AHB1ENR_DMA1EN
<> 144:ef7eb2e8f9f7 94 #define LL_AHB1_GRP1_PERIPH_DMA2 RCC_AHB1ENR_DMA2EN
<> 144:ef7eb2e8f9f7 95 #define LL_AHB1_GRP1_PERIPH_FLASH RCC_AHB1ENR_FLASHEN
<> 144:ef7eb2e8f9f7 96 #define LL_AHB1_GRP1_PERIPH_CRC RCC_AHB1ENR_CRCEN
<> 144:ef7eb2e8f9f7 97 #define LL_AHB1_GRP1_PERIPH_TSC RCC_AHB1ENR_TSCEN
<> 144:ef7eb2e8f9f7 98 #define LL_AHB1_GRP1_PERIPH_SRAM1 RCC_AHB1SMENR_SRAM1SMEN
<> 144:ef7eb2e8f9f7 99 /**
<> 144:ef7eb2e8f9f7 100 * @}
<> 144:ef7eb2e8f9f7 101 */
<> 144:ef7eb2e8f9f7 102
<> 144:ef7eb2e8f9f7 103 /** @defgroup BUS_LL_EC_AHB2_GRP1_PERIPH AHB2 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 104 * @{
<> 144:ef7eb2e8f9f7 105 */
<> 144:ef7eb2e8f9f7 106 #define LL_AHB2_GRP1_PERIPH_SRAM2 RCC_AHB2SMENR_SRAM2SMEN
<> 144:ef7eb2e8f9f7 107 #define LL_AHB2_GRP1_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 108 #define LL_AHB2_GRP1_PERIPH_GPIOA RCC_AHB2ENR_GPIOAEN
<> 144:ef7eb2e8f9f7 109 #define LL_AHB2_GRP1_PERIPH_GPIOB RCC_AHB2ENR_GPIOBEN
<> 144:ef7eb2e8f9f7 110 #define LL_AHB2_GRP1_PERIPH_GPIOC RCC_AHB2ENR_GPIOCEN
<> 144:ef7eb2e8f9f7 111 #if defined(GPIOD)
<> 144:ef7eb2e8f9f7 112 #define LL_AHB2_GRP1_PERIPH_GPIOD RCC_AHB2ENR_GPIODEN
<> 144:ef7eb2e8f9f7 113 #endif /*GPIOD*/
<> 144:ef7eb2e8f9f7 114 #if defined(GPIOE)
<> 144:ef7eb2e8f9f7 115 #define LL_AHB2_GRP1_PERIPH_GPIOE RCC_AHB2ENR_GPIOEEN
<> 144:ef7eb2e8f9f7 116 #endif /*GPIOE*/
<> 144:ef7eb2e8f9f7 117 #if defined(GPIOF)
<> 144:ef7eb2e8f9f7 118 #define LL_AHB2_GRP1_PERIPH_GPIOF RCC_AHB2ENR_GPIOFEN
<> 144:ef7eb2e8f9f7 119 #endif /* GPIOF */
<> 144:ef7eb2e8f9f7 120 #if defined(GPIOG)
<> 144:ef7eb2e8f9f7 121 #define LL_AHB2_GRP1_PERIPH_GPIOG RCC_AHB2ENR_GPIOGEN
<> 144:ef7eb2e8f9f7 122 #endif /* GPIOG */
<> 144:ef7eb2e8f9f7 123 #define LL_AHB2_GRP1_PERIPH_GPIOH RCC_AHB2ENR_GPIOHEN
<> 144:ef7eb2e8f9f7 124 #if defined(USB_OTG_FS)
<> 144:ef7eb2e8f9f7 125 #define LL_AHB2_GRP1_PERIPH_OTGFS RCC_AHB2ENR_OTGFSEN
<> 144:ef7eb2e8f9f7 126 #endif /* USB_OTG_FS */
<> 144:ef7eb2e8f9f7 127 #define LL_AHB2_GRP1_PERIPH_ADC RCC_AHB2ENR_ADCEN
<> 144:ef7eb2e8f9f7 128 #if defined(AES)
<> 144:ef7eb2e8f9f7 129 #define LL_AHB2_GRP1_PERIPH_AES RCC_AHB2ENR_AESEN
<> 144:ef7eb2e8f9f7 130 #endif /* AES */
<> 144:ef7eb2e8f9f7 131 #define LL_AHB2_GRP1_PERIPH_RNG RCC_AHB2ENR_RNGEN
<> 144:ef7eb2e8f9f7 132 /**
<> 144:ef7eb2e8f9f7 133 * @}
<> 144:ef7eb2e8f9f7 134 */
<> 144:ef7eb2e8f9f7 135
<> 144:ef7eb2e8f9f7 136 /** @defgroup BUS_LL_EC_AHB3_GRP1_PERIPH AHB3 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 137 * @{
<> 144:ef7eb2e8f9f7 138 */
<> 144:ef7eb2e8f9f7 139 #define LL_AHB3_GRP1_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 140 #if defined(FMC_Bank1_R)
<> 144:ef7eb2e8f9f7 141 #define LL_AHB3_GRP1_PERIPH_FMC RCC_AHB3ENR_FMCEN
<> 144:ef7eb2e8f9f7 142 #endif /* FMC_Bank1_R */
<> 144:ef7eb2e8f9f7 143 #define LL_AHB3_GRP1_PERIPH_QSPI RCC_AHB3ENR_QSPIEN
<> 144:ef7eb2e8f9f7 144 /**
<> 144:ef7eb2e8f9f7 145 * @}
<> 144:ef7eb2e8f9f7 146 */
<> 144:ef7eb2e8f9f7 147
<> 144:ef7eb2e8f9f7 148 /** @defgroup BUS_LL_EC_APB1_GRP1_PERIPH APB1 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 149 * @{
<> 144:ef7eb2e8f9f7 150 */
<> 144:ef7eb2e8f9f7 151 #define LL_APB1_GRP1_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 152 #define LL_APB1_GRP1_PERIPH_TIM2 RCC_APB1ENR1_TIM2EN
<> 144:ef7eb2e8f9f7 153 #if defined(TIM3)
<> 144:ef7eb2e8f9f7 154 #define LL_APB1_GRP1_PERIPH_TIM3 RCC_APB1ENR1_TIM3EN
<> 144:ef7eb2e8f9f7 155 #endif /* TIM3 */
<> 144:ef7eb2e8f9f7 156 #if defined(TIM4)
<> 144:ef7eb2e8f9f7 157 #define LL_APB1_GRP1_PERIPH_TIM4 RCC_APB1ENR1_TIM4EN
<> 144:ef7eb2e8f9f7 158 #endif /* TIM4 */
<> 144:ef7eb2e8f9f7 159 #if defined(TIM5)
<> 144:ef7eb2e8f9f7 160 #define LL_APB1_GRP1_PERIPH_TIM5 RCC_APB1ENR1_TIM5EN
<> 144:ef7eb2e8f9f7 161 #endif /* TIM5 */
<> 144:ef7eb2e8f9f7 162 #define LL_APB1_GRP1_PERIPH_TIM6 RCC_APB1ENR1_TIM6EN
<> 144:ef7eb2e8f9f7 163 #define LL_APB1_GRP1_PERIPH_TIM7 RCC_APB1ENR1_TIM7EN
<> 144:ef7eb2e8f9f7 164 #if defined(LCD)
<> 144:ef7eb2e8f9f7 165 #define LL_APB1_GRP1_PERIPH_LCD RCC_APB1ENR1_LCDEN
<> 144:ef7eb2e8f9f7 166 #endif /* LCD */
<> 144:ef7eb2e8f9f7 167 #if defined(RCC_APB1ENR1_RTCAPBEN)
<> 144:ef7eb2e8f9f7 168 #define LL_APB1_GRP1_PERIPH_RTCAPB RCC_APB1ENR1_RTCAPBEN
<> 144:ef7eb2e8f9f7 169 #endif /* RCC_APB1ENR1_RTCAPBEN */
<> 144:ef7eb2e8f9f7 170 #define LL_APB1_GRP1_PERIPH_WWDG RCC_APB1ENR1_WWDGEN
<> 144:ef7eb2e8f9f7 171 #if defined(SPI2)
<> 144:ef7eb2e8f9f7 172 #define LL_APB1_GRP1_PERIPH_SPI2 RCC_APB1ENR1_SPI2EN
<> 144:ef7eb2e8f9f7 173 #endif /* SPI2 */
<> 144:ef7eb2e8f9f7 174 #define LL_APB1_GRP1_PERIPH_SPI3 RCC_APB1ENR1_SPI3EN
<> 144:ef7eb2e8f9f7 175 #define LL_APB1_GRP1_PERIPH_USART2 RCC_APB1ENR1_USART2EN
<> 144:ef7eb2e8f9f7 176 #if defined(USART3)
<> 144:ef7eb2e8f9f7 177 #define LL_APB1_GRP1_PERIPH_USART3 RCC_APB1ENR1_USART3EN
<> 144:ef7eb2e8f9f7 178 #endif /* USART3 */
<> 144:ef7eb2e8f9f7 179 #if defined(UART4)
<> 144:ef7eb2e8f9f7 180 #define LL_APB1_GRP1_PERIPH_UART4 RCC_APB1ENR1_UART4EN
<> 144:ef7eb2e8f9f7 181 #endif /* UART4 */
<> 144:ef7eb2e8f9f7 182 #if defined(UART5)
<> 144:ef7eb2e8f9f7 183 #define LL_APB1_GRP1_PERIPH_UART5 RCC_APB1ENR1_UART5EN
<> 144:ef7eb2e8f9f7 184 #endif /* UART5 */
<> 144:ef7eb2e8f9f7 185 #define LL_APB1_GRP1_PERIPH_I2C1 RCC_APB1ENR1_I2C1EN
<> 144:ef7eb2e8f9f7 186 #if defined(I2C2)
<> 144:ef7eb2e8f9f7 187 #define LL_APB1_GRP1_PERIPH_I2C2 RCC_APB1ENR1_I2C2EN
<> 144:ef7eb2e8f9f7 188 #endif /* I2C2 */
<> 144:ef7eb2e8f9f7 189 #define LL_APB1_GRP1_PERIPH_I2C3 RCC_APB1ENR1_I2C3EN
<> 144:ef7eb2e8f9f7 190 #if defined(CRS)
<> 144:ef7eb2e8f9f7 191 #define LL_APB1_GRP1_PERIPH_CRS RCC_APB1ENR1_CRSEN
<> 144:ef7eb2e8f9f7 192 #endif /* CRS */
<> 144:ef7eb2e8f9f7 193 #define LL_APB1_GRP1_PERIPH_CAN1 RCC_APB1ENR1_CAN1EN
<> 144:ef7eb2e8f9f7 194 #if defined(USB)
<> 144:ef7eb2e8f9f7 195 #define LL_APB1_GRP1_PERIPH_USB RCC_APB1ENR1_USBFSEN
<> 144:ef7eb2e8f9f7 196 #endif /* USB */
<> 144:ef7eb2e8f9f7 197 #define LL_APB1_GRP1_PERIPH_PWR RCC_APB1ENR1_PWREN
<> 144:ef7eb2e8f9f7 198 #define LL_APB1_GRP1_PERIPH_DAC1 RCC_APB1ENR1_DAC1EN
<> 144:ef7eb2e8f9f7 199 #define LL_APB1_GRP1_PERIPH_OPAMP RCC_APB1ENR1_OPAMPEN
<> 144:ef7eb2e8f9f7 200 #define LL_APB1_GRP1_PERIPH_LPTIM1 RCC_APB1ENR1_LPTIM1EN
<> 144:ef7eb2e8f9f7 201 /**
<> 144:ef7eb2e8f9f7 202 * @}
<> 144:ef7eb2e8f9f7 203 */
<> 144:ef7eb2e8f9f7 204
<> 144:ef7eb2e8f9f7 205
<> 144:ef7eb2e8f9f7 206 /** @defgroup BUS_LL_EC_APB1_GRP2_PERIPH APB1 GRP2 PERIPH
<> 144:ef7eb2e8f9f7 207 * @{
<> 144:ef7eb2e8f9f7 208 */
<> 144:ef7eb2e8f9f7 209 #define LL_APB1_GRP2_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 210 #define LL_APB1_GRP2_PERIPH_LPUART1 RCC_APB1ENR2_LPUART1EN
<> 144:ef7eb2e8f9f7 211 #define LL_APB1_GRP2_PERIPH_SWPMI1 RCC_APB1ENR2_SWPMI1EN
<> 144:ef7eb2e8f9f7 212 #define LL_APB1_GRP2_PERIPH_LPTIM2 RCC_APB1ENR2_LPTIM2EN
<> 144:ef7eb2e8f9f7 213 /**
<> 144:ef7eb2e8f9f7 214 * @}
<> 144:ef7eb2e8f9f7 215 */
<> 144:ef7eb2e8f9f7 216
<> 144:ef7eb2e8f9f7 217 /** @defgroup BUS_LL_EC_APB2_GRP1_PERIPH APB2 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 218 * @{
<> 144:ef7eb2e8f9f7 219 */
<> 144:ef7eb2e8f9f7 220 #define LL_APB2_GRP1_PERIPH_ALL (uint32_t)0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 221 #define LL_APB2_GRP1_PERIPH_SYSCFG RCC_APB2ENR_SYSCFGEN
<> 144:ef7eb2e8f9f7 222 #define LL_APB2_GRP1_PERIPH_FW RCC_APB2ENR_FWEN
<> 144:ef7eb2e8f9f7 223 #if defined(SDMMC1)
<> 144:ef7eb2e8f9f7 224 #define LL_APB2_GRP1_PERIPH_SDMMC1 RCC_APB2ENR_SDMMC1EN
<> 144:ef7eb2e8f9f7 225 #endif /* SDMMC1 */
<> 144:ef7eb2e8f9f7 226 #define LL_APB2_GRP1_PERIPH_TIM1 RCC_APB2ENR_TIM1EN
<> 144:ef7eb2e8f9f7 227 #define LL_APB2_GRP1_PERIPH_SPI1 RCC_APB2ENR_SPI1EN
<> 144:ef7eb2e8f9f7 228 #if defined(TIM8)
<> 144:ef7eb2e8f9f7 229 #define LL_APB2_GRP1_PERIPH_TIM8 RCC_APB2ENR_TIM8EN
<> 144:ef7eb2e8f9f7 230 #endif /* TIM8 */
<> 144:ef7eb2e8f9f7 231 #define LL_APB2_GRP1_PERIPH_USART1 RCC_APB2ENR_USART1EN
<> 144:ef7eb2e8f9f7 232 #define LL_APB2_GRP1_PERIPH_TIM15 RCC_APB2ENR_TIM15EN
<> 144:ef7eb2e8f9f7 233 #define LL_APB2_GRP1_PERIPH_TIM16 RCC_APB2ENR_TIM16EN
<> 144:ef7eb2e8f9f7 234 #if defined(TIM17)
<> 144:ef7eb2e8f9f7 235 #define LL_APB2_GRP1_PERIPH_TIM17 RCC_APB2ENR_TIM17EN
<> 144:ef7eb2e8f9f7 236 #endif /* TIM17 */
<> 144:ef7eb2e8f9f7 237 #define LL_APB2_GRP1_PERIPH_SAI1 RCC_APB2ENR_SAI1EN
<> 144:ef7eb2e8f9f7 238 #if defined(SAI2)
<> 144:ef7eb2e8f9f7 239 #define LL_APB2_GRP1_PERIPH_SAI2 RCC_APB2ENR_SAI2EN
<> 144:ef7eb2e8f9f7 240 #endif /* SAI2 */
<> 144:ef7eb2e8f9f7 241 #if defined(DFSDM1_Channel0)
<> 144:ef7eb2e8f9f7 242 #define LL_APB2_GRP1_PERIPH_DFSDM1 RCC_APB2ENR_DFSDM1EN
<> 144:ef7eb2e8f9f7 243 #endif /* DFSDM1_Channel0 */
<> 144:ef7eb2e8f9f7 244 /**
<> 144:ef7eb2e8f9f7 245 * @}
<> 144:ef7eb2e8f9f7 246 */
<> 144:ef7eb2e8f9f7 247
<> 144:ef7eb2e8f9f7 248 /** Legacy definitions for compatibility purpose
<> 144:ef7eb2e8f9f7 249 @cond 0
<> 144:ef7eb2e8f9f7 250 */
<> 144:ef7eb2e8f9f7 251 #if defined(DFSDM1_Channel0)
<> 144:ef7eb2e8f9f7 252 #define LL_APB2_GRP1_PERIPH_DFSDM LL_APB2_GRP1_PERIPH_DFSDM1
<> 144:ef7eb2e8f9f7 253 #endif /* DFSDM1_Channel0 */
<> 144:ef7eb2e8f9f7 254 /**
<> 144:ef7eb2e8f9f7 255 @endcond
<> 144:ef7eb2e8f9f7 256 */
<> 144:ef7eb2e8f9f7 257
<> 144:ef7eb2e8f9f7 258 /**
<> 144:ef7eb2e8f9f7 259 * @}
<> 144:ef7eb2e8f9f7 260 */
<> 144:ef7eb2e8f9f7 261
<> 144:ef7eb2e8f9f7 262 /* Exported macro ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 263 /* Exported functions --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 264 /** @defgroup BUS_LL_Exported_Functions BUS Exported Functions
<> 144:ef7eb2e8f9f7 265 * @{
<> 144:ef7eb2e8f9f7 266 */
<> 144:ef7eb2e8f9f7 267
<> 144:ef7eb2e8f9f7 268 /** @defgroup BUS_LL_EF_AHB1 AHB1
<> 144:ef7eb2e8f9f7 269 * @{
<> 144:ef7eb2e8f9f7 270 */
<> 144:ef7eb2e8f9f7 271
<> 144:ef7eb2e8f9f7 272 /**
<> 144:ef7eb2e8f9f7 273 * @brief Enable AHB1 peripherals clock.
<> 144:ef7eb2e8f9f7 274 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 275 * AHB1ENR DMA2EN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 276 * AHB1ENR FLASHEN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 277 * AHB1ENR CRCEN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 278 * AHB1ENR TSCEN LL_AHB1_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 279 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 280 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 281 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 282 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 283 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 284 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 285 *
<> 144:ef7eb2e8f9f7 286 * @retval None
<> 144:ef7eb2e8f9f7 287 */
<> 144:ef7eb2e8f9f7 288 __STATIC_INLINE void LL_AHB1_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 289 {
<> 144:ef7eb2e8f9f7 290 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 291 SET_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 292 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 293 tmpreg = READ_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 294 (void)tmpreg;
<> 144:ef7eb2e8f9f7 295 }
<> 144:ef7eb2e8f9f7 296
<> 144:ef7eb2e8f9f7 297 /**
<> 144:ef7eb2e8f9f7 298 * @brief Check if AHB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 299 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 300 * AHB1ENR DMA2EN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 301 * AHB1ENR FLASHEN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 302 * AHB1ENR CRCEN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 303 * AHB1ENR TSCEN LL_AHB1_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 304 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 305 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 306 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 307 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 308 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 309 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 310 *
<> 144:ef7eb2e8f9f7 311 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 312 */
<> 144:ef7eb2e8f9f7 313 __STATIC_INLINE uint32_t LL_AHB1_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 314 {
<> 144:ef7eb2e8f9f7 315 return (READ_BIT(RCC->AHB1ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 316 }
<> 144:ef7eb2e8f9f7 317
<> 144:ef7eb2e8f9f7 318 /**
<> 144:ef7eb2e8f9f7 319 * @brief Disable AHB1 peripherals clock.
<> 144:ef7eb2e8f9f7 320 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 321 * AHB1ENR DMA2EN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 322 * AHB1ENR FLASHEN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 323 * AHB1ENR CRCEN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 324 * AHB1ENR TSCEN LL_AHB1_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 325 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 326 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 327 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 328 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 329 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 330 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 331 *
<> 144:ef7eb2e8f9f7 332 * @retval None
<> 144:ef7eb2e8f9f7 333 */
<> 144:ef7eb2e8f9f7 334 __STATIC_INLINE void LL_AHB1_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 335 {
<> 144:ef7eb2e8f9f7 336 CLEAR_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 337 }
<> 144:ef7eb2e8f9f7 338
<> 144:ef7eb2e8f9f7 339 /**
<> 144:ef7eb2e8f9f7 340 * @brief Force AHB1 peripherals reset.
<> 144:ef7eb2e8f9f7 341 * @rmtoll AHB1RSTR DMA1RST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 342 * AHB1RSTR DMA2RST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 343 * AHB1RSTR FLASHRST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 344 * AHB1RSTR CRCRST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 345 * AHB1RSTR TSCRST LL_AHB1_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 346 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 347 * @arg @ref LL_AHB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 348 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 349 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 350 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 351 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 352 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 353 *
<> 144:ef7eb2e8f9f7 354 * @retval None
<> 144:ef7eb2e8f9f7 355 */
<> 144:ef7eb2e8f9f7 356 __STATIC_INLINE void LL_AHB1_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 357 {
<> 144:ef7eb2e8f9f7 358 SET_BIT(RCC->AHB1RSTR, Periphs);
<> 144:ef7eb2e8f9f7 359 }
<> 144:ef7eb2e8f9f7 360
<> 144:ef7eb2e8f9f7 361 /**
<> 144:ef7eb2e8f9f7 362 * @brief Release AHB1 peripherals reset.
<> 144:ef7eb2e8f9f7 363 * @rmtoll AHB1RSTR DMA1RST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 364 * AHB1RSTR DMA2RST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 365 * AHB1RSTR FLASHRST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 366 * AHB1RSTR CRCRST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 367 * AHB1RSTR TSCRST LL_AHB1_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 368 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 369 * @arg @ref LL_AHB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 370 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 371 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 372 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 373 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 374 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 375 *
<> 144:ef7eb2e8f9f7 376 * @retval None
<> 144:ef7eb2e8f9f7 377 */
<> 144:ef7eb2e8f9f7 378 __STATIC_INLINE void LL_AHB1_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 379 {
<> 144:ef7eb2e8f9f7 380 CLEAR_BIT(RCC->AHB1RSTR, Periphs);
<> 144:ef7eb2e8f9f7 381 }
<> 144:ef7eb2e8f9f7 382
<> 144:ef7eb2e8f9f7 383 /**
<> 144:ef7eb2e8f9f7 384 * @brief Enable AHB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 385 * @rmtoll AHB1SMENR DMA1SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 386 * AHB1SMENR DMA2SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 387 * AHB1SMENR FLASHSMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 388 * AHB1SMENR SRAM1SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 389 * AHB1SMENR CRCSMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 390 * AHB1SMENR TSCSMEN LL_AHB1_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 391 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 392 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 393 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 394 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 395 * @arg @ref LL_AHB1_GRP1_PERIPH_SRAM1
<> 144:ef7eb2e8f9f7 396 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 397 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 398 *
<> 144:ef7eb2e8f9f7 399 * @retval None
<> 144:ef7eb2e8f9f7 400 */
<> 144:ef7eb2e8f9f7 401 __STATIC_INLINE void LL_AHB1_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 402 {
<> 144:ef7eb2e8f9f7 403 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 404 SET_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 405 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 406 tmpreg = READ_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 407 (void)tmpreg;
<> 144:ef7eb2e8f9f7 408 }
<> 144:ef7eb2e8f9f7 409
<> 144:ef7eb2e8f9f7 410 /**
<> 144:ef7eb2e8f9f7 411 * @brief Disable AHB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 412 * @rmtoll AHB1SMENR DMA1SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 413 * AHB1SMENR DMA2SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 414 * AHB1SMENR FLASHSMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 415 * AHB1SMENR SRAM1SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 416 * AHB1SMENR CRCSMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 417 * AHB1SMENR TSCSMEN LL_AHB1_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 418 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 419 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 420 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 421 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 422 * @arg @ref LL_AHB1_GRP1_PERIPH_SRAM1
<> 144:ef7eb2e8f9f7 423 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 424 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
<> 144:ef7eb2e8f9f7 425 *
<> 144:ef7eb2e8f9f7 426 * @retval None
<> 144:ef7eb2e8f9f7 427 */
<> 144:ef7eb2e8f9f7 428 __STATIC_INLINE void LL_AHB1_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 429 {
<> 144:ef7eb2e8f9f7 430 CLEAR_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 431 }
<> 144:ef7eb2e8f9f7 432
<> 144:ef7eb2e8f9f7 433 /**
<> 144:ef7eb2e8f9f7 434 * @}
<> 144:ef7eb2e8f9f7 435 */
<> 144:ef7eb2e8f9f7 436
<> 144:ef7eb2e8f9f7 437 /** @defgroup BUS_LL_EF_AHB2 AHB2
<> 144:ef7eb2e8f9f7 438 * @{
<> 144:ef7eb2e8f9f7 439 */
<> 144:ef7eb2e8f9f7 440
<> 144:ef7eb2e8f9f7 441 /**
<> 144:ef7eb2e8f9f7 442 * @brief Enable AHB2 peripherals clock.
<> 144:ef7eb2e8f9f7 443 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 444 * AHB2ENR GPIOBEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 445 * AHB2ENR GPIOCEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 446 * AHB2ENR GPIODEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 447 * AHB2ENR GPIOEEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 448 * AHB2ENR GPIOFEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 449 * AHB2ENR GPIOGEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 450 * AHB2ENR GPIOHEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 451 * AHB2ENR OTGFSEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 452 * AHB2ENR ADCEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 453 * AHB2ENR AESEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 454 * AHB2ENR RNGEN LL_AHB2_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 455 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 456 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 457 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 458 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 459 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 460 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 461 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 462 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 463 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 464 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 465 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 466 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 467 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 468 *
<> 144:ef7eb2e8f9f7 469 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 470 * @retval None
<> 144:ef7eb2e8f9f7 471 */
<> 144:ef7eb2e8f9f7 472 __STATIC_INLINE void LL_AHB2_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 473 {
<> 144:ef7eb2e8f9f7 474 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 475 SET_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 476 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 477 tmpreg = READ_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 478 (void)tmpreg;
<> 144:ef7eb2e8f9f7 479 }
<> 144:ef7eb2e8f9f7 480
<> 144:ef7eb2e8f9f7 481 /**
<> 144:ef7eb2e8f9f7 482 * @brief Check if AHB2 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 483 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 484 * AHB2ENR GPIOBEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 485 * AHB2ENR GPIOCEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 486 * AHB2ENR GPIODEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 487 * AHB2ENR GPIOEEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 488 * AHB2ENR GPIOFEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 489 * AHB2ENR GPIOGEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 490 * AHB2ENR GPIOHEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 491 * AHB2ENR OTGFSEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 492 * AHB2ENR ADCEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 493 * AHB2ENR AESEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 494 * AHB2ENR RNGEN LL_AHB2_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 495 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 496 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 497 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 498 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 499 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 500 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 501 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 502 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 503 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 504 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 505 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 506 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 507 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 508 *
<> 144:ef7eb2e8f9f7 509 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 510 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 511 */
<> 144:ef7eb2e8f9f7 512 __STATIC_INLINE uint32_t LL_AHB2_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 513 {
<> 144:ef7eb2e8f9f7 514 return (READ_BIT(RCC->AHB2ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 515 }
<> 144:ef7eb2e8f9f7 516
<> 144:ef7eb2e8f9f7 517 /**
<> 144:ef7eb2e8f9f7 518 * @brief Disable AHB2 peripherals clock.
<> 144:ef7eb2e8f9f7 519 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 520 * AHB2ENR GPIOBEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 521 * AHB2ENR GPIOCEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 522 * AHB2ENR GPIODEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 523 * AHB2ENR GPIOEEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 524 * AHB2ENR GPIOFEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 525 * AHB2ENR GPIOGEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 526 * AHB2ENR GPIOHEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 527 * AHB2ENR OTGFSEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 528 * AHB2ENR ADCEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 529 * AHB2ENR AESEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 530 * AHB2ENR RNGEN LL_AHB2_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 531 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 532 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 533 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 534 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 535 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 536 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 537 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 538 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 539 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 540 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 541 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 542 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 543 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 544 *
<> 144:ef7eb2e8f9f7 545 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 546 * @retval None
<> 144:ef7eb2e8f9f7 547 */
<> 144:ef7eb2e8f9f7 548 __STATIC_INLINE void LL_AHB2_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 549 {
<> 144:ef7eb2e8f9f7 550 CLEAR_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 551 }
<> 144:ef7eb2e8f9f7 552
<> 144:ef7eb2e8f9f7 553 /**
<> 144:ef7eb2e8f9f7 554 * @brief Force AHB2 peripherals reset.
<> 144:ef7eb2e8f9f7 555 * @rmtoll AHB2RSTR GPIOARST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 556 * AHB2RSTR GPIOBRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 557 * AHB2RSTR GPIOCRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 558 * AHB2RSTR GPIODRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 559 * AHB2RSTR GPIOERST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 560 * AHB2RSTR GPIOFRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 561 * AHB2RSTR GPIOGRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 562 * AHB2RSTR GPIOHRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 563 * AHB2RSTR OTGFSRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 564 * AHB2RSTR ADCRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 565 * AHB2RSTR AESRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 566 * AHB2RSTR RNGRST LL_AHB2_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 567 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 568 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 569 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 570 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 571 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 572 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 573 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 574 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 575 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 576 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 577 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 578 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 579 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 580 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 581 *
<> 144:ef7eb2e8f9f7 582 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 583 * @retval None
<> 144:ef7eb2e8f9f7 584 */
<> 144:ef7eb2e8f9f7 585 __STATIC_INLINE void LL_AHB2_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 586 {
<> 144:ef7eb2e8f9f7 587 SET_BIT(RCC->AHB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 588 }
<> 144:ef7eb2e8f9f7 589
<> 144:ef7eb2e8f9f7 590 /**
<> 144:ef7eb2e8f9f7 591 * @brief Release AHB2 peripherals reset.
<> 144:ef7eb2e8f9f7 592 * @rmtoll AHB2RSTR GPIOARST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 593 * AHB2RSTR GPIOBRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 594 * AHB2RSTR GPIOCRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 595 * AHB2RSTR GPIODRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 596 * AHB2RSTR GPIOERST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 597 * AHB2RSTR GPIOFRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 598 * AHB2RSTR GPIOGRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 599 * AHB2RSTR GPIOHRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 600 * AHB2RSTR OTGFSRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 601 * AHB2RSTR ADCRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 602 * AHB2RSTR AESRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 603 * AHB2RSTR RNGRST LL_AHB2_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 604 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 605 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 606 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 607 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 608 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 609 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 610 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 611 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 612 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 613 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 614 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 615 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 616 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 617 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 618 *
<> 144:ef7eb2e8f9f7 619 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 620 * @retval None
<> 144:ef7eb2e8f9f7 621 */
<> 144:ef7eb2e8f9f7 622 __STATIC_INLINE void LL_AHB2_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 623 {
<> 144:ef7eb2e8f9f7 624 CLEAR_BIT(RCC->AHB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 625 }
<> 144:ef7eb2e8f9f7 626
<> 144:ef7eb2e8f9f7 627 /**
<> 144:ef7eb2e8f9f7 628 * @brief Enable AHB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 629 * @rmtoll AHB2SMENR GPIOASMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 630 * AHB2SMENR GPIOBSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 631 * AHB2SMENR GPIOCSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 632 * AHB2SMENR GPIODSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 633 * AHB2SMENR GPIOESMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 634 * AHB2SMENR GPIOFSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 635 * AHB2SMENR GPIOGSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 636 * AHB2SMENR GPIOHSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 637 * AHB2SMENR SRAM2SMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 638 * AHB2SMENR OTGFSSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 639 * AHB2SMENR ADCSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 640 * AHB2SMENR AESSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 641 * AHB2SMENR RNGSMEN LL_AHB2_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 642 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 643 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 644 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 645 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 646 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 647 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 648 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 649 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 650 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 651 * @arg @ref LL_AHB2_GRP1_PERIPH_SRAM2
<> 144:ef7eb2e8f9f7 652 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 653 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 654 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 655 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 656 *
<> 144:ef7eb2e8f9f7 657 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 658 * @retval None
<> 144:ef7eb2e8f9f7 659 */
<> 144:ef7eb2e8f9f7 660 __STATIC_INLINE void LL_AHB2_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 661 {
<> 144:ef7eb2e8f9f7 662 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 663 SET_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 664 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 665 tmpreg = READ_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 666 (void)tmpreg;
<> 144:ef7eb2e8f9f7 667 }
<> 144:ef7eb2e8f9f7 668
<> 144:ef7eb2e8f9f7 669 /**
<> 144:ef7eb2e8f9f7 670 * @brief Disable AHB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 671 * @rmtoll AHB2SMENR GPIOASMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 672 * AHB2SMENR GPIOBSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 673 * AHB2SMENR GPIOCSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 674 * AHB2SMENR GPIODSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 675 * AHB2SMENR GPIOESMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 676 * AHB2SMENR GPIOFSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 677 * AHB2SMENR GPIOGSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 678 * AHB2SMENR GPIOHSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 679 * AHB2SMENR SRAM2SMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 680 * AHB2SMENR OTGFSSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 681 * AHB2SMENR ADCSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 682 * AHB2SMENR AESSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 683 * AHB2SMENR RNGSMEN LL_AHB2_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 684 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 685 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 686 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 687 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 688 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 689 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 690 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 691 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 692 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
<> 144:ef7eb2e8f9f7 693 * @arg @ref LL_AHB2_GRP1_PERIPH_SRAM2
<> 144:ef7eb2e8f9f7 694 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 695 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
<> 144:ef7eb2e8f9f7 696 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
<> 144:ef7eb2e8f9f7 697 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 698 *
<> 144:ef7eb2e8f9f7 699 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 700 * @retval None
<> 144:ef7eb2e8f9f7 701 */
<> 144:ef7eb2e8f9f7 702 __STATIC_INLINE void LL_AHB2_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 703 {
<> 144:ef7eb2e8f9f7 704 CLEAR_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 705 }
<> 144:ef7eb2e8f9f7 706
<> 144:ef7eb2e8f9f7 707 /**
<> 144:ef7eb2e8f9f7 708 * @}
<> 144:ef7eb2e8f9f7 709 */
<> 144:ef7eb2e8f9f7 710
<> 144:ef7eb2e8f9f7 711 /** @defgroup BUS_LL_EF_AHB3 AHB3
<> 144:ef7eb2e8f9f7 712 * @{
<> 144:ef7eb2e8f9f7 713 */
<> 144:ef7eb2e8f9f7 714
<> 144:ef7eb2e8f9f7 715 /**
<> 144:ef7eb2e8f9f7 716 * @brief Enable AHB3 peripherals clock.
<> 144:ef7eb2e8f9f7 717 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 718 * AHB3ENR QSPIEN LL_AHB3_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 719 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 720 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 721 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 722 *
<> 144:ef7eb2e8f9f7 723 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 724 * @retval None
<> 144:ef7eb2e8f9f7 725 */
<> 144:ef7eb2e8f9f7 726 __STATIC_INLINE void LL_AHB3_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 727 {
<> 144:ef7eb2e8f9f7 728 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 729 SET_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 730 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 731 tmpreg = READ_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 732 (void)tmpreg;
<> 144:ef7eb2e8f9f7 733 }
<> 144:ef7eb2e8f9f7 734
<> 144:ef7eb2e8f9f7 735 /**
<> 144:ef7eb2e8f9f7 736 * @brief Check if AHB3 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 737 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 738 * AHB3ENR QSPIEN LL_AHB3_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 739 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 740 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 741 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 742 *
<> 144:ef7eb2e8f9f7 743 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 744 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 745 */
<> 144:ef7eb2e8f9f7 746 __STATIC_INLINE uint32_t LL_AHB3_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 747 {
<> 144:ef7eb2e8f9f7 748 return (READ_BIT(RCC->AHB3ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 749 }
<> 144:ef7eb2e8f9f7 750
<> 144:ef7eb2e8f9f7 751 /**
<> 144:ef7eb2e8f9f7 752 * @brief Disable AHB3 peripherals clock.
<> 144:ef7eb2e8f9f7 753 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 754 * AHB3ENR QSPIEN LL_AHB3_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 755 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 756 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 757 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 758 *
<> 144:ef7eb2e8f9f7 759 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 760 * @retval None
<> 144:ef7eb2e8f9f7 761 */
<> 144:ef7eb2e8f9f7 762 __STATIC_INLINE void LL_AHB3_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 763 {
<> 144:ef7eb2e8f9f7 764 CLEAR_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 765 }
<> 144:ef7eb2e8f9f7 766
<> 144:ef7eb2e8f9f7 767 /**
<> 144:ef7eb2e8f9f7 768 * @brief Force AHB3 peripherals reset.
<> 144:ef7eb2e8f9f7 769 * @rmtoll AHB3RSTR FMCRST LL_AHB3_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 770 * AHB3RSTR QSPIRST LL_AHB3_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 771 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 772 * @arg @ref LL_AHB3_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 773 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 774 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 775 *
<> 144:ef7eb2e8f9f7 776 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 777 * @retval None
<> 144:ef7eb2e8f9f7 778 */
<> 144:ef7eb2e8f9f7 779 __STATIC_INLINE void LL_AHB3_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 780 {
<> 144:ef7eb2e8f9f7 781 SET_BIT(RCC->AHB3RSTR, Periphs);
<> 144:ef7eb2e8f9f7 782 }
<> 144:ef7eb2e8f9f7 783
<> 144:ef7eb2e8f9f7 784 /**
<> 144:ef7eb2e8f9f7 785 * @brief Release AHB3 peripherals reset.
<> 144:ef7eb2e8f9f7 786 * @rmtoll AHB3RSTR FMCRST LL_AHB3_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 787 * AHB3RSTR QSPIRST LL_AHB3_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 788 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 789 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 790 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 791 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 792 *
<> 144:ef7eb2e8f9f7 793 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 794 * @retval None
<> 144:ef7eb2e8f9f7 795 */
<> 144:ef7eb2e8f9f7 796 __STATIC_INLINE void LL_AHB3_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 797 {
<> 144:ef7eb2e8f9f7 798 CLEAR_BIT(RCC->AHB3RSTR, Periphs);
<> 144:ef7eb2e8f9f7 799 }
<> 144:ef7eb2e8f9f7 800
<> 144:ef7eb2e8f9f7 801 /**
<> 144:ef7eb2e8f9f7 802 * @brief Enable AHB3 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 803 * @rmtoll AHB3SMENR FMCSMEN LL_AHB3_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 804 * AHB3SMENR QSPISMEN LL_AHB3_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 805 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 806 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 807 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 808 *
<> 144:ef7eb2e8f9f7 809 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 810 * @retval None
<> 144:ef7eb2e8f9f7 811 */
<> 144:ef7eb2e8f9f7 812 __STATIC_INLINE void LL_AHB3_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 813 {
<> 144:ef7eb2e8f9f7 814 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 815 SET_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 816 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 817 tmpreg = READ_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 818 (void)tmpreg;
<> 144:ef7eb2e8f9f7 819 }
<> 144:ef7eb2e8f9f7 820
<> 144:ef7eb2e8f9f7 821 /**
<> 144:ef7eb2e8f9f7 822 * @brief Disable AHB3 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 823 * @rmtoll AHB3SMENR FMCSMEN LL_AHB3_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 824 * AHB3SMENR QSPISMEN LL_AHB3_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 825 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 826 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 827 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 828 *
<> 144:ef7eb2e8f9f7 829 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 830 * @retval None
<> 144:ef7eb2e8f9f7 831 */
<> 144:ef7eb2e8f9f7 832 __STATIC_INLINE void LL_AHB3_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 833 {
<> 144:ef7eb2e8f9f7 834 CLEAR_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 835 }
<> 144:ef7eb2e8f9f7 836
<> 144:ef7eb2e8f9f7 837 /**
<> 144:ef7eb2e8f9f7 838 * @}
<> 144:ef7eb2e8f9f7 839 */
<> 144:ef7eb2e8f9f7 840
<> 144:ef7eb2e8f9f7 841 /** @defgroup BUS_LL_EF_APB1 APB1
<> 144:ef7eb2e8f9f7 842 * @{
<> 144:ef7eb2e8f9f7 843 */
<> 144:ef7eb2e8f9f7 844
<> 144:ef7eb2e8f9f7 845 /**
<> 144:ef7eb2e8f9f7 846 * @brief Enable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 847 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 848 * APB1ENR1 TIM3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 849 * APB1ENR1 TIM4EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 850 * APB1ENR1 TIM5EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 851 * APB1ENR1 TIM6EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 852 * APB1ENR1 TIM7EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 853 * APB1ENR1 LCDEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 854 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 855 * APB1ENR1 WWDGEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 856 * APB1ENR1 SPI2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 857 * APB1ENR1 SPI3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 858 * APB1ENR1 USART2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 859 * APB1ENR1 USART3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 860 * APB1ENR1 UART4EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 861 * APB1ENR1 UART5EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 862 * APB1ENR1 I2C1EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 863 * APB1ENR1 I2C2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 864 * APB1ENR1 I2C3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 865 * APB1ENR1 CRSEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 866 * APB1ENR1 CAN1EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 867 * APB1ENR1 PWREN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 868 * APB1ENR1 DAC1EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 869 * APB1ENR1 OPAMPEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 870 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 871 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 872 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 873 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 874 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 875 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 876 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 877 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 878 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 879 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 880 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 881 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 882 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 883 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 884 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 885 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 886 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 887 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 888 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 889 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 890 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 891 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 892 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 893 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 894 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 895 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 896 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 897 *
<> 144:ef7eb2e8f9f7 898 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 899 * @retval None
<> 144:ef7eb2e8f9f7 900 */
<> 144:ef7eb2e8f9f7 901 __STATIC_INLINE void LL_APB1_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 902 {
<> 144:ef7eb2e8f9f7 903 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 904 SET_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 905 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 906 tmpreg = READ_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 907 (void)tmpreg;
<> 144:ef7eb2e8f9f7 908 }
<> 144:ef7eb2e8f9f7 909
<> 144:ef7eb2e8f9f7 910 /**
<> 144:ef7eb2e8f9f7 911 * @brief Enable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 912 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_EnableClock\n
<> 144:ef7eb2e8f9f7 913 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_EnableClock\n
<> 144:ef7eb2e8f9f7 914 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_EnableClock
<> 144:ef7eb2e8f9f7 915 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 916 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 917 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 918 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 919 * @retval None
<> 144:ef7eb2e8f9f7 920 */
<> 144:ef7eb2e8f9f7 921 __STATIC_INLINE void LL_APB1_GRP2_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 922 {
<> 144:ef7eb2e8f9f7 923 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 924 SET_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 925 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 926 tmpreg = READ_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 927 (void)tmpreg;
<> 144:ef7eb2e8f9f7 928 }
<> 144:ef7eb2e8f9f7 929
<> 144:ef7eb2e8f9f7 930 /**
<> 144:ef7eb2e8f9f7 931 * @brief Check if APB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 932 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 933 * APB1ENR1 TIM3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 934 * APB1ENR1 TIM4EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 935 * APB1ENR1 TIM5EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 936 * APB1ENR1 TIM6EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 937 * APB1ENR1 TIM7EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 938 * APB1ENR1 LCDEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 939 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 940 * APB1ENR1 WWDGEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 941 * APB1ENR1 SPI2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 942 * APB1ENR1 SPI3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 943 * APB1ENR1 USART2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 944 * APB1ENR1 USART3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 945 * APB1ENR1 UART4EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 946 * APB1ENR1 UART5EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 947 * APB1ENR1 I2C1EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 948 * APB1ENR1 I2C2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 949 * APB1ENR1 I2C3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 950 * APB1ENR1 CRSEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 951 * APB1ENR1 CAN1EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 952 * APB1ENR1 PWREN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 953 * APB1ENR1 DAC1EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 954 * APB1ENR1 OPAMPEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 955 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 956 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 957 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 958 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 959 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 960 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 961 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 962 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 963 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 964 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 965 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 966 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 967 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 968 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 969 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 970 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 971 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 972 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 973 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 974 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 975 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 976 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 977 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 978 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 979 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 980 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 981 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 982 *
<> 144:ef7eb2e8f9f7 983 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 984 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 985 */
<> 144:ef7eb2e8f9f7 986 __STATIC_INLINE uint32_t LL_APB1_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 987 {
<> 144:ef7eb2e8f9f7 988 return (READ_BIT(RCC->APB1ENR1, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 989 }
<> 144:ef7eb2e8f9f7 990
<> 144:ef7eb2e8f9f7 991 /**
<> 144:ef7eb2e8f9f7 992 * @brief Check if APB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 993 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 994 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 995 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_IsEnabledClock
<> 144:ef7eb2e8f9f7 996 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 997 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 998 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 999 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1000 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 1001 */
<> 144:ef7eb2e8f9f7 1002 __STATIC_INLINE uint32_t LL_APB1_GRP2_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1003 {
<> 144:ef7eb2e8f9f7 1004 return (READ_BIT(RCC->APB1ENR2, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 1005 }
<> 144:ef7eb2e8f9f7 1006
<> 144:ef7eb2e8f9f7 1007 /**
<> 144:ef7eb2e8f9f7 1008 * @brief Disable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 1009 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1010 * APB1ENR1 TIM3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1011 * APB1ENR1 TIM4EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1012 * APB1ENR1 TIM5EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1013 * APB1ENR1 TIM6EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1014 * APB1ENR1 TIM7EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1015 * APB1ENR1 LCDEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1016 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1017 * APB1ENR1 WWDGEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1018 * APB1ENR1 SPI2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1019 * APB1ENR1 SPI3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1020 * APB1ENR1 USART2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1021 * APB1ENR1 USART3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1022 * APB1ENR1 UART4EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1023 * APB1ENR1 UART5EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1024 * APB1ENR1 I2C1EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1025 * APB1ENR1 I2C2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1026 * APB1ENR1 I2C3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1027 * APB1ENR1 CRSEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1028 * APB1ENR1 CAN1EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1029 * APB1ENR1 PWREN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1030 * APB1ENR1 DAC1EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1031 * APB1ENR1 OPAMPEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1032 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 1033 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1034 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1035 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1036 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1037 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1038 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1039 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1040 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1041 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1042 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1043 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1044 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1045 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1046 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1047 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1048 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1049 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1050 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1051 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1052 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1053 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 1054 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1055 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1056 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1057 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1058 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1059 *
<> 144:ef7eb2e8f9f7 1060 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1061 * @retval None
<> 144:ef7eb2e8f9f7 1062 */
<> 144:ef7eb2e8f9f7 1063 __STATIC_INLINE void LL_APB1_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1064 {
<> 144:ef7eb2e8f9f7 1065 CLEAR_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 1066 }
<> 144:ef7eb2e8f9f7 1067
<> 144:ef7eb2e8f9f7 1068 /**
<> 144:ef7eb2e8f9f7 1069 * @brief Disable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 1070 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_DisableClock\n
<> 144:ef7eb2e8f9f7 1071 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_DisableClock\n
<> 144:ef7eb2e8f9f7 1072 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_DisableClock
<> 144:ef7eb2e8f9f7 1073 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1074 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 1075 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 1076 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1077 * @retval None
<> 144:ef7eb2e8f9f7 1078 */
<> 144:ef7eb2e8f9f7 1079 __STATIC_INLINE void LL_APB1_GRP2_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1080 {
<> 144:ef7eb2e8f9f7 1081 CLEAR_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 1082 }
<> 144:ef7eb2e8f9f7 1083
<> 144:ef7eb2e8f9f7 1084 /**
<> 144:ef7eb2e8f9f7 1085 * @brief Force APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1086 * @rmtoll APB1RSTR1 TIM2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1087 * APB1RSTR1 TIM3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1088 * APB1RSTR1 TIM4RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1089 * APB1RSTR1 TIM5RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1090 * APB1RSTR1 TIM6RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1091 * APB1RSTR1 TIM7RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1092 * APB1RSTR1 LCDRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1093 * APB1RSTR1 SPI2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1094 * APB1RSTR1 SPI3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1095 * APB1RSTR1 USART2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1096 * APB1RSTR1 USART3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1097 * APB1RSTR1 UART4RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1098 * APB1RSTR1 UART5RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1099 * APB1RSTR1 I2C1RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1100 * APB1RSTR1 I2C2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1101 * APB1RSTR1 I2C3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1102 * APB1RSTR1 CRSRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1103 * APB1RSTR1 CAN1RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1104 * APB1RSTR1 PWRRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1105 * APB1RSTR1 DAC1RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1106 * APB1RSTR1 OPAMPRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1107 * APB1RSTR1 LPTIM1RST LL_APB1_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 1108 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1109 * @arg @ref LL_APB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1110 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1111 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1112 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1113 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1114 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1115 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1116 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1117 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1118 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1119 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1120 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1121 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1122 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1123 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1124 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1125 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1126 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1127 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 1128 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1129 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1130 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1131 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1132 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1133 *
<> 144:ef7eb2e8f9f7 1134 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1135 * @retval None
<> 144:ef7eb2e8f9f7 1136 */
<> 144:ef7eb2e8f9f7 1137 __STATIC_INLINE void LL_APB1_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1138 {
<> 144:ef7eb2e8f9f7 1139 SET_BIT(RCC->APB1RSTR1, Periphs);
<> 144:ef7eb2e8f9f7 1140 }
<> 144:ef7eb2e8f9f7 1141
<> 144:ef7eb2e8f9f7 1142 /**
<> 144:ef7eb2e8f9f7 1143 * @brief Force APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1144 * @rmtoll APB1RSTR2 LPUART1RST LL_APB1_GRP2_ForceReset\n
<> 144:ef7eb2e8f9f7 1145 * APB1RSTR2 SWPMI1RST LL_APB1_GRP2_ForceReset\n
<> 144:ef7eb2e8f9f7 1146 * APB1RSTR2 LPTIM2RST LL_APB1_GRP2_ForceReset
<> 144:ef7eb2e8f9f7 1147 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1148 * @arg @ref LL_APB1_GRP2_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1149 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 1150 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 1151 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1152 * @retval None
<> 144:ef7eb2e8f9f7 1153 */
<> 144:ef7eb2e8f9f7 1154 __STATIC_INLINE void LL_APB1_GRP2_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1155 {
<> 144:ef7eb2e8f9f7 1156 SET_BIT(RCC->APB1RSTR2, Periphs);
<> 144:ef7eb2e8f9f7 1157 }
<> 144:ef7eb2e8f9f7 1158
<> 144:ef7eb2e8f9f7 1159 /**
<> 144:ef7eb2e8f9f7 1160 * @brief Release APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1161 * @rmtoll APB1RSTR1 TIM2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1162 * APB1RSTR1 TIM3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1163 * APB1RSTR1 TIM4RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1164 * APB1RSTR1 TIM5RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1165 * APB1RSTR1 TIM6RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1166 * APB1RSTR1 TIM7RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1167 * APB1RSTR1 LCDRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1168 * APB1RSTR1 SPI2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1169 * APB1RSTR1 SPI3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1170 * APB1RSTR1 USART2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1171 * APB1RSTR1 USART3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1172 * APB1RSTR1 UART4RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1173 * APB1RSTR1 UART5RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1174 * APB1RSTR1 I2C1RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1175 * APB1RSTR1 I2C2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1176 * APB1RSTR1 I2C3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1177 * APB1RSTR1 CRSRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1178 * APB1RSTR1 CAN1RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1179 * APB1RSTR1 PWRRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1180 * APB1RSTR1 DAC1RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1181 * APB1RSTR1 OPAMPRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1182 * APB1RSTR1 LPTIM1RST LL_APB1_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 1183 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1184 * @arg @ref LL_APB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1185 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1186 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1187 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1188 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1189 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1190 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1191 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1192 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1193 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1194 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1195 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1196 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1197 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1198 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1199 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1200 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1201 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1202 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 1203 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1204 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1205 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1206 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1207 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1208 *
<> 144:ef7eb2e8f9f7 1209 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1210 * @retval None
<> 144:ef7eb2e8f9f7 1211 */
<> 144:ef7eb2e8f9f7 1212 __STATIC_INLINE void LL_APB1_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1213 {
<> 144:ef7eb2e8f9f7 1214 CLEAR_BIT(RCC->APB1RSTR1, Periphs);
<> 144:ef7eb2e8f9f7 1215 }
<> 144:ef7eb2e8f9f7 1216
<> 144:ef7eb2e8f9f7 1217 /**
<> 144:ef7eb2e8f9f7 1218 * @brief Release APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1219 * @rmtoll APB1RSTR2 LPUART1RST LL_APB1_GRP2_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1220 * APB1RSTR2 SWPMI1RST LL_APB1_GRP2_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1221 * APB1RSTR2 LPTIM2RST LL_APB1_GRP2_ReleaseReset
<> 144:ef7eb2e8f9f7 1222 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1223 * @arg @ref LL_APB1_GRP2_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1224 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 1225 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 1226 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1227 * @retval None
<> 144:ef7eb2e8f9f7 1228 */
<> 144:ef7eb2e8f9f7 1229 __STATIC_INLINE void LL_APB1_GRP2_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1230 {
<> 144:ef7eb2e8f9f7 1231 CLEAR_BIT(RCC->APB1RSTR2, Periphs);
<> 144:ef7eb2e8f9f7 1232 }
<> 144:ef7eb2e8f9f7 1233
<> 144:ef7eb2e8f9f7 1234 /**
<> 144:ef7eb2e8f9f7 1235 * @brief Enable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1236 * @rmtoll APB1SMENR1 TIM2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1237 * APB1SMENR1 TIM3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1238 * APB1SMENR1 TIM4SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1239 * APB1SMENR1 TIM5SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1240 * APB1SMENR1 TIM6SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1241 * APB1SMENR1 TIM7SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1242 * APB1SMENR1 LCDSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1243 * APB1SMENR1 RTCAPBSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1244 * APB1SMENR1 WWDGSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1245 * APB1SMENR1 SPI2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1246 * APB1SMENR1 SPI3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1247 * APB1SMENR1 USART2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1248 * APB1SMENR1 USART3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1249 * APB1SMENR1 UART4SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1250 * APB1SMENR1 UART5SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1251 * APB1SMENR1 I2C1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1252 * APB1SMENR1 I2C2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1253 * APB1SMENR1 I2C3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1254 * APB1SMENR1 CRSSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1255 * APB1SMENR1 CAN1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1256 * APB1SMENR1 PWRSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1257 * APB1SMENR1 DAC1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1258 * APB1SMENR1 OPAMPSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1259 * APB1SMENR1 LPTIM1SMEN LL_APB1_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1260 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1261 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1262 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1263 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1264 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1265 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1266 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1267 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1268 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1269 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1270 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1271 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1272 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1273 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1274 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1275 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1276 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1277 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1278 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1279 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1280 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 1281 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1282 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1283 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1284 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1285 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1286 *
<> 144:ef7eb2e8f9f7 1287 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1288 * @retval None
<> 144:ef7eb2e8f9f7 1289 */
<> 144:ef7eb2e8f9f7 1290 __STATIC_INLINE void LL_APB1_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1291 {
<> 144:ef7eb2e8f9f7 1292 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1293 SET_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1294 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1295 tmpreg = READ_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1296 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1297 }
<> 144:ef7eb2e8f9f7 1298
<> 144:ef7eb2e8f9f7 1299 /**
<> 144:ef7eb2e8f9f7 1300 * @brief Enable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1301 * @rmtoll APB1SMENR2 LPUART1SMEN LL_APB1_GRP2_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1302 * APB1SMENR2 SWPMI1SMEN LL_APB1_GRP2_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1303 * APB1SMENR2 LPTIM2SMEN LL_APB1_GRP2_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1304 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1305 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 1306 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 1307 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1308 * @retval None
<> 144:ef7eb2e8f9f7 1309 */
<> 144:ef7eb2e8f9f7 1310 __STATIC_INLINE void LL_APB1_GRP2_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1311 {
<> 144:ef7eb2e8f9f7 1312 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1313 SET_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1314 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1315 tmpreg = READ_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1316 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1317 }
<> 144:ef7eb2e8f9f7 1318
<> 144:ef7eb2e8f9f7 1319 /**
<> 144:ef7eb2e8f9f7 1320 * @brief Disable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1321 * @rmtoll APB1SMENR1 TIM2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1322 * APB1SMENR1 TIM3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1323 * APB1SMENR1 TIM4SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1324 * APB1SMENR1 TIM5SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1325 * APB1SMENR1 TIM6SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1326 * APB1SMENR1 TIM7SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1327 * APB1SMENR1 LCDSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1328 * APB1SMENR1 RTCAPBSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1329 * APB1SMENR1 WWDGSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1330 * APB1SMENR1 SPI2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1331 * APB1SMENR1 SPI3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1332 * APB1SMENR1 USART2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1333 * APB1SMENR1 USART3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1334 * APB1SMENR1 UART4SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1335 * APB1SMENR1 UART5SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1336 * APB1SMENR1 I2C1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1337 * APB1SMENR1 I2C2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1338 * APB1SMENR1 I2C3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1339 * APB1SMENR1 CRSSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1340 * APB1SMENR1 CAN1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1341 * APB1SMENR1 PWRSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1342 * APB1SMENR1 DAC1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1343 * APB1SMENR1 OPAMPSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1344 * APB1SMENR1 LPTIM1SMEN LL_APB1_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1345 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1346 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1347 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1348 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1349 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1350 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1351 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1352 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1353 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1354 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1355 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1356 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1357 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1358 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1359 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1360 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1361 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1362 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1363 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1364 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1365 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
<> 144:ef7eb2e8f9f7 1366 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1367 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1368 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1369 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1370 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1371 *
<> 144:ef7eb2e8f9f7 1372 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1373 * @retval None
<> 144:ef7eb2e8f9f7 1374 */
<> 144:ef7eb2e8f9f7 1375 __STATIC_INLINE void LL_APB1_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1376 {
<> 144:ef7eb2e8f9f7 1377 CLEAR_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1378 }
<> 144:ef7eb2e8f9f7 1379
<> 144:ef7eb2e8f9f7 1380 /**
<> 144:ef7eb2e8f9f7 1381 * @brief Disable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1382 * @rmtoll APB1SMENR2 LPUART1SMEN LL_APB1_GRP2_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1383 * APB1SMENR2 SWPMI1SMEN LL_APB1_GRP2_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1384 * APB1SMENR2 LPTIM2SMEN LL_APB1_GRP2_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1385 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1386 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
<> 144:ef7eb2e8f9f7 1387 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1
<> 144:ef7eb2e8f9f7 1388 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
<> 144:ef7eb2e8f9f7 1389 * @retval None
<> 144:ef7eb2e8f9f7 1390 */
<> 144:ef7eb2e8f9f7 1391 __STATIC_INLINE void LL_APB1_GRP2_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1392 {
<> 144:ef7eb2e8f9f7 1393 CLEAR_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1394 }
<> 144:ef7eb2e8f9f7 1395
<> 144:ef7eb2e8f9f7 1396 /**
<> 144:ef7eb2e8f9f7 1397 * @}
<> 144:ef7eb2e8f9f7 1398 */
<> 144:ef7eb2e8f9f7 1399
<> 144:ef7eb2e8f9f7 1400 /** @defgroup BUS_LL_EF_APB2 APB2
<> 144:ef7eb2e8f9f7 1401 * @{
<> 144:ef7eb2e8f9f7 1402 */
<> 144:ef7eb2e8f9f7 1403
<> 144:ef7eb2e8f9f7 1404 /**
<> 144:ef7eb2e8f9f7 1405 * @brief Enable APB2 peripherals clock.
<> 144:ef7eb2e8f9f7 1406 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1407 * APB2ENR FWEN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1408 * APB2ENR SDMMC1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1409 * APB2ENR TIM1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1410 * APB2ENR SPI1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1411 * APB2ENR TIM8EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1412 * APB2ENR USART1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1413 * APB2ENR TIM15EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1414 * APB2ENR TIM16EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1415 * APB2ENR TIM17EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1416 * APB2ENR SAI1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1417 * APB2ENR SAI2EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1418 * APB2ENR DFSDM1EN LL_APB2_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 1419 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1420 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1421 * @arg @ref LL_APB2_GRP1_PERIPH_FW
<> 144:ef7eb2e8f9f7 1422 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1423 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1424 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1425 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1426 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1427 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1428 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1429 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1430 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1431 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1432 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1433 *
<> 144:ef7eb2e8f9f7 1434 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1435 * @retval None
<> 144:ef7eb2e8f9f7 1436 */
<> 144:ef7eb2e8f9f7 1437 __STATIC_INLINE void LL_APB2_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1438 {
<> 144:ef7eb2e8f9f7 1439 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1440 SET_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1441 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1442 tmpreg = READ_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1443 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1444 }
<> 144:ef7eb2e8f9f7 1445
<> 144:ef7eb2e8f9f7 1446 /**
<> 144:ef7eb2e8f9f7 1447 * @brief Check if APB2 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 1448 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1449 * APB2ENR FWEN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1450 * APB2ENR SDMMC1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1451 * APB2ENR TIM1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1452 * APB2ENR SPI1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1453 * APB2ENR TIM8EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1454 * APB2ENR USART1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1455 * APB2ENR TIM15EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1456 * APB2ENR TIM16EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1457 * APB2ENR TIM17EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1458 * APB2ENR SAI1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1459 * APB2ENR SAI2EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1460 * APB2ENR DFSDM1EN LL_APB2_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 1461 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1462 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1463 * @arg @ref LL_APB2_GRP1_PERIPH_FW
<> 144:ef7eb2e8f9f7 1464 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1465 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1466 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1467 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1468 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1469 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1470 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1471 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1472 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1473 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1474 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1475 *
<> 144:ef7eb2e8f9f7 1476 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1477 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 1478 */
<> 144:ef7eb2e8f9f7 1479 __STATIC_INLINE uint32_t LL_APB2_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1480 {
<> 144:ef7eb2e8f9f7 1481 return (READ_BIT(RCC->APB2ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 1482 }
<> 144:ef7eb2e8f9f7 1483
<> 144:ef7eb2e8f9f7 1484 /**
<> 144:ef7eb2e8f9f7 1485 * @brief Disable APB2 peripherals clock.
<> 144:ef7eb2e8f9f7 1486 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1487 * APB2ENR SDMMC1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1488 * APB2ENR TIM1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1489 * APB2ENR SPI1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1490 * APB2ENR TIM8EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1491 * APB2ENR USART1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1492 * APB2ENR TIM15EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1493 * APB2ENR TIM16EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1494 * APB2ENR TIM17EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1495 * APB2ENR SAI1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1496 * APB2ENR SAI2EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1497 * APB2ENR DFSDM1EN LL_APB2_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 1498 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1499 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1500 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1501 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1502 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1503 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1504 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1505 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1506 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1507 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1508 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1509 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1510 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1511 *
<> 144:ef7eb2e8f9f7 1512 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1513 * @retval None
<> 144:ef7eb2e8f9f7 1514 */
<> 144:ef7eb2e8f9f7 1515 __STATIC_INLINE void LL_APB2_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1516 {
<> 144:ef7eb2e8f9f7 1517 CLEAR_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1518 }
<> 144:ef7eb2e8f9f7 1519
<> 144:ef7eb2e8f9f7 1520 /**
<> 144:ef7eb2e8f9f7 1521 * @brief Force APB2 peripherals reset.
<> 144:ef7eb2e8f9f7 1522 * @rmtoll APB2RSTR SYSCFGRST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1523 * APB2RSTR SDMMC1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1524 * APB2RSTR TIM1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1525 * APB2RSTR SPI1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1526 * APB2RSTR TIM8RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1527 * APB2RSTR USART1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1528 * APB2RSTR TIM15RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1529 * APB2RSTR TIM16RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1530 * APB2RSTR TIM17RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1531 * APB2RSTR SAI1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1532 * APB2RSTR SAI2RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1533 * APB2RSTR DFSDM1RST LL_APB2_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 1534 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1535 * @arg @ref LL_APB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1536 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1537 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1538 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1539 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1540 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1541 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1542 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1543 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1544 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1545 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1546 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1547 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1548 *
<> 144:ef7eb2e8f9f7 1549 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1550 * @retval None
<> 144:ef7eb2e8f9f7 1551 */
<> 144:ef7eb2e8f9f7 1552 __STATIC_INLINE void LL_APB2_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1553 {
<> 144:ef7eb2e8f9f7 1554 SET_BIT(RCC->APB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 1555 }
<> 144:ef7eb2e8f9f7 1556
<> 144:ef7eb2e8f9f7 1557 /**
<> 144:ef7eb2e8f9f7 1558 * @brief Release APB2 peripherals reset.
<> 144:ef7eb2e8f9f7 1559 * @rmtoll APB2RSTR SYSCFGRST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1560 * APB2RSTR SDMMC1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1561 * APB2RSTR TIM1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1562 * APB2RSTR SPI1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1563 * APB2RSTR TIM8RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1564 * APB2RSTR USART1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1565 * APB2RSTR TIM15RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1566 * APB2RSTR TIM16RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1567 * APB2RSTR TIM17RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1568 * APB2RSTR SAI1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1569 * APB2RSTR SAI2RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1570 * APB2RSTR DFSDM1RST LL_APB2_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 1571 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1572 * @arg @ref LL_APB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1573 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1574 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1575 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1576 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1577 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1578 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1579 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1580 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1581 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1582 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1583 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1584 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1585 *
<> 144:ef7eb2e8f9f7 1586 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1587 * @retval None
<> 144:ef7eb2e8f9f7 1588 */
<> 144:ef7eb2e8f9f7 1589 __STATIC_INLINE void LL_APB2_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1590 {
<> 144:ef7eb2e8f9f7 1591 CLEAR_BIT(RCC->APB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 1592 }
<> 144:ef7eb2e8f9f7 1593
<> 144:ef7eb2e8f9f7 1594 /**
<> 144:ef7eb2e8f9f7 1595 * @brief Enable APB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1596 * @rmtoll APB2SMENR SYSCFGSMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1597 * APB2SMENR SDMMC1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1598 * APB2SMENR TIM1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1599 * APB2SMENR SPI1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1600 * APB2SMENR TIM8SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1601 * APB2SMENR USART1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1602 * APB2SMENR TIM15SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1603 * APB2SMENR TIM16SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1604 * APB2SMENR TIM17SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1605 * APB2SMENR SAI1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1606 * APB2SMENR SAI2SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1607 * APB2SMENR DFSDM1SMEN LL_APB2_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1608 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1609 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1610 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1611 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1612 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1613 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1614 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1615 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1616 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1617 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1618 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1619 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1620 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1621 *
<> 144:ef7eb2e8f9f7 1622 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1623 * @retval None
<> 144:ef7eb2e8f9f7 1624 */
<> 144:ef7eb2e8f9f7 1625 __STATIC_INLINE void LL_APB2_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1626 {
<> 144:ef7eb2e8f9f7 1627 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1628 SET_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1629 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1630 tmpreg = READ_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1631 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1632 }
<> 144:ef7eb2e8f9f7 1633
<> 144:ef7eb2e8f9f7 1634 /**
<> 144:ef7eb2e8f9f7 1635 * @brief Disable APB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1636 * @rmtoll APB2SMENR SYSCFGSMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1637 * APB2SMENR SDMMC1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1638 * APB2SMENR TIM1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1639 * APB2SMENR SPI1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1640 * APB2SMENR TIM8SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1641 * APB2SMENR USART1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1642 * APB2SMENR TIM15SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1643 * APB2SMENR TIM16SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1644 * APB2SMENR TIM17SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1645 * APB2SMENR SAI1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1646 * APB2SMENR SAI2SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1647 * APB2SMENR DFSDM1SMEN LL_APB2_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1648 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1649 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1650 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1651 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1652 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1653 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1654 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1655 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1656 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1657 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1658 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1659 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1660 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1661 *
<> 144:ef7eb2e8f9f7 1662 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1663 * @retval None
<> 144:ef7eb2e8f9f7 1664 */
<> 144:ef7eb2e8f9f7 1665 __STATIC_INLINE void LL_APB2_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1666 {
<> 144:ef7eb2e8f9f7 1667 CLEAR_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1668 }
<> 144:ef7eb2e8f9f7 1669
<> 144:ef7eb2e8f9f7 1670 /**
<> 144:ef7eb2e8f9f7 1671 * @}
<> 144:ef7eb2e8f9f7 1672 */
<> 144:ef7eb2e8f9f7 1673
<> 144:ef7eb2e8f9f7 1674
<> 144:ef7eb2e8f9f7 1675 /**
<> 144:ef7eb2e8f9f7 1676 * @}
<> 144:ef7eb2e8f9f7 1677 */
<> 144:ef7eb2e8f9f7 1678
<> 144:ef7eb2e8f9f7 1679 /**
<> 144:ef7eb2e8f9f7 1680 * @}
<> 144:ef7eb2e8f9f7 1681 */
<> 144:ef7eb2e8f9f7 1682
<> 144:ef7eb2e8f9f7 1683 #endif /* defined(RCC) */
<> 144:ef7eb2e8f9f7 1684
<> 144:ef7eb2e8f9f7 1685 /**
<> 144:ef7eb2e8f9f7 1686 * @}
<> 144:ef7eb2e8f9f7 1687 */
<> 144:ef7eb2e8f9f7 1688
<> 144:ef7eb2e8f9f7 1689 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 1690 }
<> 144:ef7eb2e8f9f7 1691 #endif
<> 144:ef7eb2e8f9f7 1692
<> 144:ef7eb2e8f9f7 1693 #endif /* __STM32L4xx_LL_BUS_H */
<> 144:ef7eb2e8f9f7 1694
<> 144:ef7eb2e8f9f7 1695 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/