Fawwaz Nadzmy / mbed-STM

mbed library sources. Supersedes mbed-src.

Fork of mbed-dev by mbed official

targets/TARGET_NUVOTON/TARGET_NUC472/device/StdDriver/nuc472_clk.c@149:156823d33999, 2016-10-28 (annotated)

Committer:
<>
Date:
Fri Oct 28 11:17:30 2016 +0100
Revision:
149:156823d33999
Parent:
targets/cmsis/TARGET_NUVOTON/TARGET_NUC472/StdDriver/nuc472_clk.c@144:ef7eb2e8f9f7 
This updates the lib to the mbed lib v128



NOTE: This release includes a restructuring of the file and directory locations and thus some

include paths in your code may need updating accordingly.

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /**************************************************************************//**
<> 144:ef7eb2e8f9f7 2 * @file clk.c
<> 144:ef7eb2e8f9f7 3 * @version V1.00
<> 144:ef7eb2e8f9f7 4 * $Revision: 29 $
<> 144:ef7eb2e8f9f7 5 * $Date: 14/09/26 2:10p $
<> 144:ef7eb2e8f9f7 6 * @brief NUC472/NUC442 CLK driver source file
<> 144:ef7eb2e8f9f7 7 *
<> 144:ef7eb2e8f9f7 8 * @note
<> 144:ef7eb2e8f9f7 9 * Copyright (C) 2013 Nuvoton Technology Corp. All rights reserved.
<> 144:ef7eb2e8f9f7 10 *****************************************************************************/
<> 144:ef7eb2e8f9f7 11
<> 144:ef7eb2e8f9f7 12 #include "NUC472_442.h"
<> 144:ef7eb2e8f9f7 13 /** @addtogroup NUC472_442_Device_Driver NUC472/NUC442 Device Driver
<> 144:ef7eb2e8f9f7 14 @{
<> 144:ef7eb2e8f9f7 15 */
<> 144:ef7eb2e8f9f7 16
<> 144:ef7eb2e8f9f7 17 /** @addtogroup NUC472_442_CLK_Driver CLK Driver
<> 144:ef7eb2e8f9f7 18 @{
<> 144:ef7eb2e8f9f7 19 */
<> 144:ef7eb2e8f9f7 20
<> 144:ef7eb2e8f9f7 21
<> 144:ef7eb2e8f9f7 22 /** @addtogroup NUC472_442_CLK_EXPORTED_FUNCTIONS CLK Exported Functions
<> 144:ef7eb2e8f9f7 23 @{
<> 144:ef7eb2e8f9f7 24 */
<> 144:ef7eb2e8f9f7 25
<> 144:ef7eb2e8f9f7 26
<> 144:ef7eb2e8f9f7 27 /**
<> 144:ef7eb2e8f9f7 28 * @brief Disable frequency output function
<> 144:ef7eb2e8f9f7 29 * @return None
<> 144:ef7eb2e8f9f7 30 * @details This function disable frequency output function.
<> 144:ef7eb2e8f9f7 31 */
<> 144:ef7eb2e8f9f7 32 void CLK_DisableCKO(void)
<> 144:ef7eb2e8f9f7 33 {
<> 144:ef7eb2e8f9f7 34 /* Disable CKO clock source */
<> 144:ef7eb2e8f9f7 35 CLK->APBCLK0 &= (~CLK_APBCLK0_CLKOCKEN_Msk);
<> 144:ef7eb2e8f9f7 36 }
<> 144:ef7eb2e8f9f7 37
<> 144:ef7eb2e8f9f7 38 /**
<> 144:ef7eb2e8f9f7 39 * @brief This function enable frequency divider module clock,
<> 144:ef7eb2e8f9f7 40 * enable frequency divider clock function and configure frequency divider.
<> 144:ef7eb2e8f9f7 41 * @param[in] u32ClkSrc is frequency divider function clock source
<> 144:ef7eb2e8f9f7 42 * - \ref CLK_CLKSEL1_CLKOSEL_HXT
<> 144:ef7eb2e8f9f7 43 * - \ref CLK_CLKSEL1_CLKOSEL_LXT
<> 144:ef7eb2e8f9f7 44 * - \ref CLK_CLKSEL1_CLKOSEL_HCLK
<> 144:ef7eb2e8f9f7 45 * - \ref CLK_CLKSEL1_CLKOSEL_HIRC
<> 144:ef7eb2e8f9f7 46 * @param[in] u32ClkDiv is system reset source
<> 144:ef7eb2e8f9f7 47 * @param[in] u32ClkDivBy1En is frequency divided by one enable.
<> 144:ef7eb2e8f9f7 48 * @return None
<> 144:ef7eb2e8f9f7 49 *
<> 144:ef7eb2e8f9f7 50 * @details Output selected clock to CKO. The output clock frequency is divided by u32ClkDiv.
<> 144:ef7eb2e8f9f7 51 * The formula is:
<> 144:ef7eb2e8f9f7 52 * CKO frequency = (Clock source frequency) / 2^(u32ClkDiv + 1)
<> 144:ef7eb2e8f9f7 53 * This function is just used to set CKO clock.
<> 144:ef7eb2e8f9f7 54 * User must enable I/O for CKO clock output pin by themselves.
<> 144:ef7eb2e8f9f7 55 */
<> 144:ef7eb2e8f9f7 56 void CLK_EnableCKO(uint32_t u32ClkSrc, uint32_t u32ClkDiv, uint32_t u32ClkDivBy1En)
<> 144:ef7eb2e8f9f7 57 {
<> 144:ef7eb2e8f9f7 58 /* CKO = clock source / 2^(u32ClkDiv + 1) */
<> 144:ef7eb2e8f9f7 59 CLK->CLKOCTL = CLK_CLKOCTL_CLKOEN_Msk | u32ClkDiv | u32ClkDivBy1En<<CLK_CLKOCTL_DIV1EN_Pos;
<> 144:ef7eb2e8f9f7 60
<> 144:ef7eb2e8f9f7 61 /* Enable CKO clock source */
<> 144:ef7eb2e8f9f7 62 CLK->APBCLK0 |= CLK_APBCLK0_CLKOCKEN_Msk;
<> 144:ef7eb2e8f9f7 63
<> 144:ef7eb2e8f9f7 64 /* Select CKO clock source */
<> 144:ef7eb2e8f9f7 65 CLK->CLKSEL1 = (CLK->CLKSEL1 & (~CLK_CLKSEL1_CLKOSEL_Msk)) | u32ClkSrc;
<> 144:ef7eb2e8f9f7 66 }
<> 144:ef7eb2e8f9f7 67
<> 144:ef7eb2e8f9f7 68 /**
<> 144:ef7eb2e8f9f7 69 * @brief Enter to Power-down mode
<> 144:ef7eb2e8f9f7 70 * @return None
<> 144:ef7eb2e8f9f7 71 * @details This function let system enter to Power-down mode.
<> 144:ef7eb2e8f9f7 72 */
<> 144:ef7eb2e8f9f7 73 void CLK_PowerDown(void)
<> 144:ef7eb2e8f9f7 74 {
<> 144:ef7eb2e8f9f7 75 SCB->SCR = SCB_SCR_SLEEPDEEP_Msk;
<> 144:ef7eb2e8f9f7 76 CLK->PWRCTL |= (CLK_PWRCTL_PDEN_Msk | CLK_PWRCTL_PDWKDLY_Msk );
<> 144:ef7eb2e8f9f7 77 __WFI();
<> 144:ef7eb2e8f9f7 78 }
<> 144:ef7eb2e8f9f7 79
<> 144:ef7eb2e8f9f7 80 /**
<> 144:ef7eb2e8f9f7 81 * @brief Enter to Idle mode.
<> 144:ef7eb2e8f9f7 82 * @return None
<> 144:ef7eb2e8f9f7 83 * @details This function let system enter to Idle mode.
<> 144:ef7eb2e8f9f7 84 */
<> 144:ef7eb2e8f9f7 85 void CLK_Idle(void)
<> 144:ef7eb2e8f9f7 86 {
<> 144:ef7eb2e8f9f7 87 CLK->PWRCTL |= (CLK_PWRCTL_PDEN_Msk );
<> 144:ef7eb2e8f9f7 88 __WFI();
<> 144:ef7eb2e8f9f7 89 }
<> 144:ef7eb2e8f9f7 90
<> 144:ef7eb2e8f9f7 91
<> 144:ef7eb2e8f9f7 92 /**
<> 144:ef7eb2e8f9f7 93 * @brief This function get PCLK frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 94 * @return PCLK frequency
<> 144:ef7eb2e8f9f7 95 */
<> 144:ef7eb2e8f9f7 96 uint32_t CLK_GetPCLKFreq(void)
<> 144:ef7eb2e8f9f7 97 {
<> 144:ef7eb2e8f9f7 98 SystemCoreClockUpdate();
<> 144:ef7eb2e8f9f7 99 if(CLK->CLKSEL0 & CLK_CLKSEL0_PCLKSEL_Msk)
<> 144:ef7eb2e8f9f7 100 return SystemCoreClock/2;
<> 144:ef7eb2e8f9f7 101 else
<> 144:ef7eb2e8f9f7 102 return SystemCoreClock;
<> 144:ef7eb2e8f9f7 103 }
<> 144:ef7eb2e8f9f7 104
<> 144:ef7eb2e8f9f7 105 /**
<> 144:ef7eb2e8f9f7 106 * @brief Get external high speed crystal clock frequency
<> 144:ef7eb2e8f9f7 107 * @return External high frequency crystal frequency
<> 144:ef7eb2e8f9f7 108 * @details This function get external high frequency crystal frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 109 */
<> 144:ef7eb2e8f9f7 110 uint32_t CLK_GetHXTFreq(void)
<> 144:ef7eb2e8f9f7 111 {
<> 144:ef7eb2e8f9f7 112 if(CLK->PWRCTL & CLK_PWRCTL_HXTEN_Msk )
<> 144:ef7eb2e8f9f7 113 return __HXT;
<> 144:ef7eb2e8f9f7 114 else
<> 144:ef7eb2e8f9f7 115 return 0;
<> 144:ef7eb2e8f9f7 116 }
<> 144:ef7eb2e8f9f7 117
<> 144:ef7eb2e8f9f7 118 /**
<> 144:ef7eb2e8f9f7 119 * @brief Get external low speed crystal clock frequency
<> 144:ef7eb2e8f9f7 120 * @return External low speed crystal clock frequency
<> 144:ef7eb2e8f9f7 121 * @details This function get external low frequency crystal frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 122 */
<> 144:ef7eb2e8f9f7 123 uint32_t CLK_GetLXTFreq(void)
<> 144:ef7eb2e8f9f7 124 {
<> 144:ef7eb2e8f9f7 125 if(CLK->PWRCTL & CLK_PWRCTL_LXTEN_Msk )
<> 144:ef7eb2e8f9f7 126 return __LXT;
<> 144:ef7eb2e8f9f7 127 else
<> 144:ef7eb2e8f9f7 128 return 0;
<> 144:ef7eb2e8f9f7 129 }
<> 144:ef7eb2e8f9f7 130
<> 144:ef7eb2e8f9f7 131
<> 144:ef7eb2e8f9f7 132 /**
<> 144:ef7eb2e8f9f7 133 * @brief Get HCLK frequency
<> 144:ef7eb2e8f9f7 134 * @return HCLK frequency
<> 144:ef7eb2e8f9f7 135 * @details This function get HCLK frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 136 */
<> 144:ef7eb2e8f9f7 137 uint32_t CLK_GetHCLKFreq(void)
<> 144:ef7eb2e8f9f7 138 {
<> 144:ef7eb2e8f9f7 139 SystemCoreClockUpdate();
<> 144:ef7eb2e8f9f7 140 return SystemCoreClock;
<> 144:ef7eb2e8f9f7 141 }
<> 144:ef7eb2e8f9f7 142
<> 144:ef7eb2e8f9f7 143 /**
<> 144:ef7eb2e8f9f7 144 * @brief Get CPU frequency
<> 144:ef7eb2e8f9f7 145 * @return CPU frequency
<> 144:ef7eb2e8f9f7 146 * @details This function get CPU frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 147 */
<> 144:ef7eb2e8f9f7 148 uint32_t CLK_GetCPUFreq(void)
<> 144:ef7eb2e8f9f7 149 {
<> 144:ef7eb2e8f9f7 150 SystemCoreClockUpdate();
<> 144:ef7eb2e8f9f7 151 return SystemCoreClock;
<> 144:ef7eb2e8f9f7 152 }
<> 144:ef7eb2e8f9f7 153
<> 144:ef7eb2e8f9f7 154 /**
<> 144:ef7eb2e8f9f7 155 * @brief This function get PLL frequency. The frequency unit is Hz.
<> 144:ef7eb2e8f9f7 156 * @return PLL frequency
<> 144:ef7eb2e8f9f7 157 */
<> 144:ef7eb2e8f9f7 158 uint32_t CLK_GetPLLClockFreq(void)
<> 144:ef7eb2e8f9f7 159 {
<> 144:ef7eb2e8f9f7 160 uint32_t u32Freq =0, u32PLLSrc;
<> 144:ef7eb2e8f9f7 161 uint32_t u32NO,u32NF,u32NR,u32PllReg;
<> 144:ef7eb2e8f9f7 162
<> 144:ef7eb2e8f9f7 163 u32PllReg = CLK->PLLCTL;
<> 144:ef7eb2e8f9f7 164
<> 144:ef7eb2e8f9f7 165 if((u32PllReg & CLK_PLLCTL_PLLREMAP_Msk))
<> 144:ef7eb2e8f9f7 166 return 0;
<> 144:ef7eb2e8f9f7 167
<> 144:ef7eb2e8f9f7 168 if(u32PllReg & CLK_PLLCTL_PLLSRC_Msk)
<> 144:ef7eb2e8f9f7 169 u32PLLSrc = __HIRC;
<> 144:ef7eb2e8f9f7 170 else
<> 144:ef7eb2e8f9f7 171 u32PLLSrc = __HXT;
<> 144:ef7eb2e8f9f7 172
<> 144:ef7eb2e8f9f7 173 u32NO=(u32PllReg & CLK_PLLCTL_OUTDV_Msk)>>CLK_PLLCTL_OUTDV_Pos;
<> 144:ef7eb2e8f9f7 174 switch(u32NO) {
<> 144:ef7eb2e8f9f7 175 case 0:
<> 144:ef7eb2e8f9f7 176 u32NO=1;
<> 144:ef7eb2e8f9f7 177 break;
<> 144:ef7eb2e8f9f7 178 case 1:
<> 144:ef7eb2e8f9f7 179 case 2:
<> 144:ef7eb2e8f9f7 180 u32NO=2;
<> 144:ef7eb2e8f9f7 181 break;
<> 144:ef7eb2e8f9f7 182 case 3:
<> 144:ef7eb2e8f9f7 183 u32NO=4;
<> 144:ef7eb2e8f9f7 184 break;
<> 144:ef7eb2e8f9f7 185 }
<> 144:ef7eb2e8f9f7 186
<> 144:ef7eb2e8f9f7 187 u32NF = (u32PllReg & CLK_PLLCTL_FBDIV_Msk) + 2;
<> 144:ef7eb2e8f9f7 188 u32NR = ( (u32PllReg & CLK_PLLCTL_INDIV_Msk)>>CLK_PLLCTL_INDIV_Pos ) + 2;
<> 144:ef7eb2e8f9f7 189
<> 144:ef7eb2e8f9f7 190 u32Freq = u32PLLSrc * u32NF / u32NR / u32NO ;
<> 144:ef7eb2e8f9f7 191
<> 144:ef7eb2e8f9f7 192 return u32Freq;
<> 144:ef7eb2e8f9f7 193 }
<> 144:ef7eb2e8f9f7 194
<> 144:ef7eb2e8f9f7 195 /**
<> 144:ef7eb2e8f9f7 196 * @brief Set HCLK frequency
<> 144:ef7eb2e8f9f7 197 * @param[in] u32Hclk is HCLK frequency
<> 144:ef7eb2e8f9f7 198 * @return HCLK frequency
<> 144:ef7eb2e8f9f7 199 * @details This function set HCLK frequency. The frequency unit is Hz. The range of u32Hclk is 24 MHz ~ 96 MHz.
<> 144:ef7eb2e8f9f7 200 */
<> 144:ef7eb2e8f9f7 201 uint32_t CLK_SetCoreClock(uint32_t u32Hclk)
<> 144:ef7eb2e8f9f7 202 {
<> 144:ef7eb2e8f9f7 203 uint32_t u32ClkSrc,u32NR, u32NF,u32Register;
<> 144:ef7eb2e8f9f7 204 u32ClkSrc = CLK->CLKSEL0 & CLK_CLKSEL0_HCLKSEL_Msk;
<> 144:ef7eb2e8f9f7 205
<> 144:ef7eb2e8f9f7 206 if(u32Hclk < FREQ_24MHZ)
<> 144:ef7eb2e8f9f7 207 u32Hclk =FREQ_24MHZ;
<> 144:ef7eb2e8f9f7 208
<> 144:ef7eb2e8f9f7 209 if(CLK->PWRCTL & CLK_PWRCTL_HXTEN_Msk) {
<> 144:ef7eb2e8f9f7 210 u32Register = 0<<CLK_PLLCTL_PLLSRC_Pos;
<> 144:ef7eb2e8f9f7 211 u32ClkSrc = __HXT;
<> 144:ef7eb2e8f9f7 212 } else {
<> 144:ef7eb2e8f9f7 213 u32Register = 1<<CLK_PLLCTL_PLLSRC_Pos;
<> 144:ef7eb2e8f9f7 214 u32ClkSrc = __HIRC;
<> 144:ef7eb2e8f9f7 215 }
<> 144:ef7eb2e8f9f7 216
<> 144:ef7eb2e8f9f7 217 if(u32Hclk<FREQ_50MHZ) {
<> 144:ef7eb2e8f9f7 218 u32Hclk <<=2;
<> 144:ef7eb2e8f9f7 219 u32Register |= (0x3<<CLK_PLLCTL_OUTDV_Pos);
<> 144:ef7eb2e8f9f7 220 } else {
<> 144:ef7eb2e8f9f7 221 u32Hclk <<=1;
<> 144:ef7eb2e8f9f7 222 u32Register |= (0x1<<CLK_PLLCTL_OUTDV_Pos);
<> 144:ef7eb2e8f9f7 223 }
<> 144:ef7eb2e8f9f7 224 u32NF = u32Hclk / 1000000;
<> 144:ef7eb2e8f9f7 225 u32NR = u32ClkSrc / 1000000;
<> 144:ef7eb2e8f9f7 226 while( u32NR>(0xF+2) || u32NF>(0xFF+2) ) {
<> 144:ef7eb2e8f9f7 227 u32NR = u32NR>>1;
<> 144:ef7eb2e8f9f7 228 u32NF = u32NF>>1;
<> 144:ef7eb2e8f9f7 229 }
<> 144:ef7eb2e8f9f7 230 CLK->PLLCTL = u32Register | ((u32NR - 2)<<9) | (u32NF - 2) ;
<> 144:ef7eb2e8f9f7 231 CLK_WaitClockReady(CLK_STATUS_PLLSTB_Msk);
<> 144:ef7eb2e8f9f7 232
<> 144:ef7eb2e8f9f7 233 CLK_SetHCLK(CLK_CLKSEL0_HCLKSEL_PLL,CLK_CLKDIV0_HCLK(1));
<> 144:ef7eb2e8f9f7 234
<> 144:ef7eb2e8f9f7 235 /* Update System Core Clock */
<> 144:ef7eb2e8f9f7 236 SystemCoreClockUpdate();
<> 144:ef7eb2e8f9f7 237
<> 144:ef7eb2e8f9f7 238 return SystemCoreClock;
<> 144:ef7eb2e8f9f7 239 }
<> 144:ef7eb2e8f9f7 240
<> 144:ef7eb2e8f9f7 241 /**
<> 144:ef7eb2e8f9f7 242 * @brief This function set HCLK clock source and HCLK clock divider
<> 144:ef7eb2e8f9f7 243 * @param[in] u32ClkSrc is HCLK clock source. Including :
<> 144:ef7eb2e8f9f7 244 * - \ref CLK_CLKSEL0_HCLKSEL_HXT
<> 144:ef7eb2e8f9f7 245 * - \ref CLK_CLKSEL0_HCLKSEL_LXT
<> 144:ef7eb2e8f9f7 246 * - \ref CLK_CLKSEL0_HCLKSEL_PLL
<> 144:ef7eb2e8f9f7 247 * - \ref CLK_CLKSEL0_HCLKSEL_LIRC
<> 144:ef7eb2e8f9f7 248 * - \ref CLK_CLKSEL0_HCLKSEL_HIRC
<> 144:ef7eb2e8f9f7 249 * @param[in] u32ClkDiv is HCLK clock divider. Including :
<> 144:ef7eb2e8f9f7 250 * - \ref CLK_CLKDIV0_HCLK(x)
<> 144:ef7eb2e8f9f7 251 * @return None
<> 144:ef7eb2e8f9f7 252 */
<> 144:ef7eb2e8f9f7 253 void CLK_SetHCLK(uint32_t u32ClkSrc, uint32_t u32ClkDiv)
<> 144:ef7eb2e8f9f7 254 {
<> 144:ef7eb2e8f9f7 255 CLK->CLKDIV0 = (CLK->CLKDIV0 & ~CLK_CLKDIV0_HCLKDIV_Msk) | u32ClkDiv;
<> 144:ef7eb2e8f9f7 256 CLK->CLKSEL0 = (CLK->CLKSEL0 & ~CLK_CLKSEL0_HCLKSEL_Msk) | u32ClkSrc;
<> 144:ef7eb2e8f9f7 257 SystemCoreClockUpdate();
<> 144:ef7eb2e8f9f7 258 }
<> 144:ef7eb2e8f9f7 259
<> 144:ef7eb2e8f9f7 260 /**
<> 144:ef7eb2e8f9f7 261 * @brief This function set selected module clock source and module clock divider
<> 144:ef7eb2e8f9f7 262 * @param[in] u32ModuleIdx is module index.
<> 144:ef7eb2e8f9f7 263 * @param[in] u32ClkSrc is module clock source.
<> 144:ef7eb2e8f9f7 264 * @param[in] u32ClkDiv is module clock divider.
<> 144:ef7eb2e8f9f7 265 * @return None
<> 144:ef7eb2e8f9f7 266 * @details Valid parameter combinations listed in following table:
<> 144:ef7eb2e8f9f7 267 *
<> 144:ef7eb2e8f9f7 268 * |Module index |Clock source |Divider |
<> 144:ef7eb2e8f9f7 269 * | :------------------- | :------------------------------- | :------------------------- |
<> 144:ef7eb2e8f9f7 270 * |\ref PDMA_MODULE | x | x |
<> 144:ef7eb2e8f9f7 271 * |\ref ISP_MODULE | x | x |
<> 144:ef7eb2e8f9f7 272 * |\ref EBI_MODULE | x | x |
<> 144:ef7eb2e8f9f7 273 * |\ref USBH_MODULE |\ref CLK_CLKSEL0_USBHSEL_PLL |\ref CLK_CLKDIV0_USB(x) |
<> 144:ef7eb2e8f9f7 274 * |\ref USBH_MODULE |\ref CLK_CLKSEL0_USBHSEL_PLL2 |\ref CLK_CLKDIV0_USB(x) |
<> 144:ef7eb2e8f9f7 275 * |\ref EMAC_MODULE |\ref CLK_CLKSEL0_EMACSEL_PLL |\ref CLK_CLKDIV3_EMAC(x) |
<> 144:ef7eb2e8f9f7 276 * |\ref SDH_MODULE |\ref CLK_CLKSEL0_SDHSEL_HXT |\ref CLK_CLKDIV0_SDH(x) |
<> 144:ef7eb2e8f9f7 277 * |\ref SDH_MODULE |\ref CLK_CLKSEL0_SDHSEL_PLL |\ref CLK_CLKDIV0_SDH(x) |
<> 144:ef7eb2e8f9f7 278 * |\ref SDH_MODULE |\ref CLK_CLKSEL0_SDHSEL_HCLK |\ref CLK_CLKDIV0_SDH(x) |
<> 144:ef7eb2e8f9f7 279 * |\ref SDH_MODULE |\ref CLK_CLKSEL0_SDHSEL_HIRC |\ref CLK_CLKDIV0_SDH(x) |
<> 144:ef7eb2e8f9f7 280 * |\ref CRC_MODULE | x | x |
<> 144:ef7eb2e8f9f7 281 * |\ref CAP_MODULE |\ref CLK_CLKSEL0_CAPSEL_HXT |\ref CLK_CLKDIV3_CAP(x) |
<> 144:ef7eb2e8f9f7 282 * |\ref CAP_MODULE |\ref CLK_CLKSEL0_CAPSEL_PLL2 |\ref CLK_CLKDIV3_CAP(x) |
<> 144:ef7eb2e8f9f7 283 * |\ref CAP_MODULE |\ref CLK_CLKSEL0_CAPSEL_HCLK |\ref CLK_CLKDIV3_CAP(x) |
<> 144:ef7eb2e8f9f7 284 * |\ref CAP_MODULE |\ref CLK_CLKSEL0_CAPSEL_HIRC |\ref CLK_CLKDIV3_CAP(x) |
<> 144:ef7eb2e8f9f7 285 * |\ref SENCLK_MODULE | x | x |
<> 144:ef7eb2e8f9f7 286 * |\ref USBD_MODULE | x | x |
<> 144:ef7eb2e8f9f7 287 * |\ref CRPT_MODULE | x | x |
<> 144:ef7eb2e8f9f7 288 * |\ref ECAP1_MODULE | x | x |
<> 144:ef7eb2e8f9f7 289 * |\ref ECAP0_MODULE | x | x |
<> 144:ef7eb2e8f9f7 290 * |\ref EADC_MODULE | x | x |
<> 144:ef7eb2e8f9f7 291 * |\ref OPA_MODULE | x | x |
<> 144:ef7eb2e8f9f7 292 * |\ref TAMPER_MODULE | x | x |
<> 144:ef7eb2e8f9f7 293 * |\ref TAMPER_MODULE | x | x |
<> 144:ef7eb2e8f9f7 294 * |\ref QEI1_MODULE | x | x |
<> 144:ef7eb2e8f9f7 295 * |\ref QEI0_MODULE | x | x |
<> 144:ef7eb2e8f9f7 296 * |\ref PWM1CH45_MODULE |\ref CLK_CLKSEL2_PWM1CH45SEL_HXT | x |
<> 144:ef7eb2e8f9f7 297 * |\ref PWM1CH45_MODULE |\ref CLK_CLKSEL2_PWM1CH45SEL_LXT | x |
<> 144:ef7eb2e8f9f7 298 * |\ref PWM1CH45_MODULE |\ref CLK_CLKSEL2_PWM1CH45SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 299 * |\ref PWM1CH45_MODULE |\ref CLK_CLKSEL2_PWM1CH45SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 300 * |\ref PWM1CH45_MODULE |\ref CLK_CLKSEL2_PWM1CH45SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 301 * |\ref PWM1CH23_MODULE |\ref CLK_CLKSEL2_PWM1CH23SEL_HXT | x |
<> 144:ef7eb2e8f9f7 302 * |\ref PWM1CH23_MODULE |\ref CLK_CLKSEL2_PWM1CH23SEL_LXT | x |
<> 144:ef7eb2e8f9f7 303 * |\ref PWM1CH23_MODULE |\ref CLK_CLKSEL2_PWM1CH23SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 304 * |\ref PWM1CH23_MODULE |\ref CLK_CLKSEL2_PWM1CH23SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 305 * |\ref PWM1CH23_MODULE |\ref CLK_CLKSEL2_PWM1CH23SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 306 * |\ref PWM1CH01_MODULE |\ref CLK_CLKSEL2_PWM1CH01SEL_HXT | x |
<> 144:ef7eb2e8f9f7 307 * |\ref PWM1CH01_MODULE |\ref CLK_CLKSEL2_PWM1CH01SEL_LXT | x |
<> 144:ef7eb2e8f9f7 308 * |\ref PWM1CH01_MODULE |\ref CLK_CLKSEL2_PWM1CH01SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 309 * |\ref PWM1CH01_MODULE |\ref CLK_CLKSEL2_PWM1CH01SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 310 * |\ref PWM1CH01_MODULE |\ref CLK_CLKSEL2_PWM1CH01SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 311 * |\ref PWM0CH45_MODULE |\ref CLK_CLKSEL2_PWM0CH45SEL_HXT | x |
<> 144:ef7eb2e8f9f7 312 * |\ref PWM0CH45_MODULE |\ref CLK_CLKSEL2_PWM0CH45SEL_LXT | x |
<> 144:ef7eb2e8f9f7 313 * |\ref PWM0CH45_MODULE |\ref CLK_CLKSEL2_PWM0CH45SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 314 * |\ref PWM0CH45_MODULE |\ref CLK_CLKSEL2_PWM0CH45SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 315 * |\ref PWM0CH45_MODULE |\ref CLK_CLKSEL2_PWM0CH45SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 316 * |\ref PWM0CH23_MODULE |\ref CLK_CLKSEL2_PWM0CH23SEL_HXT | x |
<> 144:ef7eb2e8f9f7 317 * |\ref PWM0CH23_MODULE |\ref CLK_CLKSEL2_PWM0CH23SEL_LXT | x |
<> 144:ef7eb2e8f9f7 318 * |\ref PWM0CH23_MODULE |\ref CLK_CLKSEL2_PWM0CH23SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 319 * |\ref PWM0CH23_MODULE |\ref CLK_CLKSEL2_PWM0CH23SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 320 * |\ref PWM0CH23_MODULE |\ref CLK_CLKSEL2_PWM0CH23SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 321 * |\ref PWM0CH01_MODULE |\ref CLK_CLKSEL2_PWM0CH01SEL_HXT | x |
<> 144:ef7eb2e8f9f7 322 * |\ref PWM0CH01_MODULE |\ref CLK_CLKSEL2_PWM0CH01SEL_LXT | x |
<> 144:ef7eb2e8f9f7 323 * |\ref PWM0CH01_MODULE |\ref CLK_CLKSEL2_PWM0CH01SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 324 * |\ref PWM0CH01_MODULE |\ref CLK_CLKSEL2_PWM0CH01SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 325 * |\ref PWM0CH01_MODULE |\ref CLK_CLKSEL2_PWM0CH01SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 326 * |\ref I2C4_MODULE | x | x |
<> 144:ef7eb2e8f9f7 327 * |\ref SC5_MODULE | x | x |
<> 144:ef7eb2e8f9f7 328 * |\ref SC4_MODULE | x | x |
<> 144:ef7eb2e8f9f7 329 * |\ref SC3_MODULE | x | x |
<> 144:ef7eb2e8f9f7 330 * |\ref SC2_MODULE | x | x |
<> 144:ef7eb2e8f9f7 331 * |\ref SC5_MODULE |\ref CLK_CLKSEL3_SC5SEL_HXT |\ref CLK_CLKDIV2_SC5(x) |
<> 144:ef7eb2e8f9f7 332 * |\ref SC5_MODULE |\ref CLK_CLKSEL3_SC5SEL_PLL |\ref CLK_CLKDIV2_SC5(x) |
<> 144:ef7eb2e8f9f7 333 * |\ref SC5_MODULE |\ref CLK_CLKSEL3_SC5SEL_PCLK |\ref CLK_CLKDIV2_SC5(x) |
<> 144:ef7eb2e8f9f7 334 * |\ref SC5_MODULE |\ref CLK_CLKSEL3_SC5SEL_HIRC |\ref CLK_CLKDIV2_SC5(x) |
<> 144:ef7eb2e8f9f7 335 * |\ref SC4_MODULE |\ref CLK_CLKSEL3_SC4SEL_HXT |\ref CLK_CLKDIV2_SC4(x) |
<> 144:ef7eb2e8f9f7 336 * |\ref SC4_MODULE |\ref CLK_CLKSEL3_SC4SEL_PLL |\ref CLK_CLKDIV2_SC4(x) |
<> 144:ef7eb2e8f9f7 337 * |\ref SC4_MODULE |\ref CLK_CLKSEL3_SC4SEL_PCLK |\ref CLK_CLKDIV2_SC4(x) |
<> 144:ef7eb2e8f9f7 338 * |\ref SC4_MODULE |\ref CLK_CLKSEL3_SC4SEL_HIRC |\ref CLK_CLKDIV2_SC4(x) |
<> 144:ef7eb2e8f9f7 339 * |\ref SC3_MODULE |\ref CLK_CLKSEL3_SC3SEL_HXT |\ref CLK_CLKDIV1_SC3(x) |
<> 144:ef7eb2e8f9f7 340 * |\ref SC3_MODULE |\ref CLK_CLKSEL3_SC3SEL_PLL |\ref CLK_CLKDIV1_SC3(x) |
<> 144:ef7eb2e8f9f7 341 * |\ref SC3_MODULE |\ref CLK_CLKSEL3_SC3SEL_PCLK |\ref CLK_CLKDIV1_SC3(x) |
<> 144:ef7eb2e8f9f7 342 * |\ref SC3_MODULE |\ref CLK_CLKSEL3_SC3SEL_HIRC |\ref CLK_CLKDIV1_SC3(x) |
<> 144:ef7eb2e8f9f7 343 * |\ref SC2_MODULE |\ref CLK_CLKSEL3_SC2SEL_HXT |\ref CLK_CLKDIV1_SC2(x) |
<> 144:ef7eb2e8f9f7 344 * |\ref SC2_MODULE |\ref CLK_CLKSEL3_SC2SEL_PLL |\ref CLK_CLKDIV1_SC2(x) |
<> 144:ef7eb2e8f9f7 345 * |\ref SC2_MODULE |\ref CLK_CLKSEL3_SC2SEL_PCLK |\ref CLK_CLKDIV1_SC2(x) |
<> 144:ef7eb2e8f9f7 346 * |\ref SC2_MODULE |\ref CLK_CLKSEL3_SC2SEL_HIRC |\ref CLK_CLKDIV1_SC2(x) |
<> 144:ef7eb2e8f9f7 347 * |\ref SC1_MODULE |\ref CLK_CLKSEL3_SC1SEL_HXT |\ref CLK_CLKDIV1_SC1(x) |
<> 144:ef7eb2e8f9f7 348 * |\ref SC1_MODULE |\ref CLK_CLKSEL3_SC1SEL_PLL |\ref CLK_CLKDIV1_SC1(x) |
<> 144:ef7eb2e8f9f7 349 * |\ref SC1_MODULE |\ref CLK_CLKSEL3_SC1SEL_PCLK |\ref CLK_CLKDIV1_SC1(x) |
<> 144:ef7eb2e8f9f7 350 * |\ref SC1_MODULE |\ref CLK_CLKSEL3_SC1SEL_HIRC |\ref CLK_CLKDIV1_SC1(x) |
<> 144:ef7eb2e8f9f7 351 * |\ref SC0_MODULE |\ref CLK_CLKSEL3_SC0SEL_HXT |\ref CLK_CLKDIV1_SC0(x) |
<> 144:ef7eb2e8f9f7 352 * |\ref SC0_MODULE |\ref CLK_CLKSEL3_SC0SEL_PLL |\ref CLK_CLKDIV1_SC0(x) |
<> 144:ef7eb2e8f9f7 353 * |\ref SC0_MODULE |\ref CLK_CLKSEL3_SC0SEL_PCLK |\ref CLK_CLKDIV1_SC0(x) |
<> 144:ef7eb2e8f9f7 354 * |\ref SC0_MODULE |\ref CLK_CLKSEL3_SC0SEL_HIRC |\ref CLK_CLKDIV1_SC0(x) |
<> 144:ef7eb2e8f9f7 355 * |\ref PS2_MODULE | x | x |
<> 144:ef7eb2e8f9f7 356 * |\ref I2S1_MODULE | x | x |
<> 144:ef7eb2e8f9f7 357 * |\ref I2S0_MODULE | x | x |
<> 144:ef7eb2e8f9f7 358 * |\ref ADC_MODULE |\ref CLK_CLKSEL1_ADCSEL_HXT |\ref CLK_CLKDIV0_ADC(x) |
<> 144:ef7eb2e8f9f7 359 * |\ref ADC_MODULE |\ref CLK_CLKSEL1_ADCSEL_PLL |\ref CLK_CLKDIV0_ADC(x) |
<> 144:ef7eb2e8f9f7 360 * |\ref ADC_MODULE |\ref CLK_CLKSEL1_ADCSEL_PCLK |\ref CLK_CLKDIV0_ADC(x) |
<> 144:ef7eb2e8f9f7 361 * |\ref ADC_MODULE |\ref CLK_CLKSEL1_ADCSEL_HIRC |\ref CLK_CLKDIV0_ADC(x) |
<> 144:ef7eb2e8f9f7 362 * |\ref OTG_MODULE | x | x |
<> 144:ef7eb2e8f9f7 363 * |\ref CAN1_MODULE | x | x |
<> 144:ef7eb2e8f9f7 364 * |\ref CAN0_MODULE | x | x |
<> 144:ef7eb2e8f9f7 365 * |\ref UART5_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 366 * |\ref UART5_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 367 * |\ref UART5_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 368 * |\ref UART4_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 369 * |\ref UART4_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 370 * |\ref UART4_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 371 * |\ref UART3_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 372 * |\ref UART3_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 373 * |\ref UART3_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 374 * |\ref UART2_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 375 * |\ref UART2_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 376 * |\ref UART2_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 377 * |\ref UART1_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 378 * |\ref UART1_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 379 * |\ref UART1_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 380 * |\ref UART0_MODULE |\ref CLK_CLKSEL1_UARTSEL_HXT |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 381 * |\ref UART0_MODULE |\ref CLK_CLKSEL1_UARTSEL_PLL |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 382 * |\ref UART0_MODULE |\ref CLK_CLKSEL1_UARTSEL_HIRC |\ref CLK_CLKDIV0_UART(x) |
<> 144:ef7eb2e8f9f7 383 * |\ref SPI3_MODULE |\ref CLK_CLKSEL1_SPI3SEL_PLL | x |
<> 144:ef7eb2e8f9f7 384 * |\ref SPI3_MODULE |\ref CLK_CLKSEL1_SPI3SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 385 * |\ref SPI2_MODULE |\ref CLK_CLKSEL1_SPI2SEL_PLL | x |
<> 144:ef7eb2e8f9f7 386 * |\ref SPI2_MODULE |\ref CLK_CLKSEL1_SPI2SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 387 * |\ref SPI1_MODULE |\ref CLK_CLKSEL1_SPI1SEL_PLL | x |
<> 144:ef7eb2e8f9f7 388 * |\ref SPI1_MODULE |\ref CLK_CLKSEL1_SPI1SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 389 * |\ref SPI0_MODULE |\ref CLK_CLKSEL1_SPI0SEL_PLL | x |
<> 144:ef7eb2e8f9f7 390 * |\ref SPI0_MODULE |\ref CLK_CLKSEL1_SPI0SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 391 * |\ref I2C3_MODULE | x | x |
<> 144:ef7eb2e8f9f7 392 * |\ref I2C2_MODULE | x | x |
<> 144:ef7eb2e8f9f7 393 * |\ref I2C1_MODULE | x | x |
<> 144:ef7eb2e8f9f7 394 * |\ref I2C0_MODULE | x | x |
<> 144:ef7eb2e8f9f7 395 * |\ref ACMP_MODULE | x | x |
<> 144:ef7eb2e8f9f7 396 * |\ref CLKO_MODULE |\ref CLK_CLKSEL1_CLKOSEL_HXT | x |
<> 144:ef7eb2e8f9f7 397 * |\ref CLKO_MODULE |\ref CLK_CLKSEL1_CLKOSEL_LXT | x |
<> 144:ef7eb2e8f9f7 398 * |\ref CLKO_MODULE |\ref CLK_CLKSEL1_CLKOSEL_HCLK | x |
<> 144:ef7eb2e8f9f7 399 * |\ref CLKO_MODULE |\ref CLK_CLKSEL1_CLKOSEL_HIRC | x |
<> 144:ef7eb2e8f9f7 400 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_HXT | x |
<> 144:ef7eb2e8f9f7 401 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_LXT | x |
<> 144:ef7eb2e8f9f7 402 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 403 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 404 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_EXT | x |
<> 144:ef7eb2e8f9f7 405 * |\ref TMR3_MODULE |\ref CLK_CLKSEL1_TMR3SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 406 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_HXT | x |
<> 144:ef7eb2e8f9f7 407 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_LXT | x |
<> 144:ef7eb2e8f9f7 408 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 409 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 410 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_EXT | x |
<> 144:ef7eb2e8f9f7 411 * |\ref TMR2_MODULE |\ref CLK_CLKSEL1_TMR2SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 412 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_HXT | x |
<> 144:ef7eb2e8f9f7 413 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_LXT | x |
<> 144:ef7eb2e8f9f7 414 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 415 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 416 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_EXT | x |
<> 144:ef7eb2e8f9f7 417 * |\ref TMR1_MODULE |\ref CLK_CLKSEL1_TMR1SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 418 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_HXT | x |
<> 144:ef7eb2e8f9f7 419 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_LXT | x |
<> 144:ef7eb2e8f9f7 420 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_PCLK | x |
<> 144:ef7eb2e8f9f7 421 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_LIRC | x |
<> 144:ef7eb2e8f9f7 422 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_EXT | x |
<> 144:ef7eb2e8f9f7 423 * |\ref TMR0_MODULE |\ref CLK_CLKSEL1_TMR0SEL_HIRC | x |
<> 144:ef7eb2e8f9f7 424 * |\ref RTC_MODULE | x | x |
<> 144:ef7eb2e8f9f7 425 * |\ref WWDT_MODULE |\ref CLK_CLKSEL1_WWDTSEL_HCLK_DIV2048 | x |
<> 144:ef7eb2e8f9f7 426 * |\ref WWDT_MODULE |\ref CLK_CLKSEL1_WWDTSEL_LIRC | x |
<> 144:ef7eb2e8f9f7 427 * |\ref WDT_MODULE |\ref CLK_CLKSEL1_WDTSEL_LXT | x |
<> 144:ef7eb2e8f9f7 428 * |\ref WDT_MODULE |\ref CLK_CLKSEL1_WDTSEL_HCLK_DIV2048 | x |
<> 144:ef7eb2e8f9f7 429 * |\ref WDT_MODULE |\ref CLK_CLKSEL1_WDTSEL_LIRC | x |
<> 144:ef7eb2e8f9f7 430 *
<> 144:ef7eb2e8f9f7 431 */
<> 144:ef7eb2e8f9f7 432
<> 144:ef7eb2e8f9f7 433 void CLK_SetModuleClock(uint32_t u32ModuleIdx, uint32_t u32ClkSrc, uint32_t u32ClkDiv)
<> 144:ef7eb2e8f9f7 434 {
<> 144:ef7eb2e8f9f7 435 uint32_t u32tmp=0,u32sel=0,u32div=0;
<> 144:ef7eb2e8f9f7 436
<> 144:ef7eb2e8f9f7 437 if(MODULE_CLKDIV_Msk(u32ModuleIdx)!=MODULE_NoMsk) {
<> 144:ef7eb2e8f9f7 438 u32div =(uint32_t)&CLK->CLKDIV0+((MODULE_CLKDIV(u32ModuleIdx))*4);
<> 144:ef7eb2e8f9f7 439 u32tmp = *(volatile uint32_t *)(u32div);
<> 144:ef7eb2e8f9f7 440 u32tmp = ( u32tmp & ~(MODULE_CLKDIV_Msk(u32ModuleIdx)<<MODULE_CLKDIV_Pos(u32ModuleIdx)) ) | u32ClkDiv;
<> 144:ef7eb2e8f9f7 441 *(volatile uint32_t *)(u32div) = u32tmp;
<> 144:ef7eb2e8f9f7 442 }
<> 144:ef7eb2e8f9f7 443
<> 144:ef7eb2e8f9f7 444 if(MODULE_CLKSEL_Msk(u32ModuleIdx)!=MODULE_NoMsk) {
<> 144:ef7eb2e8f9f7 445 u32sel = (uint32_t)&CLK->CLKSEL0+((MODULE_CLKSEL(u32ModuleIdx))*4);
<> 144:ef7eb2e8f9f7 446 u32tmp = *(volatile uint32_t *)(u32sel);
<> 144:ef7eb2e8f9f7 447 u32tmp = ( u32tmp & ~(MODULE_CLKSEL_Msk(u32ModuleIdx)<<MODULE_CLKSEL_Pos(u32ModuleIdx)) ) | u32ClkSrc;
<> 144:ef7eb2e8f9f7 448 *(volatile uint32_t *)(u32sel) = u32tmp;
<> 144:ef7eb2e8f9f7 449 }
<> 144:ef7eb2e8f9f7 450 }
<> 144:ef7eb2e8f9f7 451
<> 144:ef7eb2e8f9f7 452 /**
<> 144:ef7eb2e8f9f7 453 * @brief This function enable clock source
<> 144:ef7eb2e8f9f7 454 * @param u32ClkMask is clock source mask. Including:
<> 144:ef7eb2e8f9f7 455 * - \ref CLK_PWRCTL_HXTEN_Msk
<> 144:ef7eb2e8f9f7 456 * - \ref CLK_PWRCTL_LXTEN_Msk
<> 144:ef7eb2e8f9f7 457 * - \ref CLK_PWRCTL_HIRCEN_Msk
<> 144:ef7eb2e8f9f7 458 * - \ref CLK_PWRCTL_LIRCEN_Msk
<> 144:ef7eb2e8f9f7 459 * @return None
<> 144:ef7eb2e8f9f7 460 */
<> 144:ef7eb2e8f9f7 461 void CLK_EnableXtalRC(uint32_t u32ClkMask)
<> 144:ef7eb2e8f9f7 462 {
<> 144:ef7eb2e8f9f7 463 CLK->PWRCTL |= u32ClkMask;
<> 144:ef7eb2e8f9f7 464 }
<> 144:ef7eb2e8f9f7 465
<> 144:ef7eb2e8f9f7 466 /**
<> 144:ef7eb2e8f9f7 467 * @brief This function disable clock source
<> 144:ef7eb2e8f9f7 468 * @param u32ClkMask is clock source mask. Including:
<> 144:ef7eb2e8f9f7 469 * - \ref CLK_PWRCTL_HXTEN_Msk
<> 144:ef7eb2e8f9f7 470 * - \ref CLK_PWRCTL_LXTEN_Msk
<> 144:ef7eb2e8f9f7 471 * - \ref CLK_PWRCTL_HIRCEN_Msk
<> 144:ef7eb2e8f9f7 472 * - \ref CLK_PWRCTL_LIRCEN_Msk
<> 144:ef7eb2e8f9f7 473 * @return None
<> 144:ef7eb2e8f9f7 474 */
<> 144:ef7eb2e8f9f7 475 void CLK_DisableXtalRC(uint32_t u32ClkMask)
<> 144:ef7eb2e8f9f7 476 {
<> 144:ef7eb2e8f9f7 477 CLK->PWRCTL &= ~u32ClkMask;
<> 144:ef7eb2e8f9f7 478 }
<> 144:ef7eb2e8f9f7 479
<> 144:ef7eb2e8f9f7 480 /**
<> 144:ef7eb2e8f9f7 481 * @brief This function enable module clock
<> 144:ef7eb2e8f9f7 482 * @param[in] u32ModuleIdx is module index. Including :
<> 144:ef7eb2e8f9f7 483 * - \ref PDMA_MODULE
<> 144:ef7eb2e8f9f7 484 * - \ref ISP_MODULE
<> 144:ef7eb2e8f9f7 485 * - \ref EBI_MODULE
<> 144:ef7eb2e8f9f7 486 * - \ref USBH_MODULE
<> 144:ef7eb2e8f9f7 487 * - \ref EMAC_MODULE
<> 144:ef7eb2e8f9f7 488 * - \ref SDH_MODULE
<> 144:ef7eb2e8f9f7 489 * - \ref CRC_MODULE
<> 144:ef7eb2e8f9f7 490 * - \ref CAP_MODULE
<> 144:ef7eb2e8f9f7 491 * - \ref SENCLK_MODULE
<> 144:ef7eb2e8f9f7 492 * - \ref USBD_MODULE
<> 144:ef7eb2e8f9f7 493 * - \ref CRPT_MODULE
<> 144:ef7eb2e8f9f7 494 * - \ref WDT_MODULE
<> 144:ef7eb2e8f9f7 495 * - \ref WWDT_MODULE
<> 144:ef7eb2e8f9f7 496 * - \ref RTC_MODULE
<> 144:ef7eb2e8f9f7 497 * - \ref TMR0_MODULE
<> 144:ef7eb2e8f9f7 498 * - \ref TMR1_MODULE
<> 144:ef7eb2e8f9f7 499 * - \ref TMR2_MODULE
<> 144:ef7eb2e8f9f7 500 * - \ref TMR3_MODULE
<> 144:ef7eb2e8f9f7 501 * - \ref CLKO_MODULE
<> 144:ef7eb2e8f9f7 502 * - \ref ACMP_MODULE
<> 144:ef7eb2e8f9f7 503 * - \ref I2C0_MODULE
<> 144:ef7eb2e8f9f7 504 * - \ref I2C1_MODULE
<> 144:ef7eb2e8f9f7 505 * - \ref I2C2_MODULE
<> 144:ef7eb2e8f9f7 506 * - \ref I2C3_MODULE
<> 144:ef7eb2e8f9f7 507 * - \ref SPI0_MODULE
<> 144:ef7eb2e8f9f7 508 * - \ref SPI1_MODULE
<> 144:ef7eb2e8f9f7 509 * - \ref SPI2_MODULE
<> 144:ef7eb2e8f9f7 510 * - \ref SPI3_MODULE
<> 144:ef7eb2e8f9f7 511 * - \ref UART0_MODULE
<> 144:ef7eb2e8f9f7 512 * - \ref UART1_MODULE
<> 144:ef7eb2e8f9f7 513 * - \ref UART2_MODULE
<> 144:ef7eb2e8f9f7 514 * - \ref UART3_MODULE
<> 144:ef7eb2e8f9f7 515 * - \ref UART4_MODULE
<> 144:ef7eb2e8f9f7 516 * - \ref UART5_MODULE
<> 144:ef7eb2e8f9f7 517 * - \ref CAN0_MODULE
<> 144:ef7eb2e8f9f7 518 * - \ref CAN1_MODULE
<> 144:ef7eb2e8f9f7 519 * - \ref OTG_MODULE
<> 144:ef7eb2e8f9f7 520 * - \ref ADC_MODULE
<> 144:ef7eb2e8f9f7 521 * - \ref I2S0_MODULE
<> 144:ef7eb2e8f9f7 522 * - \ref I2S1_MODULE
<> 144:ef7eb2e8f9f7 523 * - \ref PS2_MODULE
<> 144:ef7eb2e8f9f7 524 * - \ref SC0_MODULE
<> 144:ef7eb2e8f9f7 525 * - \ref SC1_MODULE
<> 144:ef7eb2e8f9f7 526 * - \ref SC2_MODULE
<> 144:ef7eb2e8f9f7 527 * - \ref SC3_MODULE
<> 144:ef7eb2e8f9f7 528 * - \ref SC4_MODULE
<> 144:ef7eb2e8f9f7 529 * - \ref SC5_MODULE
<> 144:ef7eb2e8f9f7 530 * - \ref I2C4_MODULE
<> 144:ef7eb2e8f9f7 531 * - \ref PWM0CH01_MODULE
<> 144:ef7eb2e8f9f7 532 * - \ref PWM0CH23_MODULE
<> 144:ef7eb2e8f9f7 533 * - \ref PWM0CH45_MODULE
<> 144:ef7eb2e8f9f7 534 * - \ref PWM1CH01_MODULE
<> 144:ef7eb2e8f9f7 535 * - \ref PWM1CH23_MODULE
<> 144:ef7eb2e8f9f7 536 * - \ref PWM1CH45_MODULE
<> 144:ef7eb2e8f9f7 537 * - \ref QEI0_MODULE
<> 144:ef7eb2e8f9f7 538 * - \ref QEI1_MODULE
<> 144:ef7eb2e8f9f7 539 * - \ref TAMPER_MODULE
<> 144:ef7eb2e8f9f7 540 * - \ref ECAP0_MODULE
<> 144:ef7eb2e8f9f7 541 * - \ref ECAP1_MODULE
<> 144:ef7eb2e8f9f7 542 * - \ref EPWM0_MODULE
<> 144:ef7eb2e8f9f7 543 * - \ref EPWM1_MODULE
<> 144:ef7eb2e8f9f7 544 * - \ref OPA_MODULE
<> 144:ef7eb2e8f9f7 545 * - \ref EADC_MODULE
<> 144:ef7eb2e8f9f7 546 * @return None
<> 144:ef7eb2e8f9f7 547 */
<> 144:ef7eb2e8f9f7 548 void CLK_EnableModuleClock(uint32_t u32ModuleIdx)
<> 144:ef7eb2e8f9f7 549 {
<> 144:ef7eb2e8f9f7 550 *(volatile uint32_t *)((uint32_t)&CLK->AHBCLK+(MODULE_AHPBCLK(u32ModuleIdx)*4)) |= 1<<MODULE_IP_EN_Pos(u32ModuleIdx);
<> 144:ef7eb2e8f9f7 551 }
<> 144:ef7eb2e8f9f7 552
<> 144:ef7eb2e8f9f7 553 /**
<> 144:ef7eb2e8f9f7 554 * @brief This function disable module clock
<> 144:ef7eb2e8f9f7 555 * @param[in] u32ModuleIdx is module index. Including :
<> 144:ef7eb2e8f9f7 556 * - \ref PDMA_MODULE
<> 144:ef7eb2e8f9f7 557 * - \ref ISP_MODULE
<> 144:ef7eb2e8f9f7 558 * - \ref EBI_MODULE
<> 144:ef7eb2e8f9f7 559 * - \ref USBH_MODULE
<> 144:ef7eb2e8f9f7 560 * - \ref EMAC_MODULE
<> 144:ef7eb2e8f9f7 561 * - \ref SDH_MODULE
<> 144:ef7eb2e8f9f7 562 * - \ref CRC_MODULE
<> 144:ef7eb2e8f9f7 563 * - \ref CAP_MODULE
<> 144:ef7eb2e8f9f7 564 * - \ref SENCLK_MODULE
<> 144:ef7eb2e8f9f7 565 * - \ref USBD_MODULE
<> 144:ef7eb2e8f9f7 566 * - \ref CRPT_MODULE
<> 144:ef7eb2e8f9f7 567 * - \ref WDT_MODULE
<> 144:ef7eb2e8f9f7 568 * - \ref WWDT_MODULE
<> 144:ef7eb2e8f9f7 569 * - \ref RTC_MODULE
<> 144:ef7eb2e8f9f7 570 * - \ref TMR0_MODULE
<> 144:ef7eb2e8f9f7 571 * - \ref TMR1_MODULE
<> 144:ef7eb2e8f9f7 572 * - \ref TMR2_MODULE
<> 144:ef7eb2e8f9f7 573 * - \ref TMR3_MODULE
<> 144:ef7eb2e8f9f7 574 * - \ref CLKO_MODULE
<> 144:ef7eb2e8f9f7 575 * - \ref ACMP_MODULE
<> 144:ef7eb2e8f9f7 576 * - \ref I2C0_MODULE
<> 144:ef7eb2e8f9f7 577 * - \ref I2C1_MODULE
<> 144:ef7eb2e8f9f7 578 * - \ref I2C2_MODULE
<> 144:ef7eb2e8f9f7 579 * - \ref I2C3_MODULE
<> 144:ef7eb2e8f9f7 580 * - \ref SPI0_MODULE
<> 144:ef7eb2e8f9f7 581 * - \ref SPI1_MODULE
<> 144:ef7eb2e8f9f7 582 * - \ref SPI2_MODULE
<> 144:ef7eb2e8f9f7 583 * - \ref SPI3_MODULE
<> 144:ef7eb2e8f9f7 584 * - \ref UART0_MODULE
<> 144:ef7eb2e8f9f7 585 * - \ref UART1_MODULE
<> 144:ef7eb2e8f9f7 586 * - \ref UART2_MODULE
<> 144:ef7eb2e8f9f7 587 * - \ref UART3_MODULE
<> 144:ef7eb2e8f9f7 588 * - \ref UART4_MODULE
<> 144:ef7eb2e8f9f7 589 * - \ref UART5_MODULE
<> 144:ef7eb2e8f9f7 590 * - \ref CAN0_MODULE
<> 144:ef7eb2e8f9f7 591 * - \ref CAN1_MODULE
<> 144:ef7eb2e8f9f7 592 * - \ref OTG_MODULE
<> 144:ef7eb2e8f9f7 593 * - \ref ADC_MODULE
<> 144:ef7eb2e8f9f7 594 * - \ref I2S0_MODULE
<> 144:ef7eb2e8f9f7 595 * - \ref I2S1_MODULE
<> 144:ef7eb2e8f9f7 596 * - \ref PS2_MODULE
<> 144:ef7eb2e8f9f7 597 * - \ref SC0_MODULE
<> 144:ef7eb2e8f9f7 598 * - \ref SC1_MODULE
<> 144:ef7eb2e8f9f7 599 * - \ref SC2_MODULE
<> 144:ef7eb2e8f9f7 600 * - \ref SC3_MODULE
<> 144:ef7eb2e8f9f7 601 * - \ref SC4_MODULE
<> 144:ef7eb2e8f9f7 602 * - \ref SC5_MODULE
<> 144:ef7eb2e8f9f7 603 * - \ref I2C4_MODULE
<> 144:ef7eb2e8f9f7 604 * - \ref PWM0CH01_MODULE
<> 144:ef7eb2e8f9f7 605 * - \ref PWM0CH23_MODULE
<> 144:ef7eb2e8f9f7 606 * - \ref PWM0CH45_MODULE
<> 144:ef7eb2e8f9f7 607 * - \ref PWM1CH01_MODULE
<> 144:ef7eb2e8f9f7 608 * - \ref PWM1CH23_MODULE
<> 144:ef7eb2e8f9f7 609 * - \ref PWM1CH45_MODULE
<> 144:ef7eb2e8f9f7 610 * - \ref QEI0_MODULE
<> 144:ef7eb2e8f9f7 611 * - \ref QEI1_MODULE
<> 144:ef7eb2e8f9f7 612 * - \ref TAMPER_MODULE
<> 144:ef7eb2e8f9f7 613 * - \ref ECAP0_MODULE
<> 144:ef7eb2e8f9f7 614 * - \ref ECAP1_MODULE
<> 144:ef7eb2e8f9f7 615 * - \ref EPWM0_MODULE
<> 144:ef7eb2e8f9f7 616 * - \ref EPWM1_MODULE
<> 144:ef7eb2e8f9f7 617 * - \ref OPA_MODULE
<> 144:ef7eb2e8f9f7 618 * - \ref EADC_MODULE
<> 144:ef7eb2e8f9f7 619 * @return None
<> 144:ef7eb2e8f9f7 620 */
<> 144:ef7eb2e8f9f7 621 void CLK_DisableModuleClock(uint32_t u32ModuleIdx)
<> 144:ef7eb2e8f9f7 622 {
<> 144:ef7eb2e8f9f7 623 *(volatile uint32_t *)((uint32_t)&CLK->AHBCLK+(MODULE_AHPBCLK(u32ModuleIdx)*4)) &= ~(1<<MODULE_IP_EN_Pos(u32ModuleIdx));
<> 144:ef7eb2e8f9f7 624 }
<> 144:ef7eb2e8f9f7 625
<> 144:ef7eb2e8f9f7 626 /**
<> 144:ef7eb2e8f9f7 627 * @brief This function set PLL frequency
<> 144:ef7eb2e8f9f7 628 * @param[in] u32PllClkSrc is PLL clock source. Including :
<> 144:ef7eb2e8f9f7 629 * - \ref CLK_PLLCTL_PLLSRC_HIRC
<> 144:ef7eb2e8f9f7 630 * - \ref CLK_PLLCTL_PLLSRC_HXT
<> 144:ef7eb2e8f9f7 631 * @param[in] u32PllFreq is PLL frequency
<> 144:ef7eb2e8f9f7 632 * @return None
<> 144:ef7eb2e8f9f7 633 */
<> 144:ef7eb2e8f9f7 634 uint32_t CLK_EnablePLL(uint32_t u32PllClkSrc, uint32_t u32PllFreq)
<> 144:ef7eb2e8f9f7 635 {
<> 144:ef7eb2e8f9f7 636 uint32_t u32Register,u32ClkSrc,u32NF,u32NR;
<> 144:ef7eb2e8f9f7 637
<> 144:ef7eb2e8f9f7 638 if(u32PllClkSrc==CLK_PLLCTL_PLLSRC_HIRC) {
<> 144:ef7eb2e8f9f7 639 CLK->PLLCTL = (CLK->PLLCTL & ~CLK_PLLCTL_PD_Msk) | (CLK_PLLCTL_PLLSRC_HIRC);
<> 144:ef7eb2e8f9f7 640 u32Register = 1<<CLK_PLLCTL_PLLSRC_Pos;
<> 144:ef7eb2e8f9f7 641 u32ClkSrc = __HIRC;
<> 144:ef7eb2e8f9f7 642 } else {
<> 144:ef7eb2e8f9f7 643 CLK->PLLCTL = (CLK->PLLCTL & ~CLK_PLLCTL_PD_Msk);
<> 144:ef7eb2e8f9f7 644 u32Register = 0<<CLK_PLLCTL_PLLSRC_Pos;
<> 144:ef7eb2e8f9f7 645 u32ClkSrc = __HXT;
<> 144:ef7eb2e8f9f7 646 }
<> 144:ef7eb2e8f9f7 647
<> 144:ef7eb2e8f9f7 648 if(u32PllFreq<FREQ_50MHZ) {
<> 144:ef7eb2e8f9f7 649 u32PllFreq <<=2;
<> 144:ef7eb2e8f9f7 650 u32Register |= (0x3<<CLK_PLLCTL_OUTDV_Pos);
<> 144:ef7eb2e8f9f7 651 } else {
<> 144:ef7eb2e8f9f7 652 u32PllFreq <<=1;
<> 144:ef7eb2e8f9f7 653 u32Register |= (0x1<<CLK_PLLCTL_OUTDV_Pos);
<> 144:ef7eb2e8f9f7 654 }
<> 144:ef7eb2e8f9f7 655 u32NF = u32PllFreq / 1000000;
<> 144:ef7eb2e8f9f7 656 u32NR = u32ClkSrc / 1000000;
<> 144:ef7eb2e8f9f7 657 while( u32NR>(0xF+2) || u32NF>(0xFF+2) ) {
<> 144:ef7eb2e8f9f7 658 u32NR = u32NR>>1;
<> 144:ef7eb2e8f9f7 659 u32NF = u32NF>>1;
<> 144:ef7eb2e8f9f7 660 }
<> 144:ef7eb2e8f9f7 661 CLK->PLLCTL = u32Register | ((u32NR - 2)<<9) | (u32NF - 2) ;
<> 144:ef7eb2e8f9f7 662 CLK_WaitClockReady(CLK_STATUS_PLLSTB_Msk);
<> 144:ef7eb2e8f9f7 663
<> 144:ef7eb2e8f9f7 664 return CLK_GetPLLClockFreq();
<> 144:ef7eb2e8f9f7 665 }
<> 144:ef7eb2e8f9f7 666
<> 144:ef7eb2e8f9f7 667 /**
<> 144:ef7eb2e8f9f7 668 * @brief This function disable PLL
<> 144:ef7eb2e8f9f7 669 * @return None
<> 144:ef7eb2e8f9f7 670 */
<> 144:ef7eb2e8f9f7 671 void CLK_DisablePLL(void)
<> 144:ef7eb2e8f9f7 672 {
<> 144:ef7eb2e8f9f7 673 CLK->PLLCTL &= ~CLK_PLLCTL_PD_Msk;
<> 144:ef7eb2e8f9f7 674 }
<> 144:ef7eb2e8f9f7 675
<> 144:ef7eb2e8f9f7 676 /**
<> 144:ef7eb2e8f9f7 677 * @brief This function set SysTick clock source
<> 144:ef7eb2e8f9f7 678 * @param[in] u32ClkSrc is SysTick clock source. Including :
<> 144:ef7eb2e8f9f7 679 * - \ref CLK_CLKSEL0_STCLKSEL_HXT
<> 144:ef7eb2e8f9f7 680 * - \ref CLK_CLKSEL0_STCLKSEL_LXT
<> 144:ef7eb2e8f9f7 681 * - \ref CLK_CLKSEL0_STCLKSEL_HXT_DIV2
<> 144:ef7eb2e8f9f7 682 * - \ref CLK_CLKSEL0_STCLKSEL_HCLK_DIV2
<> 144:ef7eb2e8f9f7 683 * - \ref CLK_CLKSEL0_STCLKSEL_HIRC_DIV2
<> 144:ef7eb2e8f9f7 684 * @return None
<> 144:ef7eb2e8f9f7 685 */
<> 144:ef7eb2e8f9f7 686 void CLK_SetSysTickClockSrc(uint32_t u32ClkSrc)
<> 144:ef7eb2e8f9f7 687 {
<> 144:ef7eb2e8f9f7 688 CLK->CLKSEL0 = (CLK->CLKSEL0 & ~CLK_CLKSEL0_STCLKSEL_Msk) | u32ClkSrc ;
<> 144:ef7eb2e8f9f7 689 }
<> 144:ef7eb2e8f9f7 690 /**
<> 144:ef7eb2e8f9f7 691 * @brief This function execute delay function.
<> 144:ef7eb2e8f9f7 692 * @param[in] us Delay time. The Max value is 2^24 / CPU Clock(MHz). Ex:
<> 144:ef7eb2e8f9f7 693 * 50MHz => 335544us, 48MHz => 349525us, 28MHz => 699050us ...
<> 144:ef7eb2e8f9f7 694 * @return None
<> 144:ef7eb2e8f9f7 695 * @details Use the SysTick to generate the delay time and the UNIT is in us.
<> 144:ef7eb2e8f9f7 696 * The SysTick clock source is from HCLK, i.e the same as system core clock.
<> 144:ef7eb2e8f9f7 697 */
<> 144:ef7eb2e8f9f7 698 void CLK_SysTickDelay(uint32_t us)
<> 144:ef7eb2e8f9f7 699 {
<> 144:ef7eb2e8f9f7 700 SysTick->LOAD = us * CyclesPerUs;
<> 144:ef7eb2e8f9f7 701 SysTick->VAL = (0x00);
<> 144:ef7eb2e8f9f7 702 SysTick->CTRL = SysTick_CTRL_CLKSOURCE_Msk | SysTick_CTRL_ENABLE_Msk;
<> 144:ef7eb2e8f9f7 703
<> 144:ef7eb2e8f9f7 704 /* Waiting for down-count to zero */
<> 144:ef7eb2e8f9f7 705 while((SysTick->CTRL & SysTick_CTRL_COUNTFLAG_Msk) == 0);
<> 144:ef7eb2e8f9f7 706 }
<> 144:ef7eb2e8f9f7 707
<> 144:ef7eb2e8f9f7 708 /**
<> 144:ef7eb2e8f9f7 709 * @brief This function check selected clock source status
<> 144:ef7eb2e8f9f7 710 * @param[in] u32ClkMask is selected clock source. Including
<> 144:ef7eb2e8f9f7 711 * - \ref CLK_STATUS_CLKSFAIL_Msk
<> 144:ef7eb2e8f9f7 712 * - \ref CLK_STATUS_HIRCSTB_Msk
<> 144:ef7eb2e8f9f7 713 * - \ref CLK_STATUS_LIRCSTB_Msk
<> 144:ef7eb2e8f9f7 714 * - \ref CLK_STATUS_PLLSTB_Msk
<> 144:ef7eb2e8f9f7 715 * - \ref CLK_STATUS_LXTSTB_Msk
<> 144:ef7eb2e8f9f7 716 * - \ref CLK_STATUS_HXTSTB_Msk
<> 144:ef7eb2e8f9f7 717 *
<> 144:ef7eb2e8f9f7 718 * @return 0 clock is not stable
<> 144:ef7eb2e8f9f7 719 * 1 clock is stable
<> 144:ef7eb2e8f9f7 720 *
<> 144:ef7eb2e8f9f7 721 * @details To wait for clock ready by specified CLKSTATUS bit or timeout (~5ms)
<> 144:ef7eb2e8f9f7 722 */
<> 144:ef7eb2e8f9f7 723 uint32_t CLK_WaitClockReady(uint32_t u32ClkMask)
<> 144:ef7eb2e8f9f7 724 {
<> 144:ef7eb2e8f9f7 725 int32_t i32TimeOutCnt;
<> 144:ef7eb2e8f9f7 726
<> 144:ef7eb2e8f9f7 727 i32TimeOutCnt = __HSI / 200; /* About 5ms */
<> 144:ef7eb2e8f9f7 728
<> 144:ef7eb2e8f9f7 729 while((CLK->STATUS & u32ClkMask) != u32ClkMask) {
<> 144:ef7eb2e8f9f7 730 if(i32TimeOutCnt-- <= 0)
<> 144:ef7eb2e8f9f7 731 return 0;
<> 144:ef7eb2e8f9f7 732 }
<> 144:ef7eb2e8f9f7 733 return 1;
<> 144:ef7eb2e8f9f7 734 }
<> 144:ef7eb2e8f9f7 735
<> 144:ef7eb2e8f9f7 736
<> 144:ef7eb2e8f9f7 737 /*@}*/ /* end of group NUC472_442_CLK_EXPORTED_FUNCTIONS */
<> 144:ef7eb2e8f9f7 738
<> 144:ef7eb2e8f9f7 739 /*@}*/ /* end of group NUC472_442_CLK_Driver */
<> 144:ef7eb2e8f9f7 740
<> 144:ef7eb2e8f9f7 741 /*@}*/ /* end of group NUC472_442_Device_Driver */
<> 144:ef7eb2e8f9f7 742
<> 144:ef7eb2e8f9f7 743 /*** (C) COPYRIGHT 2013 Nuvoton Technology Corp. ***/
<> 144:ef7eb2e8f9f7 744