fholin fholin / Mbed 2 deprecated MiniMousetest

Important changes to repositories hosted on mbed.com

Mbed hosted mercurial repositories are deprecated and are due to be permanently deleted in July 2026.

To keep a copy of this software download the repository Zip archive or clone locally using Mercurial.

It is also possible to export all your personal repositories from the account settings page.

Dependencies:   mbed

radio/SX1276Lib/sx1276/sx1276.cpp@1:eda561b01daf, 2017-12-18 (annotated)

Committer:
fholin
Date:
Mon Dec 18 16:31:11 2017 +0000
Revision:
1:eda561b01daf
Parent:
0:2325d1d28df3 
inline with github repository : ; https://github.com/LoRaWanMiniMouse/Mini-Mouse.git

Who changed what in which revision?

UserRevisionLine numberNew contents of line
fholin 0:2325d1d28df3 1 /*
fholin 0:2325d1d28df3 2 / _____) _ | |
fholin 0:2325d1d28df3 3 ( (____ _____ ____ _| |_ _____ ____| |__
fholin 0:2325d1d28df3 4 \____ \| ___ | (_ _) ___ |/ ___) _ \
fholin 0:2325d1d28df3 5 _____) ) ____| | | || |_| ____( (___| | | |
fholin 0:2325d1d28df3 6 (______/|_____)_|_|_| \__)_____)\____)_| |_|
fholin 0:2325d1d28df3 7 (C) 2014 Semtech
fholin 0:2325d1d28df3 8
fholin 0:2325d1d28df3 9 Description: Actual implementation of a SX1276 radio, inherits Radio
fholin 0:2325d1d28df3 10
fholin 0:2325d1d28df3 11 License: Revised BSD License, see LICENSE.TXT file include in the project
fholin 0:2325d1d28df3 12
fholin 0:2325d1d28df3 13 Maintainers: Miguel Luis, Gregory Cristian and Nicolas Huguenin
fholin 0:2325d1d28df3 14 */
fholin 0:2325d1d28df3 15 #include "sx1276.h"
fholin 0:2325d1d28df3 16 #include "mbed.h"
fholin 0:2325d1d28df3 17
fholin 0:2325d1d28df3 18
fholin 0:2325d1d28df3 19
fholin 0:2325d1d28df3 20 # define DEBUG_PRINT(x) do {} while (0)
fholin 0:2325d1d28df3 21 const FskBandwidth_t SX1276::FskBandwidths[] =
fholin 0:2325d1d28df3 22 {
fholin 0:2325d1d28df3 23 { 2600 , 0x17 },
fholin 0:2325d1d28df3 24 { 3100 , 0x0F },
fholin 0:2325d1d28df3 25 { 3900 , 0x07 },
fholin 0:2325d1d28df3 26 { 5200 , 0x16 },
fholin 0:2325d1d28df3 27 { 6300 , 0x0E },
fholin 0:2325d1d28df3 28 { 7800 , 0x06 },
fholin 0:2325d1d28df3 29 { 10400 , 0x15 },
fholin 0:2325d1d28df3 30 { 12500 , 0x0D },
fholin 0:2325d1d28df3 31 { 15600 , 0x05 },
fholin 0:2325d1d28df3 32 { 20800 , 0x14 },
fholin 0:2325d1d28df3 33 { 25000 , 0x0C },
fholin 0:2325d1d28df3 34 { 31300 , 0x04 },
fholin 0:2325d1d28df3 35 { 41700 , 0x13 },
fholin 0:2325d1d28df3 36 { 50000 , 0x0B },
fholin 0:2325d1d28df3 37 { 62500 , 0x03 },
fholin 0:2325d1d28df3 38 { 83333 , 0x12 },
fholin 0:2325d1d28df3 39 { 100000, 0x0A },
fholin 0:2325d1d28df3 40 { 125000, 0x02 },
fholin 0:2325d1d28df3 41 { 166700, 0x11 },
fholin 0:2325d1d28df3 42 { 200000, 0x09 },
fholin 0:2325d1d28df3 43 { 250000, 0x01 },
fholin 0:2325d1d28df3 44 { 300000, 0x00 }, // Invalid Badwidth
fholin 0:2325d1d28df3 45 };
fholin 0:2325d1d28df3 46
fholin 0:2325d1d28df3 47
fholin 0:2325d1d28df3 48 SX1276::SX1276( RadioEvents_t *events,
fholin 0:2325d1d28df3 49 PinName mosi, PinName miso, PinName sclk, PinName nss, PinName reset,
fholin 0:2325d1d28df3 50 PinName dio0, PinName dio1, PinName dio2, PinName dio3, PinName dio4, PinName dio5 )
fholin 0:2325d1d28df3 51 : Radio( events ),
fholin 0:2325d1d28df3 52 spi( mosi, miso, sclk ),
fholin 0:2325d1d28df3 53 nss( nss ),
fholin 0:2325d1d28df3 54 reset( reset ),
fholin 0:2325d1d28df3 55 dio0( dio0 ), dio1( dio1 ), dio2( dio2 ), dio3( dio3 ), dio4( dio4 ), dio5( dio5 ),
fholin 0:2325d1d28df3 56 isRadioActive( false )
fholin 0:2325d1d28df3 57 {
fholin 0:2325d1d28df3 58 wait_ms( 10 );
fholin 0:2325d1d28df3 59 this->rxTx = 0;
fholin 0:2325d1d28df3 60 this->rxBuffer = new uint8_t[RX_BUFFER_SIZE];
fholin 0:2325d1d28df3 61 previousOpMode = RF_OPMODE_STANDBY;
fholin 0:2325d1d28df3 62
fholin 0:2325d1d28df3 63 this->RadioEvents = events;
fholin 0:2325d1d28df3 64
fholin 0:2325d1d28df3 65 this->dioIrq = new DioIrqHandler[6];
fholin 0:2325d1d28df3 66
fholin 0:2325d1d28df3 67 this->dioIrq[0] = &SX1276::OnDio0Irq;
fholin 0:2325d1d28df3 68 this->dioIrq[1] = &SX1276::OnDio1Irq;
fholin 0:2325d1d28df3 69 this->dioIrq[2] = &SX1276::OnDio2Irq;
fholin 0:2325d1d28df3 70 this->dioIrq[3] = &SX1276::OnDio3Irq;
fholin 0:2325d1d28df3 71 this->dioIrq[4] = &SX1276::OnDio4Irq;
fholin 0:2325d1d28df3 72 this->dioIrq[5] = NULL;
fholin 0:2325d1d28df3 73
fholin 0:2325d1d28df3 74 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 75 }
fholin 0:2325d1d28df3 76
fholin 0:2325d1d28df3 77 SX1276::~SX1276( )
fholin 0:2325d1d28df3 78 {
fholin 0:2325d1d28df3 79 delete this->rxBuffer;
fholin 0:2325d1d28df3 80 delete this->dioIrq;
fholin 0:2325d1d28df3 81 }
fholin 0:2325d1d28df3 82
fholin 0:2325d1d28df3 83 void SX1276::Init( RadioEvents_t *events )
fholin 0:2325d1d28df3 84 {
fholin 0:2325d1d28df3 85 this->RadioEvents = events;
fholin 0:2325d1d28df3 86 }
fholin 0:2325d1d28df3 87
fholin 0:2325d1d28df3 88 RadioState SX1276::GetStatus( void )
fholin 0:2325d1d28df3 89 {
fholin 0:2325d1d28df3 90 return this->settings.State;
fholin 0:2325d1d28df3 91 }
fholin 0:2325d1d28df3 92
fholin 0:2325d1d28df3 93 void SX1276::SetChannel( uint32_t freq )
fholin 0:2325d1d28df3 94 {
fholin 0:2325d1d28df3 95 this->settings.Channel = freq;
fholin 0:2325d1d28df3 96 freq = ( uint32_t )( ( double )freq / ( double )FREQ_STEP );
fholin 0:2325d1d28df3 97 Write( REG_FRFMSB, ( uint8_t )( ( freq >> 16 ) & 0xFF ) );
fholin 0:2325d1d28df3 98 Write( REG_FRFMID, ( uint8_t )( ( freq >> 8 ) & 0xFF ) );
fholin 0:2325d1d28df3 99 Write( REG_FRFLSB, ( uint8_t )( freq & 0xFF ) );
fholin 0:2325d1d28df3 100 }
fholin 0:2325d1d28df3 101
fholin 0:2325d1d28df3 102 bool SX1276::IsChannelFree( RadioModems_t modem, uint32_t freq, int16_t rssiThresh )
fholin 0:2325d1d28df3 103 {
fholin 0:2325d1d28df3 104 int16_t rssi = 0;
fholin 0:2325d1d28df3 105
fholin 0:2325d1d28df3 106 SetModem( modem );
fholin 0:2325d1d28df3 107
fholin 0:2325d1d28df3 108 SetChannel( freq );
fholin 0:2325d1d28df3 109
fholin 0:2325d1d28df3 110 SetOpMode( RF_OPMODE_RECEIVER );
fholin 0:2325d1d28df3 111
fholin 0:2325d1d28df3 112 wait_ms( 1 );
fholin 0:2325d1d28df3 113
fholin 0:2325d1d28df3 114 rssi = GetRssi( modem );
fholin 0:2325d1d28df3 115
fholin 0:2325d1d28df3 116 Sleep( );
fholin 0:2325d1d28df3 117
fholin 0:2325d1d28df3 118 if( rssi > rssiThresh )
fholin 0:2325d1d28df3 119 {
fholin 0:2325d1d28df3 120 return false;
fholin 0:2325d1d28df3 121 }
fholin 0:2325d1d28df3 122 return true;
fholin 0:2325d1d28df3 123 }
fholin 0:2325d1d28df3 124
fholin 0:2325d1d28df3 125 uint32_t SX1276::Random( void )
fholin 0:2325d1d28df3 126 {
fholin 0:2325d1d28df3 127 uint8_t i;
fholin 0:2325d1d28df3 128 uint32_t rnd = 0;
fholin 0:2325d1d28df3 129
fholin 0:2325d1d28df3 130 /*
fholin 0:2325d1d28df3 131 * Radio setup for random number generation
fholin 0:2325d1d28df3 132 */
fholin 0:2325d1d28df3 133 // Set LoRa modem ON
fholin 0:2325d1d28df3 134 SetModem( MODEM_LORA );
fholin 0:2325d1d28df3 135
fholin 0:2325d1d28df3 136 // Disable LoRa modem interrupts
fholin 0:2325d1d28df3 137 Write( REG_LR_IRQFLAGSMASK, RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 138 RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 139 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 140 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 141 RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 142 RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 143 RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL |
fholin 0:2325d1d28df3 144 RFLR_IRQFLAGS_CADDETECTED );
fholin 0:2325d1d28df3 145
fholin 0:2325d1d28df3 146 // Set radio in continuous reception
fholin 0:2325d1d28df3 147 SetOpMode( RF_OPMODE_RECEIVER );
fholin 0:2325d1d28df3 148
fholin 0:2325d1d28df3 149 for( i = 0; i < 32; i++ )
fholin 0:2325d1d28df3 150 {
fholin 0:2325d1d28df3 151 wait_ms( 1 );
fholin 0:2325d1d28df3 152 // Unfiltered RSSI value reading. Only takes the LSB value
fholin 0:2325d1d28df3 153 rnd |= ( ( uint32_t )Read( REG_LR_RSSIWIDEBAND ) & 0x01 ) << i;
fholin 0:2325d1d28df3 154 }
fholin 0:2325d1d28df3 155
fholin 0:2325d1d28df3 156 Sleep( );
fholin 0:2325d1d28df3 157
fholin 0:2325d1d28df3 158 return rnd;
fholin 0:2325d1d28df3 159 }
fholin 0:2325d1d28df3 160
fholin 0:2325d1d28df3 161 /*!
fholin 0:2325d1d28df3 162 * Performs the Rx chain calibration for LF and HF bands
fholin 0:2325d1d28df3 163 * \remark Must be called just after the reset so all registers are at their
fholin 0:2325d1d28df3 164 * default values
fholin 0:2325d1d28df3 165 */
fholin 0:2325d1d28df3 166 void SX1276::RxChainCalibration( void )
fholin 0:2325d1d28df3 167 {
fholin 0:2325d1d28df3 168 uint8_t regPaConfigInitVal;
fholin 0:2325d1d28df3 169 uint32_t initialFreq;
fholin 0:2325d1d28df3 170
fholin 0:2325d1d28df3 171 // Save context
fholin 0:2325d1d28df3 172 regPaConfigInitVal = this->Read( REG_PACONFIG );
fholin 0:2325d1d28df3 173 initialFreq = ( double )( ( ( uint32_t )this->Read( REG_FRFMSB ) << 16 ) |
fholin 0:2325d1d28df3 174 ( ( uint32_t )this->Read( REG_FRFMID ) << 8 ) |
fholin 0:2325d1d28df3 175 ( ( uint32_t )this->Read( REG_FRFLSB ) ) ) * ( double )FREQ_STEP;
fholin 0:2325d1d28df3 176
fholin 0:2325d1d28df3 177 // Cut the PA just in case, RFO output, power = -1 dBm
fholin 0:2325d1d28df3 178 this->Write( REG_PACONFIG, 0x00 );
fholin 0:2325d1d28df3 179
fholin 0:2325d1d28df3 180 // Launch Rx chain calibration for LF band
fholin 0:2325d1d28df3 181 Write ( REG_IMAGECAL, ( Read( REG_IMAGECAL ) & RF_IMAGECAL_IMAGECAL_MASK ) | RF_IMAGECAL_IMAGECAL_START );
fholin 0:2325d1d28df3 182 while( ( Read( REG_IMAGECAL ) & RF_IMAGECAL_IMAGECAL_RUNNING ) == RF_IMAGECAL_IMAGECAL_RUNNING )
fholin 0:2325d1d28df3 183 {
fholin 0:2325d1d28df3 184 }
fholin 0:2325d1d28df3 185
fholin 0:2325d1d28df3 186 // Sets a Frequency in HF band
fholin 0:2325d1d28df3 187 SetChannel( 868000000 );
fholin 0:2325d1d28df3 188
fholin 0:2325d1d28df3 189 // Launch Rx chain calibration for HF band
fholin 0:2325d1d28df3 190 Write ( REG_IMAGECAL, ( Read( REG_IMAGECAL ) & RF_IMAGECAL_IMAGECAL_MASK ) | RF_IMAGECAL_IMAGECAL_START );
fholin 0:2325d1d28df3 191 while( ( Read( REG_IMAGECAL ) & RF_IMAGECAL_IMAGECAL_RUNNING ) == RF_IMAGECAL_IMAGECAL_RUNNING )
fholin 0:2325d1d28df3 192 {
fholin 0:2325d1d28df3 193 }
fholin 0:2325d1d28df3 194
fholin 0:2325d1d28df3 195 // Restore context
fholin 0:2325d1d28df3 196 this->Write( REG_PACONFIG, regPaConfigInitVal );
fholin 0:2325d1d28df3 197 SetChannel( initialFreq );
fholin 0:2325d1d28df3 198 }
fholin 0:2325d1d28df3 199
fholin 0:2325d1d28df3 200 /*!
fholin 0:2325d1d28df3 201 * Returns the known FSK bandwidth registers value
fholin 0:2325d1d28df3 202 *
fholin 0:2325d1d28df3 203 * \param [IN] bandwidth Bandwidth value in Hz
fholin 0:2325d1d28df3 204 * \retval regValue Bandwidth register value.
fholin 0:2325d1d28df3 205 */
fholin 0:2325d1d28df3 206 uint8_t SX1276::GetFskBandwidthRegValue( uint32_t bandwidth )
fholin 0:2325d1d28df3 207 {
fholin 0:2325d1d28df3 208 uint8_t i;
fholin 0:2325d1d28df3 209
fholin 0:2325d1d28df3 210 for( i = 0; i < ( sizeof( FskBandwidths ) / sizeof( FskBandwidth_t ) ) - 1; i++ )
fholin 0:2325d1d28df3 211 {
fholin 0:2325d1d28df3 212 if( ( bandwidth >= FskBandwidths[i].bandwidth ) && ( bandwidth < FskBandwidths[i + 1].bandwidth ) )
fholin 0:2325d1d28df3 213 {
fholin 0:2325d1d28df3 214 return FskBandwidths[i].RegValue;
fholin 0:2325d1d28df3 215 }
fholin 0:2325d1d28df3 216 }
fholin 0:2325d1d28df3 217 // ERROR: Value not found
fholin 0:2325d1d28df3 218 while( 1 );
fholin 0:2325d1d28df3 219 }
fholin 0:2325d1d28df3 220
fholin 0:2325d1d28df3 221 void SX1276::SetRxConfig( RadioModems_t modem, uint32_t bandwidth,
fholin 0:2325d1d28df3 222 uint32_t datarate, uint8_t coderate,
fholin 0:2325d1d28df3 223 uint32_t bandwidthAfc, uint16_t preambleLen,
fholin 0:2325d1d28df3 224 uint16_t symbTimeout, bool fixLen,
fholin 0:2325d1d28df3 225 uint8_t payloadLen,
fholin 0:2325d1d28df3 226 bool crcOn, bool freqHopOn, uint8_t hopPeriod,
fholin 0:2325d1d28df3 227 bool iqInverted, bool rxContinuous )
fholin 0:2325d1d28df3 228 {
fholin 0:2325d1d28df3 229 SetModem( modem );
fholin 0:2325d1d28df3 230
fholin 0:2325d1d28df3 231 switch( modem )
fholin 0:2325d1d28df3 232 {
fholin 0:2325d1d28df3 233 case MODEM_FSK:
fholin 0:2325d1d28df3 234 {
fholin 0:2325d1d28df3 235 this->settings.Fsk.Bandwidth = bandwidth;
fholin 0:2325d1d28df3 236 this->settings.Fsk.Datarate = datarate;
fholin 0:2325d1d28df3 237 this->settings.Fsk.BandwidthAfc = bandwidthAfc;
fholin 0:2325d1d28df3 238 this->settings.Fsk.FixLen = fixLen;
fholin 0:2325d1d28df3 239 this->settings.Fsk.PayloadLen = payloadLen;
fholin 0:2325d1d28df3 240 this->settings.Fsk.CrcOn = crcOn;
fholin 0:2325d1d28df3 241 this->settings.Fsk.IqInverted = iqInverted;
fholin 0:2325d1d28df3 242 this->settings.Fsk.RxContinuous = rxContinuous;
fholin 0:2325d1d28df3 243 this->settings.Fsk.PreambleLen = preambleLen;
fholin 0:2325d1d28df3 244
fholin 0:2325d1d28df3 245 datarate = ( uint16_t )( ( double )XTAL_FREQ / ( double )datarate );
fholin 0:2325d1d28df3 246 Write( REG_BITRATEMSB, ( uint8_t )( datarate >> 8 ) );
fholin 0:2325d1d28df3 247 Write( REG_BITRATELSB, ( uint8_t )( datarate & 0xFF ) );
fholin 0:2325d1d28df3 248
fholin 0:2325d1d28df3 249 Write( REG_RXBW, GetFskBandwidthRegValue( bandwidth ) );
fholin 0:2325d1d28df3 250 Write( REG_AFCBW, GetFskBandwidthRegValue( bandwidthAfc ) );
fholin 0:2325d1d28df3 251
fholin 0:2325d1d28df3 252 Write( REG_PREAMBLEMSB, ( uint8_t )( ( preambleLen >> 8 ) & 0xFF ) );
fholin 0:2325d1d28df3 253 Write( REG_PREAMBLELSB, ( uint8_t )( preambleLen & 0xFF ) );
fholin 0:2325d1d28df3 254
fholin 0:2325d1d28df3 255 if( fixLen == 1 )
fholin 0:2325d1d28df3 256 {
fholin 0:2325d1d28df3 257 Write( REG_PAYLOADLENGTH, payloadLen );
fholin 0:2325d1d28df3 258 }
fholin 0:2325d1d28df3 259
fholin 0:2325d1d28df3 260 Write( REG_PACKETCONFIG1,
fholin 0:2325d1d28df3 261 ( Read( REG_PACKETCONFIG1 ) &
fholin 0:2325d1d28df3 262 RF_PACKETCONFIG1_CRC_MASK &
fholin 0:2325d1d28df3 263 RF_PACKETCONFIG1_PACKETFORMAT_MASK ) |
fholin 0:2325d1d28df3 264 ( ( fixLen == 1 ) ? RF_PACKETCONFIG1_PACKETFORMAT_FIXED : RF_PACKETCONFIG1_PACKETFORMAT_VARIABLE ) |
fholin 0:2325d1d28df3 265 ( crcOn << 4 ) );
fholin 0:2325d1d28df3 266 }
fholin 0:2325d1d28df3 267 break;
fholin 0:2325d1d28df3 268 case MODEM_LORA:
fholin 0:2325d1d28df3 269 {
fholin 0:2325d1d28df3 270 if( bandwidth > 2 )
fholin 0:2325d1d28df3 271 {
fholin 0:2325d1d28df3 272 // Fatal error: When using LoRa modem only bandwidths 125, 250 and 500 kHz are supported
fholin 0:2325d1d28df3 273 while( 1 );
fholin 0:2325d1d28df3 274 }
fholin 0:2325d1d28df3 275 bandwidth += 7;
fholin 0:2325d1d28df3 276 this->settings.LoRa.Bandwidth = bandwidth;
fholin 0:2325d1d28df3 277 this->settings.LoRa.Datarate = datarate;
fholin 0:2325d1d28df3 278 this->settings.LoRa.Coderate = coderate;
fholin 0:2325d1d28df3 279 this->settings.LoRa.PreambleLen = preambleLen;
fholin 0:2325d1d28df3 280 this->settings.LoRa.FixLen = fixLen;
fholin 0:2325d1d28df3 281 this->settings.LoRa.PayloadLen = payloadLen;
fholin 0:2325d1d28df3 282 this->settings.LoRa.CrcOn = crcOn;
fholin 0:2325d1d28df3 283 this->settings.LoRa.FreqHopOn = freqHopOn;
fholin 0:2325d1d28df3 284 this->settings.LoRa.HopPeriod = hopPeriod;
fholin 0:2325d1d28df3 285 this->settings.LoRa.IqInverted = iqInverted;
fholin 0:2325d1d28df3 286 this->settings.LoRa.RxContinuous = rxContinuous;
fholin 0:2325d1d28df3 287
fholin 0:2325d1d28df3 288 if( datarate > 12 )
fholin 0:2325d1d28df3 289 {
fholin 0:2325d1d28df3 290 datarate = 12;
fholin 0:2325d1d28df3 291 }
fholin 0:2325d1d28df3 292 else if( datarate < 6 )
fholin 0:2325d1d28df3 293 {
fholin 0:2325d1d28df3 294 datarate = 6;
fholin 0:2325d1d28df3 295 }
fholin 0:2325d1d28df3 296
fholin 0:2325d1d28df3 297 if( ( ( bandwidth == 7 ) && ( ( datarate == 11 ) ||( datarate == 11 ) || ( datarate == 12 ) ) ) ||
fholin 0:2325d1d28df3 298 ( ( bandwidth == 8 ) && (( datarate == 11 ) ||( datarate == 12 ) )) )
fholin 0:2325d1d28df3 299
fholin 0:2325d1d28df3 300 {
fholin 0:2325d1d28df3 301 this->settings.LoRa.LowDatarateOptimize = 0x01;
fholin 0:2325d1d28df3 302 }
fholin 0:2325d1d28df3 303 else
fholin 0:2325d1d28df3 304 {
fholin 0:2325d1d28df3 305 this->settings.LoRa.LowDatarateOptimize = 0x00;
fholin 0:2325d1d28df3 306 }
fholin 0:2325d1d28df3 307
fholin 0:2325d1d28df3 308 Write( REG_LR_MODEMCONFIG1,
fholin 0:2325d1d28df3 309 ( Read( REG_LR_MODEMCONFIG1 ) &
fholin 0:2325d1d28df3 310 RFLR_MODEMCONFIG1_BW_MASK &
fholin 0:2325d1d28df3 311 RFLR_MODEMCONFIG1_CODINGRATE_MASK &
fholin 0:2325d1d28df3 312 RFLR_MODEMCONFIG1_IMPLICITHEADER_MASK ) |
fholin 0:2325d1d28df3 313 ( bandwidth << 4 ) | ( coderate << 1 ) |
fholin 0:2325d1d28df3 314 fixLen );
fholin 0:2325d1d28df3 315
fholin 0:2325d1d28df3 316 Write( REG_LR_MODEMCONFIG2,
fholin 0:2325d1d28df3 317 ( Read( REG_LR_MODEMCONFIG2 ) &
fholin 0:2325d1d28df3 318 RFLR_MODEMCONFIG2_SF_MASK &
fholin 0:2325d1d28df3 319 RFLR_MODEMCONFIG2_RXPAYLOADCRC_MASK &
fholin 0:2325d1d28df3 320 RFLR_MODEMCONFIG2_SYMBTIMEOUTMSB_MASK ) |
fholin 0:2325d1d28df3 321 ( datarate << 4 ) | ( crcOn << 2 ) |
fholin 0:2325d1d28df3 322 ( ( symbTimeout >> 8 ) & ~RFLR_MODEMCONFIG2_SYMBTIMEOUTMSB_MASK ) );
fholin 0:2325d1d28df3 323
fholin 0:2325d1d28df3 324 Write( REG_LR_MODEMCONFIG3,
fholin 0:2325d1d28df3 325 ( Read( REG_LR_MODEMCONFIG3 ) &
fholin 0:2325d1d28df3 326 RFLR_MODEMCONFIG3_LOWDATARATEOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 327 ( this->settings.LoRa.LowDatarateOptimize << 3 ) );
fholin 0:2325d1d28df3 328
fholin 0:2325d1d28df3 329 Write( REG_LR_SYMBTIMEOUTLSB, ( uint8_t )( symbTimeout & 0xFF ) );
fholin 0:2325d1d28df3 330
fholin 0:2325d1d28df3 331 Write( REG_LR_PREAMBLEMSB, ( uint8_t )( ( preambleLen >> 8 ) & 0xFF ) );
fholin 0:2325d1d28df3 332 Write( REG_LR_PREAMBLELSB, ( uint8_t )( preambleLen & 0xFF ) );
fholin 0:2325d1d28df3 333
fholin 0:2325d1d28df3 334 if( fixLen == 1 )
fholin 0:2325d1d28df3 335 {
fholin 0:2325d1d28df3 336 Write( REG_LR_PAYLOADLENGTH, payloadLen );
fholin 0:2325d1d28df3 337 }
fholin 0:2325d1d28df3 338
fholin 0:2325d1d28df3 339 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 340 {
fholin 0:2325d1d28df3 341 Write( REG_LR_PLLHOP, ( Read( REG_LR_PLLHOP ) & RFLR_PLLHOP_FASTHOP_MASK ) | RFLR_PLLHOP_FASTHOP_ON );
fholin 0:2325d1d28df3 342 Write( REG_LR_HOPPERIOD, this->settings.LoRa.HopPeriod );
fholin 0:2325d1d28df3 343 }
fholin 0:2325d1d28df3 344
fholin 0:2325d1d28df3 345 if( ( bandwidth == 9 ) && ( RF_MID_BAND_THRESH ) )
fholin 0:2325d1d28df3 346 {
fholin 0:2325d1d28df3 347 // ERRATA 2.1 - Sensitivity Optimization with a 500 kHz Bandwidth
fholin 0:2325d1d28df3 348 Write( REG_LR_TEST36, 0x02 );
fholin 0:2325d1d28df3 349 Write( REG_LR_TEST3A, 0x64 );
fholin 0:2325d1d28df3 350 }
fholin 0:2325d1d28df3 351 else if( bandwidth == 9 )
fholin 0:2325d1d28df3 352 {
fholin 0:2325d1d28df3 353 // ERRATA 2.1 - Sensitivity Optimization with a 500 kHz Bandwidth
fholin 0:2325d1d28df3 354 Write( REG_LR_TEST36, 0x02 );
fholin 0:2325d1d28df3 355 Write( REG_LR_TEST3A, 0x7F );
fholin 0:2325d1d28df3 356 }
fholin 0:2325d1d28df3 357 else
fholin 0:2325d1d28df3 358 {
fholin 0:2325d1d28df3 359 // ERRATA 2.1 - Sensitivity Optimization with a 500 kHz Bandwidth
fholin 0:2325d1d28df3 360 Write( REG_LR_TEST36, 0x03 );
fholin 0:2325d1d28df3 361 }
fholin 0:2325d1d28df3 362
fholin 0:2325d1d28df3 363 if( datarate == 6 )
fholin 0:2325d1d28df3 364 {
fholin 0:2325d1d28df3 365 Write( REG_LR_DETECTOPTIMIZE,
fholin 0:2325d1d28df3 366 ( Read( REG_LR_DETECTOPTIMIZE ) &
fholin 0:2325d1d28df3 367 RFLR_DETECTIONOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 368 RFLR_DETECTIONOPTIMIZE_SF6 );
fholin 0:2325d1d28df3 369 Write( REG_LR_DETECTIONTHRESHOLD,
fholin 0:2325d1d28df3 370 RFLR_DETECTIONTHRESH_SF6 );
fholin 0:2325d1d28df3 371 }
fholin 0:2325d1d28df3 372 else
fholin 0:2325d1d28df3 373 {
fholin 0:2325d1d28df3 374 Write( REG_LR_DETECTOPTIMIZE,
fholin 0:2325d1d28df3 375 ( Read( REG_LR_DETECTOPTIMIZE ) &
fholin 0:2325d1d28df3 376 RFLR_DETECTIONOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 377 RFLR_DETECTIONOPTIMIZE_SF7_TO_SF12 );
fholin 0:2325d1d28df3 378 Write( REG_LR_DETECTIONTHRESHOLD,
fholin 0:2325d1d28df3 379 RFLR_DETECTIONTHRESH_SF7_TO_SF12 );
fholin 0:2325d1d28df3 380 }
fholin 0:2325d1d28df3 381 }
fholin 0:2325d1d28df3 382 break;
fholin 0:2325d1d28df3 383 }
fholin 0:2325d1d28df3 384 }
fholin 0:2325d1d28df3 385
fholin 0:2325d1d28df3 386 void SX1276::SetTxConfig( RadioModems_t modem, int8_t power, uint32_t fdev,
fholin 0:2325d1d28df3 387 uint32_t bandwidth, uint32_t datarate,
fholin 0:2325d1d28df3 388 uint8_t coderate, uint16_t preambleLen,
fholin 0:2325d1d28df3 389 bool fixLen, bool crcOn, bool freqHopOn,
fholin 0:2325d1d28df3 390 uint8_t hopPeriod, bool iqInverted, uint32_t timeout )
fholin 0:2325d1d28df3 391 {
fholin 0:2325d1d28df3 392 uint8_t paConfig = 0;
fholin 0:2325d1d28df3 393 uint8_t paDac = 0;
fholin 0:2325d1d28df3 394
fholin 0:2325d1d28df3 395 SetModem( modem );
fholin 0:2325d1d28df3 396
fholin 0:2325d1d28df3 397 paConfig = Read( REG_PACONFIG );
fholin 0:2325d1d28df3 398 paDac = Read( REG_PADAC );
fholin 0:2325d1d28df3 399
fholin 0:2325d1d28df3 400 paConfig = ( paConfig & RF_PACONFIG_PASELECT_MASK ) | GetPaSelect( this->settings.Channel );
fholin 0:2325d1d28df3 401 paConfig = ( paConfig & RF_PACONFIG_MAX_POWER_MASK ) | 0x70;
fholin 0:2325d1d28df3 402
fholin 0:2325d1d28df3 403 if( ( paConfig & RF_PACONFIG_PASELECT_PABOOST ) == RF_PACONFIG_PASELECT_PABOOST )
fholin 0:2325d1d28df3 404 {
fholin 0:2325d1d28df3 405 if( power > 17 )
fholin 0:2325d1d28df3 406 {
fholin 0:2325d1d28df3 407 paDac = ( paDac & RF_PADAC_20DBM_MASK ) | RF_PADAC_20DBM_ON;
fholin 0:2325d1d28df3 408 }
fholin 0:2325d1d28df3 409 else
fholin 0:2325d1d28df3 410 {
fholin 0:2325d1d28df3 411 paDac = ( paDac & RF_PADAC_20DBM_MASK ) | RF_PADAC_20DBM_OFF;
fholin 0:2325d1d28df3 412 }
fholin 0:2325d1d28df3 413 if( ( paDac & RF_PADAC_20DBM_ON ) == RF_PADAC_20DBM_ON )
fholin 0:2325d1d28df3 414 {
fholin 0:2325d1d28df3 415 if( power < 5 )
fholin 0:2325d1d28df3 416 {
fholin 0:2325d1d28df3 417 power = 5;
fholin 0:2325d1d28df3 418 }
fholin 0:2325d1d28df3 419 if( power > 20 )
fholin 0:2325d1d28df3 420 {
fholin 0:2325d1d28df3 421 power = 20;
fholin 0:2325d1d28df3 422 }
fholin 0:2325d1d28df3 423 paConfig = ( paConfig & RF_PACONFIG_OUTPUTPOWER_MASK ) | ( uint8_t )( ( uint16_t )( power - 5 ) & 0x0F );
fholin 0:2325d1d28df3 424 }
fholin 0:2325d1d28df3 425 else
fholin 0:2325d1d28df3 426 {
fholin 0:2325d1d28df3 427 if( power < 2 )
fholin 0:2325d1d28df3 428 {
fholin 0:2325d1d28df3 429 power = 2;
fholin 0:2325d1d28df3 430 }
fholin 0:2325d1d28df3 431 if( power > 17 )
fholin 0:2325d1d28df3 432 {
fholin 0:2325d1d28df3 433 power = 17;
fholin 0:2325d1d28df3 434 }
fholin 0:2325d1d28df3 435 paConfig = ( paConfig & RF_PACONFIG_OUTPUTPOWER_MASK ) | ( uint8_t )( ( uint16_t )( power - 2 ) & 0x0F );
fholin 0:2325d1d28df3 436 }
fholin 0:2325d1d28df3 437 }
fholin 0:2325d1d28df3 438 else
fholin 0:2325d1d28df3 439 {
fholin 0:2325d1d28df3 440 if( power < -1 )
fholin 0:2325d1d28df3 441 {
fholin 0:2325d1d28df3 442 power = -1;
fholin 0:2325d1d28df3 443 }
fholin 0:2325d1d28df3 444 if( power > 14 )
fholin 0:2325d1d28df3 445 {
fholin 0:2325d1d28df3 446 power = 14;
fholin 0:2325d1d28df3 447 }
fholin 0:2325d1d28df3 448 paConfig = ( paConfig & RF_PACONFIG_OUTPUTPOWER_MASK ) | ( uint8_t )( ( uint16_t )( power + 1 ) & 0x0F );
fholin 0:2325d1d28df3 449 }
fholin 0:2325d1d28df3 450 Write( REG_PACONFIG, paConfig );
fholin 0:2325d1d28df3 451 Write( REG_PADAC, paDac );
fholin 0:2325d1d28df3 452 //pcsx.printf("Send in lora mode pa = %d \n",power);
fholin 0:2325d1d28df3 453 switch( modem )
fholin 0:2325d1d28df3 454 {
fholin 0:2325d1d28df3 455 case MODEM_FSK:
fholin 0:2325d1d28df3 456 {
fholin 0:2325d1d28df3 457 this->settings.Fsk.Power = power;
fholin 0:2325d1d28df3 458 this->settings.Fsk.Fdev = fdev;
fholin 0:2325d1d28df3 459 this->settings.Fsk.Bandwidth = bandwidth;
fholin 0:2325d1d28df3 460 this->settings.Fsk.Datarate = datarate;
fholin 0:2325d1d28df3 461 this->settings.Fsk.PreambleLen = preambleLen;
fholin 0:2325d1d28df3 462 this->settings.Fsk.FixLen = fixLen;
fholin 0:2325d1d28df3 463 this->settings.Fsk.CrcOn = crcOn;
fholin 0:2325d1d28df3 464 this->settings.Fsk.IqInverted = iqInverted;
fholin 0:2325d1d28df3 465 this->settings.Fsk.TxTimeout = timeout;
fholin 0:2325d1d28df3 466
fholin 0:2325d1d28df3 467 fdev = ( uint16_t )( ( double )fdev / ( double )FREQ_STEP );
fholin 0:2325d1d28df3 468 Write( REG_FDEVMSB, ( uint8_t )( fdev >> 8 ) );
fholin 0:2325d1d28df3 469 Write( REG_FDEVLSB, ( uint8_t )( fdev & 0xFF ) );
fholin 0:2325d1d28df3 470
fholin 0:2325d1d28df3 471 datarate = ( uint16_t )( ( double )XTAL_FREQ / ( double )datarate );
fholin 0:2325d1d28df3 472 Write( REG_BITRATEMSB, ( uint8_t )( datarate >> 8 ) );
fholin 0:2325d1d28df3 473 Write( REG_BITRATELSB, ( uint8_t )( datarate & 0xFF ) );
fholin 0:2325d1d28df3 474
fholin 0:2325d1d28df3 475 Write( REG_PREAMBLEMSB, ( preambleLen >> 8 ) & 0x00FF );
fholin 0:2325d1d28df3 476 Write( REG_PREAMBLELSB, preambleLen & 0xFF );
fholin 0:2325d1d28df3 477
fholin 0:2325d1d28df3 478 Write( REG_PACKETCONFIG1,
fholin 0:2325d1d28df3 479 ( Read( REG_PACKETCONFIG1 ) &
fholin 0:2325d1d28df3 480 RF_PACKETCONFIG1_CRC_MASK &
fholin 0:2325d1d28df3 481 RF_PACKETCONFIG1_PACKETFORMAT_MASK ) |
fholin 0:2325d1d28df3 482 ( ( fixLen == 1 ) ? RF_PACKETCONFIG1_PACKETFORMAT_FIXED : RF_PACKETCONFIG1_PACKETFORMAT_VARIABLE ) |
fholin 0:2325d1d28df3 483 ( crcOn << 4 ) );
fholin 0:2325d1d28df3 484
fholin 0:2325d1d28df3 485 }
fholin 0:2325d1d28df3 486 break;
fholin 0:2325d1d28df3 487 case MODEM_LORA:
fholin 0:2325d1d28df3 488 {
fholin 0:2325d1d28df3 489 this->settings.LoRa.Power = power;
fholin 0:2325d1d28df3 490 if( bandwidth > 2 )
fholin 0:2325d1d28df3 491 {
fholin 0:2325d1d28df3 492 // Fatal error: When using LoRa modem only bandwidths 125, 250 and 500 kHz are supported
fholin 0:2325d1d28df3 493 while( 1 );
fholin 0:2325d1d28df3 494 }
fholin 0:2325d1d28df3 495 bandwidth += 7;
fholin 0:2325d1d28df3 496 this->settings.LoRa.Bandwidth = bandwidth;
fholin 0:2325d1d28df3 497 this->settings.LoRa.Datarate = datarate;
fholin 0:2325d1d28df3 498 this->settings.LoRa.Coderate = coderate;
fholin 0:2325d1d28df3 499 this->settings.LoRa.PreambleLen = preambleLen;
fholin 0:2325d1d28df3 500 this->settings.LoRa.FixLen = fixLen;
fholin 0:2325d1d28df3 501 this->settings.LoRa.FreqHopOn = freqHopOn;
fholin 0:2325d1d28df3 502 this->settings.LoRa.HopPeriod = hopPeriod;
fholin 0:2325d1d28df3 503 this->settings.LoRa.CrcOn = crcOn;
fholin 0:2325d1d28df3 504 this->settings.LoRa.IqInverted = iqInverted;
fholin 0:2325d1d28df3 505 this->settings.LoRa.TxTimeout = timeout;
fholin 0:2325d1d28df3 506
fholin 0:2325d1d28df3 507 if( datarate > 12 )
fholin 0:2325d1d28df3 508 {
fholin 0:2325d1d28df3 509 datarate = 12;
fholin 0:2325d1d28df3 510 }
fholin 0:2325d1d28df3 511 else if( datarate < 6 )
fholin 0:2325d1d28df3 512 {
fholin 0:2325d1d28df3 513 datarate = 6;
fholin 0:2325d1d28df3 514 }
fholin 0:2325d1d28df3 515 if( ( ( bandwidth == 7 ) && ( ( datarate == 11 ) || ( datarate == 12 ) ) ) ||
fholin 0:2325d1d28df3 516 ( ( bandwidth == 8 ) && ( datarate == 12 ) ) )
fholin 0:2325d1d28df3 517
fholin 0:2325d1d28df3 518 {
fholin 0:2325d1d28df3 519 this->settings.LoRa.LowDatarateOptimize = 0x01;
fholin 0:2325d1d28df3 520 }
fholin 0:2325d1d28df3 521 else
fholin 0:2325d1d28df3 522 {
fholin 0:2325d1d28df3 523 this->settings.LoRa.LowDatarateOptimize = 0x00;
fholin 0:2325d1d28df3 524 }
fholin 0:2325d1d28df3 525
fholin 0:2325d1d28df3 526 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 527 {
fholin 0:2325d1d28df3 528 // DEBUG_PRINT("Send freq hop mod!!!! \n");
fholin 0:2325d1d28df3 529 Write( REG_LR_PLLHOP, ( Read( REG_LR_PLLHOP ) & RFLR_PLLHOP_FASTHOP_MASK ) | RFLR_PLLHOP_FASTHOP_ON );
fholin 0:2325d1d28df3 530 Write( REG_LR_HOPPERIOD, this->settings.LoRa.HopPeriod );
fholin 0:2325d1d28df3 531 }
fholin 0:2325d1d28df3 532
fholin 0:2325d1d28df3 533 Write( REG_LR_MODEMCONFIG1,
fholin 0:2325d1d28df3 534 ( Read( REG_LR_MODEMCONFIG1 ) &
fholin 0:2325d1d28df3 535 RFLR_MODEMCONFIG1_BW_MASK &
fholin 0:2325d1d28df3 536 RFLR_MODEMCONFIG1_CODINGRATE_MASK &
fholin 0:2325d1d28df3 537 RFLR_MODEMCONFIG1_IMPLICITHEADER_MASK ) |
fholin 0:2325d1d28df3 538 ( bandwidth << 4 ) | ( coderate << 1 ) |
fholin 0:2325d1d28df3 539 fixLen );
fholin 0:2325d1d28df3 540
fholin 0:2325d1d28df3 541 Write( REG_LR_MODEMCONFIG2,
fholin 0:2325d1d28df3 542 ( Read( REG_LR_MODEMCONFIG2 ) &
fholin 0:2325d1d28df3 543 RFLR_MODEMCONFIG2_SF_MASK &
fholin 0:2325d1d28df3 544 RFLR_MODEMCONFIG2_RXPAYLOADCRC_MASK ) |
fholin 0:2325d1d28df3 545 ( datarate << 4 ) | ( crcOn << 2 ) );
fholin 0:2325d1d28df3 546
fholin 0:2325d1d28df3 547 Write( REG_LR_MODEMCONFIG3,
fholin 0:2325d1d28df3 548 ( Read( REG_LR_MODEMCONFIG3 ) &
fholin 0:2325d1d28df3 549 RFLR_MODEMCONFIG3_LOWDATARATEOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 550 ( this->settings.LoRa.LowDatarateOptimize << 3 ) );
fholin 0:2325d1d28df3 551
fholin 0:2325d1d28df3 552 Write( REG_LR_PREAMBLEMSB, ( preambleLen >> 8 ) & 0x00FF );
fholin 0:2325d1d28df3 553 Write( REG_LR_PREAMBLELSB, preambleLen & 0xFF );
fholin 0:2325d1d28df3 554
fholin 0:2325d1d28df3 555 if( datarate == 6 )
fholin 0:2325d1d28df3 556 {
fholin 0:2325d1d28df3 557 Write( REG_LR_DETECTOPTIMIZE,
fholin 0:2325d1d28df3 558 ( Read( REG_LR_DETECTOPTIMIZE ) &
fholin 0:2325d1d28df3 559 RFLR_DETECTIONOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 560 RFLR_DETECTIONOPTIMIZE_SF6 );
fholin 0:2325d1d28df3 561 Write( REG_LR_DETECTIONTHRESHOLD,
fholin 0:2325d1d28df3 562 RFLR_DETECTIONTHRESH_SF6 );
fholin 0:2325d1d28df3 563 }
fholin 0:2325d1d28df3 564 else
fholin 0:2325d1d28df3 565 {
fholin 0:2325d1d28df3 566 Write( REG_LR_DETECTOPTIMIZE,
fholin 0:2325d1d28df3 567 ( Read( REG_LR_DETECTOPTIMIZE ) &
fholin 0:2325d1d28df3 568 RFLR_DETECTIONOPTIMIZE_MASK ) |
fholin 0:2325d1d28df3 569 RFLR_DETECTIONOPTIMIZE_SF7_TO_SF12 );
fholin 0:2325d1d28df3 570 Write( REG_LR_DETECTIONTHRESHOLD,
fholin 0:2325d1d28df3 571 RFLR_DETECTIONTHRESH_SF7_TO_SF12 );
fholin 0:2325d1d28df3 572 }
fholin 0:2325d1d28df3 573 }
fholin 0:2325d1d28df3 574 break;
fholin 0:2325d1d28df3 575 }
fholin 0:2325d1d28df3 576 }
fholin 0:2325d1d28df3 577
fholin 0:2325d1d28df3 578 double SX1276::TimeOnAir( RadioModems_t modem, uint8_t pktLen )
fholin 0:2325d1d28df3 579 {
fholin 0:2325d1d28df3 580 uint32_t airTime = 0;
fholin 0:2325d1d28df3 581
fholin 0:2325d1d28df3 582 switch( modem )
fholin 0:2325d1d28df3 583 {
fholin 0:2325d1d28df3 584 case MODEM_FSK:
fholin 0:2325d1d28df3 585 {
fholin 0:2325d1d28df3 586 airTime = rint( ( 8 * ( this->settings.Fsk.PreambleLen +
fholin 0:2325d1d28df3 587 ( ( Read( REG_SYNCCONFIG ) & ~RF_SYNCCONFIG_SYNCSIZE_MASK ) + 1 ) +
fholin 0:2325d1d28df3 588 ( ( this->settings.Fsk.FixLen == 0x01 ) ? 0.0 : 1.0 ) +
fholin 0:2325d1d28df3 589 ( ( ( Read( REG_PACKETCONFIG1 ) & ~RF_PACKETCONFIG1_ADDRSFILTERING_MASK ) != 0x00 ) ? 1.0 : 0 ) +
fholin 0:2325d1d28df3 590 pktLen +
fholin 0:2325d1d28df3 591 ( ( this->settings.Fsk.CrcOn == 0x01 ) ? 2.0 : 0 ) ) /
fholin 0:2325d1d28df3 592 this->settings.Fsk.Datarate ) * 1e6 );
fholin 0:2325d1d28df3 593 }
fholin 0:2325d1d28df3 594 break;
fholin 0:2325d1d28df3 595 case MODEM_LORA:
fholin 0:2325d1d28df3 596 {
fholin 0:2325d1d28df3 597 double bw = 0.0;
fholin 0:2325d1d28df3 598 // REMARK: When using LoRa modem only bandwidths 125, 250 and 500 kHz are supported
fholin 0:2325d1d28df3 599 switch( this->settings.LoRa.Bandwidth )
fholin 0:2325d1d28df3 600 {
fholin 0:2325d1d28df3 601 //case 0: // 7.8 kHz
fholin 0:2325d1d28df3 602 // bw = 78e2;
fholin 0:2325d1d28df3 603 // break;
fholin 0:2325d1d28df3 604 //case 1: // 10.4 kHz
fholin 0:2325d1d28df3 605 // bw = 104e2;
fholin 0:2325d1d28df3 606 // break;
fholin 0:2325d1d28df3 607 //case 2: // 15.6 kHz
fholin 0:2325d1d28df3 608 // bw = 156e2;
fholin 0:2325d1d28df3 609 // break;
fholin 0:2325d1d28df3 610 //case 3: // 20.8 kHz
fholin 0:2325d1d28df3 611 // bw = 208e2;
fholin 0:2325d1d28df3 612 // break;
fholin 0:2325d1d28df3 613 //case 4: // 31.2 kHz
fholin 0:2325d1d28df3 614 // bw = 312e2;
fholin 0:2325d1d28df3 615 // break;
fholin 0:2325d1d28df3 616 //case 5: // 41.4 kHz
fholin 0:2325d1d28df3 617 // bw = 414e2;
fholin 0:2325d1d28df3 618 // break;
fholin 0:2325d1d28df3 619 //case 6: // 62.5 kHz
fholin 0:2325d1d28df3 620 // bw = 625e2;
fholin 0:2325d1d28df3 621 // break;
fholin 0:2325d1d28df3 622 case 7: // 125 kHz
fholin 0:2325d1d28df3 623 bw = 125e3;
fholin 0:2325d1d28df3 624 break;
fholin 0:2325d1d28df3 625 case 8: // 250 kHz
fholin 0:2325d1d28df3 626 bw = 250e3;
fholin 0:2325d1d28df3 627 break;
fholin 0:2325d1d28df3 628 case 9: // 500 kHz
fholin 0:2325d1d28df3 629 bw = 500e3;
fholin 0:2325d1d28df3 630 break;
fholin 0:2325d1d28df3 631 }
fholin 0:2325d1d28df3 632
fholin 0:2325d1d28df3 633 // Symbol rate : time for one symbol (secs)
fholin 0:2325d1d28df3 634 double rs = bw / ( 1 << this->settings.LoRa.Datarate );
fholin 0:2325d1d28df3 635 double ts = 1 / rs;
fholin 0:2325d1d28df3 636 // time of preamble
fholin 0:2325d1d28df3 637 double tPreamble = ( this->settings.LoRa.PreambleLen + 4.25 ) * ts;
fholin 0:2325d1d28df3 638 // Symbol length of payload and time
fholin 0:2325d1d28df3 639 double tmp = ceil( ( 8 * pktLen - 4 * this->settings.LoRa.Datarate +
fholin 0:2325d1d28df3 640 28 + 16 * this->settings.LoRa.CrcOn -
fholin 0:2325d1d28df3 641 ( this->settings.LoRa.FixLen ? 20 : 0 ) ) /
fholin 0:2325d1d28df3 642 ( double )( 4 * this->settings.LoRa.Datarate -
fholin 0:2325d1d28df3 643 ( ( this->settings.LoRa.LowDatarateOptimize > 0 ) ? 2 : 0 ) ) ) *
fholin 0:2325d1d28df3 644 ( this->settings.LoRa.Coderate + 4 );
fholin 0:2325d1d28df3 645 double nPayload = 8 + ( ( tmp > 0 ) ? tmp : 0 );
fholin 0:2325d1d28df3 646 double tPayload = nPayload * ts;
fholin 0:2325d1d28df3 647 // Time on air
fholin 0:2325d1d28df3 648 double tOnAir = tPreamble + tPayload;
fholin 0:2325d1d28df3 649 // return us secs
fholin 0:2325d1d28df3 650 airTime = floor( tOnAir * 1e6 + 0.999 );
fholin 0:2325d1d28df3 651 }
fholin 0:2325d1d28df3 652 break;
fholin 0:2325d1d28df3 653 }
fholin 0:2325d1d28df3 654 return airTime;
fholin 0:2325d1d28df3 655 }
fholin 0:2325d1d28df3 656
fholin 0:2325d1d28df3 657 void SX1276::Send( uint8_t *buffer, uint8_t size )
fholin 0:2325d1d28df3 658 {
fholin 0:2325d1d28df3 659 uint32_t txTimeout = 0;
fholin 0:2325d1d28df3 660 // DEBUG_PRINT(("Send func enter \n"));
fholin 0:2325d1d28df3 661 //dio0.rise(this, &SX1276::OnDio0Irq);
fholin 0:2325d1d28df3 662 switch( this->settings.Modem )
fholin 0:2325d1d28df3 663 {
fholin 0:2325d1d28df3 664 case MODEM_FSK:
fholin 0:2325d1d28df3 665 {
fholin 0:2325d1d28df3 666 this->settings.FskPacketHandler.NbBytes = 0;
fholin 0:2325d1d28df3 667 this->settings.FskPacketHandler.Size = size;
fholin 0:2325d1d28df3 668
fholin 0:2325d1d28df3 669 if( this->settings.Fsk.FixLen == false )
fholin 0:2325d1d28df3 670 {
fholin 0:2325d1d28df3 671 WriteFifo( ( uint8_t* )&size, 1 );
fholin 0:2325d1d28df3 672 }
fholin 0:2325d1d28df3 673 else
fholin 0:2325d1d28df3 674 {
fholin 0:2325d1d28df3 675 Write( REG_PAYLOADLENGTH, size );
fholin 0:2325d1d28df3 676 }
fholin 0:2325d1d28df3 677
fholin 0:2325d1d28df3 678 if( ( size > 0 ) && ( size <= 64 ) )
fholin 0:2325d1d28df3 679 {
fholin 0:2325d1d28df3 680 this->settings.FskPacketHandler.ChunkSize = size;
fholin 0:2325d1d28df3 681 }
fholin 0:2325d1d28df3 682 else
fholin 0:2325d1d28df3 683 {
fholin 0:2325d1d28df3 684 this->settings.FskPacketHandler.ChunkSize = 32;
fholin 0:2325d1d28df3 685 }
fholin 0:2325d1d28df3 686
fholin 0:2325d1d28df3 687 // Write payload buffer
fholin 0:2325d1d28df3 688 WriteFifo( buffer, this->settings.FskPacketHandler.ChunkSize );
fholin 0:2325d1d28df3 689 this->settings.FskPacketHandler.NbBytes += this->settings.FskPacketHandler.ChunkSize;
fholin 0:2325d1d28df3 690 txTimeout = this->settings.Fsk.TxTimeout;
fholin 0:2325d1d28df3 691 }
fholin 0:2325d1d28df3 692 break;
fholin 0:2325d1d28df3 693 case MODEM_LORA:
fholin 0:2325d1d28df3 694 {
fholin 0:2325d1d28df3 695
fholin 0:2325d1d28df3 696 if( this->settings.LoRa.IqInverted == true )
fholin 0:2325d1d28df3 697 {
fholin 0:2325d1d28df3 698 Write( REG_LR_INVERTIQ, ( ( Read( REG_LR_INVERTIQ ) & RFLR_INVERTIQ_TX_MASK & RFLR_INVERTIQ_RX_MASK ) | RFLR_INVERTIQ_RX_OFF | RFLR_INVERTIQ_TX_ON ) );
fholin 0:2325d1d28df3 699 Write( REG_LR_INVERTIQ2, RFLR_INVERTIQ2_ON );
fholin 0:2325d1d28df3 700 }
fholin 0:2325d1d28df3 701 else
fholin 0:2325d1d28df3 702 {
fholin 0:2325d1d28df3 703 Write( REG_LR_INVERTIQ, ( ( Read( REG_LR_INVERTIQ ) & RFLR_INVERTIQ_TX_MASK & RFLR_INVERTIQ_RX_MASK ) | RFLR_INVERTIQ_RX_OFF | RFLR_INVERTIQ_TX_OFF ) );
fholin 0:2325d1d28df3 704 Write( REG_LR_INVERTIQ2, RFLR_INVERTIQ2_OFF );
fholin 0:2325d1d28df3 705 }
fholin 0:2325d1d28df3 706
fholin 0:2325d1d28df3 707 this->settings.LoRaPacketHandler.Size = size;
fholin 0:2325d1d28df3 708
fholin 0:2325d1d28df3 709 // Initializes the payload size
fholin 0:2325d1d28df3 710 Write( REG_LR_PAYLOADLENGTH, size );
fholin 0:2325d1d28df3 711
fholin 0:2325d1d28df3 712 // Full buffer used for Tx
fholin 0:2325d1d28df3 713 Write( REG_LR_FIFOTXBASEADDR, 0 );
fholin 0:2325d1d28df3 714 Write( REG_LR_FIFOADDRPTR, 0 );
fholin 0:2325d1d28df3 715
fholin 0:2325d1d28df3 716 // FIFO operations can not take place in Sleep mode
fholin 0:2325d1d28df3 717 if( ( Read( REG_OPMODE ) & ~RF_OPMODE_MASK ) == RF_OPMODE_SLEEP )
fholin 0:2325d1d28df3 718 {
fholin 0:2325d1d28df3 719 Standby( );
fholin 0:2325d1d28df3 720 wait_ms( 1 );
fholin 0:2325d1d28df3 721 }
fholin 0:2325d1d28df3 722 // Write payload buffer
fholin 0:2325d1d28df3 723 WriteFifo( buffer, size );
fholin 0:2325d1d28df3 724 txTimeout = this->settings.LoRa.TxTimeout;
fholin 0:2325d1d28df3 725 }
fholin 0:2325d1d28df3 726 break;
fholin 0:2325d1d28df3 727 }
fholin 0:2325d1d28df3 728
fholin 0:2325d1d28df3 729 Tx( txTimeout );
fholin 0:2325d1d28df3 730 }
fholin 0:2325d1d28df3 731
fholin 0:2325d1d28df3 732 void SX1276::Sleep( void )
fholin 0:2325d1d28df3 733 {
fholin 0:2325d1d28df3 734 txTimeoutTimer.detach( );
fholin 0:2325d1d28df3 735 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 736
fholin 0:2325d1d28df3 737 SetOpMode( RF_OPMODE_SLEEP );
fholin 0:2325d1d28df3 738 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 739 }
fholin 0:2325d1d28df3 740
fholin 0:2325d1d28df3 741 void SX1276::Standby( void )
fholin 0:2325d1d28df3 742 {
fholin 0:2325d1d28df3 743 txTimeoutTimer.detach( );
fholin 0:2325d1d28df3 744 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 745
fholin 0:2325d1d28df3 746 SetOpMode( RF_OPMODE_STANDBY );
fholin 0:2325d1d28df3 747 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 748 }
fholin 0:2325d1d28df3 749
fholin 0:2325d1d28df3 750 void SX1276::Rx( uint32_t timeout )
fholin 0:2325d1d28df3 751 {
fholin 0:2325d1d28df3 752 bool rxContinuous = false;
fholin 0:2325d1d28df3 753
fholin 0:2325d1d28df3 754 switch( this->settings.Modem )
fholin 0:2325d1d28df3 755 {
fholin 0:2325d1d28df3 756 case MODEM_FSK:
fholin 0:2325d1d28df3 757 {
fholin 0:2325d1d28df3 758 rxContinuous = this->settings.Fsk.RxContinuous;
fholin 0:2325d1d28df3 759
fholin 0:2325d1d28df3 760 // DIO0=PayloadReady
fholin 0:2325d1d28df3 761 // DIO1=FifoLevel
fholin 0:2325d1d28df3 762 // DIO2=SyncAddr
fholin 0:2325d1d28df3 763 // DIO3=FifoEmpty
fholin 0:2325d1d28df3 764 // DIO4=Preamble
fholin 0:2325d1d28df3 765 // DIO5=ModeReady
fholin 0:2325d1d28df3 766 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RF_DIOMAPPING1_DIO0_MASK &
fholin 0:2325d1d28df3 767 RF_DIOMAPPING1_DIO2_MASK ) |
fholin 0:2325d1d28df3 768 RF_DIOMAPPING1_DIO0_00 |
fholin 0:2325d1d28df3 769 RF_DIOMAPPING1_DIO2_11 );
fholin 0:2325d1d28df3 770
fholin 0:2325d1d28df3 771 Write( REG_DIOMAPPING2, ( Read( REG_DIOMAPPING2 ) & RF_DIOMAPPING2_DIO4_MASK &
fholin 0:2325d1d28df3 772 RF_DIOMAPPING2_MAP_MASK ) |
fholin 0:2325d1d28df3 773 RF_DIOMAPPING2_DIO4_11 |
fholin 0:2325d1d28df3 774 RF_DIOMAPPING2_MAP_PREAMBLEDETECT );
fholin 0:2325d1d28df3 775
fholin 0:2325d1d28df3 776 this->settings.FskPacketHandler.FifoThresh = Read( REG_FIFOTHRESH ) & 0x3F;
fholin 0:2325d1d28df3 777
fholin 0:2325d1d28df3 778 this->settings.FskPacketHandler.PreambleDetected = false;
fholin 0:2325d1d28df3 779 this->settings.FskPacketHandler.SyncWordDetected = false;
fholin 0:2325d1d28df3 780 this->settings.FskPacketHandler.NbBytes = 0;
fholin 0:2325d1d28df3 781 this->settings.FskPacketHandler.Size = 0;
fholin 0:2325d1d28df3 782 }
fholin 0:2325d1d28df3 783 break;
fholin 0:2325d1d28df3 784 case MODEM_LORA:
fholin 0:2325d1d28df3 785 {
fholin 0:2325d1d28df3 786 if( this->settings.LoRa.IqInverted == true )
fholin 0:2325d1d28df3 787 {
fholin 0:2325d1d28df3 788 Write( REG_LR_INVERTIQ, ( ( Read( REG_LR_INVERTIQ ) & RFLR_INVERTIQ_TX_MASK & RFLR_INVERTIQ_RX_MASK ) | RFLR_INVERTIQ_RX_ON | RFLR_INVERTIQ_TX_OFF ) );
fholin 0:2325d1d28df3 789 Write( REG_LR_INVERTIQ2, RFLR_INVERTIQ2_ON );
fholin 0:2325d1d28df3 790 }
fholin 0:2325d1d28df3 791 else
fholin 0:2325d1d28df3 792 {
fholin 0:2325d1d28df3 793 Write( REG_LR_INVERTIQ, ( ( Read( REG_LR_INVERTIQ ) & RFLR_INVERTIQ_TX_MASK & RFLR_INVERTIQ_RX_MASK ) | RFLR_INVERTIQ_RX_OFF | RFLR_INVERTIQ_TX_OFF ) );
fholin 0:2325d1d28df3 794 Write( REG_LR_INVERTIQ2, RFLR_INVERTIQ2_OFF );
fholin 0:2325d1d28df3 795 }
fholin 0:2325d1d28df3 796
fholin 0:2325d1d28df3 797
fholin 0:2325d1d28df3 798 // ERRATA 2.3 - Receiver Spurious Reception of a LoRa Signal
fholin 0:2325d1d28df3 799 if( this->settings.LoRa.Bandwidth < 9 )
fholin 0:2325d1d28df3 800 {
fholin 0:2325d1d28df3 801 Write( REG_LR_DETECTOPTIMIZE, Read( REG_LR_DETECTOPTIMIZE ) & 0x7F );
fholin 0:2325d1d28df3 802 Write( REG_LR_TEST30, 0x00 );
fholin 0:2325d1d28df3 803 switch( this->settings.LoRa.Bandwidth )
fholin 0:2325d1d28df3 804 {
fholin 0:2325d1d28df3 805 case 0: // 7.8 kHz
fholin 0:2325d1d28df3 806 Write( REG_LR_TEST2F, 0x48 );
fholin 0:2325d1d28df3 807 SetChannel(this->settings.Channel + 7.81e3 );
fholin 0:2325d1d28df3 808 break;
fholin 0:2325d1d28df3 809 case 1: // 10.4 kHz
fholin 0:2325d1d28df3 810 Write( REG_LR_TEST2F, 0x44 );
fholin 0:2325d1d28df3 811 SetChannel(this->settings.Channel + 10.42e3 );
fholin 0:2325d1d28df3 812 break;
fholin 0:2325d1d28df3 813 case 2: // 15.6 kHz
fholin 0:2325d1d28df3 814 Write( REG_LR_TEST2F, 0x44 );
fholin 0:2325d1d28df3 815 SetChannel(this->settings.Channel + 15.62e3 );
fholin 0:2325d1d28df3 816 break;
fholin 0:2325d1d28df3 817 case 3: // 20.8 kHz
fholin 0:2325d1d28df3 818 Write( REG_LR_TEST2F, 0x44 );
fholin 0:2325d1d28df3 819 SetChannel(this->settings.Channel + 20.83e3 );
fholin 0:2325d1d28df3 820 break;
fholin 0:2325d1d28df3 821 case 4: // 31.2 kHz
fholin 0:2325d1d28df3 822 Write( REG_LR_TEST2F, 0x44 );
fholin 0:2325d1d28df3 823 SetChannel(this->settings.Channel + 31.25e3 );
fholin 0:2325d1d28df3 824 break;
fholin 0:2325d1d28df3 825 case 5: // 41.4 kHz
fholin 0:2325d1d28df3 826 Write( REG_LR_TEST2F, 0x44 );
fholin 0:2325d1d28df3 827 SetChannel(this->settings.Channel + 41.67e3 );
fholin 0:2325d1d28df3 828 break;
fholin 0:2325d1d28df3 829 case 6: // 62.5 kHz
fholin 0:2325d1d28df3 830 Write( REG_LR_TEST2F, 0x40 );
fholin 0:2325d1d28df3 831 break;
fholin 0:2325d1d28df3 832 case 7: // 125 kHz
fholin 0:2325d1d28df3 833 Write( REG_LR_TEST2F, 0x40 );
fholin 0:2325d1d28df3 834 break;
fholin 0:2325d1d28df3 835 case 8: // 250 kHz
fholin 0:2325d1d28df3 836 Write( REG_LR_TEST2F, 0x40 );
fholin 0:2325d1d28df3 837 break;
fholin 0:2325d1d28df3 838 }
fholin 0:2325d1d28df3 839 }
fholin 0:2325d1d28df3 840 else
fholin 0:2325d1d28df3 841 {
fholin 0:2325d1d28df3 842 Write( REG_LR_DETECTOPTIMIZE, Read( REG_LR_DETECTOPTIMIZE ) | 0x80 );
fholin 0:2325d1d28df3 843 }
fholin 0:2325d1d28df3 844
fholin 0:2325d1d28df3 845 rxContinuous = this->settings.LoRa.RxContinuous;
fholin 0:2325d1d28df3 846
fholin 0:2325d1d28df3 847 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 848 {
fholin 0:2325d1d28df3 849 Write( REG_LR_IRQFLAGSMASK, //RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 850 //RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 851 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 852 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 853 RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 854 RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 855 //RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL |
fholin 0:2325d1d28df3 856 RFLR_IRQFLAGS_CADDETECTED );
fholin 0:2325d1d28df3 857
fholin 0:2325d1d28df3 858 // DIO0=RxDone, DIO2=FhssChangeChannel
fholin 0:2325d1d28df3 859 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK & RFLR_DIOMAPPING1_DIO2_MASK ) | RFLR_DIOMAPPING1_DIO0_00 | RFLR_DIOMAPPING1_DIO2_00 );
fholin 0:2325d1d28df3 860 }
fholin 0:2325d1d28df3 861 else
fholin 0:2325d1d28df3 862 {
fholin 0:2325d1d28df3 863 Write( REG_LR_IRQFLAGSMASK, //RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 864 //RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 865 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 866 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 867 RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 868 RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 869 RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL |
fholin 0:2325d1d28df3 870 RFLR_IRQFLAGS_CADDETECTED );
fholin 0:2325d1d28df3 871
fholin 0:2325d1d28df3 872 // DIO0=RxDone @modify by fabien
fholin 0:2325d1d28df3 873 //Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK ) | RFLR_DIOMAPPING1_DIO0_00 );
fholin 0:2325d1d28df3 874 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK & RFLR_DIOMAPPING1_DIO1_MASK ) | RFLR_DIOMAPPING1_DIO0_00 | RFLR_DIOMAPPING1_DIO1_00 );
fholin 0:2325d1d28df3 875 Write( REG_DIOMAPPING1,0);
fholin 0:2325d1d28df3 876 }
fholin 0:2325d1d28df3 877 Write( REG_LR_FIFORXBASEADDR, 0 );
fholin 0:2325d1d28df3 878 Write( REG_LR_FIFOADDRPTR, 0 );
fholin 0:2325d1d28df3 879 }
fholin 0:2325d1d28df3 880 break;
fholin 0:2325d1d28df3 881 }
fholin 0:2325d1d28df3 882
fholin 0:2325d1d28df3 883 memset( rxBuffer, 0, ( size_t )RX_BUFFER_SIZE );
fholin 0:2325d1d28df3 884
fholin 0:2325d1d28df3 885 this->settings.State = RF_RX_RUNNING;
fholin 0:2325d1d28df3 886 if( timeout != 0 )
fholin 0:2325d1d28df3 887 {
fholin 0:2325d1d28df3 888 rxTimeoutTimer.attach_us( this, &SX1276::OnTimeoutIrqtemp, timeout );
fholin 0:2325d1d28df3 889
fholin 0:2325d1d28df3 890 }
fholin 0:2325d1d28df3 891
fholin 0:2325d1d28df3 892 if( this->settings.Modem == MODEM_FSK )
fholin 0:2325d1d28df3 893 {
fholin 0:2325d1d28df3 894 SetOpMode( RF_OPMODE_RECEIVER );
fholin 0:2325d1d28df3 895
fholin 0:2325d1d28df3 896 if( rxContinuous == false )
fholin 0:2325d1d28df3 897 {
fholin 0:2325d1d28df3 898 rxTimeoutSyncWord.attach_us( this, &SX1276::OnTimeoutIrq, ( 8.0 * ( this->settings.Fsk.PreambleLen +
fholin 0:2325d1d28df3 899 ( ( Read( REG_SYNCCONFIG ) &
fholin 0:2325d1d28df3 900 ~RF_SYNCCONFIG_SYNCSIZE_MASK ) +
fholin 0:2325d1d28df3 901 1.0 ) + 10.0 ) /
fholin 0:2325d1d28df3 902 ( double )this->settings.Fsk.Datarate ) * 1e6 );
fholin 0:2325d1d28df3 903 }
fholin 0:2325d1d28df3 904 }
fholin 0:2325d1d28df3 905 else
fholin 0:2325d1d28df3 906 {
fholin 0:2325d1d28df3 907 if( rxContinuous == true )
fholin 0:2325d1d28df3 908 {
fholin 0:2325d1d28df3 909
fholin 0:2325d1d28df3 910 SetOpMode( RFLR_OPMODE_RECEIVER );
fholin 0:2325d1d28df3 911 }
fholin 0:2325d1d28df3 912 else
fholin 0:2325d1d28df3 913 {
fholin 0:2325d1d28df3 914 SetOpMode( RFLR_OPMODE_RECEIVER_SINGLE );
fholin 0:2325d1d28df3 915
fholin 0:2325d1d28df3 916 }
fholin 0:2325d1d28df3 917 }
fholin 0:2325d1d28df3 918
fholin 0:2325d1d28df3 919
fholin 0:2325d1d28df3 920 }
fholin 0:2325d1d28df3 921
fholin 0:2325d1d28df3 922 void SX1276::Tx( uint32_t timeout )
fholin 0:2325d1d28df3 923 {
fholin 0:2325d1d28df3 924 // DEBUG_PRINT("TX func enter\n");
fholin 0:2325d1d28df3 925 switch( this->settings.Modem )
fholin 0:2325d1d28df3 926 {
fholin 0:2325d1d28df3 927 case MODEM_FSK:
fholin 0:2325d1d28df3 928 {
fholin 0:2325d1d28df3 929 // DIO0=PacketSent
fholin 0:2325d1d28df3 930 // DIO1=FifoLevel
fholin 0:2325d1d28df3 931 // DIO2=FifoFull
fholin 0:2325d1d28df3 932 // DIO3=FifoEmpty
fholin 0:2325d1d28df3 933 // DIO4=LowBat
fholin 0:2325d1d28df3 934 // DIO5=ModeReady
fholin 0:2325d1d28df3 935 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RF_DIOMAPPING1_DIO0_MASK &
fholin 0:2325d1d28df3 936 RF_DIOMAPPING1_DIO2_MASK ) );
fholin 0:2325d1d28df3 937
fholin 0:2325d1d28df3 938 Write( REG_DIOMAPPING2, ( Read( REG_DIOMAPPING2 ) & RF_DIOMAPPING2_DIO4_MASK &
fholin 0:2325d1d28df3 939 RF_DIOMAPPING2_MAP_MASK ) );
fholin 0:2325d1d28df3 940 this->settings.FskPacketHandler.FifoThresh = Read( REG_FIFOTHRESH ) & 0x3F;
fholin 0:2325d1d28df3 941 }
fholin 0:2325d1d28df3 942 break;
fholin 0:2325d1d28df3 943 case MODEM_LORA:
fholin 0:2325d1d28df3 944 {
fholin 0:2325d1d28df3 945 //DEBUG_PRINT("TX func in lora mode enter\n");
fholin 0:2325d1d28df3 946 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 947 {//DEBUG_PRINT("TX func in lora freqhop enter\n");
fholin 0:2325d1d28df3 948 Write( REG_LR_IRQFLAGSMASK, RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 949 RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 950 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 951 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 952 //RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 953 RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 954 //RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL |
fholin 0:2325d1d28df3 955 RFLR_IRQFLAGS_CADDETECTED );
fholin 0:2325d1d28df3 956
fholin 0:2325d1d28df3 957 // DIO0=TxDone, DIO2=FhssChangeChannel
fholin 0:2325d1d28df3 958 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK & RFLR_DIOMAPPING1_DIO2_MASK ) | RFLR_DIOMAPPING1_DIO0_01 | RFLR_DIOMAPPING1_DIO2_00 );
fholin 0:2325d1d28df3 959 }
fholin 0:2325d1d28df3 960 else
fholin 0:2325d1d28df3 961 {
fholin 0:2325d1d28df3 962 Write( REG_LR_IRQFLAGSMASK, RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 963 RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 964 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 965 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 966 //RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 967 RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 968 RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL |
fholin 0:2325d1d28df3 969 RFLR_IRQFLAGS_CADDETECTED );
fholin 0:2325d1d28df3 970
fholin 0:2325d1d28df3 971 // DIO0=TxDone
fholin 0:2325d1d28df3 972 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK ) | RFLR_DIOMAPPING1_DIO0_01 );
fholin 0:2325d1d28df3 973 }
fholin 0:2325d1d28df3 974 }
fholin 0:2325d1d28df3 975 break;
fholin 0:2325d1d28df3 976 }
fholin 0:2325d1d28df3 977
fholin 0:2325d1d28df3 978
fholin 0:2325d1d28df3 979 uint8_t registers[] = { 0x01, 0x06, 0x07, 0x08, 0x09, 0x0a, 0x0b, 0x0c, 0x0d, 0x0e, 0x0f, 0x10, 0x11, 0x12, 0x13, 0x014, 0x15, 0x16, 0x17, 0x18, 0x19, 0x1a, 0x1b, 0x1c, 0x1d, 0x1e, 0x1f, 0x20, 0x21, 0x22, 0x23, 0x24, 0x25, 0x26, 0x27,0x33,0x39};
fholin 0:2325d1d28df3 980
fholin 0:2325d1d28df3 981 uint8_t i;
fholin 0:2325d1d28df3 982 for (i = 0; i < sizeof(registers); i++)
fholin 0:2325d1d28df3 983 {
fholin 0:2325d1d28df3 984 // pcsx.printf("registers[%x]", registers[i]);
fholin 0:2325d1d28df3 985 //pcsx.printf(": ");
fholin 0:2325d1d28df3 986 //pcsx.printf("%x\n",Read(registers[i]));
fholin 0:2325d1d28df3 987 }
fholin 0:2325d1d28df3 988
fholin 0:2325d1d28df3 989
fholin 0:2325d1d28df3 990
fholin 0:2325d1d28df3 991 this->settings.State = RF_TX_RUNNING;
fholin 0:2325d1d28df3 992 txTimeoutTimer.attach_us( this, &SX1276::OnTimeoutIrq, timeout );
fholin 0:2325d1d28df3 993 SetOpMode( RF_OPMODE_TRANSMITTER );
fholin 0:2325d1d28df3 994 }
fholin 0:2325d1d28df3 995
fholin 0:2325d1d28df3 996 void SX1276::StartCad( void )
fholin 0:2325d1d28df3 997 {
fholin 0:2325d1d28df3 998 switch( this->settings.Modem )
fholin 0:2325d1d28df3 999 {
fholin 0:2325d1d28df3 1000 case MODEM_FSK:
fholin 0:2325d1d28df3 1001 {
fholin 0:2325d1d28df3 1002
fholin 0:2325d1d28df3 1003 }
fholin 0:2325d1d28df3 1004 break;
fholin 0:2325d1d28df3 1005 case MODEM_LORA:
fholin 0:2325d1d28df3 1006 {
fholin 0:2325d1d28df3 1007 Write( REG_LR_IRQFLAGSMASK, RFLR_IRQFLAGS_RXTIMEOUT |
fholin 0:2325d1d28df3 1008 RFLR_IRQFLAGS_RXDONE |
fholin 0:2325d1d28df3 1009 RFLR_IRQFLAGS_PAYLOADCRCERROR |
fholin 0:2325d1d28df3 1010 RFLR_IRQFLAGS_VALIDHEADER |
fholin 0:2325d1d28df3 1011 RFLR_IRQFLAGS_TXDONE |
fholin 0:2325d1d28df3 1012 //RFLR_IRQFLAGS_CADDONE |
fholin 0:2325d1d28df3 1013 RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL // |
fholin 0:2325d1d28df3 1014 //RFLR_IRQFLAGS_CADDETECTED
fholin 0:2325d1d28df3 1015 );
fholin 0:2325d1d28df3 1016
fholin 0:2325d1d28df3 1017 // DIO3=CADDone
fholin 0:2325d1d28df3 1018 Write( REG_DIOMAPPING1, ( Read( REG_DIOMAPPING1 ) & RFLR_DIOMAPPING1_DIO0_MASK ) | RFLR_DIOMAPPING1_DIO0_00 );
fholin 0:2325d1d28df3 1019
fholin 0:2325d1d28df3 1020 this->settings.State = RF_CAD;
fholin 0:2325d1d28df3 1021 SetOpMode( RFLR_OPMODE_CAD );
fholin 0:2325d1d28df3 1022 }
fholin 0:2325d1d28df3 1023 break;
fholin 0:2325d1d28df3 1024 default:
fholin 0:2325d1d28df3 1025 break;
fholin 0:2325d1d28df3 1026 }
fholin 0:2325d1d28df3 1027 }
fholin 0:2325d1d28df3 1028
fholin 0:2325d1d28df3 1029 int16_t SX1276::GetRssi( RadioModems_t modem )
fholin 0:2325d1d28df3 1030 {
fholin 0:2325d1d28df3 1031 int16_t rssi = 0;
fholin 0:2325d1d28df3 1032
fholin 0:2325d1d28df3 1033 switch( modem )
fholin 0:2325d1d28df3 1034 {
fholin 0:2325d1d28df3 1035 case MODEM_FSK:
fholin 0:2325d1d28df3 1036 rssi = -( Read( REG_RSSIVALUE ) >> 1 );
fholin 0:2325d1d28df3 1037 break;
fholin 0:2325d1d28df3 1038 case MODEM_LORA:
fholin 0:2325d1d28df3 1039 if( this->settings.Channel > RF_MID_BAND_THRESH )
fholin 0:2325d1d28df3 1040 {
fholin 0:2325d1d28df3 1041 rssi = RSSI_OFFSET_HF + Read( REG_LR_RSSIVALUE );
fholin 0:2325d1d28df3 1042 }
fholin 0:2325d1d28df3 1043 else
fholin 0:2325d1d28df3 1044 {
fholin 0:2325d1d28df3 1045 rssi = RSSI_OFFSET_LF + Read( REG_LR_RSSIVALUE );
fholin 0:2325d1d28df3 1046 }
fholin 0:2325d1d28df3 1047 break;
fholin 0:2325d1d28df3 1048 default:
fholin 0:2325d1d28df3 1049 rssi = -1;
fholin 0:2325d1d28df3 1050 break;
fholin 0:2325d1d28df3 1051 }
fholin 0:2325d1d28df3 1052 return rssi;
fholin 0:2325d1d28df3 1053 }
fholin 0:2325d1d28df3 1054
fholin 0:2325d1d28df3 1055 void SX1276::SetOpMode( uint8_t opMode )
fholin 0:2325d1d28df3 1056 {
fholin 0:2325d1d28df3 1057 if( opMode != previousOpMode )
fholin 0:2325d1d28df3 1058 {
fholin 0:2325d1d28df3 1059 previousOpMode = opMode;
fholin 0:2325d1d28df3 1060 if( opMode == RF_OPMODE_SLEEP )
fholin 0:2325d1d28df3 1061 {
fholin 0:2325d1d28df3 1062 SetAntSwLowPower( true );
fholin 0:2325d1d28df3 1063 }
fholin 0:2325d1d28df3 1064 else
fholin 0:2325d1d28df3 1065 {
fholin 0:2325d1d28df3 1066 SetAntSwLowPower( false );
fholin 0:2325d1d28df3 1067 if( opMode == RF_OPMODE_TRANSMITTER )
fholin 0:2325d1d28df3 1068 {
fholin 0:2325d1d28df3 1069 SetAntSw( 1 );
fholin 0:2325d1d28df3 1070 }
fholin 0:2325d1d28df3 1071 else
fholin 0:2325d1d28df3 1072 {
fholin 0:2325d1d28df3 1073 SetAntSw( 0 );
fholin 0:2325d1d28df3 1074 }
fholin 0:2325d1d28df3 1075 }
fholin 0:2325d1d28df3 1076 Write( REG_OPMODE, ( Read( REG_OPMODE ) & RF_OPMODE_MASK ) | opMode );
fholin 0:2325d1d28df3 1077 }
fholin 0:2325d1d28df3 1078 }
fholin 0:2325d1d28df3 1079
fholin 0:2325d1d28df3 1080 void SX1276::SetModem( RadioModems_t modem )
fholin 0:2325d1d28df3 1081 {
fholin 0:2325d1d28df3 1082 if( this->settings.Modem == modem )
fholin 0:2325d1d28df3 1083 {
fholin 0:2325d1d28df3 1084 return;
fholin 0:2325d1d28df3 1085 }
fholin 0:2325d1d28df3 1086
fholin 0:2325d1d28df3 1087 this->settings.Modem = modem;
fholin 0:2325d1d28df3 1088 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1089 {
fholin 0:2325d1d28df3 1090 default:
fholin 0:2325d1d28df3 1091 case MODEM_FSK:
fholin 0:2325d1d28df3 1092 SetOpMode( RF_OPMODE_SLEEP );
fholin 0:2325d1d28df3 1093 Write( REG_OPMODE, ( Read( REG_OPMODE ) & RFLR_OPMODE_LONGRANGEMODE_MASK ) | RFLR_OPMODE_LONGRANGEMODE_OFF );
fholin 0:2325d1d28df3 1094
fholin 0:2325d1d28df3 1095 Write( REG_DIOMAPPING1, 0x00 );
fholin 0:2325d1d28df3 1096 Write( REG_DIOMAPPING2, 0x30 ); // DIO5=ModeReady
fholin 0:2325d1d28df3 1097 break;
fholin 0:2325d1d28df3 1098 case MODEM_LORA:
fholin 0:2325d1d28df3 1099 SetOpMode( RF_OPMODE_SLEEP );
fholin 0:2325d1d28df3 1100 Write( REG_OPMODE, ( Read( REG_OPMODE ) & RFLR_OPMODE_LONGRANGEMODE_MASK ) | RFLR_OPMODE_LONGRANGEMODE_ON );
fholin 0:2325d1d28df3 1101
fholin 0:2325d1d28df3 1102 Write( REG_DIOMAPPING1, 0x00 );
fholin 0:2325d1d28df3 1103 Write( REG_DIOMAPPING2, 0x00 );
fholin 0:2325d1d28df3 1104 break;
fholin 0:2325d1d28df3 1105 }
fholin 0:2325d1d28df3 1106 }
fholin 0:2325d1d28df3 1107
fholin 0:2325d1d28df3 1108 void SX1276::SetMaxPayloadLength( RadioModems_t modem, uint8_t max )
fholin 0:2325d1d28df3 1109 {
fholin 0:2325d1d28df3 1110 this->SetModem( modem );
fholin 0:2325d1d28df3 1111
fholin 0:2325d1d28df3 1112 switch( modem )
fholin 0:2325d1d28df3 1113 {
fholin 0:2325d1d28df3 1114 case MODEM_FSK:
fholin 0:2325d1d28df3 1115 if( this->settings.Fsk.FixLen == false )
fholin 0:2325d1d28df3 1116 {
fholin 0:2325d1d28df3 1117 this->Write( REG_PAYLOADLENGTH, max );
fholin 0:2325d1d28df3 1118 }
fholin 0:2325d1d28df3 1119 break;
fholin 0:2325d1d28df3 1120 case MODEM_LORA:
fholin 0:2325d1d28df3 1121 this->Write( REG_LR_PAYLOADMAXLENGTH, max );
fholin 0:2325d1d28df3 1122 break;
fholin 0:2325d1d28df3 1123 }
fholin 0:2325d1d28df3 1124 }
fholin 0:2325d1d28df3 1125
fholin 0:2325d1d28df3 1126 void SX1276::OnTimeoutIrqtemp( void )
fholin 0:2325d1d28df3 1127 {
fholin 0:2325d1d28df3 1128 // //pcsx.printf("status = %x\n",Read(0x18));
fholin 0:2325d1d28df3 1129 // if (Read(0x18)==0xF)
fholin 0:2325d1d28df3 1130 // {
fholin 0:2325d1d28df3 1131 // rxTimeoutTimer.detach();
fholin 0:2325d1d28df3 1132 // rxTimeoutTimer.attach_us( this, &SX1276::OnTimeoutIrq, 3e6 );
fholin 0:2325d1d28df3 1133 // }
fholin 0:2325d1d28df3 1134 // else
fholin 0:2325d1d28df3 1135 // OnTimeoutIrq();
fholin 0:2325d1d28df3 1136 }
fholin 0:2325d1d28df3 1137
fholin 0:2325d1d28df3 1138 void SX1276::OnTimeoutIrq( void )
fholin 0:2325d1d28df3 1139 {
fholin 0:2325d1d28df3 1140 // //DEBUG_PRINT(("TX timeout func in enter irq flag %d\n", Read(REG_LR_IRQFLAGS));
fholin 0:2325d1d28df3 1141 // Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_TXDONE );
fholin 0:2325d1d28df3 1142 // // DEBUG_PRINT(("TX timeout func in enter irq flag %d\n", Read(REG_LR_IRQFLAGS));
fholin 0:2325d1d28df3 1143 //
fholin 0:2325d1d28df3 1144 // switch( this->settings.State )
fholin 0:2325d1d28df3 1145 // {
fholin 0:2325d1d28df3 1146 // case RF_RX_RUNNING:
fholin 0:2325d1d28df3 1147 // if( this->settings.Modem == MODEM_FSK )
fholin 0:2325d1d28df3 1148 // {
fholin 0:2325d1d28df3 1149 // this->settings.FskPacketHandler.PreambleDetected = false;
fholin 0:2325d1d28df3 1150 // this->settings.FskPacketHandler.SyncWordDetected = false;
fholin 0:2325d1d28df3 1151 // this->settings.FskPacketHandler.NbBytes = 0;
fholin 0:2325d1d28df3 1152 // this->settings.FskPacketHandler.Size = 0;
fholin 0:2325d1d28df3 1153
fholin 0:2325d1d28df3 1154 // // Clear Irqs
fholin 0:2325d1d28df3 1155 // Write( REG_IRQFLAGS1, RF_IRQFLAGS1_RSSI |
fholin 0:2325d1d28df3 1156 // RF_IRQFLAGS1_PREAMBLEDETECT |
fholin 0:2325d1d28df3 1157 // RF_IRQFLAGS1_SYNCADDRESSMATCH );
fholin 0:2325d1d28df3 1158 // Write( REG_IRQFLAGS2, RF_IRQFLAGS2_FIFOOVERRUN );
fholin 0:2325d1d28df3 1159
fholin 0:2325d1d28df3 1160 // if( this->settings.Fsk.RxContinuous == true )
fholin 0:2325d1d28df3 1161 // {
fholin 0:2325d1d28df3 1162 // // Continuous mode restart Rx chain
fholin 0:2325d1d28df3 1163 // Write( REG_RXCONFIG, Read( REG_RXCONFIG ) | RF_RXCONFIG_RESTARTRXWITHOUTPLLLOCK );
fholin 0:2325d1d28df3 1164 // }
fholin 0:2325d1d28df3 1165 // else
fholin 0:2325d1d28df3 1166 // {
fholin 0:2325d1d28df3 1167 // this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1168 // rxTimeoutSyncWord.detach( );
fholin 0:2325d1d28df3 1169 // }
fholin 0:2325d1d28df3 1170 // }
fholin 0:2325d1d28df3 1171 // if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxTimeout != NULL ) )
fholin 0:2325d1d28df3 1172 // {
fholin 0:2325d1d28df3 1173 // this->RadioEvents->RxTimeout( );
fholin 0:2325d1d28df3 1174 // }
fholin 0:2325d1d28df3 1175 // break;
fholin 0:2325d1d28df3 1176 // case RF_TX_RUNNING:
fholin 0:2325d1d28df3 1177 // this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1178 // if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->TxTimeout != NULL ) )
fholin 0:2325d1d28df3 1179 // {
fholin 0:2325d1d28df3 1180 // this->RadioEvents->TxTimeout( );
fholin 0:2325d1d28df3 1181 // }
fholin 0:2325d1d28df3 1182 // break;
fholin 0:2325d1d28df3 1183 // default:
fholin 0:2325d1d28df3 1184 // break;
fholin 0:2325d1d28df3 1185 // }
fholin 0:2325d1d28df3 1186 }
fholin 0:2325d1d28df3 1187
fholin 0:2325d1d28df3 1188 void SX1276::OnDio0Irq( void )
fholin 0:2325d1d28df3 1189 {
fholin 0:2325d1d28df3 1190 volatile uint8_t irqFlags = 0;
fholin 0:2325d1d28df3 1191 //pcsx.printf("TX interrupt func in enter irq flag %d\n", Read(REG_LR_IRQFLAGS));
fholin 0:2325d1d28df3 1192 switch( this->settings.State )
fholin 0:2325d1d28df3 1193 {
fholin 0:2325d1d28df3 1194 case RF_RX_RUNNING:
fholin 0:2325d1d28df3 1195 //TimerStop( &RxTimeoutTimer );
fholin 0:2325d1d28df3 1196 // RxDone interrupt
fholin 0:2325d1d28df3 1197 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1198 {
fholin 0:2325d1d28df3 1199 case MODEM_FSK:
fholin 0:2325d1d28df3 1200 if( this->settings.Fsk.CrcOn == true )
fholin 0:2325d1d28df3 1201 {
fholin 0:2325d1d28df3 1202 irqFlags = Read( REG_IRQFLAGS2 );
fholin 0:2325d1d28df3 1203 if( ( irqFlags & RF_IRQFLAGS2_CRCOK ) != RF_IRQFLAGS2_CRCOK )
fholin 0:2325d1d28df3 1204 {
fholin 0:2325d1d28df3 1205 // Clear Irqs
fholin 0:2325d1d28df3 1206 Write( REG_IRQFLAGS1, RF_IRQFLAGS1_RSSI |
fholin 0:2325d1d28df3 1207 RF_IRQFLAGS1_PREAMBLEDETECT |
fholin 0:2325d1d28df3 1208 RF_IRQFLAGS1_SYNCADDRESSMATCH );
fholin 0:2325d1d28df3 1209 Write( REG_IRQFLAGS2, RF_IRQFLAGS2_FIFOOVERRUN );
fholin 0:2325d1d28df3 1210
fholin 0:2325d1d28df3 1211 if( this->settings.Fsk.RxContinuous == false )
fholin 0:2325d1d28df3 1212 {
fholin 0:2325d1d28df3 1213 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1214 rxTimeoutSyncWord.attach_us( this, &SX1276::OnTimeoutIrq, ( 8.0 * ( this->settings.Fsk.PreambleLen +
fholin 0:2325d1d28df3 1215 ( ( Read( REG_SYNCCONFIG ) &
fholin 0:2325d1d28df3 1216 ~RF_SYNCCONFIG_SYNCSIZE_MASK ) +
fholin 0:2325d1d28df3 1217 1.0 ) + 10.0 ) /
fholin 0:2325d1d28df3 1218 ( double )this->settings.Fsk.Datarate ) * 1e6 ) ;
fholin 0:2325d1d28df3 1219 }
fholin 0:2325d1d28df3 1220 else
fholin 0:2325d1d28df3 1221 {
fholin 0:2325d1d28df3 1222 // Continuous mode restart Rx chain
fholin 0:2325d1d28df3 1223 Write( REG_RXCONFIG, Read( REG_RXCONFIG ) | RF_RXCONFIG_RESTARTRXWITHOUTPLLLOCK );
fholin 0:2325d1d28df3 1224 }
fholin 0:2325d1d28df3 1225 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1226
fholin 0:2325d1d28df3 1227 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxError != NULL ) )
fholin 0:2325d1d28df3 1228 {
fholin 0:2325d1d28df3 1229 this->RadioEvents->RxError( );
fholin 0:2325d1d28df3 1230 }
fholin 0:2325d1d28df3 1231 this->settings.FskPacketHandler.PreambleDetected = false;
fholin 0:2325d1d28df3 1232 this->settings.FskPacketHandler.SyncWordDetected = false;
fholin 0:2325d1d28df3 1233 this->settings.FskPacketHandler.NbBytes = 0;
fholin 0:2325d1d28df3 1234 this->settings.FskPacketHandler.Size = 0;
fholin 0:2325d1d28df3 1235 break;
fholin 0:2325d1d28df3 1236 }
fholin 0:2325d1d28df3 1237 }
fholin 0:2325d1d28df3 1238
fholin 0:2325d1d28df3 1239 // Read received packet size
fholin 0:2325d1d28df3 1240 if( ( this->settings.FskPacketHandler.Size == 0 ) && ( this->settings.FskPacketHandler.NbBytes == 0 ) )
fholin 0:2325d1d28df3 1241 {
fholin 0:2325d1d28df3 1242 if( this->settings.Fsk.FixLen == false )
fholin 0:2325d1d28df3 1243 {
fholin 0:2325d1d28df3 1244 ReadFifo( ( uint8_t* )&this->settings.FskPacketHandler.Size, 1 );
fholin 0:2325d1d28df3 1245 }
fholin 0:2325d1d28df3 1246 else
fholin 0:2325d1d28df3 1247 {
fholin 0:2325d1d28df3 1248 this->settings.FskPacketHandler.Size = Read( REG_PAYLOADLENGTH );
fholin 0:2325d1d28df3 1249 }
fholin 0:2325d1d28df3 1250 ReadFifo( rxBuffer + this->settings.FskPacketHandler.NbBytes, this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1251 this->settings.FskPacketHandler.NbBytes += ( this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1252 }
fholin 0:2325d1d28df3 1253 else
fholin 0:2325d1d28df3 1254 {
fholin 0:2325d1d28df3 1255 ReadFifo( rxBuffer + this->settings.FskPacketHandler.NbBytes, this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1256 this->settings.FskPacketHandler.NbBytes += ( this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1257 }
fholin 0:2325d1d28df3 1258
fholin 0:2325d1d28df3 1259 if( this->settings.Fsk.RxContinuous == false )
fholin 0:2325d1d28df3 1260 {
fholin 0:2325d1d28df3 1261 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1262 rxTimeoutSyncWord.attach_us( this, &SX1276::OnTimeoutIrq, ( 8.0 * ( this->settings.Fsk.PreambleLen +
fholin 0:2325d1d28df3 1263 ( ( Read( REG_SYNCCONFIG ) &
fholin 0:2325d1d28df3 1264 ~RF_SYNCCONFIG_SYNCSIZE_MASK ) +
fholin 0:2325d1d28df3 1265 1.0 ) + 10.0 ) /
fholin 0:2325d1d28df3 1266 ( double )this->settings.Fsk.Datarate ) * 1e6 ) ;
fholin 0:2325d1d28df3 1267 }
fholin 0:2325d1d28df3 1268 else
fholin 0:2325d1d28df3 1269 {
fholin 0:2325d1d28df3 1270 // Continuous mode restart Rx chain
fholin 0:2325d1d28df3 1271 Write( REG_RXCONFIG, Read( REG_RXCONFIG ) | RF_RXCONFIG_RESTARTRXWITHOUTPLLLOCK );
fholin 0:2325d1d28df3 1272 }
fholin 0:2325d1d28df3 1273 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1274
fholin 0:2325d1d28df3 1275 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxDone != NULL ) )
fholin 0:2325d1d28df3 1276 {
fholin 0:2325d1d28df3 1277 this->RadioEvents->RxDone( rxBuffer, this->settings.FskPacketHandler.Size, this->settings.FskPacketHandler.RssiValue, 0 );
fholin 0:2325d1d28df3 1278 }
fholin 0:2325d1d28df3 1279 this->settings.FskPacketHandler.PreambleDetected = false;
fholin 0:2325d1d28df3 1280 this->settings.FskPacketHandler.SyncWordDetected = false;
fholin 0:2325d1d28df3 1281 this->settings.FskPacketHandler.NbBytes = 0;
fholin 0:2325d1d28df3 1282 this->settings.FskPacketHandler.Size = 0;
fholin 0:2325d1d28df3 1283 break;
fholin 0:2325d1d28df3 1284 case MODEM_LORA:
fholin 0:2325d1d28df3 1285 {
fholin 0:2325d1d28df3 1286 int8_t snr = 0;
fholin 1:eda561b01daf 1287 //pcsx.printf("RX interrupt func in enter irq flag %d\n", Read(REG_LR_IRQFLAGS));
fholin 0:2325d1d28df3 1288 // Clear Irq
fholin 0:2325d1d28df3 1289 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_RXDONE );
fholin 0:2325d1d28df3 1290
fholin 0:2325d1d28df3 1291 irqFlags = Read( REG_LR_IRQFLAGS );
fholin 0:2325d1d28df3 1292 if( ( irqFlags & RFLR_IRQFLAGS_PAYLOADCRCERROR_MASK ) == RFLR_IRQFLAGS_PAYLOADCRCERROR )
fholin 0:2325d1d28df3 1293 {
fholin 0:2325d1d28df3 1294 // Clear Irq
fholin 0:2325d1d28df3 1295 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_PAYLOADCRCERROR );
fholin 0:2325d1d28df3 1296
fholin 0:2325d1d28df3 1297 if( this->settings.LoRa.RxContinuous == false )
fholin 0:2325d1d28df3 1298 {
fholin 0:2325d1d28df3 1299 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1300 }
fholin 0:2325d1d28df3 1301 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1302
fholin 0:2325d1d28df3 1303 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxError != NULL ) )
fholin 0:2325d1d28df3 1304 {
fholin 0:2325d1d28df3 1305 this->RadioEvents->RxError( );
fholin 0:2325d1d28df3 1306 }
fholin 0:2325d1d28df3 1307 break;
fholin 0:2325d1d28df3 1308 }
fholin 0:2325d1d28df3 1309
fholin 0:2325d1d28df3 1310 this->settings.LoRaPacketHandler.SnrValue = Read( REG_LR_PKTSNRVALUE );
fholin 0:2325d1d28df3 1311 if( this->settings.LoRaPacketHandler.SnrValue & 0x80 ) // The SNR sign bit is 1
fholin 0:2325d1d28df3 1312 {
fholin 0:2325d1d28df3 1313 // Invert and divide by 4
fholin 0:2325d1d28df3 1314 snr = ( ( ~this->settings.LoRaPacketHandler.SnrValue + 1 ) & 0xFF ) >> 2;
fholin 0:2325d1d28df3 1315 snr = -snr;
fholin 0:2325d1d28df3 1316 }
fholin 0:2325d1d28df3 1317 else
fholin 0:2325d1d28df3 1318 {
fholin 0:2325d1d28df3 1319 // Divide by 4
fholin 0:2325d1d28df3 1320 snr = ( this->settings.LoRaPacketHandler.SnrValue & 0xFF ) >> 2;
fholin 0:2325d1d28df3 1321 }
fholin 0:2325d1d28df3 1322
fholin 0:2325d1d28df3 1323 int16_t rssi = Read( REG_LR_PKTRSSIVALUE );
fholin 0:2325d1d28df3 1324 if( snr < 0 )
fholin 0:2325d1d28df3 1325 {
fholin 0:2325d1d28df3 1326 if( this->settings.Channel > RF_MID_BAND_THRESH )
fholin 0:2325d1d28df3 1327 {
fholin 0:2325d1d28df3 1328 this->settings.LoRaPacketHandler.RssiValue = RSSI_OFFSET_HF + rssi + ( rssi >> 4 ) +
fholin 0:2325d1d28df3 1329 snr;
fholin 0:2325d1d28df3 1330 }
fholin 0:2325d1d28df3 1331 else
fholin 0:2325d1d28df3 1332 {
fholin 0:2325d1d28df3 1333 this->settings.LoRaPacketHandler.RssiValue = RSSI_OFFSET_LF + rssi + ( rssi >> 4 ) +
fholin 0:2325d1d28df3 1334 snr;
fholin 0:2325d1d28df3 1335 }
fholin 0:2325d1d28df3 1336 }
fholin 0:2325d1d28df3 1337 else
fholin 0:2325d1d28df3 1338 {
fholin 0:2325d1d28df3 1339 if( this->settings.Channel > RF_MID_BAND_THRESH )
fholin 0:2325d1d28df3 1340 {
fholin 0:2325d1d28df3 1341 this->settings.LoRaPacketHandler.RssiValue = RSSI_OFFSET_HF + rssi + ( rssi >> 4 );
fholin 0:2325d1d28df3 1342 }
fholin 0:2325d1d28df3 1343 else
fholin 0:2325d1d28df3 1344 {
fholin 0:2325d1d28df3 1345 this->settings.LoRaPacketHandler.RssiValue = RSSI_OFFSET_LF + rssi + ( rssi >> 4 );
fholin 0:2325d1d28df3 1346 }
fholin 0:2325d1d28df3 1347 }
fholin 0:2325d1d28df3 1348
fholin 0:2325d1d28df3 1349 this->settings.LoRaPacketHandler.Size = Read( REG_LR_RXNBBYTES );
fholin 0:2325d1d28df3 1350 ReadFifo( rxBuffer, this->settings.LoRaPacketHandler.Size );
fholin 0:2325d1d28df3 1351
fholin 0:2325d1d28df3 1352 if( this->settings.LoRa.RxContinuous == false )
fholin 0:2325d1d28df3 1353 {
fholin 0:2325d1d28df3 1354 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1355 }
fholin 0:2325d1d28df3 1356 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1357
fholin 0:2325d1d28df3 1358 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxDone != NULL ) )
fholin 0:2325d1d28df3 1359 {
fholin 0:2325d1d28df3 1360 this->RadioEvents->RxDone( rxBuffer, this->settings.LoRaPacketHandler.Size, this->settings.LoRaPacketHandler.RssiValue, this->settings.LoRaPacketHandler.SnrValue );
fholin 0:2325d1d28df3 1361 }
fholin 0:2325d1d28df3 1362 }
fholin 0:2325d1d28df3 1363 break;
fholin 0:2325d1d28df3 1364 default:
fholin 0:2325d1d28df3 1365 break;
fholin 0:2325d1d28df3 1366 }
fholin 0:2325d1d28df3 1367 break;
fholin 0:2325d1d28df3 1368 case RF_TX_RUNNING:
fholin 0:2325d1d28df3 1369 txTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1370 // TxDone interrupt
fholin 0:2325d1d28df3 1371 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1372 {
fholin 0:2325d1d28df3 1373 case MODEM_LORA:
fholin 0:2325d1d28df3 1374 // Clear Irq
fholin 0:2325d1d28df3 1375 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_TXDONE );
fholin 0:2325d1d28df3 1376 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->TxDone != NULL ) )
fholin 0:2325d1d28df3 1377 {
fholin 0:2325d1d28df3 1378 this->RadioEvents->TxDone( );
fholin 0:2325d1d28df3 1379 }
fholin 0:2325d1d28df3 1380 case MODEM_FSK:
fholin 0:2325d1d28df3 1381 default:
fholin 0:2325d1d28df3 1382 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1383 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->TxDone != NULL ) )
fholin 0:2325d1d28df3 1384 {
fholin 0:2325d1d28df3 1385 this->RadioEvents->TxDone( );
fholin 0:2325d1d28df3 1386 }
fholin 0:2325d1d28df3 1387 break;
fholin 0:2325d1d28df3 1388 }
fholin 0:2325d1d28df3 1389 break;
fholin 0:2325d1d28df3 1390 default:
fholin 0:2325d1d28df3 1391
fholin 0:2325d1d28df3 1392 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->TxDone != NULL ) )
fholin 0:2325d1d28df3 1393 {
fholin 0:2325d1d28df3 1394 this->RadioEvents->TxDone( );
fholin 0:2325d1d28df3 1395 }
fholin 0:2325d1d28df3 1396 break;
fholin 0:2325d1d28df3 1397 }
fholin 0:2325d1d28df3 1398 }
fholin 0:2325d1d28df3 1399
fholin 0:2325d1d28df3 1400 void SX1276::OnDio1Irq( void )
fholin 0:2325d1d28df3 1401 {
fholin 0:2325d1d28df3 1402 switch( this->settings.State )
fholin 0:2325d1d28df3 1403 {
fholin 0:2325d1d28df3 1404 case RF_RX_RUNNING:
fholin 0:2325d1d28df3 1405 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1406 {
fholin 0:2325d1d28df3 1407 case MODEM_FSK:
fholin 0:2325d1d28df3 1408 // FifoLevel interrupt
fholin 0:2325d1d28df3 1409 // Read received packet size
fholin 0:2325d1d28df3 1410 if( ( this->settings.FskPacketHandler.Size == 0 ) && ( this->settings.FskPacketHandler.NbBytes == 0 ) )
fholin 0:2325d1d28df3 1411 {
fholin 0:2325d1d28df3 1412 if( this->settings.Fsk.FixLen == false )
fholin 0:2325d1d28df3 1413 {
fholin 0:2325d1d28df3 1414 ReadFifo( ( uint8_t* )&this->settings.FskPacketHandler.Size, 1 );
fholin 0:2325d1d28df3 1415 }
fholin 0:2325d1d28df3 1416 else
fholin 0:2325d1d28df3 1417 {
fholin 0:2325d1d28df3 1418 this->settings.FskPacketHandler.Size = Read( REG_PAYLOADLENGTH );
fholin 0:2325d1d28df3 1419 }
fholin 0:2325d1d28df3 1420 }
fholin 0:2325d1d28df3 1421
fholin 0:2325d1d28df3 1422 if( ( this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes ) > this->settings.FskPacketHandler.FifoThresh )
fholin 0:2325d1d28df3 1423 {
fholin 0:2325d1d28df3 1424 ReadFifo( ( rxBuffer + this->settings.FskPacketHandler.NbBytes ), this->settings.FskPacketHandler.FifoThresh );
fholin 0:2325d1d28df3 1425 this->settings.FskPacketHandler.NbBytes += this->settings.FskPacketHandler.FifoThresh;
fholin 0:2325d1d28df3 1426 }
fholin 0:2325d1d28df3 1427 else
fholin 0:2325d1d28df3 1428 {
fholin 0:2325d1d28df3 1429 ReadFifo( ( rxBuffer + this->settings.FskPacketHandler.NbBytes ), this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1430 this->settings.FskPacketHandler.NbBytes += ( this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1431 }
fholin 0:2325d1d28df3 1432 break;
fholin 0:2325d1d28df3 1433 case MODEM_LORA:
fholin 0:2325d1d28df3 1434 // Sync time out
fholin 0:2325d1d28df3 1435 rxTimeoutTimer.detach( );
fholin 0:2325d1d28df3 1436 this->settings.State = RF_IDLE;
fholin 0:2325d1d28df3 1437 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->RxTimeout != NULL ) )
fholin 0:2325d1d28df3 1438 {
fholin 0:2325d1d28df3 1439 this->RadioEvents->RxTimeout( );
fholin 0:2325d1d28df3 1440 }
fholin 0:2325d1d28df3 1441 break;
fholin 0:2325d1d28df3 1442 default:
fholin 0:2325d1d28df3 1443 break;
fholin 0:2325d1d28df3 1444 }
fholin 0:2325d1d28df3 1445 break;
fholin 0:2325d1d28df3 1446 case RF_TX_RUNNING:
fholin 0:2325d1d28df3 1447 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1448 {
fholin 0:2325d1d28df3 1449 case MODEM_FSK:
fholin 0:2325d1d28df3 1450 // FifoLevel interrupt
fholin 0:2325d1d28df3 1451 if( ( this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes ) > this->settings.FskPacketHandler.ChunkSize )
fholin 0:2325d1d28df3 1452 {
fholin 0:2325d1d28df3 1453 WriteFifo( ( rxBuffer + this->settings.FskPacketHandler.NbBytes ), this->settings.FskPacketHandler.ChunkSize );
fholin 0:2325d1d28df3 1454 this->settings.FskPacketHandler.NbBytes += this->settings.FskPacketHandler.ChunkSize;
fholin 0:2325d1d28df3 1455 }
fholin 0:2325d1d28df3 1456 else
fholin 0:2325d1d28df3 1457 {
fholin 0:2325d1d28df3 1458 // Write the last chunk of data
fholin 0:2325d1d28df3 1459 WriteFifo( rxBuffer + this->settings.FskPacketHandler.NbBytes, this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes );
fholin 0:2325d1d28df3 1460 this->settings.FskPacketHandler.NbBytes += this->settings.FskPacketHandler.Size - this->settings.FskPacketHandler.NbBytes;
fholin 0:2325d1d28df3 1461 }
fholin 0:2325d1d28df3 1462 break;
fholin 0:2325d1d28df3 1463 case MODEM_LORA:
fholin 0:2325d1d28df3 1464 break;
fholin 0:2325d1d28df3 1465 default:
fholin 0:2325d1d28df3 1466 break;
fholin 0:2325d1d28df3 1467 }
fholin 0:2325d1d28df3 1468 break;
fholin 0:2325d1d28df3 1469 default:
fholin 0:2325d1d28df3 1470 break;
fholin 0:2325d1d28df3 1471 }
fholin 0:2325d1d28df3 1472 }
fholin 0:2325d1d28df3 1473
fholin 0:2325d1d28df3 1474 void SX1276::OnDio2Irq( void )
fholin 0:2325d1d28df3 1475 {
fholin 0:2325d1d28df3 1476 switch( this->settings.State )
fholin 0:2325d1d28df3 1477 {
fholin 0:2325d1d28df3 1478 case RF_RX_RUNNING:
fholin 0:2325d1d28df3 1479 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1480 {
fholin 0:2325d1d28df3 1481 case MODEM_FSK:
fholin 0:2325d1d28df3 1482 if( ( this->settings.FskPacketHandler.PreambleDetected == true ) && ( this->settings.FskPacketHandler.SyncWordDetected == false ) )
fholin 0:2325d1d28df3 1483 {
fholin 0:2325d1d28df3 1484 rxTimeoutSyncWord.detach( );
fholin 0:2325d1d28df3 1485
fholin 0:2325d1d28df3 1486 this->settings.FskPacketHandler.SyncWordDetected = true;
fholin 0:2325d1d28df3 1487
fholin 0:2325d1d28df3 1488 this->settings.FskPacketHandler.RssiValue = -( Read( REG_RSSIVALUE ) >> 1 );
fholin 0:2325d1d28df3 1489
fholin 0:2325d1d28df3 1490 this->settings.FskPacketHandler.AfcValue = ( int32_t )( double )( ( ( uint16_t )Read( REG_AFCMSB ) << 8 ) |
fholin 0:2325d1d28df3 1491 ( uint16_t )Read( REG_AFCLSB ) ) *
fholin 0:2325d1d28df3 1492 ( double )FREQ_STEP;
fholin 0:2325d1d28df3 1493 this->settings.FskPacketHandler.RxGain = ( Read( REG_LNA ) >> 5 ) & 0x07;
fholin 0:2325d1d28df3 1494 }
fholin 0:2325d1d28df3 1495 break;
fholin 0:2325d1d28df3 1496 case MODEM_LORA:
fholin 0:2325d1d28df3 1497 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 1498 {
fholin 0:2325d1d28df3 1499 // Clear Irq
fholin 0:2325d1d28df3 1500 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL );
fholin 0:2325d1d28df3 1501
fholin 0:2325d1d28df3 1502 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->FhssChangeChannel != NULL ) )
fholin 0:2325d1d28df3 1503 {
fholin 0:2325d1d28df3 1504 this->RadioEvents->FhssChangeChannel( ( Read( REG_LR_HOPCHANNEL ) & RFLR_HOPCHANNEL_CHANNEL_MASK ) );
fholin 0:2325d1d28df3 1505 }
fholin 0:2325d1d28df3 1506 }
fholin 0:2325d1d28df3 1507 break;
fholin 0:2325d1d28df3 1508 default:
fholin 0:2325d1d28df3 1509 break;
fholin 0:2325d1d28df3 1510 }
fholin 0:2325d1d28df3 1511 break;
fholin 0:2325d1d28df3 1512 case RF_TX_RUNNING:
fholin 0:2325d1d28df3 1513 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1514 {
fholin 0:2325d1d28df3 1515 case MODEM_FSK:
fholin 0:2325d1d28df3 1516 break;
fholin 0:2325d1d28df3 1517 case MODEM_LORA:
fholin 0:2325d1d28df3 1518 if( this->settings.LoRa.FreqHopOn == true )
fholin 0:2325d1d28df3 1519 {
fholin 0:2325d1d28df3 1520 // Clear Irq
fholin 0:2325d1d28df3 1521 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_FHSSCHANGEDCHANNEL );
fholin 0:2325d1d28df3 1522
fholin 0:2325d1d28df3 1523 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->FhssChangeChannel != NULL ) )
fholin 0:2325d1d28df3 1524 {
fholin 0:2325d1d28df3 1525 this->RadioEvents->FhssChangeChannel( ( Read( REG_LR_HOPCHANNEL ) & RFLR_HOPCHANNEL_CHANNEL_MASK ) );
fholin 0:2325d1d28df3 1526 }
fholin 0:2325d1d28df3 1527 }
fholin 0:2325d1d28df3 1528 break;
fholin 0:2325d1d28df3 1529 default:
fholin 0:2325d1d28df3 1530 break;
fholin 0:2325d1d28df3 1531 }
fholin 0:2325d1d28df3 1532 break;
fholin 0:2325d1d28df3 1533 default:
fholin 0:2325d1d28df3 1534 break;
fholin 0:2325d1d28df3 1535 }
fholin 0:2325d1d28df3 1536 }
fholin 0:2325d1d28df3 1537
fholin 0:2325d1d28df3 1538 void SX1276::OnDio3Irq( void )
fholin 0:2325d1d28df3 1539 {
fholin 0:2325d1d28df3 1540 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1541 {
fholin 0:2325d1d28df3 1542 case MODEM_FSK:
fholin 0:2325d1d28df3 1543 break;
fholin 0:2325d1d28df3 1544 case MODEM_LORA:
fholin 0:2325d1d28df3 1545 if( ( Read( REG_LR_IRQFLAGS ) & RFLR_IRQFLAGS_CADDETECTED ) == RFLR_IRQFLAGS_CADDETECTED )
fholin 0:2325d1d28df3 1546 {
fholin 0:2325d1d28df3 1547 // Clear Irq
fholin 0:2325d1d28df3 1548 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_CADDETECTED | RFLR_IRQFLAGS_CADDONE );
fholin 0:2325d1d28df3 1549 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->CadDone != NULL ) )
fholin 0:2325d1d28df3 1550 {
fholin 0:2325d1d28df3 1551 this->RadioEvents->CadDone( true );
fholin 0:2325d1d28df3 1552 }
fholin 0:2325d1d28df3 1553 }
fholin 0:2325d1d28df3 1554 else
fholin 0:2325d1d28df3 1555 {
fholin 0:2325d1d28df3 1556 // Clear Irq
fholin 0:2325d1d28df3 1557 Write( REG_LR_IRQFLAGS, RFLR_IRQFLAGS_CADDONE );
fholin 0:2325d1d28df3 1558 if( ( this->RadioEvents != NULL ) && ( this->RadioEvents->CadDone != NULL ) )
fholin 0:2325d1d28df3 1559 {
fholin 0:2325d1d28df3 1560 this->RadioEvents->CadDone( false );
fholin 0:2325d1d28df3 1561 }
fholin 0:2325d1d28df3 1562 }
fholin 0:2325d1d28df3 1563 break;
fholin 0:2325d1d28df3 1564 default:
fholin 0:2325d1d28df3 1565 break;
fholin 0:2325d1d28df3 1566 }
fholin 0:2325d1d28df3 1567 }
fholin 0:2325d1d28df3 1568
fholin 0:2325d1d28df3 1569 void SX1276::OnDio4Irq( void )
fholin 0:2325d1d28df3 1570 {
fholin 0:2325d1d28df3 1571 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1572 {
fholin 0:2325d1d28df3 1573 case MODEM_FSK:
fholin 0:2325d1d28df3 1574 {
fholin 0:2325d1d28df3 1575 if( this->settings.FskPacketHandler.PreambleDetected == false )
fholin 0:2325d1d28df3 1576 {
fholin 0:2325d1d28df3 1577 this->settings.FskPacketHandler.PreambleDetected = true;
fholin 0:2325d1d28df3 1578 }
fholin 0:2325d1d28df3 1579 }
fholin 0:2325d1d28df3 1580 break;
fholin 0:2325d1d28df3 1581 case MODEM_LORA:
fholin 0:2325d1d28df3 1582 break;
fholin 0:2325d1d28df3 1583 default:
fholin 0:2325d1d28df3 1584 break;
fholin 0:2325d1d28df3 1585 }
fholin 0:2325d1d28df3 1586 }
fholin 0:2325d1d28df3 1587
fholin 0:2325d1d28df3 1588 void SX1276::OnDio5Irq( void )
fholin 0:2325d1d28df3 1589 {
fholin 0:2325d1d28df3 1590 switch( this->settings.Modem )
fholin 0:2325d1d28df3 1591 {
fholin 0:2325d1d28df3 1592 case MODEM_FSK:
fholin 0:2325d1d28df3 1593 break;
fholin 0:2325d1d28df3 1594 case MODEM_LORA:
fholin 0:2325d1d28df3 1595 break;
fholin 0:2325d1d28df3 1596 default:
fholin 0:2325d1d28df3 1597 break;
fholin 0:2325d1d28df3 1598 }
fholin 0:2325d1d28df3 1599 }