Tux Leon / mbed-dev

mbed library sources. Supersedes mbed-src.

Fork of mbed-dev by mbed official

targets/TARGET_STM/TARGET_STM32L4/device/stm32l4xx_ll_bus.h@181:96ed750bd169, 2018-01-17 (annotated)

Committer:
Anna Bridge
Date:
Wed Jan 17 15:23:54 2018 +0000
Revision:
181:96ed750bd169
Parent:
167:e84263d55307 
mbed-dev libray. Release version 158

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /**
<> 144:ef7eb2e8f9f7 2 ******************************************************************************
<> 144:ef7eb2e8f9f7 3 * @file stm32l4xx_ll_bus.h
<> 144:ef7eb2e8f9f7 4 * @author MCD Application Team
AnnaBridge 167:e84263d55307 5 * @version V1.7.1
AnnaBridge 167:e84263d55307 6 * @date 21-April-2017
<> 144:ef7eb2e8f9f7 7 * @brief Header file of BUS LL module.
<> 144:ef7eb2e8f9f7 8
<> 144:ef7eb2e8f9f7 9 @verbatim
<> 144:ef7eb2e8f9f7 10 ##### RCC Limitations #####
<> 144:ef7eb2e8f9f7 11 ==============================================================================
<> 144:ef7eb2e8f9f7 12 [..]
<> 144:ef7eb2e8f9f7 13 A delay between an RCC peripheral clock enable and the effective peripheral
<> 144:ef7eb2e8f9f7 14 enabling should be taken into account in order to manage the peripheral read/write
<> 144:ef7eb2e8f9f7 15 from/to registers.
<> 144:ef7eb2e8f9f7 16 (+) This delay depends on the peripheral mapping.
<> 144:ef7eb2e8f9f7 17 (++) AHB & APB peripherals, 1 dummy read is necessary
<> 144:ef7eb2e8f9f7 18
<> 144:ef7eb2e8f9f7 19 [..]
<> 144:ef7eb2e8f9f7 20 Workarounds:
<> 144:ef7eb2e8f9f7 21 (#) For AHB & APB peripherals, a dummy read to the peripheral register has been
<> 144:ef7eb2e8f9f7 22 inserted in each LL_{BUS}_GRP{x}_EnableClock() function.
<> 144:ef7eb2e8f9f7 23
<> 144:ef7eb2e8f9f7 24 @endverbatim
<> 144:ef7eb2e8f9f7 25 ******************************************************************************
<> 144:ef7eb2e8f9f7 26 * @attention
<> 144:ef7eb2e8f9f7 27 *
AnnaBridge 167:e84263d55307 28 * <h2><center>&copy; COPYRIGHT(c) 2017 STMicroelectronics</center></h2>
<> 144:ef7eb2e8f9f7 29 *
<> 144:ef7eb2e8f9f7 30 * Redistribution and use in source and binary forms, with or without modification,
<> 144:ef7eb2e8f9f7 31 * are permitted provided that the following conditions are met:
<> 144:ef7eb2e8f9f7 32 * 1. Redistributions of source code must retain the above copyright notice,
<> 144:ef7eb2e8f9f7 33 * this list of conditions and the following disclaimer.
<> 144:ef7eb2e8f9f7 34 * 2. Redistributions in binary form must reproduce the above copyright notice,
<> 144:ef7eb2e8f9f7 35 * this list of conditions and the following disclaimer in the documentation
<> 144:ef7eb2e8f9f7 36 * and/or other materials provided with the distribution.
<> 144:ef7eb2e8f9f7 37 * 3. Neither the name of STMicroelectronics nor the names of its contributors
<> 144:ef7eb2e8f9f7 38 * may be used to endorse or promote products derived from this software
<> 144:ef7eb2e8f9f7 39 * without specific prior written permission.
<> 144:ef7eb2e8f9f7 40 *
<> 144:ef7eb2e8f9f7 41 * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
<> 144:ef7eb2e8f9f7 42 * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
<> 144:ef7eb2e8f9f7 43 * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<> 144:ef7eb2e8f9f7 44 * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
<> 144:ef7eb2e8f9f7 45 * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
<> 144:ef7eb2e8f9f7 46 * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
<> 144:ef7eb2e8f9f7 47 * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
<> 144:ef7eb2e8f9f7 48 * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
<> 144:ef7eb2e8f9f7 49 * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
<> 144:ef7eb2e8f9f7 50 * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<> 144:ef7eb2e8f9f7 51 *
<> 144:ef7eb2e8f9f7 52 ******************************************************************************
<> 144:ef7eb2e8f9f7 53 */
<> 144:ef7eb2e8f9f7 54
<> 144:ef7eb2e8f9f7 55 /* Define to prevent recursive inclusion -------------------------------------*/
<> 144:ef7eb2e8f9f7 56 #ifndef __STM32L4xx_LL_BUS_H
<> 144:ef7eb2e8f9f7 57 #define __STM32L4xx_LL_BUS_H
<> 144:ef7eb2e8f9f7 58
<> 144:ef7eb2e8f9f7 59 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 60 extern "C" {
<> 144:ef7eb2e8f9f7 61 #endif
<> 144:ef7eb2e8f9f7 62
<> 144:ef7eb2e8f9f7 63 /* Includes ------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 64 #include "stm32l4xx.h"
<> 144:ef7eb2e8f9f7 65
<> 144:ef7eb2e8f9f7 66 /** @addtogroup STM32L4xx_LL_Driver
<> 144:ef7eb2e8f9f7 67 * @{
<> 144:ef7eb2e8f9f7 68 */
<> 144:ef7eb2e8f9f7 69
<> 144:ef7eb2e8f9f7 70 #if defined(RCC)
<> 144:ef7eb2e8f9f7 71
<> 144:ef7eb2e8f9f7 72 /** @defgroup BUS_LL BUS
<> 144:ef7eb2e8f9f7 73 * @{
<> 144:ef7eb2e8f9f7 74 */
<> 144:ef7eb2e8f9f7 75
<> 144:ef7eb2e8f9f7 76 /* Private types -------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 77 /* Private variables ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 78
<> 144:ef7eb2e8f9f7 79 /* Private constants ---------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 80
<> 144:ef7eb2e8f9f7 81 /* Private macros ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 82
<> 144:ef7eb2e8f9f7 83 /* Exported types ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 84 /* Exported constants --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 85 /** @defgroup BUS_LL_Exported_Constants BUS Exported Constants
<> 144:ef7eb2e8f9f7 86 * @{
<> 144:ef7eb2e8f9f7 87 */
<> 144:ef7eb2e8f9f7 88
<> 144:ef7eb2e8f9f7 89 /** @defgroup BUS_LL_EC_AHB1_GRP1_PERIPH AHB1 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 90 * @{
<> 144:ef7eb2e8f9f7 91 */
AnnaBridge 167:e84263d55307 92 #define LL_AHB1_GRP1_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 93 #define LL_AHB1_GRP1_PERIPH_DMA1 RCC_AHB1ENR_DMA1EN
<> 144:ef7eb2e8f9f7 94 #define LL_AHB1_GRP1_PERIPH_DMA2 RCC_AHB1ENR_DMA2EN
<> 144:ef7eb2e8f9f7 95 #define LL_AHB1_GRP1_PERIPH_FLASH RCC_AHB1ENR_FLASHEN
<> 144:ef7eb2e8f9f7 96 #define LL_AHB1_GRP1_PERIPH_CRC RCC_AHB1ENR_CRCEN
<> 144:ef7eb2e8f9f7 97 #define LL_AHB1_GRP1_PERIPH_TSC RCC_AHB1ENR_TSCEN
AnnaBridge 167:e84263d55307 98 #if defined(DMA2D)
AnnaBridge 167:e84263d55307 99 #define LL_AHB1_GRP1_PERIPH_DMA2D RCC_AHB1ENR_DMA2DEN
AnnaBridge 167:e84263d55307 100 #endif /* DMA2D */
<> 144:ef7eb2e8f9f7 101 #define LL_AHB1_GRP1_PERIPH_SRAM1 RCC_AHB1SMENR_SRAM1SMEN
<> 144:ef7eb2e8f9f7 102 /**
<> 144:ef7eb2e8f9f7 103 * @}
<> 144:ef7eb2e8f9f7 104 */
<> 144:ef7eb2e8f9f7 105
<> 144:ef7eb2e8f9f7 106 /** @defgroup BUS_LL_EC_AHB2_GRP1_PERIPH AHB2 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 107 * @{
<> 144:ef7eb2e8f9f7 108 */
AnnaBridge 167:e84263d55307 109 #define LL_AHB2_GRP1_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 110 #define LL_AHB2_GRP1_PERIPH_GPIOA RCC_AHB2ENR_GPIOAEN
<> 144:ef7eb2e8f9f7 111 #define LL_AHB2_GRP1_PERIPH_GPIOB RCC_AHB2ENR_GPIOBEN
<> 144:ef7eb2e8f9f7 112 #define LL_AHB2_GRP1_PERIPH_GPIOC RCC_AHB2ENR_GPIOCEN
<> 144:ef7eb2e8f9f7 113 #if defined(GPIOD)
<> 144:ef7eb2e8f9f7 114 #define LL_AHB2_GRP1_PERIPH_GPIOD RCC_AHB2ENR_GPIODEN
<> 144:ef7eb2e8f9f7 115 #endif /*GPIOD*/
<> 144:ef7eb2e8f9f7 116 #if defined(GPIOE)
<> 144:ef7eb2e8f9f7 117 #define LL_AHB2_GRP1_PERIPH_GPIOE RCC_AHB2ENR_GPIOEEN
<> 144:ef7eb2e8f9f7 118 #endif /*GPIOE*/
<> 144:ef7eb2e8f9f7 119 #if defined(GPIOF)
<> 144:ef7eb2e8f9f7 120 #define LL_AHB2_GRP1_PERIPH_GPIOF RCC_AHB2ENR_GPIOFEN
<> 144:ef7eb2e8f9f7 121 #endif /* GPIOF */
<> 144:ef7eb2e8f9f7 122 #if defined(GPIOG)
<> 144:ef7eb2e8f9f7 123 #define LL_AHB2_GRP1_PERIPH_GPIOG RCC_AHB2ENR_GPIOGEN
<> 144:ef7eb2e8f9f7 124 #endif /* GPIOG */
<> 144:ef7eb2e8f9f7 125 #define LL_AHB2_GRP1_PERIPH_GPIOH RCC_AHB2ENR_GPIOHEN
AnnaBridge 167:e84263d55307 126 #if defined(GPIOI)
AnnaBridge 167:e84263d55307 127 #define LL_AHB2_GRP1_PERIPH_GPIOI RCC_AHB2ENR_GPIOIEN
AnnaBridge 167:e84263d55307 128 #endif /* GPIOI */
<> 144:ef7eb2e8f9f7 129 #if defined(USB_OTG_FS)
<> 144:ef7eb2e8f9f7 130 #define LL_AHB2_GRP1_PERIPH_OTGFS RCC_AHB2ENR_OTGFSEN
<> 144:ef7eb2e8f9f7 131 #endif /* USB_OTG_FS */
<> 144:ef7eb2e8f9f7 132 #define LL_AHB2_GRP1_PERIPH_ADC RCC_AHB2ENR_ADCEN
AnnaBridge 167:e84263d55307 133 #if defined(DCMI)
AnnaBridge 167:e84263d55307 134 #define LL_AHB2_GRP1_PERIPH_DCMI RCC_AHB2ENR_DCMIEN
AnnaBridge 167:e84263d55307 135 #endif /* DCMI */
<> 144:ef7eb2e8f9f7 136 #if defined(AES)
<> 144:ef7eb2e8f9f7 137 #define LL_AHB2_GRP1_PERIPH_AES RCC_AHB2ENR_AESEN
<> 144:ef7eb2e8f9f7 138 #endif /* AES */
AnnaBridge 167:e84263d55307 139 #if defined(HASH)
AnnaBridge 167:e84263d55307 140 #define LL_AHB2_GRP1_PERIPH_HASH RCC_AHB2ENR_HASHEN
AnnaBridge 167:e84263d55307 141 #endif /* HASH */
<> 144:ef7eb2e8f9f7 142 #define LL_AHB2_GRP1_PERIPH_RNG RCC_AHB2ENR_RNGEN
AnnaBridge 167:e84263d55307 143 #define LL_AHB2_GRP1_PERIPH_SRAM2 RCC_AHB2SMENR_SRAM2SMEN
<> 144:ef7eb2e8f9f7 144 /**
<> 144:ef7eb2e8f9f7 145 * @}
<> 144:ef7eb2e8f9f7 146 */
<> 144:ef7eb2e8f9f7 147
<> 144:ef7eb2e8f9f7 148 /** @defgroup BUS_LL_EC_AHB3_GRP1_PERIPH AHB3 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 149 * @{
<> 144:ef7eb2e8f9f7 150 */
AnnaBridge 167:e84263d55307 151 #define LL_AHB3_GRP1_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 152 #if defined(FMC_Bank1_R)
<> 144:ef7eb2e8f9f7 153 #define LL_AHB3_GRP1_PERIPH_FMC RCC_AHB3ENR_FMCEN
<> 144:ef7eb2e8f9f7 154 #endif /* FMC_Bank1_R */
<> 144:ef7eb2e8f9f7 155 #define LL_AHB3_GRP1_PERIPH_QSPI RCC_AHB3ENR_QSPIEN
<> 144:ef7eb2e8f9f7 156 /**
<> 144:ef7eb2e8f9f7 157 * @}
<> 144:ef7eb2e8f9f7 158 */
<> 144:ef7eb2e8f9f7 159
<> 144:ef7eb2e8f9f7 160 /** @defgroup BUS_LL_EC_APB1_GRP1_PERIPH APB1 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 161 * @{
<> 144:ef7eb2e8f9f7 162 */
AnnaBridge 167:e84263d55307 163 #define LL_APB1_GRP1_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 164 #define LL_APB1_GRP1_PERIPH_TIM2 RCC_APB1ENR1_TIM2EN
<> 144:ef7eb2e8f9f7 165 #if defined(TIM3)
<> 144:ef7eb2e8f9f7 166 #define LL_APB1_GRP1_PERIPH_TIM3 RCC_APB1ENR1_TIM3EN
<> 144:ef7eb2e8f9f7 167 #endif /* TIM3 */
<> 144:ef7eb2e8f9f7 168 #if defined(TIM4)
<> 144:ef7eb2e8f9f7 169 #define LL_APB1_GRP1_PERIPH_TIM4 RCC_APB1ENR1_TIM4EN
<> 144:ef7eb2e8f9f7 170 #endif /* TIM4 */
<> 144:ef7eb2e8f9f7 171 #if defined(TIM5)
<> 144:ef7eb2e8f9f7 172 #define LL_APB1_GRP1_PERIPH_TIM5 RCC_APB1ENR1_TIM5EN
<> 144:ef7eb2e8f9f7 173 #endif /* TIM5 */
<> 144:ef7eb2e8f9f7 174 #define LL_APB1_GRP1_PERIPH_TIM6 RCC_APB1ENR1_TIM6EN
<> 144:ef7eb2e8f9f7 175 #define LL_APB1_GRP1_PERIPH_TIM7 RCC_APB1ENR1_TIM7EN
<> 144:ef7eb2e8f9f7 176 #if defined(LCD)
<> 144:ef7eb2e8f9f7 177 #define LL_APB1_GRP1_PERIPH_LCD RCC_APB1ENR1_LCDEN
<> 144:ef7eb2e8f9f7 178 #endif /* LCD */
<> 144:ef7eb2e8f9f7 179 #if defined(RCC_APB1ENR1_RTCAPBEN)
<> 144:ef7eb2e8f9f7 180 #define LL_APB1_GRP1_PERIPH_RTCAPB RCC_APB1ENR1_RTCAPBEN
<> 144:ef7eb2e8f9f7 181 #endif /* RCC_APB1ENR1_RTCAPBEN */
<> 144:ef7eb2e8f9f7 182 #define LL_APB1_GRP1_PERIPH_WWDG RCC_APB1ENR1_WWDGEN
<> 144:ef7eb2e8f9f7 183 #if defined(SPI2)
<> 144:ef7eb2e8f9f7 184 #define LL_APB1_GRP1_PERIPH_SPI2 RCC_APB1ENR1_SPI2EN
<> 144:ef7eb2e8f9f7 185 #endif /* SPI2 */
<> 144:ef7eb2e8f9f7 186 #define LL_APB1_GRP1_PERIPH_SPI3 RCC_APB1ENR1_SPI3EN
<> 144:ef7eb2e8f9f7 187 #define LL_APB1_GRP1_PERIPH_USART2 RCC_APB1ENR1_USART2EN
<> 144:ef7eb2e8f9f7 188 #if defined(USART3)
<> 144:ef7eb2e8f9f7 189 #define LL_APB1_GRP1_PERIPH_USART3 RCC_APB1ENR1_USART3EN
<> 144:ef7eb2e8f9f7 190 #endif /* USART3 */
<> 144:ef7eb2e8f9f7 191 #if defined(UART4)
<> 144:ef7eb2e8f9f7 192 #define LL_APB1_GRP1_PERIPH_UART4 RCC_APB1ENR1_UART4EN
<> 144:ef7eb2e8f9f7 193 #endif /* UART4 */
<> 144:ef7eb2e8f9f7 194 #if defined(UART5)
<> 144:ef7eb2e8f9f7 195 #define LL_APB1_GRP1_PERIPH_UART5 RCC_APB1ENR1_UART5EN
<> 144:ef7eb2e8f9f7 196 #endif /* UART5 */
<> 144:ef7eb2e8f9f7 197 #define LL_APB1_GRP1_PERIPH_I2C1 RCC_APB1ENR1_I2C1EN
<> 144:ef7eb2e8f9f7 198 #if defined(I2C2)
<> 144:ef7eb2e8f9f7 199 #define LL_APB1_GRP1_PERIPH_I2C2 RCC_APB1ENR1_I2C2EN
<> 144:ef7eb2e8f9f7 200 #endif /* I2C2 */
<> 144:ef7eb2e8f9f7 201 #define LL_APB1_GRP1_PERIPH_I2C3 RCC_APB1ENR1_I2C3EN
<> 144:ef7eb2e8f9f7 202 #if defined(CRS)
<> 144:ef7eb2e8f9f7 203 #define LL_APB1_GRP1_PERIPH_CRS RCC_APB1ENR1_CRSEN
<> 144:ef7eb2e8f9f7 204 #endif /* CRS */
<> 144:ef7eb2e8f9f7 205 #define LL_APB1_GRP1_PERIPH_CAN1 RCC_APB1ENR1_CAN1EN
AnnaBridge 167:e84263d55307 206 #if defined(CAN2)
AnnaBridge 167:e84263d55307 207 #define LL_APB1_GRP1_PERIPH_CAN2 RCC_APB1ENR1_CAN2EN
AnnaBridge 167:e84263d55307 208 #endif /* CAN2 */
<> 144:ef7eb2e8f9f7 209 #if defined(USB)
<> 144:ef7eb2e8f9f7 210 #define LL_APB1_GRP1_PERIPH_USB RCC_APB1ENR1_USBFSEN
<> 144:ef7eb2e8f9f7 211 #endif /* USB */
<> 144:ef7eb2e8f9f7 212 #define LL_APB1_GRP1_PERIPH_PWR RCC_APB1ENR1_PWREN
<> 144:ef7eb2e8f9f7 213 #define LL_APB1_GRP1_PERIPH_DAC1 RCC_APB1ENR1_DAC1EN
<> 144:ef7eb2e8f9f7 214 #define LL_APB1_GRP1_PERIPH_OPAMP RCC_APB1ENR1_OPAMPEN
<> 144:ef7eb2e8f9f7 215 #define LL_APB1_GRP1_PERIPH_LPTIM1 RCC_APB1ENR1_LPTIM1EN
<> 144:ef7eb2e8f9f7 216 /**
<> 144:ef7eb2e8f9f7 217 * @}
<> 144:ef7eb2e8f9f7 218 */
<> 144:ef7eb2e8f9f7 219
<> 144:ef7eb2e8f9f7 220
<> 144:ef7eb2e8f9f7 221 /** @defgroup BUS_LL_EC_APB1_GRP2_PERIPH APB1 GRP2 PERIPH
<> 144:ef7eb2e8f9f7 222 * @{
<> 144:ef7eb2e8f9f7 223 */
AnnaBridge 167:e84263d55307 224 #define LL_APB1_GRP2_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 225 #define LL_APB1_GRP2_PERIPH_LPUART1 RCC_APB1ENR2_LPUART1EN
AnnaBridge 167:e84263d55307 226 #if defined(I2C4)
AnnaBridge 167:e84263d55307 227 #define LL_APB1_GRP2_PERIPH_I2C4 RCC_APB1ENR2_I2C4EN
AnnaBridge 167:e84263d55307 228 #endif /* I2C4 */
AnnaBridge 167:e84263d55307 229 #if defined(SWPMI1)
<> 144:ef7eb2e8f9f7 230 #define LL_APB1_GRP2_PERIPH_SWPMI1 RCC_APB1ENR2_SWPMI1EN
AnnaBridge 167:e84263d55307 231 #endif /* SWPMI1 */
<> 144:ef7eb2e8f9f7 232 #define LL_APB1_GRP2_PERIPH_LPTIM2 RCC_APB1ENR2_LPTIM2EN
<> 144:ef7eb2e8f9f7 233 /**
<> 144:ef7eb2e8f9f7 234 * @}
<> 144:ef7eb2e8f9f7 235 */
<> 144:ef7eb2e8f9f7 236
<> 144:ef7eb2e8f9f7 237 /** @defgroup BUS_LL_EC_APB2_GRP1_PERIPH APB2 GRP1 PERIPH
<> 144:ef7eb2e8f9f7 238 * @{
<> 144:ef7eb2e8f9f7 239 */
AnnaBridge 167:e84263d55307 240 #define LL_APB2_GRP1_PERIPH_ALL 0xFFFFFFFFU
<> 144:ef7eb2e8f9f7 241 #define LL_APB2_GRP1_PERIPH_SYSCFG RCC_APB2ENR_SYSCFGEN
<> 144:ef7eb2e8f9f7 242 #define LL_APB2_GRP1_PERIPH_FW RCC_APB2ENR_FWEN
<> 144:ef7eb2e8f9f7 243 #if defined(SDMMC1)
<> 144:ef7eb2e8f9f7 244 #define LL_APB2_GRP1_PERIPH_SDMMC1 RCC_APB2ENR_SDMMC1EN
<> 144:ef7eb2e8f9f7 245 #endif /* SDMMC1 */
<> 144:ef7eb2e8f9f7 246 #define LL_APB2_GRP1_PERIPH_TIM1 RCC_APB2ENR_TIM1EN
<> 144:ef7eb2e8f9f7 247 #define LL_APB2_GRP1_PERIPH_SPI1 RCC_APB2ENR_SPI1EN
<> 144:ef7eb2e8f9f7 248 #if defined(TIM8)
<> 144:ef7eb2e8f9f7 249 #define LL_APB2_GRP1_PERIPH_TIM8 RCC_APB2ENR_TIM8EN
<> 144:ef7eb2e8f9f7 250 #endif /* TIM8 */
<> 144:ef7eb2e8f9f7 251 #define LL_APB2_GRP1_PERIPH_USART1 RCC_APB2ENR_USART1EN
<> 144:ef7eb2e8f9f7 252 #define LL_APB2_GRP1_PERIPH_TIM15 RCC_APB2ENR_TIM15EN
<> 144:ef7eb2e8f9f7 253 #define LL_APB2_GRP1_PERIPH_TIM16 RCC_APB2ENR_TIM16EN
<> 144:ef7eb2e8f9f7 254 #if defined(TIM17)
<> 144:ef7eb2e8f9f7 255 #define LL_APB2_GRP1_PERIPH_TIM17 RCC_APB2ENR_TIM17EN
<> 144:ef7eb2e8f9f7 256 #endif /* TIM17 */
<> 144:ef7eb2e8f9f7 257 #define LL_APB2_GRP1_PERIPH_SAI1 RCC_APB2ENR_SAI1EN
<> 144:ef7eb2e8f9f7 258 #if defined(SAI2)
<> 144:ef7eb2e8f9f7 259 #define LL_APB2_GRP1_PERIPH_SAI2 RCC_APB2ENR_SAI2EN
<> 144:ef7eb2e8f9f7 260 #endif /* SAI2 */
<> 144:ef7eb2e8f9f7 261 #if defined(DFSDM1_Channel0)
<> 144:ef7eb2e8f9f7 262 #define LL_APB2_GRP1_PERIPH_DFSDM1 RCC_APB2ENR_DFSDM1EN
<> 144:ef7eb2e8f9f7 263 #endif /* DFSDM1_Channel0 */
<> 144:ef7eb2e8f9f7 264 /**
<> 144:ef7eb2e8f9f7 265 * @}
<> 144:ef7eb2e8f9f7 266 */
<> 144:ef7eb2e8f9f7 267
<> 144:ef7eb2e8f9f7 268 /** Legacy definitions for compatibility purpose
<> 144:ef7eb2e8f9f7 269 @cond 0
<> 144:ef7eb2e8f9f7 270 */
<> 144:ef7eb2e8f9f7 271 #if defined(DFSDM1_Channel0)
<> 144:ef7eb2e8f9f7 272 #define LL_APB2_GRP1_PERIPH_DFSDM LL_APB2_GRP1_PERIPH_DFSDM1
<> 144:ef7eb2e8f9f7 273 #endif /* DFSDM1_Channel0 */
<> 144:ef7eb2e8f9f7 274 /**
<> 144:ef7eb2e8f9f7 275 @endcond
<> 144:ef7eb2e8f9f7 276 */
<> 144:ef7eb2e8f9f7 277
<> 144:ef7eb2e8f9f7 278 /**
<> 144:ef7eb2e8f9f7 279 * @}
<> 144:ef7eb2e8f9f7 280 */
<> 144:ef7eb2e8f9f7 281
<> 144:ef7eb2e8f9f7 282 /* Exported macro ------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 283 /* Exported functions --------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 284 /** @defgroup BUS_LL_Exported_Functions BUS Exported Functions
<> 144:ef7eb2e8f9f7 285 * @{
<> 144:ef7eb2e8f9f7 286 */
<> 144:ef7eb2e8f9f7 287
<> 144:ef7eb2e8f9f7 288 /** @defgroup BUS_LL_EF_AHB1 AHB1
<> 144:ef7eb2e8f9f7 289 * @{
<> 144:ef7eb2e8f9f7 290 */
<> 144:ef7eb2e8f9f7 291
<> 144:ef7eb2e8f9f7 292 /**
<> 144:ef7eb2e8f9f7 293 * @brief Enable AHB1 peripherals clock.
<> 144:ef7eb2e8f9f7 294 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 295 * AHB1ENR DMA2EN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 296 * AHB1ENR FLASHEN LL_AHB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 297 * AHB1ENR CRCEN LL_AHB1_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 298 * AHB1ENR TSCEN LL_AHB1_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 299 * AHB1ENR DMA2DEN LL_AHB1_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 300 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 301 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 302 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 303 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 304 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 305 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 306 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 307 *
AnnaBridge 167:e84263d55307 308 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 309 * @retval None
<> 144:ef7eb2e8f9f7 310 */
<> 144:ef7eb2e8f9f7 311 __STATIC_INLINE void LL_AHB1_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 312 {
<> 144:ef7eb2e8f9f7 313 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 314 SET_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 315 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 316 tmpreg = READ_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 317 (void)tmpreg;
<> 144:ef7eb2e8f9f7 318 }
<> 144:ef7eb2e8f9f7 319
<> 144:ef7eb2e8f9f7 320 /**
<> 144:ef7eb2e8f9f7 321 * @brief Check if AHB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 322 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 323 * AHB1ENR DMA2EN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 324 * AHB1ENR FLASHEN LL_AHB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 325 * AHB1ENR CRCEN LL_AHB1_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 326 * AHB1ENR TSCEN LL_AHB1_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 327 * AHB1ENR DMA2DEN LL_AHB1_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 328 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 329 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 330 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 331 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 332 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 333 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 334 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 335 *
AnnaBridge 167:e84263d55307 336 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 337 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 338 */
<> 144:ef7eb2e8f9f7 339 __STATIC_INLINE uint32_t LL_AHB1_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 340 {
<> 144:ef7eb2e8f9f7 341 return (READ_BIT(RCC->AHB1ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 342 }
<> 144:ef7eb2e8f9f7 343
<> 144:ef7eb2e8f9f7 344 /**
<> 144:ef7eb2e8f9f7 345 * @brief Disable AHB1 peripherals clock.
<> 144:ef7eb2e8f9f7 346 * @rmtoll AHB1ENR DMA1EN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 347 * AHB1ENR DMA2EN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 348 * AHB1ENR FLASHEN LL_AHB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 349 * AHB1ENR CRCEN LL_AHB1_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 350 * AHB1ENR TSCEN LL_AHB1_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 351 * AHB1ENR DMA2DEN LL_AHB1_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 352 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 353 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 354 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 355 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 356 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 357 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 358 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 359 *
AnnaBridge 167:e84263d55307 360 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 361 * @retval None
<> 144:ef7eb2e8f9f7 362 */
<> 144:ef7eb2e8f9f7 363 __STATIC_INLINE void LL_AHB1_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 364 {
<> 144:ef7eb2e8f9f7 365 CLEAR_BIT(RCC->AHB1ENR, Periphs);
<> 144:ef7eb2e8f9f7 366 }
<> 144:ef7eb2e8f9f7 367
<> 144:ef7eb2e8f9f7 368 /**
<> 144:ef7eb2e8f9f7 369 * @brief Force AHB1 peripherals reset.
<> 144:ef7eb2e8f9f7 370 * @rmtoll AHB1RSTR DMA1RST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 371 * AHB1RSTR DMA2RST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 372 * AHB1RSTR FLASHRST LL_AHB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 373 * AHB1RSTR CRCRST LL_AHB1_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 374 * AHB1RSTR TSCRST LL_AHB1_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 375 * AHB1RSTR DMA2DRST LL_AHB1_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 376 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 377 * @arg @ref LL_AHB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 378 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 379 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 380 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 381 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 382 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 383 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 384 *
AnnaBridge 167:e84263d55307 385 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 386 * @retval None
<> 144:ef7eb2e8f9f7 387 */
<> 144:ef7eb2e8f9f7 388 __STATIC_INLINE void LL_AHB1_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 389 {
<> 144:ef7eb2e8f9f7 390 SET_BIT(RCC->AHB1RSTR, Periphs);
<> 144:ef7eb2e8f9f7 391 }
<> 144:ef7eb2e8f9f7 392
<> 144:ef7eb2e8f9f7 393 /**
<> 144:ef7eb2e8f9f7 394 * @brief Release AHB1 peripherals reset.
<> 144:ef7eb2e8f9f7 395 * @rmtoll AHB1RSTR DMA1RST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 396 * AHB1RSTR DMA2RST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 397 * AHB1RSTR FLASHRST LL_AHB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 398 * AHB1RSTR CRCRST LL_AHB1_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 399 * AHB1RSTR TSCRST LL_AHB1_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 400 * AHB1ENR DMA2DRST LL_AHB1_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 401 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 402 * @arg @ref LL_AHB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 403 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 404 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 405 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 406 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 407 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 408 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 409 *
AnnaBridge 167:e84263d55307 410 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 411 * @retval None
<> 144:ef7eb2e8f9f7 412 */
<> 144:ef7eb2e8f9f7 413 __STATIC_INLINE void LL_AHB1_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 414 {
<> 144:ef7eb2e8f9f7 415 CLEAR_BIT(RCC->AHB1RSTR, Periphs);
<> 144:ef7eb2e8f9f7 416 }
<> 144:ef7eb2e8f9f7 417
<> 144:ef7eb2e8f9f7 418 /**
<> 144:ef7eb2e8f9f7 419 * @brief Enable AHB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 420 * @rmtoll AHB1SMENR DMA1SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 421 * AHB1SMENR DMA2SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 422 * AHB1SMENR FLASHSMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 423 * AHB1SMENR SRAM1SMEN LL_AHB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 424 * AHB1SMENR CRCSMEN LL_AHB1_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 425 * AHB1SMENR TSCSMEN LL_AHB1_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 426 * AHB1SMENR DMA2DSMEN LL_AHB1_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 427 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 428 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 429 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 430 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 431 * @arg @ref LL_AHB1_GRP1_PERIPH_SRAM1
<> 144:ef7eb2e8f9f7 432 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 433 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 434 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 435 *
AnnaBridge 167:e84263d55307 436 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 437 * @retval None
<> 144:ef7eb2e8f9f7 438 */
<> 144:ef7eb2e8f9f7 439 __STATIC_INLINE void LL_AHB1_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 440 {
<> 144:ef7eb2e8f9f7 441 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 442 SET_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 443 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 444 tmpreg = READ_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 445 (void)tmpreg;
<> 144:ef7eb2e8f9f7 446 }
<> 144:ef7eb2e8f9f7 447
<> 144:ef7eb2e8f9f7 448 /**
<> 144:ef7eb2e8f9f7 449 * @brief Disable AHB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 450 * @rmtoll AHB1SMENR DMA1SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 451 * AHB1SMENR DMA2SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 452 * AHB1SMENR FLASHSMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 453 * AHB1SMENR SRAM1SMEN LL_AHB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 454 * AHB1SMENR CRCSMEN LL_AHB1_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 455 * AHB1SMENR TSCSMEN LL_AHB1_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 456 * AHB1SMENR DMA2DSMEN LL_AHB1_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 457 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 458 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA1
<> 144:ef7eb2e8f9f7 459 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2
<> 144:ef7eb2e8f9f7 460 * @arg @ref LL_AHB1_GRP1_PERIPH_FLASH
<> 144:ef7eb2e8f9f7 461 * @arg @ref LL_AHB1_GRP1_PERIPH_SRAM1
<> 144:ef7eb2e8f9f7 462 * @arg @ref LL_AHB1_GRP1_PERIPH_CRC
<> 144:ef7eb2e8f9f7 463 * @arg @ref LL_AHB1_GRP1_PERIPH_TSC
AnnaBridge 167:e84263d55307 464 * @arg @ref LL_AHB1_GRP1_PERIPH_DMA2D (*)
<> 144:ef7eb2e8f9f7 465 *
AnnaBridge 167:e84263d55307 466 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 467 * @retval None
<> 144:ef7eb2e8f9f7 468 */
<> 144:ef7eb2e8f9f7 469 __STATIC_INLINE void LL_AHB1_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 470 {
<> 144:ef7eb2e8f9f7 471 CLEAR_BIT(RCC->AHB1SMENR, Periphs);
<> 144:ef7eb2e8f9f7 472 }
<> 144:ef7eb2e8f9f7 473
<> 144:ef7eb2e8f9f7 474 /**
<> 144:ef7eb2e8f9f7 475 * @}
<> 144:ef7eb2e8f9f7 476 */
<> 144:ef7eb2e8f9f7 477
<> 144:ef7eb2e8f9f7 478 /** @defgroup BUS_LL_EF_AHB2 AHB2
<> 144:ef7eb2e8f9f7 479 * @{
<> 144:ef7eb2e8f9f7 480 */
<> 144:ef7eb2e8f9f7 481
<> 144:ef7eb2e8f9f7 482 /**
<> 144:ef7eb2e8f9f7 483 * @brief Enable AHB2 peripherals clock.
<> 144:ef7eb2e8f9f7 484 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 485 * AHB2ENR GPIOBEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 486 * AHB2ENR GPIOCEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 487 * AHB2ENR GPIODEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 488 * AHB2ENR GPIOEEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 489 * AHB2ENR GPIOFEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 490 * AHB2ENR GPIOGEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 491 * AHB2ENR GPIOHEN LL_AHB2_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 492 * AHB2ENR GPIOIEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 493 * AHB2ENR OTGFSEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 494 * AHB2ENR ADCEN LL_AHB2_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 495 * AHB2ENR DCMIEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 496 * AHB2ENR AESEN LL_AHB2_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 497 * AHB2ENR HASHEN LL_AHB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 498 * AHB2ENR RNGEN LL_AHB2_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 499 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 500 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 501 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 502 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 503 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 504 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 505 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 506 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 507 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 508 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 509 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 510 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 511 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 512 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 513 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 514 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 515 *
<> 144:ef7eb2e8f9f7 516 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 517 * @retval None
<> 144:ef7eb2e8f9f7 518 */
<> 144:ef7eb2e8f9f7 519 __STATIC_INLINE void LL_AHB2_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 520 {
<> 144:ef7eb2e8f9f7 521 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 522 SET_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 523 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 524 tmpreg = READ_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 525 (void)tmpreg;
<> 144:ef7eb2e8f9f7 526 }
<> 144:ef7eb2e8f9f7 527
<> 144:ef7eb2e8f9f7 528 /**
<> 144:ef7eb2e8f9f7 529 * @brief Check if AHB2 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 530 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 531 * AHB2ENR GPIOBEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 532 * AHB2ENR GPIOCEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 533 * AHB2ENR GPIODEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 534 * AHB2ENR GPIOEEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 535 * AHB2ENR GPIOFEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 536 * AHB2ENR GPIOGEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 537 * AHB2ENR GPIOHEN LL_AHB2_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 538 * AHB2ENR GPIOIEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 539 * AHB2ENR OTGFSEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 540 * AHB2ENR ADCEN LL_AHB2_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 541 * AHB2ENR DCMIEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 542 * AHB2ENR AESEN LL_AHB2_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 543 * AHB2ENR HASHEN LL_AHB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 544 * AHB2ENR RNGEN LL_AHB2_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 545 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 546 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 547 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 548 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 549 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 550 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 551 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 552 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 553 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 554 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 555 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 556 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 557 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 558 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 559 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 560 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 561 *
<> 144:ef7eb2e8f9f7 562 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 563 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 564 */
<> 144:ef7eb2e8f9f7 565 __STATIC_INLINE uint32_t LL_AHB2_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 566 {
<> 144:ef7eb2e8f9f7 567 return (READ_BIT(RCC->AHB2ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 568 }
<> 144:ef7eb2e8f9f7 569
<> 144:ef7eb2e8f9f7 570 /**
<> 144:ef7eb2e8f9f7 571 * @brief Disable AHB2 peripherals clock.
<> 144:ef7eb2e8f9f7 572 * @rmtoll AHB2ENR GPIOAEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 573 * AHB2ENR GPIOBEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 574 * AHB2ENR GPIOCEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 575 * AHB2ENR GPIODEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 576 * AHB2ENR GPIOEEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 577 * AHB2ENR GPIOFEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 578 * AHB2ENR GPIOGEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 579 * AHB2ENR GPIOHEN LL_AHB2_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 580 * AHB2ENR GPIOIEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 581 * AHB2ENR OTGFSEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 582 * AHB2ENR ADCEN LL_AHB2_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 583 * AHB2ENR DCMIEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 584 * AHB2ENR AESEN LL_AHB2_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 585 * AHB2ENR HASHEN LL_AHB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 586 * AHB2ENR RNGEN LL_AHB2_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 587 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 588 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 589 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 590 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 591 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 592 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 593 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 594 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 595 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 596 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 597 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 598 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 599 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 600 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 601 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 602 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 603 *
<> 144:ef7eb2e8f9f7 604 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 605 * @retval None
<> 144:ef7eb2e8f9f7 606 */
<> 144:ef7eb2e8f9f7 607 __STATIC_INLINE void LL_AHB2_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 608 {
<> 144:ef7eb2e8f9f7 609 CLEAR_BIT(RCC->AHB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 610 }
<> 144:ef7eb2e8f9f7 611
<> 144:ef7eb2e8f9f7 612 /**
<> 144:ef7eb2e8f9f7 613 * @brief Force AHB2 peripherals reset.
<> 144:ef7eb2e8f9f7 614 * @rmtoll AHB2RSTR GPIOARST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 615 * AHB2RSTR GPIOBRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 616 * AHB2RSTR GPIOCRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 617 * AHB2RSTR GPIODRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 618 * AHB2RSTR GPIOERST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 619 * AHB2RSTR GPIOFRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 620 * AHB2RSTR GPIOGRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 621 * AHB2RSTR GPIOHRST LL_AHB2_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 622 * AHB2RSTR GPIOIRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 623 * AHB2RSTR OTGFSRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 624 * AHB2RSTR ADCRST LL_AHB2_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 625 * AHB2RSTR DCMIRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 626 * AHB2RSTR AESRST LL_AHB2_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 627 * AHB2RSTR HASHRST LL_AHB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 628 * AHB2RSTR RNGRST LL_AHB2_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 629 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 630 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 631 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 632 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 633 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 634 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 635 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 636 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 637 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 638 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 639 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 640 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 641 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 642 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 643 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 644 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 645 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 646 *
<> 144:ef7eb2e8f9f7 647 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 648 * @retval None
<> 144:ef7eb2e8f9f7 649 */
<> 144:ef7eb2e8f9f7 650 __STATIC_INLINE void LL_AHB2_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 651 {
<> 144:ef7eb2e8f9f7 652 SET_BIT(RCC->AHB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 653 }
<> 144:ef7eb2e8f9f7 654
<> 144:ef7eb2e8f9f7 655 /**
<> 144:ef7eb2e8f9f7 656 * @brief Release AHB2 peripherals reset.
<> 144:ef7eb2e8f9f7 657 * @rmtoll AHB2RSTR GPIOARST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 658 * AHB2RSTR GPIOBRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 659 * AHB2RSTR GPIOCRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 660 * AHB2RSTR GPIODRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 661 * AHB2RSTR GPIOERST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 662 * AHB2RSTR GPIOFRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 663 * AHB2RSTR GPIOGRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 664 * AHB2RSTR GPIOHRST LL_AHB2_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 665 * AHB2RSTR GPIOIRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 666 * AHB2RSTR OTGFSRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 667 * AHB2RSTR ADCRST LL_AHB2_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 668 * AHB2RSTR DCMIRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 669 * AHB2RSTR AESRST LL_AHB2_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 670 * AHB2RSTR HASHRST LL_AHB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 671 * AHB2RSTR RNGRST LL_AHB2_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 672 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 673 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 674 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 675 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 676 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 677 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 678 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 679 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 680 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 681 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 682 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 683 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 684 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 685 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 686 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 687 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 688 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 689 *
<> 144:ef7eb2e8f9f7 690 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 691 * @retval None
<> 144:ef7eb2e8f9f7 692 */
<> 144:ef7eb2e8f9f7 693 __STATIC_INLINE void LL_AHB2_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 694 {
<> 144:ef7eb2e8f9f7 695 CLEAR_BIT(RCC->AHB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 696 }
<> 144:ef7eb2e8f9f7 697
<> 144:ef7eb2e8f9f7 698 /**
<> 144:ef7eb2e8f9f7 699 * @brief Enable AHB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 700 * @rmtoll AHB2SMENR GPIOASMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 701 * AHB2SMENR GPIOBSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 702 * AHB2SMENR GPIOCSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 703 * AHB2SMENR GPIODSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 704 * AHB2SMENR GPIOESMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 705 * AHB2SMENR GPIOFSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 706 * AHB2SMENR GPIOGSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 707 * AHB2SMENR GPIOHSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 708 * AHB2SMENR GPIOISMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 709 * AHB2SMENR SRAM2SMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 710 * AHB2SMENR OTGFSSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 711 * AHB2SMENR ADCSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 712 * AHB2SMENR DCMISMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 713 * AHB2SMENR AESSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 714 * AHB2SMENR HASHSMEN LL_AHB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 715 * AHB2SMENR RNGSMEN LL_AHB2_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 716 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 717 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 718 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 719 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 720 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 721 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 722 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 723 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 724 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 725 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 726 * @arg @ref LL_AHB2_GRP1_PERIPH_SRAM2
<> 144:ef7eb2e8f9f7 727 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 728 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 729 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 730 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 731 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 732 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 733 *
<> 144:ef7eb2e8f9f7 734 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 735 * @retval None
<> 144:ef7eb2e8f9f7 736 */
<> 144:ef7eb2e8f9f7 737 __STATIC_INLINE void LL_AHB2_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 738 {
<> 144:ef7eb2e8f9f7 739 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 740 SET_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 741 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 742 tmpreg = READ_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 743 (void)tmpreg;
<> 144:ef7eb2e8f9f7 744 }
<> 144:ef7eb2e8f9f7 745
<> 144:ef7eb2e8f9f7 746 /**
<> 144:ef7eb2e8f9f7 747 * @brief Disable AHB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 748 * @rmtoll AHB2SMENR GPIOASMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 749 * AHB2SMENR GPIOBSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 750 * AHB2SMENR GPIOCSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 751 * AHB2SMENR GPIODSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 752 * AHB2SMENR GPIOESMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 753 * AHB2SMENR GPIOFSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 754 * AHB2SMENR GPIOGSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 755 * AHB2SMENR GPIOHSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 756 * AHB2SMENR GPIOISMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 757 * AHB2SMENR SRAM2SMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 758 * AHB2SMENR OTGFSSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 759 * AHB2SMENR ADCSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 760 * AHB2SMENR DCMISMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 761 * AHB2SMENR AESSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 762 * AHB2SMENR HASHSMEN LL_AHB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 763 * AHB2SMENR RNGSMEN LL_AHB2_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 764 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 765 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOA
<> 144:ef7eb2e8f9f7 766 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOB
<> 144:ef7eb2e8f9f7 767 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOC
<> 144:ef7eb2e8f9f7 768 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOD (*)
<> 144:ef7eb2e8f9f7 769 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOE (*)
<> 144:ef7eb2e8f9f7 770 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOF (*)
<> 144:ef7eb2e8f9f7 771 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOG (*)
<> 144:ef7eb2e8f9f7 772 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOH
AnnaBridge 167:e84263d55307 773 * @arg @ref LL_AHB2_GRP1_PERIPH_GPIOI (*)
<> 144:ef7eb2e8f9f7 774 * @arg @ref LL_AHB2_GRP1_PERIPH_SRAM2
<> 144:ef7eb2e8f9f7 775 * @arg @ref LL_AHB2_GRP1_PERIPH_OTGFS (*)
<> 144:ef7eb2e8f9f7 776 * @arg @ref LL_AHB2_GRP1_PERIPH_ADC
AnnaBridge 167:e84263d55307 777 * @arg @ref LL_AHB2_GRP1_PERIPH_DCMI (*)
<> 144:ef7eb2e8f9f7 778 * @arg @ref LL_AHB2_GRP1_PERIPH_AES (*)
AnnaBridge 167:e84263d55307 779 * @arg @ref LL_AHB2_GRP1_PERIPH_HASH (*)
<> 144:ef7eb2e8f9f7 780 * @arg @ref LL_AHB2_GRP1_PERIPH_RNG
<> 144:ef7eb2e8f9f7 781 *
<> 144:ef7eb2e8f9f7 782 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 783 * @retval None
<> 144:ef7eb2e8f9f7 784 */
<> 144:ef7eb2e8f9f7 785 __STATIC_INLINE void LL_AHB2_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 786 {
<> 144:ef7eb2e8f9f7 787 CLEAR_BIT(RCC->AHB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 788 }
<> 144:ef7eb2e8f9f7 789
<> 144:ef7eb2e8f9f7 790 /**
<> 144:ef7eb2e8f9f7 791 * @}
<> 144:ef7eb2e8f9f7 792 */
<> 144:ef7eb2e8f9f7 793
<> 144:ef7eb2e8f9f7 794 /** @defgroup BUS_LL_EF_AHB3 AHB3
<> 144:ef7eb2e8f9f7 795 * @{
<> 144:ef7eb2e8f9f7 796 */
<> 144:ef7eb2e8f9f7 797
<> 144:ef7eb2e8f9f7 798 /**
<> 144:ef7eb2e8f9f7 799 * @brief Enable AHB3 peripherals clock.
<> 144:ef7eb2e8f9f7 800 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 801 * AHB3ENR QSPIEN LL_AHB3_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 802 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 803 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 804 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 805 *
<> 144:ef7eb2e8f9f7 806 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 807 * @retval None
<> 144:ef7eb2e8f9f7 808 */
<> 144:ef7eb2e8f9f7 809 __STATIC_INLINE void LL_AHB3_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 810 {
<> 144:ef7eb2e8f9f7 811 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 812 SET_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 813 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 814 tmpreg = READ_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 815 (void)tmpreg;
<> 144:ef7eb2e8f9f7 816 }
<> 144:ef7eb2e8f9f7 817
<> 144:ef7eb2e8f9f7 818 /**
<> 144:ef7eb2e8f9f7 819 * @brief Check if AHB3 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 820 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 821 * AHB3ENR QSPIEN LL_AHB3_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 822 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 823 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 824 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 825 *
<> 144:ef7eb2e8f9f7 826 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 827 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 828 */
<> 144:ef7eb2e8f9f7 829 __STATIC_INLINE uint32_t LL_AHB3_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 830 {
<> 144:ef7eb2e8f9f7 831 return (READ_BIT(RCC->AHB3ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 832 }
<> 144:ef7eb2e8f9f7 833
<> 144:ef7eb2e8f9f7 834 /**
<> 144:ef7eb2e8f9f7 835 * @brief Disable AHB3 peripherals clock.
<> 144:ef7eb2e8f9f7 836 * @rmtoll AHB3ENR FMCEN LL_AHB3_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 837 * AHB3ENR QSPIEN LL_AHB3_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 838 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 839 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 840 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 841 *
<> 144:ef7eb2e8f9f7 842 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 843 * @retval None
<> 144:ef7eb2e8f9f7 844 */
<> 144:ef7eb2e8f9f7 845 __STATIC_INLINE void LL_AHB3_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 846 {
<> 144:ef7eb2e8f9f7 847 CLEAR_BIT(RCC->AHB3ENR, Periphs);
<> 144:ef7eb2e8f9f7 848 }
<> 144:ef7eb2e8f9f7 849
<> 144:ef7eb2e8f9f7 850 /**
<> 144:ef7eb2e8f9f7 851 * @brief Force AHB3 peripherals reset.
<> 144:ef7eb2e8f9f7 852 * @rmtoll AHB3RSTR FMCRST LL_AHB3_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 853 * AHB3RSTR QSPIRST LL_AHB3_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 854 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 855 * @arg @ref LL_AHB3_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 856 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 857 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 858 *
<> 144:ef7eb2e8f9f7 859 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 860 * @retval None
<> 144:ef7eb2e8f9f7 861 */
<> 144:ef7eb2e8f9f7 862 __STATIC_INLINE void LL_AHB3_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 863 {
<> 144:ef7eb2e8f9f7 864 SET_BIT(RCC->AHB3RSTR, Periphs);
<> 144:ef7eb2e8f9f7 865 }
<> 144:ef7eb2e8f9f7 866
<> 144:ef7eb2e8f9f7 867 /**
<> 144:ef7eb2e8f9f7 868 * @brief Release AHB3 peripherals reset.
<> 144:ef7eb2e8f9f7 869 * @rmtoll AHB3RSTR FMCRST LL_AHB3_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 870 * AHB3RSTR QSPIRST LL_AHB3_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 871 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 872 * @arg @ref LL_AHB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 873 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 874 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 875 *
<> 144:ef7eb2e8f9f7 876 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 877 * @retval None
<> 144:ef7eb2e8f9f7 878 */
<> 144:ef7eb2e8f9f7 879 __STATIC_INLINE void LL_AHB3_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 880 {
<> 144:ef7eb2e8f9f7 881 CLEAR_BIT(RCC->AHB3RSTR, Periphs);
<> 144:ef7eb2e8f9f7 882 }
<> 144:ef7eb2e8f9f7 883
<> 144:ef7eb2e8f9f7 884 /**
<> 144:ef7eb2e8f9f7 885 * @brief Enable AHB3 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 886 * @rmtoll AHB3SMENR FMCSMEN LL_AHB3_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 887 * AHB3SMENR QSPISMEN LL_AHB3_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 888 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 889 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 890 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 891 *
<> 144:ef7eb2e8f9f7 892 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 893 * @retval None
<> 144:ef7eb2e8f9f7 894 */
<> 144:ef7eb2e8f9f7 895 __STATIC_INLINE void LL_AHB3_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 896 {
<> 144:ef7eb2e8f9f7 897 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 898 SET_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 899 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 900 tmpreg = READ_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 901 (void)tmpreg;
<> 144:ef7eb2e8f9f7 902 }
<> 144:ef7eb2e8f9f7 903
<> 144:ef7eb2e8f9f7 904 /**
<> 144:ef7eb2e8f9f7 905 * @brief Disable AHB3 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 906 * @rmtoll AHB3SMENR FMCSMEN LL_AHB3_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 907 * AHB3SMENR QSPISMEN LL_AHB3_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 908 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 909 * @arg @ref LL_AHB3_GRP1_PERIPH_FMC (*)
<> 144:ef7eb2e8f9f7 910 * @arg @ref LL_AHB3_GRP1_PERIPH_QSPI
<> 144:ef7eb2e8f9f7 911 *
<> 144:ef7eb2e8f9f7 912 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 913 * @retval None
<> 144:ef7eb2e8f9f7 914 */
<> 144:ef7eb2e8f9f7 915 __STATIC_INLINE void LL_AHB3_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 916 {
<> 144:ef7eb2e8f9f7 917 CLEAR_BIT(RCC->AHB3SMENR, Periphs);
<> 144:ef7eb2e8f9f7 918 }
<> 144:ef7eb2e8f9f7 919
<> 144:ef7eb2e8f9f7 920 /**
<> 144:ef7eb2e8f9f7 921 * @}
<> 144:ef7eb2e8f9f7 922 */
<> 144:ef7eb2e8f9f7 923
<> 144:ef7eb2e8f9f7 924 /** @defgroup BUS_LL_EF_APB1 APB1
<> 144:ef7eb2e8f9f7 925 * @{
<> 144:ef7eb2e8f9f7 926 */
<> 144:ef7eb2e8f9f7 927
<> 144:ef7eb2e8f9f7 928 /**
<> 144:ef7eb2e8f9f7 929 * @brief Enable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 930 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 931 * APB1ENR1 TIM3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 932 * APB1ENR1 TIM4EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 933 * APB1ENR1 TIM5EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 934 * APB1ENR1 TIM6EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 935 * APB1ENR1 TIM7EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 936 * APB1ENR1 LCDEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 937 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 938 * APB1ENR1 WWDGEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 939 * APB1ENR1 SPI2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 940 * APB1ENR1 SPI3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 941 * APB1ENR1 USART2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 942 * APB1ENR1 USART3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 943 * APB1ENR1 UART4EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 944 * APB1ENR1 UART5EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 945 * APB1ENR1 I2C1EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 946 * APB1ENR1 I2C2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 947 * APB1ENR1 I2C3EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 948 * APB1ENR1 CRSEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 949 * APB1ENR1 CAN1EN LL_APB1_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 950 * APB1ENR1 USBFSEN LL_APB1_GRP1_EnableClock\n
AnnaBridge 167:e84263d55307 951 * APB1ENR1 CAN2EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 952 * APB1ENR1 PWREN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 953 * APB1ENR1 DAC1EN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 954 * APB1ENR1 OPAMPEN LL_APB1_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 955 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 956 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 957 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 958 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 959 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 960 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 961 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 962 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 963 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 964 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 965 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 966 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 967 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 968 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 969 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 970 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 971 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 972 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 973 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 974 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 975 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 976 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 977 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 978 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 979 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 980 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 981 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 982 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 983 *
<> 144:ef7eb2e8f9f7 984 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 985 * @retval None
<> 144:ef7eb2e8f9f7 986 */
<> 144:ef7eb2e8f9f7 987 __STATIC_INLINE void LL_APB1_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 988 {
<> 144:ef7eb2e8f9f7 989 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 990 SET_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 991 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 992 tmpreg = READ_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 993 (void)tmpreg;
<> 144:ef7eb2e8f9f7 994 }
<> 144:ef7eb2e8f9f7 995
<> 144:ef7eb2e8f9f7 996 /**
<> 144:ef7eb2e8f9f7 997 * @brief Enable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 998 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_EnableClock\n
AnnaBridge 167:e84263d55307 999 * APB1ENR2 I2C4EN LL_APB1_GRP2_EnableClock\n
<> 144:ef7eb2e8f9f7 1000 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_EnableClock\n
<> 144:ef7eb2e8f9f7 1001 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_EnableClock
<> 144:ef7eb2e8f9f7 1002 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1003 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1004 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1005 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1006 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1007 *
AnnaBridge 167:e84263d55307 1008 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1009 * @retval None
<> 144:ef7eb2e8f9f7 1010 */
<> 144:ef7eb2e8f9f7 1011 __STATIC_INLINE void LL_APB1_GRP2_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1012 {
<> 144:ef7eb2e8f9f7 1013 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1014 SET_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 1015 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1016 tmpreg = READ_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 1017 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1018 }
<> 144:ef7eb2e8f9f7 1019
<> 144:ef7eb2e8f9f7 1020 /**
<> 144:ef7eb2e8f9f7 1021 * @brief Check if APB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 1022 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1023 * APB1ENR1 TIM3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1024 * APB1ENR1 TIM4EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1025 * APB1ENR1 TIM5EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1026 * APB1ENR1 TIM6EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1027 * APB1ENR1 TIM7EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1028 * APB1ENR1 LCDEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1029 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1030 * APB1ENR1 WWDGEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1031 * APB1ENR1 SPI2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1032 * APB1ENR1 SPI3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1033 * APB1ENR1 USART2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1034 * APB1ENR1 USART3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1035 * APB1ENR1 UART4EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1036 * APB1ENR1 UART5EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1037 * APB1ENR1 I2C1EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1038 * APB1ENR1 I2C2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1039 * APB1ENR1 I2C3EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1040 * APB1ENR1 CRSEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1041 * APB1ENR1 CAN1EN LL_APB1_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 1042 * APB1ENR1 USBFSEN LL_APB1_GRP1_IsEnabledClock\n
AnnaBridge 167:e84263d55307 1043 * APB1ENR1 CAN2EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1044 * APB1ENR1 PWREN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1045 * APB1ENR1 DAC1EN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1046 * APB1ENR1 OPAMPEN LL_APB1_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1047 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 1048 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1049 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1050 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1051 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1052 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1053 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1054 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1055 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1056 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1057 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1058 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1059 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1060 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1061 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1062 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1063 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1064 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1065 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1066 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1067 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1068 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1069 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1070 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1071 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1072 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1073 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1074 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1075 *
<> 144:ef7eb2e8f9f7 1076 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1077 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 1078 */
<> 144:ef7eb2e8f9f7 1079 __STATIC_INLINE uint32_t LL_APB1_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1080 {
<> 144:ef7eb2e8f9f7 1081 return (READ_BIT(RCC->APB1ENR1, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 1082 }
<> 144:ef7eb2e8f9f7 1083
<> 144:ef7eb2e8f9f7 1084 /**
<> 144:ef7eb2e8f9f7 1085 * @brief Check if APB1 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 1086 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_IsEnabledClock\n
AnnaBridge 167:e84263d55307 1087 * APB1ENR2 I2C4EN LL_APB1_GRP2_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1088 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1089 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_IsEnabledClock
<> 144:ef7eb2e8f9f7 1090 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1091 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1092 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1093 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1094 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1095 *
AnnaBridge 167:e84263d55307 1096 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1097 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 1098 */
<> 144:ef7eb2e8f9f7 1099 __STATIC_INLINE uint32_t LL_APB1_GRP2_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1100 {
<> 144:ef7eb2e8f9f7 1101 return (READ_BIT(RCC->APB1ENR2, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 1102 }
<> 144:ef7eb2e8f9f7 1103
<> 144:ef7eb2e8f9f7 1104 /**
<> 144:ef7eb2e8f9f7 1105 * @brief Disable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 1106 * @rmtoll APB1ENR1 TIM2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1107 * APB1ENR1 TIM3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1108 * APB1ENR1 TIM4EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1109 * APB1ENR1 TIM5EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1110 * APB1ENR1 TIM6EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1111 * APB1ENR1 TIM7EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1112 * APB1ENR1 LCDEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1113 * APB1ENR1 RTCAPBEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1114 * APB1ENR1 WWDGEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1115 * APB1ENR1 SPI2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1116 * APB1ENR1 SPI3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1117 * APB1ENR1 USART2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1118 * APB1ENR1 USART3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1119 * APB1ENR1 UART4EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1120 * APB1ENR1 UART5EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1121 * APB1ENR1 I2C1EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1122 * APB1ENR1 I2C2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1123 * APB1ENR1 I2C3EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1124 * APB1ENR1 CRSEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1125 * APB1ENR1 CAN1EN LL_APB1_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 1126 * APB1ENR1 USBFSEN LL_APB1_GRP1_DisableClock\n
AnnaBridge 167:e84263d55307 1127 * APB1ENR1 CAN2EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1128 * APB1ENR1 PWREN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1129 * APB1ENR1 DAC1EN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1130 * APB1ENR1 OPAMPEN LL_APB1_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1131 * APB1ENR1 LPTIM1EN LL_APB1_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 1132 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1133 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1134 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1135 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1136 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1137 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1138 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1139 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1140 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1141 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1142 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1143 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1144 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1145 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1146 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1147 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1148 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1149 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1150 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1151 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1152 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1153 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1154 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1155 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1156 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1157 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1158 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1159 *
<> 144:ef7eb2e8f9f7 1160 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1161 * @retval None
<> 144:ef7eb2e8f9f7 1162 */
<> 144:ef7eb2e8f9f7 1163 __STATIC_INLINE void LL_APB1_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1164 {
<> 144:ef7eb2e8f9f7 1165 CLEAR_BIT(RCC->APB1ENR1, Periphs);
<> 144:ef7eb2e8f9f7 1166 }
<> 144:ef7eb2e8f9f7 1167
<> 144:ef7eb2e8f9f7 1168 /**
<> 144:ef7eb2e8f9f7 1169 * @brief Disable APB1 peripherals clock.
<> 144:ef7eb2e8f9f7 1170 * @rmtoll APB1ENR2 LPUART1EN LL_APB1_GRP2_DisableClock\n
AnnaBridge 167:e84263d55307 1171 * APB1ENR2 I2C4EN LL_APB1_GRP2_DisableClock\n
<> 144:ef7eb2e8f9f7 1172 * APB1ENR2 SWPMI1EN LL_APB1_GRP2_DisableClock\n
<> 144:ef7eb2e8f9f7 1173 * APB1ENR2 LPTIM2EN LL_APB1_GRP2_DisableClock
<> 144:ef7eb2e8f9f7 1174 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1175 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1176 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1177 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1178 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1179 *
AnnaBridge 167:e84263d55307 1180 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1181 * @retval None
<> 144:ef7eb2e8f9f7 1182 */
<> 144:ef7eb2e8f9f7 1183 __STATIC_INLINE void LL_APB1_GRP2_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1184 {
<> 144:ef7eb2e8f9f7 1185 CLEAR_BIT(RCC->APB1ENR2, Periphs);
<> 144:ef7eb2e8f9f7 1186 }
<> 144:ef7eb2e8f9f7 1187
<> 144:ef7eb2e8f9f7 1188 /**
<> 144:ef7eb2e8f9f7 1189 * @brief Force APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1190 * @rmtoll APB1RSTR1 TIM2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1191 * APB1RSTR1 TIM3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1192 * APB1RSTR1 TIM4RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1193 * APB1RSTR1 TIM5RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1194 * APB1RSTR1 TIM6RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1195 * APB1RSTR1 TIM7RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1196 * APB1RSTR1 LCDRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1197 * APB1RSTR1 SPI2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1198 * APB1RSTR1 SPI3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1199 * APB1RSTR1 USART2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1200 * APB1RSTR1 USART3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1201 * APB1RSTR1 UART4RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1202 * APB1RSTR1 UART5RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1203 * APB1RSTR1 I2C1RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1204 * APB1RSTR1 I2C2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1205 * APB1RSTR1 I2C3RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1206 * APB1RSTR1 CRSRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1207 * APB1RSTR1 CAN1RST LL_APB1_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 1208 * APB1RSTR1 USBFSRST LL_APB1_GRP1_ForceReset\n
AnnaBridge 167:e84263d55307 1209 * APB1RSTR1 CAN2RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1210 * APB1RSTR1 PWRRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1211 * APB1RSTR1 DAC1RST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1212 * APB1RSTR1 OPAMPRST LL_APB1_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1213 * APB1RSTR1 LPTIM1RST LL_APB1_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 1214 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1215 * @arg @ref LL_APB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1216 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1217 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1218 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1219 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1220 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1221 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1222 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1223 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1224 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1225 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1226 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1227 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1228 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1229 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1230 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1231 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1232 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1233 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1234 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1235 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1236 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1237 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1238 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1239 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1240 *
<> 144:ef7eb2e8f9f7 1241 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1242 * @retval None
<> 144:ef7eb2e8f9f7 1243 */
<> 144:ef7eb2e8f9f7 1244 __STATIC_INLINE void LL_APB1_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1245 {
<> 144:ef7eb2e8f9f7 1246 SET_BIT(RCC->APB1RSTR1, Periphs);
<> 144:ef7eb2e8f9f7 1247 }
<> 144:ef7eb2e8f9f7 1248
<> 144:ef7eb2e8f9f7 1249 /**
<> 144:ef7eb2e8f9f7 1250 * @brief Force APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1251 * @rmtoll APB1RSTR2 LPUART1RST LL_APB1_GRP2_ForceReset\n
AnnaBridge 167:e84263d55307 1252 * APB1RSTR2 I2C4RST LL_APB1_GRP2_ForceReset\n
<> 144:ef7eb2e8f9f7 1253 * APB1RSTR2 SWPMI1RST LL_APB1_GRP2_ForceReset\n
<> 144:ef7eb2e8f9f7 1254 * APB1RSTR2 LPTIM2RST LL_APB1_GRP2_ForceReset
<> 144:ef7eb2e8f9f7 1255 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1256 * @arg @ref LL_APB1_GRP2_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1257 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1258 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1259 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1260 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1261 *
AnnaBridge 167:e84263d55307 1262 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1263 * @retval None
<> 144:ef7eb2e8f9f7 1264 */
<> 144:ef7eb2e8f9f7 1265 __STATIC_INLINE void LL_APB1_GRP2_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1266 {
<> 144:ef7eb2e8f9f7 1267 SET_BIT(RCC->APB1RSTR2, Periphs);
<> 144:ef7eb2e8f9f7 1268 }
<> 144:ef7eb2e8f9f7 1269
<> 144:ef7eb2e8f9f7 1270 /**
<> 144:ef7eb2e8f9f7 1271 * @brief Release APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1272 * @rmtoll APB1RSTR1 TIM2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1273 * APB1RSTR1 TIM3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1274 * APB1RSTR1 TIM4RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1275 * APB1RSTR1 TIM5RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1276 * APB1RSTR1 TIM6RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1277 * APB1RSTR1 TIM7RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1278 * APB1RSTR1 LCDRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1279 * APB1RSTR1 SPI2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1280 * APB1RSTR1 SPI3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1281 * APB1RSTR1 USART2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1282 * APB1RSTR1 USART3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1283 * APB1RSTR1 UART4RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1284 * APB1RSTR1 UART5RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1285 * APB1RSTR1 I2C1RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1286 * APB1RSTR1 I2C2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1287 * APB1RSTR1 I2C3RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1288 * APB1RSTR1 CRSRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1289 * APB1RSTR1 CAN1RST LL_APB1_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 1290 * APB1RSTR1 USBFSRST LL_APB1_GRP1_ReleaseReset\n
AnnaBridge 167:e84263d55307 1291 * APB1RSTR1 CAN2RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1292 * APB1RSTR1 PWRRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1293 * APB1RSTR1 DAC1RST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1294 * APB1RSTR1 OPAMPRST LL_APB1_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1295 * APB1RSTR1 LPTIM1RST LL_APB1_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 1296 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1297 * @arg @ref LL_APB1_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1298 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1299 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1300 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1301 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1302 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1303 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1304 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1305 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1306 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1307 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1308 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1309 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1310 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1311 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1312 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1313 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1314 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1315 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1316 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1317 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1318 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1319 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1320 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1321 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1322 *
<> 144:ef7eb2e8f9f7 1323 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1324 * @retval None
<> 144:ef7eb2e8f9f7 1325 */
<> 144:ef7eb2e8f9f7 1326 __STATIC_INLINE void LL_APB1_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1327 {
<> 144:ef7eb2e8f9f7 1328 CLEAR_BIT(RCC->APB1RSTR1, Periphs);
<> 144:ef7eb2e8f9f7 1329 }
<> 144:ef7eb2e8f9f7 1330
<> 144:ef7eb2e8f9f7 1331 /**
<> 144:ef7eb2e8f9f7 1332 * @brief Release APB1 peripherals reset.
<> 144:ef7eb2e8f9f7 1333 * @rmtoll APB1RSTR2 LPUART1RST LL_APB1_GRP2_ReleaseReset\n
AnnaBridge 167:e84263d55307 1334 * APB1RSTR2 I2C4RST LL_APB1_GRP2_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1335 * APB1RSTR2 SWPMI1RST LL_APB1_GRP2_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1336 * APB1RSTR2 LPTIM2RST LL_APB1_GRP2_ReleaseReset
<> 144:ef7eb2e8f9f7 1337 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1338 * @arg @ref LL_APB1_GRP2_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1339 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1340 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1341 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1342 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1343 *
AnnaBridge 167:e84263d55307 1344 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1345 * @retval None
<> 144:ef7eb2e8f9f7 1346 */
<> 144:ef7eb2e8f9f7 1347 __STATIC_INLINE void LL_APB1_GRP2_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1348 {
<> 144:ef7eb2e8f9f7 1349 CLEAR_BIT(RCC->APB1RSTR2, Periphs);
<> 144:ef7eb2e8f9f7 1350 }
<> 144:ef7eb2e8f9f7 1351
<> 144:ef7eb2e8f9f7 1352 /**
<> 144:ef7eb2e8f9f7 1353 * @brief Enable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1354 * @rmtoll APB1SMENR1 TIM2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1355 * APB1SMENR1 TIM3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1356 * APB1SMENR1 TIM4SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1357 * APB1SMENR1 TIM5SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1358 * APB1SMENR1 TIM6SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1359 * APB1SMENR1 TIM7SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1360 * APB1SMENR1 LCDSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1361 * APB1SMENR1 RTCAPBSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1362 * APB1SMENR1 WWDGSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1363 * APB1SMENR1 SPI2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1364 * APB1SMENR1 SPI3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1365 * APB1SMENR1 USART2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1366 * APB1SMENR1 USART3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1367 * APB1SMENR1 UART4SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1368 * APB1SMENR1 UART5SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1369 * APB1SMENR1 I2C1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1370 * APB1SMENR1 I2C2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1371 * APB1SMENR1 I2C3SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1372 * APB1SMENR1 CRSSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1373 * APB1SMENR1 CAN1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 1374 * APB1SMENR1 USBFSSMEN LL_APB1_GRP1_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 1375 * APB1SMENR1 CAN2SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1376 * APB1SMENR1 PWRSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1377 * APB1SMENR1 DAC1SMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1378 * APB1SMENR1 OPAMPSMEN LL_APB1_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1379 * APB1SMENR1 LPTIM1SMEN LL_APB1_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1380 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1381 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1382 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1383 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1384 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1385 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1386 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1387 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1388 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1389 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1390 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1391 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1392 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1393 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1394 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1395 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1396 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1397 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1398 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1399 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1400 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1401 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1402 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1403 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1404 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1405 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1406 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1407 *
<> 144:ef7eb2e8f9f7 1408 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1409 * @retval None
<> 144:ef7eb2e8f9f7 1410 */
<> 144:ef7eb2e8f9f7 1411 __STATIC_INLINE void LL_APB1_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1412 {
<> 144:ef7eb2e8f9f7 1413 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1414 SET_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1415 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1416 tmpreg = READ_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1417 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1418 }
<> 144:ef7eb2e8f9f7 1419
<> 144:ef7eb2e8f9f7 1420 /**
<> 144:ef7eb2e8f9f7 1421 * @brief Enable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1422 * @rmtoll APB1SMENR2 LPUART1SMEN LL_APB1_GRP2_EnableClockStopSleep\n
AnnaBridge 167:e84263d55307 1423 * APB1SMENR2 I2C4SMEN LL_APB1_GRP2_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1424 * APB1SMENR2 SWPMI1SMEN LL_APB1_GRP2_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1425 * APB1SMENR2 LPTIM2SMEN LL_APB1_GRP2_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1426 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1427 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1428 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1429 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1430 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1431 *
AnnaBridge 167:e84263d55307 1432 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1433 * @retval None
<> 144:ef7eb2e8f9f7 1434 */
<> 144:ef7eb2e8f9f7 1435 __STATIC_INLINE void LL_APB1_GRP2_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1436 {
<> 144:ef7eb2e8f9f7 1437 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1438 SET_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1439 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1440 tmpreg = READ_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1441 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1442 }
<> 144:ef7eb2e8f9f7 1443
<> 144:ef7eb2e8f9f7 1444 /**
<> 144:ef7eb2e8f9f7 1445 * @brief Disable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1446 * @rmtoll APB1SMENR1 TIM2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1447 * APB1SMENR1 TIM3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1448 * APB1SMENR1 TIM4SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1449 * APB1SMENR1 TIM5SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1450 * APB1SMENR1 TIM6SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1451 * APB1SMENR1 TIM7SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1452 * APB1SMENR1 LCDSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1453 * APB1SMENR1 RTCAPBSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1454 * APB1SMENR1 WWDGSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1455 * APB1SMENR1 SPI2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1456 * APB1SMENR1 SPI3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1457 * APB1SMENR1 USART2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1458 * APB1SMENR1 USART3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1459 * APB1SMENR1 UART4SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1460 * APB1SMENR1 UART5SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1461 * APB1SMENR1 I2C1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1462 * APB1SMENR1 I2C2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1463 * APB1SMENR1 I2C3SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1464 * APB1SMENR1 CRSSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1465 * APB1SMENR1 CAN1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 1466 * APB1SMENR1 USBFSSMEN LL_APB1_GRP1_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 1467 * APB1SMENR1 CAN2SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1468 * APB1SMENR1 PWRSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1469 * APB1SMENR1 DAC1SMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1470 * APB1SMENR1 OPAMPSMEN LL_APB1_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1471 * APB1SMENR1 LPTIM1SMEN LL_APB1_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1472 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1473 * @arg @ref LL_APB1_GRP1_PERIPH_TIM2
<> 144:ef7eb2e8f9f7 1474 * @arg @ref LL_APB1_GRP1_PERIPH_TIM3 (*)
<> 144:ef7eb2e8f9f7 1475 * @arg @ref LL_APB1_GRP1_PERIPH_TIM4 (*)
<> 144:ef7eb2e8f9f7 1476 * @arg @ref LL_APB1_GRP1_PERIPH_TIM5 (*)
<> 144:ef7eb2e8f9f7 1477 * @arg @ref LL_APB1_GRP1_PERIPH_TIM6
<> 144:ef7eb2e8f9f7 1478 * @arg @ref LL_APB1_GRP1_PERIPH_TIM7
<> 144:ef7eb2e8f9f7 1479 * @arg @ref LL_APB1_GRP1_PERIPH_LCD (*)
<> 144:ef7eb2e8f9f7 1480 * @arg @ref LL_APB1_GRP1_PERIPH_RTCAPB (*)
<> 144:ef7eb2e8f9f7 1481 * @arg @ref LL_APB1_GRP1_PERIPH_WWDG
<> 144:ef7eb2e8f9f7 1482 * @arg @ref LL_APB1_GRP1_PERIPH_SPI2 (*)
<> 144:ef7eb2e8f9f7 1483 * @arg @ref LL_APB1_GRP1_PERIPH_SPI3
<> 144:ef7eb2e8f9f7 1484 * @arg @ref LL_APB1_GRP1_PERIPH_USART2
<> 144:ef7eb2e8f9f7 1485 * @arg @ref LL_APB1_GRP1_PERIPH_USART3 (*)
<> 144:ef7eb2e8f9f7 1486 * @arg @ref LL_APB1_GRP1_PERIPH_UART4 (*)
<> 144:ef7eb2e8f9f7 1487 * @arg @ref LL_APB1_GRP1_PERIPH_UART5 (*)
<> 144:ef7eb2e8f9f7 1488 * @arg @ref LL_APB1_GRP1_PERIPH_I2C1
<> 144:ef7eb2e8f9f7 1489 * @arg @ref LL_APB1_GRP1_PERIPH_I2C2 (*)
<> 144:ef7eb2e8f9f7 1490 * @arg @ref LL_APB1_GRP1_PERIPH_I2C3
<> 144:ef7eb2e8f9f7 1491 * @arg @ref LL_APB1_GRP1_PERIPH_CRS (*)
<> 144:ef7eb2e8f9f7 1492 * @arg @ref LL_APB1_GRP1_PERIPH_CAN1
AnnaBridge 167:e84263d55307 1493 * @arg @ref LL_APB1_GRP1_PERIPH_CAN2 (*)
<> 144:ef7eb2e8f9f7 1494 * @arg @ref LL_APB1_GRP1_PERIPH_USB (*)
<> 144:ef7eb2e8f9f7 1495 * @arg @ref LL_APB1_GRP1_PERIPH_PWR
<> 144:ef7eb2e8f9f7 1496 * @arg @ref LL_APB1_GRP1_PERIPH_DAC1
<> 144:ef7eb2e8f9f7 1497 * @arg @ref LL_APB1_GRP1_PERIPH_OPAMP
<> 144:ef7eb2e8f9f7 1498 * @arg @ref LL_APB1_GRP1_PERIPH_LPTIM1
<> 144:ef7eb2e8f9f7 1499 *
<> 144:ef7eb2e8f9f7 1500 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1501 * @retval None
<> 144:ef7eb2e8f9f7 1502 */
<> 144:ef7eb2e8f9f7 1503 __STATIC_INLINE void LL_APB1_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1504 {
<> 144:ef7eb2e8f9f7 1505 CLEAR_BIT(RCC->APB1SMENR1, Periphs);
<> 144:ef7eb2e8f9f7 1506 }
<> 144:ef7eb2e8f9f7 1507
<> 144:ef7eb2e8f9f7 1508 /**
<> 144:ef7eb2e8f9f7 1509 * @brief Disable APB1 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1510 * @rmtoll APB1SMENR2 LPUART1SMEN LL_APB1_GRP2_DisableClockStopSleep\n
AnnaBridge 167:e84263d55307 1511 * APB1SMENR2 I2C4SMEN LL_APB1_GRP2_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1512 * APB1SMENR2 SWPMI1SMEN LL_APB1_GRP2_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1513 * APB1SMENR2 LPTIM2SMEN LL_APB1_GRP2_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1514 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1515 * @arg @ref LL_APB1_GRP2_PERIPH_LPUART1
AnnaBridge 167:e84263d55307 1516 * @arg @ref LL_APB1_GRP2_PERIPH_I2C4 (*)
AnnaBridge 167:e84263d55307 1517 * @arg @ref LL_APB1_GRP2_PERIPH_SWPMI1 (*)
<> 144:ef7eb2e8f9f7 1518 * @arg @ref LL_APB1_GRP2_PERIPH_LPTIM2
AnnaBridge 167:e84263d55307 1519 *
AnnaBridge 167:e84263d55307 1520 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1521 * @retval None
<> 144:ef7eb2e8f9f7 1522 */
<> 144:ef7eb2e8f9f7 1523 __STATIC_INLINE void LL_APB1_GRP2_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1524 {
<> 144:ef7eb2e8f9f7 1525 CLEAR_BIT(RCC->APB1SMENR2, Periphs);
<> 144:ef7eb2e8f9f7 1526 }
<> 144:ef7eb2e8f9f7 1527
<> 144:ef7eb2e8f9f7 1528 /**
<> 144:ef7eb2e8f9f7 1529 * @}
<> 144:ef7eb2e8f9f7 1530 */
<> 144:ef7eb2e8f9f7 1531
<> 144:ef7eb2e8f9f7 1532 /** @defgroup BUS_LL_EF_APB2 APB2
<> 144:ef7eb2e8f9f7 1533 * @{
<> 144:ef7eb2e8f9f7 1534 */
<> 144:ef7eb2e8f9f7 1535
<> 144:ef7eb2e8f9f7 1536 /**
<> 144:ef7eb2e8f9f7 1537 * @brief Enable APB2 peripherals clock.
<> 144:ef7eb2e8f9f7 1538 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1539 * APB2ENR FWEN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1540 * APB2ENR SDMMC1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1541 * APB2ENR TIM1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1542 * APB2ENR SPI1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1543 * APB2ENR TIM8EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1544 * APB2ENR USART1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1545 * APB2ENR TIM15EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1546 * APB2ENR TIM16EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1547 * APB2ENR TIM17EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1548 * APB2ENR SAI1EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1549 * APB2ENR SAI2EN LL_APB2_GRP1_EnableClock\n
<> 144:ef7eb2e8f9f7 1550 * APB2ENR DFSDM1EN LL_APB2_GRP1_EnableClock
<> 144:ef7eb2e8f9f7 1551 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1552 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1553 * @arg @ref LL_APB2_GRP1_PERIPH_FW
<> 144:ef7eb2e8f9f7 1554 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1555 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1556 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1557 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1558 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1559 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1560 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1561 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1562 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1563 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1564 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1565 *
<> 144:ef7eb2e8f9f7 1566 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1567 * @retval None
<> 144:ef7eb2e8f9f7 1568 */
<> 144:ef7eb2e8f9f7 1569 __STATIC_INLINE void LL_APB2_GRP1_EnableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1570 {
<> 144:ef7eb2e8f9f7 1571 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1572 SET_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1573 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1574 tmpreg = READ_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1575 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1576 }
<> 144:ef7eb2e8f9f7 1577
<> 144:ef7eb2e8f9f7 1578 /**
<> 144:ef7eb2e8f9f7 1579 * @brief Check if APB2 peripheral clock is enabled or not
<> 144:ef7eb2e8f9f7 1580 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1581 * APB2ENR FWEN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1582 * APB2ENR SDMMC1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1583 * APB2ENR TIM1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1584 * APB2ENR SPI1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1585 * APB2ENR TIM8EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1586 * APB2ENR USART1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1587 * APB2ENR TIM15EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1588 * APB2ENR TIM16EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1589 * APB2ENR TIM17EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1590 * APB2ENR SAI1EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1591 * APB2ENR SAI2EN LL_APB2_GRP1_IsEnabledClock\n
<> 144:ef7eb2e8f9f7 1592 * APB2ENR DFSDM1EN LL_APB2_GRP1_IsEnabledClock
<> 144:ef7eb2e8f9f7 1593 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1594 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1595 * @arg @ref LL_APB2_GRP1_PERIPH_FW
<> 144:ef7eb2e8f9f7 1596 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1597 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1598 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1599 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1600 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1601 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1602 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1603 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1604 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1605 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1606 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1607 *
<> 144:ef7eb2e8f9f7 1608 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1609 * @retval State of Periphs (1 or 0).
<> 144:ef7eb2e8f9f7 1610 */
<> 144:ef7eb2e8f9f7 1611 __STATIC_INLINE uint32_t LL_APB2_GRP1_IsEnabledClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1612 {
<> 144:ef7eb2e8f9f7 1613 return (READ_BIT(RCC->APB2ENR, Periphs) == Periphs);
<> 144:ef7eb2e8f9f7 1614 }
<> 144:ef7eb2e8f9f7 1615
<> 144:ef7eb2e8f9f7 1616 /**
<> 144:ef7eb2e8f9f7 1617 * @brief Disable APB2 peripherals clock.
<> 144:ef7eb2e8f9f7 1618 * @rmtoll APB2ENR SYSCFGEN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1619 * APB2ENR SDMMC1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1620 * APB2ENR TIM1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1621 * APB2ENR SPI1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1622 * APB2ENR TIM8EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1623 * APB2ENR USART1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1624 * APB2ENR TIM15EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1625 * APB2ENR TIM16EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1626 * APB2ENR TIM17EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1627 * APB2ENR SAI1EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1628 * APB2ENR SAI2EN LL_APB2_GRP1_DisableClock\n
<> 144:ef7eb2e8f9f7 1629 * APB2ENR DFSDM1EN LL_APB2_GRP1_DisableClock
<> 144:ef7eb2e8f9f7 1630 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1631 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1632 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1633 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1634 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1635 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1636 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1637 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1638 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1639 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1640 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1641 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1642 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1643 *
<> 144:ef7eb2e8f9f7 1644 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1645 * @retval None
<> 144:ef7eb2e8f9f7 1646 */
<> 144:ef7eb2e8f9f7 1647 __STATIC_INLINE void LL_APB2_GRP1_DisableClock(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1648 {
<> 144:ef7eb2e8f9f7 1649 CLEAR_BIT(RCC->APB2ENR, Periphs);
<> 144:ef7eb2e8f9f7 1650 }
<> 144:ef7eb2e8f9f7 1651
<> 144:ef7eb2e8f9f7 1652 /**
<> 144:ef7eb2e8f9f7 1653 * @brief Force APB2 peripherals reset.
<> 144:ef7eb2e8f9f7 1654 * @rmtoll APB2RSTR SYSCFGRST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1655 * APB2RSTR SDMMC1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1656 * APB2RSTR TIM1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1657 * APB2RSTR SPI1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1658 * APB2RSTR TIM8RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1659 * APB2RSTR USART1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1660 * APB2RSTR TIM15RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1661 * APB2RSTR TIM16RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1662 * APB2RSTR TIM17RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1663 * APB2RSTR SAI1RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1664 * APB2RSTR SAI2RST LL_APB2_GRP1_ForceReset\n
<> 144:ef7eb2e8f9f7 1665 * APB2RSTR DFSDM1RST LL_APB2_GRP1_ForceReset
<> 144:ef7eb2e8f9f7 1666 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1667 * @arg @ref LL_APB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1668 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1669 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1670 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1671 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1672 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1673 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1674 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1675 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1676 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1677 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1678 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1679 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1680 *
<> 144:ef7eb2e8f9f7 1681 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1682 * @retval None
<> 144:ef7eb2e8f9f7 1683 */
<> 144:ef7eb2e8f9f7 1684 __STATIC_INLINE void LL_APB2_GRP1_ForceReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1685 {
<> 144:ef7eb2e8f9f7 1686 SET_BIT(RCC->APB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 1687 }
<> 144:ef7eb2e8f9f7 1688
<> 144:ef7eb2e8f9f7 1689 /**
<> 144:ef7eb2e8f9f7 1690 * @brief Release APB2 peripherals reset.
<> 144:ef7eb2e8f9f7 1691 * @rmtoll APB2RSTR SYSCFGRST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1692 * APB2RSTR SDMMC1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1693 * APB2RSTR TIM1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1694 * APB2RSTR SPI1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1695 * APB2RSTR TIM8RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1696 * APB2RSTR USART1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1697 * APB2RSTR TIM15RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1698 * APB2RSTR TIM16RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1699 * APB2RSTR TIM17RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1700 * APB2RSTR SAI1RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1701 * APB2RSTR SAI2RST LL_APB2_GRP1_ReleaseReset\n
<> 144:ef7eb2e8f9f7 1702 * APB2RSTR DFSDM1RST LL_APB2_GRP1_ReleaseReset
<> 144:ef7eb2e8f9f7 1703 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1704 * @arg @ref LL_APB2_GRP1_PERIPH_ALL
<> 144:ef7eb2e8f9f7 1705 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1706 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1707 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1708 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1709 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1710 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1711 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1712 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1713 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1714 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1715 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1716 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1717 *
<> 144:ef7eb2e8f9f7 1718 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1719 * @retval None
<> 144:ef7eb2e8f9f7 1720 */
<> 144:ef7eb2e8f9f7 1721 __STATIC_INLINE void LL_APB2_GRP1_ReleaseReset(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1722 {
<> 144:ef7eb2e8f9f7 1723 CLEAR_BIT(RCC->APB2RSTR, Periphs);
<> 144:ef7eb2e8f9f7 1724 }
<> 144:ef7eb2e8f9f7 1725
<> 144:ef7eb2e8f9f7 1726 /**
<> 144:ef7eb2e8f9f7 1727 * @brief Enable APB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1728 * @rmtoll APB2SMENR SYSCFGSMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1729 * APB2SMENR SDMMC1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1730 * APB2SMENR TIM1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1731 * APB2SMENR SPI1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1732 * APB2SMENR TIM8SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1733 * APB2SMENR USART1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1734 * APB2SMENR TIM15SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1735 * APB2SMENR TIM16SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1736 * APB2SMENR TIM17SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1737 * APB2SMENR SAI1SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1738 * APB2SMENR SAI2SMEN LL_APB2_GRP1_EnableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1739 * APB2SMENR DFSDM1SMEN LL_APB2_GRP1_EnableClockStopSleep
<> 144:ef7eb2e8f9f7 1740 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1741 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1742 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1743 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1744 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1745 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1746 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1747 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1748 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1749 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1750 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1751 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1752 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1753 *
<> 144:ef7eb2e8f9f7 1754 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1755 * @retval None
<> 144:ef7eb2e8f9f7 1756 */
<> 144:ef7eb2e8f9f7 1757 __STATIC_INLINE void LL_APB2_GRP1_EnableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1758 {
<> 144:ef7eb2e8f9f7 1759 __IO uint32_t tmpreg;
<> 144:ef7eb2e8f9f7 1760 SET_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1761 /* Delay after an RCC peripheral clock enabling */
<> 144:ef7eb2e8f9f7 1762 tmpreg = READ_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1763 (void)tmpreg;
<> 144:ef7eb2e8f9f7 1764 }
<> 144:ef7eb2e8f9f7 1765
<> 144:ef7eb2e8f9f7 1766 /**
<> 144:ef7eb2e8f9f7 1767 * @brief Disable APB2 peripheral clocks in Sleep and Stop modes
<> 144:ef7eb2e8f9f7 1768 * @rmtoll APB2SMENR SYSCFGSMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1769 * APB2SMENR SDMMC1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1770 * APB2SMENR TIM1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1771 * APB2SMENR SPI1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1772 * APB2SMENR TIM8SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1773 * APB2SMENR USART1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1774 * APB2SMENR TIM15SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1775 * APB2SMENR TIM16SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1776 * APB2SMENR TIM17SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1777 * APB2SMENR SAI1SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1778 * APB2SMENR SAI2SMEN LL_APB2_GRP1_DisableClockStopSleep\n
<> 144:ef7eb2e8f9f7 1779 * APB2SMENR DFSDM1SMEN LL_APB2_GRP1_DisableClockStopSleep
<> 144:ef7eb2e8f9f7 1780 * @param Periphs This parameter can be a combination of the following values:
<> 144:ef7eb2e8f9f7 1781 * @arg @ref LL_APB2_GRP1_PERIPH_SYSCFG
<> 144:ef7eb2e8f9f7 1782 * @arg @ref LL_APB2_GRP1_PERIPH_SDMMC1 (*)
<> 144:ef7eb2e8f9f7 1783 * @arg @ref LL_APB2_GRP1_PERIPH_TIM1
<> 144:ef7eb2e8f9f7 1784 * @arg @ref LL_APB2_GRP1_PERIPH_SPI1
<> 144:ef7eb2e8f9f7 1785 * @arg @ref LL_APB2_GRP1_PERIPH_TIM8 (*)
<> 144:ef7eb2e8f9f7 1786 * @arg @ref LL_APB2_GRP1_PERIPH_USART1
<> 144:ef7eb2e8f9f7 1787 * @arg @ref LL_APB2_GRP1_PERIPH_TIM15
<> 144:ef7eb2e8f9f7 1788 * @arg @ref LL_APB2_GRP1_PERIPH_TIM16
<> 144:ef7eb2e8f9f7 1789 * @arg @ref LL_APB2_GRP1_PERIPH_TIM17 (*)
<> 144:ef7eb2e8f9f7 1790 * @arg @ref LL_APB2_GRP1_PERIPH_SAI1
<> 144:ef7eb2e8f9f7 1791 * @arg @ref LL_APB2_GRP1_PERIPH_SAI2 (*)
<> 144:ef7eb2e8f9f7 1792 * @arg @ref LL_APB2_GRP1_PERIPH_DFSDM1 (*)
<> 144:ef7eb2e8f9f7 1793 *
<> 144:ef7eb2e8f9f7 1794 * (*) value not defined in all devices.
<> 144:ef7eb2e8f9f7 1795 * @retval None
<> 144:ef7eb2e8f9f7 1796 */
<> 144:ef7eb2e8f9f7 1797 __STATIC_INLINE void LL_APB2_GRP1_DisableClockStopSleep(uint32_t Periphs)
<> 144:ef7eb2e8f9f7 1798 {
<> 144:ef7eb2e8f9f7 1799 CLEAR_BIT(RCC->APB2SMENR, Periphs);
<> 144:ef7eb2e8f9f7 1800 }
<> 144:ef7eb2e8f9f7 1801
<> 144:ef7eb2e8f9f7 1802 /**
<> 144:ef7eb2e8f9f7 1803 * @}
<> 144:ef7eb2e8f9f7 1804 */
<> 144:ef7eb2e8f9f7 1805
<> 144:ef7eb2e8f9f7 1806
<> 144:ef7eb2e8f9f7 1807 /**
<> 144:ef7eb2e8f9f7 1808 * @}
<> 144:ef7eb2e8f9f7 1809 */
<> 144:ef7eb2e8f9f7 1810
<> 144:ef7eb2e8f9f7 1811 /**
<> 144:ef7eb2e8f9f7 1812 * @}
<> 144:ef7eb2e8f9f7 1813 */
<> 144:ef7eb2e8f9f7 1814
<> 144:ef7eb2e8f9f7 1815 #endif /* defined(RCC) */
<> 144:ef7eb2e8f9f7 1816
<> 144:ef7eb2e8f9f7 1817 /**
<> 144:ef7eb2e8f9f7 1818 * @}
<> 144:ef7eb2e8f9f7 1819 */
<> 144:ef7eb2e8f9f7 1820
<> 144:ef7eb2e8f9f7 1821 #ifdef __cplusplus
<> 144:ef7eb2e8f9f7 1822 }
<> 144:ef7eb2e8f9f7 1823 #endif
<> 144:ef7eb2e8f9f7 1824
<> 144:ef7eb2e8f9f7 1825 #endif /* __STM32L4xx_LL_BUS_H */
<> 144:ef7eb2e8f9f7 1826
<> 144:ef7eb2e8f9f7 1827 /************************ (C) COPYRIGHT STMicroelectronics *****END OF FILE****/