Johannes Stratmann / mbed-dev

added prescaler for 16 bit pwm in LPC1347 target

Fork of mbed-dev by mbed official

targets/cmsis/TARGET_NXP/TARGET_LPC82X/TARGET_LPC824/system_LPC8xx.c@147:ba84b7dc41a7, 2016-09-10 (annotated)

Committer:
JojoS
Date:
Sat Sep 10 15:32:04 2016 +0000
Revision:
147:ba84b7dc41a7
Parent:
144:ef7eb2e8f9f7 
added prescaler for 16 bit timers (solution as in LPC11xx), default prescaler 31 for max 28 ms period time

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /******************************************************************************
<> 144:ef7eb2e8f9f7 2 * @file: system_LPC8xx.c
<> 144:ef7eb2e8f9f7 3 * @purpose: CMSIS Cortex-M0+ Device Peripheral Access Layer Source File
<> 144:ef7eb2e8f9f7 4 * for the NXP LPC8xx Device Series
<> 144:ef7eb2e8f9f7 5 * @version: V1.0
<> 144:ef7eb2e8f9f7 6 * @date: 16. Aug. 2012
<> 144:ef7eb2e8f9f7 7 *----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8 *
<> 144:ef7eb2e8f9f7 9 * Copyright (C) 2012 ARM Limited. All rights reserved.
<> 144:ef7eb2e8f9f7 10 *
<> 144:ef7eb2e8f9f7 11 * ARM Limited (ARM) is supplying this software for use with Cortex-M0+
<> 144:ef7eb2e8f9f7 12 * processor based microcontrollers. This file can be freely distributed
<> 144:ef7eb2e8f9f7 13 * within development tools that are supporting such ARM based processors.
<> 144:ef7eb2e8f9f7 14 *
<> 144:ef7eb2e8f9f7 15 * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED
<> 144:ef7eb2e8f9f7 16 * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF
<> 144:ef7eb2e8f9f7 17 * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.
<> 144:ef7eb2e8f9f7 18 * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR
<> 144:ef7eb2e8f9f7 19 * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.
<> 144:ef7eb2e8f9f7 20 *
<> 144:ef7eb2e8f9f7 21 ******************************************************************************/
<> 144:ef7eb2e8f9f7 22 #include <stdint.h>
<> 144:ef7eb2e8f9f7 23 #include "LPC82x.h"
<> 144:ef7eb2e8f9f7 24
<> 144:ef7eb2e8f9f7 25 /*
<> 144:ef7eb2e8f9f7 26 //-------- <<< Use Configuration Wizard in Context Menu >>> ------------------
<> 144:ef7eb2e8f9f7 27 */
<> 144:ef7eb2e8f9f7 28
<> 144:ef7eb2e8f9f7 29 /*--------------------- Clock Configuration ----------------------------------*/
<> 144:ef7eb2e8f9f7 30 //
<> 144:ef7eb2e8f9f7 31 // <e> Clock Configuration
<> 144:ef7eb2e8f9f7 32 #define CLOCK_SETUP 1
<> 144:ef7eb2e8f9f7 33 // <h> System Oscillator Control Register (SYSOSCCTRL)
<> 144:ef7eb2e8f9f7 34 // <o.0> BYPASS: System Oscillator Bypass Enable
<> 144:ef7eb2e8f9f7 35 // <i> If enabled then PLL input (sys_osc_clk) is fed
<> 144:ef7eb2e8f9f7 36 // <i> directly from XTALIN and XTALOUT pins.
<> 144:ef7eb2e8f9f7 37 // <o.1> FREQRANGE: System Oscillator Frequency Range
<> 144:ef7eb2e8f9f7 38 // <i> Determines frequency range for Low-power oscillator.
<> 144:ef7eb2e8f9f7 39 // <0=> 1 - 20 MHz
<> 144:ef7eb2e8f9f7 40 // <1=> 15 - 25 MHz
<> 144:ef7eb2e8f9f7 41 // </h>
<> 144:ef7eb2e8f9f7 42 #define SYSOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 43 //
<> 144:ef7eb2e8f9f7 44 // <h> Watchdog Oscillator Control Register (WDTOSCCTRL)
<> 144:ef7eb2e8f9f7 45 // <o.0..4> DIVSEL: Select Divider for Fclkana
<> 144:ef7eb2e8f9f7 46 // <i> wdt_osc_clk = Fclkana/ (2 * (1 + DIVSEL))
<> 144:ef7eb2e8f9f7 47 // <0-31>
<> 144:ef7eb2e8f9f7 48 // <o.5..8> FREQSEL: Select Watchdog Oscillator Analog Output Frequency (Fclkana)
<> 144:ef7eb2e8f9f7 49 // <0=> Undefined
<> 144:ef7eb2e8f9f7 50 // <1=> 0.6 MHz
<> 144:ef7eb2e8f9f7 51 // <2=> 1.05 MHz
<> 144:ef7eb2e8f9f7 52 // <3=> 1.4 MHz
<> 144:ef7eb2e8f9f7 53 // <4=> 1.75 MHz
<> 144:ef7eb2e8f9f7 54 // <5=> 2.1 MHz
<> 144:ef7eb2e8f9f7 55 // <6=> 2.4 MHz
<> 144:ef7eb2e8f9f7 56 // <7=> 2.7 MHz
<> 144:ef7eb2e8f9f7 57 // <8=> 3.0 MHz
<> 144:ef7eb2e8f9f7 58 // <9=> 3.25 MHz
<> 144:ef7eb2e8f9f7 59 // <10=> 3.5 MHz
<> 144:ef7eb2e8f9f7 60 // <11=> 3.75 MHz
<> 144:ef7eb2e8f9f7 61 // <12=> 4.0 MHz
<> 144:ef7eb2e8f9f7 62 // <13=> 4.2 MHz
<> 144:ef7eb2e8f9f7 63 // <14=> 4.4 MHz
<> 144:ef7eb2e8f9f7 64 // <15=> 4.6 MHz
<> 144:ef7eb2e8f9f7 65 #define WDTOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 66 // </h>
<> 144:ef7eb2e8f9f7 67 // <h> System PLL Control Register (SYSPLLCTRL)
<> 144:ef7eb2e8f9f7 68 // <i> F_clkout = M * F_clkin = F_CCO / (2 * P)
<> 144:ef7eb2e8f9f7 69 // <i> F_clkin must be in the range of 10 MHz to 25 MHz
<> 144:ef7eb2e8f9f7 70 // <i> F_CCO must be in the range of 156 MHz to 320 MHz
<> 144:ef7eb2e8f9f7 71 // <o.0..4> MSEL: Feedback Divider Selection
<> 144:ef7eb2e8f9f7 72 // <i> M = MSEL + 1
<> 144:ef7eb2e8f9f7 73 // <0-31>
<> 144:ef7eb2e8f9f7 74 // <o.5..6> PSEL: Post Divider Selection
<> 144:ef7eb2e8f9f7 75 // <0=> P = 1
<> 144:ef7eb2e8f9f7 76 // <1=> P = 2
<> 144:ef7eb2e8f9f7 77 // <2=> P = 4
<> 144:ef7eb2e8f9f7 78 // <3=> P = 8
<> 144:ef7eb2e8f9f7 79 // </h>
<> 144:ef7eb2e8f9f7 80 #define SYSPLLCTRL_Val 0x00000024 // Reset: 0x000
<> 144:ef7eb2e8f9f7 81 //
<> 144:ef7eb2e8f9f7 82 // <h> System PLL Clock Source Select Register (SYSPLLCLKSEL)
<> 144:ef7eb2e8f9f7 83 // <o.0..1> SEL: System PLL Clock Source
<> 144:ef7eb2e8f9f7 84 // <0=> IRC
<> 144:ef7eb2e8f9f7 85 // <1=> Crystal Oscillator
<> 144:ef7eb2e8f9f7 86 // <2=> Reserved
<> 144:ef7eb2e8f9f7 87 // <3=> CLKIN. External clock input.
<> 144:ef7eb2e8f9f7 88 // </h>
<> 144:ef7eb2e8f9f7 89 #define SYSPLLCLKSEL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 90 //
<> 144:ef7eb2e8f9f7 91 // <h> Main Clock Source Select Register (MAINCLKSEL)
<> 144:ef7eb2e8f9f7 92 // <o.0..1> SEL: Clock Source for Main Clock
<> 144:ef7eb2e8f9f7 93 // <0=> IRC Oscillator
<> 144:ef7eb2e8f9f7 94 // <1=> PLL input
<> 144:ef7eb2e8f9f7 95 // <2=> Watchdog Oscillator
<> 144:ef7eb2e8f9f7 96 // <3=> PLL output
<> 144:ef7eb2e8f9f7 97 // </h>
<> 144:ef7eb2e8f9f7 98 #define MAINCLKSEL_Val 0x00000003 // Reset: 0x000
<> 144:ef7eb2e8f9f7 99 // <h> System AHB Clock Divider Register (SYSAHBCLKDIV)
<> 144:ef7eb2e8f9f7 100 // <o.0..7> DIV: System AHB Clock Divider
<> 144:ef7eb2e8f9f7 101 // <i> Divides main clock to provide system clock to core, memories, and peripherals.
<> 144:ef7eb2e8f9f7 102 // <i> 0 = is disabled
<> 144:ef7eb2e8f9f7 103 // <0-255>
<> 144:ef7eb2e8f9f7 104 // </h>
<> 144:ef7eb2e8f9f7 105 #define SYSAHBCLKDIV_Val 0x00000002 // Reset: 0x001
<> 144:ef7eb2e8f9f7 106 // </e>
<> 144:ef7eb2e8f9f7 107
<> 144:ef7eb2e8f9f7 108 //#define CLOCK_SETUP 0 // 1 == IRC: 2 == System Oscillator 12Mhz Xtal:
<> 144:ef7eb2e8f9f7 109
<> 144:ef7eb2e8f9f7 110 /*
<> 144:ef7eb2e8f9f7 111 #if (CLOCK_SETUP == 0)
<> 144:ef7eb2e8f9f7 112 #define SYSOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 113 #define WDTOSCCTRL_Val 0x00000024 // Reset: 0x000
<> 144:ef7eb2e8f9f7 114 #define SYSPLLCTRL_Val 0x00000041 // Reset: 0x000
<> 144:ef7eb2e8f9f7 115 #define SYSPLLCLKSEL_Val 0x00000003 // Reset: 0x000
<> 144:ef7eb2e8f9f7 116 #define MAINCLKSEL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 117 #define SYSAHBCLKDIV_Val 0x00000001 // Reset: 0x001
<> 144:ef7eb2e8f9f7 118 #elif (CLOCK_SETUP == 2)
<> 144:ef7eb2e8f9f7 119 // #define SYSOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 120 #define WDTOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 121 #define SYSPLLCTRL_Val 0x00000040 // Reset: 0x000
<> 144:ef7eb2e8f9f7 122 #define SYSPLLCLKSEL_Val 0x00000001 // Reset: 0x000
<> 144:ef7eb2e8f9f7 123 #define MAINCLKSEL_Val 0x00000003 // Reset: 0x000
<> 144:ef7eb2e8f9f7 124 #define SYSAHBCLKDIV_Val 0x00000001 // Reset: 0x001
<> 144:ef7eb2e8f9f7 125 #endif
<> 144:ef7eb2e8f9f7 126 */
<> 144:ef7eb2e8f9f7 127
<> 144:ef7eb2e8f9f7 128 /*
<> 144:ef7eb2e8f9f7 129 //-------- <<< end of configuration section >>> ------------------------------
<> 144:ef7eb2e8f9f7 130 */
<> 144:ef7eb2e8f9f7 131
<> 144:ef7eb2e8f9f7 132 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 133 Check the register settings
<> 144:ef7eb2e8f9f7 134 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 135 #define CHECK_RANGE(val, min, max) ((val < min) || (val > max))
<> 144:ef7eb2e8f9f7 136 #define CHECK_RSVD(val, mask) (val & mask)
<> 144:ef7eb2e8f9f7 137
<> 144:ef7eb2e8f9f7 138 /* Clock Configuration -------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 139 #if (CHECK_RSVD((SYSOSCCTRL_Val), ~0x00000003))
<> 144:ef7eb2e8f9f7 140 #error "SYSOSCCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 141 #endif
<> 144:ef7eb2e8f9f7 142
<> 144:ef7eb2e8f9f7 143 #if (CHECK_RSVD((WDTOSCCTRL_Val), ~0x000001FF))
<> 144:ef7eb2e8f9f7 144 #error "WDTOSCCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 145 #endif
<> 144:ef7eb2e8f9f7 146
<> 144:ef7eb2e8f9f7 147 #if (CHECK_RANGE((SYSPLLCLKSEL_Val), 0, 3))
<> 144:ef7eb2e8f9f7 148 #error "SYSPLLCLKSEL: Value out of range!"
<> 144:ef7eb2e8f9f7 149 #endif
<> 144:ef7eb2e8f9f7 150
<> 144:ef7eb2e8f9f7 151 #if (CHECK_RSVD((SYSPLLCTRL_Val), ~0x000001FF))
<> 144:ef7eb2e8f9f7 152 #error "SYSPLLCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 153 #endif
<> 144:ef7eb2e8f9f7 154
<> 144:ef7eb2e8f9f7 155 #if (CHECK_RSVD((MAINCLKSEL_Val), ~0x00000003))
<> 144:ef7eb2e8f9f7 156 #error "MAINCLKSEL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 157 #endif
<> 144:ef7eb2e8f9f7 158
<> 144:ef7eb2e8f9f7 159 #if (CHECK_RANGE((SYSAHBCLKDIV_Val), 0, 255))
<> 144:ef7eb2e8f9f7 160 #error "SYSAHBCLKDIV: Value out of range!"
<> 144:ef7eb2e8f9f7 161 #endif
<> 144:ef7eb2e8f9f7 162
<> 144:ef7eb2e8f9f7 163
<> 144:ef7eb2e8f9f7 164 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 165 DEFINES
<> 144:ef7eb2e8f9f7 166 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 167
<> 144:ef7eb2e8f9f7 168 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 169 Define clocks
<> 144:ef7eb2e8f9f7 170 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 171 #define __XTAL (12000000UL) /* Oscillator frequency */
<> 144:ef7eb2e8f9f7 172 #define __SYS_OSC_CLK ( __XTAL) /* Main oscillator frequency */
<> 144:ef7eb2e8f9f7 173 #define __IRC_OSC_CLK (12000000UL) /* Internal RC oscillator frequency */
<> 144:ef7eb2e8f9f7 174 #define __CLKIN_CLK (12000000UL) /* CLKIN pin frequency */
<> 144:ef7eb2e8f9f7 175
<> 144:ef7eb2e8f9f7 176
<> 144:ef7eb2e8f9f7 177 #define __FREQSEL ((WDTOSCCTRL_Val >> 5) & 0x0F)
<> 144:ef7eb2e8f9f7 178 #define __DIVSEL (((WDTOSCCTRL_Val & 0x1F) << 1) + 2)
<> 144:ef7eb2e8f9f7 179
<> 144:ef7eb2e8f9f7 180 #if (CLOCK_SETUP) /* Clock Setup */
<> 144:ef7eb2e8f9f7 181 #if (__FREQSEL == 0)
<> 144:ef7eb2e8f9f7 182 #define __WDT_OSC_CLK ( 0) /* undefined */
<> 144:ef7eb2e8f9f7 183 #elif (__FREQSEL == 1)
<> 144:ef7eb2e8f9f7 184 #define __WDT_OSC_CLK ( 500000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 185 #elif (__FREQSEL == 2)
<> 144:ef7eb2e8f9f7 186 #define __WDT_OSC_CLK ( 800000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 187 #elif (__FREQSEL == 3)
<> 144:ef7eb2e8f9f7 188 #define __WDT_OSC_CLK (1100000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 189 #elif (__FREQSEL == 4)
<> 144:ef7eb2e8f9f7 190 #define __WDT_OSC_CLK (1400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 191 #elif (__FREQSEL == 5)
<> 144:ef7eb2e8f9f7 192 #define __WDT_OSC_CLK (1600000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 193 #elif (__FREQSEL == 6)
<> 144:ef7eb2e8f9f7 194 #define __WDT_OSC_CLK (1800000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 195 #elif (__FREQSEL == 7)
<> 144:ef7eb2e8f9f7 196 #define __WDT_OSC_CLK (2000000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 197 #elif (__FREQSEL == 8)
<> 144:ef7eb2e8f9f7 198 #define __WDT_OSC_CLK (2200000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 199 #elif (__FREQSEL == 9)
<> 144:ef7eb2e8f9f7 200 #define __WDT_OSC_CLK (2400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 201 #elif (__FREQSEL == 10)
<> 144:ef7eb2e8f9f7 202 #define __WDT_OSC_CLK (2600000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 203 #elif (__FREQSEL == 11)
<> 144:ef7eb2e8f9f7 204 #define __WDT_OSC_CLK (2700000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 205 #elif (__FREQSEL == 12)
<> 144:ef7eb2e8f9f7 206 #define __WDT_OSC_CLK (2900000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 207 #elif (__FREQSEL == 13)
<> 144:ef7eb2e8f9f7 208 #define __WDT_OSC_CLK (3100000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 209 #elif (__FREQSEL == 14)
<> 144:ef7eb2e8f9f7 210 #define __WDT_OSC_CLK (3200000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 211 #else
<> 144:ef7eb2e8f9f7 212 #define __WDT_OSC_CLK (3400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 213 #endif
<> 144:ef7eb2e8f9f7 214
<> 144:ef7eb2e8f9f7 215 /* sys_pllclkin calculation */
<> 144:ef7eb2e8f9f7 216 #if ((SYSPLLCLKSEL_Val & 0x03) == 0)
<> 144:ef7eb2e8f9f7 217 #define __SYS_PLLCLKIN (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 218 #elif ((SYSPLLCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 219 #define __SYS_PLLCLKIN (__SYS_OSC_CLK)
<> 144:ef7eb2e8f9f7 220 #elif ((SYSPLLCLKSEL_Val & 0x03) == 3)
<> 144:ef7eb2e8f9f7 221 #define __SYS_PLLCLKIN (__CLKIN_CLK)
<> 144:ef7eb2e8f9f7 222 #else
<> 144:ef7eb2e8f9f7 223 #define __SYS_PLLCLKIN (0)
<> 144:ef7eb2e8f9f7 224 #endif
<> 144:ef7eb2e8f9f7 225
<> 144:ef7eb2e8f9f7 226 #define __SYS_PLLCLKOUT (__SYS_PLLCLKIN * ((SYSPLLCTRL_Val & 0x01F) + 1))
<> 144:ef7eb2e8f9f7 227
<> 144:ef7eb2e8f9f7 228 /* main clock calculation */
<> 144:ef7eb2e8f9f7 229 #if ((MAINCLKSEL_Val & 0x03) == 0)
<> 144:ef7eb2e8f9f7 230 #define __MAIN_CLOCK (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 231 #elif ((MAINCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 232 #define __MAIN_CLOCK (__SYS_PLLCLKIN)
<> 144:ef7eb2e8f9f7 233 #elif ((MAINCLKSEL_Val & 0x03) == 2)
<> 144:ef7eb2e8f9f7 234 #if (__FREQSEL == 0)
<> 144:ef7eb2e8f9f7 235 #error "MAINCLKSEL: WDT Oscillator selected but FREQSEL is undefined!"
<> 144:ef7eb2e8f9f7 236 #else
<> 144:ef7eb2e8f9f7 237 #define __MAIN_CLOCK (__WDT_OSC_CLK)
<> 144:ef7eb2e8f9f7 238 #endif
<> 144:ef7eb2e8f9f7 239 #elif ((MAINCLKSEL_Val & 0x03) == 3)
<> 144:ef7eb2e8f9f7 240 #define __MAIN_CLOCK (__SYS_PLLCLKOUT)
<> 144:ef7eb2e8f9f7 241 #else
<> 144:ef7eb2e8f9f7 242 #define __MAIN_CLOCK (0)
<> 144:ef7eb2e8f9f7 243 #endif
<> 144:ef7eb2e8f9f7 244
<> 144:ef7eb2e8f9f7 245 #define __SYSTEM_CLOCK (__MAIN_CLOCK / SYSAHBCLKDIV_Val)
<> 144:ef7eb2e8f9f7 246
<> 144:ef7eb2e8f9f7 247 #else
<> 144:ef7eb2e8f9f7 248 #define __SYSTEM_CLOCK (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 249 #endif // CLOCK_SETUP
<> 144:ef7eb2e8f9f7 250
<> 144:ef7eb2e8f9f7 251
<> 144:ef7eb2e8f9f7 252 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 253 Clock Variable definitions
<> 144:ef7eb2e8f9f7 254 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 255 uint32_t SystemCoreClock = __SYSTEM_CLOCK; /*!< System Clock Frequency (Core Clock)*/
<> 144:ef7eb2e8f9f7 256 uint32_t MainClock = __MAIN_CLOCK; /*!< Main Clock Frequency */
<> 144:ef7eb2e8f9f7 257
<> 144:ef7eb2e8f9f7 258 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 259 Clock functions
<> 144:ef7eb2e8f9f7 260 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 261 void SystemCoreClockUpdate (void) /* Get Core Clock Frequency */
<> 144:ef7eb2e8f9f7 262 {
<> 144:ef7eb2e8f9f7 263 uint32_t wdt_osc = 0;
<> 144:ef7eb2e8f9f7 264
<> 144:ef7eb2e8f9f7 265 /* Determine clock frequency according to clock register values */
<> 144:ef7eb2e8f9f7 266 switch ((LPC_SYSCON->WDTOSCCTRL >> 5) & 0x0F) {
<> 144:ef7eb2e8f9f7 267 case 0: wdt_osc = 0; break;
<> 144:ef7eb2e8f9f7 268 case 1: wdt_osc = 500000; break;
<> 144:ef7eb2e8f9f7 269 case 2: wdt_osc = 800000; break;
<> 144:ef7eb2e8f9f7 270 case 3: wdt_osc = 1100000; break;
<> 144:ef7eb2e8f9f7 271 case 4: wdt_osc = 1400000; break;
<> 144:ef7eb2e8f9f7 272 case 5: wdt_osc = 1600000; break;
<> 144:ef7eb2e8f9f7 273 case 6: wdt_osc = 1800000; break;
<> 144:ef7eb2e8f9f7 274 case 7: wdt_osc = 2000000; break;
<> 144:ef7eb2e8f9f7 275 case 8: wdt_osc = 2200000; break;
<> 144:ef7eb2e8f9f7 276 case 9: wdt_osc = 2400000; break;
<> 144:ef7eb2e8f9f7 277 case 10: wdt_osc = 2600000; break;
<> 144:ef7eb2e8f9f7 278 case 11: wdt_osc = 2700000; break;
<> 144:ef7eb2e8f9f7 279 case 12: wdt_osc = 2900000; break;
<> 144:ef7eb2e8f9f7 280 case 13: wdt_osc = 3100000; break;
<> 144:ef7eb2e8f9f7 281 case 14: wdt_osc = 3200000; break;
<> 144:ef7eb2e8f9f7 282 case 15: wdt_osc = 3400000; break;
<> 144:ef7eb2e8f9f7 283 }
<> 144:ef7eb2e8f9f7 284 wdt_osc /= ((LPC_SYSCON->WDTOSCCTRL & 0x1F) << 1) + 2;
<> 144:ef7eb2e8f9f7 285
<> 144:ef7eb2e8f9f7 286 switch (LPC_SYSCON->MAINCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 287 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 288 SystemCoreClock = __IRC_OSC_CLK;
<> 144:ef7eb2e8f9f7 289 break;
<> 144:ef7eb2e8f9f7 290 case 1: /* Input Clock to System PLL */
<> 144:ef7eb2e8f9f7 291 switch (LPC_SYSCON->SYSPLLCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 292 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 293 SystemCoreClock = __IRC_OSC_CLK;
<> 144:ef7eb2e8f9f7 294 break;
<> 144:ef7eb2e8f9f7 295 case 1: /* System oscillator */
<> 144:ef7eb2e8f9f7 296 SystemCoreClock = __SYS_OSC_CLK;
<> 144:ef7eb2e8f9f7 297 break;
<> 144:ef7eb2e8f9f7 298 case 2: /* Reserved */
<> 144:ef7eb2e8f9f7 299 SystemCoreClock = 0;
<> 144:ef7eb2e8f9f7 300 break;
<> 144:ef7eb2e8f9f7 301 case 3: /* CLKIN pin */
<> 144:ef7eb2e8f9f7 302 SystemCoreClock = __CLKIN_CLK;
<> 144:ef7eb2e8f9f7 303 break;
<> 144:ef7eb2e8f9f7 304 }
<> 144:ef7eb2e8f9f7 305 break;
<> 144:ef7eb2e8f9f7 306 case 2: /* WDT Oscillator */
<> 144:ef7eb2e8f9f7 307 SystemCoreClock = wdt_osc;
<> 144:ef7eb2e8f9f7 308 break;
<> 144:ef7eb2e8f9f7 309 case 3: /* System PLL Clock Out */
<> 144:ef7eb2e8f9f7 310 switch (LPC_SYSCON->SYSPLLCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 311 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 312 SystemCoreClock = __IRC_OSC_CLK * ((LPC_SYSCON->SYSPLLCTRL & 0x01F) + 1);
<> 144:ef7eb2e8f9f7 313 break;
<> 144:ef7eb2e8f9f7 314 case 1: /* System oscillator */
<> 144:ef7eb2e8f9f7 315 SystemCoreClock = __SYS_OSC_CLK * ((LPC_SYSCON->SYSPLLCTRL & 0x01F) + 1);
<> 144:ef7eb2e8f9f7 316 break;
<> 144:ef7eb2e8f9f7 317 case 2: /* Reserved */
<> 144:ef7eb2e8f9f7 318 SystemCoreClock = 0;
<> 144:ef7eb2e8f9f7 319 break;
<> 144:ef7eb2e8f9f7 320 case 3: /* CLKIN pin */
<> 144:ef7eb2e8f9f7 321 SystemCoreClock = __CLKIN_CLK * ((LPC_SYSCON->SYSPLLCTRL & 0x01F) + 1);
<> 144:ef7eb2e8f9f7 322 break;
<> 144:ef7eb2e8f9f7 323 }
<> 144:ef7eb2e8f9f7 324 break;
<> 144:ef7eb2e8f9f7 325 }
<> 144:ef7eb2e8f9f7 326
<> 144:ef7eb2e8f9f7 327 SystemCoreClock /= LPC_SYSCON->SYSAHBCLKDIV;
<> 144:ef7eb2e8f9f7 328
<> 144:ef7eb2e8f9f7 329 }
<> 144:ef7eb2e8f9f7 330
<> 144:ef7eb2e8f9f7 331 /**
<> 144:ef7eb2e8f9f7 332 * Initialize the system
<> 144:ef7eb2e8f9f7 333 *
<> 144:ef7eb2e8f9f7 334 * @param none
<> 144:ef7eb2e8f9f7 335 * @return none
<> 144:ef7eb2e8f9f7 336 *
<> 144:ef7eb2e8f9f7 337 * @brief Setup the microcontroller system.
<> 144:ef7eb2e8f9f7 338 * Initialize the System.
<> 144:ef7eb2e8f9f7 339 */
<> 144:ef7eb2e8f9f7 340 void SystemInit (void) {
<> 144:ef7eb2e8f9f7 341
<> 144:ef7eb2e8f9f7 342 /* System clock to the IOCON & the SWM need to be enabled or
<> 144:ef7eb2e8f9f7 343 most of the I/O related peripherals won't work. */
<> 144:ef7eb2e8f9f7 344 LPC_SYSCON->SYSAHBCLKCTRL |= ( (0x1 << 7) | (0x1 << 18) );
<> 144:ef7eb2e8f9f7 345
<> 144:ef7eb2e8f9f7 346 #if (CLOCK_SETUP) /* Clock Setup */
<> 144:ef7eb2e8f9f7 347
<> 144:ef7eb2e8f9f7 348 #if ((SYSPLLCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 349 volatile uint32_t i;
<> 144:ef7eb2e8f9f7 350 LPC_IOCON->PIO0_8 &= ~(0x3 << 3);
<> 144:ef7eb2e8f9f7 351 LPC_IOCON->PIO0_9 &= ~(0x3 << 3);
<> 144:ef7eb2e8f9f7 352 LPC_SWM->PINENABLE0 &= ~(0x3 << 6); /* XTALIN and XTALOUT */
<> 144:ef7eb2e8f9f7 353 LPC_SYSCON->PDRUNCFG &= ~(0x1 << 5); /* Power-up System Osc */
<> 144:ef7eb2e8f9f7 354 for (i = 0; i < 200; i++) __NOP();
<> 144:ef7eb2e8f9f7 355 LPC_SYSCON->SYSOSCCTRL = SYSOSCCTRL_Val;
<> 144:ef7eb2e8f9f7 356 #endif
<> 144:ef7eb2e8f9f7 357
<> 144:ef7eb2e8f9f7 358 #if ((SYSPLLCLKSEL_Val & 0x03) == 3)
<> 144:ef7eb2e8f9f7 359 LPC_IOCON->PIO0_1 &= ~(0x3 << 3);
<> 144:ef7eb2e8f9f7 360 LPC_SWM->PINENABLE0 &= ~(0x1 << 9); /* CLKIN */
<> 144:ef7eb2e8f9f7 361 for (i = 0; i < 200; i++) __NOP();
<> 144:ef7eb2e8f9f7 362 #endif
<> 144:ef7eb2e8f9f7 363
<> 144:ef7eb2e8f9f7 364 LPC_SYSCON->PDRUNCFG &= ~(0x1 << 7); /* Power-up System PLL */
<> 144:ef7eb2e8f9f7 365 LPC_SYSCON->SYSPLLCLKSEL = SYSPLLCLKSEL_Val; /* Select PLL Input */
<> 144:ef7eb2e8f9f7 366 LPC_SYSCON->SYSPLLCLKUEN = 0;
<> 144:ef7eb2e8f9f7 367 LPC_SYSCON->SYSPLLCLKUEN = 1; /* Update Clock Source */
<> 144:ef7eb2e8f9f7 368 while (!(LPC_SYSCON->SYSPLLCLKUEN & 0x01)); /* Wait Until Updated */
<> 144:ef7eb2e8f9f7 369
<> 144:ef7eb2e8f9f7 370 #if ((MAINCLKSEL_Val & 0x03) == 3) /* Main Clock is PLL Out */
<> 144:ef7eb2e8f9f7 371 LPC_SYSCON->SYSPLLCTRL = SYSPLLCTRL_Val;
<> 144:ef7eb2e8f9f7 372 LPC_SYSCON->PDRUNCFG &= ~(0x1 << 7); /* Power-up SYSPLL */
<> 144:ef7eb2e8f9f7 373 while (!(LPC_SYSCON->SYSPLLSTAT & 0x01)); /* Wait Until PLL Locked */
<> 144:ef7eb2e8f9f7 374 #endif
<> 144:ef7eb2e8f9f7 375
<> 144:ef7eb2e8f9f7 376 #if (((MAINCLKSEL_Val & 0x03) == 2) )
<> 144:ef7eb2e8f9f7 377 LPC_SYSCON->WDTOSCCTRL = WDTOSCCTRL_Val;
<> 144:ef7eb2e8f9f7 378 LPC_SYSCON->PDRUNCFG &= ~(0x1 << 6); /* Power-up WDT Clock */
<> 144:ef7eb2e8f9f7 379 for (i = 0; i < 200; i++) __NOP();
<> 144:ef7eb2e8f9f7 380 #endif
<> 144:ef7eb2e8f9f7 381
<> 144:ef7eb2e8f9f7 382 LPC_SYSCON->MAINCLKSEL = MAINCLKSEL_Val; /* Select PLL Clock Output */
<> 144:ef7eb2e8f9f7 383 LPC_SYSCON->MAINCLKUEN = 0;
<> 144:ef7eb2e8f9f7 384 LPC_SYSCON->MAINCLKUEN = 1; /* Update MCLK Clock Source */
<> 144:ef7eb2e8f9f7 385 while (!(LPC_SYSCON->MAINCLKUEN & 0x01)); /* Wait Until Updated */
<> 144:ef7eb2e8f9f7 386
<> 144:ef7eb2e8f9f7 387 LPC_SYSCON->SYSAHBCLKDIV = SYSAHBCLKDIV_Val;
<> 144:ef7eb2e8f9f7 388 #endif
<> 144:ef7eb2e8f9f7 389 }