Johannes Stratmann / mbed-dev

added prescaler for 16 bit pwm in LPC1347 target

Fork of mbed-dev by mbed official

targets/cmsis/TARGET_Freescale/TARGET_MCU_K64F/MK64F12.h@147:ba84b7dc41a7, 2016-09-10 (annotated)

Committer:
JojoS
Date:
Sat Sep 10 15:32:04 2016 +0000
Revision:
147:ba84b7dc41a7
Parent:
144:ef7eb2e8f9f7 
added prescaler for 16 bit timers (solution as in LPC11xx), default prescaler 31 for max 28 ms period time

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /*
<> 144:ef7eb2e8f9f7 2 ** ###################################################################
<> 144:ef7eb2e8f9f7 3 ** Processors: MK64FN1M0VDC12
<> 144:ef7eb2e8f9f7 4 ** MK64FN1M0VLL12
<> 144:ef7eb2e8f9f7 5 ** MK64FN1M0VLQ12
<> 144:ef7eb2e8f9f7 6 ** MK64FN1M0VMD12
<> 144:ef7eb2e8f9f7 7 ** MK64FX512VDC12
<> 144:ef7eb2e8f9f7 8 ** MK64FX512VLL12
<> 144:ef7eb2e8f9f7 9 ** MK64FX512VLQ12
<> 144:ef7eb2e8f9f7 10 ** MK64FX512VMD12
<> 144:ef7eb2e8f9f7 11 **
<> 144:ef7eb2e8f9f7 12 ** Compilers: Keil ARM C/C++ Compiler
<> 144:ef7eb2e8f9f7 13 ** Freescale C/C++ for Embedded ARM
<> 144:ef7eb2e8f9f7 14 ** GNU C Compiler
<> 144:ef7eb2e8f9f7 15 ** IAR ANSI C/C++ Compiler for ARM
<> 144:ef7eb2e8f9f7 16 **
<> 144:ef7eb2e8f9f7 17 ** Reference manual: K64P144M120SF5RM, Rev.2, January 2014
<> 144:ef7eb2e8f9f7 18 ** Version: rev. 2.8, 2015-02-19
<> 144:ef7eb2e8f9f7 19 ** Build: b151218
<> 144:ef7eb2e8f9f7 20 **
<> 144:ef7eb2e8f9f7 21 ** Abstract:
<> 144:ef7eb2e8f9f7 22 ** CMSIS Peripheral Access Layer for MK64F12
<> 144:ef7eb2e8f9f7 23 **
<> 144:ef7eb2e8f9f7 24 ** Copyright (c) 1997 - 2015 Freescale Semiconductor, Inc.
<> 144:ef7eb2e8f9f7 25 ** All rights reserved.
<> 144:ef7eb2e8f9f7 26 **
<> 144:ef7eb2e8f9f7 27 ** Redistribution and use in source and binary forms, with or without modification,
<> 144:ef7eb2e8f9f7 28 ** are permitted provided that the following conditions are met:
<> 144:ef7eb2e8f9f7 29 **
<> 144:ef7eb2e8f9f7 30 ** o Redistributions of source code must retain the above copyright notice, this list
<> 144:ef7eb2e8f9f7 31 ** of conditions and the following disclaimer.
<> 144:ef7eb2e8f9f7 32 **
<> 144:ef7eb2e8f9f7 33 ** o Redistributions in binary form must reproduce the above copyright notice, this
<> 144:ef7eb2e8f9f7 34 ** list of conditions and the following disclaimer in the documentation and/or
<> 144:ef7eb2e8f9f7 35 ** other materials provided with the distribution.
<> 144:ef7eb2e8f9f7 36 **
<> 144:ef7eb2e8f9f7 37 ** o Neither the name of Freescale Semiconductor, Inc. nor the names of its
<> 144:ef7eb2e8f9f7 38 ** contributors may be used to endorse or promote products derived from this
<> 144:ef7eb2e8f9f7 39 ** software without specific prior written permission.
<> 144:ef7eb2e8f9f7 40 **
<> 144:ef7eb2e8f9f7 41 ** THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
<> 144:ef7eb2e8f9f7 42 ** ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
<> 144:ef7eb2e8f9f7 43 ** WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<> 144:ef7eb2e8f9f7 44 ** DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE FOR
<> 144:ef7eb2e8f9f7 45 ** ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
<> 144:ef7eb2e8f9f7 46 ** (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
<> 144:ef7eb2e8f9f7 47 ** LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
<> 144:ef7eb2e8f9f7 48 ** ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
<> 144:ef7eb2e8f9f7 49 ** (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
<> 144:ef7eb2e8f9f7 50 ** SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<> 144:ef7eb2e8f9f7 51 **
<> 144:ef7eb2e8f9f7 52 ** http: www.freescale.com
<> 144:ef7eb2e8f9f7 53 ** mail: support@freescale.com
<> 144:ef7eb2e8f9f7 54 **
<> 144:ef7eb2e8f9f7 55 ** Revisions:
<> 144:ef7eb2e8f9f7 56 ** - rev. 1.0 (2013-08-12)
<> 144:ef7eb2e8f9f7 57 ** Initial version.
<> 144:ef7eb2e8f9f7 58 ** - rev. 2.0 (2013-10-29)
<> 144:ef7eb2e8f9f7 59 ** Register accessor macros added to the memory map.
<> 144:ef7eb2e8f9f7 60 ** Symbols for Processor Expert memory map compatibility added to the memory map.
<> 144:ef7eb2e8f9f7 61 ** Startup file for gcc has been updated according to CMSIS 3.2.
<> 144:ef7eb2e8f9f7 62 ** System initialization updated.
<> 144:ef7eb2e8f9f7 63 ** MCG - registers updated.
<> 144:ef7eb2e8f9f7 64 ** PORTA, PORTB, PORTC, PORTE - registers for digital filter removed.
<> 144:ef7eb2e8f9f7 65 ** - rev. 2.1 (2013-10-30)
<> 144:ef7eb2e8f9f7 66 ** Definition of BITBAND macros updated to support peripherals with 32-bit acces disabled.
<> 144:ef7eb2e8f9f7 67 ** - rev. 2.2 (2013-12-09)
<> 144:ef7eb2e8f9f7 68 ** DMA - EARS register removed.
<> 144:ef7eb2e8f9f7 69 ** AIPS0, AIPS1 - MPRA register updated.
<> 144:ef7eb2e8f9f7 70 ** - rev. 2.3 (2014-01-24)
<> 144:ef7eb2e8f9f7 71 ** Update according to reference manual rev. 2
<> 144:ef7eb2e8f9f7 72 ** ENET, MCG, MCM, SIM, USB - registers updated
<> 144:ef7eb2e8f9f7 73 ** - rev. 2.4 (2014-02-10)
<> 144:ef7eb2e8f9f7 74 ** The declaration of clock configurations has been moved to separate header file system_MK64F12.h
<> 144:ef7eb2e8f9f7 75 ** Update of SystemInit() and SystemCoreClockUpdate() functions.
<> 144:ef7eb2e8f9f7 76 ** - rev. 2.5 (2014-02-10)
<> 144:ef7eb2e8f9f7 77 ** The declaration of clock configurations has been moved to separate header file system_MK64F12.h
<> 144:ef7eb2e8f9f7 78 ** Update of SystemInit() and SystemCoreClockUpdate() functions.
<> 144:ef7eb2e8f9f7 79 ** Module access macro module_BASES replaced by module_BASE_PTRS.
<> 144:ef7eb2e8f9f7 80 ** - rev. 2.6 (2014-08-28)
<> 144:ef7eb2e8f9f7 81 ** Update of system files - default clock configuration changed.
<> 144:ef7eb2e8f9f7 82 ** Update of startup files - possibility to override DefaultISR added.
<> 144:ef7eb2e8f9f7 83 ** - rev. 2.7 (2014-10-14)
<> 144:ef7eb2e8f9f7 84 ** Interrupt INT_LPTimer renamed to INT_LPTMR0, interrupt INT_Watchdog renamed to INT_WDOG_EWM.
<> 144:ef7eb2e8f9f7 85 ** - rev. 2.8 (2015-02-19)
<> 144:ef7eb2e8f9f7 86 ** Renamed interrupt vector LLW to LLWU.
<> 144:ef7eb2e8f9f7 87 **
<> 144:ef7eb2e8f9f7 88 ** ###################################################################
<> 144:ef7eb2e8f9f7 89 */
<> 144:ef7eb2e8f9f7 90
<> 144:ef7eb2e8f9f7 91 /*!
<> 144:ef7eb2e8f9f7 92 * @file MK64F12.h
<> 144:ef7eb2e8f9f7 93 * @version 2.8
<> 144:ef7eb2e8f9f7 94 * @date 2015-02-19
<> 144:ef7eb2e8f9f7 95 * @brief CMSIS Peripheral Access Layer for MK64F12
<> 144:ef7eb2e8f9f7 96 *
<> 144:ef7eb2e8f9f7 97 * CMSIS Peripheral Access Layer for MK64F12
<> 144:ef7eb2e8f9f7 98 */
<> 144:ef7eb2e8f9f7 99
<> 144:ef7eb2e8f9f7 100 #ifndef _MK64F12_H_
<> 144:ef7eb2e8f9f7 101 #define _MK64F12_H_ /**< Symbol preventing repeated inclusion */
<> 144:ef7eb2e8f9f7 102
<> 144:ef7eb2e8f9f7 103 /** Memory map major version (memory maps with equal major version number are
<> 144:ef7eb2e8f9f7 104 * compatible) */
<> 144:ef7eb2e8f9f7 105 #define MCU_MEM_MAP_VERSION 0x0200U
<> 144:ef7eb2e8f9f7 106 /** Memory map minor version */
<> 144:ef7eb2e8f9f7 107 #define MCU_MEM_MAP_VERSION_MINOR 0x0008U
<> 144:ef7eb2e8f9f7 108
<> 144:ef7eb2e8f9f7 109 /**
<> 144:ef7eb2e8f9f7 110 * @brief Macro to calculate address of an aliased word in the peripheral
<> 144:ef7eb2e8f9f7 111 * bitband area for a peripheral register and bit (bit band region 0x40000000 to
<> 144:ef7eb2e8f9f7 112 * 0x400FFFFF).
<> 144:ef7eb2e8f9f7 113 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 114 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 115 * @return Address of the aliased word in the peripheral bitband area.
<> 144:ef7eb2e8f9f7 116 */
<> 144:ef7eb2e8f9f7 117 #define BITBAND_REGADDR(Reg,Bit) (0x42000000u + (32u*((uint32_t)&(Reg) - (uint32_t)0x40000000u)) + (4u*((uint32_t)(Bit))))
<> 144:ef7eb2e8f9f7 118 /**
<> 144:ef7eb2e8f9f7 119 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 120 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 121 * be used for peripherals with 32bit access allowed.
<> 144:ef7eb2e8f9f7 122 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 123 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 124 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 125 */
<> 144:ef7eb2e8f9f7 126 #define BITBAND_REG32(Reg,Bit) (*((uint32_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 127 #define BITBAND_REG(Reg,Bit) (BITBAND_REG32((Reg),(Bit)))
<> 144:ef7eb2e8f9f7 128 /**
<> 144:ef7eb2e8f9f7 129 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 130 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 131 * be used for peripherals with 16bit access allowed.
<> 144:ef7eb2e8f9f7 132 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 133 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 134 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 135 */
<> 144:ef7eb2e8f9f7 136 #define BITBAND_REG16(Reg,Bit) (*((uint16_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 137 /**
<> 144:ef7eb2e8f9f7 138 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 139 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 140 * be used for peripherals with 8bit access allowed.
<> 144:ef7eb2e8f9f7 141 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 142 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 143 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 144 */
<> 144:ef7eb2e8f9f7 145 #define BITBAND_REG8(Reg,Bit) (*((uint8_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 146
<> 144:ef7eb2e8f9f7 147 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 148 -- Interrupt vector numbers
<> 144:ef7eb2e8f9f7 149 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 150
<> 144:ef7eb2e8f9f7 151 /*!
<> 144:ef7eb2e8f9f7 152 * @addtogroup Interrupt_vector_numbers Interrupt vector numbers
<> 144:ef7eb2e8f9f7 153 * @{
<> 144:ef7eb2e8f9f7 154 */
<> 144:ef7eb2e8f9f7 155
<> 144:ef7eb2e8f9f7 156 /** Interrupt Number Definitions */
<> 144:ef7eb2e8f9f7 157 #define NUMBER_OF_INT_VECTORS 102 /**< Number of interrupts in the Vector table */
<> 144:ef7eb2e8f9f7 158
<> 144:ef7eb2e8f9f7 159 typedef enum IRQn {
<> 144:ef7eb2e8f9f7 160 /* Auxiliary constants */
<> 144:ef7eb2e8f9f7 161 NotAvail_IRQn = -128, /**< Not available device specific interrupt */
<> 144:ef7eb2e8f9f7 162
<> 144:ef7eb2e8f9f7 163 /* Core interrupts */
<> 144:ef7eb2e8f9f7 164 NonMaskableInt_IRQn = -14, /**< Non Maskable Interrupt */
<> 144:ef7eb2e8f9f7 165 HardFault_IRQn = -13, /**< Cortex-M4 SV Hard Fault Interrupt */
<> 144:ef7eb2e8f9f7 166 MemoryManagement_IRQn = -12, /**< Cortex-M4 Memory Management Interrupt */
<> 144:ef7eb2e8f9f7 167 BusFault_IRQn = -11, /**< Cortex-M4 Bus Fault Interrupt */
<> 144:ef7eb2e8f9f7 168 UsageFault_IRQn = -10, /**< Cortex-M4 Usage Fault Interrupt */
<> 144:ef7eb2e8f9f7 169 SVCall_IRQn = -5, /**< Cortex-M4 SV Call Interrupt */
<> 144:ef7eb2e8f9f7 170 DebugMonitor_IRQn = -4, /**< Cortex-M4 Debug Monitor Interrupt */
<> 144:ef7eb2e8f9f7 171 PendSV_IRQn = -2, /**< Cortex-M4 Pend SV Interrupt */
<> 144:ef7eb2e8f9f7 172 SysTick_IRQn = -1, /**< Cortex-M4 System Tick Interrupt */
<> 144:ef7eb2e8f9f7 173
<> 144:ef7eb2e8f9f7 174 /* Device specific interrupts */
<> 144:ef7eb2e8f9f7 175 DMA0_IRQn = 0, /**< DMA Channel 0 Transfer Complete */
<> 144:ef7eb2e8f9f7 176 DMA1_IRQn = 1, /**< DMA Channel 1 Transfer Complete */
<> 144:ef7eb2e8f9f7 177 DMA2_IRQn = 2, /**< DMA Channel 2 Transfer Complete */
<> 144:ef7eb2e8f9f7 178 DMA3_IRQn = 3, /**< DMA Channel 3 Transfer Complete */
<> 144:ef7eb2e8f9f7 179 DMA4_IRQn = 4, /**< DMA Channel 4 Transfer Complete */
<> 144:ef7eb2e8f9f7 180 DMA5_IRQn = 5, /**< DMA Channel 5 Transfer Complete */
<> 144:ef7eb2e8f9f7 181 DMA6_IRQn = 6, /**< DMA Channel 6 Transfer Complete */
<> 144:ef7eb2e8f9f7 182 DMA7_IRQn = 7, /**< DMA Channel 7 Transfer Complete */
<> 144:ef7eb2e8f9f7 183 DMA8_IRQn = 8, /**< DMA Channel 8 Transfer Complete */
<> 144:ef7eb2e8f9f7 184 DMA9_IRQn = 9, /**< DMA Channel 9 Transfer Complete */
<> 144:ef7eb2e8f9f7 185 DMA10_IRQn = 10, /**< DMA Channel 10 Transfer Complete */
<> 144:ef7eb2e8f9f7 186 DMA11_IRQn = 11, /**< DMA Channel 11 Transfer Complete */
<> 144:ef7eb2e8f9f7 187 DMA12_IRQn = 12, /**< DMA Channel 12 Transfer Complete */
<> 144:ef7eb2e8f9f7 188 DMA13_IRQn = 13, /**< DMA Channel 13 Transfer Complete */
<> 144:ef7eb2e8f9f7 189 DMA14_IRQn = 14, /**< DMA Channel 14 Transfer Complete */
<> 144:ef7eb2e8f9f7 190 DMA15_IRQn = 15, /**< DMA Channel 15 Transfer Complete */
<> 144:ef7eb2e8f9f7 191 DMA_Error_IRQn = 16, /**< DMA Error Interrupt */
<> 144:ef7eb2e8f9f7 192 MCM_IRQn = 17, /**< Normal Interrupt */
<> 144:ef7eb2e8f9f7 193 FTFE_IRQn = 18, /**< FTFE Command complete interrupt */
<> 144:ef7eb2e8f9f7 194 Read_Collision_IRQn = 19, /**< Read Collision Interrupt */
<> 144:ef7eb2e8f9f7 195 LVD_LVW_IRQn = 20, /**< Low Voltage Detect, Low Voltage Warning */
<> 144:ef7eb2e8f9f7 196 LLWU_IRQn = 21, /**< Low Leakage Wakeup Unit */
<> 144:ef7eb2e8f9f7 197 WDOG_EWM_IRQn = 22, /**< WDOG Interrupt */
<> 144:ef7eb2e8f9f7 198 RNG_IRQn = 23, /**< RNG Interrupt */
<> 144:ef7eb2e8f9f7 199 I2C0_IRQn = 24, /**< I2C0 interrupt */
<> 144:ef7eb2e8f9f7 200 I2C1_IRQn = 25, /**< I2C1 interrupt */
<> 144:ef7eb2e8f9f7 201 SPI0_IRQn = 26, /**< SPI0 Interrupt */
<> 144:ef7eb2e8f9f7 202 SPI1_IRQn = 27, /**< SPI1 Interrupt */
<> 144:ef7eb2e8f9f7 203 I2S0_Tx_IRQn = 28, /**< I2S0 transmit interrupt */
<> 144:ef7eb2e8f9f7 204 I2S0_Rx_IRQn = 29, /**< I2S0 receive interrupt */
<> 144:ef7eb2e8f9f7 205 UART0_LON_IRQn = 30, /**< UART0 LON interrupt */
<> 144:ef7eb2e8f9f7 206 UART0_RX_TX_IRQn = 31, /**< UART0 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 207 UART0_ERR_IRQn = 32, /**< UART0 Error interrupt */
<> 144:ef7eb2e8f9f7 208 UART1_RX_TX_IRQn = 33, /**< UART1 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 209 UART1_ERR_IRQn = 34, /**< UART1 Error interrupt */
<> 144:ef7eb2e8f9f7 210 UART2_RX_TX_IRQn = 35, /**< UART2 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 211 UART2_ERR_IRQn = 36, /**< UART2 Error interrupt */
<> 144:ef7eb2e8f9f7 212 UART3_RX_TX_IRQn = 37, /**< UART3 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 213 UART3_ERR_IRQn = 38, /**< UART3 Error interrupt */
<> 144:ef7eb2e8f9f7 214 ADC0_IRQn = 39, /**< ADC0 interrupt */
<> 144:ef7eb2e8f9f7 215 CMP0_IRQn = 40, /**< CMP0 interrupt */
<> 144:ef7eb2e8f9f7 216 CMP1_IRQn = 41, /**< CMP1 interrupt */
<> 144:ef7eb2e8f9f7 217 FTM0_IRQn = 42, /**< FTM0 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 218 FTM1_IRQn = 43, /**< FTM1 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 219 FTM2_IRQn = 44, /**< FTM2 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 220 CMT_IRQn = 45, /**< CMT interrupt */
<> 144:ef7eb2e8f9f7 221 RTC_IRQn = 46, /**< RTC interrupt */
<> 144:ef7eb2e8f9f7 222 RTC_Seconds_IRQn = 47, /**< RTC seconds interrupt */
<> 144:ef7eb2e8f9f7 223 PIT0_IRQn = 48, /**< PIT timer channel 0 interrupt */
<> 144:ef7eb2e8f9f7 224 PIT1_IRQn = 49, /**< PIT timer channel 1 interrupt */
<> 144:ef7eb2e8f9f7 225 PIT2_IRQn = 50, /**< PIT timer channel 2 interrupt */
<> 144:ef7eb2e8f9f7 226 PIT3_IRQn = 51, /**< PIT timer channel 3 interrupt */
<> 144:ef7eb2e8f9f7 227 PDB0_IRQn = 52, /**< PDB0 Interrupt */
<> 144:ef7eb2e8f9f7 228 USB0_IRQn = 53, /**< USB0 interrupt */
<> 144:ef7eb2e8f9f7 229 USBDCD_IRQn = 54, /**< USBDCD Interrupt */
<> 144:ef7eb2e8f9f7 230 Reserved71_IRQn = 55, /**< Reserved interrupt 71 */
<> 144:ef7eb2e8f9f7 231 DAC0_IRQn = 56, /**< DAC0 interrupt */
<> 144:ef7eb2e8f9f7 232 MCG_IRQn = 57, /**< MCG Interrupt */
<> 144:ef7eb2e8f9f7 233 LPTMR0_IRQn = 58, /**< LPTimer interrupt */
<> 144:ef7eb2e8f9f7 234 PORTA_IRQn = 59, /**< Port A interrupt */
<> 144:ef7eb2e8f9f7 235 PORTB_IRQn = 60, /**< Port B interrupt */
<> 144:ef7eb2e8f9f7 236 PORTC_IRQn = 61, /**< Port C interrupt */
<> 144:ef7eb2e8f9f7 237 PORTD_IRQn = 62, /**< Port D interrupt */
<> 144:ef7eb2e8f9f7 238 PORTE_IRQn = 63, /**< Port E interrupt */
<> 144:ef7eb2e8f9f7 239 SWI_IRQn = 64, /**< Software interrupt */
<> 144:ef7eb2e8f9f7 240 SPI2_IRQn = 65, /**< SPI2 Interrupt */
<> 144:ef7eb2e8f9f7 241 UART4_RX_TX_IRQn = 66, /**< UART4 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 242 UART4_ERR_IRQn = 67, /**< UART4 Error interrupt */
<> 144:ef7eb2e8f9f7 243 UART5_RX_TX_IRQn = 68, /**< UART5 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 244 UART5_ERR_IRQn = 69, /**< UART5 Error interrupt */
<> 144:ef7eb2e8f9f7 245 CMP2_IRQn = 70, /**< CMP2 interrupt */
<> 144:ef7eb2e8f9f7 246 FTM3_IRQn = 71, /**< FTM3 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 247 DAC1_IRQn = 72, /**< DAC1 interrupt */
<> 144:ef7eb2e8f9f7 248 ADC1_IRQn = 73, /**< ADC1 interrupt */
<> 144:ef7eb2e8f9f7 249 I2C2_IRQn = 74, /**< I2C2 interrupt */
<> 144:ef7eb2e8f9f7 250 CAN0_ORed_Message_buffer_IRQn = 75, /**< CAN0 OR'd message buffers interrupt */
<> 144:ef7eb2e8f9f7 251 CAN0_Bus_Off_IRQn = 76, /**< CAN0 bus off interrupt */
<> 144:ef7eb2e8f9f7 252 CAN0_Error_IRQn = 77, /**< CAN0 error interrupt */
<> 144:ef7eb2e8f9f7 253 CAN0_Tx_Warning_IRQn = 78, /**< CAN0 Tx warning interrupt */
<> 144:ef7eb2e8f9f7 254 CAN0_Rx_Warning_IRQn = 79, /**< CAN0 Rx warning interrupt */
<> 144:ef7eb2e8f9f7 255 CAN0_Wake_Up_IRQn = 80, /**< CAN0 wake up interrupt */
<> 144:ef7eb2e8f9f7 256 SDHC_IRQn = 81, /**< SDHC interrupt */
<> 144:ef7eb2e8f9f7 257 ENET_1588_Timer_IRQn = 82, /**< Ethernet MAC IEEE 1588 Timer Interrupt */
<> 144:ef7eb2e8f9f7 258 ENET_Transmit_IRQn = 83, /**< Ethernet MAC Transmit Interrupt */
<> 144:ef7eb2e8f9f7 259 ENET_Receive_IRQn = 84, /**< Ethernet MAC Receive Interrupt */
<> 144:ef7eb2e8f9f7 260 ENET_Error_IRQn = 85 /**< Ethernet MAC Error and miscelaneous Interrupt */
<> 144:ef7eb2e8f9f7 261 } IRQn_Type;
<> 144:ef7eb2e8f9f7 262
<> 144:ef7eb2e8f9f7 263 /*!
<> 144:ef7eb2e8f9f7 264 * @}
<> 144:ef7eb2e8f9f7 265 */ /* end of group Interrupt_vector_numbers */
<> 144:ef7eb2e8f9f7 266
<> 144:ef7eb2e8f9f7 267
<> 144:ef7eb2e8f9f7 268 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 269 -- Cortex M4 Core Configuration
<> 144:ef7eb2e8f9f7 270 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 271
<> 144:ef7eb2e8f9f7 272 /*!
<> 144:ef7eb2e8f9f7 273 * @addtogroup Cortex_Core_Configuration Cortex M4 Core Configuration
<> 144:ef7eb2e8f9f7 274 * @{
<> 144:ef7eb2e8f9f7 275 */
<> 144:ef7eb2e8f9f7 276
<> 144:ef7eb2e8f9f7 277 #define __MPU_PRESENT 0 /**< Defines if an MPU is present or not */
<> 144:ef7eb2e8f9f7 278 #define __NVIC_PRIO_BITS 4 /**< Number of priority bits implemented in the NVIC */
<> 144:ef7eb2e8f9f7 279 #define __Vendor_SysTickConfig 0 /**< Vendor specific implementation of SysTickConfig is defined */
<> 144:ef7eb2e8f9f7 280 #define __FPU_PRESENT 1 /**< Defines if an FPU is present or not */
<> 144:ef7eb2e8f9f7 281
<> 144:ef7eb2e8f9f7 282 #include "core_cm4.h" /* Core Peripheral Access Layer */
<> 144:ef7eb2e8f9f7 283 #include "system_MK64F12.h" /* Device specific configuration file */
<> 144:ef7eb2e8f9f7 284
<> 144:ef7eb2e8f9f7 285 /*!
<> 144:ef7eb2e8f9f7 286 * @}
<> 144:ef7eb2e8f9f7 287 */ /* end of group Cortex_Core_Configuration */
<> 144:ef7eb2e8f9f7 288
<> 144:ef7eb2e8f9f7 289
<> 144:ef7eb2e8f9f7 290 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 291 -- Mapping Information
<> 144:ef7eb2e8f9f7 292 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 293
<> 144:ef7eb2e8f9f7 294 /*!
<> 144:ef7eb2e8f9f7 295 * @addtogroup Mapping_Information Mapping Information
<> 144:ef7eb2e8f9f7 296 * @{
<> 144:ef7eb2e8f9f7 297 */
<> 144:ef7eb2e8f9f7 298
<> 144:ef7eb2e8f9f7 299 /** Mapping Information */
<> 144:ef7eb2e8f9f7 300 /*!
<> 144:ef7eb2e8f9f7 301 * @addtogroup edma_request
<> 144:ef7eb2e8f9f7 302 * @{
<> 144:ef7eb2e8f9f7 303 */
<> 144:ef7eb2e8f9f7 304
<> 144:ef7eb2e8f9f7 305 /*******************************************************************************
<> 144:ef7eb2e8f9f7 306 * Definitions
<> 144:ef7eb2e8f9f7 307 ******************************************************************************/
<> 144:ef7eb2e8f9f7 308
<> 144:ef7eb2e8f9f7 309 /*!
<> 144:ef7eb2e8f9f7 310 * @brief Structure for the DMA hardware request
<> 144:ef7eb2e8f9f7 311 *
<> 144:ef7eb2e8f9f7 312 * Defines the structure for the DMA hardware request collections. The user can configure the
<> 144:ef7eb2e8f9f7 313 * hardware request into DMAMUX to trigger the DMA transfer accordingly. The index
<> 144:ef7eb2e8f9f7 314 * of the hardware request varies according to the to SoC.
<> 144:ef7eb2e8f9f7 315 */
<> 144:ef7eb2e8f9f7 316 typedef enum _dma_request_source
<> 144:ef7eb2e8f9f7 317 {
<> 144:ef7eb2e8f9f7 318 kDmaRequestMux0Disable = 0|0x100U, /**< DMAMUX TriggerDisabled. */
<> 144:ef7eb2e8f9f7 319 kDmaRequestMux0Reserved1 = 1|0x100U, /**< Reserved1 */
<> 144:ef7eb2e8f9f7 320 kDmaRequestMux0UART0Rx = 2|0x100U, /**< UART0 Receive. */
<> 144:ef7eb2e8f9f7 321 kDmaRequestMux0UART0Tx = 3|0x100U, /**< UART0 Transmit. */
<> 144:ef7eb2e8f9f7 322 kDmaRequestMux0UART1Rx = 4|0x100U, /**< UART1 Receive. */
<> 144:ef7eb2e8f9f7 323 kDmaRequestMux0UART1Tx = 5|0x100U, /**< UART1 Transmit. */
<> 144:ef7eb2e8f9f7 324 kDmaRequestMux0UART2Rx = 6|0x100U, /**< UART2 Receive. */
<> 144:ef7eb2e8f9f7 325 kDmaRequestMux0UART2Tx = 7|0x100U, /**< UART2 Transmit. */
<> 144:ef7eb2e8f9f7 326 kDmaRequestMux0UART3Rx = 8|0x100U, /**< UART3 Receive. */
<> 144:ef7eb2e8f9f7 327 kDmaRequestMux0UART3Tx = 9|0x100U, /**< UART3 Transmit. */
<> 144:ef7eb2e8f9f7 328 kDmaRequestMux0UART4 = 10|0x100U, /**< UART4 Transmit or Receive. */
<> 144:ef7eb2e8f9f7 329 kDmaRequestMux0UART5 = 11|0x100U, /**< UART5 Transmit or Receive. */
<> 144:ef7eb2e8f9f7 330 kDmaRequestMux0I2S0Rx = 12|0x100U, /**< I2S0 Receive. */
<> 144:ef7eb2e8f9f7 331 kDmaRequestMux0I2S0Tx = 13|0x100U, /**< I2S0 Transmit. */
<> 144:ef7eb2e8f9f7 332 kDmaRequestMux0SPI0Rx = 14|0x100U, /**< SPI0 Receive. */
<> 144:ef7eb2e8f9f7 333 kDmaRequestMux0SPI0Tx = 15|0x100U, /**< SPI0 Transmit. */
<> 144:ef7eb2e8f9f7 334 kDmaRequestMux0SPI1 = 16|0x100U, /**< SPI1 Transmit or Receive. */
<> 144:ef7eb2e8f9f7 335 kDmaRequestMux0SPI2 = 17|0x100U, /**< SPI2 Transmit or Receive. */
<> 144:ef7eb2e8f9f7 336 kDmaRequestMux0I2C0 = 18|0x100U, /**< I2C0. */
<> 144:ef7eb2e8f9f7 337 kDmaRequestMux0I2C1I2C2 = 19|0x100U, /**< I2C1 and I2C2. */
<> 144:ef7eb2e8f9f7 338 kDmaRequestMux0I2C1 = 19|0x100U, /**< I2C1 and I2C2. */
<> 144:ef7eb2e8f9f7 339 kDmaRequestMux0I2C2 = 19|0x100U, /**< I2C1 and I2C2. */
<> 144:ef7eb2e8f9f7 340 kDmaRequestMux0FTM0Channel0 = 20|0x100U, /**< FTM0 C0V. */
<> 144:ef7eb2e8f9f7 341 kDmaRequestMux0FTM0Channel1 = 21|0x100U, /**< FTM0 C1V. */
<> 144:ef7eb2e8f9f7 342 kDmaRequestMux0FTM0Channel2 = 22|0x100U, /**< FTM0 C2V. */
<> 144:ef7eb2e8f9f7 343 kDmaRequestMux0FTM0Channel3 = 23|0x100U, /**< FTM0 C3V. */
<> 144:ef7eb2e8f9f7 344 kDmaRequestMux0FTM0Channel4 = 24|0x100U, /**< FTM0 C4V. */
<> 144:ef7eb2e8f9f7 345 kDmaRequestMux0FTM0Channel5 = 25|0x100U, /**< FTM0 C5V. */
<> 144:ef7eb2e8f9f7 346 kDmaRequestMux0FTM0Channel6 = 26|0x100U, /**< FTM0 C6V. */
<> 144:ef7eb2e8f9f7 347 kDmaRequestMux0FTM0Channel7 = 27|0x100U, /**< FTM0 C7V. */
<> 144:ef7eb2e8f9f7 348 kDmaRequestMux0FTM1Channel0 = 28|0x100U, /**< FTM1 C0V. */
<> 144:ef7eb2e8f9f7 349 kDmaRequestMux0FTM1Channel1 = 29|0x100U, /**< FTM1 C1V. */
<> 144:ef7eb2e8f9f7 350 kDmaRequestMux0FTM2Channel0 = 30|0x100U, /**< FTM2 C0V. */
<> 144:ef7eb2e8f9f7 351 kDmaRequestMux0FTM2Channel1 = 31|0x100U, /**< FTM2 C1V. */
<> 144:ef7eb2e8f9f7 352 kDmaRequestMux0FTM3Channel0 = 32|0x100U, /**< FTM3 C0V. */
<> 144:ef7eb2e8f9f7 353 kDmaRequestMux0FTM3Channel1 = 33|0x100U, /**< FTM3 C1V. */
<> 144:ef7eb2e8f9f7 354 kDmaRequestMux0FTM3Channel2 = 34|0x100U, /**< FTM3 C2V. */
<> 144:ef7eb2e8f9f7 355 kDmaRequestMux0FTM3Channel3 = 35|0x100U, /**< FTM3 C3V. */
<> 144:ef7eb2e8f9f7 356 kDmaRequestMux0FTM3Channel4 = 36|0x100U, /**< FTM3 C4V. */
<> 144:ef7eb2e8f9f7 357 kDmaRequestMux0FTM3Channel5 = 37|0x100U, /**< FTM3 C5V. */
<> 144:ef7eb2e8f9f7 358 kDmaRequestMux0FTM3Channel6 = 38|0x100U, /**< FTM3 C6V. */
<> 144:ef7eb2e8f9f7 359 kDmaRequestMux0FTM3Channel7 = 39|0x100U, /**< FTM3 C7V. */
<> 144:ef7eb2e8f9f7 360 kDmaRequestMux0ADC0 = 40|0x100U, /**< ADC0. */
<> 144:ef7eb2e8f9f7 361 kDmaRequestMux0ADC1 = 41|0x100U, /**< ADC1. */
<> 144:ef7eb2e8f9f7 362 kDmaRequestMux0CMP0 = 42|0x100U, /**< CMP0. */
<> 144:ef7eb2e8f9f7 363 kDmaRequestMux0CMP1 = 43|0x100U, /**< CMP1. */
<> 144:ef7eb2e8f9f7 364 kDmaRequestMux0CMP2 = 44|0x100U, /**< CMP2. */
<> 144:ef7eb2e8f9f7 365 kDmaRequestMux0DAC0 = 45|0x100U, /**< DAC0. */
<> 144:ef7eb2e8f9f7 366 kDmaRequestMux0DAC1 = 46|0x100U, /**< DAC1. */
<> 144:ef7eb2e8f9f7 367 kDmaRequestMux0CMT = 47|0x100U, /**< CMT. */
<> 144:ef7eb2e8f9f7 368 kDmaRequestMux0PDB = 48|0x100U, /**< PDB0. */
<> 144:ef7eb2e8f9f7 369 kDmaRequestMux0PortA = 49|0x100U, /**< PTA. */
<> 144:ef7eb2e8f9f7 370 kDmaRequestMux0PortB = 50|0x100U, /**< PTB. */
<> 144:ef7eb2e8f9f7 371 kDmaRequestMux0PortC = 51|0x100U, /**< PTC. */
<> 144:ef7eb2e8f9f7 372 kDmaRequestMux0PortD = 52|0x100U, /**< PTD. */
<> 144:ef7eb2e8f9f7 373 kDmaRequestMux0PortE = 53|0x100U, /**< PTE. */
<> 144:ef7eb2e8f9f7 374 kDmaRequestMux0IEEE1588Timer0 = 54|0x100U, /**< ENET IEEE 1588 timer 0. */
<> 144:ef7eb2e8f9f7 375 kDmaRequestMux0IEEE1588Timer1 = 55|0x100U, /**< ENET IEEE 1588 timer 1. */
<> 144:ef7eb2e8f9f7 376 kDmaRequestMux0IEEE1588Timer2 = 56|0x100U, /**< ENET IEEE 1588 timer 2. */
<> 144:ef7eb2e8f9f7 377 kDmaRequestMux0IEEE1588Timer3 = 57|0x100U, /**< ENET IEEE 1588 timer 3. */
<> 144:ef7eb2e8f9f7 378 kDmaRequestMux0AlwaysOn58 = 58|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 379 kDmaRequestMux0AlwaysOn59 = 59|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 380 kDmaRequestMux0AlwaysOn60 = 60|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 381 kDmaRequestMux0AlwaysOn61 = 61|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 382 kDmaRequestMux0AlwaysOn62 = 62|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 383 kDmaRequestMux0AlwaysOn63 = 63|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 384 } dma_request_source_t;
<> 144:ef7eb2e8f9f7 385
<> 144:ef7eb2e8f9f7 386 /* @} */
<> 144:ef7eb2e8f9f7 387
<> 144:ef7eb2e8f9f7 388
<> 144:ef7eb2e8f9f7 389 /*!
<> 144:ef7eb2e8f9f7 390 * @}
<> 144:ef7eb2e8f9f7 391 */ /* end of group Mapping_Information */
<> 144:ef7eb2e8f9f7 392
<> 144:ef7eb2e8f9f7 393
<> 144:ef7eb2e8f9f7 394 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 395 -- Device Peripheral Access Layer
<> 144:ef7eb2e8f9f7 396 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 397
<> 144:ef7eb2e8f9f7 398 /*!
<> 144:ef7eb2e8f9f7 399 * @addtogroup Peripheral_access_layer Device Peripheral Access Layer
<> 144:ef7eb2e8f9f7 400 * @{
<> 144:ef7eb2e8f9f7 401 */
<> 144:ef7eb2e8f9f7 402
<> 144:ef7eb2e8f9f7 403
<> 144:ef7eb2e8f9f7 404 /*
<> 144:ef7eb2e8f9f7 405 ** Start of section using anonymous unions
<> 144:ef7eb2e8f9f7 406 */
<> 144:ef7eb2e8f9f7 407
<> 144:ef7eb2e8f9f7 408 #if defined(__ARMCC_VERSION)
<> 144:ef7eb2e8f9f7 409 #pragma push
<> 144:ef7eb2e8f9f7 410 #pragma anon_unions
<> 144:ef7eb2e8f9f7 411 #elif defined(__CWCC__)
<> 144:ef7eb2e8f9f7 412 #pragma push
<> 144:ef7eb2e8f9f7 413 #pragma cpp_extensions on
<> 144:ef7eb2e8f9f7 414 #elif defined(__GNUC__)
<> 144:ef7eb2e8f9f7 415 /* anonymous unions are enabled by default */
<> 144:ef7eb2e8f9f7 416 #elif defined(__IAR_SYSTEMS_ICC__)
<> 144:ef7eb2e8f9f7 417 #pragma language=extended
<> 144:ef7eb2e8f9f7 418 #else
<> 144:ef7eb2e8f9f7 419 #error Not supported compiler type
<> 144:ef7eb2e8f9f7 420 #endif
<> 144:ef7eb2e8f9f7 421
<> 144:ef7eb2e8f9f7 422 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 423 -- ADC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 424 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 425
<> 144:ef7eb2e8f9f7 426 /*!
<> 144:ef7eb2e8f9f7 427 * @addtogroup ADC_Peripheral_Access_Layer ADC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 428 * @{
<> 144:ef7eb2e8f9f7 429 */
<> 144:ef7eb2e8f9f7 430
<> 144:ef7eb2e8f9f7 431 /** ADC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 432 typedef struct {
<> 144:ef7eb2e8f9f7 433 __IO uint32_t SC1[2]; /**< ADC Status and Control Registers 1, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 434 __IO uint32_t CFG1; /**< ADC Configuration Register 1, offset: 0x8 */
<> 144:ef7eb2e8f9f7 435 __IO uint32_t CFG2; /**< ADC Configuration Register 2, offset: 0xC */
<> 144:ef7eb2e8f9f7 436 __I uint32_t R[2]; /**< ADC Data Result Register, array offset: 0x10, array step: 0x4 */
<> 144:ef7eb2e8f9f7 437 __IO uint32_t CV1; /**< Compare Value Registers, offset: 0x18 */
<> 144:ef7eb2e8f9f7 438 __IO uint32_t CV2; /**< Compare Value Registers, offset: 0x1C */
<> 144:ef7eb2e8f9f7 439 __IO uint32_t SC2; /**< Status and Control Register 2, offset: 0x20 */
<> 144:ef7eb2e8f9f7 440 __IO uint32_t SC3; /**< Status and Control Register 3, offset: 0x24 */
<> 144:ef7eb2e8f9f7 441 __IO uint32_t OFS; /**< ADC Offset Correction Register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 442 __IO uint32_t PG; /**< ADC Plus-Side Gain Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 443 __IO uint32_t MG; /**< ADC Minus-Side Gain Register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 444 __IO uint32_t CLPD; /**< ADC Plus-Side General Calibration Value Register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 445 __IO uint32_t CLPS; /**< ADC Plus-Side General Calibration Value Register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 446 __IO uint32_t CLP4; /**< ADC Plus-Side General Calibration Value Register, offset: 0x3C */
<> 144:ef7eb2e8f9f7 447 __IO uint32_t CLP3; /**< ADC Plus-Side General Calibration Value Register, offset: 0x40 */
<> 144:ef7eb2e8f9f7 448 __IO uint32_t CLP2; /**< ADC Plus-Side General Calibration Value Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 449 __IO uint32_t CLP1; /**< ADC Plus-Side General Calibration Value Register, offset: 0x48 */
<> 144:ef7eb2e8f9f7 450 __IO uint32_t CLP0; /**< ADC Plus-Side General Calibration Value Register, offset: 0x4C */
<> 144:ef7eb2e8f9f7 451 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 452 __IO uint32_t CLMD; /**< ADC Minus-Side General Calibration Value Register, offset: 0x54 */
<> 144:ef7eb2e8f9f7 453 __IO uint32_t CLMS; /**< ADC Minus-Side General Calibration Value Register, offset: 0x58 */
<> 144:ef7eb2e8f9f7 454 __IO uint32_t CLM4; /**< ADC Minus-Side General Calibration Value Register, offset: 0x5C */
<> 144:ef7eb2e8f9f7 455 __IO uint32_t CLM3; /**< ADC Minus-Side General Calibration Value Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 456 __IO uint32_t CLM2; /**< ADC Minus-Side General Calibration Value Register, offset: 0x64 */
<> 144:ef7eb2e8f9f7 457 __IO uint32_t CLM1; /**< ADC Minus-Side General Calibration Value Register, offset: 0x68 */
<> 144:ef7eb2e8f9f7 458 __IO uint32_t CLM0; /**< ADC Minus-Side General Calibration Value Register, offset: 0x6C */
<> 144:ef7eb2e8f9f7 459 } ADC_Type;
<> 144:ef7eb2e8f9f7 460
<> 144:ef7eb2e8f9f7 461 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 462 -- ADC Register Masks
<> 144:ef7eb2e8f9f7 463 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 464
<> 144:ef7eb2e8f9f7 465 /*!
<> 144:ef7eb2e8f9f7 466 * @addtogroup ADC_Register_Masks ADC Register Masks
<> 144:ef7eb2e8f9f7 467 * @{
<> 144:ef7eb2e8f9f7 468 */
<> 144:ef7eb2e8f9f7 469
<> 144:ef7eb2e8f9f7 470 /*! @name SC1 - ADC Status and Control Registers 1 */
<> 144:ef7eb2e8f9f7 471 #define ADC_SC1_ADCH_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 472 #define ADC_SC1_ADCH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 473 #define ADC_SC1_ADCH(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_ADCH_SHIFT)) & ADC_SC1_ADCH_MASK)
<> 144:ef7eb2e8f9f7 474 #define ADC_SC1_DIFF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 475 #define ADC_SC1_DIFF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 476 #define ADC_SC1_DIFF(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_DIFF_SHIFT)) & ADC_SC1_DIFF_MASK)
<> 144:ef7eb2e8f9f7 477 #define ADC_SC1_AIEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 478 #define ADC_SC1_AIEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 479 #define ADC_SC1_AIEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_AIEN_SHIFT)) & ADC_SC1_AIEN_MASK)
<> 144:ef7eb2e8f9f7 480 #define ADC_SC1_COCO_MASK (0x80U)
<> 144:ef7eb2e8f9f7 481 #define ADC_SC1_COCO_SHIFT (7U)
<> 144:ef7eb2e8f9f7 482 #define ADC_SC1_COCO(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_COCO_SHIFT)) & ADC_SC1_COCO_MASK)
<> 144:ef7eb2e8f9f7 483
<> 144:ef7eb2e8f9f7 484 /* The count of ADC_SC1 */
<> 144:ef7eb2e8f9f7 485 #define ADC_SC1_COUNT (2U)
<> 144:ef7eb2e8f9f7 486
<> 144:ef7eb2e8f9f7 487 /*! @name CFG1 - ADC Configuration Register 1 */
<> 144:ef7eb2e8f9f7 488 #define ADC_CFG1_ADICLK_MASK (0x3U)
<> 144:ef7eb2e8f9f7 489 #define ADC_CFG1_ADICLK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 490 #define ADC_CFG1_ADICLK(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADICLK_SHIFT)) & ADC_CFG1_ADICLK_MASK)
<> 144:ef7eb2e8f9f7 491 #define ADC_CFG1_MODE_MASK (0xCU)
<> 144:ef7eb2e8f9f7 492 #define ADC_CFG1_MODE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 493 #define ADC_CFG1_MODE(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_MODE_SHIFT)) & ADC_CFG1_MODE_MASK)
<> 144:ef7eb2e8f9f7 494 #define ADC_CFG1_ADLSMP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 495 #define ADC_CFG1_ADLSMP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 496 #define ADC_CFG1_ADLSMP(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADLSMP_SHIFT)) & ADC_CFG1_ADLSMP_MASK)
<> 144:ef7eb2e8f9f7 497 #define ADC_CFG1_ADIV_MASK (0x60U)
<> 144:ef7eb2e8f9f7 498 #define ADC_CFG1_ADIV_SHIFT (5U)
<> 144:ef7eb2e8f9f7 499 #define ADC_CFG1_ADIV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADIV_SHIFT)) & ADC_CFG1_ADIV_MASK)
<> 144:ef7eb2e8f9f7 500 #define ADC_CFG1_ADLPC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 501 #define ADC_CFG1_ADLPC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 502 #define ADC_CFG1_ADLPC(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADLPC_SHIFT)) & ADC_CFG1_ADLPC_MASK)
<> 144:ef7eb2e8f9f7 503
<> 144:ef7eb2e8f9f7 504 /*! @name CFG2 - ADC Configuration Register 2 */
<> 144:ef7eb2e8f9f7 505 #define ADC_CFG2_ADLSTS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 506 #define ADC_CFG2_ADLSTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 507 #define ADC_CFG2_ADLSTS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADLSTS_SHIFT)) & ADC_CFG2_ADLSTS_MASK)
<> 144:ef7eb2e8f9f7 508 #define ADC_CFG2_ADHSC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 509 #define ADC_CFG2_ADHSC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 510 #define ADC_CFG2_ADHSC(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADHSC_SHIFT)) & ADC_CFG2_ADHSC_MASK)
<> 144:ef7eb2e8f9f7 511 #define ADC_CFG2_ADACKEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 512 #define ADC_CFG2_ADACKEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 513 #define ADC_CFG2_ADACKEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADACKEN_SHIFT)) & ADC_CFG2_ADACKEN_MASK)
<> 144:ef7eb2e8f9f7 514 #define ADC_CFG2_MUXSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 515 #define ADC_CFG2_MUXSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 516 #define ADC_CFG2_MUXSEL(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_MUXSEL_SHIFT)) & ADC_CFG2_MUXSEL_MASK)
<> 144:ef7eb2e8f9f7 517
<> 144:ef7eb2e8f9f7 518 /*! @name R - ADC Data Result Register */
<> 144:ef7eb2e8f9f7 519 #define ADC_R_D_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 520 #define ADC_R_D_SHIFT (0U)
<> 144:ef7eb2e8f9f7 521 #define ADC_R_D(x) (((uint32_t)(((uint32_t)(x)) << ADC_R_D_SHIFT)) & ADC_R_D_MASK)
<> 144:ef7eb2e8f9f7 522
<> 144:ef7eb2e8f9f7 523 /* The count of ADC_R */
<> 144:ef7eb2e8f9f7 524 #define ADC_R_COUNT (2U)
<> 144:ef7eb2e8f9f7 525
<> 144:ef7eb2e8f9f7 526 /*! @name CV1 - Compare Value Registers */
<> 144:ef7eb2e8f9f7 527 #define ADC_CV1_CV_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 528 #define ADC_CV1_CV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 529 #define ADC_CV1_CV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CV1_CV_SHIFT)) & ADC_CV1_CV_MASK)
<> 144:ef7eb2e8f9f7 530
<> 144:ef7eb2e8f9f7 531 /*! @name CV2 - Compare Value Registers */
<> 144:ef7eb2e8f9f7 532 #define ADC_CV2_CV_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 533 #define ADC_CV2_CV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 534 #define ADC_CV2_CV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CV2_CV_SHIFT)) & ADC_CV2_CV_MASK)
<> 144:ef7eb2e8f9f7 535
<> 144:ef7eb2e8f9f7 536 /*! @name SC2 - Status and Control Register 2 */
<> 144:ef7eb2e8f9f7 537 #define ADC_SC2_REFSEL_MASK (0x3U)
<> 144:ef7eb2e8f9f7 538 #define ADC_SC2_REFSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 539 #define ADC_SC2_REFSEL(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_REFSEL_SHIFT)) & ADC_SC2_REFSEL_MASK)
<> 144:ef7eb2e8f9f7 540 #define ADC_SC2_DMAEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 541 #define ADC_SC2_DMAEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 542 #define ADC_SC2_DMAEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_DMAEN_SHIFT)) & ADC_SC2_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 543 #define ADC_SC2_ACREN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 544 #define ADC_SC2_ACREN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 545 #define ADC_SC2_ACREN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACREN_SHIFT)) & ADC_SC2_ACREN_MASK)
<> 144:ef7eb2e8f9f7 546 #define ADC_SC2_ACFGT_MASK (0x10U)
<> 144:ef7eb2e8f9f7 547 #define ADC_SC2_ACFGT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 548 #define ADC_SC2_ACFGT(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACFGT_SHIFT)) & ADC_SC2_ACFGT_MASK)
<> 144:ef7eb2e8f9f7 549 #define ADC_SC2_ACFE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 550 #define ADC_SC2_ACFE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 551 #define ADC_SC2_ACFE(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACFE_SHIFT)) & ADC_SC2_ACFE_MASK)
<> 144:ef7eb2e8f9f7 552 #define ADC_SC2_ADTRG_MASK (0x40U)
<> 144:ef7eb2e8f9f7 553 #define ADC_SC2_ADTRG_SHIFT (6U)
<> 144:ef7eb2e8f9f7 554 #define ADC_SC2_ADTRG(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ADTRG_SHIFT)) & ADC_SC2_ADTRG_MASK)
<> 144:ef7eb2e8f9f7 555 #define ADC_SC2_ADACT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 556 #define ADC_SC2_ADACT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 557 #define ADC_SC2_ADACT(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ADACT_SHIFT)) & ADC_SC2_ADACT_MASK)
<> 144:ef7eb2e8f9f7 558
<> 144:ef7eb2e8f9f7 559 /*! @name SC3 - Status and Control Register 3 */
<> 144:ef7eb2e8f9f7 560 #define ADC_SC3_AVGS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 561 #define ADC_SC3_AVGS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 562 #define ADC_SC3_AVGS(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_AVGS_SHIFT)) & ADC_SC3_AVGS_MASK)
<> 144:ef7eb2e8f9f7 563 #define ADC_SC3_AVGE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 564 #define ADC_SC3_AVGE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 565 #define ADC_SC3_AVGE(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_AVGE_SHIFT)) & ADC_SC3_AVGE_MASK)
<> 144:ef7eb2e8f9f7 566 #define ADC_SC3_ADCO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 567 #define ADC_SC3_ADCO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 568 #define ADC_SC3_ADCO(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_ADCO_SHIFT)) & ADC_SC3_ADCO_MASK)
<> 144:ef7eb2e8f9f7 569 #define ADC_SC3_CALF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 570 #define ADC_SC3_CALF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 571 #define ADC_SC3_CALF(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_CALF_SHIFT)) & ADC_SC3_CALF_MASK)
<> 144:ef7eb2e8f9f7 572 #define ADC_SC3_CAL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 573 #define ADC_SC3_CAL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 574 #define ADC_SC3_CAL(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_CAL_SHIFT)) & ADC_SC3_CAL_MASK)
<> 144:ef7eb2e8f9f7 575
<> 144:ef7eb2e8f9f7 576 /*! @name OFS - ADC Offset Correction Register */
<> 144:ef7eb2e8f9f7 577 #define ADC_OFS_OFS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 578 #define ADC_OFS_OFS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 579 #define ADC_OFS_OFS(x) (((uint32_t)(((uint32_t)(x)) << ADC_OFS_OFS_SHIFT)) & ADC_OFS_OFS_MASK)
<> 144:ef7eb2e8f9f7 580
<> 144:ef7eb2e8f9f7 581 /*! @name PG - ADC Plus-Side Gain Register */
<> 144:ef7eb2e8f9f7 582 #define ADC_PG_PG_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 583 #define ADC_PG_PG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 584 #define ADC_PG_PG(x) (((uint32_t)(((uint32_t)(x)) << ADC_PG_PG_SHIFT)) & ADC_PG_PG_MASK)
<> 144:ef7eb2e8f9f7 585
<> 144:ef7eb2e8f9f7 586 /*! @name MG - ADC Minus-Side Gain Register */
<> 144:ef7eb2e8f9f7 587 #define ADC_MG_MG_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 588 #define ADC_MG_MG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 589 #define ADC_MG_MG(x) (((uint32_t)(((uint32_t)(x)) << ADC_MG_MG_SHIFT)) & ADC_MG_MG_MASK)
<> 144:ef7eb2e8f9f7 590
<> 144:ef7eb2e8f9f7 591 /*! @name CLPD - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 592 #define ADC_CLPD_CLPD_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 593 #define ADC_CLPD_CLPD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 594 #define ADC_CLPD_CLPD(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLPD_CLPD_SHIFT)) & ADC_CLPD_CLPD_MASK)
<> 144:ef7eb2e8f9f7 595
<> 144:ef7eb2e8f9f7 596 /*! @name CLPS - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 597 #define ADC_CLPS_CLPS_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 598 #define ADC_CLPS_CLPS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 599 #define ADC_CLPS_CLPS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLPS_CLPS_SHIFT)) & ADC_CLPS_CLPS_MASK)
<> 144:ef7eb2e8f9f7 600
<> 144:ef7eb2e8f9f7 601 /*! @name CLP4 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 602 #define ADC_CLP4_CLP4_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 603 #define ADC_CLP4_CLP4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 604 #define ADC_CLP4_CLP4(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP4_CLP4_SHIFT)) & ADC_CLP4_CLP4_MASK)
<> 144:ef7eb2e8f9f7 605
<> 144:ef7eb2e8f9f7 606 /*! @name CLP3 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 607 #define ADC_CLP3_CLP3_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 608 #define ADC_CLP3_CLP3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 609 #define ADC_CLP3_CLP3(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP3_CLP3_SHIFT)) & ADC_CLP3_CLP3_MASK)
<> 144:ef7eb2e8f9f7 610
<> 144:ef7eb2e8f9f7 611 /*! @name CLP2 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 612 #define ADC_CLP2_CLP2_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 613 #define ADC_CLP2_CLP2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 614 #define ADC_CLP2_CLP2(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP2_CLP2_SHIFT)) & ADC_CLP2_CLP2_MASK)
<> 144:ef7eb2e8f9f7 615
<> 144:ef7eb2e8f9f7 616 /*! @name CLP1 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 617 #define ADC_CLP1_CLP1_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 618 #define ADC_CLP1_CLP1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 619 #define ADC_CLP1_CLP1(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP1_CLP1_SHIFT)) & ADC_CLP1_CLP1_MASK)
<> 144:ef7eb2e8f9f7 620
<> 144:ef7eb2e8f9f7 621 /*! @name CLP0 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 622 #define ADC_CLP0_CLP0_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 623 #define ADC_CLP0_CLP0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 624 #define ADC_CLP0_CLP0(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP0_CLP0_SHIFT)) & ADC_CLP0_CLP0_MASK)
<> 144:ef7eb2e8f9f7 625
<> 144:ef7eb2e8f9f7 626 /*! @name CLMD - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 627 #define ADC_CLMD_CLMD_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 628 #define ADC_CLMD_CLMD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 629 #define ADC_CLMD_CLMD(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLMD_CLMD_SHIFT)) & ADC_CLMD_CLMD_MASK)
<> 144:ef7eb2e8f9f7 630
<> 144:ef7eb2e8f9f7 631 /*! @name CLMS - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 632 #define ADC_CLMS_CLMS_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 633 #define ADC_CLMS_CLMS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 634 #define ADC_CLMS_CLMS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLMS_CLMS_SHIFT)) & ADC_CLMS_CLMS_MASK)
<> 144:ef7eb2e8f9f7 635
<> 144:ef7eb2e8f9f7 636 /*! @name CLM4 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 637 #define ADC_CLM4_CLM4_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 638 #define ADC_CLM4_CLM4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 639 #define ADC_CLM4_CLM4(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM4_CLM4_SHIFT)) & ADC_CLM4_CLM4_MASK)
<> 144:ef7eb2e8f9f7 640
<> 144:ef7eb2e8f9f7 641 /*! @name CLM3 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 642 #define ADC_CLM3_CLM3_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 643 #define ADC_CLM3_CLM3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 644 #define ADC_CLM3_CLM3(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM3_CLM3_SHIFT)) & ADC_CLM3_CLM3_MASK)
<> 144:ef7eb2e8f9f7 645
<> 144:ef7eb2e8f9f7 646 /*! @name CLM2 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 647 #define ADC_CLM2_CLM2_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 648 #define ADC_CLM2_CLM2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 649 #define ADC_CLM2_CLM2(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM2_CLM2_SHIFT)) & ADC_CLM2_CLM2_MASK)
<> 144:ef7eb2e8f9f7 650
<> 144:ef7eb2e8f9f7 651 /*! @name CLM1 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 652 #define ADC_CLM1_CLM1_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 653 #define ADC_CLM1_CLM1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 654 #define ADC_CLM1_CLM1(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM1_CLM1_SHIFT)) & ADC_CLM1_CLM1_MASK)
<> 144:ef7eb2e8f9f7 655
<> 144:ef7eb2e8f9f7 656 /*! @name CLM0 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 657 #define ADC_CLM0_CLM0_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 658 #define ADC_CLM0_CLM0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 659 #define ADC_CLM0_CLM0(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM0_CLM0_SHIFT)) & ADC_CLM0_CLM0_MASK)
<> 144:ef7eb2e8f9f7 660
<> 144:ef7eb2e8f9f7 661
<> 144:ef7eb2e8f9f7 662 /*!
<> 144:ef7eb2e8f9f7 663 * @}
<> 144:ef7eb2e8f9f7 664 */ /* end of group ADC_Register_Masks */
<> 144:ef7eb2e8f9f7 665
<> 144:ef7eb2e8f9f7 666
<> 144:ef7eb2e8f9f7 667 /* ADC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 668 /** Peripheral ADC0 base address */
<> 144:ef7eb2e8f9f7 669 #define ADC0_BASE (0x4003B000u)
<> 144:ef7eb2e8f9f7 670 /** Peripheral ADC0 base pointer */
<> 144:ef7eb2e8f9f7 671 #define ADC0 ((ADC_Type *)ADC0_BASE)
<> 144:ef7eb2e8f9f7 672 /** Peripheral ADC1 base address */
<> 144:ef7eb2e8f9f7 673 #define ADC1_BASE (0x400BB000u)
<> 144:ef7eb2e8f9f7 674 /** Peripheral ADC1 base pointer */
<> 144:ef7eb2e8f9f7 675 #define ADC1 ((ADC_Type *)ADC1_BASE)
<> 144:ef7eb2e8f9f7 676 /** Array initializer of ADC peripheral base addresses */
<> 144:ef7eb2e8f9f7 677 #define ADC_BASE_ADDRS { ADC0_BASE, ADC1_BASE }
<> 144:ef7eb2e8f9f7 678 /** Array initializer of ADC peripheral base pointers */
<> 144:ef7eb2e8f9f7 679 #define ADC_BASE_PTRS { ADC0, ADC1 }
<> 144:ef7eb2e8f9f7 680 /** Interrupt vectors for the ADC peripheral type */
<> 144:ef7eb2e8f9f7 681 #define ADC_IRQS { ADC0_IRQn, ADC1_IRQn }
<> 144:ef7eb2e8f9f7 682
<> 144:ef7eb2e8f9f7 683 /*!
<> 144:ef7eb2e8f9f7 684 * @}
<> 144:ef7eb2e8f9f7 685 */ /* end of group ADC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 686
<> 144:ef7eb2e8f9f7 687
<> 144:ef7eb2e8f9f7 688 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 689 -- AIPS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 690 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 691
<> 144:ef7eb2e8f9f7 692 /*!
<> 144:ef7eb2e8f9f7 693 * @addtogroup AIPS_Peripheral_Access_Layer AIPS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 694 * @{
<> 144:ef7eb2e8f9f7 695 */
<> 144:ef7eb2e8f9f7 696
<> 144:ef7eb2e8f9f7 697 /** AIPS - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 698 typedef struct {
<> 144:ef7eb2e8f9f7 699 __IO uint32_t MPRA; /**< Master Privilege Register A, offset: 0x0 */
<> 144:ef7eb2e8f9f7 700 uint8_t RESERVED_0[28];
<> 144:ef7eb2e8f9f7 701 __IO uint32_t PACRA; /**< Peripheral Access Control Register, offset: 0x20 */
<> 144:ef7eb2e8f9f7 702 __IO uint32_t PACRB; /**< Peripheral Access Control Register, offset: 0x24 */
<> 144:ef7eb2e8f9f7 703 __IO uint32_t PACRC; /**< Peripheral Access Control Register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 704 __IO uint32_t PACRD; /**< Peripheral Access Control Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 705 uint8_t RESERVED_1[16];
<> 144:ef7eb2e8f9f7 706 __IO uint32_t PACRE; /**< Peripheral Access Control Register, offset: 0x40 */
<> 144:ef7eb2e8f9f7 707 __IO uint32_t PACRF; /**< Peripheral Access Control Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 708 __IO uint32_t PACRG; /**< Peripheral Access Control Register, offset: 0x48 */
<> 144:ef7eb2e8f9f7 709 __IO uint32_t PACRH; /**< Peripheral Access Control Register, offset: 0x4C */
<> 144:ef7eb2e8f9f7 710 __IO uint32_t PACRI; /**< Peripheral Access Control Register, offset: 0x50 */
<> 144:ef7eb2e8f9f7 711 __IO uint32_t PACRJ; /**< Peripheral Access Control Register, offset: 0x54 */
<> 144:ef7eb2e8f9f7 712 __IO uint32_t PACRK; /**< Peripheral Access Control Register, offset: 0x58 */
<> 144:ef7eb2e8f9f7 713 __IO uint32_t PACRL; /**< Peripheral Access Control Register, offset: 0x5C */
<> 144:ef7eb2e8f9f7 714 __IO uint32_t PACRM; /**< Peripheral Access Control Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 715 __IO uint32_t PACRN; /**< Peripheral Access Control Register, offset: 0x64 */
<> 144:ef7eb2e8f9f7 716 __IO uint32_t PACRO; /**< Peripheral Access Control Register, offset: 0x68 */
<> 144:ef7eb2e8f9f7 717 __IO uint32_t PACRP; /**< Peripheral Access Control Register, offset: 0x6C */
<> 144:ef7eb2e8f9f7 718 uint8_t RESERVED_2[16];
<> 144:ef7eb2e8f9f7 719 __IO uint32_t PACRU; /**< Peripheral Access Control Register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 720 } AIPS_Type;
<> 144:ef7eb2e8f9f7 721
<> 144:ef7eb2e8f9f7 722 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 723 -- AIPS Register Masks
<> 144:ef7eb2e8f9f7 724 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 725
<> 144:ef7eb2e8f9f7 726 /*!
<> 144:ef7eb2e8f9f7 727 * @addtogroup AIPS_Register_Masks AIPS Register Masks
<> 144:ef7eb2e8f9f7 728 * @{
<> 144:ef7eb2e8f9f7 729 */
<> 144:ef7eb2e8f9f7 730
<> 144:ef7eb2e8f9f7 731 /*! @name MPRA - Master Privilege Register A */
<> 144:ef7eb2e8f9f7 732 #define AIPS_MPRA_MPL5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 733 #define AIPS_MPRA_MPL5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 734 #define AIPS_MPRA_MPL5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL5_SHIFT)) & AIPS_MPRA_MPL5_MASK)
<> 144:ef7eb2e8f9f7 735 #define AIPS_MPRA_MTW5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 736 #define AIPS_MPRA_MTW5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 737 #define AIPS_MPRA_MTW5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW5_SHIFT)) & AIPS_MPRA_MTW5_MASK)
<> 144:ef7eb2e8f9f7 738 #define AIPS_MPRA_MTR5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 739 #define AIPS_MPRA_MTR5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 740 #define AIPS_MPRA_MTR5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR5_SHIFT)) & AIPS_MPRA_MTR5_MASK)
<> 144:ef7eb2e8f9f7 741 #define AIPS_MPRA_MPL4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 742 #define AIPS_MPRA_MPL4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 743 #define AIPS_MPRA_MPL4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL4_SHIFT)) & AIPS_MPRA_MPL4_MASK)
<> 144:ef7eb2e8f9f7 744 #define AIPS_MPRA_MTW4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 745 #define AIPS_MPRA_MTW4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 746 #define AIPS_MPRA_MTW4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW4_SHIFT)) & AIPS_MPRA_MTW4_MASK)
<> 144:ef7eb2e8f9f7 747 #define AIPS_MPRA_MTR4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 748 #define AIPS_MPRA_MTR4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 749 #define AIPS_MPRA_MTR4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR4_SHIFT)) & AIPS_MPRA_MTR4_MASK)
<> 144:ef7eb2e8f9f7 750 #define AIPS_MPRA_MPL3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 751 #define AIPS_MPRA_MPL3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 752 #define AIPS_MPRA_MPL3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL3_SHIFT)) & AIPS_MPRA_MPL3_MASK)
<> 144:ef7eb2e8f9f7 753 #define AIPS_MPRA_MTW3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 754 #define AIPS_MPRA_MTW3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 755 #define AIPS_MPRA_MTW3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW3_SHIFT)) & AIPS_MPRA_MTW3_MASK)
<> 144:ef7eb2e8f9f7 756 #define AIPS_MPRA_MTR3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 757 #define AIPS_MPRA_MTR3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 758 #define AIPS_MPRA_MTR3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR3_SHIFT)) & AIPS_MPRA_MTR3_MASK)
<> 144:ef7eb2e8f9f7 759 #define AIPS_MPRA_MPL2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 760 #define AIPS_MPRA_MPL2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 761 #define AIPS_MPRA_MPL2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL2_SHIFT)) & AIPS_MPRA_MPL2_MASK)
<> 144:ef7eb2e8f9f7 762 #define AIPS_MPRA_MTW2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 763 #define AIPS_MPRA_MTW2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 764 #define AIPS_MPRA_MTW2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW2_SHIFT)) & AIPS_MPRA_MTW2_MASK)
<> 144:ef7eb2e8f9f7 765 #define AIPS_MPRA_MTR2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 766 #define AIPS_MPRA_MTR2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 767 #define AIPS_MPRA_MTR2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR2_SHIFT)) & AIPS_MPRA_MTR2_MASK)
<> 144:ef7eb2e8f9f7 768 #define AIPS_MPRA_MPL1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 769 #define AIPS_MPRA_MPL1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 770 #define AIPS_MPRA_MPL1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL1_SHIFT)) & AIPS_MPRA_MPL1_MASK)
<> 144:ef7eb2e8f9f7 771 #define AIPS_MPRA_MTW1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 772 #define AIPS_MPRA_MTW1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 773 #define AIPS_MPRA_MTW1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW1_SHIFT)) & AIPS_MPRA_MTW1_MASK)
<> 144:ef7eb2e8f9f7 774 #define AIPS_MPRA_MTR1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 775 #define AIPS_MPRA_MTR1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 776 #define AIPS_MPRA_MTR1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR1_SHIFT)) & AIPS_MPRA_MTR1_MASK)
<> 144:ef7eb2e8f9f7 777 #define AIPS_MPRA_MPL0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 778 #define AIPS_MPRA_MPL0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 779 #define AIPS_MPRA_MPL0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MPL0_SHIFT)) & AIPS_MPRA_MPL0_MASK)
<> 144:ef7eb2e8f9f7 780 #define AIPS_MPRA_MTW0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 781 #define AIPS_MPRA_MTW0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 782 #define AIPS_MPRA_MTW0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTW0_SHIFT)) & AIPS_MPRA_MTW0_MASK)
<> 144:ef7eb2e8f9f7 783 #define AIPS_MPRA_MTR0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 784 #define AIPS_MPRA_MTR0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 785 #define AIPS_MPRA_MTR0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_MPRA_MTR0_SHIFT)) & AIPS_MPRA_MTR0_MASK)
<> 144:ef7eb2e8f9f7 786
<> 144:ef7eb2e8f9f7 787 /*! @name PACRA - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 788 #define AIPS_PACRA_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 789 #define AIPS_PACRA_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 790 #define AIPS_PACRA_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP7_SHIFT)) & AIPS_PACRA_TP7_MASK)
<> 144:ef7eb2e8f9f7 791 #define AIPS_PACRA_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 792 #define AIPS_PACRA_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 793 #define AIPS_PACRA_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP7_SHIFT)) & AIPS_PACRA_WP7_MASK)
<> 144:ef7eb2e8f9f7 794 #define AIPS_PACRA_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 795 #define AIPS_PACRA_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 796 #define AIPS_PACRA_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP7_SHIFT)) & AIPS_PACRA_SP7_MASK)
<> 144:ef7eb2e8f9f7 797 #define AIPS_PACRA_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 798 #define AIPS_PACRA_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 799 #define AIPS_PACRA_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP6_SHIFT)) & AIPS_PACRA_TP6_MASK)
<> 144:ef7eb2e8f9f7 800 #define AIPS_PACRA_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 801 #define AIPS_PACRA_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 802 #define AIPS_PACRA_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP6_SHIFT)) & AIPS_PACRA_WP6_MASK)
<> 144:ef7eb2e8f9f7 803 #define AIPS_PACRA_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 804 #define AIPS_PACRA_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 805 #define AIPS_PACRA_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP6_SHIFT)) & AIPS_PACRA_SP6_MASK)
<> 144:ef7eb2e8f9f7 806 #define AIPS_PACRA_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 807 #define AIPS_PACRA_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 808 #define AIPS_PACRA_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP5_SHIFT)) & AIPS_PACRA_TP5_MASK)
<> 144:ef7eb2e8f9f7 809 #define AIPS_PACRA_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 810 #define AIPS_PACRA_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 811 #define AIPS_PACRA_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP5_SHIFT)) & AIPS_PACRA_WP5_MASK)
<> 144:ef7eb2e8f9f7 812 #define AIPS_PACRA_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 813 #define AIPS_PACRA_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 814 #define AIPS_PACRA_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP5_SHIFT)) & AIPS_PACRA_SP5_MASK)
<> 144:ef7eb2e8f9f7 815 #define AIPS_PACRA_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 816 #define AIPS_PACRA_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 817 #define AIPS_PACRA_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP4_SHIFT)) & AIPS_PACRA_TP4_MASK)
<> 144:ef7eb2e8f9f7 818 #define AIPS_PACRA_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 819 #define AIPS_PACRA_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 820 #define AIPS_PACRA_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP4_SHIFT)) & AIPS_PACRA_WP4_MASK)
<> 144:ef7eb2e8f9f7 821 #define AIPS_PACRA_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 822 #define AIPS_PACRA_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 823 #define AIPS_PACRA_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP4_SHIFT)) & AIPS_PACRA_SP4_MASK)
<> 144:ef7eb2e8f9f7 824 #define AIPS_PACRA_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 825 #define AIPS_PACRA_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 826 #define AIPS_PACRA_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP3_SHIFT)) & AIPS_PACRA_TP3_MASK)
<> 144:ef7eb2e8f9f7 827 #define AIPS_PACRA_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 828 #define AIPS_PACRA_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 829 #define AIPS_PACRA_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP3_SHIFT)) & AIPS_PACRA_WP3_MASK)
<> 144:ef7eb2e8f9f7 830 #define AIPS_PACRA_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 831 #define AIPS_PACRA_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 832 #define AIPS_PACRA_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP3_SHIFT)) & AIPS_PACRA_SP3_MASK)
<> 144:ef7eb2e8f9f7 833 #define AIPS_PACRA_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 834 #define AIPS_PACRA_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 835 #define AIPS_PACRA_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP2_SHIFT)) & AIPS_PACRA_TP2_MASK)
<> 144:ef7eb2e8f9f7 836 #define AIPS_PACRA_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 837 #define AIPS_PACRA_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 838 #define AIPS_PACRA_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP2_SHIFT)) & AIPS_PACRA_WP2_MASK)
<> 144:ef7eb2e8f9f7 839 #define AIPS_PACRA_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 840 #define AIPS_PACRA_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 841 #define AIPS_PACRA_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP2_SHIFT)) & AIPS_PACRA_SP2_MASK)
<> 144:ef7eb2e8f9f7 842 #define AIPS_PACRA_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 843 #define AIPS_PACRA_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 844 #define AIPS_PACRA_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP1_SHIFT)) & AIPS_PACRA_TP1_MASK)
<> 144:ef7eb2e8f9f7 845 #define AIPS_PACRA_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 846 #define AIPS_PACRA_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 847 #define AIPS_PACRA_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP1_SHIFT)) & AIPS_PACRA_WP1_MASK)
<> 144:ef7eb2e8f9f7 848 #define AIPS_PACRA_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 849 #define AIPS_PACRA_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 850 #define AIPS_PACRA_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP1_SHIFT)) & AIPS_PACRA_SP1_MASK)
<> 144:ef7eb2e8f9f7 851 #define AIPS_PACRA_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 852 #define AIPS_PACRA_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 853 #define AIPS_PACRA_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_TP0_SHIFT)) & AIPS_PACRA_TP0_MASK)
<> 144:ef7eb2e8f9f7 854 #define AIPS_PACRA_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 855 #define AIPS_PACRA_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 856 #define AIPS_PACRA_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_WP0_SHIFT)) & AIPS_PACRA_WP0_MASK)
<> 144:ef7eb2e8f9f7 857 #define AIPS_PACRA_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 858 #define AIPS_PACRA_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 859 #define AIPS_PACRA_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRA_SP0_SHIFT)) & AIPS_PACRA_SP0_MASK)
<> 144:ef7eb2e8f9f7 860
<> 144:ef7eb2e8f9f7 861 /*! @name PACRB - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 862 #define AIPS_PACRB_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 863 #define AIPS_PACRB_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 864 #define AIPS_PACRB_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP7_SHIFT)) & AIPS_PACRB_TP7_MASK)
<> 144:ef7eb2e8f9f7 865 #define AIPS_PACRB_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 866 #define AIPS_PACRB_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 867 #define AIPS_PACRB_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP7_SHIFT)) & AIPS_PACRB_WP7_MASK)
<> 144:ef7eb2e8f9f7 868 #define AIPS_PACRB_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 869 #define AIPS_PACRB_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 870 #define AIPS_PACRB_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP7_SHIFT)) & AIPS_PACRB_SP7_MASK)
<> 144:ef7eb2e8f9f7 871 #define AIPS_PACRB_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 872 #define AIPS_PACRB_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 873 #define AIPS_PACRB_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP6_SHIFT)) & AIPS_PACRB_TP6_MASK)
<> 144:ef7eb2e8f9f7 874 #define AIPS_PACRB_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 875 #define AIPS_PACRB_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 876 #define AIPS_PACRB_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP6_SHIFT)) & AIPS_PACRB_WP6_MASK)
<> 144:ef7eb2e8f9f7 877 #define AIPS_PACRB_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 878 #define AIPS_PACRB_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 879 #define AIPS_PACRB_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP6_SHIFT)) & AIPS_PACRB_SP6_MASK)
<> 144:ef7eb2e8f9f7 880 #define AIPS_PACRB_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 881 #define AIPS_PACRB_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 882 #define AIPS_PACRB_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP5_SHIFT)) & AIPS_PACRB_TP5_MASK)
<> 144:ef7eb2e8f9f7 883 #define AIPS_PACRB_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 884 #define AIPS_PACRB_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 885 #define AIPS_PACRB_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP5_SHIFT)) & AIPS_PACRB_WP5_MASK)
<> 144:ef7eb2e8f9f7 886 #define AIPS_PACRB_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 887 #define AIPS_PACRB_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 888 #define AIPS_PACRB_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP5_SHIFT)) & AIPS_PACRB_SP5_MASK)
<> 144:ef7eb2e8f9f7 889 #define AIPS_PACRB_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 890 #define AIPS_PACRB_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 891 #define AIPS_PACRB_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP4_SHIFT)) & AIPS_PACRB_TP4_MASK)
<> 144:ef7eb2e8f9f7 892 #define AIPS_PACRB_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 893 #define AIPS_PACRB_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 894 #define AIPS_PACRB_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP4_SHIFT)) & AIPS_PACRB_WP4_MASK)
<> 144:ef7eb2e8f9f7 895 #define AIPS_PACRB_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 896 #define AIPS_PACRB_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 897 #define AIPS_PACRB_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP4_SHIFT)) & AIPS_PACRB_SP4_MASK)
<> 144:ef7eb2e8f9f7 898 #define AIPS_PACRB_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 899 #define AIPS_PACRB_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 900 #define AIPS_PACRB_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP3_SHIFT)) & AIPS_PACRB_TP3_MASK)
<> 144:ef7eb2e8f9f7 901 #define AIPS_PACRB_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 902 #define AIPS_PACRB_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 903 #define AIPS_PACRB_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP3_SHIFT)) & AIPS_PACRB_WP3_MASK)
<> 144:ef7eb2e8f9f7 904 #define AIPS_PACRB_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 905 #define AIPS_PACRB_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 906 #define AIPS_PACRB_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP3_SHIFT)) & AIPS_PACRB_SP3_MASK)
<> 144:ef7eb2e8f9f7 907 #define AIPS_PACRB_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 908 #define AIPS_PACRB_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 909 #define AIPS_PACRB_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP2_SHIFT)) & AIPS_PACRB_TP2_MASK)
<> 144:ef7eb2e8f9f7 910 #define AIPS_PACRB_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 911 #define AIPS_PACRB_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 912 #define AIPS_PACRB_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP2_SHIFT)) & AIPS_PACRB_WP2_MASK)
<> 144:ef7eb2e8f9f7 913 #define AIPS_PACRB_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 914 #define AIPS_PACRB_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 915 #define AIPS_PACRB_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP2_SHIFT)) & AIPS_PACRB_SP2_MASK)
<> 144:ef7eb2e8f9f7 916 #define AIPS_PACRB_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 917 #define AIPS_PACRB_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 918 #define AIPS_PACRB_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP1_SHIFT)) & AIPS_PACRB_TP1_MASK)
<> 144:ef7eb2e8f9f7 919 #define AIPS_PACRB_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 920 #define AIPS_PACRB_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 921 #define AIPS_PACRB_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP1_SHIFT)) & AIPS_PACRB_WP1_MASK)
<> 144:ef7eb2e8f9f7 922 #define AIPS_PACRB_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 923 #define AIPS_PACRB_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 924 #define AIPS_PACRB_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP1_SHIFT)) & AIPS_PACRB_SP1_MASK)
<> 144:ef7eb2e8f9f7 925 #define AIPS_PACRB_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 926 #define AIPS_PACRB_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 927 #define AIPS_PACRB_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_TP0_SHIFT)) & AIPS_PACRB_TP0_MASK)
<> 144:ef7eb2e8f9f7 928 #define AIPS_PACRB_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 929 #define AIPS_PACRB_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 930 #define AIPS_PACRB_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_WP0_SHIFT)) & AIPS_PACRB_WP0_MASK)
<> 144:ef7eb2e8f9f7 931 #define AIPS_PACRB_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 932 #define AIPS_PACRB_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 933 #define AIPS_PACRB_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRB_SP0_SHIFT)) & AIPS_PACRB_SP0_MASK)
<> 144:ef7eb2e8f9f7 934
<> 144:ef7eb2e8f9f7 935 /*! @name PACRC - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 936 #define AIPS_PACRC_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 937 #define AIPS_PACRC_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 938 #define AIPS_PACRC_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP7_SHIFT)) & AIPS_PACRC_TP7_MASK)
<> 144:ef7eb2e8f9f7 939 #define AIPS_PACRC_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 940 #define AIPS_PACRC_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 941 #define AIPS_PACRC_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP7_SHIFT)) & AIPS_PACRC_WP7_MASK)
<> 144:ef7eb2e8f9f7 942 #define AIPS_PACRC_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 943 #define AIPS_PACRC_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 944 #define AIPS_PACRC_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP7_SHIFT)) & AIPS_PACRC_SP7_MASK)
<> 144:ef7eb2e8f9f7 945 #define AIPS_PACRC_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 946 #define AIPS_PACRC_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 947 #define AIPS_PACRC_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP6_SHIFT)) & AIPS_PACRC_TP6_MASK)
<> 144:ef7eb2e8f9f7 948 #define AIPS_PACRC_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 949 #define AIPS_PACRC_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 950 #define AIPS_PACRC_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP6_SHIFT)) & AIPS_PACRC_WP6_MASK)
<> 144:ef7eb2e8f9f7 951 #define AIPS_PACRC_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 952 #define AIPS_PACRC_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 953 #define AIPS_PACRC_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP6_SHIFT)) & AIPS_PACRC_SP6_MASK)
<> 144:ef7eb2e8f9f7 954 #define AIPS_PACRC_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 955 #define AIPS_PACRC_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 956 #define AIPS_PACRC_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP5_SHIFT)) & AIPS_PACRC_TP5_MASK)
<> 144:ef7eb2e8f9f7 957 #define AIPS_PACRC_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 958 #define AIPS_PACRC_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 959 #define AIPS_PACRC_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP5_SHIFT)) & AIPS_PACRC_WP5_MASK)
<> 144:ef7eb2e8f9f7 960 #define AIPS_PACRC_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 961 #define AIPS_PACRC_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 962 #define AIPS_PACRC_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP5_SHIFT)) & AIPS_PACRC_SP5_MASK)
<> 144:ef7eb2e8f9f7 963 #define AIPS_PACRC_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 964 #define AIPS_PACRC_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 965 #define AIPS_PACRC_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP4_SHIFT)) & AIPS_PACRC_TP4_MASK)
<> 144:ef7eb2e8f9f7 966 #define AIPS_PACRC_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 967 #define AIPS_PACRC_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 968 #define AIPS_PACRC_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP4_SHIFT)) & AIPS_PACRC_WP4_MASK)
<> 144:ef7eb2e8f9f7 969 #define AIPS_PACRC_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 970 #define AIPS_PACRC_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 971 #define AIPS_PACRC_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP4_SHIFT)) & AIPS_PACRC_SP4_MASK)
<> 144:ef7eb2e8f9f7 972 #define AIPS_PACRC_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 973 #define AIPS_PACRC_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 974 #define AIPS_PACRC_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP3_SHIFT)) & AIPS_PACRC_TP3_MASK)
<> 144:ef7eb2e8f9f7 975 #define AIPS_PACRC_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 976 #define AIPS_PACRC_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 977 #define AIPS_PACRC_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP3_SHIFT)) & AIPS_PACRC_WP3_MASK)
<> 144:ef7eb2e8f9f7 978 #define AIPS_PACRC_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 979 #define AIPS_PACRC_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 980 #define AIPS_PACRC_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP3_SHIFT)) & AIPS_PACRC_SP3_MASK)
<> 144:ef7eb2e8f9f7 981 #define AIPS_PACRC_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 982 #define AIPS_PACRC_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 983 #define AIPS_PACRC_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP2_SHIFT)) & AIPS_PACRC_TP2_MASK)
<> 144:ef7eb2e8f9f7 984 #define AIPS_PACRC_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 985 #define AIPS_PACRC_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 986 #define AIPS_PACRC_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP2_SHIFT)) & AIPS_PACRC_WP2_MASK)
<> 144:ef7eb2e8f9f7 987 #define AIPS_PACRC_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 988 #define AIPS_PACRC_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 989 #define AIPS_PACRC_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP2_SHIFT)) & AIPS_PACRC_SP2_MASK)
<> 144:ef7eb2e8f9f7 990 #define AIPS_PACRC_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 991 #define AIPS_PACRC_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 992 #define AIPS_PACRC_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP1_SHIFT)) & AIPS_PACRC_TP1_MASK)
<> 144:ef7eb2e8f9f7 993 #define AIPS_PACRC_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 994 #define AIPS_PACRC_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 995 #define AIPS_PACRC_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP1_SHIFT)) & AIPS_PACRC_WP1_MASK)
<> 144:ef7eb2e8f9f7 996 #define AIPS_PACRC_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 997 #define AIPS_PACRC_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 998 #define AIPS_PACRC_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP1_SHIFT)) & AIPS_PACRC_SP1_MASK)
<> 144:ef7eb2e8f9f7 999 #define AIPS_PACRC_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1000 #define AIPS_PACRC_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1001 #define AIPS_PACRC_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_TP0_SHIFT)) & AIPS_PACRC_TP0_MASK)
<> 144:ef7eb2e8f9f7 1002 #define AIPS_PACRC_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1003 #define AIPS_PACRC_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1004 #define AIPS_PACRC_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_WP0_SHIFT)) & AIPS_PACRC_WP0_MASK)
<> 144:ef7eb2e8f9f7 1005 #define AIPS_PACRC_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1006 #define AIPS_PACRC_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1007 #define AIPS_PACRC_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRC_SP0_SHIFT)) & AIPS_PACRC_SP0_MASK)
<> 144:ef7eb2e8f9f7 1008
<> 144:ef7eb2e8f9f7 1009 /*! @name PACRD - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1010 #define AIPS_PACRD_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1011 #define AIPS_PACRD_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1012 #define AIPS_PACRD_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP7_SHIFT)) & AIPS_PACRD_TP7_MASK)
<> 144:ef7eb2e8f9f7 1013 #define AIPS_PACRD_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1014 #define AIPS_PACRD_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1015 #define AIPS_PACRD_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP7_SHIFT)) & AIPS_PACRD_WP7_MASK)
<> 144:ef7eb2e8f9f7 1016 #define AIPS_PACRD_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1017 #define AIPS_PACRD_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1018 #define AIPS_PACRD_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP7_SHIFT)) & AIPS_PACRD_SP7_MASK)
<> 144:ef7eb2e8f9f7 1019 #define AIPS_PACRD_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1020 #define AIPS_PACRD_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1021 #define AIPS_PACRD_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP6_SHIFT)) & AIPS_PACRD_TP6_MASK)
<> 144:ef7eb2e8f9f7 1022 #define AIPS_PACRD_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1023 #define AIPS_PACRD_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1024 #define AIPS_PACRD_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP6_SHIFT)) & AIPS_PACRD_WP6_MASK)
<> 144:ef7eb2e8f9f7 1025 #define AIPS_PACRD_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1026 #define AIPS_PACRD_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1027 #define AIPS_PACRD_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP6_SHIFT)) & AIPS_PACRD_SP6_MASK)
<> 144:ef7eb2e8f9f7 1028 #define AIPS_PACRD_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1029 #define AIPS_PACRD_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1030 #define AIPS_PACRD_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP5_SHIFT)) & AIPS_PACRD_TP5_MASK)
<> 144:ef7eb2e8f9f7 1031 #define AIPS_PACRD_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1032 #define AIPS_PACRD_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1033 #define AIPS_PACRD_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP5_SHIFT)) & AIPS_PACRD_WP5_MASK)
<> 144:ef7eb2e8f9f7 1034 #define AIPS_PACRD_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1035 #define AIPS_PACRD_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1036 #define AIPS_PACRD_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP5_SHIFT)) & AIPS_PACRD_SP5_MASK)
<> 144:ef7eb2e8f9f7 1037 #define AIPS_PACRD_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1038 #define AIPS_PACRD_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1039 #define AIPS_PACRD_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP4_SHIFT)) & AIPS_PACRD_TP4_MASK)
<> 144:ef7eb2e8f9f7 1040 #define AIPS_PACRD_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1041 #define AIPS_PACRD_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1042 #define AIPS_PACRD_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP4_SHIFT)) & AIPS_PACRD_WP4_MASK)
<> 144:ef7eb2e8f9f7 1043 #define AIPS_PACRD_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1044 #define AIPS_PACRD_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1045 #define AIPS_PACRD_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP4_SHIFT)) & AIPS_PACRD_SP4_MASK)
<> 144:ef7eb2e8f9f7 1046 #define AIPS_PACRD_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1047 #define AIPS_PACRD_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1048 #define AIPS_PACRD_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP3_SHIFT)) & AIPS_PACRD_TP3_MASK)
<> 144:ef7eb2e8f9f7 1049 #define AIPS_PACRD_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1050 #define AIPS_PACRD_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1051 #define AIPS_PACRD_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP3_SHIFT)) & AIPS_PACRD_WP3_MASK)
<> 144:ef7eb2e8f9f7 1052 #define AIPS_PACRD_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1053 #define AIPS_PACRD_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1054 #define AIPS_PACRD_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP3_SHIFT)) & AIPS_PACRD_SP3_MASK)
<> 144:ef7eb2e8f9f7 1055 #define AIPS_PACRD_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1056 #define AIPS_PACRD_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1057 #define AIPS_PACRD_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP2_SHIFT)) & AIPS_PACRD_TP2_MASK)
<> 144:ef7eb2e8f9f7 1058 #define AIPS_PACRD_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1059 #define AIPS_PACRD_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1060 #define AIPS_PACRD_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP2_SHIFT)) & AIPS_PACRD_WP2_MASK)
<> 144:ef7eb2e8f9f7 1061 #define AIPS_PACRD_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1062 #define AIPS_PACRD_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1063 #define AIPS_PACRD_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP2_SHIFT)) & AIPS_PACRD_SP2_MASK)
<> 144:ef7eb2e8f9f7 1064 #define AIPS_PACRD_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1065 #define AIPS_PACRD_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1066 #define AIPS_PACRD_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP1_SHIFT)) & AIPS_PACRD_TP1_MASK)
<> 144:ef7eb2e8f9f7 1067 #define AIPS_PACRD_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1068 #define AIPS_PACRD_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1069 #define AIPS_PACRD_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP1_SHIFT)) & AIPS_PACRD_WP1_MASK)
<> 144:ef7eb2e8f9f7 1070 #define AIPS_PACRD_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1071 #define AIPS_PACRD_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1072 #define AIPS_PACRD_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP1_SHIFT)) & AIPS_PACRD_SP1_MASK)
<> 144:ef7eb2e8f9f7 1073 #define AIPS_PACRD_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1074 #define AIPS_PACRD_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1075 #define AIPS_PACRD_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_TP0_SHIFT)) & AIPS_PACRD_TP0_MASK)
<> 144:ef7eb2e8f9f7 1076 #define AIPS_PACRD_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1077 #define AIPS_PACRD_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1078 #define AIPS_PACRD_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_WP0_SHIFT)) & AIPS_PACRD_WP0_MASK)
<> 144:ef7eb2e8f9f7 1079 #define AIPS_PACRD_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1080 #define AIPS_PACRD_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1081 #define AIPS_PACRD_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRD_SP0_SHIFT)) & AIPS_PACRD_SP0_MASK)
<> 144:ef7eb2e8f9f7 1082
<> 144:ef7eb2e8f9f7 1083 /*! @name PACRE - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1084 #define AIPS_PACRE_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1085 #define AIPS_PACRE_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1086 #define AIPS_PACRE_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP7_SHIFT)) & AIPS_PACRE_TP7_MASK)
<> 144:ef7eb2e8f9f7 1087 #define AIPS_PACRE_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1088 #define AIPS_PACRE_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1089 #define AIPS_PACRE_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP7_SHIFT)) & AIPS_PACRE_WP7_MASK)
<> 144:ef7eb2e8f9f7 1090 #define AIPS_PACRE_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1091 #define AIPS_PACRE_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1092 #define AIPS_PACRE_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP7_SHIFT)) & AIPS_PACRE_SP7_MASK)
<> 144:ef7eb2e8f9f7 1093 #define AIPS_PACRE_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1094 #define AIPS_PACRE_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1095 #define AIPS_PACRE_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP6_SHIFT)) & AIPS_PACRE_TP6_MASK)
<> 144:ef7eb2e8f9f7 1096 #define AIPS_PACRE_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1097 #define AIPS_PACRE_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1098 #define AIPS_PACRE_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP6_SHIFT)) & AIPS_PACRE_WP6_MASK)
<> 144:ef7eb2e8f9f7 1099 #define AIPS_PACRE_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1100 #define AIPS_PACRE_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1101 #define AIPS_PACRE_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP6_SHIFT)) & AIPS_PACRE_SP6_MASK)
<> 144:ef7eb2e8f9f7 1102 #define AIPS_PACRE_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1103 #define AIPS_PACRE_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1104 #define AIPS_PACRE_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP5_SHIFT)) & AIPS_PACRE_TP5_MASK)
<> 144:ef7eb2e8f9f7 1105 #define AIPS_PACRE_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1106 #define AIPS_PACRE_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1107 #define AIPS_PACRE_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP5_SHIFT)) & AIPS_PACRE_WP5_MASK)
<> 144:ef7eb2e8f9f7 1108 #define AIPS_PACRE_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1109 #define AIPS_PACRE_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1110 #define AIPS_PACRE_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP5_SHIFT)) & AIPS_PACRE_SP5_MASK)
<> 144:ef7eb2e8f9f7 1111 #define AIPS_PACRE_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1112 #define AIPS_PACRE_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1113 #define AIPS_PACRE_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP4_SHIFT)) & AIPS_PACRE_TP4_MASK)
<> 144:ef7eb2e8f9f7 1114 #define AIPS_PACRE_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1115 #define AIPS_PACRE_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1116 #define AIPS_PACRE_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP4_SHIFT)) & AIPS_PACRE_WP4_MASK)
<> 144:ef7eb2e8f9f7 1117 #define AIPS_PACRE_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1118 #define AIPS_PACRE_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1119 #define AIPS_PACRE_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP4_SHIFT)) & AIPS_PACRE_SP4_MASK)
<> 144:ef7eb2e8f9f7 1120 #define AIPS_PACRE_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1121 #define AIPS_PACRE_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1122 #define AIPS_PACRE_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP3_SHIFT)) & AIPS_PACRE_TP3_MASK)
<> 144:ef7eb2e8f9f7 1123 #define AIPS_PACRE_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1124 #define AIPS_PACRE_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1125 #define AIPS_PACRE_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP3_SHIFT)) & AIPS_PACRE_WP3_MASK)
<> 144:ef7eb2e8f9f7 1126 #define AIPS_PACRE_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1127 #define AIPS_PACRE_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1128 #define AIPS_PACRE_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP3_SHIFT)) & AIPS_PACRE_SP3_MASK)
<> 144:ef7eb2e8f9f7 1129 #define AIPS_PACRE_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1130 #define AIPS_PACRE_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1131 #define AIPS_PACRE_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP2_SHIFT)) & AIPS_PACRE_TP2_MASK)
<> 144:ef7eb2e8f9f7 1132 #define AIPS_PACRE_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1133 #define AIPS_PACRE_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1134 #define AIPS_PACRE_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP2_SHIFT)) & AIPS_PACRE_WP2_MASK)
<> 144:ef7eb2e8f9f7 1135 #define AIPS_PACRE_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1136 #define AIPS_PACRE_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1137 #define AIPS_PACRE_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP2_SHIFT)) & AIPS_PACRE_SP2_MASK)
<> 144:ef7eb2e8f9f7 1138 #define AIPS_PACRE_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1139 #define AIPS_PACRE_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1140 #define AIPS_PACRE_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP1_SHIFT)) & AIPS_PACRE_TP1_MASK)
<> 144:ef7eb2e8f9f7 1141 #define AIPS_PACRE_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1142 #define AIPS_PACRE_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1143 #define AIPS_PACRE_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP1_SHIFT)) & AIPS_PACRE_WP1_MASK)
<> 144:ef7eb2e8f9f7 1144 #define AIPS_PACRE_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1145 #define AIPS_PACRE_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1146 #define AIPS_PACRE_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP1_SHIFT)) & AIPS_PACRE_SP1_MASK)
<> 144:ef7eb2e8f9f7 1147 #define AIPS_PACRE_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1148 #define AIPS_PACRE_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1149 #define AIPS_PACRE_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_TP0_SHIFT)) & AIPS_PACRE_TP0_MASK)
<> 144:ef7eb2e8f9f7 1150 #define AIPS_PACRE_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1151 #define AIPS_PACRE_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1152 #define AIPS_PACRE_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_WP0_SHIFT)) & AIPS_PACRE_WP0_MASK)
<> 144:ef7eb2e8f9f7 1153 #define AIPS_PACRE_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1154 #define AIPS_PACRE_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1155 #define AIPS_PACRE_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRE_SP0_SHIFT)) & AIPS_PACRE_SP0_MASK)
<> 144:ef7eb2e8f9f7 1156
<> 144:ef7eb2e8f9f7 1157 /*! @name PACRF - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1158 #define AIPS_PACRF_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1159 #define AIPS_PACRF_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1160 #define AIPS_PACRF_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP7_SHIFT)) & AIPS_PACRF_TP7_MASK)
<> 144:ef7eb2e8f9f7 1161 #define AIPS_PACRF_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1162 #define AIPS_PACRF_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1163 #define AIPS_PACRF_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP7_SHIFT)) & AIPS_PACRF_WP7_MASK)
<> 144:ef7eb2e8f9f7 1164 #define AIPS_PACRF_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1165 #define AIPS_PACRF_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1166 #define AIPS_PACRF_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP7_SHIFT)) & AIPS_PACRF_SP7_MASK)
<> 144:ef7eb2e8f9f7 1167 #define AIPS_PACRF_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1168 #define AIPS_PACRF_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1169 #define AIPS_PACRF_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP6_SHIFT)) & AIPS_PACRF_TP6_MASK)
<> 144:ef7eb2e8f9f7 1170 #define AIPS_PACRF_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1171 #define AIPS_PACRF_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1172 #define AIPS_PACRF_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP6_SHIFT)) & AIPS_PACRF_WP6_MASK)
<> 144:ef7eb2e8f9f7 1173 #define AIPS_PACRF_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1174 #define AIPS_PACRF_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1175 #define AIPS_PACRF_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP6_SHIFT)) & AIPS_PACRF_SP6_MASK)
<> 144:ef7eb2e8f9f7 1176 #define AIPS_PACRF_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1177 #define AIPS_PACRF_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1178 #define AIPS_PACRF_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP5_SHIFT)) & AIPS_PACRF_TP5_MASK)
<> 144:ef7eb2e8f9f7 1179 #define AIPS_PACRF_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1180 #define AIPS_PACRF_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1181 #define AIPS_PACRF_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP5_SHIFT)) & AIPS_PACRF_WP5_MASK)
<> 144:ef7eb2e8f9f7 1182 #define AIPS_PACRF_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1183 #define AIPS_PACRF_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1184 #define AIPS_PACRF_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP5_SHIFT)) & AIPS_PACRF_SP5_MASK)
<> 144:ef7eb2e8f9f7 1185 #define AIPS_PACRF_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1186 #define AIPS_PACRF_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1187 #define AIPS_PACRF_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP4_SHIFT)) & AIPS_PACRF_TP4_MASK)
<> 144:ef7eb2e8f9f7 1188 #define AIPS_PACRF_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1189 #define AIPS_PACRF_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1190 #define AIPS_PACRF_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP4_SHIFT)) & AIPS_PACRF_WP4_MASK)
<> 144:ef7eb2e8f9f7 1191 #define AIPS_PACRF_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1192 #define AIPS_PACRF_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1193 #define AIPS_PACRF_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP4_SHIFT)) & AIPS_PACRF_SP4_MASK)
<> 144:ef7eb2e8f9f7 1194 #define AIPS_PACRF_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1195 #define AIPS_PACRF_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1196 #define AIPS_PACRF_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP3_SHIFT)) & AIPS_PACRF_TP3_MASK)
<> 144:ef7eb2e8f9f7 1197 #define AIPS_PACRF_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1198 #define AIPS_PACRF_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1199 #define AIPS_PACRF_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP3_SHIFT)) & AIPS_PACRF_WP3_MASK)
<> 144:ef7eb2e8f9f7 1200 #define AIPS_PACRF_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1201 #define AIPS_PACRF_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1202 #define AIPS_PACRF_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP3_SHIFT)) & AIPS_PACRF_SP3_MASK)
<> 144:ef7eb2e8f9f7 1203 #define AIPS_PACRF_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1204 #define AIPS_PACRF_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1205 #define AIPS_PACRF_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP2_SHIFT)) & AIPS_PACRF_TP2_MASK)
<> 144:ef7eb2e8f9f7 1206 #define AIPS_PACRF_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1207 #define AIPS_PACRF_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1208 #define AIPS_PACRF_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP2_SHIFT)) & AIPS_PACRF_WP2_MASK)
<> 144:ef7eb2e8f9f7 1209 #define AIPS_PACRF_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1210 #define AIPS_PACRF_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1211 #define AIPS_PACRF_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP2_SHIFT)) & AIPS_PACRF_SP2_MASK)
<> 144:ef7eb2e8f9f7 1212 #define AIPS_PACRF_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1213 #define AIPS_PACRF_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1214 #define AIPS_PACRF_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP1_SHIFT)) & AIPS_PACRF_TP1_MASK)
<> 144:ef7eb2e8f9f7 1215 #define AIPS_PACRF_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1216 #define AIPS_PACRF_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1217 #define AIPS_PACRF_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP1_SHIFT)) & AIPS_PACRF_WP1_MASK)
<> 144:ef7eb2e8f9f7 1218 #define AIPS_PACRF_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1219 #define AIPS_PACRF_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1220 #define AIPS_PACRF_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP1_SHIFT)) & AIPS_PACRF_SP1_MASK)
<> 144:ef7eb2e8f9f7 1221 #define AIPS_PACRF_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1222 #define AIPS_PACRF_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1223 #define AIPS_PACRF_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_TP0_SHIFT)) & AIPS_PACRF_TP0_MASK)
<> 144:ef7eb2e8f9f7 1224 #define AIPS_PACRF_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1225 #define AIPS_PACRF_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1226 #define AIPS_PACRF_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_WP0_SHIFT)) & AIPS_PACRF_WP0_MASK)
<> 144:ef7eb2e8f9f7 1227 #define AIPS_PACRF_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1228 #define AIPS_PACRF_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1229 #define AIPS_PACRF_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRF_SP0_SHIFT)) & AIPS_PACRF_SP0_MASK)
<> 144:ef7eb2e8f9f7 1230
<> 144:ef7eb2e8f9f7 1231 /*! @name PACRG - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1232 #define AIPS_PACRG_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1233 #define AIPS_PACRG_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1234 #define AIPS_PACRG_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP7_SHIFT)) & AIPS_PACRG_TP7_MASK)
<> 144:ef7eb2e8f9f7 1235 #define AIPS_PACRG_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1236 #define AIPS_PACRG_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1237 #define AIPS_PACRG_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP7_SHIFT)) & AIPS_PACRG_WP7_MASK)
<> 144:ef7eb2e8f9f7 1238 #define AIPS_PACRG_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1239 #define AIPS_PACRG_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1240 #define AIPS_PACRG_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP7_SHIFT)) & AIPS_PACRG_SP7_MASK)
<> 144:ef7eb2e8f9f7 1241 #define AIPS_PACRG_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1242 #define AIPS_PACRG_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1243 #define AIPS_PACRG_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP6_SHIFT)) & AIPS_PACRG_TP6_MASK)
<> 144:ef7eb2e8f9f7 1244 #define AIPS_PACRG_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1245 #define AIPS_PACRG_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1246 #define AIPS_PACRG_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP6_SHIFT)) & AIPS_PACRG_WP6_MASK)
<> 144:ef7eb2e8f9f7 1247 #define AIPS_PACRG_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1248 #define AIPS_PACRG_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1249 #define AIPS_PACRG_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP6_SHIFT)) & AIPS_PACRG_SP6_MASK)
<> 144:ef7eb2e8f9f7 1250 #define AIPS_PACRG_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1251 #define AIPS_PACRG_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1252 #define AIPS_PACRG_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP5_SHIFT)) & AIPS_PACRG_TP5_MASK)
<> 144:ef7eb2e8f9f7 1253 #define AIPS_PACRG_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1254 #define AIPS_PACRG_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1255 #define AIPS_PACRG_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP5_SHIFT)) & AIPS_PACRG_WP5_MASK)
<> 144:ef7eb2e8f9f7 1256 #define AIPS_PACRG_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1257 #define AIPS_PACRG_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1258 #define AIPS_PACRG_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP5_SHIFT)) & AIPS_PACRG_SP5_MASK)
<> 144:ef7eb2e8f9f7 1259 #define AIPS_PACRG_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1260 #define AIPS_PACRG_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1261 #define AIPS_PACRG_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP4_SHIFT)) & AIPS_PACRG_TP4_MASK)
<> 144:ef7eb2e8f9f7 1262 #define AIPS_PACRG_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1263 #define AIPS_PACRG_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1264 #define AIPS_PACRG_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP4_SHIFT)) & AIPS_PACRG_WP4_MASK)
<> 144:ef7eb2e8f9f7 1265 #define AIPS_PACRG_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1266 #define AIPS_PACRG_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1267 #define AIPS_PACRG_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP4_SHIFT)) & AIPS_PACRG_SP4_MASK)
<> 144:ef7eb2e8f9f7 1268 #define AIPS_PACRG_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1269 #define AIPS_PACRG_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1270 #define AIPS_PACRG_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP3_SHIFT)) & AIPS_PACRG_TP3_MASK)
<> 144:ef7eb2e8f9f7 1271 #define AIPS_PACRG_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1272 #define AIPS_PACRG_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1273 #define AIPS_PACRG_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP3_SHIFT)) & AIPS_PACRG_WP3_MASK)
<> 144:ef7eb2e8f9f7 1274 #define AIPS_PACRG_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1275 #define AIPS_PACRG_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1276 #define AIPS_PACRG_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP3_SHIFT)) & AIPS_PACRG_SP3_MASK)
<> 144:ef7eb2e8f9f7 1277 #define AIPS_PACRG_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1278 #define AIPS_PACRG_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1279 #define AIPS_PACRG_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP2_SHIFT)) & AIPS_PACRG_TP2_MASK)
<> 144:ef7eb2e8f9f7 1280 #define AIPS_PACRG_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1281 #define AIPS_PACRG_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1282 #define AIPS_PACRG_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP2_SHIFT)) & AIPS_PACRG_WP2_MASK)
<> 144:ef7eb2e8f9f7 1283 #define AIPS_PACRG_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1284 #define AIPS_PACRG_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1285 #define AIPS_PACRG_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP2_SHIFT)) & AIPS_PACRG_SP2_MASK)
<> 144:ef7eb2e8f9f7 1286 #define AIPS_PACRG_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1287 #define AIPS_PACRG_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1288 #define AIPS_PACRG_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP1_SHIFT)) & AIPS_PACRG_TP1_MASK)
<> 144:ef7eb2e8f9f7 1289 #define AIPS_PACRG_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1290 #define AIPS_PACRG_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1291 #define AIPS_PACRG_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP1_SHIFT)) & AIPS_PACRG_WP1_MASK)
<> 144:ef7eb2e8f9f7 1292 #define AIPS_PACRG_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1293 #define AIPS_PACRG_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1294 #define AIPS_PACRG_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP1_SHIFT)) & AIPS_PACRG_SP1_MASK)
<> 144:ef7eb2e8f9f7 1295 #define AIPS_PACRG_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1296 #define AIPS_PACRG_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1297 #define AIPS_PACRG_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_TP0_SHIFT)) & AIPS_PACRG_TP0_MASK)
<> 144:ef7eb2e8f9f7 1298 #define AIPS_PACRG_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1299 #define AIPS_PACRG_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1300 #define AIPS_PACRG_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_WP0_SHIFT)) & AIPS_PACRG_WP0_MASK)
<> 144:ef7eb2e8f9f7 1301 #define AIPS_PACRG_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1302 #define AIPS_PACRG_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1303 #define AIPS_PACRG_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRG_SP0_SHIFT)) & AIPS_PACRG_SP0_MASK)
<> 144:ef7eb2e8f9f7 1304
<> 144:ef7eb2e8f9f7 1305 /*! @name PACRH - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1306 #define AIPS_PACRH_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1307 #define AIPS_PACRH_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1308 #define AIPS_PACRH_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP7_SHIFT)) & AIPS_PACRH_TP7_MASK)
<> 144:ef7eb2e8f9f7 1309 #define AIPS_PACRH_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1310 #define AIPS_PACRH_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1311 #define AIPS_PACRH_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP7_SHIFT)) & AIPS_PACRH_WP7_MASK)
<> 144:ef7eb2e8f9f7 1312 #define AIPS_PACRH_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1313 #define AIPS_PACRH_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1314 #define AIPS_PACRH_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP7_SHIFT)) & AIPS_PACRH_SP7_MASK)
<> 144:ef7eb2e8f9f7 1315 #define AIPS_PACRH_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1316 #define AIPS_PACRH_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1317 #define AIPS_PACRH_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP6_SHIFT)) & AIPS_PACRH_TP6_MASK)
<> 144:ef7eb2e8f9f7 1318 #define AIPS_PACRH_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1319 #define AIPS_PACRH_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1320 #define AIPS_PACRH_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP6_SHIFT)) & AIPS_PACRH_WP6_MASK)
<> 144:ef7eb2e8f9f7 1321 #define AIPS_PACRH_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1322 #define AIPS_PACRH_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1323 #define AIPS_PACRH_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP6_SHIFT)) & AIPS_PACRH_SP6_MASK)
<> 144:ef7eb2e8f9f7 1324 #define AIPS_PACRH_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1325 #define AIPS_PACRH_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1326 #define AIPS_PACRH_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP5_SHIFT)) & AIPS_PACRH_TP5_MASK)
<> 144:ef7eb2e8f9f7 1327 #define AIPS_PACRH_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1328 #define AIPS_PACRH_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1329 #define AIPS_PACRH_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP5_SHIFT)) & AIPS_PACRH_WP5_MASK)
<> 144:ef7eb2e8f9f7 1330 #define AIPS_PACRH_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1331 #define AIPS_PACRH_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1332 #define AIPS_PACRH_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP5_SHIFT)) & AIPS_PACRH_SP5_MASK)
<> 144:ef7eb2e8f9f7 1333 #define AIPS_PACRH_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1334 #define AIPS_PACRH_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1335 #define AIPS_PACRH_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP4_SHIFT)) & AIPS_PACRH_TP4_MASK)
<> 144:ef7eb2e8f9f7 1336 #define AIPS_PACRH_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1337 #define AIPS_PACRH_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1338 #define AIPS_PACRH_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP4_SHIFT)) & AIPS_PACRH_WP4_MASK)
<> 144:ef7eb2e8f9f7 1339 #define AIPS_PACRH_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1340 #define AIPS_PACRH_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1341 #define AIPS_PACRH_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP4_SHIFT)) & AIPS_PACRH_SP4_MASK)
<> 144:ef7eb2e8f9f7 1342 #define AIPS_PACRH_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1343 #define AIPS_PACRH_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1344 #define AIPS_PACRH_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP3_SHIFT)) & AIPS_PACRH_TP3_MASK)
<> 144:ef7eb2e8f9f7 1345 #define AIPS_PACRH_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1346 #define AIPS_PACRH_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1347 #define AIPS_PACRH_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP3_SHIFT)) & AIPS_PACRH_WP3_MASK)
<> 144:ef7eb2e8f9f7 1348 #define AIPS_PACRH_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1349 #define AIPS_PACRH_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1350 #define AIPS_PACRH_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP3_SHIFT)) & AIPS_PACRH_SP3_MASK)
<> 144:ef7eb2e8f9f7 1351 #define AIPS_PACRH_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1352 #define AIPS_PACRH_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1353 #define AIPS_PACRH_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP2_SHIFT)) & AIPS_PACRH_TP2_MASK)
<> 144:ef7eb2e8f9f7 1354 #define AIPS_PACRH_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1355 #define AIPS_PACRH_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1356 #define AIPS_PACRH_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP2_SHIFT)) & AIPS_PACRH_WP2_MASK)
<> 144:ef7eb2e8f9f7 1357 #define AIPS_PACRH_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1358 #define AIPS_PACRH_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1359 #define AIPS_PACRH_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP2_SHIFT)) & AIPS_PACRH_SP2_MASK)
<> 144:ef7eb2e8f9f7 1360 #define AIPS_PACRH_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1361 #define AIPS_PACRH_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1362 #define AIPS_PACRH_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP1_SHIFT)) & AIPS_PACRH_TP1_MASK)
<> 144:ef7eb2e8f9f7 1363 #define AIPS_PACRH_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1364 #define AIPS_PACRH_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1365 #define AIPS_PACRH_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP1_SHIFT)) & AIPS_PACRH_WP1_MASK)
<> 144:ef7eb2e8f9f7 1366 #define AIPS_PACRH_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1367 #define AIPS_PACRH_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1368 #define AIPS_PACRH_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP1_SHIFT)) & AIPS_PACRH_SP1_MASK)
<> 144:ef7eb2e8f9f7 1369 #define AIPS_PACRH_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1370 #define AIPS_PACRH_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1371 #define AIPS_PACRH_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_TP0_SHIFT)) & AIPS_PACRH_TP0_MASK)
<> 144:ef7eb2e8f9f7 1372 #define AIPS_PACRH_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1373 #define AIPS_PACRH_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1374 #define AIPS_PACRH_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_WP0_SHIFT)) & AIPS_PACRH_WP0_MASK)
<> 144:ef7eb2e8f9f7 1375 #define AIPS_PACRH_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1376 #define AIPS_PACRH_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1377 #define AIPS_PACRH_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRH_SP0_SHIFT)) & AIPS_PACRH_SP0_MASK)
<> 144:ef7eb2e8f9f7 1378
<> 144:ef7eb2e8f9f7 1379 /*! @name PACRI - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1380 #define AIPS_PACRI_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1381 #define AIPS_PACRI_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1382 #define AIPS_PACRI_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP7_SHIFT)) & AIPS_PACRI_TP7_MASK)
<> 144:ef7eb2e8f9f7 1383 #define AIPS_PACRI_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1384 #define AIPS_PACRI_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1385 #define AIPS_PACRI_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP7_SHIFT)) & AIPS_PACRI_WP7_MASK)
<> 144:ef7eb2e8f9f7 1386 #define AIPS_PACRI_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1387 #define AIPS_PACRI_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1388 #define AIPS_PACRI_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP7_SHIFT)) & AIPS_PACRI_SP7_MASK)
<> 144:ef7eb2e8f9f7 1389 #define AIPS_PACRI_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1390 #define AIPS_PACRI_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1391 #define AIPS_PACRI_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP6_SHIFT)) & AIPS_PACRI_TP6_MASK)
<> 144:ef7eb2e8f9f7 1392 #define AIPS_PACRI_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1393 #define AIPS_PACRI_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1394 #define AIPS_PACRI_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP6_SHIFT)) & AIPS_PACRI_WP6_MASK)
<> 144:ef7eb2e8f9f7 1395 #define AIPS_PACRI_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1396 #define AIPS_PACRI_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1397 #define AIPS_PACRI_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP6_SHIFT)) & AIPS_PACRI_SP6_MASK)
<> 144:ef7eb2e8f9f7 1398 #define AIPS_PACRI_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1399 #define AIPS_PACRI_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1400 #define AIPS_PACRI_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP5_SHIFT)) & AIPS_PACRI_TP5_MASK)
<> 144:ef7eb2e8f9f7 1401 #define AIPS_PACRI_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1402 #define AIPS_PACRI_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1403 #define AIPS_PACRI_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP5_SHIFT)) & AIPS_PACRI_WP5_MASK)
<> 144:ef7eb2e8f9f7 1404 #define AIPS_PACRI_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1405 #define AIPS_PACRI_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1406 #define AIPS_PACRI_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP5_SHIFT)) & AIPS_PACRI_SP5_MASK)
<> 144:ef7eb2e8f9f7 1407 #define AIPS_PACRI_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1408 #define AIPS_PACRI_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1409 #define AIPS_PACRI_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP4_SHIFT)) & AIPS_PACRI_TP4_MASK)
<> 144:ef7eb2e8f9f7 1410 #define AIPS_PACRI_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1411 #define AIPS_PACRI_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1412 #define AIPS_PACRI_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP4_SHIFT)) & AIPS_PACRI_WP4_MASK)
<> 144:ef7eb2e8f9f7 1413 #define AIPS_PACRI_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1414 #define AIPS_PACRI_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1415 #define AIPS_PACRI_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP4_SHIFT)) & AIPS_PACRI_SP4_MASK)
<> 144:ef7eb2e8f9f7 1416 #define AIPS_PACRI_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1417 #define AIPS_PACRI_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1418 #define AIPS_PACRI_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP3_SHIFT)) & AIPS_PACRI_TP3_MASK)
<> 144:ef7eb2e8f9f7 1419 #define AIPS_PACRI_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1420 #define AIPS_PACRI_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1421 #define AIPS_PACRI_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP3_SHIFT)) & AIPS_PACRI_WP3_MASK)
<> 144:ef7eb2e8f9f7 1422 #define AIPS_PACRI_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1423 #define AIPS_PACRI_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1424 #define AIPS_PACRI_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP3_SHIFT)) & AIPS_PACRI_SP3_MASK)
<> 144:ef7eb2e8f9f7 1425 #define AIPS_PACRI_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1426 #define AIPS_PACRI_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1427 #define AIPS_PACRI_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP2_SHIFT)) & AIPS_PACRI_TP2_MASK)
<> 144:ef7eb2e8f9f7 1428 #define AIPS_PACRI_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1429 #define AIPS_PACRI_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1430 #define AIPS_PACRI_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP2_SHIFT)) & AIPS_PACRI_WP2_MASK)
<> 144:ef7eb2e8f9f7 1431 #define AIPS_PACRI_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1432 #define AIPS_PACRI_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1433 #define AIPS_PACRI_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP2_SHIFT)) & AIPS_PACRI_SP2_MASK)
<> 144:ef7eb2e8f9f7 1434 #define AIPS_PACRI_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1435 #define AIPS_PACRI_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1436 #define AIPS_PACRI_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP1_SHIFT)) & AIPS_PACRI_TP1_MASK)
<> 144:ef7eb2e8f9f7 1437 #define AIPS_PACRI_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1438 #define AIPS_PACRI_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1439 #define AIPS_PACRI_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP1_SHIFT)) & AIPS_PACRI_WP1_MASK)
<> 144:ef7eb2e8f9f7 1440 #define AIPS_PACRI_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1441 #define AIPS_PACRI_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1442 #define AIPS_PACRI_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP1_SHIFT)) & AIPS_PACRI_SP1_MASK)
<> 144:ef7eb2e8f9f7 1443 #define AIPS_PACRI_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1444 #define AIPS_PACRI_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1445 #define AIPS_PACRI_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_TP0_SHIFT)) & AIPS_PACRI_TP0_MASK)
<> 144:ef7eb2e8f9f7 1446 #define AIPS_PACRI_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1447 #define AIPS_PACRI_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1448 #define AIPS_PACRI_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_WP0_SHIFT)) & AIPS_PACRI_WP0_MASK)
<> 144:ef7eb2e8f9f7 1449 #define AIPS_PACRI_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1450 #define AIPS_PACRI_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1451 #define AIPS_PACRI_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRI_SP0_SHIFT)) & AIPS_PACRI_SP0_MASK)
<> 144:ef7eb2e8f9f7 1452
<> 144:ef7eb2e8f9f7 1453 /*! @name PACRJ - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1454 #define AIPS_PACRJ_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1455 #define AIPS_PACRJ_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1456 #define AIPS_PACRJ_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP7_SHIFT)) & AIPS_PACRJ_TP7_MASK)
<> 144:ef7eb2e8f9f7 1457 #define AIPS_PACRJ_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1458 #define AIPS_PACRJ_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1459 #define AIPS_PACRJ_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP7_SHIFT)) & AIPS_PACRJ_WP7_MASK)
<> 144:ef7eb2e8f9f7 1460 #define AIPS_PACRJ_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1461 #define AIPS_PACRJ_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1462 #define AIPS_PACRJ_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP7_SHIFT)) & AIPS_PACRJ_SP7_MASK)
<> 144:ef7eb2e8f9f7 1463 #define AIPS_PACRJ_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1464 #define AIPS_PACRJ_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1465 #define AIPS_PACRJ_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP6_SHIFT)) & AIPS_PACRJ_TP6_MASK)
<> 144:ef7eb2e8f9f7 1466 #define AIPS_PACRJ_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1467 #define AIPS_PACRJ_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1468 #define AIPS_PACRJ_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP6_SHIFT)) & AIPS_PACRJ_WP6_MASK)
<> 144:ef7eb2e8f9f7 1469 #define AIPS_PACRJ_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1470 #define AIPS_PACRJ_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1471 #define AIPS_PACRJ_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP6_SHIFT)) & AIPS_PACRJ_SP6_MASK)
<> 144:ef7eb2e8f9f7 1472 #define AIPS_PACRJ_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1473 #define AIPS_PACRJ_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1474 #define AIPS_PACRJ_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP5_SHIFT)) & AIPS_PACRJ_TP5_MASK)
<> 144:ef7eb2e8f9f7 1475 #define AIPS_PACRJ_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1476 #define AIPS_PACRJ_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1477 #define AIPS_PACRJ_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP5_SHIFT)) & AIPS_PACRJ_WP5_MASK)
<> 144:ef7eb2e8f9f7 1478 #define AIPS_PACRJ_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1479 #define AIPS_PACRJ_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1480 #define AIPS_PACRJ_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP5_SHIFT)) & AIPS_PACRJ_SP5_MASK)
<> 144:ef7eb2e8f9f7 1481 #define AIPS_PACRJ_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1482 #define AIPS_PACRJ_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1483 #define AIPS_PACRJ_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP4_SHIFT)) & AIPS_PACRJ_TP4_MASK)
<> 144:ef7eb2e8f9f7 1484 #define AIPS_PACRJ_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1485 #define AIPS_PACRJ_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1486 #define AIPS_PACRJ_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP4_SHIFT)) & AIPS_PACRJ_WP4_MASK)
<> 144:ef7eb2e8f9f7 1487 #define AIPS_PACRJ_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1488 #define AIPS_PACRJ_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1489 #define AIPS_PACRJ_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP4_SHIFT)) & AIPS_PACRJ_SP4_MASK)
<> 144:ef7eb2e8f9f7 1490 #define AIPS_PACRJ_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1491 #define AIPS_PACRJ_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1492 #define AIPS_PACRJ_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP3_SHIFT)) & AIPS_PACRJ_TP3_MASK)
<> 144:ef7eb2e8f9f7 1493 #define AIPS_PACRJ_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1494 #define AIPS_PACRJ_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1495 #define AIPS_PACRJ_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP3_SHIFT)) & AIPS_PACRJ_WP3_MASK)
<> 144:ef7eb2e8f9f7 1496 #define AIPS_PACRJ_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1497 #define AIPS_PACRJ_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1498 #define AIPS_PACRJ_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP3_SHIFT)) & AIPS_PACRJ_SP3_MASK)
<> 144:ef7eb2e8f9f7 1499 #define AIPS_PACRJ_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1500 #define AIPS_PACRJ_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1501 #define AIPS_PACRJ_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP2_SHIFT)) & AIPS_PACRJ_TP2_MASK)
<> 144:ef7eb2e8f9f7 1502 #define AIPS_PACRJ_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1503 #define AIPS_PACRJ_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1504 #define AIPS_PACRJ_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP2_SHIFT)) & AIPS_PACRJ_WP2_MASK)
<> 144:ef7eb2e8f9f7 1505 #define AIPS_PACRJ_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1506 #define AIPS_PACRJ_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1507 #define AIPS_PACRJ_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP2_SHIFT)) & AIPS_PACRJ_SP2_MASK)
<> 144:ef7eb2e8f9f7 1508 #define AIPS_PACRJ_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1509 #define AIPS_PACRJ_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1510 #define AIPS_PACRJ_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP1_SHIFT)) & AIPS_PACRJ_TP1_MASK)
<> 144:ef7eb2e8f9f7 1511 #define AIPS_PACRJ_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1512 #define AIPS_PACRJ_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1513 #define AIPS_PACRJ_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP1_SHIFT)) & AIPS_PACRJ_WP1_MASK)
<> 144:ef7eb2e8f9f7 1514 #define AIPS_PACRJ_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1515 #define AIPS_PACRJ_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1516 #define AIPS_PACRJ_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP1_SHIFT)) & AIPS_PACRJ_SP1_MASK)
<> 144:ef7eb2e8f9f7 1517 #define AIPS_PACRJ_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1518 #define AIPS_PACRJ_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1519 #define AIPS_PACRJ_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_TP0_SHIFT)) & AIPS_PACRJ_TP0_MASK)
<> 144:ef7eb2e8f9f7 1520 #define AIPS_PACRJ_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1521 #define AIPS_PACRJ_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1522 #define AIPS_PACRJ_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_WP0_SHIFT)) & AIPS_PACRJ_WP0_MASK)
<> 144:ef7eb2e8f9f7 1523 #define AIPS_PACRJ_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1524 #define AIPS_PACRJ_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1525 #define AIPS_PACRJ_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRJ_SP0_SHIFT)) & AIPS_PACRJ_SP0_MASK)
<> 144:ef7eb2e8f9f7 1526
<> 144:ef7eb2e8f9f7 1527 /*! @name PACRK - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1528 #define AIPS_PACRK_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1529 #define AIPS_PACRK_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1530 #define AIPS_PACRK_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP7_SHIFT)) & AIPS_PACRK_TP7_MASK)
<> 144:ef7eb2e8f9f7 1531 #define AIPS_PACRK_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1532 #define AIPS_PACRK_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1533 #define AIPS_PACRK_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP7_SHIFT)) & AIPS_PACRK_WP7_MASK)
<> 144:ef7eb2e8f9f7 1534 #define AIPS_PACRK_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1535 #define AIPS_PACRK_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1536 #define AIPS_PACRK_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP7_SHIFT)) & AIPS_PACRK_SP7_MASK)
<> 144:ef7eb2e8f9f7 1537 #define AIPS_PACRK_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1538 #define AIPS_PACRK_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1539 #define AIPS_PACRK_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP6_SHIFT)) & AIPS_PACRK_TP6_MASK)
<> 144:ef7eb2e8f9f7 1540 #define AIPS_PACRK_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1541 #define AIPS_PACRK_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1542 #define AIPS_PACRK_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP6_SHIFT)) & AIPS_PACRK_WP6_MASK)
<> 144:ef7eb2e8f9f7 1543 #define AIPS_PACRK_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1544 #define AIPS_PACRK_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1545 #define AIPS_PACRK_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP6_SHIFT)) & AIPS_PACRK_SP6_MASK)
<> 144:ef7eb2e8f9f7 1546 #define AIPS_PACRK_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1547 #define AIPS_PACRK_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1548 #define AIPS_PACRK_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP5_SHIFT)) & AIPS_PACRK_TP5_MASK)
<> 144:ef7eb2e8f9f7 1549 #define AIPS_PACRK_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1550 #define AIPS_PACRK_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1551 #define AIPS_PACRK_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP5_SHIFT)) & AIPS_PACRK_WP5_MASK)
<> 144:ef7eb2e8f9f7 1552 #define AIPS_PACRK_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1553 #define AIPS_PACRK_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1554 #define AIPS_PACRK_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP5_SHIFT)) & AIPS_PACRK_SP5_MASK)
<> 144:ef7eb2e8f9f7 1555 #define AIPS_PACRK_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1556 #define AIPS_PACRK_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1557 #define AIPS_PACRK_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP4_SHIFT)) & AIPS_PACRK_TP4_MASK)
<> 144:ef7eb2e8f9f7 1558 #define AIPS_PACRK_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1559 #define AIPS_PACRK_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1560 #define AIPS_PACRK_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP4_SHIFT)) & AIPS_PACRK_WP4_MASK)
<> 144:ef7eb2e8f9f7 1561 #define AIPS_PACRK_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1562 #define AIPS_PACRK_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1563 #define AIPS_PACRK_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP4_SHIFT)) & AIPS_PACRK_SP4_MASK)
<> 144:ef7eb2e8f9f7 1564 #define AIPS_PACRK_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1565 #define AIPS_PACRK_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1566 #define AIPS_PACRK_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP3_SHIFT)) & AIPS_PACRK_TP3_MASK)
<> 144:ef7eb2e8f9f7 1567 #define AIPS_PACRK_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1568 #define AIPS_PACRK_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1569 #define AIPS_PACRK_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP3_SHIFT)) & AIPS_PACRK_WP3_MASK)
<> 144:ef7eb2e8f9f7 1570 #define AIPS_PACRK_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1571 #define AIPS_PACRK_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1572 #define AIPS_PACRK_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP3_SHIFT)) & AIPS_PACRK_SP3_MASK)
<> 144:ef7eb2e8f9f7 1573 #define AIPS_PACRK_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1574 #define AIPS_PACRK_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1575 #define AIPS_PACRK_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP2_SHIFT)) & AIPS_PACRK_TP2_MASK)
<> 144:ef7eb2e8f9f7 1576 #define AIPS_PACRK_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1577 #define AIPS_PACRK_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1578 #define AIPS_PACRK_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP2_SHIFT)) & AIPS_PACRK_WP2_MASK)
<> 144:ef7eb2e8f9f7 1579 #define AIPS_PACRK_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1580 #define AIPS_PACRK_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1581 #define AIPS_PACRK_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP2_SHIFT)) & AIPS_PACRK_SP2_MASK)
<> 144:ef7eb2e8f9f7 1582 #define AIPS_PACRK_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1583 #define AIPS_PACRK_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1584 #define AIPS_PACRK_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP1_SHIFT)) & AIPS_PACRK_TP1_MASK)
<> 144:ef7eb2e8f9f7 1585 #define AIPS_PACRK_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1586 #define AIPS_PACRK_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1587 #define AIPS_PACRK_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP1_SHIFT)) & AIPS_PACRK_WP1_MASK)
<> 144:ef7eb2e8f9f7 1588 #define AIPS_PACRK_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1589 #define AIPS_PACRK_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1590 #define AIPS_PACRK_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP1_SHIFT)) & AIPS_PACRK_SP1_MASK)
<> 144:ef7eb2e8f9f7 1591 #define AIPS_PACRK_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1592 #define AIPS_PACRK_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1593 #define AIPS_PACRK_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_TP0_SHIFT)) & AIPS_PACRK_TP0_MASK)
<> 144:ef7eb2e8f9f7 1594 #define AIPS_PACRK_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1595 #define AIPS_PACRK_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1596 #define AIPS_PACRK_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_WP0_SHIFT)) & AIPS_PACRK_WP0_MASK)
<> 144:ef7eb2e8f9f7 1597 #define AIPS_PACRK_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1598 #define AIPS_PACRK_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1599 #define AIPS_PACRK_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRK_SP0_SHIFT)) & AIPS_PACRK_SP0_MASK)
<> 144:ef7eb2e8f9f7 1600
<> 144:ef7eb2e8f9f7 1601 /*! @name PACRL - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1602 #define AIPS_PACRL_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1603 #define AIPS_PACRL_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1604 #define AIPS_PACRL_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP7_SHIFT)) & AIPS_PACRL_TP7_MASK)
<> 144:ef7eb2e8f9f7 1605 #define AIPS_PACRL_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1606 #define AIPS_PACRL_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1607 #define AIPS_PACRL_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP7_SHIFT)) & AIPS_PACRL_WP7_MASK)
<> 144:ef7eb2e8f9f7 1608 #define AIPS_PACRL_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1609 #define AIPS_PACRL_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1610 #define AIPS_PACRL_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP7_SHIFT)) & AIPS_PACRL_SP7_MASK)
<> 144:ef7eb2e8f9f7 1611 #define AIPS_PACRL_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1612 #define AIPS_PACRL_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1613 #define AIPS_PACRL_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP6_SHIFT)) & AIPS_PACRL_TP6_MASK)
<> 144:ef7eb2e8f9f7 1614 #define AIPS_PACRL_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1615 #define AIPS_PACRL_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1616 #define AIPS_PACRL_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP6_SHIFT)) & AIPS_PACRL_WP6_MASK)
<> 144:ef7eb2e8f9f7 1617 #define AIPS_PACRL_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1618 #define AIPS_PACRL_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1619 #define AIPS_PACRL_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP6_SHIFT)) & AIPS_PACRL_SP6_MASK)
<> 144:ef7eb2e8f9f7 1620 #define AIPS_PACRL_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1621 #define AIPS_PACRL_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1622 #define AIPS_PACRL_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP5_SHIFT)) & AIPS_PACRL_TP5_MASK)
<> 144:ef7eb2e8f9f7 1623 #define AIPS_PACRL_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1624 #define AIPS_PACRL_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1625 #define AIPS_PACRL_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP5_SHIFT)) & AIPS_PACRL_WP5_MASK)
<> 144:ef7eb2e8f9f7 1626 #define AIPS_PACRL_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1627 #define AIPS_PACRL_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1628 #define AIPS_PACRL_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP5_SHIFT)) & AIPS_PACRL_SP5_MASK)
<> 144:ef7eb2e8f9f7 1629 #define AIPS_PACRL_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1630 #define AIPS_PACRL_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1631 #define AIPS_PACRL_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP4_SHIFT)) & AIPS_PACRL_TP4_MASK)
<> 144:ef7eb2e8f9f7 1632 #define AIPS_PACRL_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1633 #define AIPS_PACRL_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1634 #define AIPS_PACRL_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP4_SHIFT)) & AIPS_PACRL_WP4_MASK)
<> 144:ef7eb2e8f9f7 1635 #define AIPS_PACRL_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1636 #define AIPS_PACRL_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1637 #define AIPS_PACRL_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP4_SHIFT)) & AIPS_PACRL_SP4_MASK)
<> 144:ef7eb2e8f9f7 1638 #define AIPS_PACRL_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1639 #define AIPS_PACRL_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1640 #define AIPS_PACRL_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP3_SHIFT)) & AIPS_PACRL_TP3_MASK)
<> 144:ef7eb2e8f9f7 1641 #define AIPS_PACRL_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1642 #define AIPS_PACRL_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1643 #define AIPS_PACRL_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP3_SHIFT)) & AIPS_PACRL_WP3_MASK)
<> 144:ef7eb2e8f9f7 1644 #define AIPS_PACRL_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1645 #define AIPS_PACRL_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1646 #define AIPS_PACRL_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP3_SHIFT)) & AIPS_PACRL_SP3_MASK)
<> 144:ef7eb2e8f9f7 1647 #define AIPS_PACRL_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1648 #define AIPS_PACRL_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1649 #define AIPS_PACRL_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP2_SHIFT)) & AIPS_PACRL_TP2_MASK)
<> 144:ef7eb2e8f9f7 1650 #define AIPS_PACRL_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1651 #define AIPS_PACRL_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1652 #define AIPS_PACRL_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP2_SHIFT)) & AIPS_PACRL_WP2_MASK)
<> 144:ef7eb2e8f9f7 1653 #define AIPS_PACRL_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1654 #define AIPS_PACRL_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1655 #define AIPS_PACRL_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP2_SHIFT)) & AIPS_PACRL_SP2_MASK)
<> 144:ef7eb2e8f9f7 1656 #define AIPS_PACRL_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1657 #define AIPS_PACRL_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1658 #define AIPS_PACRL_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP1_SHIFT)) & AIPS_PACRL_TP1_MASK)
<> 144:ef7eb2e8f9f7 1659 #define AIPS_PACRL_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1660 #define AIPS_PACRL_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1661 #define AIPS_PACRL_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP1_SHIFT)) & AIPS_PACRL_WP1_MASK)
<> 144:ef7eb2e8f9f7 1662 #define AIPS_PACRL_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1663 #define AIPS_PACRL_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1664 #define AIPS_PACRL_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP1_SHIFT)) & AIPS_PACRL_SP1_MASK)
<> 144:ef7eb2e8f9f7 1665 #define AIPS_PACRL_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1666 #define AIPS_PACRL_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1667 #define AIPS_PACRL_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_TP0_SHIFT)) & AIPS_PACRL_TP0_MASK)
<> 144:ef7eb2e8f9f7 1668 #define AIPS_PACRL_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1669 #define AIPS_PACRL_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1670 #define AIPS_PACRL_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_WP0_SHIFT)) & AIPS_PACRL_WP0_MASK)
<> 144:ef7eb2e8f9f7 1671 #define AIPS_PACRL_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1672 #define AIPS_PACRL_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1673 #define AIPS_PACRL_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRL_SP0_SHIFT)) & AIPS_PACRL_SP0_MASK)
<> 144:ef7eb2e8f9f7 1674
<> 144:ef7eb2e8f9f7 1675 /*! @name PACRM - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1676 #define AIPS_PACRM_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1677 #define AIPS_PACRM_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1678 #define AIPS_PACRM_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP7_SHIFT)) & AIPS_PACRM_TP7_MASK)
<> 144:ef7eb2e8f9f7 1679 #define AIPS_PACRM_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1680 #define AIPS_PACRM_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1681 #define AIPS_PACRM_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP7_SHIFT)) & AIPS_PACRM_WP7_MASK)
<> 144:ef7eb2e8f9f7 1682 #define AIPS_PACRM_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1683 #define AIPS_PACRM_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1684 #define AIPS_PACRM_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP7_SHIFT)) & AIPS_PACRM_SP7_MASK)
<> 144:ef7eb2e8f9f7 1685 #define AIPS_PACRM_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1686 #define AIPS_PACRM_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1687 #define AIPS_PACRM_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP6_SHIFT)) & AIPS_PACRM_TP6_MASK)
<> 144:ef7eb2e8f9f7 1688 #define AIPS_PACRM_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1689 #define AIPS_PACRM_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1690 #define AIPS_PACRM_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP6_SHIFT)) & AIPS_PACRM_WP6_MASK)
<> 144:ef7eb2e8f9f7 1691 #define AIPS_PACRM_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1692 #define AIPS_PACRM_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1693 #define AIPS_PACRM_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP6_SHIFT)) & AIPS_PACRM_SP6_MASK)
<> 144:ef7eb2e8f9f7 1694 #define AIPS_PACRM_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1695 #define AIPS_PACRM_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1696 #define AIPS_PACRM_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP5_SHIFT)) & AIPS_PACRM_TP5_MASK)
<> 144:ef7eb2e8f9f7 1697 #define AIPS_PACRM_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1698 #define AIPS_PACRM_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1699 #define AIPS_PACRM_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP5_SHIFT)) & AIPS_PACRM_WP5_MASK)
<> 144:ef7eb2e8f9f7 1700 #define AIPS_PACRM_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1701 #define AIPS_PACRM_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1702 #define AIPS_PACRM_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP5_SHIFT)) & AIPS_PACRM_SP5_MASK)
<> 144:ef7eb2e8f9f7 1703 #define AIPS_PACRM_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1704 #define AIPS_PACRM_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1705 #define AIPS_PACRM_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP4_SHIFT)) & AIPS_PACRM_TP4_MASK)
<> 144:ef7eb2e8f9f7 1706 #define AIPS_PACRM_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1707 #define AIPS_PACRM_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1708 #define AIPS_PACRM_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP4_SHIFT)) & AIPS_PACRM_WP4_MASK)
<> 144:ef7eb2e8f9f7 1709 #define AIPS_PACRM_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1710 #define AIPS_PACRM_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1711 #define AIPS_PACRM_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP4_SHIFT)) & AIPS_PACRM_SP4_MASK)
<> 144:ef7eb2e8f9f7 1712 #define AIPS_PACRM_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1713 #define AIPS_PACRM_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1714 #define AIPS_PACRM_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP3_SHIFT)) & AIPS_PACRM_TP3_MASK)
<> 144:ef7eb2e8f9f7 1715 #define AIPS_PACRM_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1716 #define AIPS_PACRM_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1717 #define AIPS_PACRM_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP3_SHIFT)) & AIPS_PACRM_WP3_MASK)
<> 144:ef7eb2e8f9f7 1718 #define AIPS_PACRM_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1719 #define AIPS_PACRM_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1720 #define AIPS_PACRM_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP3_SHIFT)) & AIPS_PACRM_SP3_MASK)
<> 144:ef7eb2e8f9f7 1721 #define AIPS_PACRM_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1722 #define AIPS_PACRM_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1723 #define AIPS_PACRM_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP2_SHIFT)) & AIPS_PACRM_TP2_MASK)
<> 144:ef7eb2e8f9f7 1724 #define AIPS_PACRM_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1725 #define AIPS_PACRM_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1726 #define AIPS_PACRM_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP2_SHIFT)) & AIPS_PACRM_WP2_MASK)
<> 144:ef7eb2e8f9f7 1727 #define AIPS_PACRM_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1728 #define AIPS_PACRM_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1729 #define AIPS_PACRM_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP2_SHIFT)) & AIPS_PACRM_SP2_MASK)
<> 144:ef7eb2e8f9f7 1730 #define AIPS_PACRM_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1731 #define AIPS_PACRM_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1732 #define AIPS_PACRM_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP1_SHIFT)) & AIPS_PACRM_TP1_MASK)
<> 144:ef7eb2e8f9f7 1733 #define AIPS_PACRM_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1734 #define AIPS_PACRM_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1735 #define AIPS_PACRM_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP1_SHIFT)) & AIPS_PACRM_WP1_MASK)
<> 144:ef7eb2e8f9f7 1736 #define AIPS_PACRM_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1737 #define AIPS_PACRM_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1738 #define AIPS_PACRM_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP1_SHIFT)) & AIPS_PACRM_SP1_MASK)
<> 144:ef7eb2e8f9f7 1739 #define AIPS_PACRM_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1740 #define AIPS_PACRM_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1741 #define AIPS_PACRM_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_TP0_SHIFT)) & AIPS_PACRM_TP0_MASK)
<> 144:ef7eb2e8f9f7 1742 #define AIPS_PACRM_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1743 #define AIPS_PACRM_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1744 #define AIPS_PACRM_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_WP0_SHIFT)) & AIPS_PACRM_WP0_MASK)
<> 144:ef7eb2e8f9f7 1745 #define AIPS_PACRM_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1746 #define AIPS_PACRM_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1747 #define AIPS_PACRM_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRM_SP0_SHIFT)) & AIPS_PACRM_SP0_MASK)
<> 144:ef7eb2e8f9f7 1748
<> 144:ef7eb2e8f9f7 1749 /*! @name PACRN - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1750 #define AIPS_PACRN_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1751 #define AIPS_PACRN_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1752 #define AIPS_PACRN_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP7_SHIFT)) & AIPS_PACRN_TP7_MASK)
<> 144:ef7eb2e8f9f7 1753 #define AIPS_PACRN_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1754 #define AIPS_PACRN_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1755 #define AIPS_PACRN_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP7_SHIFT)) & AIPS_PACRN_WP7_MASK)
<> 144:ef7eb2e8f9f7 1756 #define AIPS_PACRN_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1757 #define AIPS_PACRN_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1758 #define AIPS_PACRN_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP7_SHIFT)) & AIPS_PACRN_SP7_MASK)
<> 144:ef7eb2e8f9f7 1759 #define AIPS_PACRN_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1760 #define AIPS_PACRN_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1761 #define AIPS_PACRN_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP6_SHIFT)) & AIPS_PACRN_TP6_MASK)
<> 144:ef7eb2e8f9f7 1762 #define AIPS_PACRN_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1763 #define AIPS_PACRN_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1764 #define AIPS_PACRN_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP6_SHIFT)) & AIPS_PACRN_WP6_MASK)
<> 144:ef7eb2e8f9f7 1765 #define AIPS_PACRN_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1766 #define AIPS_PACRN_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1767 #define AIPS_PACRN_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP6_SHIFT)) & AIPS_PACRN_SP6_MASK)
<> 144:ef7eb2e8f9f7 1768 #define AIPS_PACRN_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1769 #define AIPS_PACRN_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1770 #define AIPS_PACRN_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP5_SHIFT)) & AIPS_PACRN_TP5_MASK)
<> 144:ef7eb2e8f9f7 1771 #define AIPS_PACRN_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1772 #define AIPS_PACRN_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1773 #define AIPS_PACRN_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP5_SHIFT)) & AIPS_PACRN_WP5_MASK)
<> 144:ef7eb2e8f9f7 1774 #define AIPS_PACRN_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1775 #define AIPS_PACRN_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1776 #define AIPS_PACRN_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP5_SHIFT)) & AIPS_PACRN_SP5_MASK)
<> 144:ef7eb2e8f9f7 1777 #define AIPS_PACRN_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1778 #define AIPS_PACRN_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1779 #define AIPS_PACRN_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP4_SHIFT)) & AIPS_PACRN_TP4_MASK)
<> 144:ef7eb2e8f9f7 1780 #define AIPS_PACRN_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1781 #define AIPS_PACRN_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1782 #define AIPS_PACRN_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP4_SHIFT)) & AIPS_PACRN_WP4_MASK)
<> 144:ef7eb2e8f9f7 1783 #define AIPS_PACRN_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1784 #define AIPS_PACRN_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1785 #define AIPS_PACRN_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP4_SHIFT)) & AIPS_PACRN_SP4_MASK)
<> 144:ef7eb2e8f9f7 1786 #define AIPS_PACRN_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1787 #define AIPS_PACRN_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1788 #define AIPS_PACRN_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP3_SHIFT)) & AIPS_PACRN_TP3_MASK)
<> 144:ef7eb2e8f9f7 1789 #define AIPS_PACRN_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1790 #define AIPS_PACRN_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1791 #define AIPS_PACRN_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP3_SHIFT)) & AIPS_PACRN_WP3_MASK)
<> 144:ef7eb2e8f9f7 1792 #define AIPS_PACRN_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1793 #define AIPS_PACRN_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1794 #define AIPS_PACRN_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP3_SHIFT)) & AIPS_PACRN_SP3_MASK)
<> 144:ef7eb2e8f9f7 1795 #define AIPS_PACRN_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1796 #define AIPS_PACRN_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1797 #define AIPS_PACRN_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP2_SHIFT)) & AIPS_PACRN_TP2_MASK)
<> 144:ef7eb2e8f9f7 1798 #define AIPS_PACRN_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1799 #define AIPS_PACRN_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1800 #define AIPS_PACRN_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP2_SHIFT)) & AIPS_PACRN_WP2_MASK)
<> 144:ef7eb2e8f9f7 1801 #define AIPS_PACRN_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1802 #define AIPS_PACRN_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1803 #define AIPS_PACRN_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP2_SHIFT)) & AIPS_PACRN_SP2_MASK)
<> 144:ef7eb2e8f9f7 1804 #define AIPS_PACRN_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1805 #define AIPS_PACRN_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1806 #define AIPS_PACRN_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP1_SHIFT)) & AIPS_PACRN_TP1_MASK)
<> 144:ef7eb2e8f9f7 1807 #define AIPS_PACRN_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1808 #define AIPS_PACRN_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1809 #define AIPS_PACRN_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP1_SHIFT)) & AIPS_PACRN_WP1_MASK)
<> 144:ef7eb2e8f9f7 1810 #define AIPS_PACRN_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1811 #define AIPS_PACRN_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1812 #define AIPS_PACRN_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP1_SHIFT)) & AIPS_PACRN_SP1_MASK)
<> 144:ef7eb2e8f9f7 1813 #define AIPS_PACRN_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1814 #define AIPS_PACRN_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1815 #define AIPS_PACRN_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_TP0_SHIFT)) & AIPS_PACRN_TP0_MASK)
<> 144:ef7eb2e8f9f7 1816 #define AIPS_PACRN_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1817 #define AIPS_PACRN_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1818 #define AIPS_PACRN_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_WP0_SHIFT)) & AIPS_PACRN_WP0_MASK)
<> 144:ef7eb2e8f9f7 1819 #define AIPS_PACRN_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1820 #define AIPS_PACRN_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1821 #define AIPS_PACRN_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRN_SP0_SHIFT)) & AIPS_PACRN_SP0_MASK)
<> 144:ef7eb2e8f9f7 1822
<> 144:ef7eb2e8f9f7 1823 /*! @name PACRO - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1824 #define AIPS_PACRO_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1825 #define AIPS_PACRO_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1826 #define AIPS_PACRO_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP7_SHIFT)) & AIPS_PACRO_TP7_MASK)
<> 144:ef7eb2e8f9f7 1827 #define AIPS_PACRO_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1828 #define AIPS_PACRO_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1829 #define AIPS_PACRO_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP7_SHIFT)) & AIPS_PACRO_WP7_MASK)
<> 144:ef7eb2e8f9f7 1830 #define AIPS_PACRO_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1831 #define AIPS_PACRO_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1832 #define AIPS_PACRO_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP7_SHIFT)) & AIPS_PACRO_SP7_MASK)
<> 144:ef7eb2e8f9f7 1833 #define AIPS_PACRO_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1834 #define AIPS_PACRO_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1835 #define AIPS_PACRO_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP6_SHIFT)) & AIPS_PACRO_TP6_MASK)
<> 144:ef7eb2e8f9f7 1836 #define AIPS_PACRO_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1837 #define AIPS_PACRO_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1838 #define AIPS_PACRO_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP6_SHIFT)) & AIPS_PACRO_WP6_MASK)
<> 144:ef7eb2e8f9f7 1839 #define AIPS_PACRO_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1840 #define AIPS_PACRO_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1841 #define AIPS_PACRO_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP6_SHIFT)) & AIPS_PACRO_SP6_MASK)
<> 144:ef7eb2e8f9f7 1842 #define AIPS_PACRO_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1843 #define AIPS_PACRO_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1844 #define AIPS_PACRO_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP5_SHIFT)) & AIPS_PACRO_TP5_MASK)
<> 144:ef7eb2e8f9f7 1845 #define AIPS_PACRO_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1846 #define AIPS_PACRO_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1847 #define AIPS_PACRO_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP5_SHIFT)) & AIPS_PACRO_WP5_MASK)
<> 144:ef7eb2e8f9f7 1848 #define AIPS_PACRO_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1849 #define AIPS_PACRO_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1850 #define AIPS_PACRO_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP5_SHIFT)) & AIPS_PACRO_SP5_MASK)
<> 144:ef7eb2e8f9f7 1851 #define AIPS_PACRO_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1852 #define AIPS_PACRO_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1853 #define AIPS_PACRO_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP4_SHIFT)) & AIPS_PACRO_TP4_MASK)
<> 144:ef7eb2e8f9f7 1854 #define AIPS_PACRO_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1855 #define AIPS_PACRO_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1856 #define AIPS_PACRO_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP4_SHIFT)) & AIPS_PACRO_WP4_MASK)
<> 144:ef7eb2e8f9f7 1857 #define AIPS_PACRO_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1858 #define AIPS_PACRO_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1859 #define AIPS_PACRO_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP4_SHIFT)) & AIPS_PACRO_SP4_MASK)
<> 144:ef7eb2e8f9f7 1860 #define AIPS_PACRO_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1861 #define AIPS_PACRO_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1862 #define AIPS_PACRO_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP3_SHIFT)) & AIPS_PACRO_TP3_MASK)
<> 144:ef7eb2e8f9f7 1863 #define AIPS_PACRO_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1864 #define AIPS_PACRO_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1865 #define AIPS_PACRO_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP3_SHIFT)) & AIPS_PACRO_WP3_MASK)
<> 144:ef7eb2e8f9f7 1866 #define AIPS_PACRO_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1867 #define AIPS_PACRO_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1868 #define AIPS_PACRO_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP3_SHIFT)) & AIPS_PACRO_SP3_MASK)
<> 144:ef7eb2e8f9f7 1869 #define AIPS_PACRO_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1870 #define AIPS_PACRO_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1871 #define AIPS_PACRO_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP2_SHIFT)) & AIPS_PACRO_TP2_MASK)
<> 144:ef7eb2e8f9f7 1872 #define AIPS_PACRO_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1873 #define AIPS_PACRO_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1874 #define AIPS_PACRO_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP2_SHIFT)) & AIPS_PACRO_WP2_MASK)
<> 144:ef7eb2e8f9f7 1875 #define AIPS_PACRO_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1876 #define AIPS_PACRO_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1877 #define AIPS_PACRO_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP2_SHIFT)) & AIPS_PACRO_SP2_MASK)
<> 144:ef7eb2e8f9f7 1878 #define AIPS_PACRO_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1879 #define AIPS_PACRO_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1880 #define AIPS_PACRO_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP1_SHIFT)) & AIPS_PACRO_TP1_MASK)
<> 144:ef7eb2e8f9f7 1881 #define AIPS_PACRO_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1882 #define AIPS_PACRO_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1883 #define AIPS_PACRO_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP1_SHIFT)) & AIPS_PACRO_WP1_MASK)
<> 144:ef7eb2e8f9f7 1884 #define AIPS_PACRO_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1885 #define AIPS_PACRO_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1886 #define AIPS_PACRO_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP1_SHIFT)) & AIPS_PACRO_SP1_MASK)
<> 144:ef7eb2e8f9f7 1887 #define AIPS_PACRO_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1888 #define AIPS_PACRO_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1889 #define AIPS_PACRO_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_TP0_SHIFT)) & AIPS_PACRO_TP0_MASK)
<> 144:ef7eb2e8f9f7 1890 #define AIPS_PACRO_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1891 #define AIPS_PACRO_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1892 #define AIPS_PACRO_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_WP0_SHIFT)) & AIPS_PACRO_WP0_MASK)
<> 144:ef7eb2e8f9f7 1893 #define AIPS_PACRO_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1894 #define AIPS_PACRO_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1895 #define AIPS_PACRO_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRO_SP0_SHIFT)) & AIPS_PACRO_SP0_MASK)
<> 144:ef7eb2e8f9f7 1896
<> 144:ef7eb2e8f9f7 1897 /*! @name PACRP - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1898 #define AIPS_PACRP_TP7_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1899 #define AIPS_PACRP_TP7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1900 #define AIPS_PACRP_TP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP7_SHIFT)) & AIPS_PACRP_TP7_MASK)
<> 144:ef7eb2e8f9f7 1901 #define AIPS_PACRP_WP7_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1902 #define AIPS_PACRP_WP7_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1903 #define AIPS_PACRP_WP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP7_SHIFT)) & AIPS_PACRP_WP7_MASK)
<> 144:ef7eb2e8f9f7 1904 #define AIPS_PACRP_SP7_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1905 #define AIPS_PACRP_SP7_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1906 #define AIPS_PACRP_SP7(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP7_SHIFT)) & AIPS_PACRP_SP7_MASK)
<> 144:ef7eb2e8f9f7 1907 #define AIPS_PACRP_TP6_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1908 #define AIPS_PACRP_TP6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1909 #define AIPS_PACRP_TP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP6_SHIFT)) & AIPS_PACRP_TP6_MASK)
<> 144:ef7eb2e8f9f7 1910 #define AIPS_PACRP_WP6_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1911 #define AIPS_PACRP_WP6_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1912 #define AIPS_PACRP_WP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP6_SHIFT)) & AIPS_PACRP_WP6_MASK)
<> 144:ef7eb2e8f9f7 1913 #define AIPS_PACRP_SP6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1914 #define AIPS_PACRP_SP6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1915 #define AIPS_PACRP_SP6(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP6_SHIFT)) & AIPS_PACRP_SP6_MASK)
<> 144:ef7eb2e8f9f7 1916 #define AIPS_PACRP_TP5_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1917 #define AIPS_PACRP_TP5_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1918 #define AIPS_PACRP_TP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP5_SHIFT)) & AIPS_PACRP_TP5_MASK)
<> 144:ef7eb2e8f9f7 1919 #define AIPS_PACRP_WP5_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1920 #define AIPS_PACRP_WP5_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1921 #define AIPS_PACRP_WP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP5_SHIFT)) & AIPS_PACRP_WP5_MASK)
<> 144:ef7eb2e8f9f7 1922 #define AIPS_PACRP_SP5_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1923 #define AIPS_PACRP_SP5_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1924 #define AIPS_PACRP_SP5(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP5_SHIFT)) & AIPS_PACRP_SP5_MASK)
<> 144:ef7eb2e8f9f7 1925 #define AIPS_PACRP_TP4_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1926 #define AIPS_PACRP_TP4_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1927 #define AIPS_PACRP_TP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP4_SHIFT)) & AIPS_PACRP_TP4_MASK)
<> 144:ef7eb2e8f9f7 1928 #define AIPS_PACRP_WP4_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1929 #define AIPS_PACRP_WP4_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1930 #define AIPS_PACRP_WP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP4_SHIFT)) & AIPS_PACRP_WP4_MASK)
<> 144:ef7eb2e8f9f7 1931 #define AIPS_PACRP_SP4_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1932 #define AIPS_PACRP_SP4_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1933 #define AIPS_PACRP_SP4(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP4_SHIFT)) & AIPS_PACRP_SP4_MASK)
<> 144:ef7eb2e8f9f7 1934 #define AIPS_PACRP_TP3_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1935 #define AIPS_PACRP_TP3_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1936 #define AIPS_PACRP_TP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP3_SHIFT)) & AIPS_PACRP_TP3_MASK)
<> 144:ef7eb2e8f9f7 1937 #define AIPS_PACRP_WP3_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1938 #define AIPS_PACRP_WP3_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1939 #define AIPS_PACRP_WP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP3_SHIFT)) & AIPS_PACRP_WP3_MASK)
<> 144:ef7eb2e8f9f7 1940 #define AIPS_PACRP_SP3_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 1941 #define AIPS_PACRP_SP3_SHIFT (18U)
<> 144:ef7eb2e8f9f7 1942 #define AIPS_PACRP_SP3(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP3_SHIFT)) & AIPS_PACRP_SP3_MASK)
<> 144:ef7eb2e8f9f7 1943 #define AIPS_PACRP_TP2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 1944 #define AIPS_PACRP_TP2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 1945 #define AIPS_PACRP_TP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP2_SHIFT)) & AIPS_PACRP_TP2_MASK)
<> 144:ef7eb2e8f9f7 1946 #define AIPS_PACRP_WP2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 1947 #define AIPS_PACRP_WP2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 1948 #define AIPS_PACRP_WP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP2_SHIFT)) & AIPS_PACRP_WP2_MASK)
<> 144:ef7eb2e8f9f7 1949 #define AIPS_PACRP_SP2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 1950 #define AIPS_PACRP_SP2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 1951 #define AIPS_PACRP_SP2(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP2_SHIFT)) & AIPS_PACRP_SP2_MASK)
<> 144:ef7eb2e8f9f7 1952 #define AIPS_PACRP_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1953 #define AIPS_PACRP_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1954 #define AIPS_PACRP_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP1_SHIFT)) & AIPS_PACRP_TP1_MASK)
<> 144:ef7eb2e8f9f7 1955 #define AIPS_PACRP_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1956 #define AIPS_PACRP_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1957 #define AIPS_PACRP_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP1_SHIFT)) & AIPS_PACRP_WP1_MASK)
<> 144:ef7eb2e8f9f7 1958 #define AIPS_PACRP_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1959 #define AIPS_PACRP_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1960 #define AIPS_PACRP_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP1_SHIFT)) & AIPS_PACRP_SP1_MASK)
<> 144:ef7eb2e8f9f7 1961 #define AIPS_PACRP_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1962 #define AIPS_PACRP_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1963 #define AIPS_PACRP_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_TP0_SHIFT)) & AIPS_PACRP_TP0_MASK)
<> 144:ef7eb2e8f9f7 1964 #define AIPS_PACRP_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1965 #define AIPS_PACRP_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1966 #define AIPS_PACRP_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_WP0_SHIFT)) & AIPS_PACRP_WP0_MASK)
<> 144:ef7eb2e8f9f7 1967 #define AIPS_PACRP_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1968 #define AIPS_PACRP_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1969 #define AIPS_PACRP_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRP_SP0_SHIFT)) & AIPS_PACRP_SP0_MASK)
<> 144:ef7eb2e8f9f7 1970
<> 144:ef7eb2e8f9f7 1971 /*! @name PACRU - Peripheral Access Control Register */
<> 144:ef7eb2e8f9f7 1972 #define AIPS_PACRU_TP1_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 1973 #define AIPS_PACRU_TP1_SHIFT (24U)
<> 144:ef7eb2e8f9f7 1974 #define AIPS_PACRU_TP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_TP1_SHIFT)) & AIPS_PACRU_TP1_MASK)
<> 144:ef7eb2e8f9f7 1975 #define AIPS_PACRU_WP1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 1976 #define AIPS_PACRU_WP1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 1977 #define AIPS_PACRU_WP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_WP1_SHIFT)) & AIPS_PACRU_WP1_MASK)
<> 144:ef7eb2e8f9f7 1978 #define AIPS_PACRU_SP1_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 1979 #define AIPS_PACRU_SP1_SHIFT (26U)
<> 144:ef7eb2e8f9f7 1980 #define AIPS_PACRU_SP1(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_SP1_SHIFT)) & AIPS_PACRU_SP1_MASK)
<> 144:ef7eb2e8f9f7 1981 #define AIPS_PACRU_TP0_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 1982 #define AIPS_PACRU_TP0_SHIFT (28U)
<> 144:ef7eb2e8f9f7 1983 #define AIPS_PACRU_TP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_TP0_SHIFT)) & AIPS_PACRU_TP0_MASK)
<> 144:ef7eb2e8f9f7 1984 #define AIPS_PACRU_WP0_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 1985 #define AIPS_PACRU_WP0_SHIFT (29U)
<> 144:ef7eb2e8f9f7 1986 #define AIPS_PACRU_WP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_WP0_SHIFT)) & AIPS_PACRU_WP0_MASK)
<> 144:ef7eb2e8f9f7 1987 #define AIPS_PACRU_SP0_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1988 #define AIPS_PACRU_SP0_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1989 #define AIPS_PACRU_SP0(x) (((uint32_t)(((uint32_t)(x)) << AIPS_PACRU_SP0_SHIFT)) & AIPS_PACRU_SP0_MASK)
<> 144:ef7eb2e8f9f7 1990
<> 144:ef7eb2e8f9f7 1991
<> 144:ef7eb2e8f9f7 1992 /*!
<> 144:ef7eb2e8f9f7 1993 * @}
<> 144:ef7eb2e8f9f7 1994 */ /* end of group AIPS_Register_Masks */
<> 144:ef7eb2e8f9f7 1995
<> 144:ef7eb2e8f9f7 1996
<> 144:ef7eb2e8f9f7 1997 /* AIPS - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 1998 /** Peripheral AIPS0 base address */
<> 144:ef7eb2e8f9f7 1999 #define AIPS0_BASE (0x40000000u)
<> 144:ef7eb2e8f9f7 2000 /** Peripheral AIPS0 base pointer */
<> 144:ef7eb2e8f9f7 2001 #define AIPS0 ((AIPS_Type *)AIPS0_BASE)
<> 144:ef7eb2e8f9f7 2002 /** Peripheral AIPS1 base address */
<> 144:ef7eb2e8f9f7 2003 #define AIPS1_BASE (0x40080000u)
<> 144:ef7eb2e8f9f7 2004 /** Peripheral AIPS1 base pointer */
<> 144:ef7eb2e8f9f7 2005 #define AIPS1 ((AIPS_Type *)AIPS1_BASE)
<> 144:ef7eb2e8f9f7 2006 /** Array initializer of AIPS peripheral base addresses */
<> 144:ef7eb2e8f9f7 2007 #define AIPS_BASE_ADDRS { AIPS0_BASE, AIPS1_BASE }
<> 144:ef7eb2e8f9f7 2008 /** Array initializer of AIPS peripheral base pointers */
<> 144:ef7eb2e8f9f7 2009 #define AIPS_BASE_PTRS { AIPS0, AIPS1 }
<> 144:ef7eb2e8f9f7 2010
<> 144:ef7eb2e8f9f7 2011 /*!
<> 144:ef7eb2e8f9f7 2012 * @}
<> 144:ef7eb2e8f9f7 2013 */ /* end of group AIPS_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2014
<> 144:ef7eb2e8f9f7 2015
<> 144:ef7eb2e8f9f7 2016 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2017 -- AXBS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2018 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2019
<> 144:ef7eb2e8f9f7 2020 /*!
<> 144:ef7eb2e8f9f7 2021 * @addtogroup AXBS_Peripheral_Access_Layer AXBS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2022 * @{
<> 144:ef7eb2e8f9f7 2023 */
<> 144:ef7eb2e8f9f7 2024
<> 144:ef7eb2e8f9f7 2025 /** AXBS - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2026 typedef struct {
<> 144:ef7eb2e8f9f7 2027 struct { /* offset: 0x0, array step: 0x100 */
<> 144:ef7eb2e8f9f7 2028 __IO uint32_t PRS; /**< Priority Registers Slave, array offset: 0x0, array step: 0x100 */
<> 144:ef7eb2e8f9f7 2029 uint8_t RESERVED_0[12];
<> 144:ef7eb2e8f9f7 2030 __IO uint32_t CRS; /**< Control Register, array offset: 0x10, array step: 0x100 */
<> 144:ef7eb2e8f9f7 2031 uint8_t RESERVED_1[236];
<> 144:ef7eb2e8f9f7 2032 } SLAVE[5];
<> 144:ef7eb2e8f9f7 2033 uint8_t RESERVED_0[768];
<> 144:ef7eb2e8f9f7 2034 __IO uint32_t MGPCR0; /**< Master General Purpose Control Register, offset: 0x800 */
<> 144:ef7eb2e8f9f7 2035 uint8_t RESERVED_1[252];
<> 144:ef7eb2e8f9f7 2036 __IO uint32_t MGPCR1; /**< Master General Purpose Control Register, offset: 0x900 */
<> 144:ef7eb2e8f9f7 2037 uint8_t RESERVED_2[252];
<> 144:ef7eb2e8f9f7 2038 __IO uint32_t MGPCR2; /**< Master General Purpose Control Register, offset: 0xA00 */
<> 144:ef7eb2e8f9f7 2039 uint8_t RESERVED_3[252];
<> 144:ef7eb2e8f9f7 2040 __IO uint32_t MGPCR3; /**< Master General Purpose Control Register, offset: 0xB00 */
<> 144:ef7eb2e8f9f7 2041 uint8_t RESERVED_4[252];
<> 144:ef7eb2e8f9f7 2042 __IO uint32_t MGPCR4; /**< Master General Purpose Control Register, offset: 0xC00 */
<> 144:ef7eb2e8f9f7 2043 uint8_t RESERVED_5[252];
<> 144:ef7eb2e8f9f7 2044 __IO uint32_t MGPCR5; /**< Master General Purpose Control Register, offset: 0xD00 */
<> 144:ef7eb2e8f9f7 2045 } AXBS_Type;
<> 144:ef7eb2e8f9f7 2046
<> 144:ef7eb2e8f9f7 2047 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2048 -- AXBS Register Masks
<> 144:ef7eb2e8f9f7 2049 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2050
<> 144:ef7eb2e8f9f7 2051 /*!
<> 144:ef7eb2e8f9f7 2052 * @addtogroup AXBS_Register_Masks AXBS Register Masks
<> 144:ef7eb2e8f9f7 2053 * @{
<> 144:ef7eb2e8f9f7 2054 */
<> 144:ef7eb2e8f9f7 2055
<> 144:ef7eb2e8f9f7 2056 /*! @name PRS - Priority Registers Slave */
<> 144:ef7eb2e8f9f7 2057 #define AXBS_PRS_M0_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2058 #define AXBS_PRS_M0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2059 #define AXBS_PRS_M0(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M0_SHIFT)) & AXBS_PRS_M0_MASK)
<> 144:ef7eb2e8f9f7 2060 #define AXBS_PRS_M1_MASK (0x70U)
<> 144:ef7eb2e8f9f7 2061 #define AXBS_PRS_M1_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2062 #define AXBS_PRS_M1(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M1_SHIFT)) & AXBS_PRS_M1_MASK)
<> 144:ef7eb2e8f9f7 2063 #define AXBS_PRS_M2_MASK (0x700U)
<> 144:ef7eb2e8f9f7 2064 #define AXBS_PRS_M2_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2065 #define AXBS_PRS_M2(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M2_SHIFT)) & AXBS_PRS_M2_MASK)
<> 144:ef7eb2e8f9f7 2066 #define AXBS_PRS_M3_MASK (0x7000U)
<> 144:ef7eb2e8f9f7 2067 #define AXBS_PRS_M3_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2068 #define AXBS_PRS_M3(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M3_SHIFT)) & AXBS_PRS_M3_MASK)
<> 144:ef7eb2e8f9f7 2069 #define AXBS_PRS_M4_MASK (0x70000U)
<> 144:ef7eb2e8f9f7 2070 #define AXBS_PRS_M4_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2071 #define AXBS_PRS_M4(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M4_SHIFT)) & AXBS_PRS_M4_MASK)
<> 144:ef7eb2e8f9f7 2072 #define AXBS_PRS_M5_MASK (0x700000U)
<> 144:ef7eb2e8f9f7 2073 #define AXBS_PRS_M5_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2074 #define AXBS_PRS_M5(x) (((uint32_t)(((uint32_t)(x)) << AXBS_PRS_M5_SHIFT)) & AXBS_PRS_M5_MASK)
<> 144:ef7eb2e8f9f7 2075
<> 144:ef7eb2e8f9f7 2076 /* The count of AXBS_PRS */
<> 144:ef7eb2e8f9f7 2077 #define AXBS_PRS_COUNT (5U)
<> 144:ef7eb2e8f9f7 2078
<> 144:ef7eb2e8f9f7 2079 /*! @name CRS - Control Register */
<> 144:ef7eb2e8f9f7 2080 #define AXBS_CRS_PARK_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2081 #define AXBS_CRS_PARK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2082 #define AXBS_CRS_PARK(x) (((uint32_t)(((uint32_t)(x)) << AXBS_CRS_PARK_SHIFT)) & AXBS_CRS_PARK_MASK)
<> 144:ef7eb2e8f9f7 2083 #define AXBS_CRS_PCTL_MASK (0x30U)
<> 144:ef7eb2e8f9f7 2084 #define AXBS_CRS_PCTL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2085 #define AXBS_CRS_PCTL(x) (((uint32_t)(((uint32_t)(x)) << AXBS_CRS_PCTL_SHIFT)) & AXBS_CRS_PCTL_MASK)
<> 144:ef7eb2e8f9f7 2086 #define AXBS_CRS_ARB_MASK (0x300U)
<> 144:ef7eb2e8f9f7 2087 #define AXBS_CRS_ARB_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2088 #define AXBS_CRS_ARB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_CRS_ARB_SHIFT)) & AXBS_CRS_ARB_MASK)
<> 144:ef7eb2e8f9f7 2089 #define AXBS_CRS_HLP_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 2090 #define AXBS_CRS_HLP_SHIFT (30U)
<> 144:ef7eb2e8f9f7 2091 #define AXBS_CRS_HLP(x) (((uint32_t)(((uint32_t)(x)) << AXBS_CRS_HLP_SHIFT)) & AXBS_CRS_HLP_MASK)
<> 144:ef7eb2e8f9f7 2092 #define AXBS_CRS_RO_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 2093 #define AXBS_CRS_RO_SHIFT (31U)
<> 144:ef7eb2e8f9f7 2094 #define AXBS_CRS_RO(x) (((uint32_t)(((uint32_t)(x)) << AXBS_CRS_RO_SHIFT)) & AXBS_CRS_RO_MASK)
<> 144:ef7eb2e8f9f7 2095
<> 144:ef7eb2e8f9f7 2096 /* The count of AXBS_CRS */
<> 144:ef7eb2e8f9f7 2097 #define AXBS_CRS_COUNT (5U)
<> 144:ef7eb2e8f9f7 2098
<> 144:ef7eb2e8f9f7 2099 /*! @name MGPCR0 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2100 #define AXBS_MGPCR0_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2101 #define AXBS_MGPCR0_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2102 #define AXBS_MGPCR0_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR0_AULB_SHIFT)) & AXBS_MGPCR0_AULB_MASK)
<> 144:ef7eb2e8f9f7 2103
<> 144:ef7eb2e8f9f7 2104 /*! @name MGPCR1 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2105 #define AXBS_MGPCR1_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2106 #define AXBS_MGPCR1_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2107 #define AXBS_MGPCR1_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR1_AULB_SHIFT)) & AXBS_MGPCR1_AULB_MASK)
<> 144:ef7eb2e8f9f7 2108
<> 144:ef7eb2e8f9f7 2109 /*! @name MGPCR2 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2110 #define AXBS_MGPCR2_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2111 #define AXBS_MGPCR2_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2112 #define AXBS_MGPCR2_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR2_AULB_SHIFT)) & AXBS_MGPCR2_AULB_MASK)
<> 144:ef7eb2e8f9f7 2113
<> 144:ef7eb2e8f9f7 2114 /*! @name MGPCR3 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2115 #define AXBS_MGPCR3_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2116 #define AXBS_MGPCR3_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2117 #define AXBS_MGPCR3_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR3_AULB_SHIFT)) & AXBS_MGPCR3_AULB_MASK)
<> 144:ef7eb2e8f9f7 2118
<> 144:ef7eb2e8f9f7 2119 /*! @name MGPCR4 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2120 #define AXBS_MGPCR4_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2121 #define AXBS_MGPCR4_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2122 #define AXBS_MGPCR4_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR4_AULB_SHIFT)) & AXBS_MGPCR4_AULB_MASK)
<> 144:ef7eb2e8f9f7 2123
<> 144:ef7eb2e8f9f7 2124 /*! @name MGPCR5 - Master General Purpose Control Register */
<> 144:ef7eb2e8f9f7 2125 #define AXBS_MGPCR5_AULB_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2126 #define AXBS_MGPCR5_AULB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2127 #define AXBS_MGPCR5_AULB(x) (((uint32_t)(((uint32_t)(x)) << AXBS_MGPCR5_AULB_SHIFT)) & AXBS_MGPCR5_AULB_MASK)
<> 144:ef7eb2e8f9f7 2128
<> 144:ef7eb2e8f9f7 2129
<> 144:ef7eb2e8f9f7 2130 /*!
<> 144:ef7eb2e8f9f7 2131 * @}
<> 144:ef7eb2e8f9f7 2132 */ /* end of group AXBS_Register_Masks */
<> 144:ef7eb2e8f9f7 2133
<> 144:ef7eb2e8f9f7 2134
<> 144:ef7eb2e8f9f7 2135 /* AXBS - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2136 /** Peripheral AXBS base address */
<> 144:ef7eb2e8f9f7 2137 #define AXBS_BASE (0x40004000u)
<> 144:ef7eb2e8f9f7 2138 /** Peripheral AXBS base pointer */
<> 144:ef7eb2e8f9f7 2139 #define AXBS ((AXBS_Type *)AXBS_BASE)
<> 144:ef7eb2e8f9f7 2140 /** Array initializer of AXBS peripheral base addresses */
<> 144:ef7eb2e8f9f7 2141 #define AXBS_BASE_ADDRS { AXBS_BASE }
<> 144:ef7eb2e8f9f7 2142 /** Array initializer of AXBS peripheral base pointers */
<> 144:ef7eb2e8f9f7 2143 #define AXBS_BASE_PTRS { AXBS }
<> 144:ef7eb2e8f9f7 2144
<> 144:ef7eb2e8f9f7 2145 /*!
<> 144:ef7eb2e8f9f7 2146 * @}
<> 144:ef7eb2e8f9f7 2147 */ /* end of group AXBS_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2148
<> 144:ef7eb2e8f9f7 2149
<> 144:ef7eb2e8f9f7 2150 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2151 -- CAN Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2152 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2153
<> 144:ef7eb2e8f9f7 2154 /*!
<> 144:ef7eb2e8f9f7 2155 * @addtogroup CAN_Peripheral_Access_Layer CAN Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2156 * @{
<> 144:ef7eb2e8f9f7 2157 */
<> 144:ef7eb2e8f9f7 2158
<> 144:ef7eb2e8f9f7 2159 /** CAN - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2160 typedef struct {
<> 144:ef7eb2e8f9f7 2161 __IO uint32_t MCR; /**< Module Configuration Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 2162 __IO uint32_t CTRL1; /**< Control 1 register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 2163 __IO uint32_t TIMER; /**< Free Running Timer, offset: 0x8 */
<> 144:ef7eb2e8f9f7 2164 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 2165 __IO uint32_t RXMGMASK; /**< Rx Mailboxes Global Mask Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 2166 __IO uint32_t RX14MASK; /**< Rx 14 Mask register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 2167 __IO uint32_t RX15MASK; /**< Rx 15 Mask register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 2168 __IO uint32_t ECR; /**< Error Counter, offset: 0x1C */
<> 144:ef7eb2e8f9f7 2169 __IO uint32_t ESR1; /**< Error and Status 1 register, offset: 0x20 */
<> 144:ef7eb2e8f9f7 2170 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 2171 __IO uint32_t IMASK1; /**< Interrupt Masks 1 register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 2172 uint8_t RESERVED_2[4];
<> 144:ef7eb2e8f9f7 2173 __IO uint32_t IFLAG1; /**< Interrupt Flags 1 register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 2174 __IO uint32_t CTRL2; /**< Control 2 register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 2175 __I uint32_t ESR2; /**< Error and Status 2 register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 2176 uint8_t RESERVED_3[8];
<> 144:ef7eb2e8f9f7 2177 __I uint32_t CRCR; /**< CRC Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 2178 __IO uint32_t RXFGMASK; /**< Rx FIFO Global Mask register, offset: 0x48 */
<> 144:ef7eb2e8f9f7 2179 __I uint32_t RXFIR; /**< Rx FIFO Information Register, offset: 0x4C */
<> 144:ef7eb2e8f9f7 2180 uint8_t RESERVED_4[48];
<> 144:ef7eb2e8f9f7 2181 struct { /* offset: 0x80, array step: 0x10 */
<> 144:ef7eb2e8f9f7 2182 __IO uint32_t CS; /**< Message Buffer 0 CS Register..Message Buffer 15 CS Register, array offset: 0x80, array step: 0x10 */
<> 144:ef7eb2e8f9f7 2183 __IO uint32_t ID; /**< Message Buffer 0 ID Register..Message Buffer 15 ID Register, array offset: 0x84, array step: 0x10 */
<> 144:ef7eb2e8f9f7 2184 __IO uint32_t WORD0; /**< Message Buffer 0 WORD0 Register..Message Buffer 15 WORD0 Register, array offset: 0x88, array step: 0x10 */
<> 144:ef7eb2e8f9f7 2185 __IO uint32_t WORD1; /**< Message Buffer 0 WORD1 Register..Message Buffer 15 WORD1 Register, array offset: 0x8C, array step: 0x10 */
<> 144:ef7eb2e8f9f7 2186 } MB[16];
<> 144:ef7eb2e8f9f7 2187 uint8_t RESERVED_5[1792];
<> 144:ef7eb2e8f9f7 2188 __IO uint32_t RXIMR[16]; /**< Rx Individual Mask Registers, array offset: 0x880, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2189 } CAN_Type;
<> 144:ef7eb2e8f9f7 2190
<> 144:ef7eb2e8f9f7 2191 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2192 -- CAN Register Masks
<> 144:ef7eb2e8f9f7 2193 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2194
<> 144:ef7eb2e8f9f7 2195 /*!
<> 144:ef7eb2e8f9f7 2196 * @addtogroup CAN_Register_Masks CAN Register Masks
<> 144:ef7eb2e8f9f7 2197 * @{
<> 144:ef7eb2e8f9f7 2198 */
<> 144:ef7eb2e8f9f7 2199
<> 144:ef7eb2e8f9f7 2200 /*! @name MCR - Module Configuration Register */
<> 144:ef7eb2e8f9f7 2201 #define CAN_MCR_MAXMB_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 2202 #define CAN_MCR_MAXMB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2203 #define CAN_MCR_MAXMB(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_MAXMB_SHIFT)) & CAN_MCR_MAXMB_MASK)
<> 144:ef7eb2e8f9f7 2204 #define CAN_MCR_IDAM_MASK (0x300U)
<> 144:ef7eb2e8f9f7 2205 #define CAN_MCR_IDAM_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2206 #define CAN_MCR_IDAM(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_IDAM_SHIFT)) & CAN_MCR_IDAM_MASK)
<> 144:ef7eb2e8f9f7 2207 #define CAN_MCR_AEN_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 2208 #define CAN_MCR_AEN_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2209 #define CAN_MCR_AEN(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_AEN_SHIFT)) & CAN_MCR_AEN_MASK)
<> 144:ef7eb2e8f9f7 2210 #define CAN_MCR_LPRIOEN_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 2211 #define CAN_MCR_LPRIOEN_SHIFT (13U)
<> 144:ef7eb2e8f9f7 2212 #define CAN_MCR_LPRIOEN(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_LPRIOEN_SHIFT)) & CAN_MCR_LPRIOEN_MASK)
<> 144:ef7eb2e8f9f7 2213 #define CAN_MCR_IRMQ_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 2214 #define CAN_MCR_IRMQ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2215 #define CAN_MCR_IRMQ(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_IRMQ_SHIFT)) & CAN_MCR_IRMQ_MASK)
<> 144:ef7eb2e8f9f7 2216 #define CAN_MCR_SRXDIS_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 2217 #define CAN_MCR_SRXDIS_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2218 #define CAN_MCR_SRXDIS(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_SRXDIS_SHIFT)) & CAN_MCR_SRXDIS_MASK)
<> 144:ef7eb2e8f9f7 2219 #define CAN_MCR_WAKSRC_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 2220 #define CAN_MCR_WAKSRC_SHIFT (19U)
<> 144:ef7eb2e8f9f7 2221 #define CAN_MCR_WAKSRC(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_WAKSRC_SHIFT)) & CAN_MCR_WAKSRC_MASK)
<> 144:ef7eb2e8f9f7 2222 #define CAN_MCR_LPMACK_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 2223 #define CAN_MCR_LPMACK_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2224 #define CAN_MCR_LPMACK(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_LPMACK_SHIFT)) & CAN_MCR_LPMACK_MASK)
<> 144:ef7eb2e8f9f7 2225 #define CAN_MCR_WRNEN_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 2226 #define CAN_MCR_WRNEN_SHIFT (21U)
<> 144:ef7eb2e8f9f7 2227 #define CAN_MCR_WRNEN(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_WRNEN_SHIFT)) & CAN_MCR_WRNEN_MASK)
<> 144:ef7eb2e8f9f7 2228 #define CAN_MCR_SLFWAK_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 2229 #define CAN_MCR_SLFWAK_SHIFT (22U)
<> 144:ef7eb2e8f9f7 2230 #define CAN_MCR_SLFWAK(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_SLFWAK_SHIFT)) & CAN_MCR_SLFWAK_MASK)
<> 144:ef7eb2e8f9f7 2231 #define CAN_MCR_SUPV_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 2232 #define CAN_MCR_SUPV_SHIFT (23U)
<> 144:ef7eb2e8f9f7 2233 #define CAN_MCR_SUPV(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_SUPV_SHIFT)) & CAN_MCR_SUPV_MASK)
<> 144:ef7eb2e8f9f7 2234 #define CAN_MCR_FRZACK_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 2235 #define CAN_MCR_FRZACK_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2236 #define CAN_MCR_FRZACK(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_FRZACK_SHIFT)) & CAN_MCR_FRZACK_MASK)
<> 144:ef7eb2e8f9f7 2237 #define CAN_MCR_SOFTRST_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 2238 #define CAN_MCR_SOFTRST_SHIFT (25U)
<> 144:ef7eb2e8f9f7 2239 #define CAN_MCR_SOFTRST(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_SOFTRST_SHIFT)) & CAN_MCR_SOFTRST_MASK)
<> 144:ef7eb2e8f9f7 2240 #define CAN_MCR_WAKMSK_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 2241 #define CAN_MCR_WAKMSK_SHIFT (26U)
<> 144:ef7eb2e8f9f7 2242 #define CAN_MCR_WAKMSK(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_WAKMSK_SHIFT)) & CAN_MCR_WAKMSK_MASK)
<> 144:ef7eb2e8f9f7 2243 #define CAN_MCR_NOTRDY_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 2244 #define CAN_MCR_NOTRDY_SHIFT (27U)
<> 144:ef7eb2e8f9f7 2245 #define CAN_MCR_NOTRDY(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_NOTRDY_SHIFT)) & CAN_MCR_NOTRDY_MASK)
<> 144:ef7eb2e8f9f7 2246 #define CAN_MCR_HALT_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 2247 #define CAN_MCR_HALT_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2248 #define CAN_MCR_HALT(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_HALT_SHIFT)) & CAN_MCR_HALT_MASK)
<> 144:ef7eb2e8f9f7 2249 #define CAN_MCR_RFEN_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 2250 #define CAN_MCR_RFEN_SHIFT (29U)
<> 144:ef7eb2e8f9f7 2251 #define CAN_MCR_RFEN(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_RFEN_SHIFT)) & CAN_MCR_RFEN_MASK)
<> 144:ef7eb2e8f9f7 2252 #define CAN_MCR_FRZ_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 2253 #define CAN_MCR_FRZ_SHIFT (30U)
<> 144:ef7eb2e8f9f7 2254 #define CAN_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_FRZ_SHIFT)) & CAN_MCR_FRZ_MASK)
<> 144:ef7eb2e8f9f7 2255 #define CAN_MCR_MDIS_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 2256 #define CAN_MCR_MDIS_SHIFT (31U)
<> 144:ef7eb2e8f9f7 2257 #define CAN_MCR_MDIS(x) (((uint32_t)(((uint32_t)(x)) << CAN_MCR_MDIS_SHIFT)) & CAN_MCR_MDIS_MASK)
<> 144:ef7eb2e8f9f7 2258
<> 144:ef7eb2e8f9f7 2259 /*! @name CTRL1 - Control 1 register */
<> 144:ef7eb2e8f9f7 2260 #define CAN_CTRL1_PROPSEG_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2261 #define CAN_CTRL1_PROPSEG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2262 #define CAN_CTRL1_PROPSEG(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_PROPSEG_SHIFT)) & CAN_CTRL1_PROPSEG_MASK)
<> 144:ef7eb2e8f9f7 2263 #define CAN_CTRL1_LOM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2264 #define CAN_CTRL1_LOM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2265 #define CAN_CTRL1_LOM(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_LOM_SHIFT)) & CAN_CTRL1_LOM_MASK)
<> 144:ef7eb2e8f9f7 2266 #define CAN_CTRL1_LBUF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2267 #define CAN_CTRL1_LBUF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2268 #define CAN_CTRL1_LBUF(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_LBUF_SHIFT)) & CAN_CTRL1_LBUF_MASK)
<> 144:ef7eb2e8f9f7 2269 #define CAN_CTRL1_TSYN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2270 #define CAN_CTRL1_TSYN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2271 #define CAN_CTRL1_TSYN(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_TSYN_SHIFT)) & CAN_CTRL1_TSYN_MASK)
<> 144:ef7eb2e8f9f7 2272 #define CAN_CTRL1_BOFFREC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2273 #define CAN_CTRL1_BOFFREC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2274 #define CAN_CTRL1_BOFFREC(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_BOFFREC_SHIFT)) & CAN_CTRL1_BOFFREC_MASK)
<> 144:ef7eb2e8f9f7 2275 #define CAN_CTRL1_SMP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2276 #define CAN_CTRL1_SMP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2277 #define CAN_CTRL1_SMP(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_SMP_SHIFT)) & CAN_CTRL1_SMP_MASK)
<> 144:ef7eb2e8f9f7 2278 #define CAN_CTRL1_RWRNMSK_MASK (0x400U)
<> 144:ef7eb2e8f9f7 2279 #define CAN_CTRL1_RWRNMSK_SHIFT (10U)
<> 144:ef7eb2e8f9f7 2280 #define CAN_CTRL1_RWRNMSK(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_RWRNMSK_SHIFT)) & CAN_CTRL1_RWRNMSK_MASK)
<> 144:ef7eb2e8f9f7 2281 #define CAN_CTRL1_TWRNMSK_MASK (0x800U)
<> 144:ef7eb2e8f9f7 2282 #define CAN_CTRL1_TWRNMSK_SHIFT (11U)
<> 144:ef7eb2e8f9f7 2283 #define CAN_CTRL1_TWRNMSK(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_TWRNMSK_SHIFT)) & CAN_CTRL1_TWRNMSK_MASK)
<> 144:ef7eb2e8f9f7 2284 #define CAN_CTRL1_LPB_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 2285 #define CAN_CTRL1_LPB_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2286 #define CAN_CTRL1_LPB(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_LPB_SHIFT)) & CAN_CTRL1_LPB_MASK)
<> 144:ef7eb2e8f9f7 2287 #define CAN_CTRL1_CLKSRC_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 2288 #define CAN_CTRL1_CLKSRC_SHIFT (13U)
<> 144:ef7eb2e8f9f7 2289 #define CAN_CTRL1_CLKSRC(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_CLKSRC_SHIFT)) & CAN_CTRL1_CLKSRC_MASK)
<> 144:ef7eb2e8f9f7 2290 #define CAN_CTRL1_ERRMSK_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 2291 #define CAN_CTRL1_ERRMSK_SHIFT (14U)
<> 144:ef7eb2e8f9f7 2292 #define CAN_CTRL1_ERRMSK(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_ERRMSK_SHIFT)) & CAN_CTRL1_ERRMSK_MASK)
<> 144:ef7eb2e8f9f7 2293 #define CAN_CTRL1_BOFFMSK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 2294 #define CAN_CTRL1_BOFFMSK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 2295 #define CAN_CTRL1_BOFFMSK(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_BOFFMSK_SHIFT)) & CAN_CTRL1_BOFFMSK_MASK)
<> 144:ef7eb2e8f9f7 2296 #define CAN_CTRL1_PSEG2_MASK (0x70000U)
<> 144:ef7eb2e8f9f7 2297 #define CAN_CTRL1_PSEG2_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2298 #define CAN_CTRL1_PSEG2(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_PSEG2_SHIFT)) & CAN_CTRL1_PSEG2_MASK)
<> 144:ef7eb2e8f9f7 2299 #define CAN_CTRL1_PSEG1_MASK (0x380000U)
<> 144:ef7eb2e8f9f7 2300 #define CAN_CTRL1_PSEG1_SHIFT (19U)
<> 144:ef7eb2e8f9f7 2301 #define CAN_CTRL1_PSEG1(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_PSEG1_SHIFT)) & CAN_CTRL1_PSEG1_MASK)
<> 144:ef7eb2e8f9f7 2302 #define CAN_CTRL1_RJW_MASK (0xC00000U)
<> 144:ef7eb2e8f9f7 2303 #define CAN_CTRL1_RJW_SHIFT (22U)
<> 144:ef7eb2e8f9f7 2304 #define CAN_CTRL1_RJW(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_RJW_SHIFT)) & CAN_CTRL1_RJW_MASK)
<> 144:ef7eb2e8f9f7 2305 #define CAN_CTRL1_PRESDIV_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 2306 #define CAN_CTRL1_PRESDIV_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2307 #define CAN_CTRL1_PRESDIV(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL1_PRESDIV_SHIFT)) & CAN_CTRL1_PRESDIV_MASK)
<> 144:ef7eb2e8f9f7 2308
<> 144:ef7eb2e8f9f7 2309 /*! @name TIMER - Free Running Timer */
<> 144:ef7eb2e8f9f7 2310 #define CAN_TIMER_TIMER_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2311 #define CAN_TIMER_TIMER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2312 #define CAN_TIMER_TIMER(x) (((uint32_t)(((uint32_t)(x)) << CAN_TIMER_TIMER_SHIFT)) & CAN_TIMER_TIMER_MASK)
<> 144:ef7eb2e8f9f7 2313
<> 144:ef7eb2e8f9f7 2314 /*! @name RXMGMASK - Rx Mailboxes Global Mask Register */
<> 144:ef7eb2e8f9f7 2315 #define CAN_RXMGMASK_MG_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2316 #define CAN_RXMGMASK_MG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2317 #define CAN_RXMGMASK_MG(x) (((uint32_t)(((uint32_t)(x)) << CAN_RXMGMASK_MG_SHIFT)) & CAN_RXMGMASK_MG_MASK)
<> 144:ef7eb2e8f9f7 2318
<> 144:ef7eb2e8f9f7 2319 /*! @name RX14MASK - Rx 14 Mask register */
<> 144:ef7eb2e8f9f7 2320 #define CAN_RX14MASK_RX14M_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2321 #define CAN_RX14MASK_RX14M_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2322 #define CAN_RX14MASK_RX14M(x) (((uint32_t)(((uint32_t)(x)) << CAN_RX14MASK_RX14M_SHIFT)) & CAN_RX14MASK_RX14M_MASK)
<> 144:ef7eb2e8f9f7 2323
<> 144:ef7eb2e8f9f7 2324 /*! @name RX15MASK - Rx 15 Mask register */
<> 144:ef7eb2e8f9f7 2325 #define CAN_RX15MASK_RX15M_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2326 #define CAN_RX15MASK_RX15M_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2327 #define CAN_RX15MASK_RX15M(x) (((uint32_t)(((uint32_t)(x)) << CAN_RX15MASK_RX15M_SHIFT)) & CAN_RX15MASK_RX15M_MASK)
<> 144:ef7eb2e8f9f7 2328
<> 144:ef7eb2e8f9f7 2329 /*! @name ECR - Error Counter */
<> 144:ef7eb2e8f9f7 2330 #define CAN_ECR_TXERRCNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2331 #define CAN_ECR_TXERRCNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2332 #define CAN_ECR_TXERRCNT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ECR_TXERRCNT_SHIFT)) & CAN_ECR_TXERRCNT_MASK)
<> 144:ef7eb2e8f9f7 2333 #define CAN_ECR_RXERRCNT_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 2334 #define CAN_ECR_RXERRCNT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2335 #define CAN_ECR_RXERRCNT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ECR_RXERRCNT_SHIFT)) & CAN_ECR_RXERRCNT_MASK)
<> 144:ef7eb2e8f9f7 2336
<> 144:ef7eb2e8f9f7 2337 /*! @name ESR1 - Error and Status 1 register */
<> 144:ef7eb2e8f9f7 2338 #define CAN_ESR1_WAKINT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2339 #define CAN_ESR1_WAKINT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2340 #define CAN_ESR1_WAKINT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_WAKINT_SHIFT)) & CAN_ESR1_WAKINT_MASK)
<> 144:ef7eb2e8f9f7 2341 #define CAN_ESR1_ERRINT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2342 #define CAN_ESR1_ERRINT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2343 #define CAN_ESR1_ERRINT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_ERRINT_SHIFT)) & CAN_ESR1_ERRINT_MASK)
<> 144:ef7eb2e8f9f7 2344 #define CAN_ESR1_BOFFINT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 2345 #define CAN_ESR1_BOFFINT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2346 #define CAN_ESR1_BOFFINT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_BOFFINT_SHIFT)) & CAN_ESR1_BOFFINT_MASK)
<> 144:ef7eb2e8f9f7 2347 #define CAN_ESR1_RX_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2348 #define CAN_ESR1_RX_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2349 #define CAN_ESR1_RX(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_RX_SHIFT)) & CAN_ESR1_RX_MASK)
<> 144:ef7eb2e8f9f7 2350 #define CAN_ESR1_FLTCONF_MASK (0x30U)
<> 144:ef7eb2e8f9f7 2351 #define CAN_ESR1_FLTCONF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2352 #define CAN_ESR1_FLTCONF(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_FLTCONF_SHIFT)) & CAN_ESR1_FLTCONF_MASK)
<> 144:ef7eb2e8f9f7 2353 #define CAN_ESR1_TX_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2354 #define CAN_ESR1_TX_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2355 #define CAN_ESR1_TX(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_TX_SHIFT)) & CAN_ESR1_TX_MASK)
<> 144:ef7eb2e8f9f7 2356 #define CAN_ESR1_IDLE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2357 #define CAN_ESR1_IDLE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2358 #define CAN_ESR1_IDLE(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_IDLE_SHIFT)) & CAN_ESR1_IDLE_MASK)
<> 144:ef7eb2e8f9f7 2359 #define CAN_ESR1_RXWRN_MASK (0x100U)
<> 144:ef7eb2e8f9f7 2360 #define CAN_ESR1_RXWRN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2361 #define CAN_ESR1_RXWRN(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_RXWRN_SHIFT)) & CAN_ESR1_RXWRN_MASK)
<> 144:ef7eb2e8f9f7 2362 #define CAN_ESR1_TXWRN_MASK (0x200U)
<> 144:ef7eb2e8f9f7 2363 #define CAN_ESR1_TXWRN_SHIFT (9U)
<> 144:ef7eb2e8f9f7 2364 #define CAN_ESR1_TXWRN(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_TXWRN_SHIFT)) & CAN_ESR1_TXWRN_MASK)
<> 144:ef7eb2e8f9f7 2365 #define CAN_ESR1_STFERR_MASK (0x400U)
<> 144:ef7eb2e8f9f7 2366 #define CAN_ESR1_STFERR_SHIFT (10U)
<> 144:ef7eb2e8f9f7 2367 #define CAN_ESR1_STFERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_STFERR_SHIFT)) & CAN_ESR1_STFERR_MASK)
<> 144:ef7eb2e8f9f7 2368 #define CAN_ESR1_FRMERR_MASK (0x800U)
<> 144:ef7eb2e8f9f7 2369 #define CAN_ESR1_FRMERR_SHIFT (11U)
<> 144:ef7eb2e8f9f7 2370 #define CAN_ESR1_FRMERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_FRMERR_SHIFT)) & CAN_ESR1_FRMERR_MASK)
<> 144:ef7eb2e8f9f7 2371 #define CAN_ESR1_CRCERR_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 2372 #define CAN_ESR1_CRCERR_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2373 #define CAN_ESR1_CRCERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_CRCERR_SHIFT)) & CAN_ESR1_CRCERR_MASK)
<> 144:ef7eb2e8f9f7 2374 #define CAN_ESR1_ACKERR_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 2375 #define CAN_ESR1_ACKERR_SHIFT (13U)
<> 144:ef7eb2e8f9f7 2376 #define CAN_ESR1_ACKERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_ACKERR_SHIFT)) & CAN_ESR1_ACKERR_MASK)
<> 144:ef7eb2e8f9f7 2377 #define CAN_ESR1_BIT0ERR_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 2378 #define CAN_ESR1_BIT0ERR_SHIFT (14U)
<> 144:ef7eb2e8f9f7 2379 #define CAN_ESR1_BIT0ERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_BIT0ERR_SHIFT)) & CAN_ESR1_BIT0ERR_MASK)
<> 144:ef7eb2e8f9f7 2380 #define CAN_ESR1_BIT1ERR_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 2381 #define CAN_ESR1_BIT1ERR_SHIFT (15U)
<> 144:ef7eb2e8f9f7 2382 #define CAN_ESR1_BIT1ERR(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_BIT1ERR_SHIFT)) & CAN_ESR1_BIT1ERR_MASK)
<> 144:ef7eb2e8f9f7 2383 #define CAN_ESR1_RWRNINT_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 2384 #define CAN_ESR1_RWRNINT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2385 #define CAN_ESR1_RWRNINT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_RWRNINT_SHIFT)) & CAN_ESR1_RWRNINT_MASK)
<> 144:ef7eb2e8f9f7 2386 #define CAN_ESR1_TWRNINT_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 2387 #define CAN_ESR1_TWRNINT_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2388 #define CAN_ESR1_TWRNINT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_TWRNINT_SHIFT)) & CAN_ESR1_TWRNINT_MASK)
<> 144:ef7eb2e8f9f7 2389 #define CAN_ESR1_SYNCH_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 2390 #define CAN_ESR1_SYNCH_SHIFT (18U)
<> 144:ef7eb2e8f9f7 2391 #define CAN_ESR1_SYNCH(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR1_SYNCH_SHIFT)) & CAN_ESR1_SYNCH_MASK)
<> 144:ef7eb2e8f9f7 2392
<> 144:ef7eb2e8f9f7 2393 /*! @name IMASK1 - Interrupt Masks 1 register */
<> 144:ef7eb2e8f9f7 2394 #define CAN_IMASK1_BUFLM_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2395 #define CAN_IMASK1_BUFLM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2396 #define CAN_IMASK1_BUFLM(x) (((uint32_t)(((uint32_t)(x)) << CAN_IMASK1_BUFLM_SHIFT)) & CAN_IMASK1_BUFLM_MASK)
<> 144:ef7eb2e8f9f7 2397
<> 144:ef7eb2e8f9f7 2398 /*! @name IFLAG1 - Interrupt Flags 1 register */
<> 144:ef7eb2e8f9f7 2399 #define CAN_IFLAG1_BUF0I_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2400 #define CAN_IFLAG1_BUF0I_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2401 #define CAN_IFLAG1_BUF0I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF0I_SHIFT)) & CAN_IFLAG1_BUF0I_MASK)
<> 144:ef7eb2e8f9f7 2402 #define CAN_IFLAG1_BUF4TO1I_MASK (0x1EU)
<> 144:ef7eb2e8f9f7 2403 #define CAN_IFLAG1_BUF4TO1I_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2404 #define CAN_IFLAG1_BUF4TO1I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF4TO1I_SHIFT)) & CAN_IFLAG1_BUF4TO1I_MASK)
<> 144:ef7eb2e8f9f7 2405 #define CAN_IFLAG1_BUF5I_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2406 #define CAN_IFLAG1_BUF5I_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2407 #define CAN_IFLAG1_BUF5I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF5I_SHIFT)) & CAN_IFLAG1_BUF5I_MASK)
<> 144:ef7eb2e8f9f7 2408 #define CAN_IFLAG1_BUF6I_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2409 #define CAN_IFLAG1_BUF6I_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2410 #define CAN_IFLAG1_BUF6I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF6I_SHIFT)) & CAN_IFLAG1_BUF6I_MASK)
<> 144:ef7eb2e8f9f7 2411 #define CAN_IFLAG1_BUF7I_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2412 #define CAN_IFLAG1_BUF7I_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2413 #define CAN_IFLAG1_BUF7I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF7I_SHIFT)) & CAN_IFLAG1_BUF7I_MASK)
<> 144:ef7eb2e8f9f7 2414 #define CAN_IFLAG1_BUF31TO8I_MASK (0xFFFFFF00U)
<> 144:ef7eb2e8f9f7 2415 #define CAN_IFLAG1_BUF31TO8I_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2416 #define CAN_IFLAG1_BUF31TO8I(x) (((uint32_t)(((uint32_t)(x)) << CAN_IFLAG1_BUF31TO8I_SHIFT)) & CAN_IFLAG1_BUF31TO8I_MASK)
<> 144:ef7eb2e8f9f7 2417
<> 144:ef7eb2e8f9f7 2418 /*! @name CTRL2 - Control 2 register */
<> 144:ef7eb2e8f9f7 2419 #define CAN_CTRL2_EACEN_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 2420 #define CAN_CTRL2_EACEN_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2421 #define CAN_CTRL2_EACEN(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_EACEN_SHIFT)) & CAN_CTRL2_EACEN_MASK)
<> 144:ef7eb2e8f9f7 2422 #define CAN_CTRL2_RRS_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 2423 #define CAN_CTRL2_RRS_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2424 #define CAN_CTRL2_RRS(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_RRS_SHIFT)) & CAN_CTRL2_RRS_MASK)
<> 144:ef7eb2e8f9f7 2425 #define CAN_CTRL2_MRP_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 2426 #define CAN_CTRL2_MRP_SHIFT (18U)
<> 144:ef7eb2e8f9f7 2427 #define CAN_CTRL2_MRP(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_MRP_SHIFT)) & CAN_CTRL2_MRP_MASK)
<> 144:ef7eb2e8f9f7 2428 #define CAN_CTRL2_TASD_MASK (0xF80000U)
<> 144:ef7eb2e8f9f7 2429 #define CAN_CTRL2_TASD_SHIFT (19U)
<> 144:ef7eb2e8f9f7 2430 #define CAN_CTRL2_TASD(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_TASD_SHIFT)) & CAN_CTRL2_TASD_MASK)
<> 144:ef7eb2e8f9f7 2431 #define CAN_CTRL2_RFFN_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 2432 #define CAN_CTRL2_RFFN_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2433 #define CAN_CTRL2_RFFN(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_RFFN_SHIFT)) & CAN_CTRL2_RFFN_MASK)
<> 144:ef7eb2e8f9f7 2434 #define CAN_CTRL2_WRMFRZ_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 2435 #define CAN_CTRL2_WRMFRZ_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2436 #define CAN_CTRL2_WRMFRZ(x) (((uint32_t)(((uint32_t)(x)) << CAN_CTRL2_WRMFRZ_SHIFT)) & CAN_CTRL2_WRMFRZ_MASK)
<> 144:ef7eb2e8f9f7 2437
<> 144:ef7eb2e8f9f7 2438 /*! @name ESR2 - Error and Status 2 register */
<> 144:ef7eb2e8f9f7 2439 #define CAN_ESR2_IMB_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 2440 #define CAN_ESR2_IMB_SHIFT (13U)
<> 144:ef7eb2e8f9f7 2441 #define CAN_ESR2_IMB(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR2_IMB_SHIFT)) & CAN_ESR2_IMB_MASK)
<> 144:ef7eb2e8f9f7 2442 #define CAN_ESR2_VPS_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 2443 #define CAN_ESR2_VPS_SHIFT (14U)
<> 144:ef7eb2e8f9f7 2444 #define CAN_ESR2_VPS(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR2_VPS_SHIFT)) & CAN_ESR2_VPS_MASK)
<> 144:ef7eb2e8f9f7 2445 #define CAN_ESR2_LPTM_MASK (0x7F0000U)
<> 144:ef7eb2e8f9f7 2446 #define CAN_ESR2_LPTM_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2447 #define CAN_ESR2_LPTM(x) (((uint32_t)(((uint32_t)(x)) << CAN_ESR2_LPTM_SHIFT)) & CAN_ESR2_LPTM_MASK)
<> 144:ef7eb2e8f9f7 2448
<> 144:ef7eb2e8f9f7 2449 /*! @name CRCR - CRC Register */
<> 144:ef7eb2e8f9f7 2450 #define CAN_CRCR_TXCRC_MASK (0x7FFFU)
<> 144:ef7eb2e8f9f7 2451 #define CAN_CRCR_TXCRC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2452 #define CAN_CRCR_TXCRC(x) (((uint32_t)(((uint32_t)(x)) << CAN_CRCR_TXCRC_SHIFT)) & CAN_CRCR_TXCRC_MASK)
<> 144:ef7eb2e8f9f7 2453 #define CAN_CRCR_MBCRC_MASK (0x7F0000U)
<> 144:ef7eb2e8f9f7 2454 #define CAN_CRCR_MBCRC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2455 #define CAN_CRCR_MBCRC(x) (((uint32_t)(((uint32_t)(x)) << CAN_CRCR_MBCRC_SHIFT)) & CAN_CRCR_MBCRC_MASK)
<> 144:ef7eb2e8f9f7 2456
<> 144:ef7eb2e8f9f7 2457 /*! @name RXFGMASK - Rx FIFO Global Mask register */
<> 144:ef7eb2e8f9f7 2458 #define CAN_RXFGMASK_FGM_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2459 #define CAN_RXFGMASK_FGM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2460 #define CAN_RXFGMASK_FGM(x) (((uint32_t)(((uint32_t)(x)) << CAN_RXFGMASK_FGM_SHIFT)) & CAN_RXFGMASK_FGM_MASK)
<> 144:ef7eb2e8f9f7 2461
<> 144:ef7eb2e8f9f7 2462 /*! @name RXFIR - Rx FIFO Information Register */
<> 144:ef7eb2e8f9f7 2463 #define CAN_RXFIR_IDHIT_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 2464 #define CAN_RXFIR_IDHIT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2465 #define CAN_RXFIR_IDHIT(x) (((uint32_t)(((uint32_t)(x)) << CAN_RXFIR_IDHIT_SHIFT)) & CAN_RXFIR_IDHIT_MASK)
<> 144:ef7eb2e8f9f7 2466
<> 144:ef7eb2e8f9f7 2467 /*! @name CS - Message Buffer 0 CS Register..Message Buffer 15 CS Register */
<> 144:ef7eb2e8f9f7 2468 #define CAN_CS_TIME_STAMP_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2469 #define CAN_CS_TIME_STAMP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2470 #define CAN_CS_TIME_STAMP(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_TIME_STAMP_SHIFT)) & CAN_CS_TIME_STAMP_MASK)
<> 144:ef7eb2e8f9f7 2471 #define CAN_CS_DLC_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 2472 #define CAN_CS_DLC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2473 #define CAN_CS_DLC(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_DLC_SHIFT)) & CAN_CS_DLC_MASK)
<> 144:ef7eb2e8f9f7 2474 #define CAN_CS_RTR_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 2475 #define CAN_CS_RTR_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2476 #define CAN_CS_RTR(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_RTR_SHIFT)) & CAN_CS_RTR_MASK)
<> 144:ef7eb2e8f9f7 2477 #define CAN_CS_IDE_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 2478 #define CAN_CS_IDE_SHIFT (21U)
<> 144:ef7eb2e8f9f7 2479 #define CAN_CS_IDE(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_IDE_SHIFT)) & CAN_CS_IDE_MASK)
<> 144:ef7eb2e8f9f7 2480 #define CAN_CS_SRR_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 2481 #define CAN_CS_SRR_SHIFT (22U)
<> 144:ef7eb2e8f9f7 2482 #define CAN_CS_SRR(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_SRR_SHIFT)) & CAN_CS_SRR_MASK)
<> 144:ef7eb2e8f9f7 2483 #define CAN_CS_CODE_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 2484 #define CAN_CS_CODE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2485 #define CAN_CS_CODE(x) (((uint32_t)(((uint32_t)(x)) << CAN_CS_CODE_SHIFT)) & CAN_CS_CODE_MASK)
<> 144:ef7eb2e8f9f7 2486
<> 144:ef7eb2e8f9f7 2487 /* The count of CAN_CS */
<> 144:ef7eb2e8f9f7 2488 #define CAN_CS_COUNT (16U)
<> 144:ef7eb2e8f9f7 2489
<> 144:ef7eb2e8f9f7 2490 /*! @name ID - Message Buffer 0 ID Register..Message Buffer 15 ID Register */
<> 144:ef7eb2e8f9f7 2491 #define CAN_ID_EXT_MASK (0x3FFFFU)
<> 144:ef7eb2e8f9f7 2492 #define CAN_ID_EXT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2493 #define CAN_ID_EXT(x) (((uint32_t)(((uint32_t)(x)) << CAN_ID_EXT_SHIFT)) & CAN_ID_EXT_MASK)
<> 144:ef7eb2e8f9f7 2494 #define CAN_ID_STD_MASK (0x1FFC0000U)
<> 144:ef7eb2e8f9f7 2495 #define CAN_ID_STD_SHIFT (18U)
<> 144:ef7eb2e8f9f7 2496 #define CAN_ID_STD(x) (((uint32_t)(((uint32_t)(x)) << CAN_ID_STD_SHIFT)) & CAN_ID_STD_MASK)
<> 144:ef7eb2e8f9f7 2497 #define CAN_ID_PRIO_MASK (0xE0000000U)
<> 144:ef7eb2e8f9f7 2498 #define CAN_ID_PRIO_SHIFT (29U)
<> 144:ef7eb2e8f9f7 2499 #define CAN_ID_PRIO(x) (((uint32_t)(((uint32_t)(x)) << CAN_ID_PRIO_SHIFT)) & CAN_ID_PRIO_MASK)
<> 144:ef7eb2e8f9f7 2500
<> 144:ef7eb2e8f9f7 2501 /* The count of CAN_ID */
<> 144:ef7eb2e8f9f7 2502 #define CAN_ID_COUNT (16U)
<> 144:ef7eb2e8f9f7 2503
<> 144:ef7eb2e8f9f7 2504 /*! @name WORD0 - Message Buffer 0 WORD0 Register..Message Buffer 15 WORD0 Register */
<> 144:ef7eb2e8f9f7 2505 #define CAN_WORD0_DATA_BYTE_3_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2506 #define CAN_WORD0_DATA_BYTE_3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2507 #define CAN_WORD0_DATA_BYTE_3(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD0_DATA_BYTE_3_SHIFT)) & CAN_WORD0_DATA_BYTE_3_MASK)
<> 144:ef7eb2e8f9f7 2508 #define CAN_WORD0_DATA_BYTE_2_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 2509 #define CAN_WORD0_DATA_BYTE_2_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2510 #define CAN_WORD0_DATA_BYTE_2(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD0_DATA_BYTE_2_SHIFT)) & CAN_WORD0_DATA_BYTE_2_MASK)
<> 144:ef7eb2e8f9f7 2511 #define CAN_WORD0_DATA_BYTE_1_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 2512 #define CAN_WORD0_DATA_BYTE_1_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2513 #define CAN_WORD0_DATA_BYTE_1(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD0_DATA_BYTE_1_SHIFT)) & CAN_WORD0_DATA_BYTE_1_MASK)
<> 144:ef7eb2e8f9f7 2514 #define CAN_WORD0_DATA_BYTE_0_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 2515 #define CAN_WORD0_DATA_BYTE_0_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2516 #define CAN_WORD0_DATA_BYTE_0(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD0_DATA_BYTE_0_SHIFT)) & CAN_WORD0_DATA_BYTE_0_MASK)
<> 144:ef7eb2e8f9f7 2517
<> 144:ef7eb2e8f9f7 2518 /* The count of CAN_WORD0 */
<> 144:ef7eb2e8f9f7 2519 #define CAN_WORD0_COUNT (16U)
<> 144:ef7eb2e8f9f7 2520
<> 144:ef7eb2e8f9f7 2521 /*! @name WORD1 - Message Buffer 0 WORD1 Register..Message Buffer 15 WORD1 Register */
<> 144:ef7eb2e8f9f7 2522 #define CAN_WORD1_DATA_BYTE_7_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2523 #define CAN_WORD1_DATA_BYTE_7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2524 #define CAN_WORD1_DATA_BYTE_7(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD1_DATA_BYTE_7_SHIFT)) & CAN_WORD1_DATA_BYTE_7_MASK)
<> 144:ef7eb2e8f9f7 2525 #define CAN_WORD1_DATA_BYTE_6_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 2526 #define CAN_WORD1_DATA_BYTE_6_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2527 #define CAN_WORD1_DATA_BYTE_6(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD1_DATA_BYTE_6_SHIFT)) & CAN_WORD1_DATA_BYTE_6_MASK)
<> 144:ef7eb2e8f9f7 2528 #define CAN_WORD1_DATA_BYTE_5_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 2529 #define CAN_WORD1_DATA_BYTE_5_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2530 #define CAN_WORD1_DATA_BYTE_5(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD1_DATA_BYTE_5_SHIFT)) & CAN_WORD1_DATA_BYTE_5_MASK)
<> 144:ef7eb2e8f9f7 2531 #define CAN_WORD1_DATA_BYTE_4_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 2532 #define CAN_WORD1_DATA_BYTE_4_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2533 #define CAN_WORD1_DATA_BYTE_4(x) (((uint32_t)(((uint32_t)(x)) << CAN_WORD1_DATA_BYTE_4_SHIFT)) & CAN_WORD1_DATA_BYTE_4_MASK)
<> 144:ef7eb2e8f9f7 2534
<> 144:ef7eb2e8f9f7 2535 /* The count of CAN_WORD1 */
<> 144:ef7eb2e8f9f7 2536 #define CAN_WORD1_COUNT (16U)
<> 144:ef7eb2e8f9f7 2537
<> 144:ef7eb2e8f9f7 2538 /*! @name RXIMR - Rx Individual Mask Registers */
<> 144:ef7eb2e8f9f7 2539 #define CAN_RXIMR_MI_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2540 #define CAN_RXIMR_MI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2541 #define CAN_RXIMR_MI(x) (((uint32_t)(((uint32_t)(x)) << CAN_RXIMR_MI_SHIFT)) & CAN_RXIMR_MI_MASK)
<> 144:ef7eb2e8f9f7 2542
<> 144:ef7eb2e8f9f7 2543 /* The count of CAN_RXIMR */
<> 144:ef7eb2e8f9f7 2544 #define CAN_RXIMR_COUNT (16U)
<> 144:ef7eb2e8f9f7 2545
<> 144:ef7eb2e8f9f7 2546
<> 144:ef7eb2e8f9f7 2547 /*!
<> 144:ef7eb2e8f9f7 2548 * @}
<> 144:ef7eb2e8f9f7 2549 */ /* end of group CAN_Register_Masks */
<> 144:ef7eb2e8f9f7 2550
<> 144:ef7eb2e8f9f7 2551
<> 144:ef7eb2e8f9f7 2552 /* CAN - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2553 /** Peripheral CAN0 base address */
<> 144:ef7eb2e8f9f7 2554 #define CAN0_BASE (0x40024000u)
<> 144:ef7eb2e8f9f7 2555 /** Peripheral CAN0 base pointer */
<> 144:ef7eb2e8f9f7 2556 #define CAN0 ((CAN_Type *)CAN0_BASE)
<> 144:ef7eb2e8f9f7 2557 /** Array initializer of CAN peripheral base addresses */
<> 144:ef7eb2e8f9f7 2558 #define CAN_BASE_ADDRS { CAN0_BASE }
<> 144:ef7eb2e8f9f7 2559 /** Array initializer of CAN peripheral base pointers */
<> 144:ef7eb2e8f9f7 2560 #define CAN_BASE_PTRS { CAN0 }
<> 144:ef7eb2e8f9f7 2561 /** Interrupt vectors for the CAN peripheral type */
<> 144:ef7eb2e8f9f7 2562 #define CAN_Rx_Warning_IRQS { CAN0_Rx_Warning_IRQn }
<> 144:ef7eb2e8f9f7 2563 #define CAN_Tx_Warning_IRQS { CAN0_Tx_Warning_IRQn }
<> 144:ef7eb2e8f9f7 2564 #define CAN_Wake_Up_IRQS { CAN0_Wake_Up_IRQn }
<> 144:ef7eb2e8f9f7 2565 #define CAN_Error_IRQS { CAN0_Error_IRQn }
<> 144:ef7eb2e8f9f7 2566 #define CAN_Bus_Off_IRQS { CAN0_Bus_Off_IRQn }
<> 144:ef7eb2e8f9f7 2567 #define CAN_ORed_Message_buffer_IRQS { CAN0_ORed_Message_buffer_IRQn }
<> 144:ef7eb2e8f9f7 2568
<> 144:ef7eb2e8f9f7 2569 /*!
<> 144:ef7eb2e8f9f7 2570 * @}
<> 144:ef7eb2e8f9f7 2571 */ /* end of group CAN_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2572
<> 144:ef7eb2e8f9f7 2573
<> 144:ef7eb2e8f9f7 2574 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2575 -- CAU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2576 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2577
<> 144:ef7eb2e8f9f7 2578 /*!
<> 144:ef7eb2e8f9f7 2579 * @addtogroup CAU_Peripheral_Access_Layer CAU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2580 * @{
<> 144:ef7eb2e8f9f7 2581 */
<> 144:ef7eb2e8f9f7 2582
<> 144:ef7eb2e8f9f7 2583 /** CAU - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2584 typedef struct {
<> 144:ef7eb2e8f9f7 2585 __O uint32_t DIRECT[16]; /**< Direct access register 0..Direct access register 15, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2586 uint8_t RESERVED_0[2048];
<> 144:ef7eb2e8f9f7 2587 __O uint32_t LDR_CASR; /**< Status register - Load Register command, offset: 0x840 */
<> 144:ef7eb2e8f9f7 2588 __O uint32_t LDR_CAA; /**< Accumulator register - Load Register command, offset: 0x844 */
<> 144:ef7eb2e8f9f7 2589 __O uint32_t LDR_CA[9]; /**< General Purpose Register 0 - Load Register command..General Purpose Register 8 - Load Register command, array offset: 0x848, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2590 uint8_t RESERVED_1[20];
<> 144:ef7eb2e8f9f7 2591 __I uint32_t STR_CASR; /**< Status register - Store Register command, offset: 0x880 */
<> 144:ef7eb2e8f9f7 2592 __I uint32_t STR_CAA; /**< Accumulator register - Store Register command, offset: 0x884 */
<> 144:ef7eb2e8f9f7 2593 __I uint32_t STR_CA[9]; /**< General Purpose Register 0 - Store Register command..General Purpose Register 8 - Store Register command, array offset: 0x888, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2594 uint8_t RESERVED_2[20];
<> 144:ef7eb2e8f9f7 2595 __O uint32_t ADR_CASR; /**< Status register - Add Register command, offset: 0x8C0 */
<> 144:ef7eb2e8f9f7 2596 __O uint32_t ADR_CAA; /**< Accumulator register - Add to register command, offset: 0x8C4 */
<> 144:ef7eb2e8f9f7 2597 __O uint32_t ADR_CA[9]; /**< General Purpose Register 0 - Add to register command..General Purpose Register 8 - Add to register command, array offset: 0x8C8, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2598 uint8_t RESERVED_3[20];
<> 144:ef7eb2e8f9f7 2599 __O uint32_t RADR_CASR; /**< Status register - Reverse and Add to Register command, offset: 0x900 */
<> 144:ef7eb2e8f9f7 2600 __O uint32_t RADR_CAA; /**< Accumulator register - Reverse and Add to Register command, offset: 0x904 */
<> 144:ef7eb2e8f9f7 2601 __O uint32_t RADR_CA[9]; /**< General Purpose Register 0 - Reverse and Add to Register command..General Purpose Register 8 - Reverse and Add to Register command, array offset: 0x908, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2602 uint8_t RESERVED_4[84];
<> 144:ef7eb2e8f9f7 2603 __O uint32_t XOR_CASR; /**< Status register - Exclusive Or command, offset: 0x980 */
<> 144:ef7eb2e8f9f7 2604 __O uint32_t XOR_CAA; /**< Accumulator register - Exclusive Or command, offset: 0x984 */
<> 144:ef7eb2e8f9f7 2605 __O uint32_t XOR_CA[9]; /**< General Purpose Register 0 - Exclusive Or command..General Purpose Register 8 - Exclusive Or command, array offset: 0x988, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2606 uint8_t RESERVED_5[20];
<> 144:ef7eb2e8f9f7 2607 __O uint32_t ROTL_CASR; /**< Status register - Rotate Left command, offset: 0x9C0 */
<> 144:ef7eb2e8f9f7 2608 __O uint32_t ROTL_CAA; /**< Accumulator register - Rotate Left command, offset: 0x9C4 */
<> 144:ef7eb2e8f9f7 2609 __O uint32_t ROTL_CA[9]; /**< General Purpose Register 0 - Rotate Left command..General Purpose Register 8 - Rotate Left command, array offset: 0x9C8, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2610 uint8_t RESERVED_6[276];
<> 144:ef7eb2e8f9f7 2611 __O uint32_t AESC_CASR; /**< Status register - AES Column Operation command, offset: 0xB00 */
<> 144:ef7eb2e8f9f7 2612 __O uint32_t AESC_CAA; /**< Accumulator register - AES Column Operation command, offset: 0xB04 */
<> 144:ef7eb2e8f9f7 2613 __O uint32_t AESC_CA[9]; /**< General Purpose Register 0 - AES Column Operation command..General Purpose Register 8 - AES Column Operation command, array offset: 0xB08, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2614 uint8_t RESERVED_7[20];
<> 144:ef7eb2e8f9f7 2615 __O uint32_t AESIC_CASR; /**< Status register - AES Inverse Column Operation command, offset: 0xB40 */
<> 144:ef7eb2e8f9f7 2616 __O uint32_t AESIC_CAA; /**< Accumulator register - AES Inverse Column Operation command, offset: 0xB44 */
<> 144:ef7eb2e8f9f7 2617 __O uint32_t AESIC_CA[9]; /**< General Purpose Register 0 - AES Inverse Column Operation command..General Purpose Register 8 - AES Inverse Column Operation command, array offset: 0xB48, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2618 } CAU_Type;
<> 144:ef7eb2e8f9f7 2619
<> 144:ef7eb2e8f9f7 2620 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2621 -- CAU Register Masks
<> 144:ef7eb2e8f9f7 2622 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2623
<> 144:ef7eb2e8f9f7 2624 /*!
<> 144:ef7eb2e8f9f7 2625 * @addtogroup CAU_Register_Masks CAU Register Masks
<> 144:ef7eb2e8f9f7 2626 * @{
<> 144:ef7eb2e8f9f7 2627 */
<> 144:ef7eb2e8f9f7 2628
<> 144:ef7eb2e8f9f7 2629 /*! @name DIRECT - Direct access register 0..Direct access register 15 */
<> 144:ef7eb2e8f9f7 2630 #define CAU_DIRECT_CAU_DIRECT0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2631 #define CAU_DIRECT_CAU_DIRECT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2632 #define CAU_DIRECT_CAU_DIRECT0(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT0_SHIFT)) & CAU_DIRECT_CAU_DIRECT0_MASK)
<> 144:ef7eb2e8f9f7 2633 #define CAU_DIRECT_CAU_DIRECT1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2634 #define CAU_DIRECT_CAU_DIRECT1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2635 #define CAU_DIRECT_CAU_DIRECT1(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT1_SHIFT)) & CAU_DIRECT_CAU_DIRECT1_MASK)
<> 144:ef7eb2e8f9f7 2636 #define CAU_DIRECT_CAU_DIRECT2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2637 #define CAU_DIRECT_CAU_DIRECT2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2638 #define CAU_DIRECT_CAU_DIRECT2(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT2_SHIFT)) & CAU_DIRECT_CAU_DIRECT2_MASK)
<> 144:ef7eb2e8f9f7 2639 #define CAU_DIRECT_CAU_DIRECT3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2640 #define CAU_DIRECT_CAU_DIRECT3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2641 #define CAU_DIRECT_CAU_DIRECT3(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT3_SHIFT)) & CAU_DIRECT_CAU_DIRECT3_MASK)
<> 144:ef7eb2e8f9f7 2642 #define CAU_DIRECT_CAU_DIRECT4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2643 #define CAU_DIRECT_CAU_DIRECT4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2644 #define CAU_DIRECT_CAU_DIRECT4(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT4_SHIFT)) & CAU_DIRECT_CAU_DIRECT4_MASK)
<> 144:ef7eb2e8f9f7 2645 #define CAU_DIRECT_CAU_DIRECT5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2646 #define CAU_DIRECT_CAU_DIRECT5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2647 #define CAU_DIRECT_CAU_DIRECT5(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT5_SHIFT)) & CAU_DIRECT_CAU_DIRECT5_MASK)
<> 144:ef7eb2e8f9f7 2648 #define CAU_DIRECT_CAU_DIRECT6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2649 #define CAU_DIRECT_CAU_DIRECT6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2650 #define CAU_DIRECT_CAU_DIRECT6(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT6_SHIFT)) & CAU_DIRECT_CAU_DIRECT6_MASK)
<> 144:ef7eb2e8f9f7 2651 #define CAU_DIRECT_CAU_DIRECT7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2652 #define CAU_DIRECT_CAU_DIRECT7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2653 #define CAU_DIRECT_CAU_DIRECT7(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT7_SHIFT)) & CAU_DIRECT_CAU_DIRECT7_MASK)
<> 144:ef7eb2e8f9f7 2654 #define CAU_DIRECT_CAU_DIRECT8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2655 #define CAU_DIRECT_CAU_DIRECT8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2656 #define CAU_DIRECT_CAU_DIRECT8(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT8_SHIFT)) & CAU_DIRECT_CAU_DIRECT8_MASK)
<> 144:ef7eb2e8f9f7 2657 #define CAU_DIRECT_CAU_DIRECT9_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2658 #define CAU_DIRECT_CAU_DIRECT9_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2659 #define CAU_DIRECT_CAU_DIRECT9(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT9_SHIFT)) & CAU_DIRECT_CAU_DIRECT9_MASK)
<> 144:ef7eb2e8f9f7 2660 #define CAU_DIRECT_CAU_DIRECT10_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2661 #define CAU_DIRECT_CAU_DIRECT10_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2662 #define CAU_DIRECT_CAU_DIRECT10(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT10_SHIFT)) & CAU_DIRECT_CAU_DIRECT10_MASK)
<> 144:ef7eb2e8f9f7 2663 #define CAU_DIRECT_CAU_DIRECT11_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2664 #define CAU_DIRECT_CAU_DIRECT11_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2665 #define CAU_DIRECT_CAU_DIRECT11(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT11_SHIFT)) & CAU_DIRECT_CAU_DIRECT11_MASK)
<> 144:ef7eb2e8f9f7 2666 #define CAU_DIRECT_CAU_DIRECT12_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2667 #define CAU_DIRECT_CAU_DIRECT12_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2668 #define CAU_DIRECT_CAU_DIRECT12(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT12_SHIFT)) & CAU_DIRECT_CAU_DIRECT12_MASK)
<> 144:ef7eb2e8f9f7 2669 #define CAU_DIRECT_CAU_DIRECT13_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2670 #define CAU_DIRECT_CAU_DIRECT13_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2671 #define CAU_DIRECT_CAU_DIRECT13(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT13_SHIFT)) & CAU_DIRECT_CAU_DIRECT13_MASK)
<> 144:ef7eb2e8f9f7 2672 #define CAU_DIRECT_CAU_DIRECT14_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2673 #define CAU_DIRECT_CAU_DIRECT14_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2674 #define CAU_DIRECT_CAU_DIRECT14(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT14_SHIFT)) & CAU_DIRECT_CAU_DIRECT14_MASK)
<> 144:ef7eb2e8f9f7 2675 #define CAU_DIRECT_CAU_DIRECT15_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2676 #define CAU_DIRECT_CAU_DIRECT15_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2677 #define CAU_DIRECT_CAU_DIRECT15(x) (((uint32_t)(((uint32_t)(x)) << CAU_DIRECT_CAU_DIRECT15_SHIFT)) & CAU_DIRECT_CAU_DIRECT15_MASK)
<> 144:ef7eb2e8f9f7 2678
<> 144:ef7eb2e8f9f7 2679 /* The count of CAU_DIRECT */
<> 144:ef7eb2e8f9f7 2680 #define CAU_DIRECT_COUNT (16U)
<> 144:ef7eb2e8f9f7 2681
<> 144:ef7eb2e8f9f7 2682 /*! @name LDR_CASR - Status register - Load Register command */
<> 144:ef7eb2e8f9f7 2683 #define CAU_LDR_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2684 #define CAU_LDR_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2685 #define CAU_LDR_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CASR_IC_SHIFT)) & CAU_LDR_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2686 #define CAU_LDR_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2687 #define CAU_LDR_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2688 #define CAU_LDR_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CASR_DPE_SHIFT)) & CAU_LDR_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2689 #define CAU_LDR_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2690 #define CAU_LDR_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2691 #define CAU_LDR_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CASR_VER_SHIFT)) & CAU_LDR_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2692
<> 144:ef7eb2e8f9f7 2693 /*! @name LDR_CAA - Accumulator register - Load Register command */
<> 144:ef7eb2e8f9f7 2694 #define CAU_LDR_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2695 #define CAU_LDR_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2696 #define CAU_LDR_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CAA_ACC_SHIFT)) & CAU_LDR_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2697
<> 144:ef7eb2e8f9f7 2698 /*! @name LDR_CA - General Purpose Register 0 - Load Register command..General Purpose Register 8 - Load Register command */
<> 144:ef7eb2e8f9f7 2699 #define CAU_LDR_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2700 #define CAU_LDR_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2701 #define CAU_LDR_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA0_SHIFT)) & CAU_LDR_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2702 #define CAU_LDR_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2703 #define CAU_LDR_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2704 #define CAU_LDR_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA1_SHIFT)) & CAU_LDR_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2705 #define CAU_LDR_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2706 #define CAU_LDR_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2707 #define CAU_LDR_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA2_SHIFT)) & CAU_LDR_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2708 #define CAU_LDR_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2709 #define CAU_LDR_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2710 #define CAU_LDR_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA3_SHIFT)) & CAU_LDR_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2711 #define CAU_LDR_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2712 #define CAU_LDR_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2713 #define CAU_LDR_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA4_SHIFT)) & CAU_LDR_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2714 #define CAU_LDR_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2715 #define CAU_LDR_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2716 #define CAU_LDR_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA5_SHIFT)) & CAU_LDR_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2717 #define CAU_LDR_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2718 #define CAU_LDR_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2719 #define CAU_LDR_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA6_SHIFT)) & CAU_LDR_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2720 #define CAU_LDR_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2721 #define CAU_LDR_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2722 #define CAU_LDR_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA7_SHIFT)) & CAU_LDR_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2723 #define CAU_LDR_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2724 #define CAU_LDR_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2725 #define CAU_LDR_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_LDR_CA_CA8_SHIFT)) & CAU_LDR_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2726
<> 144:ef7eb2e8f9f7 2727 /* The count of CAU_LDR_CA */
<> 144:ef7eb2e8f9f7 2728 #define CAU_LDR_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2729
<> 144:ef7eb2e8f9f7 2730 /*! @name STR_CASR - Status register - Store Register command */
<> 144:ef7eb2e8f9f7 2731 #define CAU_STR_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2732 #define CAU_STR_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2733 #define CAU_STR_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CASR_IC_SHIFT)) & CAU_STR_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2734 #define CAU_STR_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2735 #define CAU_STR_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2736 #define CAU_STR_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CASR_DPE_SHIFT)) & CAU_STR_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2737 #define CAU_STR_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2738 #define CAU_STR_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2739 #define CAU_STR_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CASR_VER_SHIFT)) & CAU_STR_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2740
<> 144:ef7eb2e8f9f7 2741 /*! @name STR_CAA - Accumulator register - Store Register command */
<> 144:ef7eb2e8f9f7 2742 #define CAU_STR_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2743 #define CAU_STR_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2744 #define CAU_STR_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CAA_ACC_SHIFT)) & CAU_STR_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2745
<> 144:ef7eb2e8f9f7 2746 /*! @name STR_CA - General Purpose Register 0 - Store Register command..General Purpose Register 8 - Store Register command */
<> 144:ef7eb2e8f9f7 2747 #define CAU_STR_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2748 #define CAU_STR_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2749 #define CAU_STR_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA0_SHIFT)) & CAU_STR_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2750 #define CAU_STR_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2751 #define CAU_STR_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2752 #define CAU_STR_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA1_SHIFT)) & CAU_STR_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2753 #define CAU_STR_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2754 #define CAU_STR_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2755 #define CAU_STR_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA2_SHIFT)) & CAU_STR_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2756 #define CAU_STR_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2757 #define CAU_STR_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2758 #define CAU_STR_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA3_SHIFT)) & CAU_STR_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2759 #define CAU_STR_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2760 #define CAU_STR_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2761 #define CAU_STR_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA4_SHIFT)) & CAU_STR_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2762 #define CAU_STR_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2763 #define CAU_STR_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2764 #define CAU_STR_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA5_SHIFT)) & CAU_STR_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2765 #define CAU_STR_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2766 #define CAU_STR_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2767 #define CAU_STR_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA6_SHIFT)) & CAU_STR_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2768 #define CAU_STR_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2769 #define CAU_STR_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2770 #define CAU_STR_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA7_SHIFT)) & CAU_STR_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2771 #define CAU_STR_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2772 #define CAU_STR_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2773 #define CAU_STR_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_STR_CA_CA8_SHIFT)) & CAU_STR_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2774
<> 144:ef7eb2e8f9f7 2775 /* The count of CAU_STR_CA */
<> 144:ef7eb2e8f9f7 2776 #define CAU_STR_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2777
<> 144:ef7eb2e8f9f7 2778 /*! @name ADR_CASR - Status register - Add Register command */
<> 144:ef7eb2e8f9f7 2779 #define CAU_ADR_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2780 #define CAU_ADR_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2781 #define CAU_ADR_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CASR_IC_SHIFT)) & CAU_ADR_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2782 #define CAU_ADR_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2783 #define CAU_ADR_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2784 #define CAU_ADR_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CASR_DPE_SHIFT)) & CAU_ADR_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2785 #define CAU_ADR_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2786 #define CAU_ADR_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2787 #define CAU_ADR_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CASR_VER_SHIFT)) & CAU_ADR_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2788
<> 144:ef7eb2e8f9f7 2789 /*! @name ADR_CAA - Accumulator register - Add to register command */
<> 144:ef7eb2e8f9f7 2790 #define CAU_ADR_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2791 #define CAU_ADR_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2792 #define CAU_ADR_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CAA_ACC_SHIFT)) & CAU_ADR_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2793
<> 144:ef7eb2e8f9f7 2794 /*! @name ADR_CA - General Purpose Register 0 - Add to register command..General Purpose Register 8 - Add to register command */
<> 144:ef7eb2e8f9f7 2795 #define CAU_ADR_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2796 #define CAU_ADR_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2797 #define CAU_ADR_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA0_SHIFT)) & CAU_ADR_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2798 #define CAU_ADR_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2799 #define CAU_ADR_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2800 #define CAU_ADR_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA1_SHIFT)) & CAU_ADR_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2801 #define CAU_ADR_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2802 #define CAU_ADR_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2803 #define CAU_ADR_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA2_SHIFT)) & CAU_ADR_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2804 #define CAU_ADR_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2805 #define CAU_ADR_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2806 #define CAU_ADR_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA3_SHIFT)) & CAU_ADR_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2807 #define CAU_ADR_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2808 #define CAU_ADR_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2809 #define CAU_ADR_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA4_SHIFT)) & CAU_ADR_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2810 #define CAU_ADR_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2811 #define CAU_ADR_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2812 #define CAU_ADR_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA5_SHIFT)) & CAU_ADR_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2813 #define CAU_ADR_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2814 #define CAU_ADR_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2815 #define CAU_ADR_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA6_SHIFT)) & CAU_ADR_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2816 #define CAU_ADR_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2817 #define CAU_ADR_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2818 #define CAU_ADR_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA7_SHIFT)) & CAU_ADR_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2819 #define CAU_ADR_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2820 #define CAU_ADR_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2821 #define CAU_ADR_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_ADR_CA_CA8_SHIFT)) & CAU_ADR_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2822
<> 144:ef7eb2e8f9f7 2823 /* The count of CAU_ADR_CA */
<> 144:ef7eb2e8f9f7 2824 #define CAU_ADR_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2825
<> 144:ef7eb2e8f9f7 2826 /*! @name RADR_CASR - Status register - Reverse and Add to Register command */
<> 144:ef7eb2e8f9f7 2827 #define CAU_RADR_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2828 #define CAU_RADR_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2829 #define CAU_RADR_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CASR_IC_SHIFT)) & CAU_RADR_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2830 #define CAU_RADR_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2831 #define CAU_RADR_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2832 #define CAU_RADR_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CASR_DPE_SHIFT)) & CAU_RADR_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2833 #define CAU_RADR_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2834 #define CAU_RADR_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2835 #define CAU_RADR_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CASR_VER_SHIFT)) & CAU_RADR_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2836
<> 144:ef7eb2e8f9f7 2837 /*! @name RADR_CAA - Accumulator register - Reverse and Add to Register command */
<> 144:ef7eb2e8f9f7 2838 #define CAU_RADR_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2839 #define CAU_RADR_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2840 #define CAU_RADR_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CAA_ACC_SHIFT)) & CAU_RADR_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2841
<> 144:ef7eb2e8f9f7 2842 /*! @name RADR_CA - General Purpose Register 0 - Reverse and Add to Register command..General Purpose Register 8 - Reverse and Add to Register command */
<> 144:ef7eb2e8f9f7 2843 #define CAU_RADR_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2844 #define CAU_RADR_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2845 #define CAU_RADR_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA0_SHIFT)) & CAU_RADR_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2846 #define CAU_RADR_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2847 #define CAU_RADR_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2848 #define CAU_RADR_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA1_SHIFT)) & CAU_RADR_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2849 #define CAU_RADR_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2850 #define CAU_RADR_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2851 #define CAU_RADR_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA2_SHIFT)) & CAU_RADR_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2852 #define CAU_RADR_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2853 #define CAU_RADR_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2854 #define CAU_RADR_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA3_SHIFT)) & CAU_RADR_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2855 #define CAU_RADR_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2856 #define CAU_RADR_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2857 #define CAU_RADR_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA4_SHIFT)) & CAU_RADR_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2858 #define CAU_RADR_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2859 #define CAU_RADR_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2860 #define CAU_RADR_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA5_SHIFT)) & CAU_RADR_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2861 #define CAU_RADR_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2862 #define CAU_RADR_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2863 #define CAU_RADR_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA6_SHIFT)) & CAU_RADR_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2864 #define CAU_RADR_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2865 #define CAU_RADR_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2866 #define CAU_RADR_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA7_SHIFT)) & CAU_RADR_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2867 #define CAU_RADR_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2868 #define CAU_RADR_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2869 #define CAU_RADR_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_RADR_CA_CA8_SHIFT)) & CAU_RADR_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2870
<> 144:ef7eb2e8f9f7 2871 /* The count of CAU_RADR_CA */
<> 144:ef7eb2e8f9f7 2872 #define CAU_RADR_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2873
<> 144:ef7eb2e8f9f7 2874 /*! @name XOR_CASR - Status register - Exclusive Or command */
<> 144:ef7eb2e8f9f7 2875 #define CAU_XOR_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2876 #define CAU_XOR_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2877 #define CAU_XOR_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CASR_IC_SHIFT)) & CAU_XOR_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2878 #define CAU_XOR_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2879 #define CAU_XOR_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2880 #define CAU_XOR_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CASR_DPE_SHIFT)) & CAU_XOR_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2881 #define CAU_XOR_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2882 #define CAU_XOR_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2883 #define CAU_XOR_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CASR_VER_SHIFT)) & CAU_XOR_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2884
<> 144:ef7eb2e8f9f7 2885 /*! @name XOR_CAA - Accumulator register - Exclusive Or command */
<> 144:ef7eb2e8f9f7 2886 #define CAU_XOR_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2887 #define CAU_XOR_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2888 #define CAU_XOR_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CAA_ACC_SHIFT)) & CAU_XOR_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2889
<> 144:ef7eb2e8f9f7 2890 /*! @name XOR_CA - General Purpose Register 0 - Exclusive Or command..General Purpose Register 8 - Exclusive Or command */
<> 144:ef7eb2e8f9f7 2891 #define CAU_XOR_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2892 #define CAU_XOR_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2893 #define CAU_XOR_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA0_SHIFT)) & CAU_XOR_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2894 #define CAU_XOR_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2895 #define CAU_XOR_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2896 #define CAU_XOR_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA1_SHIFT)) & CAU_XOR_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2897 #define CAU_XOR_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2898 #define CAU_XOR_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2899 #define CAU_XOR_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA2_SHIFT)) & CAU_XOR_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2900 #define CAU_XOR_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2901 #define CAU_XOR_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2902 #define CAU_XOR_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA3_SHIFT)) & CAU_XOR_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2903 #define CAU_XOR_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2904 #define CAU_XOR_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2905 #define CAU_XOR_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA4_SHIFT)) & CAU_XOR_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2906 #define CAU_XOR_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2907 #define CAU_XOR_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2908 #define CAU_XOR_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA5_SHIFT)) & CAU_XOR_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2909 #define CAU_XOR_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2910 #define CAU_XOR_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2911 #define CAU_XOR_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA6_SHIFT)) & CAU_XOR_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2912 #define CAU_XOR_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2913 #define CAU_XOR_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2914 #define CAU_XOR_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA7_SHIFT)) & CAU_XOR_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2915 #define CAU_XOR_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2916 #define CAU_XOR_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2917 #define CAU_XOR_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_XOR_CA_CA8_SHIFT)) & CAU_XOR_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2918
<> 144:ef7eb2e8f9f7 2919 /* The count of CAU_XOR_CA */
<> 144:ef7eb2e8f9f7 2920 #define CAU_XOR_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2921
<> 144:ef7eb2e8f9f7 2922 /*! @name ROTL_CASR - Status register - Rotate Left command */
<> 144:ef7eb2e8f9f7 2923 #define CAU_ROTL_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2924 #define CAU_ROTL_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2925 #define CAU_ROTL_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CASR_IC_SHIFT)) & CAU_ROTL_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2926 #define CAU_ROTL_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2927 #define CAU_ROTL_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2928 #define CAU_ROTL_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CASR_DPE_SHIFT)) & CAU_ROTL_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2929 #define CAU_ROTL_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2930 #define CAU_ROTL_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2931 #define CAU_ROTL_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CASR_VER_SHIFT)) & CAU_ROTL_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2932
<> 144:ef7eb2e8f9f7 2933 /*! @name ROTL_CAA - Accumulator register - Rotate Left command */
<> 144:ef7eb2e8f9f7 2934 #define CAU_ROTL_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2935 #define CAU_ROTL_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2936 #define CAU_ROTL_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CAA_ACC_SHIFT)) & CAU_ROTL_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2937
<> 144:ef7eb2e8f9f7 2938 /*! @name ROTL_CA - General Purpose Register 0 - Rotate Left command..General Purpose Register 8 - Rotate Left command */
<> 144:ef7eb2e8f9f7 2939 #define CAU_ROTL_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2940 #define CAU_ROTL_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2941 #define CAU_ROTL_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA0_SHIFT)) & CAU_ROTL_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2942 #define CAU_ROTL_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2943 #define CAU_ROTL_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2944 #define CAU_ROTL_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA1_SHIFT)) & CAU_ROTL_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2945 #define CAU_ROTL_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2946 #define CAU_ROTL_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2947 #define CAU_ROTL_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA2_SHIFT)) & CAU_ROTL_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2948 #define CAU_ROTL_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2949 #define CAU_ROTL_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2950 #define CAU_ROTL_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA3_SHIFT)) & CAU_ROTL_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2951 #define CAU_ROTL_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2952 #define CAU_ROTL_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2953 #define CAU_ROTL_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA4_SHIFT)) & CAU_ROTL_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 2954 #define CAU_ROTL_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2955 #define CAU_ROTL_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2956 #define CAU_ROTL_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA5_SHIFT)) & CAU_ROTL_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 2957 #define CAU_ROTL_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2958 #define CAU_ROTL_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2959 #define CAU_ROTL_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA6_SHIFT)) & CAU_ROTL_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 2960 #define CAU_ROTL_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2961 #define CAU_ROTL_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2962 #define CAU_ROTL_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA7_SHIFT)) & CAU_ROTL_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 2963 #define CAU_ROTL_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2964 #define CAU_ROTL_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2965 #define CAU_ROTL_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_ROTL_CA_CA8_SHIFT)) & CAU_ROTL_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 2966
<> 144:ef7eb2e8f9f7 2967 /* The count of CAU_ROTL_CA */
<> 144:ef7eb2e8f9f7 2968 #define CAU_ROTL_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 2969
<> 144:ef7eb2e8f9f7 2970 /*! @name AESC_CASR - Status register - AES Column Operation command */
<> 144:ef7eb2e8f9f7 2971 #define CAU_AESC_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2972 #define CAU_AESC_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2973 #define CAU_AESC_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CASR_IC_SHIFT)) & CAU_AESC_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 2974 #define CAU_AESC_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2975 #define CAU_AESC_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2976 #define CAU_AESC_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CASR_DPE_SHIFT)) & CAU_AESC_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 2977 #define CAU_AESC_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2978 #define CAU_AESC_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2979 #define CAU_AESC_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CASR_VER_SHIFT)) & CAU_AESC_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 2980
<> 144:ef7eb2e8f9f7 2981 /*! @name AESC_CAA - Accumulator register - AES Column Operation command */
<> 144:ef7eb2e8f9f7 2982 #define CAU_AESC_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2983 #define CAU_AESC_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2984 #define CAU_AESC_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CAA_ACC_SHIFT)) & CAU_AESC_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 2985
<> 144:ef7eb2e8f9f7 2986 /*! @name AESC_CA - General Purpose Register 0 - AES Column Operation command..General Purpose Register 8 - AES Column Operation command */
<> 144:ef7eb2e8f9f7 2987 #define CAU_AESC_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2988 #define CAU_AESC_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2989 #define CAU_AESC_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA0_SHIFT)) & CAU_AESC_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 2990 #define CAU_AESC_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2991 #define CAU_AESC_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2992 #define CAU_AESC_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA1_SHIFT)) & CAU_AESC_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 2993 #define CAU_AESC_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2994 #define CAU_AESC_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2995 #define CAU_AESC_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA2_SHIFT)) & CAU_AESC_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 2996 #define CAU_AESC_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2997 #define CAU_AESC_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2998 #define CAU_AESC_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA3_SHIFT)) & CAU_AESC_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 2999 #define CAU_AESC_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3000 #define CAU_AESC_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3001 #define CAU_AESC_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA4_SHIFT)) & CAU_AESC_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 3002 #define CAU_AESC_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3003 #define CAU_AESC_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3004 #define CAU_AESC_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA5_SHIFT)) & CAU_AESC_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 3005 #define CAU_AESC_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3006 #define CAU_AESC_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3007 #define CAU_AESC_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA6_SHIFT)) & CAU_AESC_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 3008 #define CAU_AESC_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3009 #define CAU_AESC_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3010 #define CAU_AESC_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA7_SHIFT)) & CAU_AESC_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 3011 #define CAU_AESC_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3012 #define CAU_AESC_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3013 #define CAU_AESC_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESC_CA_CA8_SHIFT)) & CAU_AESC_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 3014
<> 144:ef7eb2e8f9f7 3015 /* The count of CAU_AESC_CA */
<> 144:ef7eb2e8f9f7 3016 #define CAU_AESC_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 3017
<> 144:ef7eb2e8f9f7 3018 /*! @name AESIC_CASR - Status register - AES Inverse Column Operation command */
<> 144:ef7eb2e8f9f7 3019 #define CAU_AESIC_CASR_IC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3020 #define CAU_AESIC_CASR_IC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3021 #define CAU_AESIC_CASR_IC(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CASR_IC_SHIFT)) & CAU_AESIC_CASR_IC_MASK)
<> 144:ef7eb2e8f9f7 3022 #define CAU_AESIC_CASR_DPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3023 #define CAU_AESIC_CASR_DPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3024 #define CAU_AESIC_CASR_DPE(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CASR_DPE_SHIFT)) & CAU_AESIC_CASR_DPE_MASK)
<> 144:ef7eb2e8f9f7 3025 #define CAU_AESIC_CASR_VER_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 3026 #define CAU_AESIC_CASR_VER_SHIFT (28U)
<> 144:ef7eb2e8f9f7 3027 #define CAU_AESIC_CASR_VER(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CASR_VER_SHIFT)) & CAU_AESIC_CASR_VER_MASK)
<> 144:ef7eb2e8f9f7 3028
<> 144:ef7eb2e8f9f7 3029 /*! @name AESIC_CAA - Accumulator register - AES Inverse Column Operation command */
<> 144:ef7eb2e8f9f7 3030 #define CAU_AESIC_CAA_ACC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3031 #define CAU_AESIC_CAA_ACC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3032 #define CAU_AESIC_CAA_ACC(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CAA_ACC_SHIFT)) & CAU_AESIC_CAA_ACC_MASK)
<> 144:ef7eb2e8f9f7 3033
<> 144:ef7eb2e8f9f7 3034 /*! @name AESIC_CA - General Purpose Register 0 - AES Inverse Column Operation command..General Purpose Register 8 - AES Inverse Column Operation command */
<> 144:ef7eb2e8f9f7 3035 #define CAU_AESIC_CA_CA0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3036 #define CAU_AESIC_CA_CA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3037 #define CAU_AESIC_CA_CA0(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA0_SHIFT)) & CAU_AESIC_CA_CA0_MASK)
<> 144:ef7eb2e8f9f7 3038 #define CAU_AESIC_CA_CA1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3039 #define CAU_AESIC_CA_CA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3040 #define CAU_AESIC_CA_CA1(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA1_SHIFT)) & CAU_AESIC_CA_CA1_MASK)
<> 144:ef7eb2e8f9f7 3041 #define CAU_AESIC_CA_CA2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3042 #define CAU_AESIC_CA_CA2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3043 #define CAU_AESIC_CA_CA2(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA2_SHIFT)) & CAU_AESIC_CA_CA2_MASK)
<> 144:ef7eb2e8f9f7 3044 #define CAU_AESIC_CA_CA3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3045 #define CAU_AESIC_CA_CA3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3046 #define CAU_AESIC_CA_CA3(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA3_SHIFT)) & CAU_AESIC_CA_CA3_MASK)
<> 144:ef7eb2e8f9f7 3047 #define CAU_AESIC_CA_CA4_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3048 #define CAU_AESIC_CA_CA4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3049 #define CAU_AESIC_CA_CA4(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA4_SHIFT)) & CAU_AESIC_CA_CA4_MASK)
<> 144:ef7eb2e8f9f7 3050 #define CAU_AESIC_CA_CA5_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3051 #define CAU_AESIC_CA_CA5_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3052 #define CAU_AESIC_CA_CA5(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA5_SHIFT)) & CAU_AESIC_CA_CA5_MASK)
<> 144:ef7eb2e8f9f7 3053 #define CAU_AESIC_CA_CA6_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3054 #define CAU_AESIC_CA_CA6_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3055 #define CAU_AESIC_CA_CA6(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA6_SHIFT)) & CAU_AESIC_CA_CA6_MASK)
<> 144:ef7eb2e8f9f7 3056 #define CAU_AESIC_CA_CA7_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3057 #define CAU_AESIC_CA_CA7_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3058 #define CAU_AESIC_CA_CA7(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA7_SHIFT)) & CAU_AESIC_CA_CA7_MASK)
<> 144:ef7eb2e8f9f7 3059 #define CAU_AESIC_CA_CA8_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3060 #define CAU_AESIC_CA_CA8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3061 #define CAU_AESIC_CA_CA8(x) (((uint32_t)(((uint32_t)(x)) << CAU_AESIC_CA_CA8_SHIFT)) & CAU_AESIC_CA_CA8_MASK)
<> 144:ef7eb2e8f9f7 3062
<> 144:ef7eb2e8f9f7 3063 /* The count of CAU_AESIC_CA */
<> 144:ef7eb2e8f9f7 3064 #define CAU_AESIC_CA_COUNT (9U)
<> 144:ef7eb2e8f9f7 3065
<> 144:ef7eb2e8f9f7 3066
<> 144:ef7eb2e8f9f7 3067 /*!
<> 144:ef7eb2e8f9f7 3068 * @}
<> 144:ef7eb2e8f9f7 3069 */ /* end of group CAU_Register_Masks */
<> 144:ef7eb2e8f9f7 3070
<> 144:ef7eb2e8f9f7 3071
<> 144:ef7eb2e8f9f7 3072 /* CAU - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3073 /** Peripheral CAU base address */
<> 144:ef7eb2e8f9f7 3074 #define CAU_BASE (0xE0081000u)
<> 144:ef7eb2e8f9f7 3075 /** Peripheral CAU base pointer */
<> 144:ef7eb2e8f9f7 3076 #define CAU ((CAU_Type *)CAU_BASE)
<> 144:ef7eb2e8f9f7 3077 /** Array initializer of CAU peripheral base addresses */
<> 144:ef7eb2e8f9f7 3078 #define CAU_BASE_ADDRS { CAU_BASE }
<> 144:ef7eb2e8f9f7 3079 /** Array initializer of CAU peripheral base pointers */
<> 144:ef7eb2e8f9f7 3080 #define CAU_BASE_PTRS { CAU }
<> 144:ef7eb2e8f9f7 3081
<> 144:ef7eb2e8f9f7 3082 /*!
<> 144:ef7eb2e8f9f7 3083 * @}
<> 144:ef7eb2e8f9f7 3084 */ /* end of group CAU_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3085
<> 144:ef7eb2e8f9f7 3086
<> 144:ef7eb2e8f9f7 3087 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3088 -- CMP Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3089 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3090
<> 144:ef7eb2e8f9f7 3091 /*!
<> 144:ef7eb2e8f9f7 3092 * @addtogroup CMP_Peripheral_Access_Layer CMP Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3093 * @{
<> 144:ef7eb2e8f9f7 3094 */
<> 144:ef7eb2e8f9f7 3095
<> 144:ef7eb2e8f9f7 3096 /** CMP - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3097 typedef struct {
<> 144:ef7eb2e8f9f7 3098 __IO uint8_t CR0; /**< CMP Control Register 0, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3099 __IO uint8_t CR1; /**< CMP Control Register 1, offset: 0x1 */
<> 144:ef7eb2e8f9f7 3100 __IO uint8_t FPR; /**< CMP Filter Period Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 3101 __IO uint8_t SCR; /**< CMP Status and Control Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 3102 __IO uint8_t DACCR; /**< DAC Control Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3103 __IO uint8_t MUXCR; /**< MUX Control Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 3104 } CMP_Type;
<> 144:ef7eb2e8f9f7 3105
<> 144:ef7eb2e8f9f7 3106 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3107 -- CMP Register Masks
<> 144:ef7eb2e8f9f7 3108 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3109
<> 144:ef7eb2e8f9f7 3110 /*!
<> 144:ef7eb2e8f9f7 3111 * @addtogroup CMP_Register_Masks CMP Register Masks
<> 144:ef7eb2e8f9f7 3112 * @{
<> 144:ef7eb2e8f9f7 3113 */
<> 144:ef7eb2e8f9f7 3114
<> 144:ef7eb2e8f9f7 3115 /*! @name CR0 - CMP Control Register 0 */
<> 144:ef7eb2e8f9f7 3116 #define CMP_CR0_HYSTCTR_MASK (0x3U)
<> 144:ef7eb2e8f9f7 3117 #define CMP_CR0_HYSTCTR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3118 #define CMP_CR0_HYSTCTR(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR0_HYSTCTR_SHIFT)) & CMP_CR0_HYSTCTR_MASK)
<> 144:ef7eb2e8f9f7 3119 #define CMP_CR0_FILTER_CNT_MASK (0x70U)
<> 144:ef7eb2e8f9f7 3120 #define CMP_CR0_FILTER_CNT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3121 #define CMP_CR0_FILTER_CNT(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR0_FILTER_CNT_SHIFT)) & CMP_CR0_FILTER_CNT_MASK)
<> 144:ef7eb2e8f9f7 3122
<> 144:ef7eb2e8f9f7 3123 /*! @name CR1 - CMP Control Register 1 */
<> 144:ef7eb2e8f9f7 3124 #define CMP_CR1_EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3125 #define CMP_CR1_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3126 #define CMP_CR1_EN(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_EN_SHIFT)) & CMP_CR1_EN_MASK)
<> 144:ef7eb2e8f9f7 3127 #define CMP_CR1_OPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3128 #define CMP_CR1_OPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3129 #define CMP_CR1_OPE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_OPE_SHIFT)) & CMP_CR1_OPE_MASK)
<> 144:ef7eb2e8f9f7 3130 #define CMP_CR1_COS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3131 #define CMP_CR1_COS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3132 #define CMP_CR1_COS(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_COS_SHIFT)) & CMP_CR1_COS_MASK)
<> 144:ef7eb2e8f9f7 3133 #define CMP_CR1_INV_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3134 #define CMP_CR1_INV_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3135 #define CMP_CR1_INV(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_INV_SHIFT)) & CMP_CR1_INV_MASK)
<> 144:ef7eb2e8f9f7 3136 #define CMP_CR1_PMODE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3137 #define CMP_CR1_PMODE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3138 #define CMP_CR1_PMODE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_PMODE_SHIFT)) & CMP_CR1_PMODE_MASK)
<> 144:ef7eb2e8f9f7 3139 #define CMP_CR1_WE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3140 #define CMP_CR1_WE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3141 #define CMP_CR1_WE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_WE_SHIFT)) & CMP_CR1_WE_MASK)
<> 144:ef7eb2e8f9f7 3142 #define CMP_CR1_SE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3143 #define CMP_CR1_SE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3144 #define CMP_CR1_SE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_SE_SHIFT)) & CMP_CR1_SE_MASK)
<> 144:ef7eb2e8f9f7 3145
<> 144:ef7eb2e8f9f7 3146 /*! @name FPR - CMP Filter Period Register */
<> 144:ef7eb2e8f9f7 3147 #define CMP_FPR_FILT_PER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3148 #define CMP_FPR_FILT_PER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3149 #define CMP_FPR_FILT_PER(x) (((uint8_t)(((uint8_t)(x)) << CMP_FPR_FILT_PER_SHIFT)) & CMP_FPR_FILT_PER_MASK)
<> 144:ef7eb2e8f9f7 3150
<> 144:ef7eb2e8f9f7 3151 /*! @name SCR - CMP Status and Control Register */
<> 144:ef7eb2e8f9f7 3152 #define CMP_SCR_COUT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3153 #define CMP_SCR_COUT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3154 #define CMP_SCR_COUT(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_COUT_SHIFT)) & CMP_SCR_COUT_MASK)
<> 144:ef7eb2e8f9f7 3155 #define CMP_SCR_CFF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3156 #define CMP_SCR_CFF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3157 #define CMP_SCR_CFF(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_CFF_SHIFT)) & CMP_SCR_CFF_MASK)
<> 144:ef7eb2e8f9f7 3158 #define CMP_SCR_CFR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3159 #define CMP_SCR_CFR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3160 #define CMP_SCR_CFR(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_CFR_SHIFT)) & CMP_SCR_CFR_MASK)
<> 144:ef7eb2e8f9f7 3161 #define CMP_SCR_IEF_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3162 #define CMP_SCR_IEF_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3163 #define CMP_SCR_IEF(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_IEF_SHIFT)) & CMP_SCR_IEF_MASK)
<> 144:ef7eb2e8f9f7 3164 #define CMP_SCR_IER_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3165 #define CMP_SCR_IER_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3166 #define CMP_SCR_IER(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_IER_SHIFT)) & CMP_SCR_IER_MASK)
<> 144:ef7eb2e8f9f7 3167 #define CMP_SCR_DMAEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3168 #define CMP_SCR_DMAEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3169 #define CMP_SCR_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_DMAEN_SHIFT)) & CMP_SCR_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 3170
<> 144:ef7eb2e8f9f7 3171 /*! @name DACCR - DAC Control Register */
<> 144:ef7eb2e8f9f7 3172 #define CMP_DACCR_VOSEL_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 3173 #define CMP_DACCR_VOSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3174 #define CMP_DACCR_VOSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_VOSEL_SHIFT)) & CMP_DACCR_VOSEL_MASK)
<> 144:ef7eb2e8f9f7 3175 #define CMP_DACCR_VRSEL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3176 #define CMP_DACCR_VRSEL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3177 #define CMP_DACCR_VRSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_VRSEL_SHIFT)) & CMP_DACCR_VRSEL_MASK)
<> 144:ef7eb2e8f9f7 3178 #define CMP_DACCR_DACEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3179 #define CMP_DACCR_DACEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3180 #define CMP_DACCR_DACEN(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_DACEN_SHIFT)) & CMP_DACCR_DACEN_MASK)
<> 144:ef7eb2e8f9f7 3181
<> 144:ef7eb2e8f9f7 3182 /*! @name MUXCR - MUX Control Register */
<> 144:ef7eb2e8f9f7 3183 #define CMP_MUXCR_MSEL_MASK (0x7U)
<> 144:ef7eb2e8f9f7 3184 #define CMP_MUXCR_MSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3185 #define CMP_MUXCR_MSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_MUXCR_MSEL_SHIFT)) & CMP_MUXCR_MSEL_MASK)
<> 144:ef7eb2e8f9f7 3186 #define CMP_MUXCR_PSEL_MASK (0x38U)
<> 144:ef7eb2e8f9f7 3187 #define CMP_MUXCR_PSEL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3188 #define CMP_MUXCR_PSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_MUXCR_PSEL_SHIFT)) & CMP_MUXCR_PSEL_MASK)
<> 144:ef7eb2e8f9f7 3189 #define CMP_MUXCR_PSTM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3190 #define CMP_MUXCR_PSTM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3191 #define CMP_MUXCR_PSTM(x) (((uint8_t)(((uint8_t)(x)) << CMP_MUXCR_PSTM_SHIFT)) & CMP_MUXCR_PSTM_MASK)
<> 144:ef7eb2e8f9f7 3192
<> 144:ef7eb2e8f9f7 3193
<> 144:ef7eb2e8f9f7 3194 /*!
<> 144:ef7eb2e8f9f7 3195 * @}
<> 144:ef7eb2e8f9f7 3196 */ /* end of group CMP_Register_Masks */
<> 144:ef7eb2e8f9f7 3197
<> 144:ef7eb2e8f9f7 3198
<> 144:ef7eb2e8f9f7 3199 /* CMP - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3200 /** Peripheral CMP0 base address */
<> 144:ef7eb2e8f9f7 3201 #define CMP0_BASE (0x40073000u)
<> 144:ef7eb2e8f9f7 3202 /** Peripheral CMP0 base pointer */
<> 144:ef7eb2e8f9f7 3203 #define CMP0 ((CMP_Type *)CMP0_BASE)
<> 144:ef7eb2e8f9f7 3204 /** Peripheral CMP1 base address */
<> 144:ef7eb2e8f9f7 3205 #define CMP1_BASE (0x40073008u)
<> 144:ef7eb2e8f9f7 3206 /** Peripheral CMP1 base pointer */
<> 144:ef7eb2e8f9f7 3207 #define CMP1 ((CMP_Type *)CMP1_BASE)
<> 144:ef7eb2e8f9f7 3208 /** Peripheral CMP2 base address */
<> 144:ef7eb2e8f9f7 3209 #define CMP2_BASE (0x40073010u)
<> 144:ef7eb2e8f9f7 3210 /** Peripheral CMP2 base pointer */
<> 144:ef7eb2e8f9f7 3211 #define CMP2 ((CMP_Type *)CMP2_BASE)
<> 144:ef7eb2e8f9f7 3212 /** Array initializer of CMP peripheral base addresses */
<> 144:ef7eb2e8f9f7 3213 #define CMP_BASE_ADDRS { CMP0_BASE, CMP1_BASE, CMP2_BASE }
<> 144:ef7eb2e8f9f7 3214 /** Array initializer of CMP peripheral base pointers */
<> 144:ef7eb2e8f9f7 3215 #define CMP_BASE_PTRS { CMP0, CMP1, CMP2 }
<> 144:ef7eb2e8f9f7 3216 /** Interrupt vectors for the CMP peripheral type */
<> 144:ef7eb2e8f9f7 3217 #define CMP_IRQS { CMP0_IRQn, CMP1_IRQn, CMP2_IRQn }
<> 144:ef7eb2e8f9f7 3218
<> 144:ef7eb2e8f9f7 3219 /*!
<> 144:ef7eb2e8f9f7 3220 * @}
<> 144:ef7eb2e8f9f7 3221 */ /* end of group CMP_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3222
<> 144:ef7eb2e8f9f7 3223
<> 144:ef7eb2e8f9f7 3224 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3225 -- CMT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3226 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3227
<> 144:ef7eb2e8f9f7 3228 /*!
<> 144:ef7eb2e8f9f7 3229 * @addtogroup CMT_Peripheral_Access_Layer CMT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3230 * @{
<> 144:ef7eb2e8f9f7 3231 */
<> 144:ef7eb2e8f9f7 3232
<> 144:ef7eb2e8f9f7 3233 /** CMT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3234 typedef struct {
<> 144:ef7eb2e8f9f7 3235 __IO uint8_t CGH1; /**< CMT Carrier Generator High Data Register 1, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3236 __IO uint8_t CGL1; /**< CMT Carrier Generator Low Data Register 1, offset: 0x1 */
<> 144:ef7eb2e8f9f7 3237 __IO uint8_t CGH2; /**< CMT Carrier Generator High Data Register 2, offset: 0x2 */
<> 144:ef7eb2e8f9f7 3238 __IO uint8_t CGL2; /**< CMT Carrier Generator Low Data Register 2, offset: 0x3 */
<> 144:ef7eb2e8f9f7 3239 __IO uint8_t OC; /**< CMT Output Control Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3240 __IO uint8_t MSC; /**< CMT Modulator Status and Control Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 3241 __IO uint8_t CMD1; /**< CMT Modulator Data Register Mark High, offset: 0x6 */
<> 144:ef7eb2e8f9f7 3242 __IO uint8_t CMD2; /**< CMT Modulator Data Register Mark Low, offset: 0x7 */
<> 144:ef7eb2e8f9f7 3243 __IO uint8_t CMD3; /**< CMT Modulator Data Register Space High, offset: 0x8 */
<> 144:ef7eb2e8f9f7 3244 __IO uint8_t CMD4; /**< CMT Modulator Data Register Space Low, offset: 0x9 */
<> 144:ef7eb2e8f9f7 3245 __IO uint8_t PPS; /**< CMT Primary Prescaler Register, offset: 0xA */
<> 144:ef7eb2e8f9f7 3246 __IO uint8_t DMA; /**< CMT Direct Memory Access Register, offset: 0xB */
<> 144:ef7eb2e8f9f7 3247 } CMT_Type;
<> 144:ef7eb2e8f9f7 3248
<> 144:ef7eb2e8f9f7 3249 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3250 -- CMT Register Masks
<> 144:ef7eb2e8f9f7 3251 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3252
<> 144:ef7eb2e8f9f7 3253 /*!
<> 144:ef7eb2e8f9f7 3254 * @addtogroup CMT_Register_Masks CMT Register Masks
<> 144:ef7eb2e8f9f7 3255 * @{
<> 144:ef7eb2e8f9f7 3256 */
<> 144:ef7eb2e8f9f7 3257
<> 144:ef7eb2e8f9f7 3258 /*! @name CGH1 - CMT Carrier Generator High Data Register 1 */
<> 144:ef7eb2e8f9f7 3259 #define CMT_CGH1_PH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3260 #define CMT_CGH1_PH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3261 #define CMT_CGH1_PH(x) (((uint8_t)(((uint8_t)(x)) << CMT_CGH1_PH_SHIFT)) & CMT_CGH1_PH_MASK)
<> 144:ef7eb2e8f9f7 3262
<> 144:ef7eb2e8f9f7 3263 /*! @name CGL1 - CMT Carrier Generator Low Data Register 1 */
<> 144:ef7eb2e8f9f7 3264 #define CMT_CGL1_PL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3265 #define CMT_CGL1_PL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3266 #define CMT_CGL1_PL(x) (((uint8_t)(((uint8_t)(x)) << CMT_CGL1_PL_SHIFT)) & CMT_CGL1_PL_MASK)
<> 144:ef7eb2e8f9f7 3267
<> 144:ef7eb2e8f9f7 3268 /*! @name CGH2 - CMT Carrier Generator High Data Register 2 */
<> 144:ef7eb2e8f9f7 3269 #define CMT_CGH2_SH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3270 #define CMT_CGH2_SH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3271 #define CMT_CGH2_SH(x) (((uint8_t)(((uint8_t)(x)) << CMT_CGH2_SH_SHIFT)) & CMT_CGH2_SH_MASK)
<> 144:ef7eb2e8f9f7 3272
<> 144:ef7eb2e8f9f7 3273 /*! @name CGL2 - CMT Carrier Generator Low Data Register 2 */
<> 144:ef7eb2e8f9f7 3274 #define CMT_CGL2_SL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3275 #define CMT_CGL2_SL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3276 #define CMT_CGL2_SL(x) (((uint8_t)(((uint8_t)(x)) << CMT_CGL2_SL_SHIFT)) & CMT_CGL2_SL_MASK)
<> 144:ef7eb2e8f9f7 3277
<> 144:ef7eb2e8f9f7 3278 /*! @name OC - CMT Output Control Register */
<> 144:ef7eb2e8f9f7 3279 #define CMT_OC_IROPEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3280 #define CMT_OC_IROPEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3281 #define CMT_OC_IROPEN(x) (((uint8_t)(((uint8_t)(x)) << CMT_OC_IROPEN_SHIFT)) & CMT_OC_IROPEN_MASK)
<> 144:ef7eb2e8f9f7 3282 #define CMT_OC_CMTPOL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3283 #define CMT_OC_CMTPOL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3284 #define CMT_OC_CMTPOL(x) (((uint8_t)(((uint8_t)(x)) << CMT_OC_CMTPOL_SHIFT)) & CMT_OC_CMTPOL_MASK)
<> 144:ef7eb2e8f9f7 3285 #define CMT_OC_IROL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3286 #define CMT_OC_IROL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3287 #define CMT_OC_IROL(x) (((uint8_t)(((uint8_t)(x)) << CMT_OC_IROL_SHIFT)) & CMT_OC_IROL_MASK)
<> 144:ef7eb2e8f9f7 3288
<> 144:ef7eb2e8f9f7 3289 /*! @name MSC - CMT Modulator Status and Control Register */
<> 144:ef7eb2e8f9f7 3290 #define CMT_MSC_MCGEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3291 #define CMT_MSC_MCGEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3292 #define CMT_MSC_MCGEN(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_MCGEN_SHIFT)) & CMT_MSC_MCGEN_MASK)
<> 144:ef7eb2e8f9f7 3293 #define CMT_MSC_EOCIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3294 #define CMT_MSC_EOCIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3295 #define CMT_MSC_EOCIE(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_EOCIE_SHIFT)) & CMT_MSC_EOCIE_MASK)
<> 144:ef7eb2e8f9f7 3296 #define CMT_MSC_FSK_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3297 #define CMT_MSC_FSK_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3298 #define CMT_MSC_FSK(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_FSK_SHIFT)) & CMT_MSC_FSK_MASK)
<> 144:ef7eb2e8f9f7 3299 #define CMT_MSC_BASE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3300 #define CMT_MSC_BASE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3301 #define CMT_MSC_BASE(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_BASE_SHIFT)) & CMT_MSC_BASE_MASK)
<> 144:ef7eb2e8f9f7 3302 #define CMT_MSC_EXSPC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3303 #define CMT_MSC_EXSPC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3304 #define CMT_MSC_EXSPC(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_EXSPC_SHIFT)) & CMT_MSC_EXSPC_MASK)
<> 144:ef7eb2e8f9f7 3305 #define CMT_MSC_CMTDIV_MASK (0x60U)
<> 144:ef7eb2e8f9f7 3306 #define CMT_MSC_CMTDIV_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3307 #define CMT_MSC_CMTDIV(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_CMTDIV_SHIFT)) & CMT_MSC_CMTDIV_MASK)
<> 144:ef7eb2e8f9f7 3308 #define CMT_MSC_EOCF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3309 #define CMT_MSC_EOCF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3310 #define CMT_MSC_EOCF(x) (((uint8_t)(((uint8_t)(x)) << CMT_MSC_EOCF_SHIFT)) & CMT_MSC_EOCF_MASK)
<> 144:ef7eb2e8f9f7 3311
<> 144:ef7eb2e8f9f7 3312 /*! @name CMD1 - CMT Modulator Data Register Mark High */
<> 144:ef7eb2e8f9f7 3313 #define CMT_CMD1_MB_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3314 #define CMT_CMD1_MB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3315 #define CMT_CMD1_MB(x) (((uint8_t)(((uint8_t)(x)) << CMT_CMD1_MB_SHIFT)) & CMT_CMD1_MB_MASK)
<> 144:ef7eb2e8f9f7 3316
<> 144:ef7eb2e8f9f7 3317 /*! @name CMD2 - CMT Modulator Data Register Mark Low */
<> 144:ef7eb2e8f9f7 3318 #define CMT_CMD2_MB_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3319 #define CMT_CMD2_MB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3320 #define CMT_CMD2_MB(x) (((uint8_t)(((uint8_t)(x)) << CMT_CMD2_MB_SHIFT)) & CMT_CMD2_MB_MASK)
<> 144:ef7eb2e8f9f7 3321
<> 144:ef7eb2e8f9f7 3322 /*! @name CMD3 - CMT Modulator Data Register Space High */
<> 144:ef7eb2e8f9f7 3323 #define CMT_CMD3_SB_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3324 #define CMT_CMD3_SB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3325 #define CMT_CMD3_SB(x) (((uint8_t)(((uint8_t)(x)) << CMT_CMD3_SB_SHIFT)) & CMT_CMD3_SB_MASK)
<> 144:ef7eb2e8f9f7 3326
<> 144:ef7eb2e8f9f7 3327 /*! @name CMD4 - CMT Modulator Data Register Space Low */
<> 144:ef7eb2e8f9f7 3328 #define CMT_CMD4_SB_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3329 #define CMT_CMD4_SB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3330 #define CMT_CMD4_SB(x) (((uint8_t)(((uint8_t)(x)) << CMT_CMD4_SB_SHIFT)) & CMT_CMD4_SB_MASK)
<> 144:ef7eb2e8f9f7 3331
<> 144:ef7eb2e8f9f7 3332 /*! @name PPS - CMT Primary Prescaler Register */
<> 144:ef7eb2e8f9f7 3333 #define CMT_PPS_PPSDIV_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3334 #define CMT_PPS_PPSDIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3335 #define CMT_PPS_PPSDIV(x) (((uint8_t)(((uint8_t)(x)) << CMT_PPS_PPSDIV_SHIFT)) & CMT_PPS_PPSDIV_MASK)
<> 144:ef7eb2e8f9f7 3336
<> 144:ef7eb2e8f9f7 3337 /*! @name DMA - CMT Direct Memory Access Register */
<> 144:ef7eb2e8f9f7 3338 #define CMT_DMA_DMA_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3339 #define CMT_DMA_DMA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3340 #define CMT_DMA_DMA(x) (((uint8_t)(((uint8_t)(x)) << CMT_DMA_DMA_SHIFT)) & CMT_DMA_DMA_MASK)
<> 144:ef7eb2e8f9f7 3341
<> 144:ef7eb2e8f9f7 3342
<> 144:ef7eb2e8f9f7 3343 /*!
<> 144:ef7eb2e8f9f7 3344 * @}
<> 144:ef7eb2e8f9f7 3345 */ /* end of group CMT_Register_Masks */
<> 144:ef7eb2e8f9f7 3346
<> 144:ef7eb2e8f9f7 3347
<> 144:ef7eb2e8f9f7 3348 /* CMT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3349 /** Peripheral CMT base address */
<> 144:ef7eb2e8f9f7 3350 #define CMT_BASE (0x40062000u)
<> 144:ef7eb2e8f9f7 3351 /** Peripheral CMT base pointer */
<> 144:ef7eb2e8f9f7 3352 #define CMT ((CMT_Type *)CMT_BASE)
<> 144:ef7eb2e8f9f7 3353 /** Array initializer of CMT peripheral base addresses */
<> 144:ef7eb2e8f9f7 3354 #define CMT_BASE_ADDRS { CMT_BASE }
<> 144:ef7eb2e8f9f7 3355 /** Array initializer of CMT peripheral base pointers */
<> 144:ef7eb2e8f9f7 3356 #define CMT_BASE_PTRS { CMT }
<> 144:ef7eb2e8f9f7 3357 /** Interrupt vectors for the CMT peripheral type */
<> 144:ef7eb2e8f9f7 3358 #define CMT_IRQS { CMT_IRQn }
<> 144:ef7eb2e8f9f7 3359
<> 144:ef7eb2e8f9f7 3360 /*!
<> 144:ef7eb2e8f9f7 3361 * @}
<> 144:ef7eb2e8f9f7 3362 */ /* end of group CMT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3363
<> 144:ef7eb2e8f9f7 3364
<> 144:ef7eb2e8f9f7 3365 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3366 -- CRC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3367 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3368
<> 144:ef7eb2e8f9f7 3369 /*!
<> 144:ef7eb2e8f9f7 3370 * @addtogroup CRC_Peripheral_Access_Layer CRC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3371 * @{
<> 144:ef7eb2e8f9f7 3372 */
<> 144:ef7eb2e8f9f7 3373
<> 144:ef7eb2e8f9f7 3374 /** CRC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3375 typedef struct {
<> 144:ef7eb2e8f9f7 3376 union { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 3377 struct { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 3378 __IO uint16_t DATAL; /**< CRC_DATAL register., offset: 0x0 */
<> 144:ef7eb2e8f9f7 3379 __IO uint16_t DATAH; /**< CRC_DATAH register., offset: 0x2 */
<> 144:ef7eb2e8f9f7 3380 } ACCESS16BIT;
<> 144:ef7eb2e8f9f7 3381 __IO uint32_t DATA; /**< CRC Data register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3382 struct { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 3383 __IO uint8_t DATALL; /**< CRC_DATALL register., offset: 0x0 */
<> 144:ef7eb2e8f9f7 3384 __IO uint8_t DATALU; /**< CRC_DATALU register., offset: 0x1 */
<> 144:ef7eb2e8f9f7 3385 __IO uint8_t DATAHL; /**< CRC_DATAHL register., offset: 0x2 */
<> 144:ef7eb2e8f9f7 3386 __IO uint8_t DATAHU; /**< CRC_DATAHU register., offset: 0x3 */
<> 144:ef7eb2e8f9f7 3387 } ACCESS8BIT;
<> 144:ef7eb2e8f9f7 3388 };
<> 144:ef7eb2e8f9f7 3389 union { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 3390 struct { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 3391 __IO uint16_t GPOLYL; /**< CRC_GPOLYL register., offset: 0x4 */
<> 144:ef7eb2e8f9f7 3392 __IO uint16_t GPOLYH; /**< CRC_GPOLYH register., offset: 0x6 */
<> 144:ef7eb2e8f9f7 3393 } GPOLY_ACCESS16BIT;
<> 144:ef7eb2e8f9f7 3394 __IO uint32_t GPOLY; /**< CRC Polynomial register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3395 struct { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 3396 __IO uint8_t GPOLYLL; /**< CRC_GPOLYLL register., offset: 0x4 */
<> 144:ef7eb2e8f9f7 3397 __IO uint8_t GPOLYLU; /**< CRC_GPOLYLU register., offset: 0x5 */
<> 144:ef7eb2e8f9f7 3398 __IO uint8_t GPOLYHL; /**< CRC_GPOLYHL register., offset: 0x6 */
<> 144:ef7eb2e8f9f7 3399 __IO uint8_t GPOLYHU; /**< CRC_GPOLYHU register., offset: 0x7 */
<> 144:ef7eb2e8f9f7 3400 } GPOLY_ACCESS8BIT;
<> 144:ef7eb2e8f9f7 3401 };
<> 144:ef7eb2e8f9f7 3402 union { /* offset: 0x8 */
<> 144:ef7eb2e8f9f7 3403 __IO uint32_t CTRL; /**< CRC Control register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 3404 struct { /* offset: 0x8 */
<> 144:ef7eb2e8f9f7 3405 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 3406 __IO uint8_t CTRLHU; /**< CRC_CTRLHU register., offset: 0xB */
<> 144:ef7eb2e8f9f7 3407 } CTRL_ACCESS8BIT;
<> 144:ef7eb2e8f9f7 3408 };
<> 144:ef7eb2e8f9f7 3409 } CRC_Type;
<> 144:ef7eb2e8f9f7 3410
<> 144:ef7eb2e8f9f7 3411 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3412 -- CRC Register Masks
<> 144:ef7eb2e8f9f7 3413 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3414
<> 144:ef7eb2e8f9f7 3415 /*!
<> 144:ef7eb2e8f9f7 3416 * @addtogroup CRC_Register_Masks CRC Register Masks
<> 144:ef7eb2e8f9f7 3417 * @{
<> 144:ef7eb2e8f9f7 3418 */
<> 144:ef7eb2e8f9f7 3419
<> 144:ef7eb2e8f9f7 3420 /*! @name DATAL - CRC_DATAL register. */
<> 144:ef7eb2e8f9f7 3421 #define CRC_DATAL_DATAL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 3422 #define CRC_DATAL_DATAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3423 #define CRC_DATAL_DATAL(x) (((uint16_t)(((uint16_t)(x)) << CRC_DATAL_DATAL_SHIFT)) & CRC_DATAL_DATAL_MASK)
<> 144:ef7eb2e8f9f7 3424
<> 144:ef7eb2e8f9f7 3425 /*! @name DATAH - CRC_DATAH register. */
<> 144:ef7eb2e8f9f7 3426 #define CRC_DATAH_DATAH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 3427 #define CRC_DATAH_DATAH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3428 #define CRC_DATAH_DATAH(x) (((uint16_t)(((uint16_t)(x)) << CRC_DATAH_DATAH_SHIFT)) & CRC_DATAH_DATAH_MASK)
<> 144:ef7eb2e8f9f7 3429
<> 144:ef7eb2e8f9f7 3430 /*! @name DATA - CRC Data register */
<> 144:ef7eb2e8f9f7 3431 #define CRC_DATA_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3432 #define CRC_DATA_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3433 #define CRC_DATA_LL(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_LL_SHIFT)) & CRC_DATA_LL_MASK)
<> 144:ef7eb2e8f9f7 3434 #define CRC_DATA_LU_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 3435 #define CRC_DATA_LU_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3436 #define CRC_DATA_LU(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_LU_SHIFT)) & CRC_DATA_LU_MASK)
<> 144:ef7eb2e8f9f7 3437 #define CRC_DATA_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 3438 #define CRC_DATA_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3439 #define CRC_DATA_HL(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_HL_SHIFT)) & CRC_DATA_HL_MASK)
<> 144:ef7eb2e8f9f7 3440 #define CRC_DATA_HU_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 3441 #define CRC_DATA_HU_SHIFT (24U)
<> 144:ef7eb2e8f9f7 3442 #define CRC_DATA_HU(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_HU_SHIFT)) & CRC_DATA_HU_MASK)
<> 144:ef7eb2e8f9f7 3443
<> 144:ef7eb2e8f9f7 3444 /*! @name DATALL - CRC_DATALL register. */
<> 144:ef7eb2e8f9f7 3445 #define CRC_DATALL_DATALL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3446 #define CRC_DATALL_DATALL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3447 #define CRC_DATALL_DATALL(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATALL_DATALL_SHIFT)) & CRC_DATALL_DATALL_MASK)
<> 144:ef7eb2e8f9f7 3448
<> 144:ef7eb2e8f9f7 3449 /*! @name DATALU - CRC_DATALU register. */
<> 144:ef7eb2e8f9f7 3450 #define CRC_DATALU_DATALU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3451 #define CRC_DATALU_DATALU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3452 #define CRC_DATALU_DATALU(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATALU_DATALU_SHIFT)) & CRC_DATALU_DATALU_MASK)
<> 144:ef7eb2e8f9f7 3453
<> 144:ef7eb2e8f9f7 3454 /*! @name DATAHL - CRC_DATAHL register. */
<> 144:ef7eb2e8f9f7 3455 #define CRC_DATAHL_DATAHL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3456 #define CRC_DATAHL_DATAHL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3457 #define CRC_DATAHL_DATAHL(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATAHL_DATAHL_SHIFT)) & CRC_DATAHL_DATAHL_MASK)
<> 144:ef7eb2e8f9f7 3458
<> 144:ef7eb2e8f9f7 3459 /*! @name DATAHU - CRC_DATAHU register. */
<> 144:ef7eb2e8f9f7 3460 #define CRC_DATAHU_DATAHU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3461 #define CRC_DATAHU_DATAHU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3462 #define CRC_DATAHU_DATAHU(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATAHU_DATAHU_SHIFT)) & CRC_DATAHU_DATAHU_MASK)
<> 144:ef7eb2e8f9f7 3463
<> 144:ef7eb2e8f9f7 3464 /*! @name GPOLYL - CRC_GPOLYL register. */
<> 144:ef7eb2e8f9f7 3465 #define CRC_GPOLYL_GPOLYL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 3466 #define CRC_GPOLYL_GPOLYL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3467 #define CRC_GPOLYL_GPOLYL(x) (((uint16_t)(((uint16_t)(x)) << CRC_GPOLYL_GPOLYL_SHIFT)) & CRC_GPOLYL_GPOLYL_MASK)
<> 144:ef7eb2e8f9f7 3468
<> 144:ef7eb2e8f9f7 3469 /*! @name GPOLYH - CRC_GPOLYH register. */
<> 144:ef7eb2e8f9f7 3470 #define CRC_GPOLYH_GPOLYH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 3471 #define CRC_GPOLYH_GPOLYH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3472 #define CRC_GPOLYH_GPOLYH(x) (((uint16_t)(((uint16_t)(x)) << CRC_GPOLYH_GPOLYH_SHIFT)) & CRC_GPOLYH_GPOLYH_MASK)
<> 144:ef7eb2e8f9f7 3473
<> 144:ef7eb2e8f9f7 3474 /*! @name GPOLY - CRC Polynomial register */
<> 144:ef7eb2e8f9f7 3475 #define CRC_GPOLY_LOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 3476 #define CRC_GPOLY_LOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3477 #define CRC_GPOLY_LOW(x) (((uint32_t)(((uint32_t)(x)) << CRC_GPOLY_LOW_SHIFT)) & CRC_GPOLY_LOW_MASK)
<> 144:ef7eb2e8f9f7 3478 #define CRC_GPOLY_HIGH_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 3479 #define CRC_GPOLY_HIGH_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3480 #define CRC_GPOLY_HIGH(x) (((uint32_t)(((uint32_t)(x)) << CRC_GPOLY_HIGH_SHIFT)) & CRC_GPOLY_HIGH_MASK)
<> 144:ef7eb2e8f9f7 3481
<> 144:ef7eb2e8f9f7 3482 /*! @name GPOLYLL - CRC_GPOLYLL register. */
<> 144:ef7eb2e8f9f7 3483 #define CRC_GPOLYLL_GPOLYLL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3484 #define CRC_GPOLYLL_GPOLYLL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3485 #define CRC_GPOLYLL_GPOLYLL(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYLL_GPOLYLL_SHIFT)) & CRC_GPOLYLL_GPOLYLL_MASK)
<> 144:ef7eb2e8f9f7 3486
<> 144:ef7eb2e8f9f7 3487 /*! @name GPOLYLU - CRC_GPOLYLU register. */
<> 144:ef7eb2e8f9f7 3488 #define CRC_GPOLYLU_GPOLYLU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3489 #define CRC_GPOLYLU_GPOLYLU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3490 #define CRC_GPOLYLU_GPOLYLU(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYLU_GPOLYLU_SHIFT)) & CRC_GPOLYLU_GPOLYLU_MASK)
<> 144:ef7eb2e8f9f7 3491
<> 144:ef7eb2e8f9f7 3492 /*! @name GPOLYHL - CRC_GPOLYHL register. */
<> 144:ef7eb2e8f9f7 3493 #define CRC_GPOLYHL_GPOLYHL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3494 #define CRC_GPOLYHL_GPOLYHL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3495 #define CRC_GPOLYHL_GPOLYHL(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYHL_GPOLYHL_SHIFT)) & CRC_GPOLYHL_GPOLYHL_MASK)
<> 144:ef7eb2e8f9f7 3496
<> 144:ef7eb2e8f9f7 3497 /*! @name GPOLYHU - CRC_GPOLYHU register. */
<> 144:ef7eb2e8f9f7 3498 #define CRC_GPOLYHU_GPOLYHU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3499 #define CRC_GPOLYHU_GPOLYHU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3500 #define CRC_GPOLYHU_GPOLYHU(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYHU_GPOLYHU_SHIFT)) & CRC_GPOLYHU_GPOLYHU_MASK)
<> 144:ef7eb2e8f9f7 3501
<> 144:ef7eb2e8f9f7 3502 /*! @name CTRL - CRC Control register */
<> 144:ef7eb2e8f9f7 3503 #define CRC_CTRL_TCRC_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 3504 #define CRC_CTRL_TCRC_SHIFT (24U)
<> 144:ef7eb2e8f9f7 3505 #define CRC_CTRL_TCRC(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TCRC_SHIFT)) & CRC_CTRL_TCRC_MASK)
<> 144:ef7eb2e8f9f7 3506 #define CRC_CTRL_WAS_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 3507 #define CRC_CTRL_WAS_SHIFT (25U)
<> 144:ef7eb2e8f9f7 3508 #define CRC_CTRL_WAS(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_WAS_SHIFT)) & CRC_CTRL_WAS_MASK)
<> 144:ef7eb2e8f9f7 3509 #define CRC_CTRL_FXOR_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 3510 #define CRC_CTRL_FXOR_SHIFT (26U)
<> 144:ef7eb2e8f9f7 3511 #define CRC_CTRL_FXOR(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_FXOR_SHIFT)) & CRC_CTRL_FXOR_MASK)
<> 144:ef7eb2e8f9f7 3512 #define CRC_CTRL_TOTR_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 3513 #define CRC_CTRL_TOTR_SHIFT (28U)
<> 144:ef7eb2e8f9f7 3514 #define CRC_CTRL_TOTR(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TOTR_SHIFT)) & CRC_CTRL_TOTR_MASK)
<> 144:ef7eb2e8f9f7 3515 #define CRC_CTRL_TOT_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 3516 #define CRC_CTRL_TOT_SHIFT (30U)
<> 144:ef7eb2e8f9f7 3517 #define CRC_CTRL_TOT(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TOT_SHIFT)) & CRC_CTRL_TOT_MASK)
<> 144:ef7eb2e8f9f7 3518
<> 144:ef7eb2e8f9f7 3519 /*! @name CTRLHU - CRC_CTRLHU register. */
<> 144:ef7eb2e8f9f7 3520 #define CRC_CTRLHU_TCRC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3521 #define CRC_CTRLHU_TCRC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3522 #define CRC_CTRLHU_TCRC(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TCRC_SHIFT)) & CRC_CTRLHU_TCRC_MASK)
<> 144:ef7eb2e8f9f7 3523 #define CRC_CTRLHU_WAS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3524 #define CRC_CTRLHU_WAS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3525 #define CRC_CTRLHU_WAS(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_WAS_SHIFT)) & CRC_CTRLHU_WAS_MASK)
<> 144:ef7eb2e8f9f7 3526 #define CRC_CTRLHU_FXOR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3527 #define CRC_CTRLHU_FXOR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3528 #define CRC_CTRLHU_FXOR(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_FXOR_SHIFT)) & CRC_CTRLHU_FXOR_MASK)
<> 144:ef7eb2e8f9f7 3529 #define CRC_CTRLHU_TOTR_MASK (0x30U)
<> 144:ef7eb2e8f9f7 3530 #define CRC_CTRLHU_TOTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3531 #define CRC_CTRLHU_TOTR(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TOTR_SHIFT)) & CRC_CTRLHU_TOTR_MASK)
<> 144:ef7eb2e8f9f7 3532 #define CRC_CTRLHU_TOT_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 3533 #define CRC_CTRLHU_TOT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3534 #define CRC_CTRLHU_TOT(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TOT_SHIFT)) & CRC_CTRLHU_TOT_MASK)
<> 144:ef7eb2e8f9f7 3535
<> 144:ef7eb2e8f9f7 3536
<> 144:ef7eb2e8f9f7 3537 /*!
<> 144:ef7eb2e8f9f7 3538 * @}
<> 144:ef7eb2e8f9f7 3539 */ /* end of group CRC_Register_Masks */
<> 144:ef7eb2e8f9f7 3540
<> 144:ef7eb2e8f9f7 3541
<> 144:ef7eb2e8f9f7 3542 /* CRC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3543 /** Peripheral CRC base address */
<> 144:ef7eb2e8f9f7 3544 #define CRC_BASE (0x40032000u)
<> 144:ef7eb2e8f9f7 3545 /** Peripheral CRC base pointer */
<> 144:ef7eb2e8f9f7 3546 #define CRC0 ((CRC_Type *)CRC_BASE)
<> 144:ef7eb2e8f9f7 3547 /** Array initializer of CRC peripheral base addresses */
<> 144:ef7eb2e8f9f7 3548 #define CRC_BASE_ADDRS { CRC_BASE }
<> 144:ef7eb2e8f9f7 3549 /** Array initializer of CRC peripheral base pointers */
<> 144:ef7eb2e8f9f7 3550 #define CRC_BASE_PTRS { CRC0 }
<> 144:ef7eb2e8f9f7 3551
<> 144:ef7eb2e8f9f7 3552 /*!
<> 144:ef7eb2e8f9f7 3553 * @}
<> 144:ef7eb2e8f9f7 3554 */ /* end of group CRC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3555
<> 144:ef7eb2e8f9f7 3556
<> 144:ef7eb2e8f9f7 3557 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3558 -- DAC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3559 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3560
<> 144:ef7eb2e8f9f7 3561 /*!
<> 144:ef7eb2e8f9f7 3562 * @addtogroup DAC_Peripheral_Access_Layer DAC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3563 * @{
<> 144:ef7eb2e8f9f7 3564 */
<> 144:ef7eb2e8f9f7 3565
<> 144:ef7eb2e8f9f7 3566 /** DAC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3567 typedef struct {
<> 144:ef7eb2e8f9f7 3568 struct { /* offset: 0x0, array step: 0x2 */
<> 144:ef7eb2e8f9f7 3569 __IO uint8_t DATL; /**< DAC Data Low Register, array offset: 0x0, array step: 0x2 */
<> 144:ef7eb2e8f9f7 3570 __IO uint8_t DATH; /**< DAC Data High Register, array offset: 0x1, array step: 0x2 */
<> 144:ef7eb2e8f9f7 3571 } DAT[16];
<> 144:ef7eb2e8f9f7 3572 __IO uint8_t SR; /**< DAC Status Register, offset: 0x20 */
<> 144:ef7eb2e8f9f7 3573 __IO uint8_t C0; /**< DAC Control Register, offset: 0x21 */
<> 144:ef7eb2e8f9f7 3574 __IO uint8_t C1; /**< DAC Control Register 1, offset: 0x22 */
<> 144:ef7eb2e8f9f7 3575 __IO uint8_t C2; /**< DAC Control Register 2, offset: 0x23 */
<> 144:ef7eb2e8f9f7 3576 } DAC_Type;
<> 144:ef7eb2e8f9f7 3577
<> 144:ef7eb2e8f9f7 3578 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3579 -- DAC Register Masks
<> 144:ef7eb2e8f9f7 3580 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3581
<> 144:ef7eb2e8f9f7 3582 /*!
<> 144:ef7eb2e8f9f7 3583 * @addtogroup DAC_Register_Masks DAC Register Masks
<> 144:ef7eb2e8f9f7 3584 * @{
<> 144:ef7eb2e8f9f7 3585 */
<> 144:ef7eb2e8f9f7 3586
<> 144:ef7eb2e8f9f7 3587 /*! @name DATL - DAC Data Low Register */
<> 144:ef7eb2e8f9f7 3588 #define DAC_DATL_DATA0_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3589 #define DAC_DATL_DATA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3590 #define DAC_DATL_DATA0(x) (((uint8_t)(((uint8_t)(x)) << DAC_DATL_DATA0_SHIFT)) & DAC_DATL_DATA0_MASK)
<> 144:ef7eb2e8f9f7 3591
<> 144:ef7eb2e8f9f7 3592 /* The count of DAC_DATL */
<> 144:ef7eb2e8f9f7 3593 #define DAC_DATL_COUNT (16U)
<> 144:ef7eb2e8f9f7 3594
<> 144:ef7eb2e8f9f7 3595 /*! @name DATH - DAC Data High Register */
<> 144:ef7eb2e8f9f7 3596 #define DAC_DATH_DATA1_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3597 #define DAC_DATH_DATA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3598 #define DAC_DATH_DATA1(x) (((uint8_t)(((uint8_t)(x)) << DAC_DATH_DATA1_SHIFT)) & DAC_DATH_DATA1_MASK)
<> 144:ef7eb2e8f9f7 3599
<> 144:ef7eb2e8f9f7 3600 /* The count of DAC_DATH */
<> 144:ef7eb2e8f9f7 3601 #define DAC_DATH_COUNT (16U)
<> 144:ef7eb2e8f9f7 3602
<> 144:ef7eb2e8f9f7 3603 /*! @name SR - DAC Status Register */
<> 144:ef7eb2e8f9f7 3604 #define DAC_SR_DACBFRPBF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3605 #define DAC_SR_DACBFRPBF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3606 #define DAC_SR_DACBFRPBF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFRPBF_SHIFT)) & DAC_SR_DACBFRPBF_MASK)
<> 144:ef7eb2e8f9f7 3607 #define DAC_SR_DACBFRPTF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3608 #define DAC_SR_DACBFRPTF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3609 #define DAC_SR_DACBFRPTF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFRPTF_SHIFT)) & DAC_SR_DACBFRPTF_MASK)
<> 144:ef7eb2e8f9f7 3610 #define DAC_SR_DACBFWMF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3611 #define DAC_SR_DACBFWMF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3612 #define DAC_SR_DACBFWMF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFWMF_SHIFT)) & DAC_SR_DACBFWMF_MASK)
<> 144:ef7eb2e8f9f7 3613
<> 144:ef7eb2e8f9f7 3614 /*! @name C0 - DAC Control Register */
<> 144:ef7eb2e8f9f7 3615 #define DAC_C0_DACBBIEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3616 #define DAC_C0_DACBBIEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3617 #define DAC_C0_DACBBIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBBIEN_SHIFT)) & DAC_C0_DACBBIEN_MASK)
<> 144:ef7eb2e8f9f7 3618 #define DAC_C0_DACBTIEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3619 #define DAC_C0_DACBTIEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3620 #define DAC_C0_DACBTIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBTIEN_SHIFT)) & DAC_C0_DACBTIEN_MASK)
<> 144:ef7eb2e8f9f7 3621 #define DAC_C0_DACBWIEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3622 #define DAC_C0_DACBWIEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3623 #define DAC_C0_DACBWIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBWIEN_SHIFT)) & DAC_C0_DACBWIEN_MASK)
<> 144:ef7eb2e8f9f7 3624 #define DAC_C0_LPEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3625 #define DAC_C0_LPEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3626 #define DAC_C0_LPEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_LPEN_SHIFT)) & DAC_C0_LPEN_MASK)
<> 144:ef7eb2e8f9f7 3627 #define DAC_C0_DACSWTRG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3628 #define DAC_C0_DACSWTRG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3629 #define DAC_C0_DACSWTRG(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACSWTRG_SHIFT)) & DAC_C0_DACSWTRG_MASK)
<> 144:ef7eb2e8f9f7 3630 #define DAC_C0_DACTRGSEL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3631 #define DAC_C0_DACTRGSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3632 #define DAC_C0_DACTRGSEL(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACTRGSEL_SHIFT)) & DAC_C0_DACTRGSEL_MASK)
<> 144:ef7eb2e8f9f7 3633 #define DAC_C0_DACRFS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3634 #define DAC_C0_DACRFS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3635 #define DAC_C0_DACRFS(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACRFS_SHIFT)) & DAC_C0_DACRFS_MASK)
<> 144:ef7eb2e8f9f7 3636 #define DAC_C0_DACEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3637 #define DAC_C0_DACEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3638 #define DAC_C0_DACEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACEN_SHIFT)) & DAC_C0_DACEN_MASK)
<> 144:ef7eb2e8f9f7 3639
<> 144:ef7eb2e8f9f7 3640 /*! @name C1 - DAC Control Register 1 */
<> 144:ef7eb2e8f9f7 3641 #define DAC_C1_DACBFEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3642 #define DAC_C1_DACBFEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3643 #define DAC_C1_DACBFEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFEN_SHIFT)) & DAC_C1_DACBFEN_MASK)
<> 144:ef7eb2e8f9f7 3644 #define DAC_C1_DACBFMD_MASK (0x6U)
<> 144:ef7eb2e8f9f7 3645 #define DAC_C1_DACBFMD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3646 #define DAC_C1_DACBFMD(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFMD_SHIFT)) & DAC_C1_DACBFMD_MASK)
<> 144:ef7eb2e8f9f7 3647 #define DAC_C1_DACBFWM_MASK (0x18U)
<> 144:ef7eb2e8f9f7 3648 #define DAC_C1_DACBFWM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3649 #define DAC_C1_DACBFWM(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFWM_SHIFT)) & DAC_C1_DACBFWM_MASK)
<> 144:ef7eb2e8f9f7 3650 #define DAC_C1_DMAEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3651 #define DAC_C1_DMAEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3652 #define DAC_C1_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DMAEN_SHIFT)) & DAC_C1_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 3653
<> 144:ef7eb2e8f9f7 3654 /*! @name C2 - DAC Control Register 2 */
<> 144:ef7eb2e8f9f7 3655 #define DAC_C2_DACBFUP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3656 #define DAC_C2_DACBFUP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3657 #define DAC_C2_DACBFUP(x) (((uint8_t)(((uint8_t)(x)) << DAC_C2_DACBFUP_SHIFT)) & DAC_C2_DACBFUP_MASK)
<> 144:ef7eb2e8f9f7 3658 #define DAC_C2_DACBFRP_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 3659 #define DAC_C2_DACBFRP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3660 #define DAC_C2_DACBFRP(x) (((uint8_t)(((uint8_t)(x)) << DAC_C2_DACBFRP_SHIFT)) & DAC_C2_DACBFRP_MASK)
<> 144:ef7eb2e8f9f7 3661
<> 144:ef7eb2e8f9f7 3662
<> 144:ef7eb2e8f9f7 3663 /*!
<> 144:ef7eb2e8f9f7 3664 * @}
<> 144:ef7eb2e8f9f7 3665 */ /* end of group DAC_Register_Masks */
<> 144:ef7eb2e8f9f7 3666
<> 144:ef7eb2e8f9f7 3667
<> 144:ef7eb2e8f9f7 3668 /* DAC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3669 /** Peripheral DAC0 base address */
<> 144:ef7eb2e8f9f7 3670 #define DAC0_BASE (0x400CC000u)
<> 144:ef7eb2e8f9f7 3671 /** Peripheral DAC0 base pointer */
<> 144:ef7eb2e8f9f7 3672 #define DAC0 ((DAC_Type *)DAC0_BASE)
<> 144:ef7eb2e8f9f7 3673 /** Peripheral DAC1 base address */
<> 144:ef7eb2e8f9f7 3674 #define DAC1_BASE (0x400CD000u)
<> 144:ef7eb2e8f9f7 3675 /** Peripheral DAC1 base pointer */
<> 144:ef7eb2e8f9f7 3676 #define DAC1 ((DAC_Type *)DAC1_BASE)
<> 144:ef7eb2e8f9f7 3677 /** Array initializer of DAC peripheral base addresses */
<> 144:ef7eb2e8f9f7 3678 #define DAC_BASE_ADDRS { DAC0_BASE, DAC1_BASE }
<> 144:ef7eb2e8f9f7 3679 /** Array initializer of DAC peripheral base pointers */
<> 144:ef7eb2e8f9f7 3680 #define DAC_BASE_PTRS { DAC0, DAC1 }
<> 144:ef7eb2e8f9f7 3681 /** Interrupt vectors for the DAC peripheral type */
<> 144:ef7eb2e8f9f7 3682 #define DAC_IRQS { DAC0_IRQn, DAC1_IRQn }
<> 144:ef7eb2e8f9f7 3683
<> 144:ef7eb2e8f9f7 3684 /*!
<> 144:ef7eb2e8f9f7 3685 * @}
<> 144:ef7eb2e8f9f7 3686 */ /* end of group DAC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3687
<> 144:ef7eb2e8f9f7 3688
<> 144:ef7eb2e8f9f7 3689 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3690 -- DMA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3691 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3692
<> 144:ef7eb2e8f9f7 3693 /*!
<> 144:ef7eb2e8f9f7 3694 * @addtogroup DMA_Peripheral_Access_Layer DMA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3695 * @{
<> 144:ef7eb2e8f9f7 3696 */
<> 144:ef7eb2e8f9f7 3697
<> 144:ef7eb2e8f9f7 3698 /** DMA - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3699 typedef struct {
<> 144:ef7eb2e8f9f7 3700 __IO uint32_t CR; /**< Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3701 __I uint32_t ES; /**< Error Status Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3702 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 3703 __IO uint32_t ERQ; /**< Enable Request Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 3704 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 3705 __IO uint32_t EEI; /**< Enable Error Interrupt Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 3706 __O uint8_t CEEI; /**< Clear Enable Error Interrupt Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 3707 __O uint8_t SEEI; /**< Set Enable Error Interrupt Register, offset: 0x19 */
<> 144:ef7eb2e8f9f7 3708 __O uint8_t CERQ; /**< Clear Enable Request Register, offset: 0x1A */
<> 144:ef7eb2e8f9f7 3709 __O uint8_t SERQ; /**< Set Enable Request Register, offset: 0x1B */
<> 144:ef7eb2e8f9f7 3710 __O uint8_t CDNE; /**< Clear DONE Status Bit Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 3711 __O uint8_t SSRT; /**< Set START Bit Register, offset: 0x1D */
<> 144:ef7eb2e8f9f7 3712 __O uint8_t CERR; /**< Clear Error Register, offset: 0x1E */
<> 144:ef7eb2e8f9f7 3713 __O uint8_t CINT; /**< Clear Interrupt Request Register, offset: 0x1F */
<> 144:ef7eb2e8f9f7 3714 uint8_t RESERVED_2[4];
<> 144:ef7eb2e8f9f7 3715 __IO uint32_t INT; /**< Interrupt Request Register, offset: 0x24 */
<> 144:ef7eb2e8f9f7 3716 uint8_t RESERVED_3[4];
<> 144:ef7eb2e8f9f7 3717 __IO uint32_t ERR; /**< Error Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 3718 uint8_t RESERVED_4[4];
<> 144:ef7eb2e8f9f7 3719 __I uint32_t HRS; /**< Hardware Request Status Register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 3720 uint8_t RESERVED_5[200];
<> 144:ef7eb2e8f9f7 3721 __IO uint8_t DCHPRI3; /**< Channel n Priority Register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 3722 __IO uint8_t DCHPRI2; /**< Channel n Priority Register, offset: 0x101 */
<> 144:ef7eb2e8f9f7 3723 __IO uint8_t DCHPRI1; /**< Channel n Priority Register, offset: 0x102 */
<> 144:ef7eb2e8f9f7 3724 __IO uint8_t DCHPRI0; /**< Channel n Priority Register, offset: 0x103 */
<> 144:ef7eb2e8f9f7 3725 __IO uint8_t DCHPRI7; /**< Channel n Priority Register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 3726 __IO uint8_t DCHPRI6; /**< Channel n Priority Register, offset: 0x105 */
<> 144:ef7eb2e8f9f7 3727 __IO uint8_t DCHPRI5; /**< Channel n Priority Register, offset: 0x106 */
<> 144:ef7eb2e8f9f7 3728 __IO uint8_t DCHPRI4; /**< Channel n Priority Register, offset: 0x107 */
<> 144:ef7eb2e8f9f7 3729 __IO uint8_t DCHPRI11; /**< Channel n Priority Register, offset: 0x108 */
<> 144:ef7eb2e8f9f7 3730 __IO uint8_t DCHPRI10; /**< Channel n Priority Register, offset: 0x109 */
<> 144:ef7eb2e8f9f7 3731 __IO uint8_t DCHPRI9; /**< Channel n Priority Register, offset: 0x10A */
<> 144:ef7eb2e8f9f7 3732 __IO uint8_t DCHPRI8; /**< Channel n Priority Register, offset: 0x10B */
<> 144:ef7eb2e8f9f7 3733 __IO uint8_t DCHPRI15; /**< Channel n Priority Register, offset: 0x10C */
<> 144:ef7eb2e8f9f7 3734 __IO uint8_t DCHPRI14; /**< Channel n Priority Register, offset: 0x10D */
<> 144:ef7eb2e8f9f7 3735 __IO uint8_t DCHPRI13; /**< Channel n Priority Register, offset: 0x10E */
<> 144:ef7eb2e8f9f7 3736 __IO uint8_t DCHPRI12; /**< Channel n Priority Register, offset: 0x10F */
<> 144:ef7eb2e8f9f7 3737 uint8_t RESERVED_6[3824];
<> 144:ef7eb2e8f9f7 3738 struct { /* offset: 0x1000, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3739 __IO uint32_t SADDR; /**< TCD Source Address, array offset: 0x1000, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3740 __IO uint16_t SOFF; /**< TCD Signed Source Address Offset, array offset: 0x1004, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3741 __IO uint16_t ATTR; /**< TCD Transfer Attributes, array offset: 0x1006, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3742 union { /* offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3743 __IO uint32_t NBYTES_MLNO; /**< TCD Minor Byte Count (Minor Loop Disabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3744 __IO uint32_t NBYTES_MLOFFNO; /**< TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3745 __IO uint32_t NBYTES_MLOFFYES; /**< TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3746 };
<> 144:ef7eb2e8f9f7 3747 __IO uint32_t SLAST; /**< TCD Last Source Address Adjustment, array offset: 0x100C, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3748 __IO uint32_t DADDR; /**< TCD Destination Address, array offset: 0x1010, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3749 __IO uint16_t DOFF; /**< TCD Signed Destination Address Offset, array offset: 0x1014, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3750 union { /* offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3751 __IO uint16_t CITER_ELINKNO; /**< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3752 __IO uint16_t CITER_ELINKYES; /**< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3753 };
<> 144:ef7eb2e8f9f7 3754 __IO uint32_t DLAST_SGA; /**< TCD Last Destination Address Adjustment/Scatter Gather Address, array offset: 0x1018, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3755 __IO uint16_t CSR; /**< TCD Control and Status, array offset: 0x101C, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3756 union { /* offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3757 __IO uint16_t BITER_ELINKNO; /**< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3758 __IO uint16_t BITER_ELINKYES; /**< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 3759 };
<> 144:ef7eb2e8f9f7 3760 } TCD[16];
<> 144:ef7eb2e8f9f7 3761 } DMA_Type;
<> 144:ef7eb2e8f9f7 3762
<> 144:ef7eb2e8f9f7 3763 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3764 -- DMA Register Masks
<> 144:ef7eb2e8f9f7 3765 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3766
<> 144:ef7eb2e8f9f7 3767 /*!
<> 144:ef7eb2e8f9f7 3768 * @addtogroup DMA_Register_Masks DMA Register Masks
<> 144:ef7eb2e8f9f7 3769 * @{
<> 144:ef7eb2e8f9f7 3770 */
<> 144:ef7eb2e8f9f7 3771
<> 144:ef7eb2e8f9f7 3772 /*! @name CR - Control Register */
<> 144:ef7eb2e8f9f7 3773 #define DMA_CR_EDBG_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3774 #define DMA_CR_EDBG_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3775 #define DMA_CR_EDBG(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_EDBG_SHIFT)) & DMA_CR_EDBG_MASK)
<> 144:ef7eb2e8f9f7 3776 #define DMA_CR_ERCA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3777 #define DMA_CR_ERCA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3778 #define DMA_CR_ERCA(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_ERCA_SHIFT)) & DMA_CR_ERCA_MASK)
<> 144:ef7eb2e8f9f7 3779 #define DMA_CR_HOE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3780 #define DMA_CR_HOE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3781 #define DMA_CR_HOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_HOE_SHIFT)) & DMA_CR_HOE_MASK)
<> 144:ef7eb2e8f9f7 3782 #define DMA_CR_HALT_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3783 #define DMA_CR_HALT_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3784 #define DMA_CR_HALT(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_HALT_SHIFT)) & DMA_CR_HALT_MASK)
<> 144:ef7eb2e8f9f7 3785 #define DMA_CR_CLM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3786 #define DMA_CR_CLM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3787 #define DMA_CR_CLM(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_CLM_SHIFT)) & DMA_CR_CLM_MASK)
<> 144:ef7eb2e8f9f7 3788 #define DMA_CR_EMLM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3789 #define DMA_CR_EMLM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3790 #define DMA_CR_EMLM(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_EMLM_SHIFT)) & DMA_CR_EMLM_MASK)
<> 144:ef7eb2e8f9f7 3791 #define DMA_CR_ECX_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 3792 #define DMA_CR_ECX_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3793 #define DMA_CR_ECX(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_ECX_SHIFT)) & DMA_CR_ECX_MASK)
<> 144:ef7eb2e8f9f7 3794 #define DMA_CR_CX_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 3795 #define DMA_CR_CX_SHIFT (17U)
<> 144:ef7eb2e8f9f7 3796 #define DMA_CR_CX(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_CX_SHIFT)) & DMA_CR_CX_MASK)
<> 144:ef7eb2e8f9f7 3797
<> 144:ef7eb2e8f9f7 3798 /*! @name ES - Error Status Register */
<> 144:ef7eb2e8f9f7 3799 #define DMA_ES_DBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3800 #define DMA_ES_DBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3801 #define DMA_ES_DBE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DBE_SHIFT)) & DMA_ES_DBE_MASK)
<> 144:ef7eb2e8f9f7 3802 #define DMA_ES_SBE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3803 #define DMA_ES_SBE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3804 #define DMA_ES_SBE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SBE_SHIFT)) & DMA_ES_SBE_MASK)
<> 144:ef7eb2e8f9f7 3805 #define DMA_ES_SGE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3806 #define DMA_ES_SGE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3807 #define DMA_ES_SGE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SGE_SHIFT)) & DMA_ES_SGE_MASK)
<> 144:ef7eb2e8f9f7 3808 #define DMA_ES_NCE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3809 #define DMA_ES_NCE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3810 #define DMA_ES_NCE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_NCE_SHIFT)) & DMA_ES_NCE_MASK)
<> 144:ef7eb2e8f9f7 3811 #define DMA_ES_DOE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3812 #define DMA_ES_DOE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3813 #define DMA_ES_DOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DOE_SHIFT)) & DMA_ES_DOE_MASK)
<> 144:ef7eb2e8f9f7 3814 #define DMA_ES_DAE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3815 #define DMA_ES_DAE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3816 #define DMA_ES_DAE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DAE_SHIFT)) & DMA_ES_DAE_MASK)
<> 144:ef7eb2e8f9f7 3817 #define DMA_ES_SOE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3818 #define DMA_ES_SOE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3819 #define DMA_ES_SOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SOE_SHIFT)) & DMA_ES_SOE_MASK)
<> 144:ef7eb2e8f9f7 3820 #define DMA_ES_SAE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3821 #define DMA_ES_SAE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3822 #define DMA_ES_SAE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SAE_SHIFT)) & DMA_ES_SAE_MASK)
<> 144:ef7eb2e8f9f7 3823 #define DMA_ES_ERRCHN_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 3824 #define DMA_ES_ERRCHN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3825 #define DMA_ES_ERRCHN(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_ERRCHN_SHIFT)) & DMA_ES_ERRCHN_MASK)
<> 144:ef7eb2e8f9f7 3826 #define DMA_ES_CPE_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 3827 #define DMA_ES_CPE_SHIFT (14U)
<> 144:ef7eb2e8f9f7 3828 #define DMA_ES_CPE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_CPE_SHIFT)) & DMA_ES_CPE_MASK)
<> 144:ef7eb2e8f9f7 3829 #define DMA_ES_ECX_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 3830 #define DMA_ES_ECX_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3831 #define DMA_ES_ECX(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_ECX_SHIFT)) & DMA_ES_ECX_MASK)
<> 144:ef7eb2e8f9f7 3832 #define DMA_ES_VLD_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 3833 #define DMA_ES_VLD_SHIFT (31U)
<> 144:ef7eb2e8f9f7 3834 #define DMA_ES_VLD(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_VLD_SHIFT)) & DMA_ES_VLD_MASK)
<> 144:ef7eb2e8f9f7 3835
<> 144:ef7eb2e8f9f7 3836 /*! @name ERQ - Enable Request Register */
<> 144:ef7eb2e8f9f7 3837 #define DMA_ERQ_ERQ0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3838 #define DMA_ERQ_ERQ0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3839 #define DMA_ERQ_ERQ0(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ0_SHIFT)) & DMA_ERQ_ERQ0_MASK)
<> 144:ef7eb2e8f9f7 3840 #define DMA_ERQ_ERQ1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3841 #define DMA_ERQ_ERQ1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3842 #define DMA_ERQ_ERQ1(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ1_SHIFT)) & DMA_ERQ_ERQ1_MASK)
<> 144:ef7eb2e8f9f7 3843 #define DMA_ERQ_ERQ2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3844 #define DMA_ERQ_ERQ2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3845 #define DMA_ERQ_ERQ2(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ2_SHIFT)) & DMA_ERQ_ERQ2_MASK)
<> 144:ef7eb2e8f9f7 3846 #define DMA_ERQ_ERQ3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3847 #define DMA_ERQ_ERQ3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3848 #define DMA_ERQ_ERQ3(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ3_SHIFT)) & DMA_ERQ_ERQ3_MASK)
<> 144:ef7eb2e8f9f7 3849 #define DMA_ERQ_ERQ4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3850 #define DMA_ERQ_ERQ4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3851 #define DMA_ERQ_ERQ4(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ4_SHIFT)) & DMA_ERQ_ERQ4_MASK)
<> 144:ef7eb2e8f9f7 3852 #define DMA_ERQ_ERQ5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3853 #define DMA_ERQ_ERQ5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3854 #define DMA_ERQ_ERQ5(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ5_SHIFT)) & DMA_ERQ_ERQ5_MASK)
<> 144:ef7eb2e8f9f7 3855 #define DMA_ERQ_ERQ6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3856 #define DMA_ERQ_ERQ6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3857 #define DMA_ERQ_ERQ6(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ6_SHIFT)) & DMA_ERQ_ERQ6_MASK)
<> 144:ef7eb2e8f9f7 3858 #define DMA_ERQ_ERQ7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3859 #define DMA_ERQ_ERQ7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3860 #define DMA_ERQ_ERQ7(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ7_SHIFT)) & DMA_ERQ_ERQ7_MASK)
<> 144:ef7eb2e8f9f7 3861 #define DMA_ERQ_ERQ8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3862 #define DMA_ERQ_ERQ8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3863 #define DMA_ERQ_ERQ8(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ8_SHIFT)) & DMA_ERQ_ERQ8_MASK)
<> 144:ef7eb2e8f9f7 3864 #define DMA_ERQ_ERQ9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3865 #define DMA_ERQ_ERQ9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3866 #define DMA_ERQ_ERQ9(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ9_SHIFT)) & DMA_ERQ_ERQ9_MASK)
<> 144:ef7eb2e8f9f7 3867 #define DMA_ERQ_ERQ10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3868 #define DMA_ERQ_ERQ10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3869 #define DMA_ERQ_ERQ10(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ10_SHIFT)) & DMA_ERQ_ERQ10_MASK)
<> 144:ef7eb2e8f9f7 3870 #define DMA_ERQ_ERQ11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3871 #define DMA_ERQ_ERQ11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3872 #define DMA_ERQ_ERQ11(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ11_SHIFT)) & DMA_ERQ_ERQ11_MASK)
<> 144:ef7eb2e8f9f7 3873 #define DMA_ERQ_ERQ12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3874 #define DMA_ERQ_ERQ12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3875 #define DMA_ERQ_ERQ12(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ12_SHIFT)) & DMA_ERQ_ERQ12_MASK)
<> 144:ef7eb2e8f9f7 3876 #define DMA_ERQ_ERQ13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 3877 #define DMA_ERQ_ERQ13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 3878 #define DMA_ERQ_ERQ13(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ13_SHIFT)) & DMA_ERQ_ERQ13_MASK)
<> 144:ef7eb2e8f9f7 3879 #define DMA_ERQ_ERQ14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 3880 #define DMA_ERQ_ERQ14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 3881 #define DMA_ERQ_ERQ14(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ14_SHIFT)) & DMA_ERQ_ERQ14_MASK)
<> 144:ef7eb2e8f9f7 3882 #define DMA_ERQ_ERQ15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 3883 #define DMA_ERQ_ERQ15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 3884 #define DMA_ERQ_ERQ15(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ15_SHIFT)) & DMA_ERQ_ERQ15_MASK)
<> 144:ef7eb2e8f9f7 3885
<> 144:ef7eb2e8f9f7 3886 /*! @name EEI - Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 3887 #define DMA_EEI_EEI0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3888 #define DMA_EEI_EEI0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3889 #define DMA_EEI_EEI0(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI0_SHIFT)) & DMA_EEI_EEI0_MASK)
<> 144:ef7eb2e8f9f7 3890 #define DMA_EEI_EEI1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3891 #define DMA_EEI_EEI1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3892 #define DMA_EEI_EEI1(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI1_SHIFT)) & DMA_EEI_EEI1_MASK)
<> 144:ef7eb2e8f9f7 3893 #define DMA_EEI_EEI2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3894 #define DMA_EEI_EEI2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3895 #define DMA_EEI_EEI2(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI2_SHIFT)) & DMA_EEI_EEI2_MASK)
<> 144:ef7eb2e8f9f7 3896 #define DMA_EEI_EEI3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3897 #define DMA_EEI_EEI3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3898 #define DMA_EEI_EEI3(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI3_SHIFT)) & DMA_EEI_EEI3_MASK)
<> 144:ef7eb2e8f9f7 3899 #define DMA_EEI_EEI4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3900 #define DMA_EEI_EEI4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3901 #define DMA_EEI_EEI4(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI4_SHIFT)) & DMA_EEI_EEI4_MASK)
<> 144:ef7eb2e8f9f7 3902 #define DMA_EEI_EEI5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3903 #define DMA_EEI_EEI5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3904 #define DMA_EEI_EEI5(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI5_SHIFT)) & DMA_EEI_EEI5_MASK)
<> 144:ef7eb2e8f9f7 3905 #define DMA_EEI_EEI6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3906 #define DMA_EEI_EEI6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3907 #define DMA_EEI_EEI6(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI6_SHIFT)) & DMA_EEI_EEI6_MASK)
<> 144:ef7eb2e8f9f7 3908 #define DMA_EEI_EEI7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3909 #define DMA_EEI_EEI7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3910 #define DMA_EEI_EEI7(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI7_SHIFT)) & DMA_EEI_EEI7_MASK)
<> 144:ef7eb2e8f9f7 3911 #define DMA_EEI_EEI8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3912 #define DMA_EEI_EEI8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3913 #define DMA_EEI_EEI8(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI8_SHIFT)) & DMA_EEI_EEI8_MASK)
<> 144:ef7eb2e8f9f7 3914 #define DMA_EEI_EEI9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3915 #define DMA_EEI_EEI9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3916 #define DMA_EEI_EEI9(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI9_SHIFT)) & DMA_EEI_EEI9_MASK)
<> 144:ef7eb2e8f9f7 3917 #define DMA_EEI_EEI10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3918 #define DMA_EEI_EEI10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3919 #define DMA_EEI_EEI10(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI10_SHIFT)) & DMA_EEI_EEI10_MASK)
<> 144:ef7eb2e8f9f7 3920 #define DMA_EEI_EEI11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3921 #define DMA_EEI_EEI11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3922 #define DMA_EEI_EEI11(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI11_SHIFT)) & DMA_EEI_EEI11_MASK)
<> 144:ef7eb2e8f9f7 3923 #define DMA_EEI_EEI12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3924 #define DMA_EEI_EEI12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3925 #define DMA_EEI_EEI12(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI12_SHIFT)) & DMA_EEI_EEI12_MASK)
<> 144:ef7eb2e8f9f7 3926 #define DMA_EEI_EEI13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 3927 #define DMA_EEI_EEI13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 3928 #define DMA_EEI_EEI13(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI13_SHIFT)) & DMA_EEI_EEI13_MASK)
<> 144:ef7eb2e8f9f7 3929 #define DMA_EEI_EEI14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 3930 #define DMA_EEI_EEI14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 3931 #define DMA_EEI_EEI14(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI14_SHIFT)) & DMA_EEI_EEI14_MASK)
<> 144:ef7eb2e8f9f7 3932 #define DMA_EEI_EEI15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 3933 #define DMA_EEI_EEI15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 3934 #define DMA_EEI_EEI15(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI15_SHIFT)) & DMA_EEI_EEI15_MASK)
<> 144:ef7eb2e8f9f7 3935
<> 144:ef7eb2e8f9f7 3936 /*! @name CEEI - Clear Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 3937 #define DMA_CEEI_CEEI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3938 #define DMA_CEEI_CEEI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3939 #define DMA_CEEI_CEEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_CEEI_SHIFT)) & DMA_CEEI_CEEI_MASK)
<> 144:ef7eb2e8f9f7 3940 #define DMA_CEEI_CAEE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3941 #define DMA_CEEI_CAEE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3942 #define DMA_CEEI_CAEE(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_CAEE_SHIFT)) & DMA_CEEI_CAEE_MASK)
<> 144:ef7eb2e8f9f7 3943 #define DMA_CEEI_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3944 #define DMA_CEEI_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3945 #define DMA_CEEI_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_NOP_SHIFT)) & DMA_CEEI_NOP_MASK)
<> 144:ef7eb2e8f9f7 3946
<> 144:ef7eb2e8f9f7 3947 /*! @name SEEI - Set Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 3948 #define DMA_SEEI_SEEI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3949 #define DMA_SEEI_SEEI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3950 #define DMA_SEEI_SEEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_SEEI_SHIFT)) & DMA_SEEI_SEEI_MASK)
<> 144:ef7eb2e8f9f7 3951 #define DMA_SEEI_SAEE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3952 #define DMA_SEEI_SAEE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3953 #define DMA_SEEI_SAEE(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_SAEE_SHIFT)) & DMA_SEEI_SAEE_MASK)
<> 144:ef7eb2e8f9f7 3954 #define DMA_SEEI_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3955 #define DMA_SEEI_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3956 #define DMA_SEEI_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_NOP_SHIFT)) & DMA_SEEI_NOP_MASK)
<> 144:ef7eb2e8f9f7 3957
<> 144:ef7eb2e8f9f7 3958 /*! @name CERQ - Clear Enable Request Register */
<> 144:ef7eb2e8f9f7 3959 #define DMA_CERQ_CERQ_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3960 #define DMA_CERQ_CERQ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3961 #define DMA_CERQ_CERQ(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_CERQ_SHIFT)) & DMA_CERQ_CERQ_MASK)
<> 144:ef7eb2e8f9f7 3962 #define DMA_CERQ_CAER_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3963 #define DMA_CERQ_CAER_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3964 #define DMA_CERQ_CAER(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_CAER_SHIFT)) & DMA_CERQ_CAER_MASK)
<> 144:ef7eb2e8f9f7 3965 #define DMA_CERQ_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3966 #define DMA_CERQ_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3967 #define DMA_CERQ_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_NOP_SHIFT)) & DMA_CERQ_NOP_MASK)
<> 144:ef7eb2e8f9f7 3968
<> 144:ef7eb2e8f9f7 3969 /*! @name SERQ - Set Enable Request Register */
<> 144:ef7eb2e8f9f7 3970 #define DMA_SERQ_SERQ_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3971 #define DMA_SERQ_SERQ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3972 #define DMA_SERQ_SERQ(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_SERQ_SHIFT)) & DMA_SERQ_SERQ_MASK)
<> 144:ef7eb2e8f9f7 3973 #define DMA_SERQ_SAER_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3974 #define DMA_SERQ_SAER_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3975 #define DMA_SERQ_SAER(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_SAER_SHIFT)) & DMA_SERQ_SAER_MASK)
<> 144:ef7eb2e8f9f7 3976 #define DMA_SERQ_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3977 #define DMA_SERQ_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3978 #define DMA_SERQ_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_NOP_SHIFT)) & DMA_SERQ_NOP_MASK)
<> 144:ef7eb2e8f9f7 3979
<> 144:ef7eb2e8f9f7 3980 /*! @name CDNE - Clear DONE Status Bit Register */
<> 144:ef7eb2e8f9f7 3981 #define DMA_CDNE_CDNE_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3982 #define DMA_CDNE_CDNE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3983 #define DMA_CDNE_CDNE(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_CDNE_SHIFT)) & DMA_CDNE_CDNE_MASK)
<> 144:ef7eb2e8f9f7 3984 #define DMA_CDNE_CADN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3985 #define DMA_CDNE_CADN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3986 #define DMA_CDNE_CADN(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_CADN_SHIFT)) & DMA_CDNE_CADN_MASK)
<> 144:ef7eb2e8f9f7 3987 #define DMA_CDNE_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3988 #define DMA_CDNE_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3989 #define DMA_CDNE_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_NOP_SHIFT)) & DMA_CDNE_NOP_MASK)
<> 144:ef7eb2e8f9f7 3990
<> 144:ef7eb2e8f9f7 3991 /*! @name SSRT - Set START Bit Register */
<> 144:ef7eb2e8f9f7 3992 #define DMA_SSRT_SSRT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3993 #define DMA_SSRT_SSRT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3994 #define DMA_SSRT_SSRT(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_SSRT_SHIFT)) & DMA_SSRT_SSRT_MASK)
<> 144:ef7eb2e8f9f7 3995 #define DMA_SSRT_SAST_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3996 #define DMA_SSRT_SAST_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3997 #define DMA_SSRT_SAST(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_SAST_SHIFT)) & DMA_SSRT_SAST_MASK)
<> 144:ef7eb2e8f9f7 3998 #define DMA_SSRT_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3999 #define DMA_SSRT_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4000 #define DMA_SSRT_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_NOP_SHIFT)) & DMA_SSRT_NOP_MASK)
<> 144:ef7eb2e8f9f7 4001
<> 144:ef7eb2e8f9f7 4002 /*! @name CERR - Clear Error Register */
<> 144:ef7eb2e8f9f7 4003 #define DMA_CERR_CERR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4004 #define DMA_CERR_CERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4005 #define DMA_CERR_CERR(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_CERR_SHIFT)) & DMA_CERR_CERR_MASK)
<> 144:ef7eb2e8f9f7 4006 #define DMA_CERR_CAEI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4007 #define DMA_CERR_CAEI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4008 #define DMA_CERR_CAEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_CAEI_SHIFT)) & DMA_CERR_CAEI_MASK)
<> 144:ef7eb2e8f9f7 4009 #define DMA_CERR_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4010 #define DMA_CERR_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4011 #define DMA_CERR_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_NOP_SHIFT)) & DMA_CERR_NOP_MASK)
<> 144:ef7eb2e8f9f7 4012
<> 144:ef7eb2e8f9f7 4013 /*! @name CINT - Clear Interrupt Request Register */
<> 144:ef7eb2e8f9f7 4014 #define DMA_CINT_CINT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4015 #define DMA_CINT_CINT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4016 #define DMA_CINT_CINT(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_CINT_SHIFT)) & DMA_CINT_CINT_MASK)
<> 144:ef7eb2e8f9f7 4017 #define DMA_CINT_CAIR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4018 #define DMA_CINT_CAIR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4019 #define DMA_CINT_CAIR(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_CAIR_SHIFT)) & DMA_CINT_CAIR_MASK)
<> 144:ef7eb2e8f9f7 4020 #define DMA_CINT_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4021 #define DMA_CINT_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4022 #define DMA_CINT_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_NOP_SHIFT)) & DMA_CINT_NOP_MASK)
<> 144:ef7eb2e8f9f7 4023
<> 144:ef7eb2e8f9f7 4024 /*! @name INT - Interrupt Request Register */
<> 144:ef7eb2e8f9f7 4025 #define DMA_INT_INT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4026 #define DMA_INT_INT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4027 #define DMA_INT_INT0(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT0_SHIFT)) & DMA_INT_INT0_MASK)
<> 144:ef7eb2e8f9f7 4028 #define DMA_INT_INT1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4029 #define DMA_INT_INT1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4030 #define DMA_INT_INT1(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT1_SHIFT)) & DMA_INT_INT1_MASK)
<> 144:ef7eb2e8f9f7 4031 #define DMA_INT_INT2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4032 #define DMA_INT_INT2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4033 #define DMA_INT_INT2(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT2_SHIFT)) & DMA_INT_INT2_MASK)
<> 144:ef7eb2e8f9f7 4034 #define DMA_INT_INT3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4035 #define DMA_INT_INT3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4036 #define DMA_INT_INT3(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT3_SHIFT)) & DMA_INT_INT3_MASK)
<> 144:ef7eb2e8f9f7 4037 #define DMA_INT_INT4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4038 #define DMA_INT_INT4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4039 #define DMA_INT_INT4(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT4_SHIFT)) & DMA_INT_INT4_MASK)
<> 144:ef7eb2e8f9f7 4040 #define DMA_INT_INT5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4041 #define DMA_INT_INT5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4042 #define DMA_INT_INT5(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT5_SHIFT)) & DMA_INT_INT5_MASK)
<> 144:ef7eb2e8f9f7 4043 #define DMA_INT_INT6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4044 #define DMA_INT_INT6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4045 #define DMA_INT_INT6(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT6_SHIFT)) & DMA_INT_INT6_MASK)
<> 144:ef7eb2e8f9f7 4046 #define DMA_INT_INT7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4047 #define DMA_INT_INT7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4048 #define DMA_INT_INT7(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT7_SHIFT)) & DMA_INT_INT7_MASK)
<> 144:ef7eb2e8f9f7 4049 #define DMA_INT_INT8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4050 #define DMA_INT_INT8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4051 #define DMA_INT_INT8(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT8_SHIFT)) & DMA_INT_INT8_MASK)
<> 144:ef7eb2e8f9f7 4052 #define DMA_INT_INT9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4053 #define DMA_INT_INT9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4054 #define DMA_INT_INT9(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT9_SHIFT)) & DMA_INT_INT9_MASK)
<> 144:ef7eb2e8f9f7 4055 #define DMA_INT_INT10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 4056 #define DMA_INT_INT10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 4057 #define DMA_INT_INT10(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT10_SHIFT)) & DMA_INT_INT10_MASK)
<> 144:ef7eb2e8f9f7 4058 #define DMA_INT_INT11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 4059 #define DMA_INT_INT11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4060 #define DMA_INT_INT11(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT11_SHIFT)) & DMA_INT_INT11_MASK)
<> 144:ef7eb2e8f9f7 4061 #define DMA_INT_INT12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4062 #define DMA_INT_INT12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4063 #define DMA_INT_INT12(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT12_SHIFT)) & DMA_INT_INT12_MASK)
<> 144:ef7eb2e8f9f7 4064 #define DMA_INT_INT13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4065 #define DMA_INT_INT13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4066 #define DMA_INT_INT13(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT13_SHIFT)) & DMA_INT_INT13_MASK)
<> 144:ef7eb2e8f9f7 4067 #define DMA_INT_INT14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4068 #define DMA_INT_INT14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4069 #define DMA_INT_INT14(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT14_SHIFT)) & DMA_INT_INT14_MASK)
<> 144:ef7eb2e8f9f7 4070 #define DMA_INT_INT15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4071 #define DMA_INT_INT15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4072 #define DMA_INT_INT15(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT15_SHIFT)) & DMA_INT_INT15_MASK)
<> 144:ef7eb2e8f9f7 4073
<> 144:ef7eb2e8f9f7 4074 /*! @name ERR - Error Register */
<> 144:ef7eb2e8f9f7 4075 #define DMA_ERR_ERR0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4076 #define DMA_ERR_ERR0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4077 #define DMA_ERR_ERR0(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR0_SHIFT)) & DMA_ERR_ERR0_MASK)
<> 144:ef7eb2e8f9f7 4078 #define DMA_ERR_ERR1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4079 #define DMA_ERR_ERR1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4080 #define DMA_ERR_ERR1(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR1_SHIFT)) & DMA_ERR_ERR1_MASK)
<> 144:ef7eb2e8f9f7 4081 #define DMA_ERR_ERR2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4082 #define DMA_ERR_ERR2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4083 #define DMA_ERR_ERR2(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR2_SHIFT)) & DMA_ERR_ERR2_MASK)
<> 144:ef7eb2e8f9f7 4084 #define DMA_ERR_ERR3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4085 #define DMA_ERR_ERR3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4086 #define DMA_ERR_ERR3(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR3_SHIFT)) & DMA_ERR_ERR3_MASK)
<> 144:ef7eb2e8f9f7 4087 #define DMA_ERR_ERR4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4088 #define DMA_ERR_ERR4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4089 #define DMA_ERR_ERR4(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR4_SHIFT)) & DMA_ERR_ERR4_MASK)
<> 144:ef7eb2e8f9f7 4090 #define DMA_ERR_ERR5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4091 #define DMA_ERR_ERR5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4092 #define DMA_ERR_ERR5(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR5_SHIFT)) & DMA_ERR_ERR5_MASK)
<> 144:ef7eb2e8f9f7 4093 #define DMA_ERR_ERR6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4094 #define DMA_ERR_ERR6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4095 #define DMA_ERR_ERR6(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR6_SHIFT)) & DMA_ERR_ERR6_MASK)
<> 144:ef7eb2e8f9f7 4096 #define DMA_ERR_ERR7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4097 #define DMA_ERR_ERR7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4098 #define DMA_ERR_ERR7(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR7_SHIFT)) & DMA_ERR_ERR7_MASK)
<> 144:ef7eb2e8f9f7 4099 #define DMA_ERR_ERR8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4100 #define DMA_ERR_ERR8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4101 #define DMA_ERR_ERR8(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR8_SHIFT)) & DMA_ERR_ERR8_MASK)
<> 144:ef7eb2e8f9f7 4102 #define DMA_ERR_ERR9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4103 #define DMA_ERR_ERR9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4104 #define DMA_ERR_ERR9(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR9_SHIFT)) & DMA_ERR_ERR9_MASK)
<> 144:ef7eb2e8f9f7 4105 #define DMA_ERR_ERR10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 4106 #define DMA_ERR_ERR10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 4107 #define DMA_ERR_ERR10(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR10_SHIFT)) & DMA_ERR_ERR10_MASK)
<> 144:ef7eb2e8f9f7 4108 #define DMA_ERR_ERR11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 4109 #define DMA_ERR_ERR11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4110 #define DMA_ERR_ERR11(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR11_SHIFT)) & DMA_ERR_ERR11_MASK)
<> 144:ef7eb2e8f9f7 4111 #define DMA_ERR_ERR12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4112 #define DMA_ERR_ERR12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4113 #define DMA_ERR_ERR12(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR12_SHIFT)) & DMA_ERR_ERR12_MASK)
<> 144:ef7eb2e8f9f7 4114 #define DMA_ERR_ERR13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4115 #define DMA_ERR_ERR13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4116 #define DMA_ERR_ERR13(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR13_SHIFT)) & DMA_ERR_ERR13_MASK)
<> 144:ef7eb2e8f9f7 4117 #define DMA_ERR_ERR14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4118 #define DMA_ERR_ERR14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4119 #define DMA_ERR_ERR14(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR14_SHIFT)) & DMA_ERR_ERR14_MASK)
<> 144:ef7eb2e8f9f7 4120 #define DMA_ERR_ERR15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4121 #define DMA_ERR_ERR15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4122 #define DMA_ERR_ERR15(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR15_SHIFT)) & DMA_ERR_ERR15_MASK)
<> 144:ef7eb2e8f9f7 4123
<> 144:ef7eb2e8f9f7 4124 /*! @name HRS - Hardware Request Status Register */
<> 144:ef7eb2e8f9f7 4125 #define DMA_HRS_HRS0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4126 #define DMA_HRS_HRS0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4127 #define DMA_HRS_HRS0(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS0_SHIFT)) & DMA_HRS_HRS0_MASK)
<> 144:ef7eb2e8f9f7 4128 #define DMA_HRS_HRS1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4129 #define DMA_HRS_HRS1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4130 #define DMA_HRS_HRS1(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS1_SHIFT)) & DMA_HRS_HRS1_MASK)
<> 144:ef7eb2e8f9f7 4131 #define DMA_HRS_HRS2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4132 #define DMA_HRS_HRS2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4133 #define DMA_HRS_HRS2(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS2_SHIFT)) & DMA_HRS_HRS2_MASK)
<> 144:ef7eb2e8f9f7 4134 #define DMA_HRS_HRS3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4135 #define DMA_HRS_HRS3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4136 #define DMA_HRS_HRS3(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS3_SHIFT)) & DMA_HRS_HRS3_MASK)
<> 144:ef7eb2e8f9f7 4137 #define DMA_HRS_HRS4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4138 #define DMA_HRS_HRS4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4139 #define DMA_HRS_HRS4(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS4_SHIFT)) & DMA_HRS_HRS4_MASK)
<> 144:ef7eb2e8f9f7 4140 #define DMA_HRS_HRS5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4141 #define DMA_HRS_HRS5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4142 #define DMA_HRS_HRS5(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS5_SHIFT)) & DMA_HRS_HRS5_MASK)
<> 144:ef7eb2e8f9f7 4143 #define DMA_HRS_HRS6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4144 #define DMA_HRS_HRS6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4145 #define DMA_HRS_HRS6(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS6_SHIFT)) & DMA_HRS_HRS6_MASK)
<> 144:ef7eb2e8f9f7 4146 #define DMA_HRS_HRS7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4147 #define DMA_HRS_HRS7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4148 #define DMA_HRS_HRS7(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS7_SHIFT)) & DMA_HRS_HRS7_MASK)
<> 144:ef7eb2e8f9f7 4149 #define DMA_HRS_HRS8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4150 #define DMA_HRS_HRS8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4151 #define DMA_HRS_HRS8(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS8_SHIFT)) & DMA_HRS_HRS8_MASK)
<> 144:ef7eb2e8f9f7 4152 #define DMA_HRS_HRS9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4153 #define DMA_HRS_HRS9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4154 #define DMA_HRS_HRS9(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS9_SHIFT)) & DMA_HRS_HRS9_MASK)
<> 144:ef7eb2e8f9f7 4155 #define DMA_HRS_HRS10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 4156 #define DMA_HRS_HRS10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 4157 #define DMA_HRS_HRS10(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS10_SHIFT)) & DMA_HRS_HRS10_MASK)
<> 144:ef7eb2e8f9f7 4158 #define DMA_HRS_HRS11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 4159 #define DMA_HRS_HRS11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4160 #define DMA_HRS_HRS11(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS11_SHIFT)) & DMA_HRS_HRS11_MASK)
<> 144:ef7eb2e8f9f7 4161 #define DMA_HRS_HRS12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4162 #define DMA_HRS_HRS12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4163 #define DMA_HRS_HRS12(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS12_SHIFT)) & DMA_HRS_HRS12_MASK)
<> 144:ef7eb2e8f9f7 4164 #define DMA_HRS_HRS13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4165 #define DMA_HRS_HRS13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4166 #define DMA_HRS_HRS13(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS13_SHIFT)) & DMA_HRS_HRS13_MASK)
<> 144:ef7eb2e8f9f7 4167 #define DMA_HRS_HRS14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4168 #define DMA_HRS_HRS14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4169 #define DMA_HRS_HRS14(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS14_SHIFT)) & DMA_HRS_HRS14_MASK)
<> 144:ef7eb2e8f9f7 4170 #define DMA_HRS_HRS15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4171 #define DMA_HRS_HRS15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4172 #define DMA_HRS_HRS15(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS15_SHIFT)) & DMA_HRS_HRS15_MASK)
<> 144:ef7eb2e8f9f7 4173
<> 144:ef7eb2e8f9f7 4174 /*! @name DCHPRI3 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4175 #define DMA_DCHPRI3_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4176 #define DMA_DCHPRI3_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4177 #define DMA_DCHPRI3_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_CHPRI_SHIFT)) & DMA_DCHPRI3_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4178 #define DMA_DCHPRI3_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4179 #define DMA_DCHPRI3_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4180 #define DMA_DCHPRI3_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_DPA_SHIFT)) & DMA_DCHPRI3_DPA_MASK)
<> 144:ef7eb2e8f9f7 4181 #define DMA_DCHPRI3_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4182 #define DMA_DCHPRI3_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4183 #define DMA_DCHPRI3_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_ECP_SHIFT)) & DMA_DCHPRI3_ECP_MASK)
<> 144:ef7eb2e8f9f7 4184
<> 144:ef7eb2e8f9f7 4185 /*! @name DCHPRI2 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4186 #define DMA_DCHPRI2_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4187 #define DMA_DCHPRI2_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4188 #define DMA_DCHPRI2_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_CHPRI_SHIFT)) & DMA_DCHPRI2_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4189 #define DMA_DCHPRI2_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4190 #define DMA_DCHPRI2_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4191 #define DMA_DCHPRI2_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_DPA_SHIFT)) & DMA_DCHPRI2_DPA_MASK)
<> 144:ef7eb2e8f9f7 4192 #define DMA_DCHPRI2_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4193 #define DMA_DCHPRI2_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4194 #define DMA_DCHPRI2_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_ECP_SHIFT)) & DMA_DCHPRI2_ECP_MASK)
<> 144:ef7eb2e8f9f7 4195
<> 144:ef7eb2e8f9f7 4196 /*! @name DCHPRI1 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4197 #define DMA_DCHPRI1_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4198 #define DMA_DCHPRI1_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4199 #define DMA_DCHPRI1_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_CHPRI_SHIFT)) & DMA_DCHPRI1_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4200 #define DMA_DCHPRI1_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4201 #define DMA_DCHPRI1_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4202 #define DMA_DCHPRI1_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_DPA_SHIFT)) & DMA_DCHPRI1_DPA_MASK)
<> 144:ef7eb2e8f9f7 4203 #define DMA_DCHPRI1_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4204 #define DMA_DCHPRI1_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4205 #define DMA_DCHPRI1_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_ECP_SHIFT)) & DMA_DCHPRI1_ECP_MASK)
<> 144:ef7eb2e8f9f7 4206
<> 144:ef7eb2e8f9f7 4207 /*! @name DCHPRI0 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4208 #define DMA_DCHPRI0_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4209 #define DMA_DCHPRI0_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4210 #define DMA_DCHPRI0_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_CHPRI_SHIFT)) & DMA_DCHPRI0_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4211 #define DMA_DCHPRI0_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4212 #define DMA_DCHPRI0_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4213 #define DMA_DCHPRI0_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_DPA_SHIFT)) & DMA_DCHPRI0_DPA_MASK)
<> 144:ef7eb2e8f9f7 4214 #define DMA_DCHPRI0_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4215 #define DMA_DCHPRI0_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4216 #define DMA_DCHPRI0_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_ECP_SHIFT)) & DMA_DCHPRI0_ECP_MASK)
<> 144:ef7eb2e8f9f7 4217
<> 144:ef7eb2e8f9f7 4218 /*! @name DCHPRI7 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4219 #define DMA_DCHPRI7_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4220 #define DMA_DCHPRI7_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4221 #define DMA_DCHPRI7_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_CHPRI_SHIFT)) & DMA_DCHPRI7_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4222 #define DMA_DCHPRI7_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4223 #define DMA_DCHPRI7_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4224 #define DMA_DCHPRI7_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_DPA_SHIFT)) & DMA_DCHPRI7_DPA_MASK)
<> 144:ef7eb2e8f9f7 4225 #define DMA_DCHPRI7_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4226 #define DMA_DCHPRI7_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4227 #define DMA_DCHPRI7_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_ECP_SHIFT)) & DMA_DCHPRI7_ECP_MASK)
<> 144:ef7eb2e8f9f7 4228
<> 144:ef7eb2e8f9f7 4229 /*! @name DCHPRI6 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4230 #define DMA_DCHPRI6_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4231 #define DMA_DCHPRI6_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4232 #define DMA_DCHPRI6_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_CHPRI_SHIFT)) & DMA_DCHPRI6_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4233 #define DMA_DCHPRI6_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4234 #define DMA_DCHPRI6_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4235 #define DMA_DCHPRI6_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_DPA_SHIFT)) & DMA_DCHPRI6_DPA_MASK)
<> 144:ef7eb2e8f9f7 4236 #define DMA_DCHPRI6_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4237 #define DMA_DCHPRI6_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4238 #define DMA_DCHPRI6_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_ECP_SHIFT)) & DMA_DCHPRI6_ECP_MASK)
<> 144:ef7eb2e8f9f7 4239
<> 144:ef7eb2e8f9f7 4240 /*! @name DCHPRI5 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4241 #define DMA_DCHPRI5_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4242 #define DMA_DCHPRI5_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4243 #define DMA_DCHPRI5_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_CHPRI_SHIFT)) & DMA_DCHPRI5_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4244 #define DMA_DCHPRI5_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4245 #define DMA_DCHPRI5_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4246 #define DMA_DCHPRI5_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_DPA_SHIFT)) & DMA_DCHPRI5_DPA_MASK)
<> 144:ef7eb2e8f9f7 4247 #define DMA_DCHPRI5_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4248 #define DMA_DCHPRI5_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4249 #define DMA_DCHPRI5_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_ECP_SHIFT)) & DMA_DCHPRI5_ECP_MASK)
<> 144:ef7eb2e8f9f7 4250
<> 144:ef7eb2e8f9f7 4251 /*! @name DCHPRI4 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4252 #define DMA_DCHPRI4_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4253 #define DMA_DCHPRI4_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4254 #define DMA_DCHPRI4_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_CHPRI_SHIFT)) & DMA_DCHPRI4_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4255 #define DMA_DCHPRI4_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4256 #define DMA_DCHPRI4_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4257 #define DMA_DCHPRI4_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_DPA_SHIFT)) & DMA_DCHPRI4_DPA_MASK)
<> 144:ef7eb2e8f9f7 4258 #define DMA_DCHPRI4_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4259 #define DMA_DCHPRI4_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4260 #define DMA_DCHPRI4_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_ECP_SHIFT)) & DMA_DCHPRI4_ECP_MASK)
<> 144:ef7eb2e8f9f7 4261
<> 144:ef7eb2e8f9f7 4262 /*! @name DCHPRI11 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4263 #define DMA_DCHPRI11_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4264 #define DMA_DCHPRI11_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4265 #define DMA_DCHPRI11_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_CHPRI_SHIFT)) & DMA_DCHPRI11_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4266 #define DMA_DCHPRI11_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4267 #define DMA_DCHPRI11_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4268 #define DMA_DCHPRI11_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_DPA_SHIFT)) & DMA_DCHPRI11_DPA_MASK)
<> 144:ef7eb2e8f9f7 4269 #define DMA_DCHPRI11_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4270 #define DMA_DCHPRI11_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4271 #define DMA_DCHPRI11_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_ECP_SHIFT)) & DMA_DCHPRI11_ECP_MASK)
<> 144:ef7eb2e8f9f7 4272
<> 144:ef7eb2e8f9f7 4273 /*! @name DCHPRI10 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4274 #define DMA_DCHPRI10_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4275 #define DMA_DCHPRI10_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4276 #define DMA_DCHPRI10_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_CHPRI_SHIFT)) & DMA_DCHPRI10_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4277 #define DMA_DCHPRI10_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4278 #define DMA_DCHPRI10_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4279 #define DMA_DCHPRI10_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_DPA_SHIFT)) & DMA_DCHPRI10_DPA_MASK)
<> 144:ef7eb2e8f9f7 4280 #define DMA_DCHPRI10_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4281 #define DMA_DCHPRI10_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4282 #define DMA_DCHPRI10_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_ECP_SHIFT)) & DMA_DCHPRI10_ECP_MASK)
<> 144:ef7eb2e8f9f7 4283
<> 144:ef7eb2e8f9f7 4284 /*! @name DCHPRI9 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4285 #define DMA_DCHPRI9_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4286 #define DMA_DCHPRI9_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4287 #define DMA_DCHPRI9_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_CHPRI_SHIFT)) & DMA_DCHPRI9_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4288 #define DMA_DCHPRI9_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4289 #define DMA_DCHPRI9_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4290 #define DMA_DCHPRI9_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_DPA_SHIFT)) & DMA_DCHPRI9_DPA_MASK)
<> 144:ef7eb2e8f9f7 4291 #define DMA_DCHPRI9_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4292 #define DMA_DCHPRI9_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4293 #define DMA_DCHPRI9_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_ECP_SHIFT)) & DMA_DCHPRI9_ECP_MASK)
<> 144:ef7eb2e8f9f7 4294
<> 144:ef7eb2e8f9f7 4295 /*! @name DCHPRI8 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4296 #define DMA_DCHPRI8_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4297 #define DMA_DCHPRI8_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4298 #define DMA_DCHPRI8_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_CHPRI_SHIFT)) & DMA_DCHPRI8_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4299 #define DMA_DCHPRI8_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4300 #define DMA_DCHPRI8_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4301 #define DMA_DCHPRI8_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_DPA_SHIFT)) & DMA_DCHPRI8_DPA_MASK)
<> 144:ef7eb2e8f9f7 4302 #define DMA_DCHPRI8_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4303 #define DMA_DCHPRI8_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4304 #define DMA_DCHPRI8_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_ECP_SHIFT)) & DMA_DCHPRI8_ECP_MASK)
<> 144:ef7eb2e8f9f7 4305
<> 144:ef7eb2e8f9f7 4306 /*! @name DCHPRI15 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4307 #define DMA_DCHPRI15_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4308 #define DMA_DCHPRI15_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4309 #define DMA_DCHPRI15_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_CHPRI_SHIFT)) & DMA_DCHPRI15_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4310 #define DMA_DCHPRI15_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4311 #define DMA_DCHPRI15_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4312 #define DMA_DCHPRI15_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_DPA_SHIFT)) & DMA_DCHPRI15_DPA_MASK)
<> 144:ef7eb2e8f9f7 4313 #define DMA_DCHPRI15_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4314 #define DMA_DCHPRI15_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4315 #define DMA_DCHPRI15_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_ECP_SHIFT)) & DMA_DCHPRI15_ECP_MASK)
<> 144:ef7eb2e8f9f7 4316
<> 144:ef7eb2e8f9f7 4317 /*! @name DCHPRI14 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4318 #define DMA_DCHPRI14_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4319 #define DMA_DCHPRI14_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4320 #define DMA_DCHPRI14_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_CHPRI_SHIFT)) & DMA_DCHPRI14_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4321 #define DMA_DCHPRI14_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4322 #define DMA_DCHPRI14_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4323 #define DMA_DCHPRI14_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_DPA_SHIFT)) & DMA_DCHPRI14_DPA_MASK)
<> 144:ef7eb2e8f9f7 4324 #define DMA_DCHPRI14_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4325 #define DMA_DCHPRI14_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4326 #define DMA_DCHPRI14_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_ECP_SHIFT)) & DMA_DCHPRI14_ECP_MASK)
<> 144:ef7eb2e8f9f7 4327
<> 144:ef7eb2e8f9f7 4328 /*! @name DCHPRI13 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4329 #define DMA_DCHPRI13_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4330 #define DMA_DCHPRI13_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4331 #define DMA_DCHPRI13_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_CHPRI_SHIFT)) & DMA_DCHPRI13_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4332 #define DMA_DCHPRI13_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4333 #define DMA_DCHPRI13_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4334 #define DMA_DCHPRI13_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_DPA_SHIFT)) & DMA_DCHPRI13_DPA_MASK)
<> 144:ef7eb2e8f9f7 4335 #define DMA_DCHPRI13_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4336 #define DMA_DCHPRI13_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4337 #define DMA_DCHPRI13_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_ECP_SHIFT)) & DMA_DCHPRI13_ECP_MASK)
<> 144:ef7eb2e8f9f7 4338
<> 144:ef7eb2e8f9f7 4339 /*! @name DCHPRI12 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 4340 #define DMA_DCHPRI12_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4341 #define DMA_DCHPRI12_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4342 #define DMA_DCHPRI12_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_CHPRI_SHIFT)) & DMA_DCHPRI12_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 4343 #define DMA_DCHPRI12_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4344 #define DMA_DCHPRI12_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4345 #define DMA_DCHPRI12_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_DPA_SHIFT)) & DMA_DCHPRI12_DPA_MASK)
<> 144:ef7eb2e8f9f7 4346 #define DMA_DCHPRI12_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4347 #define DMA_DCHPRI12_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4348 #define DMA_DCHPRI12_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_ECP_SHIFT)) & DMA_DCHPRI12_ECP_MASK)
<> 144:ef7eb2e8f9f7 4349
<> 144:ef7eb2e8f9f7 4350 /*! @name SADDR - TCD Source Address */
<> 144:ef7eb2e8f9f7 4351 #define DMA_SADDR_SADDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4352 #define DMA_SADDR_SADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4353 #define DMA_SADDR_SADDR(x) (((uint32_t)(((uint32_t)(x)) << DMA_SADDR_SADDR_SHIFT)) & DMA_SADDR_SADDR_MASK)
<> 144:ef7eb2e8f9f7 4354
<> 144:ef7eb2e8f9f7 4355 /* The count of DMA_SADDR */
<> 144:ef7eb2e8f9f7 4356 #define DMA_SADDR_COUNT (16U)
<> 144:ef7eb2e8f9f7 4357
<> 144:ef7eb2e8f9f7 4358 /*! @name SOFF - TCD Signed Source Address Offset */
<> 144:ef7eb2e8f9f7 4359 #define DMA_SOFF_SOFF_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4360 #define DMA_SOFF_SOFF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4361 #define DMA_SOFF_SOFF(x) (((uint16_t)(((uint16_t)(x)) << DMA_SOFF_SOFF_SHIFT)) & DMA_SOFF_SOFF_MASK)
<> 144:ef7eb2e8f9f7 4362
<> 144:ef7eb2e8f9f7 4363 /* The count of DMA_SOFF */
<> 144:ef7eb2e8f9f7 4364 #define DMA_SOFF_COUNT (16U)
<> 144:ef7eb2e8f9f7 4365
<> 144:ef7eb2e8f9f7 4366 /*! @name ATTR - TCD Transfer Attributes */
<> 144:ef7eb2e8f9f7 4367 #define DMA_ATTR_DSIZE_MASK (0x7U)
<> 144:ef7eb2e8f9f7 4368 #define DMA_ATTR_DSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4369 #define DMA_ATTR_DSIZE(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_DSIZE_SHIFT)) & DMA_ATTR_DSIZE_MASK)
<> 144:ef7eb2e8f9f7 4370 #define DMA_ATTR_DMOD_MASK (0xF8U)
<> 144:ef7eb2e8f9f7 4371 #define DMA_ATTR_DMOD_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4372 #define DMA_ATTR_DMOD(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_DMOD_SHIFT)) & DMA_ATTR_DMOD_MASK)
<> 144:ef7eb2e8f9f7 4373 #define DMA_ATTR_SSIZE_MASK (0x700U)
<> 144:ef7eb2e8f9f7 4374 #define DMA_ATTR_SSIZE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4375 #define DMA_ATTR_SSIZE(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_SSIZE_SHIFT)) & DMA_ATTR_SSIZE_MASK)
<> 144:ef7eb2e8f9f7 4376 #define DMA_ATTR_SMOD_MASK (0xF800U)
<> 144:ef7eb2e8f9f7 4377 #define DMA_ATTR_SMOD_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4378 #define DMA_ATTR_SMOD(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_SMOD_SHIFT)) & DMA_ATTR_SMOD_MASK)
<> 144:ef7eb2e8f9f7 4379
<> 144:ef7eb2e8f9f7 4380 /* The count of DMA_ATTR */
<> 144:ef7eb2e8f9f7 4381 #define DMA_ATTR_COUNT (16U)
<> 144:ef7eb2e8f9f7 4382
<> 144:ef7eb2e8f9f7 4383 /*! @name NBYTES_MLNO - TCD Minor Byte Count (Minor Loop Disabled) */
<> 144:ef7eb2e8f9f7 4384 #define DMA_NBYTES_MLNO_NBYTES_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4385 #define DMA_NBYTES_MLNO_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4386 #define DMA_NBYTES_MLNO_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLNO_NBYTES_SHIFT)) & DMA_NBYTES_MLNO_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 4387
<> 144:ef7eb2e8f9f7 4388 /* The count of DMA_NBYTES_MLNO */
<> 144:ef7eb2e8f9f7 4389 #define DMA_NBYTES_MLNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 4390
<> 144:ef7eb2e8f9f7 4391 /*! @name NBYTES_MLOFFNO - TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled) */
<> 144:ef7eb2e8f9f7 4392 #define DMA_NBYTES_MLOFFNO_NBYTES_MASK (0x3FFFFFFFU)
<> 144:ef7eb2e8f9f7 4393 #define DMA_NBYTES_MLOFFNO_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4394 #define DMA_NBYTES_MLOFFNO_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_NBYTES_SHIFT)) & DMA_NBYTES_MLOFFNO_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 4395 #define DMA_NBYTES_MLOFFNO_DMLOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4396 #define DMA_NBYTES_MLOFFNO_DMLOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4397 #define DMA_NBYTES_MLOFFNO_DMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_DMLOE_SHIFT)) & DMA_NBYTES_MLOFFNO_DMLOE_MASK)
<> 144:ef7eb2e8f9f7 4398 #define DMA_NBYTES_MLOFFNO_SMLOE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4399 #define DMA_NBYTES_MLOFFNO_SMLOE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4400 #define DMA_NBYTES_MLOFFNO_SMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_SMLOE_SHIFT)) & DMA_NBYTES_MLOFFNO_SMLOE_MASK)
<> 144:ef7eb2e8f9f7 4401
<> 144:ef7eb2e8f9f7 4402 /* The count of DMA_NBYTES_MLOFFNO */
<> 144:ef7eb2e8f9f7 4403 #define DMA_NBYTES_MLOFFNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 4404
<> 144:ef7eb2e8f9f7 4405 /*! @name NBYTES_MLOFFYES - TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled) */
<> 144:ef7eb2e8f9f7 4406 #define DMA_NBYTES_MLOFFYES_NBYTES_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 4407 #define DMA_NBYTES_MLOFFYES_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4408 #define DMA_NBYTES_MLOFFYES_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_NBYTES_SHIFT)) & DMA_NBYTES_MLOFFYES_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 4409 #define DMA_NBYTES_MLOFFYES_MLOFF_MASK (0x3FFFFC00U)
<> 144:ef7eb2e8f9f7 4410 #define DMA_NBYTES_MLOFFYES_MLOFF_SHIFT (10U)
<> 144:ef7eb2e8f9f7 4411 #define DMA_NBYTES_MLOFFYES_MLOFF(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_MLOFF_SHIFT)) & DMA_NBYTES_MLOFFYES_MLOFF_MASK)
<> 144:ef7eb2e8f9f7 4412 #define DMA_NBYTES_MLOFFYES_DMLOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4413 #define DMA_NBYTES_MLOFFYES_DMLOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4414 #define DMA_NBYTES_MLOFFYES_DMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_DMLOE_SHIFT)) & DMA_NBYTES_MLOFFYES_DMLOE_MASK)
<> 144:ef7eb2e8f9f7 4415 #define DMA_NBYTES_MLOFFYES_SMLOE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4416 #define DMA_NBYTES_MLOFFYES_SMLOE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4417 #define DMA_NBYTES_MLOFFYES_SMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_SMLOE_SHIFT)) & DMA_NBYTES_MLOFFYES_SMLOE_MASK)
<> 144:ef7eb2e8f9f7 4418
<> 144:ef7eb2e8f9f7 4419 /* The count of DMA_NBYTES_MLOFFYES */
<> 144:ef7eb2e8f9f7 4420 #define DMA_NBYTES_MLOFFYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 4421
<> 144:ef7eb2e8f9f7 4422 /*! @name SLAST - TCD Last Source Address Adjustment */
<> 144:ef7eb2e8f9f7 4423 #define DMA_SLAST_SLAST_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4424 #define DMA_SLAST_SLAST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4425 #define DMA_SLAST_SLAST(x) (((uint32_t)(((uint32_t)(x)) << DMA_SLAST_SLAST_SHIFT)) & DMA_SLAST_SLAST_MASK)
<> 144:ef7eb2e8f9f7 4426
<> 144:ef7eb2e8f9f7 4427 /* The count of DMA_SLAST */
<> 144:ef7eb2e8f9f7 4428 #define DMA_SLAST_COUNT (16U)
<> 144:ef7eb2e8f9f7 4429
<> 144:ef7eb2e8f9f7 4430 /*! @name DADDR - TCD Destination Address */
<> 144:ef7eb2e8f9f7 4431 #define DMA_DADDR_DADDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4432 #define DMA_DADDR_DADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4433 #define DMA_DADDR_DADDR(x) (((uint32_t)(((uint32_t)(x)) << DMA_DADDR_DADDR_SHIFT)) & DMA_DADDR_DADDR_MASK)
<> 144:ef7eb2e8f9f7 4434
<> 144:ef7eb2e8f9f7 4435 /* The count of DMA_DADDR */
<> 144:ef7eb2e8f9f7 4436 #define DMA_DADDR_COUNT (16U)
<> 144:ef7eb2e8f9f7 4437
<> 144:ef7eb2e8f9f7 4438 /*! @name DOFF - TCD Signed Destination Address Offset */
<> 144:ef7eb2e8f9f7 4439 #define DMA_DOFF_DOFF_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4440 #define DMA_DOFF_DOFF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4441 #define DMA_DOFF_DOFF(x) (((uint16_t)(((uint16_t)(x)) << DMA_DOFF_DOFF_SHIFT)) & DMA_DOFF_DOFF_MASK)
<> 144:ef7eb2e8f9f7 4442
<> 144:ef7eb2e8f9f7 4443 /* The count of DMA_DOFF */
<> 144:ef7eb2e8f9f7 4444 #define DMA_DOFF_COUNT (16U)
<> 144:ef7eb2e8f9f7 4445
<> 144:ef7eb2e8f9f7 4446 /*! @name CITER_ELINKNO - TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled) */
<> 144:ef7eb2e8f9f7 4447 #define DMA_CITER_ELINKNO_CITER_MASK (0x7FFFU)
<> 144:ef7eb2e8f9f7 4448 #define DMA_CITER_ELINKNO_CITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4449 #define DMA_CITER_ELINKNO_CITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKNO_CITER_SHIFT)) & DMA_CITER_ELINKNO_CITER_MASK)
<> 144:ef7eb2e8f9f7 4450 #define DMA_CITER_ELINKNO_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4451 #define DMA_CITER_ELINKNO_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4452 #define DMA_CITER_ELINKNO_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKNO_ELINK_SHIFT)) & DMA_CITER_ELINKNO_ELINK_MASK)
<> 144:ef7eb2e8f9f7 4453
<> 144:ef7eb2e8f9f7 4454 /* The count of DMA_CITER_ELINKNO */
<> 144:ef7eb2e8f9f7 4455 #define DMA_CITER_ELINKNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 4456
<> 144:ef7eb2e8f9f7 4457 /*! @name CITER_ELINKYES - TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled) */
<> 144:ef7eb2e8f9f7 4458 #define DMA_CITER_ELINKYES_CITER_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 4459 #define DMA_CITER_ELINKYES_CITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4460 #define DMA_CITER_ELINKYES_CITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_CITER_SHIFT)) & DMA_CITER_ELINKYES_CITER_MASK)
<> 144:ef7eb2e8f9f7 4461 #define DMA_CITER_ELINKYES_LINKCH_MASK (0x1E00U)
<> 144:ef7eb2e8f9f7 4462 #define DMA_CITER_ELINKYES_LINKCH_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4463 #define DMA_CITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_LINKCH_SHIFT)) & DMA_CITER_ELINKYES_LINKCH_MASK)
<> 144:ef7eb2e8f9f7 4464 #define DMA_CITER_ELINKYES_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4465 #define DMA_CITER_ELINKYES_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4466 #define DMA_CITER_ELINKYES_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_ELINK_SHIFT)) & DMA_CITER_ELINKYES_ELINK_MASK)
<> 144:ef7eb2e8f9f7 4467
<> 144:ef7eb2e8f9f7 4468 /* The count of DMA_CITER_ELINKYES */
<> 144:ef7eb2e8f9f7 4469 #define DMA_CITER_ELINKYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 4470
<> 144:ef7eb2e8f9f7 4471 /*! @name DLAST_SGA - TCD Last Destination Address Adjustment/Scatter Gather Address */
<> 144:ef7eb2e8f9f7 4472 #define DMA_DLAST_SGA_DLASTSGA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4473 #define DMA_DLAST_SGA_DLASTSGA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4474 #define DMA_DLAST_SGA_DLASTSGA(x) (((uint32_t)(((uint32_t)(x)) << DMA_DLAST_SGA_DLASTSGA_SHIFT)) & DMA_DLAST_SGA_DLASTSGA_MASK)
<> 144:ef7eb2e8f9f7 4475
<> 144:ef7eb2e8f9f7 4476 /* The count of DMA_DLAST_SGA */
<> 144:ef7eb2e8f9f7 4477 #define DMA_DLAST_SGA_COUNT (16U)
<> 144:ef7eb2e8f9f7 4478
<> 144:ef7eb2e8f9f7 4479 /*! @name CSR - TCD Control and Status */
<> 144:ef7eb2e8f9f7 4480 #define DMA_CSR_START_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4481 #define DMA_CSR_START_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4482 #define DMA_CSR_START(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_START_SHIFT)) & DMA_CSR_START_MASK)
<> 144:ef7eb2e8f9f7 4483 #define DMA_CSR_INTMAJOR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4484 #define DMA_CSR_INTMAJOR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4485 #define DMA_CSR_INTMAJOR(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_INTMAJOR_SHIFT)) & DMA_CSR_INTMAJOR_MASK)
<> 144:ef7eb2e8f9f7 4486 #define DMA_CSR_INTHALF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4487 #define DMA_CSR_INTHALF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4488 #define DMA_CSR_INTHALF(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_INTHALF_SHIFT)) & DMA_CSR_INTHALF_MASK)
<> 144:ef7eb2e8f9f7 4489 #define DMA_CSR_DREQ_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4490 #define DMA_CSR_DREQ_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4491 #define DMA_CSR_DREQ(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_DREQ_SHIFT)) & DMA_CSR_DREQ_MASK)
<> 144:ef7eb2e8f9f7 4492 #define DMA_CSR_ESG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4493 #define DMA_CSR_ESG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4494 #define DMA_CSR_ESG(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_ESG_SHIFT)) & DMA_CSR_ESG_MASK)
<> 144:ef7eb2e8f9f7 4495 #define DMA_CSR_MAJORELINK_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4496 #define DMA_CSR_MAJORELINK_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4497 #define DMA_CSR_MAJORELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_MAJORELINK_SHIFT)) & DMA_CSR_MAJORELINK_MASK)
<> 144:ef7eb2e8f9f7 4498 #define DMA_CSR_ACTIVE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4499 #define DMA_CSR_ACTIVE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4500 #define DMA_CSR_ACTIVE(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_ACTIVE_SHIFT)) & DMA_CSR_ACTIVE_MASK)
<> 144:ef7eb2e8f9f7 4501 #define DMA_CSR_DONE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4502 #define DMA_CSR_DONE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4503 #define DMA_CSR_DONE(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_DONE_SHIFT)) & DMA_CSR_DONE_MASK)
<> 144:ef7eb2e8f9f7 4504 #define DMA_CSR_MAJORLINKCH_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 4505 #define DMA_CSR_MAJORLINKCH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4506 #define DMA_CSR_MAJORLINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_MAJORLINKCH_SHIFT)) & DMA_CSR_MAJORLINKCH_MASK)
<> 144:ef7eb2e8f9f7 4507 #define DMA_CSR_BWC_MASK (0xC000U)
<> 144:ef7eb2e8f9f7 4508 #define DMA_CSR_BWC_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4509 #define DMA_CSR_BWC(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_BWC_SHIFT)) & DMA_CSR_BWC_MASK)
<> 144:ef7eb2e8f9f7 4510
<> 144:ef7eb2e8f9f7 4511 /* The count of DMA_CSR */
<> 144:ef7eb2e8f9f7 4512 #define DMA_CSR_COUNT (16U)
<> 144:ef7eb2e8f9f7 4513
<> 144:ef7eb2e8f9f7 4514 /*! @name BITER_ELINKNO - TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled) */
<> 144:ef7eb2e8f9f7 4515 #define DMA_BITER_ELINKNO_BITER_MASK (0x7FFFU)
<> 144:ef7eb2e8f9f7 4516 #define DMA_BITER_ELINKNO_BITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4517 #define DMA_BITER_ELINKNO_BITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKNO_BITER_SHIFT)) & DMA_BITER_ELINKNO_BITER_MASK)
<> 144:ef7eb2e8f9f7 4518 #define DMA_BITER_ELINKNO_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4519 #define DMA_BITER_ELINKNO_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4520 #define DMA_BITER_ELINKNO_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKNO_ELINK_SHIFT)) & DMA_BITER_ELINKNO_ELINK_MASK)
<> 144:ef7eb2e8f9f7 4521
<> 144:ef7eb2e8f9f7 4522 /* The count of DMA_BITER_ELINKNO */
<> 144:ef7eb2e8f9f7 4523 #define DMA_BITER_ELINKNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 4524
<> 144:ef7eb2e8f9f7 4525 /*! @name BITER_ELINKYES - TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled) */
<> 144:ef7eb2e8f9f7 4526 #define DMA_BITER_ELINKYES_BITER_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 4527 #define DMA_BITER_ELINKYES_BITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4528 #define DMA_BITER_ELINKYES_BITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_BITER_SHIFT)) & DMA_BITER_ELINKYES_BITER_MASK)
<> 144:ef7eb2e8f9f7 4529 #define DMA_BITER_ELINKYES_LINKCH_MASK (0x1E00U)
<> 144:ef7eb2e8f9f7 4530 #define DMA_BITER_ELINKYES_LINKCH_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4531 #define DMA_BITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_LINKCH_SHIFT)) & DMA_BITER_ELINKYES_LINKCH_MASK)
<> 144:ef7eb2e8f9f7 4532 #define DMA_BITER_ELINKYES_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4533 #define DMA_BITER_ELINKYES_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4534 #define DMA_BITER_ELINKYES_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_ELINK_SHIFT)) & DMA_BITER_ELINKYES_ELINK_MASK)
<> 144:ef7eb2e8f9f7 4535
<> 144:ef7eb2e8f9f7 4536 /* The count of DMA_BITER_ELINKYES */
<> 144:ef7eb2e8f9f7 4537 #define DMA_BITER_ELINKYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 4538
<> 144:ef7eb2e8f9f7 4539
<> 144:ef7eb2e8f9f7 4540 /*!
<> 144:ef7eb2e8f9f7 4541 * @}
<> 144:ef7eb2e8f9f7 4542 */ /* end of group DMA_Register_Masks */
<> 144:ef7eb2e8f9f7 4543
<> 144:ef7eb2e8f9f7 4544
<> 144:ef7eb2e8f9f7 4545 /* DMA - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4546 /** Peripheral DMA base address */
<> 144:ef7eb2e8f9f7 4547 #define DMA_BASE (0x40008000u)
<> 144:ef7eb2e8f9f7 4548 /** Peripheral DMA base pointer */
<> 144:ef7eb2e8f9f7 4549 #define DMA0 ((DMA_Type *)DMA_BASE)
<> 144:ef7eb2e8f9f7 4550 /** Array initializer of DMA peripheral base addresses */
<> 144:ef7eb2e8f9f7 4551 #define DMA_BASE_ADDRS { DMA_BASE }
<> 144:ef7eb2e8f9f7 4552 /** Array initializer of DMA peripheral base pointers */
<> 144:ef7eb2e8f9f7 4553 #define DMA_BASE_PTRS { DMA0 }
<> 144:ef7eb2e8f9f7 4554 /** Interrupt vectors for the DMA peripheral type */
<> 144:ef7eb2e8f9f7 4555 #define DMA_CHN_IRQS { DMA0_IRQn, DMA1_IRQn, DMA2_IRQn, DMA3_IRQn, DMA4_IRQn, DMA5_IRQn, DMA6_IRQn, DMA7_IRQn, DMA8_IRQn, DMA9_IRQn, DMA10_IRQn, DMA11_IRQn, DMA12_IRQn, DMA13_IRQn, DMA14_IRQn, DMA15_IRQn }
<> 144:ef7eb2e8f9f7 4556 #define DMA_ERROR_IRQS { DMA_Error_IRQn }
<> 144:ef7eb2e8f9f7 4557
<> 144:ef7eb2e8f9f7 4558 /*!
<> 144:ef7eb2e8f9f7 4559 * @}
<> 144:ef7eb2e8f9f7 4560 */ /* end of group DMA_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4561
<> 144:ef7eb2e8f9f7 4562
<> 144:ef7eb2e8f9f7 4563 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4564 -- DMAMUX Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4565 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4566
<> 144:ef7eb2e8f9f7 4567 /*!
<> 144:ef7eb2e8f9f7 4568 * @addtogroup DMAMUX_Peripheral_Access_Layer DMAMUX Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4569 * @{
<> 144:ef7eb2e8f9f7 4570 */
<> 144:ef7eb2e8f9f7 4571
<> 144:ef7eb2e8f9f7 4572 /** DMAMUX - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4573 typedef struct {
<> 144:ef7eb2e8f9f7 4574 __IO uint8_t CHCFG[16]; /**< Channel Configuration register, array offset: 0x0, array step: 0x1 */
<> 144:ef7eb2e8f9f7 4575 } DMAMUX_Type;
<> 144:ef7eb2e8f9f7 4576
<> 144:ef7eb2e8f9f7 4577 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4578 -- DMAMUX Register Masks
<> 144:ef7eb2e8f9f7 4579 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4580
<> 144:ef7eb2e8f9f7 4581 /*!
<> 144:ef7eb2e8f9f7 4582 * @addtogroup DMAMUX_Register_Masks DMAMUX Register Masks
<> 144:ef7eb2e8f9f7 4583 * @{
<> 144:ef7eb2e8f9f7 4584 */
<> 144:ef7eb2e8f9f7 4585
<> 144:ef7eb2e8f9f7 4586 /*! @name CHCFG - Channel Configuration register */
<> 144:ef7eb2e8f9f7 4587 #define DMAMUX_CHCFG_SOURCE_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 4588 #define DMAMUX_CHCFG_SOURCE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4589 #define DMAMUX_CHCFG_SOURCE(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_SOURCE_SHIFT)) & DMAMUX_CHCFG_SOURCE_MASK)
<> 144:ef7eb2e8f9f7 4590 #define DMAMUX_CHCFG_TRIG_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4591 #define DMAMUX_CHCFG_TRIG_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4592 #define DMAMUX_CHCFG_TRIG(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_TRIG_SHIFT)) & DMAMUX_CHCFG_TRIG_MASK)
<> 144:ef7eb2e8f9f7 4593 #define DMAMUX_CHCFG_ENBL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4594 #define DMAMUX_CHCFG_ENBL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4595 #define DMAMUX_CHCFG_ENBL(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_ENBL_SHIFT)) & DMAMUX_CHCFG_ENBL_MASK)
<> 144:ef7eb2e8f9f7 4596
<> 144:ef7eb2e8f9f7 4597 /* The count of DMAMUX_CHCFG */
<> 144:ef7eb2e8f9f7 4598 #define DMAMUX_CHCFG_COUNT (16U)
<> 144:ef7eb2e8f9f7 4599
<> 144:ef7eb2e8f9f7 4600
<> 144:ef7eb2e8f9f7 4601 /*!
<> 144:ef7eb2e8f9f7 4602 * @}
<> 144:ef7eb2e8f9f7 4603 */ /* end of group DMAMUX_Register_Masks */
<> 144:ef7eb2e8f9f7 4604
<> 144:ef7eb2e8f9f7 4605
<> 144:ef7eb2e8f9f7 4606 /* DMAMUX - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4607 /** Peripheral DMAMUX base address */
<> 144:ef7eb2e8f9f7 4608 #define DMAMUX_BASE (0x40021000u)
<> 144:ef7eb2e8f9f7 4609 /** Peripheral DMAMUX base pointer */
<> 144:ef7eb2e8f9f7 4610 #define DMAMUX ((DMAMUX_Type *)DMAMUX_BASE)
<> 144:ef7eb2e8f9f7 4611 /** Array initializer of DMAMUX peripheral base addresses */
<> 144:ef7eb2e8f9f7 4612 #define DMAMUX_BASE_ADDRS { DMAMUX_BASE }
<> 144:ef7eb2e8f9f7 4613 /** Array initializer of DMAMUX peripheral base pointers */
<> 144:ef7eb2e8f9f7 4614 #define DMAMUX_BASE_PTRS { DMAMUX }
<> 144:ef7eb2e8f9f7 4615
<> 144:ef7eb2e8f9f7 4616 /*!
<> 144:ef7eb2e8f9f7 4617 * @}
<> 144:ef7eb2e8f9f7 4618 */ /* end of group DMAMUX_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4619
<> 144:ef7eb2e8f9f7 4620
<> 144:ef7eb2e8f9f7 4621 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4622 -- ENET Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4623 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4624
<> 144:ef7eb2e8f9f7 4625 /*!
<> 144:ef7eb2e8f9f7 4626 * @addtogroup ENET_Peripheral_Access_Layer ENET Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4627 * @{
<> 144:ef7eb2e8f9f7 4628 */
<> 144:ef7eb2e8f9f7 4629
<> 144:ef7eb2e8f9f7 4630 /** ENET - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4631 typedef struct {
<> 144:ef7eb2e8f9f7 4632 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 4633 __IO uint32_t EIR; /**< Interrupt Event Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 4634 __IO uint32_t EIMR; /**< Interrupt Mask Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 4635 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 4636 __IO uint32_t RDAR; /**< Receive Descriptor Active Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 4637 __IO uint32_t TDAR; /**< Transmit Descriptor Active Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 4638 uint8_t RESERVED_2[12];
<> 144:ef7eb2e8f9f7 4639 __IO uint32_t ECR; /**< Ethernet Control Register, offset: 0x24 */
<> 144:ef7eb2e8f9f7 4640 uint8_t RESERVED_3[24];
<> 144:ef7eb2e8f9f7 4641 __IO uint32_t MMFR; /**< MII Management Frame Register, offset: 0x40 */
<> 144:ef7eb2e8f9f7 4642 __IO uint32_t MSCR; /**< MII Speed Control Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 4643 uint8_t RESERVED_4[28];
<> 144:ef7eb2e8f9f7 4644 __IO uint32_t MIBC; /**< MIB Control Register, offset: 0x64 */
<> 144:ef7eb2e8f9f7 4645 uint8_t RESERVED_5[28];
<> 144:ef7eb2e8f9f7 4646 __IO uint32_t RCR; /**< Receive Control Register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 4647 uint8_t RESERVED_6[60];
<> 144:ef7eb2e8f9f7 4648 __IO uint32_t TCR; /**< Transmit Control Register, offset: 0xC4 */
<> 144:ef7eb2e8f9f7 4649 uint8_t RESERVED_7[28];
<> 144:ef7eb2e8f9f7 4650 __IO uint32_t PALR; /**< Physical Address Lower Register, offset: 0xE4 */
<> 144:ef7eb2e8f9f7 4651 __IO uint32_t PAUR; /**< Physical Address Upper Register, offset: 0xE8 */
<> 144:ef7eb2e8f9f7 4652 __IO uint32_t OPD; /**< Opcode/Pause Duration Register, offset: 0xEC */
<> 144:ef7eb2e8f9f7 4653 uint8_t RESERVED_8[40];
<> 144:ef7eb2e8f9f7 4654 __IO uint32_t IAUR; /**< Descriptor Individual Upper Address Register, offset: 0x118 */
<> 144:ef7eb2e8f9f7 4655 __IO uint32_t IALR; /**< Descriptor Individual Lower Address Register, offset: 0x11C */
<> 144:ef7eb2e8f9f7 4656 __IO uint32_t GAUR; /**< Descriptor Group Upper Address Register, offset: 0x120 */
<> 144:ef7eb2e8f9f7 4657 __IO uint32_t GALR; /**< Descriptor Group Lower Address Register, offset: 0x124 */
<> 144:ef7eb2e8f9f7 4658 uint8_t RESERVED_9[28];
<> 144:ef7eb2e8f9f7 4659 __IO uint32_t TFWR; /**< Transmit FIFO Watermark Register, offset: 0x144 */
<> 144:ef7eb2e8f9f7 4660 uint8_t RESERVED_10[56];
<> 144:ef7eb2e8f9f7 4661 __IO uint32_t RDSR; /**< Receive Descriptor Ring Start Register, offset: 0x180 */
<> 144:ef7eb2e8f9f7 4662 __IO uint32_t TDSR; /**< Transmit Buffer Descriptor Ring Start Register, offset: 0x184 */
<> 144:ef7eb2e8f9f7 4663 __IO uint32_t MRBR; /**< Maximum Receive Buffer Size Register, offset: 0x188 */
<> 144:ef7eb2e8f9f7 4664 uint8_t RESERVED_11[4];
<> 144:ef7eb2e8f9f7 4665 __IO uint32_t RSFL; /**< Receive FIFO Section Full Threshold, offset: 0x190 */
<> 144:ef7eb2e8f9f7 4666 __IO uint32_t RSEM; /**< Receive FIFO Section Empty Threshold, offset: 0x194 */
<> 144:ef7eb2e8f9f7 4667 __IO uint32_t RAEM; /**< Receive FIFO Almost Empty Threshold, offset: 0x198 */
<> 144:ef7eb2e8f9f7 4668 __IO uint32_t RAFL; /**< Receive FIFO Almost Full Threshold, offset: 0x19C */
<> 144:ef7eb2e8f9f7 4669 __IO uint32_t TSEM; /**< Transmit FIFO Section Empty Threshold, offset: 0x1A0 */
<> 144:ef7eb2e8f9f7 4670 __IO uint32_t TAEM; /**< Transmit FIFO Almost Empty Threshold, offset: 0x1A4 */
<> 144:ef7eb2e8f9f7 4671 __IO uint32_t TAFL; /**< Transmit FIFO Almost Full Threshold, offset: 0x1A8 */
<> 144:ef7eb2e8f9f7 4672 __IO uint32_t TIPG; /**< Transmit Inter-Packet Gap, offset: 0x1AC */
<> 144:ef7eb2e8f9f7 4673 __IO uint32_t FTRL; /**< Frame Truncation Length, offset: 0x1B0 */
<> 144:ef7eb2e8f9f7 4674 uint8_t RESERVED_12[12];
<> 144:ef7eb2e8f9f7 4675 __IO uint32_t TACC; /**< Transmit Accelerator Function Configuration, offset: 0x1C0 */
<> 144:ef7eb2e8f9f7 4676 __IO uint32_t RACC; /**< Receive Accelerator Function Configuration, offset: 0x1C4 */
<> 144:ef7eb2e8f9f7 4677 uint8_t RESERVED_13[60];
<> 144:ef7eb2e8f9f7 4678 __I uint32_t RMON_T_PACKETS; /**< Tx Packet Count Statistic Register, offset: 0x204 */
<> 144:ef7eb2e8f9f7 4679 __I uint32_t RMON_T_BC_PKT; /**< Tx Broadcast Packets Statistic Register, offset: 0x208 */
<> 144:ef7eb2e8f9f7 4680 __I uint32_t RMON_T_MC_PKT; /**< Tx Multicast Packets Statistic Register, offset: 0x20C */
<> 144:ef7eb2e8f9f7 4681 __I uint32_t RMON_T_CRC_ALIGN; /**< Tx Packets with CRC/Align Error Statistic Register, offset: 0x210 */
<> 144:ef7eb2e8f9f7 4682 __I uint32_t RMON_T_UNDERSIZE; /**< Tx Packets Less Than Bytes and Good CRC Statistic Register, offset: 0x214 */
<> 144:ef7eb2e8f9f7 4683 __I uint32_t RMON_T_OVERSIZE; /**< Tx Packets GT MAX_FL bytes and Good CRC Statistic Register, offset: 0x218 */
<> 144:ef7eb2e8f9f7 4684 __I uint32_t RMON_T_FRAG; /**< Tx Packets Less Than 64 Bytes and Bad CRC Statistic Register, offset: 0x21C */
<> 144:ef7eb2e8f9f7 4685 __I uint32_t RMON_T_JAB; /**< Tx Packets Greater Than MAX_FL bytes and Bad CRC Statistic Register, offset: 0x220 */
<> 144:ef7eb2e8f9f7 4686 __I uint32_t RMON_T_COL; /**< Tx Collision Count Statistic Register, offset: 0x224 */
<> 144:ef7eb2e8f9f7 4687 __I uint32_t RMON_T_P64; /**< Tx 64-Byte Packets Statistic Register, offset: 0x228 */
<> 144:ef7eb2e8f9f7 4688 __I uint32_t RMON_T_P65TO127; /**< Tx 65- to 127-byte Packets Statistic Register, offset: 0x22C */
<> 144:ef7eb2e8f9f7 4689 __I uint32_t RMON_T_P128TO255; /**< Tx 128- to 255-byte Packets Statistic Register, offset: 0x230 */
<> 144:ef7eb2e8f9f7 4690 __I uint32_t RMON_T_P256TO511; /**< Tx 256- to 511-byte Packets Statistic Register, offset: 0x234 */
<> 144:ef7eb2e8f9f7 4691 __I uint32_t RMON_T_P512TO1023; /**< Tx 512- to 1023-byte Packets Statistic Register, offset: 0x238 */
<> 144:ef7eb2e8f9f7 4692 __I uint32_t RMON_T_P1024TO2047; /**< Tx 1024- to 2047-byte Packets Statistic Register, offset: 0x23C */
<> 144:ef7eb2e8f9f7 4693 __I uint32_t RMON_T_P_GTE2048; /**< Tx Packets Greater Than 2048 Bytes Statistic Register, offset: 0x240 */
<> 144:ef7eb2e8f9f7 4694 __I uint32_t RMON_T_OCTETS; /**< Tx Octets Statistic Register, offset: 0x244 */
<> 144:ef7eb2e8f9f7 4695 uint8_t RESERVED_14[4];
<> 144:ef7eb2e8f9f7 4696 __I uint32_t IEEE_T_FRAME_OK; /**< Frames Transmitted OK Statistic Register, offset: 0x24C */
<> 144:ef7eb2e8f9f7 4697 __I uint32_t IEEE_T_1COL; /**< Frames Transmitted with Single Collision Statistic Register, offset: 0x250 */
<> 144:ef7eb2e8f9f7 4698 __I uint32_t IEEE_T_MCOL; /**< Frames Transmitted with Multiple Collisions Statistic Register, offset: 0x254 */
<> 144:ef7eb2e8f9f7 4699 __I uint32_t IEEE_T_DEF; /**< Frames Transmitted after Deferral Delay Statistic Register, offset: 0x258 */
<> 144:ef7eb2e8f9f7 4700 __I uint32_t IEEE_T_LCOL; /**< Frames Transmitted with Late Collision Statistic Register, offset: 0x25C */
<> 144:ef7eb2e8f9f7 4701 __I uint32_t IEEE_T_EXCOL; /**< Frames Transmitted with Excessive Collisions Statistic Register, offset: 0x260 */
<> 144:ef7eb2e8f9f7 4702 __I uint32_t IEEE_T_MACERR; /**< Frames Transmitted with Tx FIFO Underrun Statistic Register, offset: 0x264 */
<> 144:ef7eb2e8f9f7 4703 __I uint32_t IEEE_T_CSERR; /**< Frames Transmitted with Carrier Sense Error Statistic Register, offset: 0x268 */
<> 144:ef7eb2e8f9f7 4704 uint8_t RESERVED_15[4];
<> 144:ef7eb2e8f9f7 4705 __I uint32_t IEEE_T_FDXFC; /**< Flow Control Pause Frames Transmitted Statistic Register, offset: 0x270 */
<> 144:ef7eb2e8f9f7 4706 __I uint32_t IEEE_T_OCTETS_OK; /**< Octet Count for Frames Transmitted w/o Error Statistic Register, offset: 0x274 */
<> 144:ef7eb2e8f9f7 4707 uint8_t RESERVED_16[12];
<> 144:ef7eb2e8f9f7 4708 __I uint32_t RMON_R_PACKETS; /**< Rx Packet Count Statistic Register, offset: 0x284 */
<> 144:ef7eb2e8f9f7 4709 __I uint32_t RMON_R_BC_PKT; /**< Rx Broadcast Packets Statistic Register, offset: 0x288 */
<> 144:ef7eb2e8f9f7 4710 __I uint32_t RMON_R_MC_PKT; /**< Rx Multicast Packets Statistic Register, offset: 0x28C */
<> 144:ef7eb2e8f9f7 4711 __I uint32_t RMON_R_CRC_ALIGN; /**< Rx Packets with CRC/Align Error Statistic Register, offset: 0x290 */
<> 144:ef7eb2e8f9f7 4712 __I uint32_t RMON_R_UNDERSIZE; /**< Rx Packets with Less Than 64 Bytes and Good CRC Statistic Register, offset: 0x294 */
<> 144:ef7eb2e8f9f7 4713 __I uint32_t RMON_R_OVERSIZE; /**< Rx Packets Greater Than MAX_FL and Good CRC Statistic Register, offset: 0x298 */
<> 144:ef7eb2e8f9f7 4714 __I uint32_t RMON_R_FRAG; /**< Rx Packets Less Than 64 Bytes and Bad CRC Statistic Register, offset: 0x29C */
<> 144:ef7eb2e8f9f7 4715 __I uint32_t RMON_R_JAB; /**< Rx Packets Greater Than MAX_FL Bytes and Bad CRC Statistic Register, offset: 0x2A0 */
<> 144:ef7eb2e8f9f7 4716 uint8_t RESERVED_17[4];
<> 144:ef7eb2e8f9f7 4717 __I uint32_t RMON_R_P64; /**< Rx 64-Byte Packets Statistic Register, offset: 0x2A8 */
<> 144:ef7eb2e8f9f7 4718 __I uint32_t RMON_R_P65TO127; /**< Rx 65- to 127-Byte Packets Statistic Register, offset: 0x2AC */
<> 144:ef7eb2e8f9f7 4719 __I uint32_t RMON_R_P128TO255; /**< Rx 128- to 255-Byte Packets Statistic Register, offset: 0x2B0 */
<> 144:ef7eb2e8f9f7 4720 __I uint32_t RMON_R_P256TO511; /**< Rx 256- to 511-Byte Packets Statistic Register, offset: 0x2B4 */
<> 144:ef7eb2e8f9f7 4721 __I uint32_t RMON_R_P512TO1023; /**< Rx 512- to 1023-Byte Packets Statistic Register, offset: 0x2B8 */
<> 144:ef7eb2e8f9f7 4722 __I uint32_t RMON_R_P1024TO2047; /**< Rx 1024- to 2047-Byte Packets Statistic Register, offset: 0x2BC */
<> 144:ef7eb2e8f9f7 4723 __I uint32_t RMON_R_P_GTE2048; /**< Rx Packets Greater than 2048 Bytes Statistic Register, offset: 0x2C0 */
<> 144:ef7eb2e8f9f7 4724 __I uint32_t RMON_R_OCTETS; /**< Rx Octets Statistic Register, offset: 0x2C4 */
<> 144:ef7eb2e8f9f7 4725 __I uint32_t IEEE_R_DROP; /**< Frames not Counted Correctly Statistic Register, offset: 0x2C8 */
<> 144:ef7eb2e8f9f7 4726 __I uint32_t IEEE_R_FRAME_OK; /**< Frames Received OK Statistic Register, offset: 0x2CC */
<> 144:ef7eb2e8f9f7 4727 __I uint32_t IEEE_R_CRC; /**< Frames Received with CRC Error Statistic Register, offset: 0x2D0 */
<> 144:ef7eb2e8f9f7 4728 __I uint32_t IEEE_R_ALIGN; /**< Frames Received with Alignment Error Statistic Register, offset: 0x2D4 */
<> 144:ef7eb2e8f9f7 4729 __I uint32_t IEEE_R_MACERR; /**< Receive FIFO Overflow Count Statistic Register, offset: 0x2D8 */
<> 144:ef7eb2e8f9f7 4730 __I uint32_t IEEE_R_FDXFC; /**< Flow Control Pause Frames Received Statistic Register, offset: 0x2DC */
<> 144:ef7eb2e8f9f7 4731 __I uint32_t IEEE_R_OCTETS_OK; /**< Octet Count for Frames Received without Error Statistic Register, offset: 0x2E0 */
<> 144:ef7eb2e8f9f7 4732 uint8_t RESERVED_18[284];
<> 144:ef7eb2e8f9f7 4733 __IO uint32_t ATCR; /**< Adjustable Timer Control Register, offset: 0x400 */
<> 144:ef7eb2e8f9f7 4734 __IO uint32_t ATVR; /**< Timer Value Register, offset: 0x404 */
<> 144:ef7eb2e8f9f7 4735 __IO uint32_t ATOFF; /**< Timer Offset Register, offset: 0x408 */
<> 144:ef7eb2e8f9f7 4736 __IO uint32_t ATPER; /**< Timer Period Register, offset: 0x40C */
<> 144:ef7eb2e8f9f7 4737 __IO uint32_t ATCOR; /**< Timer Correction Register, offset: 0x410 */
<> 144:ef7eb2e8f9f7 4738 __IO uint32_t ATINC; /**< Time-Stamping Clock Period Register, offset: 0x414 */
<> 144:ef7eb2e8f9f7 4739 __I uint32_t ATSTMP; /**< Timestamp of Last Transmitted Frame, offset: 0x418 */
<> 144:ef7eb2e8f9f7 4740 uint8_t RESERVED_19[488];
<> 144:ef7eb2e8f9f7 4741 __IO uint32_t TGSR; /**< Timer Global Status Register, offset: 0x604 */
<> 144:ef7eb2e8f9f7 4742 struct { /* offset: 0x608, array step: 0x8 */
<> 144:ef7eb2e8f9f7 4743 __IO uint32_t TCSR; /**< Timer Control Status Register, array offset: 0x608, array step: 0x8 */
<> 144:ef7eb2e8f9f7 4744 __IO uint32_t TCCR; /**< Timer Compare Capture Register, array offset: 0x60C, array step: 0x8 */
<> 144:ef7eb2e8f9f7 4745 } CHANNEL[4];
<> 144:ef7eb2e8f9f7 4746 } ENET_Type;
<> 144:ef7eb2e8f9f7 4747
<> 144:ef7eb2e8f9f7 4748 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4749 -- ENET Register Masks
<> 144:ef7eb2e8f9f7 4750 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4751
<> 144:ef7eb2e8f9f7 4752 /*!
<> 144:ef7eb2e8f9f7 4753 * @addtogroup ENET_Register_Masks ENET Register Masks
<> 144:ef7eb2e8f9f7 4754 * @{
<> 144:ef7eb2e8f9f7 4755 */
<> 144:ef7eb2e8f9f7 4756
<> 144:ef7eb2e8f9f7 4757 /*! @name EIR - Interrupt Event Register */
<> 144:ef7eb2e8f9f7 4758 #define ENET_EIR_TS_TIMER_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4759 #define ENET_EIR_TS_TIMER_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4760 #define ENET_EIR_TS_TIMER(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_TS_TIMER_SHIFT)) & ENET_EIR_TS_TIMER_MASK)
<> 144:ef7eb2e8f9f7 4761 #define ENET_EIR_TS_AVAIL_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4762 #define ENET_EIR_TS_AVAIL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4763 #define ENET_EIR_TS_AVAIL(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_TS_AVAIL_SHIFT)) & ENET_EIR_TS_AVAIL_MASK)
<> 144:ef7eb2e8f9f7 4764 #define ENET_EIR_WAKEUP_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4765 #define ENET_EIR_WAKEUP_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4766 #define ENET_EIR_WAKEUP(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_WAKEUP_SHIFT)) & ENET_EIR_WAKEUP_MASK)
<> 144:ef7eb2e8f9f7 4767 #define ENET_EIR_PLR_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4768 #define ENET_EIR_PLR_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4769 #define ENET_EIR_PLR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_PLR_SHIFT)) & ENET_EIR_PLR_MASK)
<> 144:ef7eb2e8f9f7 4770 #define ENET_EIR_UN_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 4771 #define ENET_EIR_UN_SHIFT (19U)
<> 144:ef7eb2e8f9f7 4772 #define ENET_EIR_UN(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_UN_SHIFT)) & ENET_EIR_UN_MASK)
<> 144:ef7eb2e8f9f7 4773 #define ENET_EIR_RL_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 4774 #define ENET_EIR_RL_SHIFT (20U)
<> 144:ef7eb2e8f9f7 4775 #define ENET_EIR_RL(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_RL_SHIFT)) & ENET_EIR_RL_MASK)
<> 144:ef7eb2e8f9f7 4776 #define ENET_EIR_LC_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 4777 #define ENET_EIR_LC_SHIFT (21U)
<> 144:ef7eb2e8f9f7 4778 #define ENET_EIR_LC(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_LC_SHIFT)) & ENET_EIR_LC_MASK)
<> 144:ef7eb2e8f9f7 4779 #define ENET_EIR_EBERR_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 4780 #define ENET_EIR_EBERR_SHIFT (22U)
<> 144:ef7eb2e8f9f7 4781 #define ENET_EIR_EBERR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_EBERR_SHIFT)) & ENET_EIR_EBERR_MASK)
<> 144:ef7eb2e8f9f7 4782 #define ENET_EIR_MII_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 4783 #define ENET_EIR_MII_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4784 #define ENET_EIR_MII(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_MII_SHIFT)) & ENET_EIR_MII_MASK)
<> 144:ef7eb2e8f9f7 4785 #define ENET_EIR_RXB_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4786 #define ENET_EIR_RXB_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4787 #define ENET_EIR_RXB(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_RXB_SHIFT)) & ENET_EIR_RXB_MASK)
<> 144:ef7eb2e8f9f7 4788 #define ENET_EIR_RXF_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4789 #define ENET_EIR_RXF_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4790 #define ENET_EIR_RXF(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_RXF_SHIFT)) & ENET_EIR_RXF_MASK)
<> 144:ef7eb2e8f9f7 4791 #define ENET_EIR_TXB_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 4792 #define ENET_EIR_TXB_SHIFT (26U)
<> 144:ef7eb2e8f9f7 4793 #define ENET_EIR_TXB(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_TXB_SHIFT)) & ENET_EIR_TXB_MASK)
<> 144:ef7eb2e8f9f7 4794 #define ENET_EIR_TXF_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 4795 #define ENET_EIR_TXF_SHIFT (27U)
<> 144:ef7eb2e8f9f7 4796 #define ENET_EIR_TXF(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_TXF_SHIFT)) & ENET_EIR_TXF_MASK)
<> 144:ef7eb2e8f9f7 4797 #define ENET_EIR_GRA_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4798 #define ENET_EIR_GRA_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4799 #define ENET_EIR_GRA(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_GRA_SHIFT)) & ENET_EIR_GRA_MASK)
<> 144:ef7eb2e8f9f7 4800 #define ENET_EIR_BABT_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4801 #define ENET_EIR_BABT_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4802 #define ENET_EIR_BABT(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_BABT_SHIFT)) & ENET_EIR_BABT_MASK)
<> 144:ef7eb2e8f9f7 4803 #define ENET_EIR_BABR_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4804 #define ENET_EIR_BABR_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4805 #define ENET_EIR_BABR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIR_BABR_SHIFT)) & ENET_EIR_BABR_MASK)
<> 144:ef7eb2e8f9f7 4806
<> 144:ef7eb2e8f9f7 4807 /*! @name EIMR - Interrupt Mask Register */
<> 144:ef7eb2e8f9f7 4808 #define ENET_EIMR_TS_TIMER_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4809 #define ENET_EIMR_TS_TIMER_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4810 #define ENET_EIMR_TS_TIMER(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_TS_TIMER_SHIFT)) & ENET_EIMR_TS_TIMER_MASK)
<> 144:ef7eb2e8f9f7 4811 #define ENET_EIMR_TS_AVAIL_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4812 #define ENET_EIMR_TS_AVAIL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4813 #define ENET_EIMR_TS_AVAIL(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_TS_AVAIL_SHIFT)) & ENET_EIMR_TS_AVAIL_MASK)
<> 144:ef7eb2e8f9f7 4814 #define ENET_EIMR_WAKEUP_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4815 #define ENET_EIMR_WAKEUP_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4816 #define ENET_EIMR_WAKEUP(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_WAKEUP_SHIFT)) & ENET_EIMR_WAKEUP_MASK)
<> 144:ef7eb2e8f9f7 4817 #define ENET_EIMR_PLR_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4818 #define ENET_EIMR_PLR_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4819 #define ENET_EIMR_PLR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_PLR_SHIFT)) & ENET_EIMR_PLR_MASK)
<> 144:ef7eb2e8f9f7 4820 #define ENET_EIMR_UN_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 4821 #define ENET_EIMR_UN_SHIFT (19U)
<> 144:ef7eb2e8f9f7 4822 #define ENET_EIMR_UN(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_UN_SHIFT)) & ENET_EIMR_UN_MASK)
<> 144:ef7eb2e8f9f7 4823 #define ENET_EIMR_RL_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 4824 #define ENET_EIMR_RL_SHIFT (20U)
<> 144:ef7eb2e8f9f7 4825 #define ENET_EIMR_RL(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_RL_SHIFT)) & ENET_EIMR_RL_MASK)
<> 144:ef7eb2e8f9f7 4826 #define ENET_EIMR_LC_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 4827 #define ENET_EIMR_LC_SHIFT (21U)
<> 144:ef7eb2e8f9f7 4828 #define ENET_EIMR_LC(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_LC_SHIFT)) & ENET_EIMR_LC_MASK)
<> 144:ef7eb2e8f9f7 4829 #define ENET_EIMR_EBERR_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 4830 #define ENET_EIMR_EBERR_SHIFT (22U)
<> 144:ef7eb2e8f9f7 4831 #define ENET_EIMR_EBERR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_EBERR_SHIFT)) & ENET_EIMR_EBERR_MASK)
<> 144:ef7eb2e8f9f7 4832 #define ENET_EIMR_MII_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 4833 #define ENET_EIMR_MII_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4834 #define ENET_EIMR_MII(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_MII_SHIFT)) & ENET_EIMR_MII_MASK)
<> 144:ef7eb2e8f9f7 4835 #define ENET_EIMR_RXB_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4836 #define ENET_EIMR_RXB_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4837 #define ENET_EIMR_RXB(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_RXB_SHIFT)) & ENET_EIMR_RXB_MASK)
<> 144:ef7eb2e8f9f7 4838 #define ENET_EIMR_RXF_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4839 #define ENET_EIMR_RXF_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4840 #define ENET_EIMR_RXF(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_RXF_SHIFT)) & ENET_EIMR_RXF_MASK)
<> 144:ef7eb2e8f9f7 4841 #define ENET_EIMR_TXB_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 4842 #define ENET_EIMR_TXB_SHIFT (26U)
<> 144:ef7eb2e8f9f7 4843 #define ENET_EIMR_TXB(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_TXB_SHIFT)) & ENET_EIMR_TXB_MASK)
<> 144:ef7eb2e8f9f7 4844 #define ENET_EIMR_TXF_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 4845 #define ENET_EIMR_TXF_SHIFT (27U)
<> 144:ef7eb2e8f9f7 4846 #define ENET_EIMR_TXF(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_TXF_SHIFT)) & ENET_EIMR_TXF_MASK)
<> 144:ef7eb2e8f9f7 4847 #define ENET_EIMR_GRA_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4848 #define ENET_EIMR_GRA_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4849 #define ENET_EIMR_GRA(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_GRA_SHIFT)) & ENET_EIMR_GRA_MASK)
<> 144:ef7eb2e8f9f7 4850 #define ENET_EIMR_BABT_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4851 #define ENET_EIMR_BABT_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4852 #define ENET_EIMR_BABT(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_BABT_SHIFT)) & ENET_EIMR_BABT_MASK)
<> 144:ef7eb2e8f9f7 4853 #define ENET_EIMR_BABR_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4854 #define ENET_EIMR_BABR_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4855 #define ENET_EIMR_BABR(x) (((uint32_t)(((uint32_t)(x)) << ENET_EIMR_BABR_SHIFT)) & ENET_EIMR_BABR_MASK)
<> 144:ef7eb2e8f9f7 4856
<> 144:ef7eb2e8f9f7 4857 /*! @name RDAR - Receive Descriptor Active Register */
<> 144:ef7eb2e8f9f7 4858 #define ENET_RDAR_RDAR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4859 #define ENET_RDAR_RDAR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4860 #define ENET_RDAR_RDAR(x) (((uint32_t)(((uint32_t)(x)) << ENET_RDAR_RDAR_SHIFT)) & ENET_RDAR_RDAR_MASK)
<> 144:ef7eb2e8f9f7 4861
<> 144:ef7eb2e8f9f7 4862 /*! @name TDAR - Transmit Descriptor Active Register */
<> 144:ef7eb2e8f9f7 4863 #define ENET_TDAR_TDAR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4864 #define ENET_TDAR_TDAR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4865 #define ENET_TDAR_TDAR(x) (((uint32_t)(((uint32_t)(x)) << ENET_TDAR_TDAR_SHIFT)) & ENET_TDAR_TDAR_MASK)
<> 144:ef7eb2e8f9f7 4866
<> 144:ef7eb2e8f9f7 4867 /*! @name ECR - Ethernet Control Register */
<> 144:ef7eb2e8f9f7 4868 #define ENET_ECR_RESET_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4869 #define ENET_ECR_RESET_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4870 #define ENET_ECR_RESET(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_RESET_SHIFT)) & ENET_ECR_RESET_MASK)
<> 144:ef7eb2e8f9f7 4871 #define ENET_ECR_ETHEREN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4872 #define ENET_ECR_ETHEREN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4873 #define ENET_ECR_ETHEREN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_ETHEREN_SHIFT)) & ENET_ECR_ETHEREN_MASK)
<> 144:ef7eb2e8f9f7 4874 #define ENET_ECR_MAGICEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4875 #define ENET_ECR_MAGICEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4876 #define ENET_ECR_MAGICEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_MAGICEN_SHIFT)) & ENET_ECR_MAGICEN_MASK)
<> 144:ef7eb2e8f9f7 4877 #define ENET_ECR_SLEEP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4878 #define ENET_ECR_SLEEP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4879 #define ENET_ECR_SLEEP(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_SLEEP_SHIFT)) & ENET_ECR_SLEEP_MASK)
<> 144:ef7eb2e8f9f7 4880 #define ENET_ECR_EN1588_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4881 #define ENET_ECR_EN1588_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4882 #define ENET_ECR_EN1588(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_EN1588_SHIFT)) & ENET_ECR_EN1588_MASK)
<> 144:ef7eb2e8f9f7 4883 #define ENET_ECR_DBGEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4884 #define ENET_ECR_DBGEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4885 #define ENET_ECR_DBGEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_DBGEN_SHIFT)) & ENET_ECR_DBGEN_MASK)
<> 144:ef7eb2e8f9f7 4886 #define ENET_ECR_STOPEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4887 #define ENET_ECR_STOPEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4888 #define ENET_ECR_STOPEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_STOPEN_SHIFT)) & ENET_ECR_STOPEN_MASK)
<> 144:ef7eb2e8f9f7 4889 #define ENET_ECR_DBSWP_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4890 #define ENET_ECR_DBSWP_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4891 #define ENET_ECR_DBSWP(x) (((uint32_t)(((uint32_t)(x)) << ENET_ECR_DBSWP_SHIFT)) & ENET_ECR_DBSWP_MASK)
<> 144:ef7eb2e8f9f7 4892
<> 144:ef7eb2e8f9f7 4893 /*! @name MMFR - MII Management Frame Register */
<> 144:ef7eb2e8f9f7 4894 #define ENET_MMFR_DATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4895 #define ENET_MMFR_DATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4896 #define ENET_MMFR_DATA(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_DATA_SHIFT)) & ENET_MMFR_DATA_MASK)
<> 144:ef7eb2e8f9f7 4897 #define ENET_MMFR_TA_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 4898 #define ENET_MMFR_TA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4899 #define ENET_MMFR_TA(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_TA_SHIFT)) & ENET_MMFR_TA_MASK)
<> 144:ef7eb2e8f9f7 4900 #define ENET_MMFR_RA_MASK (0x7C0000U)
<> 144:ef7eb2e8f9f7 4901 #define ENET_MMFR_RA_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4902 #define ENET_MMFR_RA(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_RA_SHIFT)) & ENET_MMFR_RA_MASK)
<> 144:ef7eb2e8f9f7 4903 #define ENET_MMFR_PA_MASK (0xF800000U)
<> 144:ef7eb2e8f9f7 4904 #define ENET_MMFR_PA_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4905 #define ENET_MMFR_PA(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_PA_SHIFT)) & ENET_MMFR_PA_MASK)
<> 144:ef7eb2e8f9f7 4906 #define ENET_MMFR_OP_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 4907 #define ENET_MMFR_OP_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4908 #define ENET_MMFR_OP(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_OP_SHIFT)) & ENET_MMFR_OP_MASK)
<> 144:ef7eb2e8f9f7 4909 #define ENET_MMFR_ST_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 4910 #define ENET_MMFR_ST_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4911 #define ENET_MMFR_ST(x) (((uint32_t)(((uint32_t)(x)) << ENET_MMFR_ST_SHIFT)) & ENET_MMFR_ST_MASK)
<> 144:ef7eb2e8f9f7 4912
<> 144:ef7eb2e8f9f7 4913 /*! @name MSCR - MII Speed Control Register */
<> 144:ef7eb2e8f9f7 4914 #define ENET_MSCR_MII_SPEED_MASK (0x7EU)
<> 144:ef7eb2e8f9f7 4915 #define ENET_MSCR_MII_SPEED_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4916 #define ENET_MSCR_MII_SPEED(x) (((uint32_t)(((uint32_t)(x)) << ENET_MSCR_MII_SPEED_SHIFT)) & ENET_MSCR_MII_SPEED_MASK)
<> 144:ef7eb2e8f9f7 4917 #define ENET_MSCR_DIS_PRE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4918 #define ENET_MSCR_DIS_PRE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4919 #define ENET_MSCR_DIS_PRE(x) (((uint32_t)(((uint32_t)(x)) << ENET_MSCR_DIS_PRE_SHIFT)) & ENET_MSCR_DIS_PRE_MASK)
<> 144:ef7eb2e8f9f7 4920 #define ENET_MSCR_HOLDTIME_MASK (0x700U)
<> 144:ef7eb2e8f9f7 4921 #define ENET_MSCR_HOLDTIME_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4922 #define ENET_MSCR_HOLDTIME(x) (((uint32_t)(((uint32_t)(x)) << ENET_MSCR_HOLDTIME_SHIFT)) & ENET_MSCR_HOLDTIME_MASK)
<> 144:ef7eb2e8f9f7 4923
<> 144:ef7eb2e8f9f7 4924 /*! @name MIBC - MIB Control Register */
<> 144:ef7eb2e8f9f7 4925 #define ENET_MIBC_MIB_CLEAR_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4926 #define ENET_MIBC_MIB_CLEAR_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4927 #define ENET_MIBC_MIB_CLEAR(x) (((uint32_t)(((uint32_t)(x)) << ENET_MIBC_MIB_CLEAR_SHIFT)) & ENET_MIBC_MIB_CLEAR_MASK)
<> 144:ef7eb2e8f9f7 4928 #define ENET_MIBC_MIB_IDLE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4929 #define ENET_MIBC_MIB_IDLE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4930 #define ENET_MIBC_MIB_IDLE(x) (((uint32_t)(((uint32_t)(x)) << ENET_MIBC_MIB_IDLE_SHIFT)) & ENET_MIBC_MIB_IDLE_MASK)
<> 144:ef7eb2e8f9f7 4931 #define ENET_MIBC_MIB_DIS_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4932 #define ENET_MIBC_MIB_DIS_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4933 #define ENET_MIBC_MIB_DIS(x) (((uint32_t)(((uint32_t)(x)) << ENET_MIBC_MIB_DIS_SHIFT)) & ENET_MIBC_MIB_DIS_MASK)
<> 144:ef7eb2e8f9f7 4934
<> 144:ef7eb2e8f9f7 4935 /*! @name RCR - Receive Control Register */
<> 144:ef7eb2e8f9f7 4936 #define ENET_RCR_LOOP_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4937 #define ENET_RCR_LOOP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4938 #define ENET_RCR_LOOP(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_LOOP_SHIFT)) & ENET_RCR_LOOP_MASK)
<> 144:ef7eb2e8f9f7 4939 #define ENET_RCR_DRT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4940 #define ENET_RCR_DRT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4941 #define ENET_RCR_DRT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_DRT_SHIFT)) & ENET_RCR_DRT_MASK)
<> 144:ef7eb2e8f9f7 4942 #define ENET_RCR_MII_MODE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4943 #define ENET_RCR_MII_MODE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4944 #define ENET_RCR_MII_MODE(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_MII_MODE_SHIFT)) & ENET_RCR_MII_MODE_MASK)
<> 144:ef7eb2e8f9f7 4945 #define ENET_RCR_PROM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4946 #define ENET_RCR_PROM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4947 #define ENET_RCR_PROM(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_PROM_SHIFT)) & ENET_RCR_PROM_MASK)
<> 144:ef7eb2e8f9f7 4948 #define ENET_RCR_BC_REJ_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4949 #define ENET_RCR_BC_REJ_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4950 #define ENET_RCR_BC_REJ(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_BC_REJ_SHIFT)) & ENET_RCR_BC_REJ_MASK)
<> 144:ef7eb2e8f9f7 4951 #define ENET_RCR_FCE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4952 #define ENET_RCR_FCE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4953 #define ENET_RCR_FCE(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_FCE_SHIFT)) & ENET_RCR_FCE_MASK)
<> 144:ef7eb2e8f9f7 4954 #define ENET_RCR_RMII_MODE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4955 #define ENET_RCR_RMII_MODE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4956 #define ENET_RCR_RMII_MODE(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_RMII_MODE_SHIFT)) & ENET_RCR_RMII_MODE_MASK)
<> 144:ef7eb2e8f9f7 4957 #define ENET_RCR_RMII_10T_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4958 #define ENET_RCR_RMII_10T_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4959 #define ENET_RCR_RMII_10T(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_RMII_10T_SHIFT)) & ENET_RCR_RMII_10T_MASK)
<> 144:ef7eb2e8f9f7 4960 #define ENET_RCR_PADEN_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4961 #define ENET_RCR_PADEN_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4962 #define ENET_RCR_PADEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_PADEN_SHIFT)) & ENET_RCR_PADEN_MASK)
<> 144:ef7eb2e8f9f7 4963 #define ENET_RCR_PAUFWD_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4964 #define ENET_RCR_PAUFWD_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4965 #define ENET_RCR_PAUFWD(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_PAUFWD_SHIFT)) & ENET_RCR_PAUFWD_MASK)
<> 144:ef7eb2e8f9f7 4966 #define ENET_RCR_CRCFWD_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4967 #define ENET_RCR_CRCFWD_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4968 #define ENET_RCR_CRCFWD(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_CRCFWD_SHIFT)) & ENET_RCR_CRCFWD_MASK)
<> 144:ef7eb2e8f9f7 4969 #define ENET_RCR_CFEN_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4970 #define ENET_RCR_CFEN_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4971 #define ENET_RCR_CFEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_CFEN_SHIFT)) & ENET_RCR_CFEN_MASK)
<> 144:ef7eb2e8f9f7 4972 #define ENET_RCR_MAX_FL_MASK (0x3FFF0000U)
<> 144:ef7eb2e8f9f7 4973 #define ENET_RCR_MAX_FL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4974 #define ENET_RCR_MAX_FL(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_MAX_FL_SHIFT)) & ENET_RCR_MAX_FL_MASK)
<> 144:ef7eb2e8f9f7 4975 #define ENET_RCR_NLC_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4976 #define ENET_RCR_NLC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4977 #define ENET_RCR_NLC(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_NLC_SHIFT)) & ENET_RCR_NLC_MASK)
<> 144:ef7eb2e8f9f7 4978 #define ENET_RCR_GRS_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4979 #define ENET_RCR_GRS_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4980 #define ENET_RCR_GRS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RCR_GRS_SHIFT)) & ENET_RCR_GRS_MASK)
<> 144:ef7eb2e8f9f7 4981
<> 144:ef7eb2e8f9f7 4982 /*! @name TCR - Transmit Control Register */
<> 144:ef7eb2e8f9f7 4983 #define ENET_TCR_GTS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4984 #define ENET_TCR_GTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4985 #define ENET_TCR_GTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_GTS_SHIFT)) & ENET_TCR_GTS_MASK)
<> 144:ef7eb2e8f9f7 4986 #define ENET_TCR_FDEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4987 #define ENET_TCR_FDEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4988 #define ENET_TCR_FDEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_FDEN_SHIFT)) & ENET_TCR_FDEN_MASK)
<> 144:ef7eb2e8f9f7 4989 #define ENET_TCR_TFC_PAUSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4990 #define ENET_TCR_TFC_PAUSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4991 #define ENET_TCR_TFC_PAUSE(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_TFC_PAUSE_SHIFT)) & ENET_TCR_TFC_PAUSE_MASK)
<> 144:ef7eb2e8f9f7 4992 #define ENET_TCR_RFC_PAUSE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4993 #define ENET_TCR_RFC_PAUSE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4994 #define ENET_TCR_RFC_PAUSE(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_RFC_PAUSE_SHIFT)) & ENET_TCR_RFC_PAUSE_MASK)
<> 144:ef7eb2e8f9f7 4995 #define ENET_TCR_ADDSEL_MASK (0xE0U)
<> 144:ef7eb2e8f9f7 4996 #define ENET_TCR_ADDSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4997 #define ENET_TCR_ADDSEL(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_ADDSEL_SHIFT)) & ENET_TCR_ADDSEL_MASK)
<> 144:ef7eb2e8f9f7 4998 #define ENET_TCR_ADDINS_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4999 #define ENET_TCR_ADDINS_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5000 #define ENET_TCR_ADDINS(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_ADDINS_SHIFT)) & ENET_TCR_ADDINS_MASK)
<> 144:ef7eb2e8f9f7 5001 #define ENET_TCR_CRCFWD_MASK (0x200U)
<> 144:ef7eb2e8f9f7 5002 #define ENET_TCR_CRCFWD_SHIFT (9U)
<> 144:ef7eb2e8f9f7 5003 #define ENET_TCR_CRCFWD(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCR_CRCFWD_SHIFT)) & ENET_TCR_CRCFWD_MASK)
<> 144:ef7eb2e8f9f7 5004
<> 144:ef7eb2e8f9f7 5005 /*! @name PALR - Physical Address Lower Register */
<> 144:ef7eb2e8f9f7 5006 #define ENET_PALR_PADDR1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5007 #define ENET_PALR_PADDR1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5008 #define ENET_PALR_PADDR1(x) (((uint32_t)(((uint32_t)(x)) << ENET_PALR_PADDR1_SHIFT)) & ENET_PALR_PADDR1_MASK)
<> 144:ef7eb2e8f9f7 5009
<> 144:ef7eb2e8f9f7 5010 /*! @name PAUR - Physical Address Upper Register */
<> 144:ef7eb2e8f9f7 5011 #define ENET_PAUR_TYPE_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5012 #define ENET_PAUR_TYPE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5013 #define ENET_PAUR_TYPE(x) (((uint32_t)(((uint32_t)(x)) << ENET_PAUR_TYPE_SHIFT)) & ENET_PAUR_TYPE_MASK)
<> 144:ef7eb2e8f9f7 5014 #define ENET_PAUR_PADDR2_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5015 #define ENET_PAUR_PADDR2_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5016 #define ENET_PAUR_PADDR2(x) (((uint32_t)(((uint32_t)(x)) << ENET_PAUR_PADDR2_SHIFT)) & ENET_PAUR_PADDR2_MASK)
<> 144:ef7eb2e8f9f7 5017
<> 144:ef7eb2e8f9f7 5018 /*! @name OPD - Opcode/Pause Duration Register */
<> 144:ef7eb2e8f9f7 5019 #define ENET_OPD_PAUSE_DUR_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5020 #define ENET_OPD_PAUSE_DUR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5021 #define ENET_OPD_PAUSE_DUR(x) (((uint32_t)(((uint32_t)(x)) << ENET_OPD_PAUSE_DUR_SHIFT)) & ENET_OPD_PAUSE_DUR_MASK)
<> 144:ef7eb2e8f9f7 5022 #define ENET_OPD_OPCODE_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5023 #define ENET_OPD_OPCODE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5024 #define ENET_OPD_OPCODE(x) (((uint32_t)(((uint32_t)(x)) << ENET_OPD_OPCODE_SHIFT)) & ENET_OPD_OPCODE_MASK)
<> 144:ef7eb2e8f9f7 5025
<> 144:ef7eb2e8f9f7 5026 /*! @name IAUR - Descriptor Individual Upper Address Register */
<> 144:ef7eb2e8f9f7 5027 #define ENET_IAUR_IADDR1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5028 #define ENET_IAUR_IADDR1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5029 #define ENET_IAUR_IADDR1(x) (((uint32_t)(((uint32_t)(x)) << ENET_IAUR_IADDR1_SHIFT)) & ENET_IAUR_IADDR1_MASK)
<> 144:ef7eb2e8f9f7 5030
<> 144:ef7eb2e8f9f7 5031 /*! @name IALR - Descriptor Individual Lower Address Register */
<> 144:ef7eb2e8f9f7 5032 #define ENET_IALR_IADDR2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5033 #define ENET_IALR_IADDR2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5034 #define ENET_IALR_IADDR2(x) (((uint32_t)(((uint32_t)(x)) << ENET_IALR_IADDR2_SHIFT)) & ENET_IALR_IADDR2_MASK)
<> 144:ef7eb2e8f9f7 5035
<> 144:ef7eb2e8f9f7 5036 /*! @name GAUR - Descriptor Group Upper Address Register */
<> 144:ef7eb2e8f9f7 5037 #define ENET_GAUR_GADDR1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5038 #define ENET_GAUR_GADDR1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5039 #define ENET_GAUR_GADDR1(x) (((uint32_t)(((uint32_t)(x)) << ENET_GAUR_GADDR1_SHIFT)) & ENET_GAUR_GADDR1_MASK)
<> 144:ef7eb2e8f9f7 5040
<> 144:ef7eb2e8f9f7 5041 /*! @name GALR - Descriptor Group Lower Address Register */
<> 144:ef7eb2e8f9f7 5042 #define ENET_GALR_GADDR2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5043 #define ENET_GALR_GADDR2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5044 #define ENET_GALR_GADDR2(x) (((uint32_t)(((uint32_t)(x)) << ENET_GALR_GADDR2_SHIFT)) & ENET_GALR_GADDR2_MASK)
<> 144:ef7eb2e8f9f7 5045
<> 144:ef7eb2e8f9f7 5046 /*! @name TFWR - Transmit FIFO Watermark Register */
<> 144:ef7eb2e8f9f7 5047 #define ENET_TFWR_TFWR_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 5048 #define ENET_TFWR_TFWR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5049 #define ENET_TFWR_TFWR(x) (((uint32_t)(((uint32_t)(x)) << ENET_TFWR_TFWR_SHIFT)) & ENET_TFWR_TFWR_MASK)
<> 144:ef7eb2e8f9f7 5050 #define ENET_TFWR_STRFWD_MASK (0x100U)
<> 144:ef7eb2e8f9f7 5051 #define ENET_TFWR_STRFWD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5052 #define ENET_TFWR_STRFWD(x) (((uint32_t)(((uint32_t)(x)) << ENET_TFWR_STRFWD_SHIFT)) & ENET_TFWR_STRFWD_MASK)
<> 144:ef7eb2e8f9f7 5053
<> 144:ef7eb2e8f9f7 5054 /*! @name RDSR - Receive Descriptor Ring Start Register */
<> 144:ef7eb2e8f9f7 5055 #define ENET_RDSR_R_DES_START_MASK (0xFFFFFFF8U)
<> 144:ef7eb2e8f9f7 5056 #define ENET_RDSR_R_DES_START_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5057 #define ENET_RDSR_R_DES_START(x) (((uint32_t)(((uint32_t)(x)) << ENET_RDSR_R_DES_START_SHIFT)) & ENET_RDSR_R_DES_START_MASK)
<> 144:ef7eb2e8f9f7 5058
<> 144:ef7eb2e8f9f7 5059 /*! @name TDSR - Transmit Buffer Descriptor Ring Start Register */
<> 144:ef7eb2e8f9f7 5060 #define ENET_TDSR_X_DES_START_MASK (0xFFFFFFF8U)
<> 144:ef7eb2e8f9f7 5061 #define ENET_TDSR_X_DES_START_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5062 #define ENET_TDSR_X_DES_START(x) (((uint32_t)(((uint32_t)(x)) << ENET_TDSR_X_DES_START_SHIFT)) & ENET_TDSR_X_DES_START_MASK)
<> 144:ef7eb2e8f9f7 5063
<> 144:ef7eb2e8f9f7 5064 /*! @name MRBR - Maximum Receive Buffer Size Register */
<> 144:ef7eb2e8f9f7 5065 #define ENET_MRBR_R_BUF_SIZE_MASK (0x3FF0U)
<> 144:ef7eb2e8f9f7 5066 #define ENET_MRBR_R_BUF_SIZE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5067 #define ENET_MRBR_R_BUF_SIZE(x) (((uint32_t)(((uint32_t)(x)) << ENET_MRBR_R_BUF_SIZE_SHIFT)) & ENET_MRBR_R_BUF_SIZE_MASK)
<> 144:ef7eb2e8f9f7 5068
<> 144:ef7eb2e8f9f7 5069 /*! @name RSFL - Receive FIFO Section Full Threshold */
<> 144:ef7eb2e8f9f7 5070 #define ENET_RSFL_RX_SECTION_FULL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5071 #define ENET_RSFL_RX_SECTION_FULL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5072 #define ENET_RSFL_RX_SECTION_FULL(x) (((uint32_t)(((uint32_t)(x)) << ENET_RSFL_RX_SECTION_FULL_SHIFT)) & ENET_RSFL_RX_SECTION_FULL_MASK)
<> 144:ef7eb2e8f9f7 5073
<> 144:ef7eb2e8f9f7 5074 /*! @name RSEM - Receive FIFO Section Empty Threshold */
<> 144:ef7eb2e8f9f7 5075 #define ENET_RSEM_RX_SECTION_EMPTY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5076 #define ENET_RSEM_RX_SECTION_EMPTY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5077 #define ENET_RSEM_RX_SECTION_EMPTY(x) (((uint32_t)(((uint32_t)(x)) << ENET_RSEM_RX_SECTION_EMPTY_SHIFT)) & ENET_RSEM_RX_SECTION_EMPTY_MASK)
<> 144:ef7eb2e8f9f7 5078 #define ENET_RSEM_STAT_SECTION_EMPTY_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 5079 #define ENET_RSEM_STAT_SECTION_EMPTY_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5080 #define ENET_RSEM_STAT_SECTION_EMPTY(x) (((uint32_t)(((uint32_t)(x)) << ENET_RSEM_STAT_SECTION_EMPTY_SHIFT)) & ENET_RSEM_STAT_SECTION_EMPTY_MASK)
<> 144:ef7eb2e8f9f7 5081
<> 144:ef7eb2e8f9f7 5082 /*! @name RAEM - Receive FIFO Almost Empty Threshold */
<> 144:ef7eb2e8f9f7 5083 #define ENET_RAEM_RX_ALMOST_EMPTY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5084 #define ENET_RAEM_RX_ALMOST_EMPTY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5085 #define ENET_RAEM_RX_ALMOST_EMPTY(x) (((uint32_t)(((uint32_t)(x)) << ENET_RAEM_RX_ALMOST_EMPTY_SHIFT)) & ENET_RAEM_RX_ALMOST_EMPTY_MASK)
<> 144:ef7eb2e8f9f7 5086
<> 144:ef7eb2e8f9f7 5087 /*! @name RAFL - Receive FIFO Almost Full Threshold */
<> 144:ef7eb2e8f9f7 5088 #define ENET_RAFL_RX_ALMOST_FULL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5089 #define ENET_RAFL_RX_ALMOST_FULL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5090 #define ENET_RAFL_RX_ALMOST_FULL(x) (((uint32_t)(((uint32_t)(x)) << ENET_RAFL_RX_ALMOST_FULL_SHIFT)) & ENET_RAFL_RX_ALMOST_FULL_MASK)
<> 144:ef7eb2e8f9f7 5091
<> 144:ef7eb2e8f9f7 5092 /*! @name TSEM - Transmit FIFO Section Empty Threshold */
<> 144:ef7eb2e8f9f7 5093 #define ENET_TSEM_TX_SECTION_EMPTY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5094 #define ENET_TSEM_TX_SECTION_EMPTY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5095 #define ENET_TSEM_TX_SECTION_EMPTY(x) (((uint32_t)(((uint32_t)(x)) << ENET_TSEM_TX_SECTION_EMPTY_SHIFT)) & ENET_TSEM_TX_SECTION_EMPTY_MASK)
<> 144:ef7eb2e8f9f7 5096
<> 144:ef7eb2e8f9f7 5097 /*! @name TAEM - Transmit FIFO Almost Empty Threshold */
<> 144:ef7eb2e8f9f7 5098 #define ENET_TAEM_TX_ALMOST_EMPTY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5099 #define ENET_TAEM_TX_ALMOST_EMPTY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5100 #define ENET_TAEM_TX_ALMOST_EMPTY(x) (((uint32_t)(((uint32_t)(x)) << ENET_TAEM_TX_ALMOST_EMPTY_SHIFT)) & ENET_TAEM_TX_ALMOST_EMPTY_MASK)
<> 144:ef7eb2e8f9f7 5101
<> 144:ef7eb2e8f9f7 5102 /*! @name TAFL - Transmit FIFO Almost Full Threshold */
<> 144:ef7eb2e8f9f7 5103 #define ENET_TAFL_TX_ALMOST_FULL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5104 #define ENET_TAFL_TX_ALMOST_FULL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5105 #define ENET_TAFL_TX_ALMOST_FULL(x) (((uint32_t)(((uint32_t)(x)) << ENET_TAFL_TX_ALMOST_FULL_SHIFT)) & ENET_TAFL_TX_ALMOST_FULL_MASK)
<> 144:ef7eb2e8f9f7 5106
<> 144:ef7eb2e8f9f7 5107 /*! @name TIPG - Transmit Inter-Packet Gap */
<> 144:ef7eb2e8f9f7 5108 #define ENET_TIPG_IPG_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 5109 #define ENET_TIPG_IPG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5110 #define ENET_TIPG_IPG(x) (((uint32_t)(((uint32_t)(x)) << ENET_TIPG_IPG_SHIFT)) & ENET_TIPG_IPG_MASK)
<> 144:ef7eb2e8f9f7 5111
<> 144:ef7eb2e8f9f7 5112 /*! @name FTRL - Frame Truncation Length */
<> 144:ef7eb2e8f9f7 5113 #define ENET_FTRL_TRUNC_FL_MASK (0x3FFFU)
<> 144:ef7eb2e8f9f7 5114 #define ENET_FTRL_TRUNC_FL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5115 #define ENET_FTRL_TRUNC_FL(x) (((uint32_t)(((uint32_t)(x)) << ENET_FTRL_TRUNC_FL_SHIFT)) & ENET_FTRL_TRUNC_FL_MASK)
<> 144:ef7eb2e8f9f7 5116
<> 144:ef7eb2e8f9f7 5117 /*! @name TACC - Transmit Accelerator Function Configuration */
<> 144:ef7eb2e8f9f7 5118 #define ENET_TACC_SHIFT16_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5119 #define ENET_TACC_SHIFT16_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5120 #define ENET_TACC_SHIFT16(x) (((uint32_t)(((uint32_t)(x)) << ENET_TACC_SHIFT16_SHIFT)) & ENET_TACC_SHIFT16_MASK)
<> 144:ef7eb2e8f9f7 5121 #define ENET_TACC_IPCHK_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5122 #define ENET_TACC_IPCHK_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5123 #define ENET_TACC_IPCHK(x) (((uint32_t)(((uint32_t)(x)) << ENET_TACC_IPCHK_SHIFT)) & ENET_TACC_IPCHK_MASK)
<> 144:ef7eb2e8f9f7 5124 #define ENET_TACC_PROCHK_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5125 #define ENET_TACC_PROCHK_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5126 #define ENET_TACC_PROCHK(x) (((uint32_t)(((uint32_t)(x)) << ENET_TACC_PROCHK_SHIFT)) & ENET_TACC_PROCHK_MASK)
<> 144:ef7eb2e8f9f7 5127
<> 144:ef7eb2e8f9f7 5128 /*! @name RACC - Receive Accelerator Function Configuration */
<> 144:ef7eb2e8f9f7 5129 #define ENET_RACC_PADREM_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5130 #define ENET_RACC_PADREM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5131 #define ENET_RACC_PADREM(x) (((uint32_t)(((uint32_t)(x)) << ENET_RACC_PADREM_SHIFT)) & ENET_RACC_PADREM_MASK)
<> 144:ef7eb2e8f9f7 5132 #define ENET_RACC_IPDIS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5133 #define ENET_RACC_IPDIS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5134 #define ENET_RACC_IPDIS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RACC_IPDIS_SHIFT)) & ENET_RACC_IPDIS_MASK)
<> 144:ef7eb2e8f9f7 5135 #define ENET_RACC_PRODIS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5136 #define ENET_RACC_PRODIS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5137 #define ENET_RACC_PRODIS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RACC_PRODIS_SHIFT)) & ENET_RACC_PRODIS_MASK)
<> 144:ef7eb2e8f9f7 5138 #define ENET_RACC_LINEDIS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5139 #define ENET_RACC_LINEDIS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5140 #define ENET_RACC_LINEDIS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RACC_LINEDIS_SHIFT)) & ENET_RACC_LINEDIS_MASK)
<> 144:ef7eb2e8f9f7 5141 #define ENET_RACC_SHIFT16_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5142 #define ENET_RACC_SHIFT16_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5143 #define ENET_RACC_SHIFT16(x) (((uint32_t)(((uint32_t)(x)) << ENET_RACC_SHIFT16_SHIFT)) & ENET_RACC_SHIFT16_MASK)
<> 144:ef7eb2e8f9f7 5144
<> 144:ef7eb2e8f9f7 5145 /*! @name RMON_T_PACKETS - Tx Packet Count Statistic Register */
<> 144:ef7eb2e8f9f7 5146 #define ENET_RMON_T_PACKETS_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5147 #define ENET_RMON_T_PACKETS_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5148 #define ENET_RMON_T_PACKETS_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_PACKETS_TXPKTS_SHIFT)) & ENET_RMON_T_PACKETS_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5149
<> 144:ef7eb2e8f9f7 5150 /*! @name RMON_T_BC_PKT - Tx Broadcast Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5151 #define ENET_RMON_T_BC_PKT_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5152 #define ENET_RMON_T_BC_PKT_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5153 #define ENET_RMON_T_BC_PKT_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_BC_PKT_TXPKTS_SHIFT)) & ENET_RMON_T_BC_PKT_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5154
<> 144:ef7eb2e8f9f7 5155 /*! @name RMON_T_MC_PKT - Tx Multicast Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5156 #define ENET_RMON_T_MC_PKT_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5157 #define ENET_RMON_T_MC_PKT_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5158 #define ENET_RMON_T_MC_PKT_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_MC_PKT_TXPKTS_SHIFT)) & ENET_RMON_T_MC_PKT_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5159
<> 144:ef7eb2e8f9f7 5160 /*! @name RMON_T_CRC_ALIGN - Tx Packets with CRC/Align Error Statistic Register */
<> 144:ef7eb2e8f9f7 5161 #define ENET_RMON_T_CRC_ALIGN_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5162 #define ENET_RMON_T_CRC_ALIGN_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5163 #define ENET_RMON_T_CRC_ALIGN_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_CRC_ALIGN_TXPKTS_SHIFT)) & ENET_RMON_T_CRC_ALIGN_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5164
<> 144:ef7eb2e8f9f7 5165 /*! @name RMON_T_UNDERSIZE - Tx Packets Less Than Bytes and Good CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5166 #define ENET_RMON_T_UNDERSIZE_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5167 #define ENET_RMON_T_UNDERSIZE_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5168 #define ENET_RMON_T_UNDERSIZE_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_UNDERSIZE_TXPKTS_SHIFT)) & ENET_RMON_T_UNDERSIZE_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5169
<> 144:ef7eb2e8f9f7 5170 /*! @name RMON_T_OVERSIZE - Tx Packets GT MAX_FL bytes and Good CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5171 #define ENET_RMON_T_OVERSIZE_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5172 #define ENET_RMON_T_OVERSIZE_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5173 #define ENET_RMON_T_OVERSIZE_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_OVERSIZE_TXPKTS_SHIFT)) & ENET_RMON_T_OVERSIZE_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5174
<> 144:ef7eb2e8f9f7 5175 /*! @name RMON_T_FRAG - Tx Packets Less Than 64 Bytes and Bad CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5176 #define ENET_RMON_T_FRAG_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5177 #define ENET_RMON_T_FRAG_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5178 #define ENET_RMON_T_FRAG_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_FRAG_TXPKTS_SHIFT)) & ENET_RMON_T_FRAG_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5179
<> 144:ef7eb2e8f9f7 5180 /*! @name RMON_T_JAB - Tx Packets Greater Than MAX_FL bytes and Bad CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5181 #define ENET_RMON_T_JAB_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5182 #define ENET_RMON_T_JAB_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5183 #define ENET_RMON_T_JAB_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_JAB_TXPKTS_SHIFT)) & ENET_RMON_T_JAB_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5184
<> 144:ef7eb2e8f9f7 5185 /*! @name RMON_T_COL - Tx Collision Count Statistic Register */
<> 144:ef7eb2e8f9f7 5186 #define ENET_RMON_T_COL_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5187 #define ENET_RMON_T_COL_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5188 #define ENET_RMON_T_COL_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_COL_TXPKTS_SHIFT)) & ENET_RMON_T_COL_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5189
<> 144:ef7eb2e8f9f7 5190 /*! @name RMON_T_P64 - Tx 64-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5191 #define ENET_RMON_T_P64_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5192 #define ENET_RMON_T_P64_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5193 #define ENET_RMON_T_P64_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P64_TXPKTS_SHIFT)) & ENET_RMON_T_P64_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5194
<> 144:ef7eb2e8f9f7 5195 /*! @name RMON_T_P65TO127 - Tx 65- to 127-byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5196 #define ENET_RMON_T_P65TO127_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5197 #define ENET_RMON_T_P65TO127_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5198 #define ENET_RMON_T_P65TO127_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P65TO127_TXPKTS_SHIFT)) & ENET_RMON_T_P65TO127_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5199
<> 144:ef7eb2e8f9f7 5200 /*! @name RMON_T_P128TO255 - Tx 128- to 255-byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5201 #define ENET_RMON_T_P128TO255_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5202 #define ENET_RMON_T_P128TO255_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5203 #define ENET_RMON_T_P128TO255_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P128TO255_TXPKTS_SHIFT)) & ENET_RMON_T_P128TO255_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5204
<> 144:ef7eb2e8f9f7 5205 /*! @name RMON_T_P256TO511 - Tx 256- to 511-byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5206 #define ENET_RMON_T_P256TO511_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5207 #define ENET_RMON_T_P256TO511_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5208 #define ENET_RMON_T_P256TO511_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P256TO511_TXPKTS_SHIFT)) & ENET_RMON_T_P256TO511_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5209
<> 144:ef7eb2e8f9f7 5210 /*! @name RMON_T_P512TO1023 - Tx 512- to 1023-byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5211 #define ENET_RMON_T_P512TO1023_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5212 #define ENET_RMON_T_P512TO1023_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5213 #define ENET_RMON_T_P512TO1023_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P512TO1023_TXPKTS_SHIFT)) & ENET_RMON_T_P512TO1023_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5214
<> 144:ef7eb2e8f9f7 5215 /*! @name RMON_T_P1024TO2047 - Tx 1024- to 2047-byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5216 #define ENET_RMON_T_P1024TO2047_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5217 #define ENET_RMON_T_P1024TO2047_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5218 #define ENET_RMON_T_P1024TO2047_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P1024TO2047_TXPKTS_SHIFT)) & ENET_RMON_T_P1024TO2047_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5219
<> 144:ef7eb2e8f9f7 5220 /*! @name RMON_T_P_GTE2048 - Tx Packets Greater Than 2048 Bytes Statistic Register */
<> 144:ef7eb2e8f9f7 5221 #define ENET_RMON_T_P_GTE2048_TXPKTS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5222 #define ENET_RMON_T_P_GTE2048_TXPKTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5223 #define ENET_RMON_T_P_GTE2048_TXPKTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_P_GTE2048_TXPKTS_SHIFT)) & ENET_RMON_T_P_GTE2048_TXPKTS_MASK)
<> 144:ef7eb2e8f9f7 5224
<> 144:ef7eb2e8f9f7 5225 /*! @name RMON_T_OCTETS - Tx Octets Statistic Register */
<> 144:ef7eb2e8f9f7 5226 #define ENET_RMON_T_OCTETS_TXOCTS_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5227 #define ENET_RMON_T_OCTETS_TXOCTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5228 #define ENET_RMON_T_OCTETS_TXOCTS(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_T_OCTETS_TXOCTS_SHIFT)) & ENET_RMON_T_OCTETS_TXOCTS_MASK)
<> 144:ef7eb2e8f9f7 5229
<> 144:ef7eb2e8f9f7 5230 /*! @name IEEE_T_FRAME_OK - Frames Transmitted OK Statistic Register */
<> 144:ef7eb2e8f9f7 5231 #define ENET_IEEE_T_FRAME_OK_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5232 #define ENET_IEEE_T_FRAME_OK_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5233 #define ENET_IEEE_T_FRAME_OK_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_FRAME_OK_COUNT_SHIFT)) & ENET_IEEE_T_FRAME_OK_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5234
<> 144:ef7eb2e8f9f7 5235 /*! @name IEEE_T_1COL - Frames Transmitted with Single Collision Statistic Register */
<> 144:ef7eb2e8f9f7 5236 #define ENET_IEEE_T_1COL_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5237 #define ENET_IEEE_T_1COL_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5238 #define ENET_IEEE_T_1COL_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_1COL_COUNT_SHIFT)) & ENET_IEEE_T_1COL_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5239
<> 144:ef7eb2e8f9f7 5240 /*! @name IEEE_T_MCOL - Frames Transmitted with Multiple Collisions Statistic Register */
<> 144:ef7eb2e8f9f7 5241 #define ENET_IEEE_T_MCOL_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5242 #define ENET_IEEE_T_MCOL_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5243 #define ENET_IEEE_T_MCOL_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_MCOL_COUNT_SHIFT)) & ENET_IEEE_T_MCOL_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5244
<> 144:ef7eb2e8f9f7 5245 /*! @name IEEE_T_DEF - Frames Transmitted after Deferral Delay Statistic Register */
<> 144:ef7eb2e8f9f7 5246 #define ENET_IEEE_T_DEF_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5247 #define ENET_IEEE_T_DEF_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5248 #define ENET_IEEE_T_DEF_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_DEF_COUNT_SHIFT)) & ENET_IEEE_T_DEF_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5249
<> 144:ef7eb2e8f9f7 5250 /*! @name IEEE_T_LCOL - Frames Transmitted with Late Collision Statistic Register */
<> 144:ef7eb2e8f9f7 5251 #define ENET_IEEE_T_LCOL_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5252 #define ENET_IEEE_T_LCOL_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5253 #define ENET_IEEE_T_LCOL_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_LCOL_COUNT_SHIFT)) & ENET_IEEE_T_LCOL_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5254
<> 144:ef7eb2e8f9f7 5255 /*! @name IEEE_T_EXCOL - Frames Transmitted with Excessive Collisions Statistic Register */
<> 144:ef7eb2e8f9f7 5256 #define ENET_IEEE_T_EXCOL_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5257 #define ENET_IEEE_T_EXCOL_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5258 #define ENET_IEEE_T_EXCOL_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_EXCOL_COUNT_SHIFT)) & ENET_IEEE_T_EXCOL_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5259
<> 144:ef7eb2e8f9f7 5260 /*! @name IEEE_T_MACERR - Frames Transmitted with Tx FIFO Underrun Statistic Register */
<> 144:ef7eb2e8f9f7 5261 #define ENET_IEEE_T_MACERR_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5262 #define ENET_IEEE_T_MACERR_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5263 #define ENET_IEEE_T_MACERR_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_MACERR_COUNT_SHIFT)) & ENET_IEEE_T_MACERR_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5264
<> 144:ef7eb2e8f9f7 5265 /*! @name IEEE_T_CSERR - Frames Transmitted with Carrier Sense Error Statistic Register */
<> 144:ef7eb2e8f9f7 5266 #define ENET_IEEE_T_CSERR_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5267 #define ENET_IEEE_T_CSERR_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5268 #define ENET_IEEE_T_CSERR_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_CSERR_COUNT_SHIFT)) & ENET_IEEE_T_CSERR_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5269
<> 144:ef7eb2e8f9f7 5270 /*! @name IEEE_T_FDXFC - Flow Control Pause Frames Transmitted Statistic Register */
<> 144:ef7eb2e8f9f7 5271 #define ENET_IEEE_T_FDXFC_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5272 #define ENET_IEEE_T_FDXFC_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5273 #define ENET_IEEE_T_FDXFC_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_FDXFC_COUNT_SHIFT)) & ENET_IEEE_T_FDXFC_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5274
<> 144:ef7eb2e8f9f7 5275 /*! @name IEEE_T_OCTETS_OK - Octet Count for Frames Transmitted w/o Error Statistic Register */
<> 144:ef7eb2e8f9f7 5276 #define ENET_IEEE_T_OCTETS_OK_COUNT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5277 #define ENET_IEEE_T_OCTETS_OK_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5278 #define ENET_IEEE_T_OCTETS_OK_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_T_OCTETS_OK_COUNT_SHIFT)) & ENET_IEEE_T_OCTETS_OK_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5279
<> 144:ef7eb2e8f9f7 5280 /*! @name RMON_R_PACKETS - Rx Packet Count Statistic Register */
<> 144:ef7eb2e8f9f7 5281 #define ENET_RMON_R_PACKETS_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5282 #define ENET_RMON_R_PACKETS_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5283 #define ENET_RMON_R_PACKETS_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_PACKETS_COUNT_SHIFT)) & ENET_RMON_R_PACKETS_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5284
<> 144:ef7eb2e8f9f7 5285 /*! @name RMON_R_BC_PKT - Rx Broadcast Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5286 #define ENET_RMON_R_BC_PKT_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5287 #define ENET_RMON_R_BC_PKT_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5288 #define ENET_RMON_R_BC_PKT_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_BC_PKT_COUNT_SHIFT)) & ENET_RMON_R_BC_PKT_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5289
<> 144:ef7eb2e8f9f7 5290 /*! @name RMON_R_MC_PKT - Rx Multicast Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5291 #define ENET_RMON_R_MC_PKT_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5292 #define ENET_RMON_R_MC_PKT_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5293 #define ENET_RMON_R_MC_PKT_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_MC_PKT_COUNT_SHIFT)) & ENET_RMON_R_MC_PKT_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5294
<> 144:ef7eb2e8f9f7 5295 /*! @name RMON_R_CRC_ALIGN - Rx Packets with CRC/Align Error Statistic Register */
<> 144:ef7eb2e8f9f7 5296 #define ENET_RMON_R_CRC_ALIGN_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5297 #define ENET_RMON_R_CRC_ALIGN_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5298 #define ENET_RMON_R_CRC_ALIGN_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_CRC_ALIGN_COUNT_SHIFT)) & ENET_RMON_R_CRC_ALIGN_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5299
<> 144:ef7eb2e8f9f7 5300 /*! @name RMON_R_UNDERSIZE - Rx Packets with Less Than 64 Bytes and Good CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5301 #define ENET_RMON_R_UNDERSIZE_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5302 #define ENET_RMON_R_UNDERSIZE_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5303 #define ENET_RMON_R_UNDERSIZE_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_UNDERSIZE_COUNT_SHIFT)) & ENET_RMON_R_UNDERSIZE_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5304
<> 144:ef7eb2e8f9f7 5305 /*! @name RMON_R_OVERSIZE - Rx Packets Greater Than MAX_FL and Good CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5306 #define ENET_RMON_R_OVERSIZE_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5307 #define ENET_RMON_R_OVERSIZE_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5308 #define ENET_RMON_R_OVERSIZE_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_OVERSIZE_COUNT_SHIFT)) & ENET_RMON_R_OVERSIZE_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5309
<> 144:ef7eb2e8f9f7 5310 /*! @name RMON_R_FRAG - Rx Packets Less Than 64 Bytes and Bad CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5311 #define ENET_RMON_R_FRAG_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5312 #define ENET_RMON_R_FRAG_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5313 #define ENET_RMON_R_FRAG_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_FRAG_COUNT_SHIFT)) & ENET_RMON_R_FRAG_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5314
<> 144:ef7eb2e8f9f7 5315 /*! @name RMON_R_JAB - Rx Packets Greater Than MAX_FL Bytes and Bad CRC Statistic Register */
<> 144:ef7eb2e8f9f7 5316 #define ENET_RMON_R_JAB_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5317 #define ENET_RMON_R_JAB_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5318 #define ENET_RMON_R_JAB_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_JAB_COUNT_SHIFT)) & ENET_RMON_R_JAB_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5319
<> 144:ef7eb2e8f9f7 5320 /*! @name RMON_R_P64 - Rx 64-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5321 #define ENET_RMON_R_P64_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5322 #define ENET_RMON_R_P64_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5323 #define ENET_RMON_R_P64_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P64_COUNT_SHIFT)) & ENET_RMON_R_P64_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5324
<> 144:ef7eb2e8f9f7 5325 /*! @name RMON_R_P65TO127 - Rx 65- to 127-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5326 #define ENET_RMON_R_P65TO127_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5327 #define ENET_RMON_R_P65TO127_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5328 #define ENET_RMON_R_P65TO127_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P65TO127_COUNT_SHIFT)) & ENET_RMON_R_P65TO127_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5329
<> 144:ef7eb2e8f9f7 5330 /*! @name RMON_R_P128TO255 - Rx 128- to 255-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5331 #define ENET_RMON_R_P128TO255_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5332 #define ENET_RMON_R_P128TO255_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5333 #define ENET_RMON_R_P128TO255_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P128TO255_COUNT_SHIFT)) & ENET_RMON_R_P128TO255_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5334
<> 144:ef7eb2e8f9f7 5335 /*! @name RMON_R_P256TO511 - Rx 256- to 511-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5336 #define ENET_RMON_R_P256TO511_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5337 #define ENET_RMON_R_P256TO511_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5338 #define ENET_RMON_R_P256TO511_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P256TO511_COUNT_SHIFT)) & ENET_RMON_R_P256TO511_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5339
<> 144:ef7eb2e8f9f7 5340 /*! @name RMON_R_P512TO1023 - Rx 512- to 1023-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5341 #define ENET_RMON_R_P512TO1023_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5342 #define ENET_RMON_R_P512TO1023_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5343 #define ENET_RMON_R_P512TO1023_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P512TO1023_COUNT_SHIFT)) & ENET_RMON_R_P512TO1023_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5344
<> 144:ef7eb2e8f9f7 5345 /*! @name RMON_R_P1024TO2047 - Rx 1024- to 2047-Byte Packets Statistic Register */
<> 144:ef7eb2e8f9f7 5346 #define ENET_RMON_R_P1024TO2047_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5347 #define ENET_RMON_R_P1024TO2047_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5348 #define ENET_RMON_R_P1024TO2047_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P1024TO2047_COUNT_SHIFT)) & ENET_RMON_R_P1024TO2047_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5349
<> 144:ef7eb2e8f9f7 5350 /*! @name RMON_R_P_GTE2048 - Rx Packets Greater than 2048 Bytes Statistic Register */
<> 144:ef7eb2e8f9f7 5351 #define ENET_RMON_R_P_GTE2048_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5352 #define ENET_RMON_R_P_GTE2048_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5353 #define ENET_RMON_R_P_GTE2048_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_P_GTE2048_COUNT_SHIFT)) & ENET_RMON_R_P_GTE2048_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5354
<> 144:ef7eb2e8f9f7 5355 /*! @name RMON_R_OCTETS - Rx Octets Statistic Register */
<> 144:ef7eb2e8f9f7 5356 #define ENET_RMON_R_OCTETS_COUNT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5357 #define ENET_RMON_R_OCTETS_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5358 #define ENET_RMON_R_OCTETS_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_RMON_R_OCTETS_COUNT_SHIFT)) & ENET_RMON_R_OCTETS_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5359
<> 144:ef7eb2e8f9f7 5360 /*! @name IEEE_R_DROP - Frames not Counted Correctly Statistic Register */
<> 144:ef7eb2e8f9f7 5361 #define ENET_IEEE_R_DROP_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5362 #define ENET_IEEE_R_DROP_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5363 #define ENET_IEEE_R_DROP_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_DROP_COUNT_SHIFT)) & ENET_IEEE_R_DROP_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5364
<> 144:ef7eb2e8f9f7 5365 /*! @name IEEE_R_FRAME_OK - Frames Received OK Statistic Register */
<> 144:ef7eb2e8f9f7 5366 #define ENET_IEEE_R_FRAME_OK_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5367 #define ENET_IEEE_R_FRAME_OK_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5368 #define ENET_IEEE_R_FRAME_OK_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_FRAME_OK_COUNT_SHIFT)) & ENET_IEEE_R_FRAME_OK_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5369
<> 144:ef7eb2e8f9f7 5370 /*! @name IEEE_R_CRC - Frames Received with CRC Error Statistic Register */
<> 144:ef7eb2e8f9f7 5371 #define ENET_IEEE_R_CRC_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5372 #define ENET_IEEE_R_CRC_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5373 #define ENET_IEEE_R_CRC_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_CRC_COUNT_SHIFT)) & ENET_IEEE_R_CRC_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5374
<> 144:ef7eb2e8f9f7 5375 /*! @name IEEE_R_ALIGN - Frames Received with Alignment Error Statistic Register */
<> 144:ef7eb2e8f9f7 5376 #define ENET_IEEE_R_ALIGN_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5377 #define ENET_IEEE_R_ALIGN_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5378 #define ENET_IEEE_R_ALIGN_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_ALIGN_COUNT_SHIFT)) & ENET_IEEE_R_ALIGN_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5379
<> 144:ef7eb2e8f9f7 5380 /*! @name IEEE_R_MACERR - Receive FIFO Overflow Count Statistic Register */
<> 144:ef7eb2e8f9f7 5381 #define ENET_IEEE_R_MACERR_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5382 #define ENET_IEEE_R_MACERR_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5383 #define ENET_IEEE_R_MACERR_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_MACERR_COUNT_SHIFT)) & ENET_IEEE_R_MACERR_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5384
<> 144:ef7eb2e8f9f7 5385 /*! @name IEEE_R_FDXFC - Flow Control Pause Frames Received Statistic Register */
<> 144:ef7eb2e8f9f7 5386 #define ENET_IEEE_R_FDXFC_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5387 #define ENET_IEEE_R_FDXFC_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5388 #define ENET_IEEE_R_FDXFC_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_FDXFC_COUNT_SHIFT)) & ENET_IEEE_R_FDXFC_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5389
<> 144:ef7eb2e8f9f7 5390 /*! @name IEEE_R_OCTETS_OK - Octet Count for Frames Received without Error Statistic Register */
<> 144:ef7eb2e8f9f7 5391 #define ENET_IEEE_R_OCTETS_OK_COUNT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5392 #define ENET_IEEE_R_OCTETS_OK_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5393 #define ENET_IEEE_R_OCTETS_OK_COUNT(x) (((uint32_t)(((uint32_t)(x)) << ENET_IEEE_R_OCTETS_OK_COUNT_SHIFT)) & ENET_IEEE_R_OCTETS_OK_COUNT_MASK)
<> 144:ef7eb2e8f9f7 5394
<> 144:ef7eb2e8f9f7 5395 /*! @name ATCR - Adjustable Timer Control Register */
<> 144:ef7eb2e8f9f7 5396 #define ENET_ATCR_EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5397 #define ENET_ATCR_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5398 #define ENET_ATCR_EN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_EN_SHIFT)) & ENET_ATCR_EN_MASK)
<> 144:ef7eb2e8f9f7 5399 #define ENET_ATCR_OFFEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5400 #define ENET_ATCR_OFFEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5401 #define ENET_ATCR_OFFEN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_OFFEN_SHIFT)) & ENET_ATCR_OFFEN_MASK)
<> 144:ef7eb2e8f9f7 5402 #define ENET_ATCR_OFFRST_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5403 #define ENET_ATCR_OFFRST_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5404 #define ENET_ATCR_OFFRST(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_OFFRST_SHIFT)) & ENET_ATCR_OFFRST_MASK)
<> 144:ef7eb2e8f9f7 5405 #define ENET_ATCR_PEREN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5406 #define ENET_ATCR_PEREN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5407 #define ENET_ATCR_PEREN(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_PEREN_SHIFT)) & ENET_ATCR_PEREN_MASK)
<> 144:ef7eb2e8f9f7 5408 #define ENET_ATCR_PINPER_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5409 #define ENET_ATCR_PINPER_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5410 #define ENET_ATCR_PINPER(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_PINPER_SHIFT)) & ENET_ATCR_PINPER_MASK)
<> 144:ef7eb2e8f9f7 5411 #define ENET_ATCR_RESTART_MASK (0x200U)
<> 144:ef7eb2e8f9f7 5412 #define ENET_ATCR_RESTART_SHIFT (9U)
<> 144:ef7eb2e8f9f7 5413 #define ENET_ATCR_RESTART(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_RESTART_SHIFT)) & ENET_ATCR_RESTART_MASK)
<> 144:ef7eb2e8f9f7 5414 #define ENET_ATCR_CAPTURE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 5415 #define ENET_ATCR_CAPTURE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 5416 #define ENET_ATCR_CAPTURE(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_CAPTURE_SHIFT)) & ENET_ATCR_CAPTURE_MASK)
<> 144:ef7eb2e8f9f7 5417 #define ENET_ATCR_SLAVE_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 5418 #define ENET_ATCR_SLAVE_SHIFT (13U)
<> 144:ef7eb2e8f9f7 5419 #define ENET_ATCR_SLAVE(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCR_SLAVE_SHIFT)) & ENET_ATCR_SLAVE_MASK)
<> 144:ef7eb2e8f9f7 5420
<> 144:ef7eb2e8f9f7 5421 /*! @name ATVR - Timer Value Register */
<> 144:ef7eb2e8f9f7 5422 #define ENET_ATVR_ATIME_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5423 #define ENET_ATVR_ATIME_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5424 #define ENET_ATVR_ATIME(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATVR_ATIME_SHIFT)) & ENET_ATVR_ATIME_MASK)
<> 144:ef7eb2e8f9f7 5425
<> 144:ef7eb2e8f9f7 5426 /*! @name ATOFF - Timer Offset Register */
<> 144:ef7eb2e8f9f7 5427 #define ENET_ATOFF_OFFSET_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5428 #define ENET_ATOFF_OFFSET_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5429 #define ENET_ATOFF_OFFSET(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATOFF_OFFSET_SHIFT)) & ENET_ATOFF_OFFSET_MASK)
<> 144:ef7eb2e8f9f7 5430
<> 144:ef7eb2e8f9f7 5431 /*! @name ATPER - Timer Period Register */
<> 144:ef7eb2e8f9f7 5432 #define ENET_ATPER_PERIOD_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5433 #define ENET_ATPER_PERIOD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5434 #define ENET_ATPER_PERIOD(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATPER_PERIOD_SHIFT)) & ENET_ATPER_PERIOD_MASK)
<> 144:ef7eb2e8f9f7 5435
<> 144:ef7eb2e8f9f7 5436 /*! @name ATCOR - Timer Correction Register */
<> 144:ef7eb2e8f9f7 5437 #define ENET_ATCOR_COR_MASK (0x7FFFFFFFU)
<> 144:ef7eb2e8f9f7 5438 #define ENET_ATCOR_COR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5439 #define ENET_ATCOR_COR(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATCOR_COR_SHIFT)) & ENET_ATCOR_COR_MASK)
<> 144:ef7eb2e8f9f7 5440
<> 144:ef7eb2e8f9f7 5441 /*! @name ATINC - Time-Stamping Clock Period Register */
<> 144:ef7eb2e8f9f7 5442 #define ENET_ATINC_INC_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 5443 #define ENET_ATINC_INC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5444 #define ENET_ATINC_INC(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATINC_INC_SHIFT)) & ENET_ATINC_INC_MASK)
<> 144:ef7eb2e8f9f7 5445 #define ENET_ATINC_INC_CORR_MASK (0x7F00U)
<> 144:ef7eb2e8f9f7 5446 #define ENET_ATINC_INC_CORR_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5447 #define ENET_ATINC_INC_CORR(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATINC_INC_CORR_SHIFT)) & ENET_ATINC_INC_CORR_MASK)
<> 144:ef7eb2e8f9f7 5448
<> 144:ef7eb2e8f9f7 5449 /*! @name ATSTMP - Timestamp of Last Transmitted Frame */
<> 144:ef7eb2e8f9f7 5450 #define ENET_ATSTMP_TIMESTAMP_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5451 #define ENET_ATSTMP_TIMESTAMP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5452 #define ENET_ATSTMP_TIMESTAMP(x) (((uint32_t)(((uint32_t)(x)) << ENET_ATSTMP_TIMESTAMP_SHIFT)) & ENET_ATSTMP_TIMESTAMP_MASK)
<> 144:ef7eb2e8f9f7 5453
<> 144:ef7eb2e8f9f7 5454 /*! @name TGSR - Timer Global Status Register */
<> 144:ef7eb2e8f9f7 5455 #define ENET_TGSR_TF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5456 #define ENET_TGSR_TF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5457 #define ENET_TGSR_TF0(x) (((uint32_t)(((uint32_t)(x)) << ENET_TGSR_TF0_SHIFT)) & ENET_TGSR_TF0_MASK)
<> 144:ef7eb2e8f9f7 5458 #define ENET_TGSR_TF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5459 #define ENET_TGSR_TF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5460 #define ENET_TGSR_TF1(x) (((uint32_t)(((uint32_t)(x)) << ENET_TGSR_TF1_SHIFT)) & ENET_TGSR_TF1_MASK)
<> 144:ef7eb2e8f9f7 5461 #define ENET_TGSR_TF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5462 #define ENET_TGSR_TF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5463 #define ENET_TGSR_TF2(x) (((uint32_t)(((uint32_t)(x)) << ENET_TGSR_TF2_SHIFT)) & ENET_TGSR_TF2_MASK)
<> 144:ef7eb2e8f9f7 5464 #define ENET_TGSR_TF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5465 #define ENET_TGSR_TF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5466 #define ENET_TGSR_TF3(x) (((uint32_t)(((uint32_t)(x)) << ENET_TGSR_TF3_SHIFT)) & ENET_TGSR_TF3_MASK)
<> 144:ef7eb2e8f9f7 5467
<> 144:ef7eb2e8f9f7 5468 /*! @name TCSR - Timer Control Status Register */
<> 144:ef7eb2e8f9f7 5469 #define ENET_TCSR_TDRE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5470 #define ENET_TCSR_TDRE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5471 #define ENET_TCSR_TDRE(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCSR_TDRE_SHIFT)) & ENET_TCSR_TDRE_MASK)
<> 144:ef7eb2e8f9f7 5472 #define ENET_TCSR_TMODE_MASK (0x3CU)
<> 144:ef7eb2e8f9f7 5473 #define ENET_TCSR_TMODE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5474 #define ENET_TCSR_TMODE(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCSR_TMODE_SHIFT)) & ENET_TCSR_TMODE_MASK)
<> 144:ef7eb2e8f9f7 5475 #define ENET_TCSR_TIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5476 #define ENET_TCSR_TIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5477 #define ENET_TCSR_TIE(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCSR_TIE_SHIFT)) & ENET_TCSR_TIE_MASK)
<> 144:ef7eb2e8f9f7 5478 #define ENET_TCSR_TF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5479 #define ENET_TCSR_TF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5480 #define ENET_TCSR_TF(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCSR_TF_SHIFT)) & ENET_TCSR_TF_MASK)
<> 144:ef7eb2e8f9f7 5481
<> 144:ef7eb2e8f9f7 5482 /* The count of ENET_TCSR */
<> 144:ef7eb2e8f9f7 5483 #define ENET_TCSR_COUNT (4U)
<> 144:ef7eb2e8f9f7 5484
<> 144:ef7eb2e8f9f7 5485 /*! @name TCCR - Timer Compare Capture Register */
<> 144:ef7eb2e8f9f7 5486 #define ENET_TCCR_TCC_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5487 #define ENET_TCCR_TCC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5488 #define ENET_TCCR_TCC(x) (((uint32_t)(((uint32_t)(x)) << ENET_TCCR_TCC_SHIFT)) & ENET_TCCR_TCC_MASK)
<> 144:ef7eb2e8f9f7 5489
<> 144:ef7eb2e8f9f7 5490 /* The count of ENET_TCCR */
<> 144:ef7eb2e8f9f7 5491 #define ENET_TCCR_COUNT (4U)
<> 144:ef7eb2e8f9f7 5492
<> 144:ef7eb2e8f9f7 5493
<> 144:ef7eb2e8f9f7 5494 /*!
<> 144:ef7eb2e8f9f7 5495 * @}
<> 144:ef7eb2e8f9f7 5496 */ /* end of group ENET_Register_Masks */
<> 144:ef7eb2e8f9f7 5497
<> 144:ef7eb2e8f9f7 5498
<> 144:ef7eb2e8f9f7 5499 /* ENET - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5500 /** Peripheral ENET base address */
<> 144:ef7eb2e8f9f7 5501 #define ENET_BASE (0x400C0000u)
<> 144:ef7eb2e8f9f7 5502 /** Peripheral ENET base pointer */
<> 144:ef7eb2e8f9f7 5503 #define ENET ((ENET_Type *)ENET_BASE)
<> 144:ef7eb2e8f9f7 5504 /** Array initializer of ENET peripheral base addresses */
<> 144:ef7eb2e8f9f7 5505 #define ENET_BASE_ADDRS { ENET_BASE }
<> 144:ef7eb2e8f9f7 5506 /** Array initializer of ENET peripheral base pointers */
<> 144:ef7eb2e8f9f7 5507 #define ENET_BASE_PTRS { ENET }
<> 144:ef7eb2e8f9f7 5508 /** Interrupt vectors for the ENET peripheral type */
<> 144:ef7eb2e8f9f7 5509 #define ENET_Transmit_IRQS { ENET_Transmit_IRQn }
<> 144:ef7eb2e8f9f7 5510 #define ENET_Receive_IRQS { ENET_Receive_IRQn }
<> 144:ef7eb2e8f9f7 5511 #define ENET_Error_IRQS { ENET_Error_IRQn }
<> 144:ef7eb2e8f9f7 5512 #define ENET_1588_Timer_IRQS { ENET_1588_Timer_IRQn }
<> 144:ef7eb2e8f9f7 5513
<> 144:ef7eb2e8f9f7 5514 /*!
<> 144:ef7eb2e8f9f7 5515 * @}
<> 144:ef7eb2e8f9f7 5516 */ /* end of group ENET_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5517
<> 144:ef7eb2e8f9f7 5518
<> 144:ef7eb2e8f9f7 5519 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5520 -- EWM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5521 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5522
<> 144:ef7eb2e8f9f7 5523 /*!
<> 144:ef7eb2e8f9f7 5524 * @addtogroup EWM_Peripheral_Access_Layer EWM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5525 * @{
<> 144:ef7eb2e8f9f7 5526 */
<> 144:ef7eb2e8f9f7 5527
<> 144:ef7eb2e8f9f7 5528 /** EWM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5529 typedef struct {
<> 144:ef7eb2e8f9f7 5530 __IO uint8_t CTRL; /**< Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5531 __O uint8_t SERV; /**< Service Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 5532 __IO uint8_t CMPL; /**< Compare Low Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 5533 __IO uint8_t CMPH; /**< Compare High Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 5534 } EWM_Type;
<> 144:ef7eb2e8f9f7 5535
<> 144:ef7eb2e8f9f7 5536 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5537 -- EWM Register Masks
<> 144:ef7eb2e8f9f7 5538 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5539
<> 144:ef7eb2e8f9f7 5540 /*!
<> 144:ef7eb2e8f9f7 5541 * @addtogroup EWM_Register_Masks EWM Register Masks
<> 144:ef7eb2e8f9f7 5542 * @{
<> 144:ef7eb2e8f9f7 5543 */
<> 144:ef7eb2e8f9f7 5544
<> 144:ef7eb2e8f9f7 5545 /*! @name CTRL - Control Register */
<> 144:ef7eb2e8f9f7 5546 #define EWM_CTRL_EWMEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5547 #define EWM_CTRL_EWMEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5548 #define EWM_CTRL_EWMEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_EWMEN_SHIFT)) & EWM_CTRL_EWMEN_MASK)
<> 144:ef7eb2e8f9f7 5549 #define EWM_CTRL_ASSIN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5550 #define EWM_CTRL_ASSIN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5551 #define EWM_CTRL_ASSIN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_ASSIN_SHIFT)) & EWM_CTRL_ASSIN_MASK)
<> 144:ef7eb2e8f9f7 5552 #define EWM_CTRL_INEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5553 #define EWM_CTRL_INEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5554 #define EWM_CTRL_INEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_INEN_SHIFT)) & EWM_CTRL_INEN_MASK)
<> 144:ef7eb2e8f9f7 5555 #define EWM_CTRL_INTEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5556 #define EWM_CTRL_INTEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5557 #define EWM_CTRL_INTEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_INTEN_SHIFT)) & EWM_CTRL_INTEN_MASK)
<> 144:ef7eb2e8f9f7 5558
<> 144:ef7eb2e8f9f7 5559 /*! @name SERV - Service Register */
<> 144:ef7eb2e8f9f7 5560 #define EWM_SERV_SERVICE_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5561 #define EWM_SERV_SERVICE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5562 #define EWM_SERV_SERVICE(x) (((uint8_t)(((uint8_t)(x)) << EWM_SERV_SERVICE_SHIFT)) & EWM_SERV_SERVICE_MASK)
<> 144:ef7eb2e8f9f7 5563
<> 144:ef7eb2e8f9f7 5564 /*! @name CMPL - Compare Low Register */
<> 144:ef7eb2e8f9f7 5565 #define EWM_CMPL_COMPAREL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5566 #define EWM_CMPL_COMPAREL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5567 #define EWM_CMPL_COMPAREL(x) (((uint8_t)(((uint8_t)(x)) << EWM_CMPL_COMPAREL_SHIFT)) & EWM_CMPL_COMPAREL_MASK)
<> 144:ef7eb2e8f9f7 5568
<> 144:ef7eb2e8f9f7 5569 /*! @name CMPH - Compare High Register */
<> 144:ef7eb2e8f9f7 5570 #define EWM_CMPH_COMPAREH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5571 #define EWM_CMPH_COMPAREH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5572 #define EWM_CMPH_COMPAREH(x) (((uint8_t)(((uint8_t)(x)) << EWM_CMPH_COMPAREH_SHIFT)) & EWM_CMPH_COMPAREH_MASK)
<> 144:ef7eb2e8f9f7 5573
<> 144:ef7eb2e8f9f7 5574
<> 144:ef7eb2e8f9f7 5575 /*!
<> 144:ef7eb2e8f9f7 5576 * @}
<> 144:ef7eb2e8f9f7 5577 */ /* end of group EWM_Register_Masks */
<> 144:ef7eb2e8f9f7 5578
<> 144:ef7eb2e8f9f7 5579
<> 144:ef7eb2e8f9f7 5580 /* EWM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5581 /** Peripheral EWM base address */
<> 144:ef7eb2e8f9f7 5582 #define EWM_BASE (0x40061000u)
<> 144:ef7eb2e8f9f7 5583 /** Peripheral EWM base pointer */
<> 144:ef7eb2e8f9f7 5584 #define EWM ((EWM_Type *)EWM_BASE)
<> 144:ef7eb2e8f9f7 5585 /** Array initializer of EWM peripheral base addresses */
<> 144:ef7eb2e8f9f7 5586 #define EWM_BASE_ADDRS { EWM_BASE }
<> 144:ef7eb2e8f9f7 5587 /** Array initializer of EWM peripheral base pointers */
<> 144:ef7eb2e8f9f7 5588 #define EWM_BASE_PTRS { EWM }
<> 144:ef7eb2e8f9f7 5589 /** Interrupt vectors for the EWM peripheral type */
<> 144:ef7eb2e8f9f7 5590 #define EWM_IRQS { WDOG_EWM_IRQn }
<> 144:ef7eb2e8f9f7 5591
<> 144:ef7eb2e8f9f7 5592 /*!
<> 144:ef7eb2e8f9f7 5593 * @}
<> 144:ef7eb2e8f9f7 5594 */ /* end of group EWM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5595
<> 144:ef7eb2e8f9f7 5596
<> 144:ef7eb2e8f9f7 5597 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5598 -- FB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5599 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5600
<> 144:ef7eb2e8f9f7 5601 /*!
<> 144:ef7eb2e8f9f7 5602 * @addtogroup FB_Peripheral_Access_Layer FB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5603 * @{
<> 144:ef7eb2e8f9f7 5604 */
<> 144:ef7eb2e8f9f7 5605
<> 144:ef7eb2e8f9f7 5606 /** FB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5607 typedef struct {
<> 144:ef7eb2e8f9f7 5608 struct { /* offset: 0x0, array step: 0xC */
<> 144:ef7eb2e8f9f7 5609 __IO uint32_t CSAR; /**< Chip Select Address Register, array offset: 0x0, array step: 0xC */
<> 144:ef7eb2e8f9f7 5610 __IO uint32_t CSMR; /**< Chip Select Mask Register, array offset: 0x4, array step: 0xC */
<> 144:ef7eb2e8f9f7 5611 __IO uint32_t CSCR; /**< Chip Select Control Register, array offset: 0x8, array step: 0xC */
<> 144:ef7eb2e8f9f7 5612 } CS[6];
<> 144:ef7eb2e8f9f7 5613 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 5614 __IO uint32_t CSPMCR; /**< Chip Select port Multiplexing Control Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 5615 } FB_Type;
<> 144:ef7eb2e8f9f7 5616
<> 144:ef7eb2e8f9f7 5617 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5618 -- FB Register Masks
<> 144:ef7eb2e8f9f7 5619 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5620
<> 144:ef7eb2e8f9f7 5621 /*!
<> 144:ef7eb2e8f9f7 5622 * @addtogroup FB_Register_Masks FB Register Masks
<> 144:ef7eb2e8f9f7 5623 * @{
<> 144:ef7eb2e8f9f7 5624 */
<> 144:ef7eb2e8f9f7 5625
<> 144:ef7eb2e8f9f7 5626 /*! @name CSAR - Chip Select Address Register */
<> 144:ef7eb2e8f9f7 5627 #define FB_CSAR_BA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5628 #define FB_CSAR_BA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5629 #define FB_CSAR_BA(x) (((uint32_t)(((uint32_t)(x)) << FB_CSAR_BA_SHIFT)) & FB_CSAR_BA_MASK)
<> 144:ef7eb2e8f9f7 5630
<> 144:ef7eb2e8f9f7 5631 /* The count of FB_CSAR */
<> 144:ef7eb2e8f9f7 5632 #define FB_CSAR_COUNT (6U)
<> 144:ef7eb2e8f9f7 5633
<> 144:ef7eb2e8f9f7 5634 /*! @name CSMR - Chip Select Mask Register */
<> 144:ef7eb2e8f9f7 5635 #define FB_CSMR_V_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5636 #define FB_CSMR_V_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5637 #define FB_CSMR_V(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_V_SHIFT)) & FB_CSMR_V_MASK)
<> 144:ef7eb2e8f9f7 5638 #define FB_CSMR_WP_MASK (0x100U)
<> 144:ef7eb2e8f9f7 5639 #define FB_CSMR_WP_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5640 #define FB_CSMR_WP(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_WP_SHIFT)) & FB_CSMR_WP_MASK)
<> 144:ef7eb2e8f9f7 5641 #define FB_CSMR_BAM_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5642 #define FB_CSMR_BAM_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5643 #define FB_CSMR_BAM(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_BAM_SHIFT)) & FB_CSMR_BAM_MASK)
<> 144:ef7eb2e8f9f7 5644
<> 144:ef7eb2e8f9f7 5645 /* The count of FB_CSMR */
<> 144:ef7eb2e8f9f7 5646 #define FB_CSMR_COUNT (6U)
<> 144:ef7eb2e8f9f7 5647
<> 144:ef7eb2e8f9f7 5648 /*! @name CSCR - Chip Select Control Register */
<> 144:ef7eb2e8f9f7 5649 #define FB_CSCR_BSTW_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5650 #define FB_CSCR_BSTW_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5651 #define FB_CSCR_BSTW(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BSTW_SHIFT)) & FB_CSCR_BSTW_MASK)
<> 144:ef7eb2e8f9f7 5652 #define FB_CSCR_BSTR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5653 #define FB_CSCR_BSTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5654 #define FB_CSCR_BSTR(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BSTR_SHIFT)) & FB_CSCR_BSTR_MASK)
<> 144:ef7eb2e8f9f7 5655 #define FB_CSCR_BEM_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5656 #define FB_CSCR_BEM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5657 #define FB_CSCR_BEM(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BEM_SHIFT)) & FB_CSCR_BEM_MASK)
<> 144:ef7eb2e8f9f7 5658 #define FB_CSCR_PS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 5659 #define FB_CSCR_PS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5660 #define FB_CSCR_PS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_PS_SHIFT)) & FB_CSCR_PS_MASK)
<> 144:ef7eb2e8f9f7 5661 #define FB_CSCR_AA_MASK (0x100U)
<> 144:ef7eb2e8f9f7 5662 #define FB_CSCR_AA_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5663 #define FB_CSCR_AA(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_AA_SHIFT)) & FB_CSCR_AA_MASK)
<> 144:ef7eb2e8f9f7 5664 #define FB_CSCR_BLS_MASK (0x200U)
<> 144:ef7eb2e8f9f7 5665 #define FB_CSCR_BLS_SHIFT (9U)
<> 144:ef7eb2e8f9f7 5666 #define FB_CSCR_BLS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BLS_SHIFT)) & FB_CSCR_BLS_MASK)
<> 144:ef7eb2e8f9f7 5667 #define FB_CSCR_WS_MASK (0xFC00U)
<> 144:ef7eb2e8f9f7 5668 #define FB_CSCR_WS_SHIFT (10U)
<> 144:ef7eb2e8f9f7 5669 #define FB_CSCR_WS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_WS_SHIFT)) & FB_CSCR_WS_MASK)
<> 144:ef7eb2e8f9f7 5670 #define FB_CSCR_WRAH_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 5671 #define FB_CSCR_WRAH_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5672 #define FB_CSCR_WRAH(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_WRAH_SHIFT)) & FB_CSCR_WRAH_MASK)
<> 144:ef7eb2e8f9f7 5673 #define FB_CSCR_RDAH_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 5674 #define FB_CSCR_RDAH_SHIFT (18U)
<> 144:ef7eb2e8f9f7 5675 #define FB_CSCR_RDAH(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_RDAH_SHIFT)) & FB_CSCR_RDAH_MASK)
<> 144:ef7eb2e8f9f7 5676 #define FB_CSCR_ASET_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 5677 #define FB_CSCR_ASET_SHIFT (20U)
<> 144:ef7eb2e8f9f7 5678 #define FB_CSCR_ASET(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_ASET_SHIFT)) & FB_CSCR_ASET_MASK)
<> 144:ef7eb2e8f9f7 5679 #define FB_CSCR_EXTS_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 5680 #define FB_CSCR_EXTS_SHIFT (22U)
<> 144:ef7eb2e8f9f7 5681 #define FB_CSCR_EXTS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_EXTS_SHIFT)) & FB_CSCR_EXTS_MASK)
<> 144:ef7eb2e8f9f7 5682 #define FB_CSCR_SWSEN_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 5683 #define FB_CSCR_SWSEN_SHIFT (23U)
<> 144:ef7eb2e8f9f7 5684 #define FB_CSCR_SWSEN(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_SWSEN_SHIFT)) & FB_CSCR_SWSEN_MASK)
<> 144:ef7eb2e8f9f7 5685 #define FB_CSCR_SWS_MASK (0xFC000000U)
<> 144:ef7eb2e8f9f7 5686 #define FB_CSCR_SWS_SHIFT (26U)
<> 144:ef7eb2e8f9f7 5687 #define FB_CSCR_SWS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_SWS_SHIFT)) & FB_CSCR_SWS_MASK)
<> 144:ef7eb2e8f9f7 5688
<> 144:ef7eb2e8f9f7 5689 /* The count of FB_CSCR */
<> 144:ef7eb2e8f9f7 5690 #define FB_CSCR_COUNT (6U)
<> 144:ef7eb2e8f9f7 5691
<> 144:ef7eb2e8f9f7 5692 /*! @name CSPMCR - Chip Select port Multiplexing Control Register */
<> 144:ef7eb2e8f9f7 5693 #define FB_CSPMCR_GROUP5_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 5694 #define FB_CSPMCR_GROUP5_SHIFT (12U)
<> 144:ef7eb2e8f9f7 5695 #define FB_CSPMCR_GROUP5(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP5_SHIFT)) & FB_CSPMCR_GROUP5_MASK)
<> 144:ef7eb2e8f9f7 5696 #define FB_CSPMCR_GROUP4_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 5697 #define FB_CSPMCR_GROUP4_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5698 #define FB_CSPMCR_GROUP4(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP4_SHIFT)) & FB_CSPMCR_GROUP4_MASK)
<> 144:ef7eb2e8f9f7 5699 #define FB_CSPMCR_GROUP3_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 5700 #define FB_CSPMCR_GROUP3_SHIFT (20U)
<> 144:ef7eb2e8f9f7 5701 #define FB_CSPMCR_GROUP3(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP3_SHIFT)) & FB_CSPMCR_GROUP3_MASK)
<> 144:ef7eb2e8f9f7 5702 #define FB_CSPMCR_GROUP2_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 5703 #define FB_CSPMCR_GROUP2_SHIFT (24U)
<> 144:ef7eb2e8f9f7 5704 #define FB_CSPMCR_GROUP2(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP2_SHIFT)) & FB_CSPMCR_GROUP2_MASK)
<> 144:ef7eb2e8f9f7 5705 #define FB_CSPMCR_GROUP1_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 5706 #define FB_CSPMCR_GROUP1_SHIFT (28U)
<> 144:ef7eb2e8f9f7 5707 #define FB_CSPMCR_GROUP1(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP1_SHIFT)) & FB_CSPMCR_GROUP1_MASK)
<> 144:ef7eb2e8f9f7 5708
<> 144:ef7eb2e8f9f7 5709
<> 144:ef7eb2e8f9f7 5710 /*!
<> 144:ef7eb2e8f9f7 5711 * @}
<> 144:ef7eb2e8f9f7 5712 */ /* end of group FB_Register_Masks */
<> 144:ef7eb2e8f9f7 5713
<> 144:ef7eb2e8f9f7 5714
<> 144:ef7eb2e8f9f7 5715 /* FB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5716 /** Peripheral FB base address */
<> 144:ef7eb2e8f9f7 5717 #define FB_BASE (0x4000C000u)
<> 144:ef7eb2e8f9f7 5718 /** Peripheral FB base pointer */
<> 144:ef7eb2e8f9f7 5719 #define FB ((FB_Type *)FB_BASE)
<> 144:ef7eb2e8f9f7 5720 /** Array initializer of FB peripheral base addresses */
<> 144:ef7eb2e8f9f7 5721 #define FB_BASE_ADDRS { FB_BASE }
<> 144:ef7eb2e8f9f7 5722 /** Array initializer of FB peripheral base pointers */
<> 144:ef7eb2e8f9f7 5723 #define FB_BASE_PTRS { FB }
<> 144:ef7eb2e8f9f7 5724
<> 144:ef7eb2e8f9f7 5725 /*!
<> 144:ef7eb2e8f9f7 5726 * @}
<> 144:ef7eb2e8f9f7 5727 */ /* end of group FB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5728
<> 144:ef7eb2e8f9f7 5729
<> 144:ef7eb2e8f9f7 5730 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5731 -- FMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5732 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5733
<> 144:ef7eb2e8f9f7 5734 /*!
<> 144:ef7eb2e8f9f7 5735 * @addtogroup FMC_Peripheral_Access_Layer FMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5736 * @{
<> 144:ef7eb2e8f9f7 5737 */
<> 144:ef7eb2e8f9f7 5738
<> 144:ef7eb2e8f9f7 5739 /** FMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5740 typedef struct {
<> 144:ef7eb2e8f9f7 5741 __IO uint32_t PFAPR; /**< Flash Access Protection Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5742 __IO uint32_t PFB0CR; /**< Flash Bank 0 Control Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 5743 __IO uint32_t PFB1CR; /**< Flash Bank 1 Control Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 5744 uint8_t RESERVED_0[244];
<> 144:ef7eb2e8f9f7 5745 __IO uint32_t TAGVDW0S[4]; /**< Cache Tag Storage, array offset: 0x100, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5746 __IO uint32_t TAGVDW1S[4]; /**< Cache Tag Storage, array offset: 0x110, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5747 __IO uint32_t TAGVDW2S[4]; /**< Cache Tag Storage, array offset: 0x120, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5748 __IO uint32_t TAGVDW3S[4]; /**< Cache Tag Storage, array offset: 0x130, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5749 uint8_t RESERVED_1[192];
<> 144:ef7eb2e8f9f7 5750 struct { /* offset: 0x200, array step: index*0x20, index2*0x8 */
<> 144:ef7eb2e8f9f7 5751 __IO uint32_t DATA_U; /**< Cache Data Storage (upper word), array offset: 0x200, array step: index*0x20, index2*0x8 */
<> 144:ef7eb2e8f9f7 5752 __IO uint32_t DATA_L; /**< Cache Data Storage (lower word), array offset: 0x204, array step: index*0x20, index2*0x8 */
<> 144:ef7eb2e8f9f7 5753 } SET[4][4];
<> 144:ef7eb2e8f9f7 5754 } FMC_Type;
<> 144:ef7eb2e8f9f7 5755
<> 144:ef7eb2e8f9f7 5756 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5757 -- FMC Register Masks
<> 144:ef7eb2e8f9f7 5758 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5759
<> 144:ef7eb2e8f9f7 5760 /*!
<> 144:ef7eb2e8f9f7 5761 * @addtogroup FMC_Register_Masks FMC Register Masks
<> 144:ef7eb2e8f9f7 5762 * @{
<> 144:ef7eb2e8f9f7 5763 */
<> 144:ef7eb2e8f9f7 5764
<> 144:ef7eb2e8f9f7 5765 /*! @name PFAPR - Flash Access Protection Register */
<> 144:ef7eb2e8f9f7 5766 #define FMC_PFAPR_M0AP_MASK (0x3U)
<> 144:ef7eb2e8f9f7 5767 #define FMC_PFAPR_M0AP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5768 #define FMC_PFAPR_M0AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M0AP_SHIFT)) & FMC_PFAPR_M0AP_MASK)
<> 144:ef7eb2e8f9f7 5769 #define FMC_PFAPR_M1AP_MASK (0xCU)
<> 144:ef7eb2e8f9f7 5770 #define FMC_PFAPR_M1AP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5771 #define FMC_PFAPR_M1AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M1AP_SHIFT)) & FMC_PFAPR_M1AP_MASK)
<> 144:ef7eb2e8f9f7 5772 #define FMC_PFAPR_M2AP_MASK (0x30U)
<> 144:ef7eb2e8f9f7 5773 #define FMC_PFAPR_M2AP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5774 #define FMC_PFAPR_M2AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M2AP_SHIFT)) & FMC_PFAPR_M2AP_MASK)
<> 144:ef7eb2e8f9f7 5775 #define FMC_PFAPR_M3AP_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 5776 #define FMC_PFAPR_M3AP_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5777 #define FMC_PFAPR_M3AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M3AP_SHIFT)) & FMC_PFAPR_M3AP_MASK)
<> 144:ef7eb2e8f9f7 5778 #define FMC_PFAPR_M4AP_MASK (0x300U)
<> 144:ef7eb2e8f9f7 5779 #define FMC_PFAPR_M4AP_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5780 #define FMC_PFAPR_M4AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M4AP_SHIFT)) & FMC_PFAPR_M4AP_MASK)
<> 144:ef7eb2e8f9f7 5781 #define FMC_PFAPR_M5AP_MASK (0xC00U)
<> 144:ef7eb2e8f9f7 5782 #define FMC_PFAPR_M5AP_SHIFT (10U)
<> 144:ef7eb2e8f9f7 5783 #define FMC_PFAPR_M5AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M5AP_SHIFT)) & FMC_PFAPR_M5AP_MASK)
<> 144:ef7eb2e8f9f7 5784 #define FMC_PFAPR_M6AP_MASK (0x3000U)
<> 144:ef7eb2e8f9f7 5785 #define FMC_PFAPR_M6AP_SHIFT (12U)
<> 144:ef7eb2e8f9f7 5786 #define FMC_PFAPR_M6AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M6AP_SHIFT)) & FMC_PFAPR_M6AP_MASK)
<> 144:ef7eb2e8f9f7 5787 #define FMC_PFAPR_M7AP_MASK (0xC000U)
<> 144:ef7eb2e8f9f7 5788 #define FMC_PFAPR_M7AP_SHIFT (14U)
<> 144:ef7eb2e8f9f7 5789 #define FMC_PFAPR_M7AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M7AP_SHIFT)) & FMC_PFAPR_M7AP_MASK)
<> 144:ef7eb2e8f9f7 5790 #define FMC_PFAPR_M0PFD_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 5791 #define FMC_PFAPR_M0PFD_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5792 #define FMC_PFAPR_M0PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M0PFD_SHIFT)) & FMC_PFAPR_M0PFD_MASK)
<> 144:ef7eb2e8f9f7 5793 #define FMC_PFAPR_M1PFD_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 5794 #define FMC_PFAPR_M1PFD_SHIFT (17U)
<> 144:ef7eb2e8f9f7 5795 #define FMC_PFAPR_M1PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M1PFD_SHIFT)) & FMC_PFAPR_M1PFD_MASK)
<> 144:ef7eb2e8f9f7 5796 #define FMC_PFAPR_M2PFD_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 5797 #define FMC_PFAPR_M2PFD_SHIFT (18U)
<> 144:ef7eb2e8f9f7 5798 #define FMC_PFAPR_M2PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M2PFD_SHIFT)) & FMC_PFAPR_M2PFD_MASK)
<> 144:ef7eb2e8f9f7 5799 #define FMC_PFAPR_M3PFD_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 5800 #define FMC_PFAPR_M3PFD_SHIFT (19U)
<> 144:ef7eb2e8f9f7 5801 #define FMC_PFAPR_M3PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M3PFD_SHIFT)) & FMC_PFAPR_M3PFD_MASK)
<> 144:ef7eb2e8f9f7 5802 #define FMC_PFAPR_M4PFD_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 5803 #define FMC_PFAPR_M4PFD_SHIFT (20U)
<> 144:ef7eb2e8f9f7 5804 #define FMC_PFAPR_M4PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M4PFD_SHIFT)) & FMC_PFAPR_M4PFD_MASK)
<> 144:ef7eb2e8f9f7 5805 #define FMC_PFAPR_M5PFD_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 5806 #define FMC_PFAPR_M5PFD_SHIFT (21U)
<> 144:ef7eb2e8f9f7 5807 #define FMC_PFAPR_M5PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M5PFD_SHIFT)) & FMC_PFAPR_M5PFD_MASK)
<> 144:ef7eb2e8f9f7 5808 #define FMC_PFAPR_M6PFD_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 5809 #define FMC_PFAPR_M6PFD_SHIFT (22U)
<> 144:ef7eb2e8f9f7 5810 #define FMC_PFAPR_M6PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M6PFD_SHIFT)) & FMC_PFAPR_M6PFD_MASK)
<> 144:ef7eb2e8f9f7 5811 #define FMC_PFAPR_M7PFD_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 5812 #define FMC_PFAPR_M7PFD_SHIFT (23U)
<> 144:ef7eb2e8f9f7 5813 #define FMC_PFAPR_M7PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M7PFD_SHIFT)) & FMC_PFAPR_M7PFD_MASK)
<> 144:ef7eb2e8f9f7 5814
<> 144:ef7eb2e8f9f7 5815 /*! @name PFB0CR - Flash Bank 0 Control Register */
<> 144:ef7eb2e8f9f7 5816 #define FMC_PFB0CR_B0SEBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5817 #define FMC_PFB0CR_B0SEBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5818 #define FMC_PFB0CR_B0SEBE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0SEBE_SHIFT)) & FMC_PFB0CR_B0SEBE_MASK)
<> 144:ef7eb2e8f9f7 5819 #define FMC_PFB0CR_B0IPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5820 #define FMC_PFB0CR_B0IPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5821 #define FMC_PFB0CR_B0IPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0IPE_SHIFT)) & FMC_PFB0CR_B0IPE_MASK)
<> 144:ef7eb2e8f9f7 5822 #define FMC_PFB0CR_B0DPE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5823 #define FMC_PFB0CR_B0DPE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5824 #define FMC_PFB0CR_B0DPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0DPE_SHIFT)) & FMC_PFB0CR_B0DPE_MASK)
<> 144:ef7eb2e8f9f7 5825 #define FMC_PFB0CR_B0ICE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5826 #define FMC_PFB0CR_B0ICE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5827 #define FMC_PFB0CR_B0ICE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0ICE_SHIFT)) & FMC_PFB0CR_B0ICE_MASK)
<> 144:ef7eb2e8f9f7 5828 #define FMC_PFB0CR_B0DCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5829 #define FMC_PFB0CR_B0DCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5830 #define FMC_PFB0CR_B0DCE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0DCE_SHIFT)) & FMC_PFB0CR_B0DCE_MASK)
<> 144:ef7eb2e8f9f7 5831 #define FMC_PFB0CR_CRC_MASK (0xE0U)
<> 144:ef7eb2e8f9f7 5832 #define FMC_PFB0CR_CRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5833 #define FMC_PFB0CR_CRC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CRC_SHIFT)) & FMC_PFB0CR_CRC_MASK)
<> 144:ef7eb2e8f9f7 5834 #define FMC_PFB0CR_B0MW_MASK (0x60000U)
<> 144:ef7eb2e8f9f7 5835 #define FMC_PFB0CR_B0MW_SHIFT (17U)
<> 144:ef7eb2e8f9f7 5836 #define FMC_PFB0CR_B0MW(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0MW_SHIFT)) & FMC_PFB0CR_B0MW_MASK)
<> 144:ef7eb2e8f9f7 5837 #define FMC_PFB0CR_S_B_INV_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 5838 #define FMC_PFB0CR_S_B_INV_SHIFT (19U)
<> 144:ef7eb2e8f9f7 5839 #define FMC_PFB0CR_S_B_INV(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_S_B_INV_SHIFT)) & FMC_PFB0CR_S_B_INV_MASK)
<> 144:ef7eb2e8f9f7 5840 #define FMC_PFB0CR_CINV_WAY_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 5841 #define FMC_PFB0CR_CINV_WAY_SHIFT (20U)
<> 144:ef7eb2e8f9f7 5842 #define FMC_PFB0CR_CINV_WAY(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CINV_WAY_SHIFT)) & FMC_PFB0CR_CINV_WAY_MASK)
<> 144:ef7eb2e8f9f7 5843 #define FMC_PFB0CR_CLCK_WAY_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 5844 #define FMC_PFB0CR_CLCK_WAY_SHIFT (24U)
<> 144:ef7eb2e8f9f7 5845 #define FMC_PFB0CR_CLCK_WAY(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CLCK_WAY_SHIFT)) & FMC_PFB0CR_CLCK_WAY_MASK)
<> 144:ef7eb2e8f9f7 5846 #define FMC_PFB0CR_B0RWSC_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 5847 #define FMC_PFB0CR_B0RWSC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 5848 #define FMC_PFB0CR_B0RWSC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0RWSC_SHIFT)) & FMC_PFB0CR_B0RWSC_MASK)
<> 144:ef7eb2e8f9f7 5849
<> 144:ef7eb2e8f9f7 5850 /*! @name PFB1CR - Flash Bank 1 Control Register */
<> 144:ef7eb2e8f9f7 5851 #define FMC_PFB1CR_B1SEBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5852 #define FMC_PFB1CR_B1SEBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5853 #define FMC_PFB1CR_B1SEBE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1SEBE_SHIFT)) & FMC_PFB1CR_B1SEBE_MASK)
<> 144:ef7eb2e8f9f7 5854 #define FMC_PFB1CR_B1IPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5855 #define FMC_PFB1CR_B1IPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5856 #define FMC_PFB1CR_B1IPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1IPE_SHIFT)) & FMC_PFB1CR_B1IPE_MASK)
<> 144:ef7eb2e8f9f7 5857 #define FMC_PFB1CR_B1DPE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5858 #define FMC_PFB1CR_B1DPE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5859 #define FMC_PFB1CR_B1DPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1DPE_SHIFT)) & FMC_PFB1CR_B1DPE_MASK)
<> 144:ef7eb2e8f9f7 5860 #define FMC_PFB1CR_B1ICE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5861 #define FMC_PFB1CR_B1ICE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5862 #define FMC_PFB1CR_B1ICE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1ICE_SHIFT)) & FMC_PFB1CR_B1ICE_MASK)
<> 144:ef7eb2e8f9f7 5863 #define FMC_PFB1CR_B1DCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5864 #define FMC_PFB1CR_B1DCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5865 #define FMC_PFB1CR_B1DCE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1DCE_SHIFT)) & FMC_PFB1CR_B1DCE_MASK)
<> 144:ef7eb2e8f9f7 5866 #define FMC_PFB1CR_B1MW_MASK (0x60000U)
<> 144:ef7eb2e8f9f7 5867 #define FMC_PFB1CR_B1MW_SHIFT (17U)
<> 144:ef7eb2e8f9f7 5868 #define FMC_PFB1CR_B1MW(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1MW_SHIFT)) & FMC_PFB1CR_B1MW_MASK)
<> 144:ef7eb2e8f9f7 5869 #define FMC_PFB1CR_B1RWSC_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 5870 #define FMC_PFB1CR_B1RWSC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 5871 #define FMC_PFB1CR_B1RWSC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1RWSC_SHIFT)) & FMC_PFB1CR_B1RWSC_MASK)
<> 144:ef7eb2e8f9f7 5872
<> 144:ef7eb2e8f9f7 5873 /*! @name TAGVDW0S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 5874 #define FMC_TAGVDW0S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5875 #define FMC_TAGVDW0S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5876 #define FMC_TAGVDW0S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW0S_valid_SHIFT)) & FMC_TAGVDW0S_valid_MASK)
<> 144:ef7eb2e8f9f7 5877 #define FMC_TAGVDW0S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 5878 #define FMC_TAGVDW0S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5879 #define FMC_TAGVDW0S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW0S_tag_SHIFT)) & FMC_TAGVDW0S_tag_MASK)
<> 144:ef7eb2e8f9f7 5880
<> 144:ef7eb2e8f9f7 5881 /* The count of FMC_TAGVDW0S */
<> 144:ef7eb2e8f9f7 5882 #define FMC_TAGVDW0S_COUNT (4U)
<> 144:ef7eb2e8f9f7 5883
<> 144:ef7eb2e8f9f7 5884 /*! @name TAGVDW1S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 5885 #define FMC_TAGVDW1S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5886 #define FMC_TAGVDW1S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5887 #define FMC_TAGVDW1S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW1S_valid_SHIFT)) & FMC_TAGVDW1S_valid_MASK)
<> 144:ef7eb2e8f9f7 5888 #define FMC_TAGVDW1S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 5889 #define FMC_TAGVDW1S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5890 #define FMC_TAGVDW1S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW1S_tag_SHIFT)) & FMC_TAGVDW1S_tag_MASK)
<> 144:ef7eb2e8f9f7 5891
<> 144:ef7eb2e8f9f7 5892 /* The count of FMC_TAGVDW1S */
<> 144:ef7eb2e8f9f7 5893 #define FMC_TAGVDW1S_COUNT (4U)
<> 144:ef7eb2e8f9f7 5894
<> 144:ef7eb2e8f9f7 5895 /*! @name TAGVDW2S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 5896 #define FMC_TAGVDW2S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5897 #define FMC_TAGVDW2S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5898 #define FMC_TAGVDW2S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW2S_valid_SHIFT)) & FMC_TAGVDW2S_valid_MASK)
<> 144:ef7eb2e8f9f7 5899 #define FMC_TAGVDW2S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 5900 #define FMC_TAGVDW2S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5901 #define FMC_TAGVDW2S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW2S_tag_SHIFT)) & FMC_TAGVDW2S_tag_MASK)
<> 144:ef7eb2e8f9f7 5902
<> 144:ef7eb2e8f9f7 5903 /* The count of FMC_TAGVDW2S */
<> 144:ef7eb2e8f9f7 5904 #define FMC_TAGVDW2S_COUNT (4U)
<> 144:ef7eb2e8f9f7 5905
<> 144:ef7eb2e8f9f7 5906 /*! @name TAGVDW3S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 5907 #define FMC_TAGVDW3S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5908 #define FMC_TAGVDW3S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5909 #define FMC_TAGVDW3S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW3S_valid_SHIFT)) & FMC_TAGVDW3S_valid_MASK)
<> 144:ef7eb2e8f9f7 5910 #define FMC_TAGVDW3S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 5911 #define FMC_TAGVDW3S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5912 #define FMC_TAGVDW3S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW3S_tag_SHIFT)) & FMC_TAGVDW3S_tag_MASK)
<> 144:ef7eb2e8f9f7 5913
<> 144:ef7eb2e8f9f7 5914 /* The count of FMC_TAGVDW3S */
<> 144:ef7eb2e8f9f7 5915 #define FMC_TAGVDW3S_COUNT (4U)
<> 144:ef7eb2e8f9f7 5916
<> 144:ef7eb2e8f9f7 5917 /*! @name DATA_U - Cache Data Storage (upper word) */
<> 144:ef7eb2e8f9f7 5918 #define FMC_DATA_U_data_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5919 #define FMC_DATA_U_data_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5920 #define FMC_DATA_U_data(x) (((uint32_t)(((uint32_t)(x)) << FMC_DATA_U_data_SHIFT)) & FMC_DATA_U_data_MASK)
<> 144:ef7eb2e8f9f7 5921
<> 144:ef7eb2e8f9f7 5922 /* The count of FMC_DATA_U */
<> 144:ef7eb2e8f9f7 5923 #define FMC_DATA_U_COUNT (4U)
<> 144:ef7eb2e8f9f7 5924
<> 144:ef7eb2e8f9f7 5925 /* The count of FMC_DATA_U */
<> 144:ef7eb2e8f9f7 5926 #define FMC_DATA_U_COUNT2 (4U)
<> 144:ef7eb2e8f9f7 5927
<> 144:ef7eb2e8f9f7 5928 /*! @name DATA_L - Cache Data Storage (lower word) */
<> 144:ef7eb2e8f9f7 5929 #define FMC_DATA_L_data_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5930 #define FMC_DATA_L_data_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5931 #define FMC_DATA_L_data(x) (((uint32_t)(((uint32_t)(x)) << FMC_DATA_L_data_SHIFT)) & FMC_DATA_L_data_MASK)
<> 144:ef7eb2e8f9f7 5932
<> 144:ef7eb2e8f9f7 5933 /* The count of FMC_DATA_L */
<> 144:ef7eb2e8f9f7 5934 #define FMC_DATA_L_COUNT (4U)
<> 144:ef7eb2e8f9f7 5935
<> 144:ef7eb2e8f9f7 5936 /* The count of FMC_DATA_L */
<> 144:ef7eb2e8f9f7 5937 #define FMC_DATA_L_COUNT2 (4U)
<> 144:ef7eb2e8f9f7 5938
<> 144:ef7eb2e8f9f7 5939
<> 144:ef7eb2e8f9f7 5940 /*!
<> 144:ef7eb2e8f9f7 5941 * @}
<> 144:ef7eb2e8f9f7 5942 */ /* end of group FMC_Register_Masks */
<> 144:ef7eb2e8f9f7 5943
<> 144:ef7eb2e8f9f7 5944
<> 144:ef7eb2e8f9f7 5945 /* FMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5946 /** Peripheral FMC base address */
<> 144:ef7eb2e8f9f7 5947 #define FMC_BASE (0x4001F000u)
<> 144:ef7eb2e8f9f7 5948 /** Peripheral FMC base pointer */
<> 144:ef7eb2e8f9f7 5949 #define FMC ((FMC_Type *)FMC_BASE)
<> 144:ef7eb2e8f9f7 5950 /** Array initializer of FMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 5951 #define FMC_BASE_ADDRS { FMC_BASE }
<> 144:ef7eb2e8f9f7 5952 /** Array initializer of FMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 5953 #define FMC_BASE_PTRS { FMC }
<> 144:ef7eb2e8f9f7 5954
<> 144:ef7eb2e8f9f7 5955 /*!
<> 144:ef7eb2e8f9f7 5956 * @}
<> 144:ef7eb2e8f9f7 5957 */ /* end of group FMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5958
<> 144:ef7eb2e8f9f7 5959
<> 144:ef7eb2e8f9f7 5960 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5961 -- FTFE Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5962 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5963
<> 144:ef7eb2e8f9f7 5964 /*!
<> 144:ef7eb2e8f9f7 5965 * @addtogroup FTFE_Peripheral_Access_Layer FTFE Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5966 * @{
<> 144:ef7eb2e8f9f7 5967 */
<> 144:ef7eb2e8f9f7 5968
<> 144:ef7eb2e8f9f7 5969 /** FTFE - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5970 typedef struct {
<> 144:ef7eb2e8f9f7 5971 __IO uint8_t FSTAT; /**< Flash Status Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5972 __IO uint8_t FCNFG; /**< Flash Configuration Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 5973 __I uint8_t FSEC; /**< Flash Security Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 5974 __I uint8_t FOPT; /**< Flash Option Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 5975 __IO uint8_t FCCOB3; /**< Flash Common Command Object Registers, offset: 0x4 */
<> 144:ef7eb2e8f9f7 5976 __IO uint8_t FCCOB2; /**< Flash Common Command Object Registers, offset: 0x5 */
<> 144:ef7eb2e8f9f7 5977 __IO uint8_t FCCOB1; /**< Flash Common Command Object Registers, offset: 0x6 */
<> 144:ef7eb2e8f9f7 5978 __IO uint8_t FCCOB0; /**< Flash Common Command Object Registers, offset: 0x7 */
<> 144:ef7eb2e8f9f7 5979 __IO uint8_t FCCOB7; /**< Flash Common Command Object Registers, offset: 0x8 */
<> 144:ef7eb2e8f9f7 5980 __IO uint8_t FCCOB6; /**< Flash Common Command Object Registers, offset: 0x9 */
<> 144:ef7eb2e8f9f7 5981 __IO uint8_t FCCOB5; /**< Flash Common Command Object Registers, offset: 0xA */
<> 144:ef7eb2e8f9f7 5982 __IO uint8_t FCCOB4; /**< Flash Common Command Object Registers, offset: 0xB */
<> 144:ef7eb2e8f9f7 5983 __IO uint8_t FCCOBB; /**< Flash Common Command Object Registers, offset: 0xC */
<> 144:ef7eb2e8f9f7 5984 __IO uint8_t FCCOBA; /**< Flash Common Command Object Registers, offset: 0xD */
<> 144:ef7eb2e8f9f7 5985 __IO uint8_t FCCOB9; /**< Flash Common Command Object Registers, offset: 0xE */
<> 144:ef7eb2e8f9f7 5986 __IO uint8_t FCCOB8; /**< Flash Common Command Object Registers, offset: 0xF */
<> 144:ef7eb2e8f9f7 5987 __IO uint8_t FPROT3; /**< Program Flash Protection Registers, offset: 0x10 */
<> 144:ef7eb2e8f9f7 5988 __IO uint8_t FPROT2; /**< Program Flash Protection Registers, offset: 0x11 */
<> 144:ef7eb2e8f9f7 5989 __IO uint8_t FPROT1; /**< Program Flash Protection Registers, offset: 0x12 */
<> 144:ef7eb2e8f9f7 5990 __IO uint8_t FPROT0; /**< Program Flash Protection Registers, offset: 0x13 */
<> 144:ef7eb2e8f9f7 5991 uint8_t RESERVED_0[2];
<> 144:ef7eb2e8f9f7 5992 __IO uint8_t FEPROT; /**< EEPROM Protection Register, offset: 0x16 */
<> 144:ef7eb2e8f9f7 5993 __IO uint8_t FDPROT; /**< Data Flash Protection Register, offset: 0x17 */
<> 144:ef7eb2e8f9f7 5994 } FTFE_Type;
<> 144:ef7eb2e8f9f7 5995
<> 144:ef7eb2e8f9f7 5996 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5997 -- FTFE Register Masks
<> 144:ef7eb2e8f9f7 5998 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5999
<> 144:ef7eb2e8f9f7 6000 /*!
<> 144:ef7eb2e8f9f7 6001 * @addtogroup FTFE_Register_Masks FTFE Register Masks
<> 144:ef7eb2e8f9f7 6002 * @{
<> 144:ef7eb2e8f9f7 6003 */
<> 144:ef7eb2e8f9f7 6004
<> 144:ef7eb2e8f9f7 6005 /*! @name FSTAT - Flash Status Register */
<> 144:ef7eb2e8f9f7 6006 #define FTFE_FSTAT_MGSTAT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6007 #define FTFE_FSTAT_MGSTAT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6008 #define FTFE_FSTAT_MGSTAT0(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSTAT_MGSTAT0_SHIFT)) & FTFE_FSTAT_MGSTAT0_MASK)
<> 144:ef7eb2e8f9f7 6009 #define FTFE_FSTAT_FPVIOL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6010 #define FTFE_FSTAT_FPVIOL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6011 #define FTFE_FSTAT_FPVIOL(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSTAT_FPVIOL_SHIFT)) & FTFE_FSTAT_FPVIOL_MASK)
<> 144:ef7eb2e8f9f7 6012 #define FTFE_FSTAT_ACCERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6013 #define FTFE_FSTAT_ACCERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6014 #define FTFE_FSTAT_ACCERR(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSTAT_ACCERR_SHIFT)) & FTFE_FSTAT_ACCERR_MASK)
<> 144:ef7eb2e8f9f7 6015 #define FTFE_FSTAT_RDCOLERR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6016 #define FTFE_FSTAT_RDCOLERR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6017 #define FTFE_FSTAT_RDCOLERR(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSTAT_RDCOLERR_SHIFT)) & FTFE_FSTAT_RDCOLERR_MASK)
<> 144:ef7eb2e8f9f7 6018 #define FTFE_FSTAT_CCIF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6019 #define FTFE_FSTAT_CCIF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6020 #define FTFE_FSTAT_CCIF(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSTAT_CCIF_SHIFT)) & FTFE_FSTAT_CCIF_MASK)
<> 144:ef7eb2e8f9f7 6021
<> 144:ef7eb2e8f9f7 6022 /*! @name FCNFG - Flash Configuration Register */
<> 144:ef7eb2e8f9f7 6023 #define FTFE_FCNFG_EEERDY_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6024 #define FTFE_FCNFG_EEERDY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6025 #define FTFE_FCNFG_EEERDY(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_EEERDY_SHIFT)) & FTFE_FCNFG_EEERDY_MASK)
<> 144:ef7eb2e8f9f7 6026 #define FTFE_FCNFG_RAMRDY_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6027 #define FTFE_FCNFG_RAMRDY_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6028 #define FTFE_FCNFG_RAMRDY(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_RAMRDY_SHIFT)) & FTFE_FCNFG_RAMRDY_MASK)
<> 144:ef7eb2e8f9f7 6029 #define FTFE_FCNFG_PFLSH_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6030 #define FTFE_FCNFG_PFLSH_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6031 #define FTFE_FCNFG_PFLSH(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_PFLSH_SHIFT)) & FTFE_FCNFG_PFLSH_MASK)
<> 144:ef7eb2e8f9f7 6032 #define FTFE_FCNFG_SWAP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6033 #define FTFE_FCNFG_SWAP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6034 #define FTFE_FCNFG_SWAP(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_SWAP_SHIFT)) & FTFE_FCNFG_SWAP_MASK)
<> 144:ef7eb2e8f9f7 6035 #define FTFE_FCNFG_ERSSUSP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6036 #define FTFE_FCNFG_ERSSUSP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6037 #define FTFE_FCNFG_ERSSUSP(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_ERSSUSP_SHIFT)) & FTFE_FCNFG_ERSSUSP_MASK)
<> 144:ef7eb2e8f9f7 6038 #define FTFE_FCNFG_ERSAREQ_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6039 #define FTFE_FCNFG_ERSAREQ_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6040 #define FTFE_FCNFG_ERSAREQ(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_ERSAREQ_SHIFT)) & FTFE_FCNFG_ERSAREQ_MASK)
<> 144:ef7eb2e8f9f7 6041 #define FTFE_FCNFG_RDCOLLIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6042 #define FTFE_FCNFG_RDCOLLIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6043 #define FTFE_FCNFG_RDCOLLIE(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_RDCOLLIE_SHIFT)) & FTFE_FCNFG_RDCOLLIE_MASK)
<> 144:ef7eb2e8f9f7 6044 #define FTFE_FCNFG_CCIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6045 #define FTFE_FCNFG_CCIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6046 #define FTFE_FCNFG_CCIE(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCNFG_CCIE_SHIFT)) & FTFE_FCNFG_CCIE_MASK)
<> 144:ef7eb2e8f9f7 6047
<> 144:ef7eb2e8f9f7 6048 /*! @name FSEC - Flash Security Register */
<> 144:ef7eb2e8f9f7 6049 #define FTFE_FSEC_SEC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 6050 #define FTFE_FSEC_SEC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6051 #define FTFE_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSEC_SEC_SHIFT)) & FTFE_FSEC_SEC_MASK)
<> 144:ef7eb2e8f9f7 6052 #define FTFE_FSEC_FSLACC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 6053 #define FTFE_FSEC_FSLACC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6054 #define FTFE_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSEC_FSLACC_SHIFT)) & FTFE_FSEC_FSLACC_MASK)
<> 144:ef7eb2e8f9f7 6055 #define FTFE_FSEC_MEEN_MASK (0x30U)
<> 144:ef7eb2e8f9f7 6056 #define FTFE_FSEC_MEEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6057 #define FTFE_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSEC_MEEN_SHIFT)) & FTFE_FSEC_MEEN_MASK)
<> 144:ef7eb2e8f9f7 6058 #define FTFE_FSEC_KEYEN_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 6059 #define FTFE_FSEC_KEYEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6060 #define FTFE_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FSEC_KEYEN_SHIFT)) & FTFE_FSEC_KEYEN_MASK)
<> 144:ef7eb2e8f9f7 6061
<> 144:ef7eb2e8f9f7 6062 /*! @name FOPT - Flash Option Register */
<> 144:ef7eb2e8f9f7 6063 #define FTFE_FOPT_OPT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6064 #define FTFE_FOPT_OPT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6065 #define FTFE_FOPT_OPT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FOPT_OPT_SHIFT)) & FTFE_FOPT_OPT_MASK)
<> 144:ef7eb2e8f9f7 6066
<> 144:ef7eb2e8f9f7 6067 /*! @name FCCOB3 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6068 #define FTFE_FCCOB3_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6069 #define FTFE_FCCOB3_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6070 #define FTFE_FCCOB3_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB3_CCOBn_SHIFT)) & FTFE_FCCOB3_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6071
<> 144:ef7eb2e8f9f7 6072 /*! @name FCCOB2 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6073 #define FTFE_FCCOB2_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6074 #define FTFE_FCCOB2_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6075 #define FTFE_FCCOB2_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB2_CCOBn_SHIFT)) & FTFE_FCCOB2_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6076
<> 144:ef7eb2e8f9f7 6077 /*! @name FCCOB1 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6078 #define FTFE_FCCOB1_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6079 #define FTFE_FCCOB1_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6080 #define FTFE_FCCOB1_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB1_CCOBn_SHIFT)) & FTFE_FCCOB1_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6081
<> 144:ef7eb2e8f9f7 6082 /*! @name FCCOB0 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6083 #define FTFE_FCCOB0_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6084 #define FTFE_FCCOB0_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6085 #define FTFE_FCCOB0_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB0_CCOBn_SHIFT)) & FTFE_FCCOB0_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6086
<> 144:ef7eb2e8f9f7 6087 /*! @name FCCOB7 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6088 #define FTFE_FCCOB7_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6089 #define FTFE_FCCOB7_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6090 #define FTFE_FCCOB7_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB7_CCOBn_SHIFT)) & FTFE_FCCOB7_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6091
<> 144:ef7eb2e8f9f7 6092 /*! @name FCCOB6 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6093 #define FTFE_FCCOB6_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6094 #define FTFE_FCCOB6_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6095 #define FTFE_FCCOB6_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB6_CCOBn_SHIFT)) & FTFE_FCCOB6_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6096
<> 144:ef7eb2e8f9f7 6097 /*! @name FCCOB5 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6098 #define FTFE_FCCOB5_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6099 #define FTFE_FCCOB5_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6100 #define FTFE_FCCOB5_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB5_CCOBn_SHIFT)) & FTFE_FCCOB5_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6101
<> 144:ef7eb2e8f9f7 6102 /*! @name FCCOB4 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6103 #define FTFE_FCCOB4_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6104 #define FTFE_FCCOB4_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6105 #define FTFE_FCCOB4_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB4_CCOBn_SHIFT)) & FTFE_FCCOB4_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6106
<> 144:ef7eb2e8f9f7 6107 /*! @name FCCOBB - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6108 #define FTFE_FCCOBB_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6109 #define FTFE_FCCOBB_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6110 #define FTFE_FCCOBB_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOBB_CCOBn_SHIFT)) & FTFE_FCCOBB_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6111
<> 144:ef7eb2e8f9f7 6112 /*! @name FCCOBA - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6113 #define FTFE_FCCOBA_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6114 #define FTFE_FCCOBA_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6115 #define FTFE_FCCOBA_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOBA_CCOBn_SHIFT)) & FTFE_FCCOBA_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6116
<> 144:ef7eb2e8f9f7 6117 /*! @name FCCOB9 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6118 #define FTFE_FCCOB9_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6119 #define FTFE_FCCOB9_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6120 #define FTFE_FCCOB9_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB9_CCOBn_SHIFT)) & FTFE_FCCOB9_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6121
<> 144:ef7eb2e8f9f7 6122 /*! @name FCCOB8 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 6123 #define FTFE_FCCOB8_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6124 #define FTFE_FCCOB8_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6125 #define FTFE_FCCOB8_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FCCOB8_CCOBn_SHIFT)) & FTFE_FCCOB8_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 6126
<> 144:ef7eb2e8f9f7 6127 /*! @name FPROT3 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 6128 #define FTFE_FPROT3_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6129 #define FTFE_FPROT3_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6130 #define FTFE_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FPROT3_PROT_SHIFT)) & FTFE_FPROT3_PROT_MASK)
<> 144:ef7eb2e8f9f7 6131
<> 144:ef7eb2e8f9f7 6132 /*! @name FPROT2 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 6133 #define FTFE_FPROT2_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6134 #define FTFE_FPROT2_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6135 #define FTFE_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FPROT2_PROT_SHIFT)) & FTFE_FPROT2_PROT_MASK)
<> 144:ef7eb2e8f9f7 6136
<> 144:ef7eb2e8f9f7 6137 /*! @name FPROT1 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 6138 #define FTFE_FPROT1_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6139 #define FTFE_FPROT1_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6140 #define FTFE_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FPROT1_PROT_SHIFT)) & FTFE_FPROT1_PROT_MASK)
<> 144:ef7eb2e8f9f7 6141
<> 144:ef7eb2e8f9f7 6142 /*! @name FPROT0 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 6143 #define FTFE_FPROT0_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6144 #define FTFE_FPROT0_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6145 #define FTFE_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FPROT0_PROT_SHIFT)) & FTFE_FPROT0_PROT_MASK)
<> 144:ef7eb2e8f9f7 6146
<> 144:ef7eb2e8f9f7 6147 /*! @name FEPROT - EEPROM Protection Register */
<> 144:ef7eb2e8f9f7 6148 #define FTFE_FEPROT_EPROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6149 #define FTFE_FEPROT_EPROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6150 #define FTFE_FEPROT_EPROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FEPROT_EPROT_SHIFT)) & FTFE_FEPROT_EPROT_MASK)
<> 144:ef7eb2e8f9f7 6151
<> 144:ef7eb2e8f9f7 6152 /*! @name FDPROT - Data Flash Protection Register */
<> 144:ef7eb2e8f9f7 6153 #define FTFE_FDPROT_DPROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6154 #define FTFE_FDPROT_DPROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6155 #define FTFE_FDPROT_DPROT(x) (((uint8_t)(((uint8_t)(x)) << FTFE_FDPROT_DPROT_SHIFT)) & FTFE_FDPROT_DPROT_MASK)
<> 144:ef7eb2e8f9f7 6156
<> 144:ef7eb2e8f9f7 6157
<> 144:ef7eb2e8f9f7 6158 /*!
<> 144:ef7eb2e8f9f7 6159 * @}
<> 144:ef7eb2e8f9f7 6160 */ /* end of group FTFE_Register_Masks */
<> 144:ef7eb2e8f9f7 6161
<> 144:ef7eb2e8f9f7 6162
<> 144:ef7eb2e8f9f7 6163 /* FTFE - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6164 /** Peripheral FTFE base address */
<> 144:ef7eb2e8f9f7 6165 #define FTFE_BASE (0x40020000u)
<> 144:ef7eb2e8f9f7 6166 /** Peripheral FTFE base pointer */
<> 144:ef7eb2e8f9f7 6167 #define FTFE ((FTFE_Type *)FTFE_BASE)
<> 144:ef7eb2e8f9f7 6168 /** Array initializer of FTFE peripheral base addresses */
<> 144:ef7eb2e8f9f7 6169 #define FTFE_BASE_ADDRS { FTFE_BASE }
<> 144:ef7eb2e8f9f7 6170 /** Array initializer of FTFE peripheral base pointers */
<> 144:ef7eb2e8f9f7 6171 #define FTFE_BASE_PTRS { FTFE }
<> 144:ef7eb2e8f9f7 6172 /** Interrupt vectors for the FTFE peripheral type */
<> 144:ef7eb2e8f9f7 6173 #define FTFE_COMMAND_COMPLETE_IRQS { FTFE_IRQn }
<> 144:ef7eb2e8f9f7 6174 #define FTFE_READ_COLLISION_IRQS { Read_Collision_IRQn }
<> 144:ef7eb2e8f9f7 6175
<> 144:ef7eb2e8f9f7 6176 /*!
<> 144:ef7eb2e8f9f7 6177 * @}
<> 144:ef7eb2e8f9f7 6178 */ /* end of group FTFE_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6179
<> 144:ef7eb2e8f9f7 6180
<> 144:ef7eb2e8f9f7 6181 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6182 -- FTM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6183 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6184
<> 144:ef7eb2e8f9f7 6185 /*!
<> 144:ef7eb2e8f9f7 6186 * @addtogroup FTM_Peripheral_Access_Layer FTM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6187 * @{
<> 144:ef7eb2e8f9f7 6188 */
<> 144:ef7eb2e8f9f7 6189
<> 144:ef7eb2e8f9f7 6190 /** FTM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6191 typedef struct {
<> 144:ef7eb2e8f9f7 6192 __IO uint32_t SC; /**< Status And Control, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6193 __IO uint32_t CNT; /**< Counter, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6194 __IO uint32_t MOD; /**< Modulo, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6195 struct { /* offset: 0xC, array step: 0x8 */
<> 144:ef7eb2e8f9f7 6196 __IO uint32_t CnSC; /**< Channel (n) Status And Control, array offset: 0xC, array step: 0x8 */
<> 144:ef7eb2e8f9f7 6197 __IO uint32_t CnV; /**< Channel (n) Value, array offset: 0x10, array step: 0x8 */
<> 144:ef7eb2e8f9f7 6198 } CONTROLS[8];
<> 144:ef7eb2e8f9f7 6199 __IO uint32_t CNTIN; /**< Counter Initial Value, offset: 0x4C */
<> 144:ef7eb2e8f9f7 6200 __IO uint32_t STATUS; /**< Capture And Compare Status, offset: 0x50 */
<> 144:ef7eb2e8f9f7 6201 __IO uint32_t MODE; /**< Features Mode Selection, offset: 0x54 */
<> 144:ef7eb2e8f9f7 6202 __IO uint32_t SYNC; /**< Synchronization, offset: 0x58 */
<> 144:ef7eb2e8f9f7 6203 __IO uint32_t OUTINIT; /**< Initial State For Channels Output, offset: 0x5C */
<> 144:ef7eb2e8f9f7 6204 __IO uint32_t OUTMASK; /**< Output Mask, offset: 0x60 */
<> 144:ef7eb2e8f9f7 6205 __IO uint32_t COMBINE; /**< Function For Linked Channels, offset: 0x64 */
<> 144:ef7eb2e8f9f7 6206 __IO uint32_t DEADTIME; /**< Deadtime Insertion Control, offset: 0x68 */
<> 144:ef7eb2e8f9f7 6207 __IO uint32_t EXTTRIG; /**< FTM External Trigger, offset: 0x6C */
<> 144:ef7eb2e8f9f7 6208 __IO uint32_t POL; /**< Channels Polarity, offset: 0x70 */
<> 144:ef7eb2e8f9f7 6209 __IO uint32_t FMS; /**< Fault Mode Status, offset: 0x74 */
<> 144:ef7eb2e8f9f7 6210 __IO uint32_t FILTER; /**< Input Capture Filter Control, offset: 0x78 */
<> 144:ef7eb2e8f9f7 6211 __IO uint32_t FLTCTRL; /**< Fault Control, offset: 0x7C */
<> 144:ef7eb2e8f9f7 6212 __IO uint32_t QDCTRL; /**< Quadrature Decoder Control And Status, offset: 0x80 */
<> 144:ef7eb2e8f9f7 6213 __IO uint32_t CONF; /**< Configuration, offset: 0x84 */
<> 144:ef7eb2e8f9f7 6214 __IO uint32_t FLTPOL; /**< FTM Fault Input Polarity, offset: 0x88 */
<> 144:ef7eb2e8f9f7 6215 __IO uint32_t SYNCONF; /**< Synchronization Configuration, offset: 0x8C */
<> 144:ef7eb2e8f9f7 6216 __IO uint32_t INVCTRL; /**< FTM Inverting Control, offset: 0x90 */
<> 144:ef7eb2e8f9f7 6217 __IO uint32_t SWOCTRL; /**< FTM Software Output Control, offset: 0x94 */
<> 144:ef7eb2e8f9f7 6218 __IO uint32_t PWMLOAD; /**< FTM PWM Load, offset: 0x98 */
<> 144:ef7eb2e8f9f7 6219 } FTM_Type;
<> 144:ef7eb2e8f9f7 6220
<> 144:ef7eb2e8f9f7 6221 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6222 -- FTM Register Masks
<> 144:ef7eb2e8f9f7 6223 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6224
<> 144:ef7eb2e8f9f7 6225 /*!
<> 144:ef7eb2e8f9f7 6226 * @addtogroup FTM_Register_Masks FTM Register Masks
<> 144:ef7eb2e8f9f7 6227 * @{
<> 144:ef7eb2e8f9f7 6228 */
<> 144:ef7eb2e8f9f7 6229
<> 144:ef7eb2e8f9f7 6230 /*! @name SC - Status And Control */
<> 144:ef7eb2e8f9f7 6231 #define FTM_SC_PS_MASK (0x7U)
<> 144:ef7eb2e8f9f7 6232 #define FTM_SC_PS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6233 #define FTM_SC_PS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_PS_SHIFT)) & FTM_SC_PS_MASK)
<> 144:ef7eb2e8f9f7 6234 #define FTM_SC_CLKS_MASK (0x18U)
<> 144:ef7eb2e8f9f7 6235 #define FTM_SC_CLKS_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6236 #define FTM_SC_CLKS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_CLKS_SHIFT)) & FTM_SC_CLKS_MASK)
<> 144:ef7eb2e8f9f7 6237 #define FTM_SC_CPWMS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6238 #define FTM_SC_CPWMS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6239 #define FTM_SC_CPWMS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_CPWMS_SHIFT)) & FTM_SC_CPWMS_MASK)
<> 144:ef7eb2e8f9f7 6240 #define FTM_SC_TOIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6241 #define FTM_SC_TOIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6242 #define FTM_SC_TOIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_TOIE_SHIFT)) & FTM_SC_TOIE_MASK)
<> 144:ef7eb2e8f9f7 6243 #define FTM_SC_TOF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6244 #define FTM_SC_TOF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6245 #define FTM_SC_TOF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_TOF_SHIFT)) & FTM_SC_TOF_MASK)
<> 144:ef7eb2e8f9f7 6246
<> 144:ef7eb2e8f9f7 6247 /*! @name CNT - Counter */
<> 144:ef7eb2e8f9f7 6248 #define FTM_CNT_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 6249 #define FTM_CNT_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6250 #define FTM_CNT_COUNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CNT_COUNT_SHIFT)) & FTM_CNT_COUNT_MASK)
<> 144:ef7eb2e8f9f7 6251
<> 144:ef7eb2e8f9f7 6252 /*! @name MOD - Modulo */
<> 144:ef7eb2e8f9f7 6253 #define FTM_MOD_MOD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 6254 #define FTM_MOD_MOD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6255 #define FTM_MOD_MOD(x) (((uint32_t)(((uint32_t)(x)) << FTM_MOD_MOD_SHIFT)) & FTM_MOD_MOD_MASK)
<> 144:ef7eb2e8f9f7 6256
<> 144:ef7eb2e8f9f7 6257 /*! @name CnSC - Channel (n) Status And Control */
<> 144:ef7eb2e8f9f7 6258 #define FTM_CnSC_DMA_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6259 #define FTM_CnSC_DMA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6260 #define FTM_CnSC_DMA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_DMA_SHIFT)) & FTM_CnSC_DMA_MASK)
<> 144:ef7eb2e8f9f7 6261 #define FTM_CnSC_ELSA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6262 #define FTM_CnSC_ELSA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6263 #define FTM_CnSC_ELSA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_ELSA_SHIFT)) & FTM_CnSC_ELSA_MASK)
<> 144:ef7eb2e8f9f7 6264 #define FTM_CnSC_ELSB_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6265 #define FTM_CnSC_ELSB_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6266 #define FTM_CnSC_ELSB(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_ELSB_SHIFT)) & FTM_CnSC_ELSB_MASK)
<> 144:ef7eb2e8f9f7 6267 #define FTM_CnSC_MSA_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6268 #define FTM_CnSC_MSA_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6269 #define FTM_CnSC_MSA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_MSA_SHIFT)) & FTM_CnSC_MSA_MASK)
<> 144:ef7eb2e8f9f7 6270 #define FTM_CnSC_MSB_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6271 #define FTM_CnSC_MSB_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6272 #define FTM_CnSC_MSB(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_MSB_SHIFT)) & FTM_CnSC_MSB_MASK)
<> 144:ef7eb2e8f9f7 6273 #define FTM_CnSC_CHIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6274 #define FTM_CnSC_CHIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6275 #define FTM_CnSC_CHIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_CHIE_SHIFT)) & FTM_CnSC_CHIE_MASK)
<> 144:ef7eb2e8f9f7 6276 #define FTM_CnSC_CHF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6277 #define FTM_CnSC_CHF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6278 #define FTM_CnSC_CHF(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_CHF_SHIFT)) & FTM_CnSC_CHF_MASK)
<> 144:ef7eb2e8f9f7 6279
<> 144:ef7eb2e8f9f7 6280 /* The count of FTM_CnSC */
<> 144:ef7eb2e8f9f7 6281 #define FTM_CnSC_COUNT (8U)
<> 144:ef7eb2e8f9f7 6282
<> 144:ef7eb2e8f9f7 6283 /*! @name CnV - Channel (n) Value */
<> 144:ef7eb2e8f9f7 6284 #define FTM_CnV_VAL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 6285 #define FTM_CnV_VAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6286 #define FTM_CnV_VAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnV_VAL_SHIFT)) & FTM_CnV_VAL_MASK)
<> 144:ef7eb2e8f9f7 6287
<> 144:ef7eb2e8f9f7 6288 /* The count of FTM_CnV */
<> 144:ef7eb2e8f9f7 6289 #define FTM_CnV_COUNT (8U)
<> 144:ef7eb2e8f9f7 6290
<> 144:ef7eb2e8f9f7 6291 /*! @name CNTIN - Counter Initial Value */
<> 144:ef7eb2e8f9f7 6292 #define FTM_CNTIN_INIT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 6293 #define FTM_CNTIN_INIT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6294 #define FTM_CNTIN_INIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CNTIN_INIT_SHIFT)) & FTM_CNTIN_INIT_MASK)
<> 144:ef7eb2e8f9f7 6295
<> 144:ef7eb2e8f9f7 6296 /*! @name STATUS - Capture And Compare Status */
<> 144:ef7eb2e8f9f7 6297 #define FTM_STATUS_CH0F_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6298 #define FTM_STATUS_CH0F_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6299 #define FTM_STATUS_CH0F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH0F_SHIFT)) & FTM_STATUS_CH0F_MASK)
<> 144:ef7eb2e8f9f7 6300 #define FTM_STATUS_CH1F_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6301 #define FTM_STATUS_CH1F_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6302 #define FTM_STATUS_CH1F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH1F_SHIFT)) & FTM_STATUS_CH1F_MASK)
<> 144:ef7eb2e8f9f7 6303 #define FTM_STATUS_CH2F_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6304 #define FTM_STATUS_CH2F_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6305 #define FTM_STATUS_CH2F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH2F_SHIFT)) & FTM_STATUS_CH2F_MASK)
<> 144:ef7eb2e8f9f7 6306 #define FTM_STATUS_CH3F_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6307 #define FTM_STATUS_CH3F_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6308 #define FTM_STATUS_CH3F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH3F_SHIFT)) & FTM_STATUS_CH3F_MASK)
<> 144:ef7eb2e8f9f7 6309 #define FTM_STATUS_CH4F_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6310 #define FTM_STATUS_CH4F_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6311 #define FTM_STATUS_CH4F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH4F_SHIFT)) & FTM_STATUS_CH4F_MASK)
<> 144:ef7eb2e8f9f7 6312 #define FTM_STATUS_CH5F_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6313 #define FTM_STATUS_CH5F_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6314 #define FTM_STATUS_CH5F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH5F_SHIFT)) & FTM_STATUS_CH5F_MASK)
<> 144:ef7eb2e8f9f7 6315 #define FTM_STATUS_CH6F_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6316 #define FTM_STATUS_CH6F_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6317 #define FTM_STATUS_CH6F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH6F_SHIFT)) & FTM_STATUS_CH6F_MASK)
<> 144:ef7eb2e8f9f7 6318 #define FTM_STATUS_CH7F_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6319 #define FTM_STATUS_CH7F_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6320 #define FTM_STATUS_CH7F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH7F_SHIFT)) & FTM_STATUS_CH7F_MASK)
<> 144:ef7eb2e8f9f7 6321
<> 144:ef7eb2e8f9f7 6322 /*! @name MODE - Features Mode Selection */
<> 144:ef7eb2e8f9f7 6323 #define FTM_MODE_FTMEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6324 #define FTM_MODE_FTMEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6325 #define FTM_MODE_FTMEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FTMEN_SHIFT)) & FTM_MODE_FTMEN_MASK)
<> 144:ef7eb2e8f9f7 6326 #define FTM_MODE_INIT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6327 #define FTM_MODE_INIT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6328 #define FTM_MODE_INIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_INIT_SHIFT)) & FTM_MODE_INIT_MASK)
<> 144:ef7eb2e8f9f7 6329 #define FTM_MODE_WPDIS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6330 #define FTM_MODE_WPDIS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6331 #define FTM_MODE_WPDIS(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_WPDIS_SHIFT)) & FTM_MODE_WPDIS_MASK)
<> 144:ef7eb2e8f9f7 6332 #define FTM_MODE_PWMSYNC_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6333 #define FTM_MODE_PWMSYNC_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6334 #define FTM_MODE_PWMSYNC(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_PWMSYNC_SHIFT)) & FTM_MODE_PWMSYNC_MASK)
<> 144:ef7eb2e8f9f7 6335 #define FTM_MODE_CAPTEST_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6336 #define FTM_MODE_CAPTEST_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6337 #define FTM_MODE_CAPTEST(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_CAPTEST_SHIFT)) & FTM_MODE_CAPTEST_MASK)
<> 144:ef7eb2e8f9f7 6338 #define FTM_MODE_FAULTM_MASK (0x60U)
<> 144:ef7eb2e8f9f7 6339 #define FTM_MODE_FAULTM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6340 #define FTM_MODE_FAULTM(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FAULTM_SHIFT)) & FTM_MODE_FAULTM_MASK)
<> 144:ef7eb2e8f9f7 6341 #define FTM_MODE_FAULTIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6342 #define FTM_MODE_FAULTIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6343 #define FTM_MODE_FAULTIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FAULTIE_SHIFT)) & FTM_MODE_FAULTIE_MASK)
<> 144:ef7eb2e8f9f7 6344
<> 144:ef7eb2e8f9f7 6345 /*! @name SYNC - Synchronization */
<> 144:ef7eb2e8f9f7 6346 #define FTM_SYNC_CNTMIN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6347 #define FTM_SYNC_CNTMIN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6348 #define FTM_SYNC_CNTMIN(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_CNTMIN_SHIFT)) & FTM_SYNC_CNTMIN_MASK)
<> 144:ef7eb2e8f9f7 6349 #define FTM_SYNC_CNTMAX_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6350 #define FTM_SYNC_CNTMAX_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6351 #define FTM_SYNC_CNTMAX(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_CNTMAX_SHIFT)) & FTM_SYNC_CNTMAX_MASK)
<> 144:ef7eb2e8f9f7 6352 #define FTM_SYNC_REINIT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6353 #define FTM_SYNC_REINIT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6354 #define FTM_SYNC_REINIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_REINIT_SHIFT)) & FTM_SYNC_REINIT_MASK)
<> 144:ef7eb2e8f9f7 6355 #define FTM_SYNC_SYNCHOM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6356 #define FTM_SYNC_SYNCHOM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6357 #define FTM_SYNC_SYNCHOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_SYNCHOM_SHIFT)) & FTM_SYNC_SYNCHOM_MASK)
<> 144:ef7eb2e8f9f7 6358 #define FTM_SYNC_TRIG0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6359 #define FTM_SYNC_TRIG0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6360 #define FTM_SYNC_TRIG0(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG0_SHIFT)) & FTM_SYNC_TRIG0_MASK)
<> 144:ef7eb2e8f9f7 6361 #define FTM_SYNC_TRIG1_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6362 #define FTM_SYNC_TRIG1_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6363 #define FTM_SYNC_TRIG1(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG1_SHIFT)) & FTM_SYNC_TRIG1_MASK)
<> 144:ef7eb2e8f9f7 6364 #define FTM_SYNC_TRIG2_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6365 #define FTM_SYNC_TRIG2_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6366 #define FTM_SYNC_TRIG2(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG2_SHIFT)) & FTM_SYNC_TRIG2_MASK)
<> 144:ef7eb2e8f9f7 6367 #define FTM_SYNC_SWSYNC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6368 #define FTM_SYNC_SWSYNC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6369 #define FTM_SYNC_SWSYNC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_SWSYNC_SHIFT)) & FTM_SYNC_SWSYNC_MASK)
<> 144:ef7eb2e8f9f7 6370
<> 144:ef7eb2e8f9f7 6371 /*! @name OUTINIT - Initial State For Channels Output */
<> 144:ef7eb2e8f9f7 6372 #define FTM_OUTINIT_CH0OI_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6373 #define FTM_OUTINIT_CH0OI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6374 #define FTM_OUTINIT_CH0OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH0OI_SHIFT)) & FTM_OUTINIT_CH0OI_MASK)
<> 144:ef7eb2e8f9f7 6375 #define FTM_OUTINIT_CH1OI_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6376 #define FTM_OUTINIT_CH1OI_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6377 #define FTM_OUTINIT_CH1OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH1OI_SHIFT)) & FTM_OUTINIT_CH1OI_MASK)
<> 144:ef7eb2e8f9f7 6378 #define FTM_OUTINIT_CH2OI_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6379 #define FTM_OUTINIT_CH2OI_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6380 #define FTM_OUTINIT_CH2OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH2OI_SHIFT)) & FTM_OUTINIT_CH2OI_MASK)
<> 144:ef7eb2e8f9f7 6381 #define FTM_OUTINIT_CH3OI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6382 #define FTM_OUTINIT_CH3OI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6383 #define FTM_OUTINIT_CH3OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH3OI_SHIFT)) & FTM_OUTINIT_CH3OI_MASK)
<> 144:ef7eb2e8f9f7 6384 #define FTM_OUTINIT_CH4OI_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6385 #define FTM_OUTINIT_CH4OI_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6386 #define FTM_OUTINIT_CH4OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH4OI_SHIFT)) & FTM_OUTINIT_CH4OI_MASK)
<> 144:ef7eb2e8f9f7 6387 #define FTM_OUTINIT_CH5OI_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6388 #define FTM_OUTINIT_CH5OI_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6389 #define FTM_OUTINIT_CH5OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH5OI_SHIFT)) & FTM_OUTINIT_CH5OI_MASK)
<> 144:ef7eb2e8f9f7 6390 #define FTM_OUTINIT_CH6OI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6391 #define FTM_OUTINIT_CH6OI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6392 #define FTM_OUTINIT_CH6OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH6OI_SHIFT)) & FTM_OUTINIT_CH6OI_MASK)
<> 144:ef7eb2e8f9f7 6393 #define FTM_OUTINIT_CH7OI_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6394 #define FTM_OUTINIT_CH7OI_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6395 #define FTM_OUTINIT_CH7OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH7OI_SHIFT)) & FTM_OUTINIT_CH7OI_MASK)
<> 144:ef7eb2e8f9f7 6396
<> 144:ef7eb2e8f9f7 6397 /*! @name OUTMASK - Output Mask */
<> 144:ef7eb2e8f9f7 6398 #define FTM_OUTMASK_CH0OM_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6399 #define FTM_OUTMASK_CH0OM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6400 #define FTM_OUTMASK_CH0OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH0OM_SHIFT)) & FTM_OUTMASK_CH0OM_MASK)
<> 144:ef7eb2e8f9f7 6401 #define FTM_OUTMASK_CH1OM_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6402 #define FTM_OUTMASK_CH1OM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6403 #define FTM_OUTMASK_CH1OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH1OM_SHIFT)) & FTM_OUTMASK_CH1OM_MASK)
<> 144:ef7eb2e8f9f7 6404 #define FTM_OUTMASK_CH2OM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6405 #define FTM_OUTMASK_CH2OM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6406 #define FTM_OUTMASK_CH2OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH2OM_SHIFT)) & FTM_OUTMASK_CH2OM_MASK)
<> 144:ef7eb2e8f9f7 6407 #define FTM_OUTMASK_CH3OM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6408 #define FTM_OUTMASK_CH3OM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6409 #define FTM_OUTMASK_CH3OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH3OM_SHIFT)) & FTM_OUTMASK_CH3OM_MASK)
<> 144:ef7eb2e8f9f7 6410 #define FTM_OUTMASK_CH4OM_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6411 #define FTM_OUTMASK_CH4OM_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6412 #define FTM_OUTMASK_CH4OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH4OM_SHIFT)) & FTM_OUTMASK_CH4OM_MASK)
<> 144:ef7eb2e8f9f7 6413 #define FTM_OUTMASK_CH5OM_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6414 #define FTM_OUTMASK_CH5OM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6415 #define FTM_OUTMASK_CH5OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH5OM_SHIFT)) & FTM_OUTMASK_CH5OM_MASK)
<> 144:ef7eb2e8f9f7 6416 #define FTM_OUTMASK_CH6OM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6417 #define FTM_OUTMASK_CH6OM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6418 #define FTM_OUTMASK_CH6OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH6OM_SHIFT)) & FTM_OUTMASK_CH6OM_MASK)
<> 144:ef7eb2e8f9f7 6419 #define FTM_OUTMASK_CH7OM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6420 #define FTM_OUTMASK_CH7OM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6421 #define FTM_OUTMASK_CH7OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH7OM_SHIFT)) & FTM_OUTMASK_CH7OM_MASK)
<> 144:ef7eb2e8f9f7 6422
<> 144:ef7eb2e8f9f7 6423 /*! @name COMBINE - Function For Linked Channels */
<> 144:ef7eb2e8f9f7 6424 #define FTM_COMBINE_COMBINE0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6425 #define FTM_COMBINE_COMBINE0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6426 #define FTM_COMBINE_COMBINE0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE0_SHIFT)) & FTM_COMBINE_COMBINE0_MASK)
<> 144:ef7eb2e8f9f7 6427 #define FTM_COMBINE_COMP0_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6428 #define FTM_COMBINE_COMP0_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6429 #define FTM_COMBINE_COMP0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP0_SHIFT)) & FTM_COMBINE_COMP0_MASK)
<> 144:ef7eb2e8f9f7 6430 #define FTM_COMBINE_DECAPEN0_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6431 #define FTM_COMBINE_DECAPEN0_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6432 #define FTM_COMBINE_DECAPEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN0_SHIFT)) & FTM_COMBINE_DECAPEN0_MASK)
<> 144:ef7eb2e8f9f7 6433 #define FTM_COMBINE_DECAP0_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6434 #define FTM_COMBINE_DECAP0_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6435 #define FTM_COMBINE_DECAP0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP0_SHIFT)) & FTM_COMBINE_DECAP0_MASK)
<> 144:ef7eb2e8f9f7 6436 #define FTM_COMBINE_DTEN0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6437 #define FTM_COMBINE_DTEN0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6438 #define FTM_COMBINE_DTEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN0_SHIFT)) & FTM_COMBINE_DTEN0_MASK)
<> 144:ef7eb2e8f9f7 6439 #define FTM_COMBINE_SYNCEN0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6440 #define FTM_COMBINE_SYNCEN0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6441 #define FTM_COMBINE_SYNCEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN0_SHIFT)) & FTM_COMBINE_SYNCEN0_MASK)
<> 144:ef7eb2e8f9f7 6442 #define FTM_COMBINE_FAULTEN0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6443 #define FTM_COMBINE_FAULTEN0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6444 #define FTM_COMBINE_FAULTEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN0_SHIFT)) & FTM_COMBINE_FAULTEN0_MASK)
<> 144:ef7eb2e8f9f7 6445 #define FTM_COMBINE_COMBINE1_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6446 #define FTM_COMBINE_COMBINE1_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6447 #define FTM_COMBINE_COMBINE1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE1_SHIFT)) & FTM_COMBINE_COMBINE1_MASK)
<> 144:ef7eb2e8f9f7 6448 #define FTM_COMBINE_COMP1_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6449 #define FTM_COMBINE_COMP1_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6450 #define FTM_COMBINE_COMP1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP1_SHIFT)) & FTM_COMBINE_COMP1_MASK)
<> 144:ef7eb2e8f9f7 6451 #define FTM_COMBINE_DECAPEN1_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6452 #define FTM_COMBINE_DECAPEN1_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6453 #define FTM_COMBINE_DECAPEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN1_SHIFT)) & FTM_COMBINE_DECAPEN1_MASK)
<> 144:ef7eb2e8f9f7 6454 #define FTM_COMBINE_DECAP1_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6455 #define FTM_COMBINE_DECAP1_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6456 #define FTM_COMBINE_DECAP1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP1_SHIFT)) & FTM_COMBINE_DECAP1_MASK)
<> 144:ef7eb2e8f9f7 6457 #define FTM_COMBINE_DTEN1_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6458 #define FTM_COMBINE_DTEN1_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6459 #define FTM_COMBINE_DTEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN1_SHIFT)) & FTM_COMBINE_DTEN1_MASK)
<> 144:ef7eb2e8f9f7 6460 #define FTM_COMBINE_SYNCEN1_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 6461 #define FTM_COMBINE_SYNCEN1_SHIFT (13U)
<> 144:ef7eb2e8f9f7 6462 #define FTM_COMBINE_SYNCEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN1_SHIFT)) & FTM_COMBINE_SYNCEN1_MASK)
<> 144:ef7eb2e8f9f7 6463 #define FTM_COMBINE_FAULTEN1_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 6464 #define FTM_COMBINE_FAULTEN1_SHIFT (14U)
<> 144:ef7eb2e8f9f7 6465 #define FTM_COMBINE_FAULTEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN1_SHIFT)) & FTM_COMBINE_FAULTEN1_MASK)
<> 144:ef7eb2e8f9f7 6466 #define FTM_COMBINE_COMBINE2_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 6467 #define FTM_COMBINE_COMBINE2_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6468 #define FTM_COMBINE_COMBINE2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE2_SHIFT)) & FTM_COMBINE_COMBINE2_MASK)
<> 144:ef7eb2e8f9f7 6469 #define FTM_COMBINE_COMP2_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 6470 #define FTM_COMBINE_COMP2_SHIFT (17U)
<> 144:ef7eb2e8f9f7 6471 #define FTM_COMBINE_COMP2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP2_SHIFT)) & FTM_COMBINE_COMP2_MASK)
<> 144:ef7eb2e8f9f7 6472 #define FTM_COMBINE_DECAPEN2_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6473 #define FTM_COMBINE_DECAPEN2_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6474 #define FTM_COMBINE_DECAPEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN2_SHIFT)) & FTM_COMBINE_DECAPEN2_MASK)
<> 144:ef7eb2e8f9f7 6475 #define FTM_COMBINE_DECAP2_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 6476 #define FTM_COMBINE_DECAP2_SHIFT (19U)
<> 144:ef7eb2e8f9f7 6477 #define FTM_COMBINE_DECAP2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP2_SHIFT)) & FTM_COMBINE_DECAP2_MASK)
<> 144:ef7eb2e8f9f7 6478 #define FTM_COMBINE_DTEN2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 6479 #define FTM_COMBINE_DTEN2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6480 #define FTM_COMBINE_DTEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN2_SHIFT)) & FTM_COMBINE_DTEN2_MASK)
<> 144:ef7eb2e8f9f7 6481 #define FTM_COMBINE_SYNCEN2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 6482 #define FTM_COMBINE_SYNCEN2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 6483 #define FTM_COMBINE_SYNCEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN2_SHIFT)) & FTM_COMBINE_SYNCEN2_MASK)
<> 144:ef7eb2e8f9f7 6484 #define FTM_COMBINE_FAULTEN2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 6485 #define FTM_COMBINE_FAULTEN2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 6486 #define FTM_COMBINE_FAULTEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN2_SHIFT)) & FTM_COMBINE_FAULTEN2_MASK)
<> 144:ef7eb2e8f9f7 6487 #define FTM_COMBINE_COMBINE3_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 6488 #define FTM_COMBINE_COMBINE3_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6489 #define FTM_COMBINE_COMBINE3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE3_SHIFT)) & FTM_COMBINE_COMBINE3_MASK)
<> 144:ef7eb2e8f9f7 6490 #define FTM_COMBINE_COMP3_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 6491 #define FTM_COMBINE_COMP3_SHIFT (25U)
<> 144:ef7eb2e8f9f7 6492 #define FTM_COMBINE_COMP3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP3_SHIFT)) & FTM_COMBINE_COMP3_MASK)
<> 144:ef7eb2e8f9f7 6493 #define FTM_COMBINE_DECAPEN3_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 6494 #define FTM_COMBINE_DECAPEN3_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6495 #define FTM_COMBINE_DECAPEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN3_SHIFT)) & FTM_COMBINE_DECAPEN3_MASK)
<> 144:ef7eb2e8f9f7 6496 #define FTM_COMBINE_DECAP3_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 6497 #define FTM_COMBINE_DECAP3_SHIFT (27U)
<> 144:ef7eb2e8f9f7 6498 #define FTM_COMBINE_DECAP3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP3_SHIFT)) & FTM_COMBINE_DECAP3_MASK)
<> 144:ef7eb2e8f9f7 6499 #define FTM_COMBINE_DTEN3_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 6500 #define FTM_COMBINE_DTEN3_SHIFT (28U)
<> 144:ef7eb2e8f9f7 6501 #define FTM_COMBINE_DTEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN3_SHIFT)) & FTM_COMBINE_DTEN3_MASK)
<> 144:ef7eb2e8f9f7 6502 #define FTM_COMBINE_SYNCEN3_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 6503 #define FTM_COMBINE_SYNCEN3_SHIFT (29U)
<> 144:ef7eb2e8f9f7 6504 #define FTM_COMBINE_SYNCEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN3_SHIFT)) & FTM_COMBINE_SYNCEN3_MASK)
<> 144:ef7eb2e8f9f7 6505 #define FTM_COMBINE_FAULTEN3_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 6506 #define FTM_COMBINE_FAULTEN3_SHIFT (30U)
<> 144:ef7eb2e8f9f7 6507 #define FTM_COMBINE_FAULTEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN3_SHIFT)) & FTM_COMBINE_FAULTEN3_MASK)
<> 144:ef7eb2e8f9f7 6508
<> 144:ef7eb2e8f9f7 6509 /*! @name DEADTIME - Deadtime Insertion Control */
<> 144:ef7eb2e8f9f7 6510 #define FTM_DEADTIME_DTVAL_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 6511 #define FTM_DEADTIME_DTVAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6512 #define FTM_DEADTIME_DTVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_DEADTIME_DTVAL_SHIFT)) & FTM_DEADTIME_DTVAL_MASK)
<> 144:ef7eb2e8f9f7 6513 #define FTM_DEADTIME_DTPS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 6514 #define FTM_DEADTIME_DTPS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6515 #define FTM_DEADTIME_DTPS(x) (((uint32_t)(((uint32_t)(x)) << FTM_DEADTIME_DTPS_SHIFT)) & FTM_DEADTIME_DTPS_MASK)
<> 144:ef7eb2e8f9f7 6516
<> 144:ef7eb2e8f9f7 6517 /*! @name EXTTRIG - FTM External Trigger */
<> 144:ef7eb2e8f9f7 6518 #define FTM_EXTTRIG_CH2TRIG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6519 #define FTM_EXTTRIG_CH2TRIG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6520 #define FTM_EXTTRIG_CH2TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH2TRIG_SHIFT)) & FTM_EXTTRIG_CH2TRIG_MASK)
<> 144:ef7eb2e8f9f7 6521 #define FTM_EXTTRIG_CH3TRIG_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6522 #define FTM_EXTTRIG_CH3TRIG_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6523 #define FTM_EXTTRIG_CH3TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH3TRIG_SHIFT)) & FTM_EXTTRIG_CH3TRIG_MASK)
<> 144:ef7eb2e8f9f7 6524 #define FTM_EXTTRIG_CH4TRIG_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6525 #define FTM_EXTTRIG_CH4TRIG_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6526 #define FTM_EXTTRIG_CH4TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH4TRIG_SHIFT)) & FTM_EXTTRIG_CH4TRIG_MASK)
<> 144:ef7eb2e8f9f7 6527 #define FTM_EXTTRIG_CH5TRIG_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6528 #define FTM_EXTTRIG_CH5TRIG_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6529 #define FTM_EXTTRIG_CH5TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH5TRIG_SHIFT)) & FTM_EXTTRIG_CH5TRIG_MASK)
<> 144:ef7eb2e8f9f7 6530 #define FTM_EXTTRIG_CH0TRIG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6531 #define FTM_EXTTRIG_CH0TRIG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6532 #define FTM_EXTTRIG_CH0TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH0TRIG_SHIFT)) & FTM_EXTTRIG_CH0TRIG_MASK)
<> 144:ef7eb2e8f9f7 6533 #define FTM_EXTTRIG_CH1TRIG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6534 #define FTM_EXTTRIG_CH1TRIG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6535 #define FTM_EXTTRIG_CH1TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH1TRIG_SHIFT)) & FTM_EXTTRIG_CH1TRIG_MASK)
<> 144:ef7eb2e8f9f7 6536 #define FTM_EXTTRIG_INITTRIGEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6537 #define FTM_EXTTRIG_INITTRIGEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6538 #define FTM_EXTTRIG_INITTRIGEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_INITTRIGEN_SHIFT)) & FTM_EXTTRIG_INITTRIGEN_MASK)
<> 144:ef7eb2e8f9f7 6539 #define FTM_EXTTRIG_TRIGF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6540 #define FTM_EXTTRIG_TRIGF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6541 #define FTM_EXTTRIG_TRIGF(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_TRIGF_SHIFT)) & FTM_EXTTRIG_TRIGF_MASK)
<> 144:ef7eb2e8f9f7 6542
<> 144:ef7eb2e8f9f7 6543 /*! @name POL - Channels Polarity */
<> 144:ef7eb2e8f9f7 6544 #define FTM_POL_POL0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6545 #define FTM_POL_POL0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6546 #define FTM_POL_POL0(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL0_SHIFT)) & FTM_POL_POL0_MASK)
<> 144:ef7eb2e8f9f7 6547 #define FTM_POL_POL1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6548 #define FTM_POL_POL1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6549 #define FTM_POL_POL1(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL1_SHIFT)) & FTM_POL_POL1_MASK)
<> 144:ef7eb2e8f9f7 6550 #define FTM_POL_POL2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6551 #define FTM_POL_POL2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6552 #define FTM_POL_POL2(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL2_SHIFT)) & FTM_POL_POL2_MASK)
<> 144:ef7eb2e8f9f7 6553 #define FTM_POL_POL3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6554 #define FTM_POL_POL3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6555 #define FTM_POL_POL3(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL3_SHIFT)) & FTM_POL_POL3_MASK)
<> 144:ef7eb2e8f9f7 6556 #define FTM_POL_POL4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6557 #define FTM_POL_POL4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6558 #define FTM_POL_POL4(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL4_SHIFT)) & FTM_POL_POL4_MASK)
<> 144:ef7eb2e8f9f7 6559 #define FTM_POL_POL5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6560 #define FTM_POL_POL5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6561 #define FTM_POL_POL5(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL5_SHIFT)) & FTM_POL_POL5_MASK)
<> 144:ef7eb2e8f9f7 6562 #define FTM_POL_POL6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6563 #define FTM_POL_POL6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6564 #define FTM_POL_POL6(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL6_SHIFT)) & FTM_POL_POL6_MASK)
<> 144:ef7eb2e8f9f7 6565 #define FTM_POL_POL7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6566 #define FTM_POL_POL7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6567 #define FTM_POL_POL7(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL7_SHIFT)) & FTM_POL_POL7_MASK)
<> 144:ef7eb2e8f9f7 6568
<> 144:ef7eb2e8f9f7 6569 /*! @name FMS - Fault Mode Status */
<> 144:ef7eb2e8f9f7 6570 #define FTM_FMS_FAULTF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6571 #define FTM_FMS_FAULTF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6572 #define FTM_FMS_FAULTF0(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF0_SHIFT)) & FTM_FMS_FAULTF0_MASK)
<> 144:ef7eb2e8f9f7 6573 #define FTM_FMS_FAULTF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6574 #define FTM_FMS_FAULTF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6575 #define FTM_FMS_FAULTF1(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF1_SHIFT)) & FTM_FMS_FAULTF1_MASK)
<> 144:ef7eb2e8f9f7 6576 #define FTM_FMS_FAULTF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6577 #define FTM_FMS_FAULTF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6578 #define FTM_FMS_FAULTF2(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF2_SHIFT)) & FTM_FMS_FAULTF2_MASK)
<> 144:ef7eb2e8f9f7 6579 #define FTM_FMS_FAULTF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6580 #define FTM_FMS_FAULTF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6581 #define FTM_FMS_FAULTF3(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF3_SHIFT)) & FTM_FMS_FAULTF3_MASK)
<> 144:ef7eb2e8f9f7 6582 #define FTM_FMS_FAULTIN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6583 #define FTM_FMS_FAULTIN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6584 #define FTM_FMS_FAULTIN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTIN_SHIFT)) & FTM_FMS_FAULTIN_MASK)
<> 144:ef7eb2e8f9f7 6585 #define FTM_FMS_WPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6586 #define FTM_FMS_WPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6587 #define FTM_FMS_WPEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_WPEN_SHIFT)) & FTM_FMS_WPEN_MASK)
<> 144:ef7eb2e8f9f7 6588 #define FTM_FMS_FAULTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6589 #define FTM_FMS_FAULTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6590 #define FTM_FMS_FAULTF(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF_SHIFT)) & FTM_FMS_FAULTF_MASK)
<> 144:ef7eb2e8f9f7 6591
<> 144:ef7eb2e8f9f7 6592 /*! @name FILTER - Input Capture Filter Control */
<> 144:ef7eb2e8f9f7 6593 #define FTM_FILTER_CH0FVAL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 6594 #define FTM_FILTER_CH0FVAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6595 #define FTM_FILTER_CH0FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH0FVAL_SHIFT)) & FTM_FILTER_CH0FVAL_MASK)
<> 144:ef7eb2e8f9f7 6596 #define FTM_FILTER_CH1FVAL_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 6597 #define FTM_FILTER_CH1FVAL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6598 #define FTM_FILTER_CH1FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH1FVAL_SHIFT)) & FTM_FILTER_CH1FVAL_MASK)
<> 144:ef7eb2e8f9f7 6599 #define FTM_FILTER_CH2FVAL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 6600 #define FTM_FILTER_CH2FVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6601 #define FTM_FILTER_CH2FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH2FVAL_SHIFT)) & FTM_FILTER_CH2FVAL_MASK)
<> 144:ef7eb2e8f9f7 6602 #define FTM_FILTER_CH3FVAL_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 6603 #define FTM_FILTER_CH3FVAL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6604 #define FTM_FILTER_CH3FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH3FVAL_SHIFT)) & FTM_FILTER_CH3FVAL_MASK)
<> 144:ef7eb2e8f9f7 6605
<> 144:ef7eb2e8f9f7 6606 /*! @name FLTCTRL - Fault Control */
<> 144:ef7eb2e8f9f7 6607 #define FTM_FLTCTRL_FAULT0EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6608 #define FTM_FLTCTRL_FAULT0EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6609 #define FTM_FLTCTRL_FAULT0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT0EN_SHIFT)) & FTM_FLTCTRL_FAULT0EN_MASK)
<> 144:ef7eb2e8f9f7 6610 #define FTM_FLTCTRL_FAULT1EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6611 #define FTM_FLTCTRL_FAULT1EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6612 #define FTM_FLTCTRL_FAULT1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT1EN_SHIFT)) & FTM_FLTCTRL_FAULT1EN_MASK)
<> 144:ef7eb2e8f9f7 6613 #define FTM_FLTCTRL_FAULT2EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6614 #define FTM_FLTCTRL_FAULT2EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6615 #define FTM_FLTCTRL_FAULT2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT2EN_SHIFT)) & FTM_FLTCTRL_FAULT2EN_MASK)
<> 144:ef7eb2e8f9f7 6616 #define FTM_FLTCTRL_FAULT3EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6617 #define FTM_FLTCTRL_FAULT3EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6618 #define FTM_FLTCTRL_FAULT3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT3EN_SHIFT)) & FTM_FLTCTRL_FAULT3EN_MASK)
<> 144:ef7eb2e8f9f7 6619 #define FTM_FLTCTRL_FFLTR0EN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6620 #define FTM_FLTCTRL_FFLTR0EN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6621 #define FTM_FLTCTRL_FFLTR0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR0EN_SHIFT)) & FTM_FLTCTRL_FFLTR0EN_MASK)
<> 144:ef7eb2e8f9f7 6622 #define FTM_FLTCTRL_FFLTR1EN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6623 #define FTM_FLTCTRL_FFLTR1EN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6624 #define FTM_FLTCTRL_FFLTR1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR1EN_SHIFT)) & FTM_FLTCTRL_FFLTR1EN_MASK)
<> 144:ef7eb2e8f9f7 6625 #define FTM_FLTCTRL_FFLTR2EN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6626 #define FTM_FLTCTRL_FFLTR2EN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6627 #define FTM_FLTCTRL_FFLTR2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR2EN_SHIFT)) & FTM_FLTCTRL_FFLTR2EN_MASK)
<> 144:ef7eb2e8f9f7 6628 #define FTM_FLTCTRL_FFLTR3EN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6629 #define FTM_FLTCTRL_FFLTR3EN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6630 #define FTM_FLTCTRL_FFLTR3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR3EN_SHIFT)) & FTM_FLTCTRL_FFLTR3EN_MASK)
<> 144:ef7eb2e8f9f7 6631 #define FTM_FLTCTRL_FFVAL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 6632 #define FTM_FLTCTRL_FFVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6633 #define FTM_FLTCTRL_FFVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFVAL_SHIFT)) & FTM_FLTCTRL_FFVAL_MASK)
<> 144:ef7eb2e8f9f7 6634
<> 144:ef7eb2e8f9f7 6635 /*! @name QDCTRL - Quadrature Decoder Control And Status */
<> 144:ef7eb2e8f9f7 6636 #define FTM_QDCTRL_QUADEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6637 #define FTM_QDCTRL_QUADEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6638 #define FTM_QDCTRL_QUADEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADEN_SHIFT)) & FTM_QDCTRL_QUADEN_MASK)
<> 144:ef7eb2e8f9f7 6639 #define FTM_QDCTRL_TOFDIR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6640 #define FTM_QDCTRL_TOFDIR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6641 #define FTM_QDCTRL_TOFDIR(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_TOFDIR_SHIFT)) & FTM_QDCTRL_TOFDIR_MASK)
<> 144:ef7eb2e8f9f7 6642 #define FTM_QDCTRL_QUADIR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6643 #define FTM_QDCTRL_QUADIR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6644 #define FTM_QDCTRL_QUADIR(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADIR_SHIFT)) & FTM_QDCTRL_QUADIR_MASK)
<> 144:ef7eb2e8f9f7 6645 #define FTM_QDCTRL_QUADMODE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6646 #define FTM_QDCTRL_QUADMODE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6647 #define FTM_QDCTRL_QUADMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADMODE_SHIFT)) & FTM_QDCTRL_QUADMODE_MASK)
<> 144:ef7eb2e8f9f7 6648 #define FTM_QDCTRL_PHBPOL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6649 #define FTM_QDCTRL_PHBPOL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6650 #define FTM_QDCTRL_PHBPOL(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHBPOL_SHIFT)) & FTM_QDCTRL_PHBPOL_MASK)
<> 144:ef7eb2e8f9f7 6651 #define FTM_QDCTRL_PHAPOL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6652 #define FTM_QDCTRL_PHAPOL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6653 #define FTM_QDCTRL_PHAPOL(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHAPOL_SHIFT)) & FTM_QDCTRL_PHAPOL_MASK)
<> 144:ef7eb2e8f9f7 6654 #define FTM_QDCTRL_PHBFLTREN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6655 #define FTM_QDCTRL_PHBFLTREN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6656 #define FTM_QDCTRL_PHBFLTREN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHBFLTREN_SHIFT)) & FTM_QDCTRL_PHBFLTREN_MASK)
<> 144:ef7eb2e8f9f7 6657 #define FTM_QDCTRL_PHAFLTREN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6658 #define FTM_QDCTRL_PHAFLTREN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6659 #define FTM_QDCTRL_PHAFLTREN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHAFLTREN_SHIFT)) & FTM_QDCTRL_PHAFLTREN_MASK)
<> 144:ef7eb2e8f9f7 6660
<> 144:ef7eb2e8f9f7 6661 /*! @name CONF - Configuration */
<> 144:ef7eb2e8f9f7 6662 #define FTM_CONF_NUMTOF_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 6663 #define FTM_CONF_NUMTOF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6664 #define FTM_CONF_NUMTOF(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_NUMTOF_SHIFT)) & FTM_CONF_NUMTOF_MASK)
<> 144:ef7eb2e8f9f7 6665 #define FTM_CONF_BDMMODE_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 6666 #define FTM_CONF_BDMMODE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6667 #define FTM_CONF_BDMMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_BDMMODE_SHIFT)) & FTM_CONF_BDMMODE_MASK)
<> 144:ef7eb2e8f9f7 6668 #define FTM_CONF_GTBEEN_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6669 #define FTM_CONF_GTBEEN_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6670 #define FTM_CONF_GTBEEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_GTBEEN_SHIFT)) & FTM_CONF_GTBEEN_MASK)
<> 144:ef7eb2e8f9f7 6671 #define FTM_CONF_GTBEOUT_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6672 #define FTM_CONF_GTBEOUT_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6673 #define FTM_CONF_GTBEOUT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_GTBEOUT_SHIFT)) & FTM_CONF_GTBEOUT_MASK)
<> 144:ef7eb2e8f9f7 6674
<> 144:ef7eb2e8f9f7 6675 /*! @name FLTPOL - FTM Fault Input Polarity */
<> 144:ef7eb2e8f9f7 6676 #define FTM_FLTPOL_FLT0POL_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6677 #define FTM_FLTPOL_FLT0POL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6678 #define FTM_FLTPOL_FLT0POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT0POL_SHIFT)) & FTM_FLTPOL_FLT0POL_MASK)
<> 144:ef7eb2e8f9f7 6679 #define FTM_FLTPOL_FLT1POL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6680 #define FTM_FLTPOL_FLT1POL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6681 #define FTM_FLTPOL_FLT1POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT1POL_SHIFT)) & FTM_FLTPOL_FLT1POL_MASK)
<> 144:ef7eb2e8f9f7 6682 #define FTM_FLTPOL_FLT2POL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6683 #define FTM_FLTPOL_FLT2POL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6684 #define FTM_FLTPOL_FLT2POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT2POL_SHIFT)) & FTM_FLTPOL_FLT2POL_MASK)
<> 144:ef7eb2e8f9f7 6685 #define FTM_FLTPOL_FLT3POL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6686 #define FTM_FLTPOL_FLT3POL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6687 #define FTM_FLTPOL_FLT3POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT3POL_SHIFT)) & FTM_FLTPOL_FLT3POL_MASK)
<> 144:ef7eb2e8f9f7 6688
<> 144:ef7eb2e8f9f7 6689 /*! @name SYNCONF - Synchronization Configuration */
<> 144:ef7eb2e8f9f7 6690 #define FTM_SYNCONF_HWTRIGMODE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6691 #define FTM_SYNCONF_HWTRIGMODE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6692 #define FTM_SYNCONF_HWTRIGMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWTRIGMODE_SHIFT)) & FTM_SYNCONF_HWTRIGMODE_MASK)
<> 144:ef7eb2e8f9f7 6693 #define FTM_SYNCONF_CNTINC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6694 #define FTM_SYNCONF_CNTINC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6695 #define FTM_SYNCONF_CNTINC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_CNTINC_SHIFT)) & FTM_SYNCONF_CNTINC_MASK)
<> 144:ef7eb2e8f9f7 6696 #define FTM_SYNCONF_INVC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6697 #define FTM_SYNCONF_INVC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6698 #define FTM_SYNCONF_INVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_INVC_SHIFT)) & FTM_SYNCONF_INVC_MASK)
<> 144:ef7eb2e8f9f7 6699 #define FTM_SYNCONF_SWOC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6700 #define FTM_SYNCONF_SWOC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6701 #define FTM_SYNCONF_SWOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWOC_SHIFT)) & FTM_SYNCONF_SWOC_MASK)
<> 144:ef7eb2e8f9f7 6702 #define FTM_SYNCONF_SYNCMODE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6703 #define FTM_SYNCONF_SYNCMODE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6704 #define FTM_SYNCONF_SYNCMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SYNCMODE_SHIFT)) & FTM_SYNCONF_SYNCMODE_MASK)
<> 144:ef7eb2e8f9f7 6705 #define FTM_SYNCONF_SWRSTCNT_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6706 #define FTM_SYNCONF_SWRSTCNT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6707 #define FTM_SYNCONF_SWRSTCNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWRSTCNT_SHIFT)) & FTM_SYNCONF_SWRSTCNT_MASK)
<> 144:ef7eb2e8f9f7 6708 #define FTM_SYNCONF_SWWRBUF_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6709 #define FTM_SYNCONF_SWWRBUF_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6710 #define FTM_SYNCONF_SWWRBUF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWWRBUF_SHIFT)) & FTM_SYNCONF_SWWRBUF_MASK)
<> 144:ef7eb2e8f9f7 6711 #define FTM_SYNCONF_SWOM_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6712 #define FTM_SYNCONF_SWOM_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6713 #define FTM_SYNCONF_SWOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWOM_SHIFT)) & FTM_SYNCONF_SWOM_MASK)
<> 144:ef7eb2e8f9f7 6714 #define FTM_SYNCONF_SWINVC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6715 #define FTM_SYNCONF_SWINVC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6716 #define FTM_SYNCONF_SWINVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWINVC_SHIFT)) & FTM_SYNCONF_SWINVC_MASK)
<> 144:ef7eb2e8f9f7 6717 #define FTM_SYNCONF_SWSOC_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6718 #define FTM_SYNCONF_SWSOC_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6719 #define FTM_SYNCONF_SWSOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWSOC_SHIFT)) & FTM_SYNCONF_SWSOC_MASK)
<> 144:ef7eb2e8f9f7 6720 #define FTM_SYNCONF_HWRSTCNT_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 6721 #define FTM_SYNCONF_HWRSTCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6722 #define FTM_SYNCONF_HWRSTCNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWRSTCNT_SHIFT)) & FTM_SYNCONF_HWRSTCNT_MASK)
<> 144:ef7eb2e8f9f7 6723 #define FTM_SYNCONF_HWWRBUF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 6724 #define FTM_SYNCONF_HWWRBUF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 6725 #define FTM_SYNCONF_HWWRBUF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWWRBUF_SHIFT)) & FTM_SYNCONF_HWWRBUF_MASK)
<> 144:ef7eb2e8f9f7 6726 #define FTM_SYNCONF_HWOM_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6727 #define FTM_SYNCONF_HWOM_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6728 #define FTM_SYNCONF_HWOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWOM_SHIFT)) & FTM_SYNCONF_HWOM_MASK)
<> 144:ef7eb2e8f9f7 6729 #define FTM_SYNCONF_HWINVC_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 6730 #define FTM_SYNCONF_HWINVC_SHIFT (19U)
<> 144:ef7eb2e8f9f7 6731 #define FTM_SYNCONF_HWINVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWINVC_SHIFT)) & FTM_SYNCONF_HWINVC_MASK)
<> 144:ef7eb2e8f9f7 6732 #define FTM_SYNCONF_HWSOC_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 6733 #define FTM_SYNCONF_HWSOC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6734 #define FTM_SYNCONF_HWSOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWSOC_SHIFT)) & FTM_SYNCONF_HWSOC_MASK)
<> 144:ef7eb2e8f9f7 6735
<> 144:ef7eb2e8f9f7 6736 /*! @name INVCTRL - FTM Inverting Control */
<> 144:ef7eb2e8f9f7 6737 #define FTM_INVCTRL_INV0EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6738 #define FTM_INVCTRL_INV0EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6739 #define FTM_INVCTRL_INV0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV0EN_SHIFT)) & FTM_INVCTRL_INV0EN_MASK)
<> 144:ef7eb2e8f9f7 6740 #define FTM_INVCTRL_INV1EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6741 #define FTM_INVCTRL_INV1EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6742 #define FTM_INVCTRL_INV1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV1EN_SHIFT)) & FTM_INVCTRL_INV1EN_MASK)
<> 144:ef7eb2e8f9f7 6743 #define FTM_INVCTRL_INV2EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6744 #define FTM_INVCTRL_INV2EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6745 #define FTM_INVCTRL_INV2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV2EN_SHIFT)) & FTM_INVCTRL_INV2EN_MASK)
<> 144:ef7eb2e8f9f7 6746 #define FTM_INVCTRL_INV3EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6747 #define FTM_INVCTRL_INV3EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6748 #define FTM_INVCTRL_INV3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV3EN_SHIFT)) & FTM_INVCTRL_INV3EN_MASK)
<> 144:ef7eb2e8f9f7 6749
<> 144:ef7eb2e8f9f7 6750 /*! @name SWOCTRL - FTM Software Output Control */
<> 144:ef7eb2e8f9f7 6751 #define FTM_SWOCTRL_CH0OC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6752 #define FTM_SWOCTRL_CH0OC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6753 #define FTM_SWOCTRL_CH0OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH0OC_SHIFT)) & FTM_SWOCTRL_CH0OC_MASK)
<> 144:ef7eb2e8f9f7 6754 #define FTM_SWOCTRL_CH1OC_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6755 #define FTM_SWOCTRL_CH1OC_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6756 #define FTM_SWOCTRL_CH1OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH1OC_SHIFT)) & FTM_SWOCTRL_CH1OC_MASK)
<> 144:ef7eb2e8f9f7 6757 #define FTM_SWOCTRL_CH2OC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6758 #define FTM_SWOCTRL_CH2OC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6759 #define FTM_SWOCTRL_CH2OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH2OC_SHIFT)) & FTM_SWOCTRL_CH2OC_MASK)
<> 144:ef7eb2e8f9f7 6760 #define FTM_SWOCTRL_CH3OC_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6761 #define FTM_SWOCTRL_CH3OC_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6762 #define FTM_SWOCTRL_CH3OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH3OC_SHIFT)) & FTM_SWOCTRL_CH3OC_MASK)
<> 144:ef7eb2e8f9f7 6763 #define FTM_SWOCTRL_CH4OC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6764 #define FTM_SWOCTRL_CH4OC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6765 #define FTM_SWOCTRL_CH4OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH4OC_SHIFT)) & FTM_SWOCTRL_CH4OC_MASK)
<> 144:ef7eb2e8f9f7 6766 #define FTM_SWOCTRL_CH5OC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6767 #define FTM_SWOCTRL_CH5OC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6768 #define FTM_SWOCTRL_CH5OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH5OC_SHIFT)) & FTM_SWOCTRL_CH5OC_MASK)
<> 144:ef7eb2e8f9f7 6769 #define FTM_SWOCTRL_CH6OC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6770 #define FTM_SWOCTRL_CH6OC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6771 #define FTM_SWOCTRL_CH6OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH6OC_SHIFT)) & FTM_SWOCTRL_CH6OC_MASK)
<> 144:ef7eb2e8f9f7 6772 #define FTM_SWOCTRL_CH7OC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6773 #define FTM_SWOCTRL_CH7OC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6774 #define FTM_SWOCTRL_CH7OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH7OC_SHIFT)) & FTM_SWOCTRL_CH7OC_MASK)
<> 144:ef7eb2e8f9f7 6775 #define FTM_SWOCTRL_CH0OCV_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6776 #define FTM_SWOCTRL_CH0OCV_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6777 #define FTM_SWOCTRL_CH0OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH0OCV_SHIFT)) & FTM_SWOCTRL_CH0OCV_MASK)
<> 144:ef7eb2e8f9f7 6778 #define FTM_SWOCTRL_CH1OCV_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6779 #define FTM_SWOCTRL_CH1OCV_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6780 #define FTM_SWOCTRL_CH1OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH1OCV_SHIFT)) & FTM_SWOCTRL_CH1OCV_MASK)
<> 144:ef7eb2e8f9f7 6781 #define FTM_SWOCTRL_CH2OCV_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6782 #define FTM_SWOCTRL_CH2OCV_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6783 #define FTM_SWOCTRL_CH2OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH2OCV_SHIFT)) & FTM_SWOCTRL_CH2OCV_MASK)
<> 144:ef7eb2e8f9f7 6784 #define FTM_SWOCTRL_CH3OCV_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6785 #define FTM_SWOCTRL_CH3OCV_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6786 #define FTM_SWOCTRL_CH3OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH3OCV_SHIFT)) & FTM_SWOCTRL_CH3OCV_MASK)
<> 144:ef7eb2e8f9f7 6787 #define FTM_SWOCTRL_CH4OCV_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6788 #define FTM_SWOCTRL_CH4OCV_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6789 #define FTM_SWOCTRL_CH4OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH4OCV_SHIFT)) & FTM_SWOCTRL_CH4OCV_MASK)
<> 144:ef7eb2e8f9f7 6790 #define FTM_SWOCTRL_CH5OCV_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 6791 #define FTM_SWOCTRL_CH5OCV_SHIFT (13U)
<> 144:ef7eb2e8f9f7 6792 #define FTM_SWOCTRL_CH5OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH5OCV_SHIFT)) & FTM_SWOCTRL_CH5OCV_MASK)
<> 144:ef7eb2e8f9f7 6793 #define FTM_SWOCTRL_CH6OCV_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 6794 #define FTM_SWOCTRL_CH6OCV_SHIFT (14U)
<> 144:ef7eb2e8f9f7 6795 #define FTM_SWOCTRL_CH6OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH6OCV_SHIFT)) & FTM_SWOCTRL_CH6OCV_MASK)
<> 144:ef7eb2e8f9f7 6796 #define FTM_SWOCTRL_CH7OCV_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 6797 #define FTM_SWOCTRL_CH7OCV_SHIFT (15U)
<> 144:ef7eb2e8f9f7 6798 #define FTM_SWOCTRL_CH7OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH7OCV_SHIFT)) & FTM_SWOCTRL_CH7OCV_MASK)
<> 144:ef7eb2e8f9f7 6799
<> 144:ef7eb2e8f9f7 6800 /*! @name PWMLOAD - FTM PWM Load */
<> 144:ef7eb2e8f9f7 6801 #define FTM_PWMLOAD_CH0SEL_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6802 #define FTM_PWMLOAD_CH0SEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6803 #define FTM_PWMLOAD_CH0SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH0SEL_SHIFT)) & FTM_PWMLOAD_CH0SEL_MASK)
<> 144:ef7eb2e8f9f7 6804 #define FTM_PWMLOAD_CH1SEL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6805 #define FTM_PWMLOAD_CH1SEL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6806 #define FTM_PWMLOAD_CH1SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH1SEL_SHIFT)) & FTM_PWMLOAD_CH1SEL_MASK)
<> 144:ef7eb2e8f9f7 6807 #define FTM_PWMLOAD_CH2SEL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6808 #define FTM_PWMLOAD_CH2SEL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6809 #define FTM_PWMLOAD_CH2SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH2SEL_SHIFT)) & FTM_PWMLOAD_CH2SEL_MASK)
<> 144:ef7eb2e8f9f7 6810 #define FTM_PWMLOAD_CH3SEL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6811 #define FTM_PWMLOAD_CH3SEL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6812 #define FTM_PWMLOAD_CH3SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH3SEL_SHIFT)) & FTM_PWMLOAD_CH3SEL_MASK)
<> 144:ef7eb2e8f9f7 6813 #define FTM_PWMLOAD_CH4SEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6814 #define FTM_PWMLOAD_CH4SEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6815 #define FTM_PWMLOAD_CH4SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH4SEL_SHIFT)) & FTM_PWMLOAD_CH4SEL_MASK)
<> 144:ef7eb2e8f9f7 6816 #define FTM_PWMLOAD_CH5SEL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6817 #define FTM_PWMLOAD_CH5SEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6818 #define FTM_PWMLOAD_CH5SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH5SEL_SHIFT)) & FTM_PWMLOAD_CH5SEL_MASK)
<> 144:ef7eb2e8f9f7 6819 #define FTM_PWMLOAD_CH6SEL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6820 #define FTM_PWMLOAD_CH6SEL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6821 #define FTM_PWMLOAD_CH6SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH6SEL_SHIFT)) & FTM_PWMLOAD_CH6SEL_MASK)
<> 144:ef7eb2e8f9f7 6822 #define FTM_PWMLOAD_CH7SEL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6823 #define FTM_PWMLOAD_CH7SEL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6824 #define FTM_PWMLOAD_CH7SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH7SEL_SHIFT)) & FTM_PWMLOAD_CH7SEL_MASK)
<> 144:ef7eb2e8f9f7 6825 #define FTM_PWMLOAD_LDOK_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6826 #define FTM_PWMLOAD_LDOK_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6827 #define FTM_PWMLOAD_LDOK(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_LDOK_SHIFT)) & FTM_PWMLOAD_LDOK_MASK)
<> 144:ef7eb2e8f9f7 6828
<> 144:ef7eb2e8f9f7 6829
<> 144:ef7eb2e8f9f7 6830 /*!
<> 144:ef7eb2e8f9f7 6831 * @}
<> 144:ef7eb2e8f9f7 6832 */ /* end of group FTM_Register_Masks */
<> 144:ef7eb2e8f9f7 6833
<> 144:ef7eb2e8f9f7 6834
<> 144:ef7eb2e8f9f7 6835 /* FTM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6836 /** Peripheral FTM0 base address */
<> 144:ef7eb2e8f9f7 6837 #define FTM0_BASE (0x40038000u)
<> 144:ef7eb2e8f9f7 6838 /** Peripheral FTM0 base pointer */
<> 144:ef7eb2e8f9f7 6839 #define FTM0 ((FTM_Type *)FTM0_BASE)
<> 144:ef7eb2e8f9f7 6840 /** Peripheral FTM1 base address */
<> 144:ef7eb2e8f9f7 6841 #define FTM1_BASE (0x40039000u)
<> 144:ef7eb2e8f9f7 6842 /** Peripheral FTM1 base pointer */
<> 144:ef7eb2e8f9f7 6843 #define FTM1 ((FTM_Type *)FTM1_BASE)
<> 144:ef7eb2e8f9f7 6844 /** Peripheral FTM2 base address */
<> 144:ef7eb2e8f9f7 6845 #define FTM2_BASE (0x4003A000u)
<> 144:ef7eb2e8f9f7 6846 /** Peripheral FTM2 base pointer */
<> 144:ef7eb2e8f9f7 6847 #define FTM2 ((FTM_Type *)FTM2_BASE)
<> 144:ef7eb2e8f9f7 6848 /** Peripheral FTM3 base address */
<> 144:ef7eb2e8f9f7 6849 #define FTM3_BASE (0x400B9000u)
<> 144:ef7eb2e8f9f7 6850 /** Peripheral FTM3 base pointer */
<> 144:ef7eb2e8f9f7 6851 #define FTM3 ((FTM_Type *)FTM3_BASE)
<> 144:ef7eb2e8f9f7 6852 /** Array initializer of FTM peripheral base addresses */
<> 144:ef7eb2e8f9f7 6853 #define FTM_BASE_ADDRS { FTM0_BASE, FTM1_BASE, FTM2_BASE, FTM3_BASE }
<> 144:ef7eb2e8f9f7 6854 /** Array initializer of FTM peripheral base pointers */
<> 144:ef7eb2e8f9f7 6855 #define FTM_BASE_PTRS { FTM0, FTM1, FTM2, FTM3 }
<> 144:ef7eb2e8f9f7 6856 /** Interrupt vectors for the FTM peripheral type */
<> 144:ef7eb2e8f9f7 6857 #define FTM_IRQS { FTM0_IRQn, FTM1_IRQn, FTM2_IRQn, FTM3_IRQn }
<> 144:ef7eb2e8f9f7 6858
<> 144:ef7eb2e8f9f7 6859 /*!
<> 144:ef7eb2e8f9f7 6860 * @}
<> 144:ef7eb2e8f9f7 6861 */ /* end of group FTM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6862
<> 144:ef7eb2e8f9f7 6863
<> 144:ef7eb2e8f9f7 6864 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6865 -- GPIO Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6866 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6867
<> 144:ef7eb2e8f9f7 6868 /*!
<> 144:ef7eb2e8f9f7 6869 * @addtogroup GPIO_Peripheral_Access_Layer GPIO Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6870 * @{
<> 144:ef7eb2e8f9f7 6871 */
<> 144:ef7eb2e8f9f7 6872
<> 144:ef7eb2e8f9f7 6873 /** GPIO - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6874 typedef struct {
<> 144:ef7eb2e8f9f7 6875 __IO uint32_t PDOR; /**< Port Data Output Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6876 __O uint32_t PSOR; /**< Port Set Output Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6877 __O uint32_t PCOR; /**< Port Clear Output Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6878 __O uint32_t PTOR; /**< Port Toggle Output Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 6879 __I uint32_t PDIR; /**< Port Data Input Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 6880 __IO uint32_t PDDR; /**< Port Data Direction Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 6881 } GPIO_Type;
<> 144:ef7eb2e8f9f7 6882
<> 144:ef7eb2e8f9f7 6883 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6884 -- GPIO Register Masks
<> 144:ef7eb2e8f9f7 6885 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6886
<> 144:ef7eb2e8f9f7 6887 /*!
<> 144:ef7eb2e8f9f7 6888 * @addtogroup GPIO_Register_Masks GPIO Register Masks
<> 144:ef7eb2e8f9f7 6889 * @{
<> 144:ef7eb2e8f9f7 6890 */
<> 144:ef7eb2e8f9f7 6891
<> 144:ef7eb2e8f9f7 6892 /*! @name PDOR - Port Data Output Register */
<> 144:ef7eb2e8f9f7 6893 #define GPIO_PDOR_PDO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6894 #define GPIO_PDOR_PDO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6895 #define GPIO_PDOR_PDO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDOR_PDO_SHIFT)) & GPIO_PDOR_PDO_MASK)
<> 144:ef7eb2e8f9f7 6896
<> 144:ef7eb2e8f9f7 6897 /*! @name PSOR - Port Set Output Register */
<> 144:ef7eb2e8f9f7 6898 #define GPIO_PSOR_PTSO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6899 #define GPIO_PSOR_PTSO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6900 #define GPIO_PSOR_PTSO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PSOR_PTSO_SHIFT)) & GPIO_PSOR_PTSO_MASK)
<> 144:ef7eb2e8f9f7 6901
<> 144:ef7eb2e8f9f7 6902 /*! @name PCOR - Port Clear Output Register */
<> 144:ef7eb2e8f9f7 6903 #define GPIO_PCOR_PTCO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6904 #define GPIO_PCOR_PTCO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6905 #define GPIO_PCOR_PTCO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PCOR_PTCO_SHIFT)) & GPIO_PCOR_PTCO_MASK)
<> 144:ef7eb2e8f9f7 6906
<> 144:ef7eb2e8f9f7 6907 /*! @name PTOR - Port Toggle Output Register */
<> 144:ef7eb2e8f9f7 6908 #define GPIO_PTOR_PTTO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6909 #define GPIO_PTOR_PTTO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6910 #define GPIO_PTOR_PTTO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PTOR_PTTO_SHIFT)) & GPIO_PTOR_PTTO_MASK)
<> 144:ef7eb2e8f9f7 6911
<> 144:ef7eb2e8f9f7 6912 /*! @name PDIR - Port Data Input Register */
<> 144:ef7eb2e8f9f7 6913 #define GPIO_PDIR_PDI_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6914 #define GPIO_PDIR_PDI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6915 #define GPIO_PDIR_PDI(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDIR_PDI_SHIFT)) & GPIO_PDIR_PDI_MASK)
<> 144:ef7eb2e8f9f7 6916
<> 144:ef7eb2e8f9f7 6917 /*! @name PDDR - Port Data Direction Register */
<> 144:ef7eb2e8f9f7 6918 #define GPIO_PDDR_PDD_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6919 #define GPIO_PDDR_PDD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6920 #define GPIO_PDDR_PDD(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDDR_PDD_SHIFT)) & GPIO_PDDR_PDD_MASK)
<> 144:ef7eb2e8f9f7 6921
<> 144:ef7eb2e8f9f7 6922
<> 144:ef7eb2e8f9f7 6923 /*!
<> 144:ef7eb2e8f9f7 6924 * @}
<> 144:ef7eb2e8f9f7 6925 */ /* end of group GPIO_Register_Masks */
<> 144:ef7eb2e8f9f7 6926
<> 144:ef7eb2e8f9f7 6927
<> 144:ef7eb2e8f9f7 6928 /* GPIO - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6929 /** Peripheral PTA base address */
<> 144:ef7eb2e8f9f7 6930 #define PTA_BASE (0x400FF000u)
<> 144:ef7eb2e8f9f7 6931 /** Peripheral PTA base pointer */
<> 144:ef7eb2e8f9f7 6932 #define PTA ((GPIO_Type *)PTA_BASE)
<> 144:ef7eb2e8f9f7 6933 /** Peripheral PTB base address */
<> 144:ef7eb2e8f9f7 6934 #define PTB_BASE (0x400FF040u)
<> 144:ef7eb2e8f9f7 6935 /** Peripheral PTB base pointer */
<> 144:ef7eb2e8f9f7 6936 #define PTB ((GPIO_Type *)PTB_BASE)
<> 144:ef7eb2e8f9f7 6937 /** Peripheral PTC base address */
<> 144:ef7eb2e8f9f7 6938 #define PTC_BASE (0x400FF080u)
<> 144:ef7eb2e8f9f7 6939 /** Peripheral PTC base pointer */
<> 144:ef7eb2e8f9f7 6940 #define PTC ((GPIO_Type *)PTC_BASE)
<> 144:ef7eb2e8f9f7 6941 /** Peripheral PTD base address */
<> 144:ef7eb2e8f9f7 6942 #define PTD_BASE (0x400FF0C0u)
<> 144:ef7eb2e8f9f7 6943 /** Peripheral PTD base pointer */
<> 144:ef7eb2e8f9f7 6944 #define PTD ((GPIO_Type *)PTD_BASE)
<> 144:ef7eb2e8f9f7 6945 /** Peripheral PTE base address */
<> 144:ef7eb2e8f9f7 6946 #define PTE_BASE (0x400FF100u)
<> 144:ef7eb2e8f9f7 6947 /** Peripheral PTE base pointer */
<> 144:ef7eb2e8f9f7 6948 #define PTE ((GPIO_Type *)PTE_BASE)
<> 144:ef7eb2e8f9f7 6949 /** Array initializer of GPIO peripheral base addresses */
<> 144:ef7eb2e8f9f7 6950 #define GPIO_BASE_ADDRS { PTA_BASE, PTB_BASE, PTC_BASE, PTD_BASE, PTE_BASE }
<> 144:ef7eb2e8f9f7 6951 /** Array initializer of GPIO peripheral base pointers */
<> 144:ef7eb2e8f9f7 6952 #define GPIO_BASE_PTRS { PTA, PTB, PTC, PTD, PTE }
<> 144:ef7eb2e8f9f7 6953
<> 144:ef7eb2e8f9f7 6954 /*!
<> 144:ef7eb2e8f9f7 6955 * @}
<> 144:ef7eb2e8f9f7 6956 */ /* end of group GPIO_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6957
<> 144:ef7eb2e8f9f7 6958
<> 144:ef7eb2e8f9f7 6959 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6960 -- I2C Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6961 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6962
<> 144:ef7eb2e8f9f7 6963 /*!
<> 144:ef7eb2e8f9f7 6964 * @addtogroup I2C_Peripheral_Access_Layer I2C Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6965 * @{
<> 144:ef7eb2e8f9f7 6966 */
<> 144:ef7eb2e8f9f7 6967
<> 144:ef7eb2e8f9f7 6968 /** I2C - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6969 typedef struct {
<> 144:ef7eb2e8f9f7 6970 __IO uint8_t A1; /**< I2C Address Register 1, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6971 __IO uint8_t F; /**< I2C Frequency Divider register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 6972 __IO uint8_t C1; /**< I2C Control Register 1, offset: 0x2 */
<> 144:ef7eb2e8f9f7 6973 __IO uint8_t S; /**< I2C Status register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 6974 __IO uint8_t D; /**< I2C Data I/O register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6975 __IO uint8_t C2; /**< I2C Control Register 2, offset: 0x5 */
<> 144:ef7eb2e8f9f7 6976 __IO uint8_t FLT; /**< I2C Programmable Input Glitch Filter register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 6977 __IO uint8_t RA; /**< I2C Range Address register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 6978 __IO uint8_t SMB; /**< I2C SMBus Control and Status register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6979 __IO uint8_t A2; /**< I2C Address Register 2, offset: 0x9 */
<> 144:ef7eb2e8f9f7 6980 __IO uint8_t SLTH; /**< I2C SCL Low Timeout Register High, offset: 0xA */
<> 144:ef7eb2e8f9f7 6981 __IO uint8_t SLTL; /**< I2C SCL Low Timeout Register Low, offset: 0xB */
<> 144:ef7eb2e8f9f7 6982 } I2C_Type;
<> 144:ef7eb2e8f9f7 6983
<> 144:ef7eb2e8f9f7 6984 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6985 -- I2C Register Masks
<> 144:ef7eb2e8f9f7 6986 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6987
<> 144:ef7eb2e8f9f7 6988 /*!
<> 144:ef7eb2e8f9f7 6989 * @addtogroup I2C_Register_Masks I2C Register Masks
<> 144:ef7eb2e8f9f7 6990 * @{
<> 144:ef7eb2e8f9f7 6991 */
<> 144:ef7eb2e8f9f7 6992
<> 144:ef7eb2e8f9f7 6993 /*! @name A1 - I2C Address Register 1 */
<> 144:ef7eb2e8f9f7 6994 #define I2C_A1_AD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 6995 #define I2C_A1_AD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6996 #define I2C_A1_AD(x) (((uint8_t)(((uint8_t)(x)) << I2C_A1_AD_SHIFT)) & I2C_A1_AD_MASK)
<> 144:ef7eb2e8f9f7 6997
<> 144:ef7eb2e8f9f7 6998 /*! @name F - I2C Frequency Divider register */
<> 144:ef7eb2e8f9f7 6999 #define I2C_F_ICR_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 7000 #define I2C_F_ICR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7001 #define I2C_F_ICR(x) (((uint8_t)(((uint8_t)(x)) << I2C_F_ICR_SHIFT)) & I2C_F_ICR_MASK)
<> 144:ef7eb2e8f9f7 7002 #define I2C_F_MULT_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7003 #define I2C_F_MULT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7004 #define I2C_F_MULT(x) (((uint8_t)(((uint8_t)(x)) << I2C_F_MULT_SHIFT)) & I2C_F_MULT_MASK)
<> 144:ef7eb2e8f9f7 7005
<> 144:ef7eb2e8f9f7 7006 /*! @name C1 - I2C Control Register 1 */
<> 144:ef7eb2e8f9f7 7007 #define I2C_C1_DMAEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7008 #define I2C_C1_DMAEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7009 #define I2C_C1_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_DMAEN_SHIFT)) & I2C_C1_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 7010 #define I2C_C1_WUEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7011 #define I2C_C1_WUEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7012 #define I2C_C1_WUEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_WUEN_SHIFT)) & I2C_C1_WUEN_MASK)
<> 144:ef7eb2e8f9f7 7013 #define I2C_C1_RSTA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7014 #define I2C_C1_RSTA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7015 #define I2C_C1_RSTA(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_RSTA_SHIFT)) & I2C_C1_RSTA_MASK)
<> 144:ef7eb2e8f9f7 7016 #define I2C_C1_TXAK_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7017 #define I2C_C1_TXAK_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7018 #define I2C_C1_TXAK(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_TXAK_SHIFT)) & I2C_C1_TXAK_MASK)
<> 144:ef7eb2e8f9f7 7019 #define I2C_C1_TX_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7020 #define I2C_C1_TX_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7021 #define I2C_C1_TX(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_TX_SHIFT)) & I2C_C1_TX_MASK)
<> 144:ef7eb2e8f9f7 7022 #define I2C_C1_MST_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7023 #define I2C_C1_MST_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7024 #define I2C_C1_MST(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_MST_SHIFT)) & I2C_C1_MST_MASK)
<> 144:ef7eb2e8f9f7 7025 #define I2C_C1_IICIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7026 #define I2C_C1_IICIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7027 #define I2C_C1_IICIE(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_IICIE_SHIFT)) & I2C_C1_IICIE_MASK)
<> 144:ef7eb2e8f9f7 7028 #define I2C_C1_IICEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7029 #define I2C_C1_IICEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7030 #define I2C_C1_IICEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_IICEN_SHIFT)) & I2C_C1_IICEN_MASK)
<> 144:ef7eb2e8f9f7 7031
<> 144:ef7eb2e8f9f7 7032 /*! @name S - I2C Status register */
<> 144:ef7eb2e8f9f7 7033 #define I2C_S_RXAK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7034 #define I2C_S_RXAK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7035 #define I2C_S_RXAK(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_RXAK_SHIFT)) & I2C_S_RXAK_MASK)
<> 144:ef7eb2e8f9f7 7036 #define I2C_S_IICIF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7037 #define I2C_S_IICIF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7038 #define I2C_S_IICIF(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_IICIF_SHIFT)) & I2C_S_IICIF_MASK)
<> 144:ef7eb2e8f9f7 7039 #define I2C_S_SRW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7040 #define I2C_S_SRW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7041 #define I2C_S_SRW(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_SRW_SHIFT)) & I2C_S_SRW_MASK)
<> 144:ef7eb2e8f9f7 7042 #define I2C_S_RAM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7043 #define I2C_S_RAM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7044 #define I2C_S_RAM(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_RAM_SHIFT)) & I2C_S_RAM_MASK)
<> 144:ef7eb2e8f9f7 7045 #define I2C_S_ARBL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7046 #define I2C_S_ARBL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7047 #define I2C_S_ARBL(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_ARBL_SHIFT)) & I2C_S_ARBL_MASK)
<> 144:ef7eb2e8f9f7 7048 #define I2C_S_BUSY_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7049 #define I2C_S_BUSY_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7050 #define I2C_S_BUSY(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_BUSY_SHIFT)) & I2C_S_BUSY_MASK)
<> 144:ef7eb2e8f9f7 7051 #define I2C_S_IAAS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7052 #define I2C_S_IAAS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7053 #define I2C_S_IAAS(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_IAAS_SHIFT)) & I2C_S_IAAS_MASK)
<> 144:ef7eb2e8f9f7 7054 #define I2C_S_TCF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7055 #define I2C_S_TCF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7056 #define I2C_S_TCF(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_TCF_SHIFT)) & I2C_S_TCF_MASK)
<> 144:ef7eb2e8f9f7 7057
<> 144:ef7eb2e8f9f7 7058 /*! @name D - I2C Data I/O register */
<> 144:ef7eb2e8f9f7 7059 #define I2C_D_DATA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7060 #define I2C_D_DATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7061 #define I2C_D_DATA(x) (((uint8_t)(((uint8_t)(x)) << I2C_D_DATA_SHIFT)) & I2C_D_DATA_MASK)
<> 144:ef7eb2e8f9f7 7062
<> 144:ef7eb2e8f9f7 7063 /*! @name C2 - I2C Control Register 2 */
<> 144:ef7eb2e8f9f7 7064 #define I2C_C2_AD_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7065 #define I2C_C2_AD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7066 #define I2C_C2_AD(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_AD_SHIFT)) & I2C_C2_AD_MASK)
<> 144:ef7eb2e8f9f7 7067 #define I2C_C2_RMEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7068 #define I2C_C2_RMEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7069 #define I2C_C2_RMEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_RMEN_SHIFT)) & I2C_C2_RMEN_MASK)
<> 144:ef7eb2e8f9f7 7070 #define I2C_C2_SBRC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7071 #define I2C_C2_SBRC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7072 #define I2C_C2_SBRC(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_SBRC_SHIFT)) & I2C_C2_SBRC_MASK)
<> 144:ef7eb2e8f9f7 7073 #define I2C_C2_HDRS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7074 #define I2C_C2_HDRS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7075 #define I2C_C2_HDRS(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_HDRS_SHIFT)) & I2C_C2_HDRS_MASK)
<> 144:ef7eb2e8f9f7 7076 #define I2C_C2_ADEXT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7077 #define I2C_C2_ADEXT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7078 #define I2C_C2_ADEXT(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_ADEXT_SHIFT)) & I2C_C2_ADEXT_MASK)
<> 144:ef7eb2e8f9f7 7079 #define I2C_C2_GCAEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7080 #define I2C_C2_GCAEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7081 #define I2C_C2_GCAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_GCAEN_SHIFT)) & I2C_C2_GCAEN_MASK)
<> 144:ef7eb2e8f9f7 7082
<> 144:ef7eb2e8f9f7 7083 /*! @name FLT - I2C Programmable Input Glitch Filter register */
<> 144:ef7eb2e8f9f7 7084 #define I2C_FLT_FLT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7085 #define I2C_FLT_FLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7086 #define I2C_FLT_FLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_FLT_SHIFT)) & I2C_FLT_FLT_MASK)
<> 144:ef7eb2e8f9f7 7087 #define I2C_FLT_STARTF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7088 #define I2C_FLT_STARTF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7089 #define I2C_FLT_STARTF(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_STARTF_SHIFT)) & I2C_FLT_STARTF_MASK)
<> 144:ef7eb2e8f9f7 7090 #define I2C_FLT_SSIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7091 #define I2C_FLT_SSIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7092 #define I2C_FLT_SSIE(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_SSIE_SHIFT)) & I2C_FLT_SSIE_MASK)
<> 144:ef7eb2e8f9f7 7093 #define I2C_FLT_STOPF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7094 #define I2C_FLT_STOPF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7095 #define I2C_FLT_STOPF(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_STOPF_SHIFT)) & I2C_FLT_STOPF_MASK)
<> 144:ef7eb2e8f9f7 7096 #define I2C_FLT_SHEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7097 #define I2C_FLT_SHEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7098 #define I2C_FLT_SHEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_SHEN_SHIFT)) & I2C_FLT_SHEN_MASK)
<> 144:ef7eb2e8f9f7 7099
<> 144:ef7eb2e8f9f7 7100 /*! @name RA - I2C Range Address register */
<> 144:ef7eb2e8f9f7 7101 #define I2C_RA_RAD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 7102 #define I2C_RA_RAD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7103 #define I2C_RA_RAD(x) (((uint8_t)(((uint8_t)(x)) << I2C_RA_RAD_SHIFT)) & I2C_RA_RAD_MASK)
<> 144:ef7eb2e8f9f7 7104
<> 144:ef7eb2e8f9f7 7105 /*! @name SMB - I2C SMBus Control and Status register */
<> 144:ef7eb2e8f9f7 7106 #define I2C_SMB_SHTF2IE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7107 #define I2C_SMB_SHTF2IE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7108 #define I2C_SMB_SHTF2IE(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF2IE_SHIFT)) & I2C_SMB_SHTF2IE_MASK)
<> 144:ef7eb2e8f9f7 7109 #define I2C_SMB_SHTF2_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7110 #define I2C_SMB_SHTF2_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7111 #define I2C_SMB_SHTF2(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF2_SHIFT)) & I2C_SMB_SHTF2_MASK)
<> 144:ef7eb2e8f9f7 7112 #define I2C_SMB_SHTF1_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7113 #define I2C_SMB_SHTF1_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7114 #define I2C_SMB_SHTF1(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF1_SHIFT)) & I2C_SMB_SHTF1_MASK)
<> 144:ef7eb2e8f9f7 7115 #define I2C_SMB_SLTF_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7116 #define I2C_SMB_SLTF_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7117 #define I2C_SMB_SLTF(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SLTF_SHIFT)) & I2C_SMB_SLTF_MASK)
<> 144:ef7eb2e8f9f7 7118 #define I2C_SMB_TCKSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7119 #define I2C_SMB_TCKSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7120 #define I2C_SMB_TCKSEL(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_TCKSEL_SHIFT)) & I2C_SMB_TCKSEL_MASK)
<> 144:ef7eb2e8f9f7 7121 #define I2C_SMB_SIICAEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7122 #define I2C_SMB_SIICAEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7123 #define I2C_SMB_SIICAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SIICAEN_SHIFT)) & I2C_SMB_SIICAEN_MASK)
<> 144:ef7eb2e8f9f7 7124 #define I2C_SMB_ALERTEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7125 #define I2C_SMB_ALERTEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7126 #define I2C_SMB_ALERTEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_ALERTEN_SHIFT)) & I2C_SMB_ALERTEN_MASK)
<> 144:ef7eb2e8f9f7 7127 #define I2C_SMB_FACK_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7128 #define I2C_SMB_FACK_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7129 #define I2C_SMB_FACK(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_FACK_SHIFT)) & I2C_SMB_FACK_MASK)
<> 144:ef7eb2e8f9f7 7130
<> 144:ef7eb2e8f9f7 7131 /*! @name A2 - I2C Address Register 2 */
<> 144:ef7eb2e8f9f7 7132 #define I2C_A2_SAD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 7133 #define I2C_A2_SAD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7134 #define I2C_A2_SAD(x) (((uint8_t)(((uint8_t)(x)) << I2C_A2_SAD_SHIFT)) & I2C_A2_SAD_MASK)
<> 144:ef7eb2e8f9f7 7135
<> 144:ef7eb2e8f9f7 7136 /*! @name SLTH - I2C SCL Low Timeout Register High */
<> 144:ef7eb2e8f9f7 7137 #define I2C_SLTH_SSLT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7138 #define I2C_SLTH_SSLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7139 #define I2C_SLTH_SSLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_SLTH_SSLT_SHIFT)) & I2C_SLTH_SSLT_MASK)
<> 144:ef7eb2e8f9f7 7140
<> 144:ef7eb2e8f9f7 7141 /*! @name SLTL - I2C SCL Low Timeout Register Low */
<> 144:ef7eb2e8f9f7 7142 #define I2C_SLTL_SSLT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7143 #define I2C_SLTL_SSLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7144 #define I2C_SLTL_SSLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_SLTL_SSLT_SHIFT)) & I2C_SLTL_SSLT_MASK)
<> 144:ef7eb2e8f9f7 7145
<> 144:ef7eb2e8f9f7 7146
<> 144:ef7eb2e8f9f7 7147 /*!
<> 144:ef7eb2e8f9f7 7148 * @}
<> 144:ef7eb2e8f9f7 7149 */ /* end of group I2C_Register_Masks */
<> 144:ef7eb2e8f9f7 7150
<> 144:ef7eb2e8f9f7 7151
<> 144:ef7eb2e8f9f7 7152 /* I2C - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7153 /** Peripheral I2C0 base address */
<> 144:ef7eb2e8f9f7 7154 #define I2C0_BASE (0x40066000u)
<> 144:ef7eb2e8f9f7 7155 /** Peripheral I2C0 base pointer */
<> 144:ef7eb2e8f9f7 7156 #define I2C0 ((I2C_Type *)I2C0_BASE)
<> 144:ef7eb2e8f9f7 7157 /** Peripheral I2C1 base address */
<> 144:ef7eb2e8f9f7 7158 #define I2C1_BASE (0x40067000u)
<> 144:ef7eb2e8f9f7 7159 /** Peripheral I2C1 base pointer */
<> 144:ef7eb2e8f9f7 7160 #define I2C1 ((I2C_Type *)I2C1_BASE)
<> 144:ef7eb2e8f9f7 7161 /** Peripheral I2C2 base address */
<> 144:ef7eb2e8f9f7 7162 #define I2C2_BASE (0x400E6000u)
<> 144:ef7eb2e8f9f7 7163 /** Peripheral I2C2 base pointer */
<> 144:ef7eb2e8f9f7 7164 #define I2C2 ((I2C_Type *)I2C2_BASE)
<> 144:ef7eb2e8f9f7 7165 /** Array initializer of I2C peripheral base addresses */
<> 144:ef7eb2e8f9f7 7166 #define I2C_BASE_ADDRS { I2C0_BASE, I2C1_BASE, I2C2_BASE }
<> 144:ef7eb2e8f9f7 7167 /** Array initializer of I2C peripheral base pointers */
<> 144:ef7eb2e8f9f7 7168 #define I2C_BASE_PTRS { I2C0, I2C1, I2C2 }
<> 144:ef7eb2e8f9f7 7169 /** Interrupt vectors for the I2C peripheral type */
<> 144:ef7eb2e8f9f7 7170 #define I2C_IRQS { I2C0_IRQn, I2C1_IRQn, I2C2_IRQn }
<> 144:ef7eb2e8f9f7 7171
<> 144:ef7eb2e8f9f7 7172 /*!
<> 144:ef7eb2e8f9f7 7173 * @}
<> 144:ef7eb2e8f9f7 7174 */ /* end of group I2C_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7175
<> 144:ef7eb2e8f9f7 7176
<> 144:ef7eb2e8f9f7 7177 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7178 -- I2S Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7179 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7180
<> 144:ef7eb2e8f9f7 7181 /*!
<> 144:ef7eb2e8f9f7 7182 * @addtogroup I2S_Peripheral_Access_Layer I2S Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7183 * @{
<> 144:ef7eb2e8f9f7 7184 */
<> 144:ef7eb2e8f9f7 7185
<> 144:ef7eb2e8f9f7 7186 /** I2S - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7187 typedef struct {
<> 144:ef7eb2e8f9f7 7188 __IO uint32_t TCSR; /**< SAI Transmit Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7189 __IO uint32_t TCR1; /**< SAI Transmit Configuration 1 Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 7190 __IO uint32_t TCR2; /**< SAI Transmit Configuration 2 Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7191 __IO uint32_t TCR3; /**< SAI Transmit Configuration 3 Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 7192 __IO uint32_t TCR4; /**< SAI Transmit Configuration 4 Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 7193 __IO uint32_t TCR5; /**< SAI Transmit Configuration 5 Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 7194 uint8_t RESERVED_0[8];
<> 144:ef7eb2e8f9f7 7195 __O uint32_t TDR[2]; /**< SAI Transmit Data Register, array offset: 0x20, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7196 uint8_t RESERVED_1[24];
<> 144:ef7eb2e8f9f7 7197 __I uint32_t TFR[2]; /**< SAI Transmit FIFO Register, array offset: 0x40, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7198 uint8_t RESERVED_2[24];
<> 144:ef7eb2e8f9f7 7199 __IO uint32_t TMR; /**< SAI Transmit Mask Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 7200 uint8_t RESERVED_3[28];
<> 144:ef7eb2e8f9f7 7201 __IO uint32_t RCSR; /**< SAI Receive Control Register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 7202 __IO uint32_t RCR1; /**< SAI Receive Configuration 1 Register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 7203 __IO uint32_t RCR2; /**< SAI Receive Configuration 2 Register, offset: 0x88 */
<> 144:ef7eb2e8f9f7 7204 __IO uint32_t RCR3; /**< SAI Receive Configuration 3 Register, offset: 0x8C */
<> 144:ef7eb2e8f9f7 7205 __IO uint32_t RCR4; /**< SAI Receive Configuration 4 Register, offset: 0x90 */
<> 144:ef7eb2e8f9f7 7206 __IO uint32_t RCR5; /**< SAI Receive Configuration 5 Register, offset: 0x94 */
<> 144:ef7eb2e8f9f7 7207 uint8_t RESERVED_4[8];
<> 144:ef7eb2e8f9f7 7208 __I uint32_t RDR[2]; /**< SAI Receive Data Register, array offset: 0xA0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7209 uint8_t RESERVED_5[24];
<> 144:ef7eb2e8f9f7 7210 __I uint32_t RFR[2]; /**< SAI Receive FIFO Register, array offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7211 uint8_t RESERVED_6[24];
<> 144:ef7eb2e8f9f7 7212 __IO uint32_t RMR; /**< SAI Receive Mask Register, offset: 0xE0 */
<> 144:ef7eb2e8f9f7 7213 uint8_t RESERVED_7[28];
<> 144:ef7eb2e8f9f7 7214 __IO uint32_t MCR; /**< SAI MCLK Control Register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 7215 __IO uint32_t MDR; /**< SAI MCLK Divide Register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 7216 } I2S_Type;
<> 144:ef7eb2e8f9f7 7217
<> 144:ef7eb2e8f9f7 7218 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7219 -- I2S Register Masks
<> 144:ef7eb2e8f9f7 7220 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7221
<> 144:ef7eb2e8f9f7 7222 /*!
<> 144:ef7eb2e8f9f7 7223 * @addtogroup I2S_Register_Masks I2S Register Masks
<> 144:ef7eb2e8f9f7 7224 * @{
<> 144:ef7eb2e8f9f7 7225 */
<> 144:ef7eb2e8f9f7 7226
<> 144:ef7eb2e8f9f7 7227 /*! @name TCSR - SAI Transmit Control Register */
<> 144:ef7eb2e8f9f7 7228 #define I2S_TCSR_FRDE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7229 #define I2S_TCSR_FRDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7230 #define I2S_TCSR_FRDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRDE_SHIFT)) & I2S_TCSR_FRDE_MASK)
<> 144:ef7eb2e8f9f7 7231 #define I2S_TCSR_FWDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7232 #define I2S_TCSR_FWDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7233 #define I2S_TCSR_FWDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWDE_SHIFT)) & I2S_TCSR_FWDE_MASK)
<> 144:ef7eb2e8f9f7 7234 #define I2S_TCSR_FRIE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 7235 #define I2S_TCSR_FRIE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7236 #define I2S_TCSR_FRIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRIE_SHIFT)) & I2S_TCSR_FRIE_MASK)
<> 144:ef7eb2e8f9f7 7237 #define I2S_TCSR_FWIE_MASK (0x200U)
<> 144:ef7eb2e8f9f7 7238 #define I2S_TCSR_FWIE_SHIFT (9U)
<> 144:ef7eb2e8f9f7 7239 #define I2S_TCSR_FWIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWIE_SHIFT)) & I2S_TCSR_FWIE_MASK)
<> 144:ef7eb2e8f9f7 7240 #define I2S_TCSR_FEIE_MASK (0x400U)
<> 144:ef7eb2e8f9f7 7241 #define I2S_TCSR_FEIE_SHIFT (10U)
<> 144:ef7eb2e8f9f7 7242 #define I2S_TCSR_FEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FEIE_SHIFT)) & I2S_TCSR_FEIE_MASK)
<> 144:ef7eb2e8f9f7 7243 #define I2S_TCSR_SEIE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 7244 #define I2S_TCSR_SEIE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 7245 #define I2S_TCSR_SEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SEIE_SHIFT)) & I2S_TCSR_SEIE_MASK)
<> 144:ef7eb2e8f9f7 7246 #define I2S_TCSR_WSIE_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 7247 #define I2S_TCSR_WSIE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7248 #define I2S_TCSR_WSIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_WSIE_SHIFT)) & I2S_TCSR_WSIE_MASK)
<> 144:ef7eb2e8f9f7 7249 #define I2S_TCSR_FRF_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 7250 #define I2S_TCSR_FRF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7251 #define I2S_TCSR_FRF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRF_SHIFT)) & I2S_TCSR_FRF_MASK)
<> 144:ef7eb2e8f9f7 7252 #define I2S_TCSR_FWF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 7253 #define I2S_TCSR_FWF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 7254 #define I2S_TCSR_FWF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWF_SHIFT)) & I2S_TCSR_FWF_MASK)
<> 144:ef7eb2e8f9f7 7255 #define I2S_TCSR_FEF_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 7256 #define I2S_TCSR_FEF_SHIFT (18U)
<> 144:ef7eb2e8f9f7 7257 #define I2S_TCSR_FEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FEF_SHIFT)) & I2S_TCSR_FEF_MASK)
<> 144:ef7eb2e8f9f7 7258 #define I2S_TCSR_SEF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 7259 #define I2S_TCSR_SEF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 7260 #define I2S_TCSR_SEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SEF_SHIFT)) & I2S_TCSR_SEF_MASK)
<> 144:ef7eb2e8f9f7 7261 #define I2S_TCSR_WSF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 7262 #define I2S_TCSR_WSF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 7263 #define I2S_TCSR_WSF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_WSF_SHIFT)) & I2S_TCSR_WSF_MASK)
<> 144:ef7eb2e8f9f7 7264 #define I2S_TCSR_SR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7265 #define I2S_TCSR_SR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7266 #define I2S_TCSR_SR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SR_SHIFT)) & I2S_TCSR_SR_MASK)
<> 144:ef7eb2e8f9f7 7267 #define I2S_TCSR_FR_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7268 #define I2S_TCSR_FR_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7269 #define I2S_TCSR_FR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FR_SHIFT)) & I2S_TCSR_FR_MASK)
<> 144:ef7eb2e8f9f7 7270 #define I2S_TCSR_BCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7271 #define I2S_TCSR_BCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7272 #define I2S_TCSR_BCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_BCE_SHIFT)) & I2S_TCSR_BCE_MASK)
<> 144:ef7eb2e8f9f7 7273 #define I2S_TCSR_DBGE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 7274 #define I2S_TCSR_DBGE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 7275 #define I2S_TCSR_DBGE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_DBGE_SHIFT)) & I2S_TCSR_DBGE_MASK)
<> 144:ef7eb2e8f9f7 7276 #define I2S_TCSR_STOPE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 7277 #define I2S_TCSR_STOPE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7278 #define I2S_TCSR_STOPE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_STOPE_SHIFT)) & I2S_TCSR_STOPE_MASK)
<> 144:ef7eb2e8f9f7 7279 #define I2S_TCSR_TE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7280 #define I2S_TCSR_TE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7281 #define I2S_TCSR_TE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_TE_SHIFT)) & I2S_TCSR_TE_MASK)
<> 144:ef7eb2e8f9f7 7282
<> 144:ef7eb2e8f9f7 7283 /*! @name TCR1 - SAI Transmit Configuration 1 Register */
<> 144:ef7eb2e8f9f7 7284 #define I2S_TCR1_TFW_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7285 #define I2S_TCR1_TFW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7286 #define I2S_TCR1_TFW(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR1_TFW_SHIFT)) & I2S_TCR1_TFW_MASK)
<> 144:ef7eb2e8f9f7 7287
<> 144:ef7eb2e8f9f7 7288 /*! @name TCR2 - SAI Transmit Configuration 2 Register */
<> 144:ef7eb2e8f9f7 7289 #define I2S_TCR2_DIV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7290 #define I2S_TCR2_DIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7291 #define I2S_TCR2_DIV(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_DIV_SHIFT)) & I2S_TCR2_DIV_MASK)
<> 144:ef7eb2e8f9f7 7292 #define I2S_TCR2_BCD_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7293 #define I2S_TCR2_BCD_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7294 #define I2S_TCR2_BCD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCD_SHIFT)) & I2S_TCR2_BCD_MASK)
<> 144:ef7eb2e8f9f7 7295 #define I2S_TCR2_BCP_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7296 #define I2S_TCR2_BCP_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7297 #define I2S_TCR2_BCP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCP_SHIFT)) & I2S_TCR2_BCP_MASK)
<> 144:ef7eb2e8f9f7 7298 #define I2S_TCR2_MSEL_MASK (0xC000000U)
<> 144:ef7eb2e8f9f7 7299 #define I2S_TCR2_MSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7300 #define I2S_TCR2_MSEL(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_MSEL_SHIFT)) & I2S_TCR2_MSEL_MASK)
<> 144:ef7eb2e8f9f7 7301 #define I2S_TCR2_BCI_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7302 #define I2S_TCR2_BCI_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7303 #define I2S_TCR2_BCI(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCI_SHIFT)) & I2S_TCR2_BCI_MASK)
<> 144:ef7eb2e8f9f7 7304 #define I2S_TCR2_BCS_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 7305 #define I2S_TCR2_BCS_SHIFT (29U)
<> 144:ef7eb2e8f9f7 7306 #define I2S_TCR2_BCS(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCS_SHIFT)) & I2S_TCR2_BCS_MASK)
<> 144:ef7eb2e8f9f7 7307 #define I2S_TCR2_SYNC_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 7308 #define I2S_TCR2_SYNC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7309 #define I2S_TCR2_SYNC(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_SYNC_SHIFT)) & I2S_TCR2_SYNC_MASK)
<> 144:ef7eb2e8f9f7 7310
<> 144:ef7eb2e8f9f7 7311 /*! @name TCR3 - SAI Transmit Configuration 3 Register */
<> 144:ef7eb2e8f9f7 7312 #define I2S_TCR3_WDFL_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 7313 #define I2S_TCR3_WDFL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7314 #define I2S_TCR3_WDFL(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR3_WDFL_SHIFT)) & I2S_TCR3_WDFL_MASK)
<> 144:ef7eb2e8f9f7 7315 #define I2S_TCR3_TCE_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 7316 #define I2S_TCR3_TCE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7317 #define I2S_TCR3_TCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR3_TCE_SHIFT)) & I2S_TCR3_TCE_MASK)
<> 144:ef7eb2e8f9f7 7318
<> 144:ef7eb2e8f9f7 7319 /*! @name TCR4 - SAI Transmit Configuration 4 Register */
<> 144:ef7eb2e8f9f7 7320 #define I2S_TCR4_FSD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7321 #define I2S_TCR4_FSD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7322 #define I2S_TCR4_FSD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSD_SHIFT)) & I2S_TCR4_FSD_MASK)
<> 144:ef7eb2e8f9f7 7323 #define I2S_TCR4_FSP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7324 #define I2S_TCR4_FSP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7325 #define I2S_TCR4_FSP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSP_SHIFT)) & I2S_TCR4_FSP_MASK)
<> 144:ef7eb2e8f9f7 7326 #define I2S_TCR4_FSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7327 #define I2S_TCR4_FSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7328 #define I2S_TCR4_FSE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSE_SHIFT)) & I2S_TCR4_FSE_MASK)
<> 144:ef7eb2e8f9f7 7329 #define I2S_TCR4_MF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7330 #define I2S_TCR4_MF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7331 #define I2S_TCR4_MF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_MF_SHIFT)) & I2S_TCR4_MF_MASK)
<> 144:ef7eb2e8f9f7 7332 #define I2S_TCR4_SYWD_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 7333 #define I2S_TCR4_SYWD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7334 #define I2S_TCR4_SYWD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_SYWD_SHIFT)) & I2S_TCR4_SYWD_MASK)
<> 144:ef7eb2e8f9f7 7335 #define I2S_TCR4_FRSZ_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 7336 #define I2S_TCR4_FRSZ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7337 #define I2S_TCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FRSZ_SHIFT)) & I2S_TCR4_FRSZ_MASK)
<> 144:ef7eb2e8f9f7 7338
<> 144:ef7eb2e8f9f7 7339 /*! @name TCR5 - SAI Transmit Configuration 5 Register */
<> 144:ef7eb2e8f9f7 7340 #define I2S_TCR5_FBT_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 7341 #define I2S_TCR5_FBT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7342 #define I2S_TCR5_FBT(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_FBT_SHIFT)) & I2S_TCR5_FBT_MASK)
<> 144:ef7eb2e8f9f7 7343 #define I2S_TCR5_W0W_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 7344 #define I2S_TCR5_W0W_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7345 #define I2S_TCR5_W0W(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_W0W_SHIFT)) & I2S_TCR5_W0W_MASK)
<> 144:ef7eb2e8f9f7 7346 #define I2S_TCR5_WNW_MASK (0x1F000000U)
<> 144:ef7eb2e8f9f7 7347 #define I2S_TCR5_WNW_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7348 #define I2S_TCR5_WNW(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_WNW_SHIFT)) & I2S_TCR5_WNW_MASK)
<> 144:ef7eb2e8f9f7 7349
<> 144:ef7eb2e8f9f7 7350 /*! @name TDR - SAI Transmit Data Register */
<> 144:ef7eb2e8f9f7 7351 #define I2S_TDR_TDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7352 #define I2S_TDR_TDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7353 #define I2S_TDR_TDR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TDR_TDR_SHIFT)) & I2S_TDR_TDR_MASK)
<> 144:ef7eb2e8f9f7 7354
<> 144:ef7eb2e8f9f7 7355 /* The count of I2S_TDR */
<> 144:ef7eb2e8f9f7 7356 #define I2S_TDR_COUNT (2U)
<> 144:ef7eb2e8f9f7 7357
<> 144:ef7eb2e8f9f7 7358 /*! @name TFR - SAI Transmit FIFO Register */
<> 144:ef7eb2e8f9f7 7359 #define I2S_TFR_RFP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7360 #define I2S_TFR_RFP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7361 #define I2S_TFR_RFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TFR_RFP_SHIFT)) & I2S_TFR_RFP_MASK)
<> 144:ef7eb2e8f9f7 7362 #define I2S_TFR_WFP_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 7363 #define I2S_TFR_WFP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7364 #define I2S_TFR_WFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TFR_WFP_SHIFT)) & I2S_TFR_WFP_MASK)
<> 144:ef7eb2e8f9f7 7365
<> 144:ef7eb2e8f9f7 7366 /* The count of I2S_TFR */
<> 144:ef7eb2e8f9f7 7367 #define I2S_TFR_COUNT (2U)
<> 144:ef7eb2e8f9f7 7368
<> 144:ef7eb2e8f9f7 7369 /*! @name TMR - SAI Transmit Mask Register */
<> 144:ef7eb2e8f9f7 7370 #define I2S_TMR_TWM_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7371 #define I2S_TMR_TWM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7372 #define I2S_TMR_TWM(x) (((uint32_t)(((uint32_t)(x)) << I2S_TMR_TWM_SHIFT)) & I2S_TMR_TWM_MASK)
<> 144:ef7eb2e8f9f7 7373
<> 144:ef7eb2e8f9f7 7374 /*! @name RCSR - SAI Receive Control Register */
<> 144:ef7eb2e8f9f7 7375 #define I2S_RCSR_FRDE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7376 #define I2S_RCSR_FRDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7377 #define I2S_RCSR_FRDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRDE_SHIFT)) & I2S_RCSR_FRDE_MASK)
<> 144:ef7eb2e8f9f7 7378 #define I2S_RCSR_FWDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7379 #define I2S_RCSR_FWDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7380 #define I2S_RCSR_FWDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWDE_SHIFT)) & I2S_RCSR_FWDE_MASK)
<> 144:ef7eb2e8f9f7 7381 #define I2S_RCSR_FRIE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 7382 #define I2S_RCSR_FRIE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7383 #define I2S_RCSR_FRIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRIE_SHIFT)) & I2S_RCSR_FRIE_MASK)
<> 144:ef7eb2e8f9f7 7384 #define I2S_RCSR_FWIE_MASK (0x200U)
<> 144:ef7eb2e8f9f7 7385 #define I2S_RCSR_FWIE_SHIFT (9U)
<> 144:ef7eb2e8f9f7 7386 #define I2S_RCSR_FWIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWIE_SHIFT)) & I2S_RCSR_FWIE_MASK)
<> 144:ef7eb2e8f9f7 7387 #define I2S_RCSR_FEIE_MASK (0x400U)
<> 144:ef7eb2e8f9f7 7388 #define I2S_RCSR_FEIE_SHIFT (10U)
<> 144:ef7eb2e8f9f7 7389 #define I2S_RCSR_FEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FEIE_SHIFT)) & I2S_RCSR_FEIE_MASK)
<> 144:ef7eb2e8f9f7 7390 #define I2S_RCSR_SEIE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 7391 #define I2S_RCSR_SEIE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 7392 #define I2S_RCSR_SEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SEIE_SHIFT)) & I2S_RCSR_SEIE_MASK)
<> 144:ef7eb2e8f9f7 7393 #define I2S_RCSR_WSIE_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 7394 #define I2S_RCSR_WSIE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7395 #define I2S_RCSR_WSIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_WSIE_SHIFT)) & I2S_RCSR_WSIE_MASK)
<> 144:ef7eb2e8f9f7 7396 #define I2S_RCSR_FRF_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 7397 #define I2S_RCSR_FRF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7398 #define I2S_RCSR_FRF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRF_SHIFT)) & I2S_RCSR_FRF_MASK)
<> 144:ef7eb2e8f9f7 7399 #define I2S_RCSR_FWF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 7400 #define I2S_RCSR_FWF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 7401 #define I2S_RCSR_FWF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWF_SHIFT)) & I2S_RCSR_FWF_MASK)
<> 144:ef7eb2e8f9f7 7402 #define I2S_RCSR_FEF_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 7403 #define I2S_RCSR_FEF_SHIFT (18U)
<> 144:ef7eb2e8f9f7 7404 #define I2S_RCSR_FEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FEF_SHIFT)) & I2S_RCSR_FEF_MASK)
<> 144:ef7eb2e8f9f7 7405 #define I2S_RCSR_SEF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 7406 #define I2S_RCSR_SEF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 7407 #define I2S_RCSR_SEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SEF_SHIFT)) & I2S_RCSR_SEF_MASK)
<> 144:ef7eb2e8f9f7 7408 #define I2S_RCSR_WSF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 7409 #define I2S_RCSR_WSF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 7410 #define I2S_RCSR_WSF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_WSF_SHIFT)) & I2S_RCSR_WSF_MASK)
<> 144:ef7eb2e8f9f7 7411 #define I2S_RCSR_SR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7412 #define I2S_RCSR_SR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7413 #define I2S_RCSR_SR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SR_SHIFT)) & I2S_RCSR_SR_MASK)
<> 144:ef7eb2e8f9f7 7414 #define I2S_RCSR_FR_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7415 #define I2S_RCSR_FR_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7416 #define I2S_RCSR_FR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FR_SHIFT)) & I2S_RCSR_FR_MASK)
<> 144:ef7eb2e8f9f7 7417 #define I2S_RCSR_BCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7418 #define I2S_RCSR_BCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7419 #define I2S_RCSR_BCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_BCE_SHIFT)) & I2S_RCSR_BCE_MASK)
<> 144:ef7eb2e8f9f7 7420 #define I2S_RCSR_DBGE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 7421 #define I2S_RCSR_DBGE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 7422 #define I2S_RCSR_DBGE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_DBGE_SHIFT)) & I2S_RCSR_DBGE_MASK)
<> 144:ef7eb2e8f9f7 7423 #define I2S_RCSR_STOPE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 7424 #define I2S_RCSR_STOPE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7425 #define I2S_RCSR_STOPE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_STOPE_SHIFT)) & I2S_RCSR_STOPE_MASK)
<> 144:ef7eb2e8f9f7 7426 #define I2S_RCSR_RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7427 #define I2S_RCSR_RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7428 #define I2S_RCSR_RE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_RE_SHIFT)) & I2S_RCSR_RE_MASK)
<> 144:ef7eb2e8f9f7 7429
<> 144:ef7eb2e8f9f7 7430 /*! @name RCR1 - SAI Receive Configuration 1 Register */
<> 144:ef7eb2e8f9f7 7431 #define I2S_RCR1_RFW_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7432 #define I2S_RCR1_RFW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7433 #define I2S_RCR1_RFW(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR1_RFW_SHIFT)) & I2S_RCR1_RFW_MASK)
<> 144:ef7eb2e8f9f7 7434
<> 144:ef7eb2e8f9f7 7435 /*! @name RCR2 - SAI Receive Configuration 2 Register */
<> 144:ef7eb2e8f9f7 7436 #define I2S_RCR2_DIV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7437 #define I2S_RCR2_DIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7438 #define I2S_RCR2_DIV(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_DIV_SHIFT)) & I2S_RCR2_DIV_MASK)
<> 144:ef7eb2e8f9f7 7439 #define I2S_RCR2_BCD_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7440 #define I2S_RCR2_BCD_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7441 #define I2S_RCR2_BCD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCD_SHIFT)) & I2S_RCR2_BCD_MASK)
<> 144:ef7eb2e8f9f7 7442 #define I2S_RCR2_BCP_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7443 #define I2S_RCR2_BCP_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7444 #define I2S_RCR2_BCP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCP_SHIFT)) & I2S_RCR2_BCP_MASK)
<> 144:ef7eb2e8f9f7 7445 #define I2S_RCR2_MSEL_MASK (0xC000000U)
<> 144:ef7eb2e8f9f7 7446 #define I2S_RCR2_MSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7447 #define I2S_RCR2_MSEL(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_MSEL_SHIFT)) & I2S_RCR2_MSEL_MASK)
<> 144:ef7eb2e8f9f7 7448 #define I2S_RCR2_BCI_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7449 #define I2S_RCR2_BCI_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7450 #define I2S_RCR2_BCI(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCI_SHIFT)) & I2S_RCR2_BCI_MASK)
<> 144:ef7eb2e8f9f7 7451 #define I2S_RCR2_BCS_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 7452 #define I2S_RCR2_BCS_SHIFT (29U)
<> 144:ef7eb2e8f9f7 7453 #define I2S_RCR2_BCS(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCS_SHIFT)) & I2S_RCR2_BCS_MASK)
<> 144:ef7eb2e8f9f7 7454 #define I2S_RCR2_SYNC_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 7455 #define I2S_RCR2_SYNC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7456 #define I2S_RCR2_SYNC(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_SYNC_SHIFT)) & I2S_RCR2_SYNC_MASK)
<> 144:ef7eb2e8f9f7 7457
<> 144:ef7eb2e8f9f7 7458 /*! @name RCR3 - SAI Receive Configuration 3 Register */
<> 144:ef7eb2e8f9f7 7459 #define I2S_RCR3_WDFL_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 7460 #define I2S_RCR3_WDFL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7461 #define I2S_RCR3_WDFL(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR3_WDFL_SHIFT)) & I2S_RCR3_WDFL_MASK)
<> 144:ef7eb2e8f9f7 7462 #define I2S_RCR3_RCE_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 7463 #define I2S_RCR3_RCE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7464 #define I2S_RCR3_RCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR3_RCE_SHIFT)) & I2S_RCR3_RCE_MASK)
<> 144:ef7eb2e8f9f7 7465
<> 144:ef7eb2e8f9f7 7466 /*! @name RCR4 - SAI Receive Configuration 4 Register */
<> 144:ef7eb2e8f9f7 7467 #define I2S_RCR4_FSD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7468 #define I2S_RCR4_FSD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7469 #define I2S_RCR4_FSD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSD_SHIFT)) & I2S_RCR4_FSD_MASK)
<> 144:ef7eb2e8f9f7 7470 #define I2S_RCR4_FSP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7471 #define I2S_RCR4_FSP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7472 #define I2S_RCR4_FSP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSP_SHIFT)) & I2S_RCR4_FSP_MASK)
<> 144:ef7eb2e8f9f7 7473 #define I2S_RCR4_FSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7474 #define I2S_RCR4_FSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7475 #define I2S_RCR4_FSE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSE_SHIFT)) & I2S_RCR4_FSE_MASK)
<> 144:ef7eb2e8f9f7 7476 #define I2S_RCR4_MF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7477 #define I2S_RCR4_MF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7478 #define I2S_RCR4_MF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_MF_SHIFT)) & I2S_RCR4_MF_MASK)
<> 144:ef7eb2e8f9f7 7479 #define I2S_RCR4_SYWD_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 7480 #define I2S_RCR4_SYWD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7481 #define I2S_RCR4_SYWD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_SYWD_SHIFT)) & I2S_RCR4_SYWD_MASK)
<> 144:ef7eb2e8f9f7 7482 #define I2S_RCR4_FRSZ_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 7483 #define I2S_RCR4_FRSZ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7484 #define I2S_RCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FRSZ_SHIFT)) & I2S_RCR4_FRSZ_MASK)
<> 144:ef7eb2e8f9f7 7485
<> 144:ef7eb2e8f9f7 7486 /*! @name RCR5 - SAI Receive Configuration 5 Register */
<> 144:ef7eb2e8f9f7 7487 #define I2S_RCR5_FBT_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 7488 #define I2S_RCR5_FBT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7489 #define I2S_RCR5_FBT(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_FBT_SHIFT)) & I2S_RCR5_FBT_MASK)
<> 144:ef7eb2e8f9f7 7490 #define I2S_RCR5_W0W_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 7491 #define I2S_RCR5_W0W_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7492 #define I2S_RCR5_W0W(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_W0W_SHIFT)) & I2S_RCR5_W0W_MASK)
<> 144:ef7eb2e8f9f7 7493 #define I2S_RCR5_WNW_MASK (0x1F000000U)
<> 144:ef7eb2e8f9f7 7494 #define I2S_RCR5_WNW_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7495 #define I2S_RCR5_WNW(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_WNW_SHIFT)) & I2S_RCR5_WNW_MASK)
<> 144:ef7eb2e8f9f7 7496
<> 144:ef7eb2e8f9f7 7497 /*! @name RDR - SAI Receive Data Register */
<> 144:ef7eb2e8f9f7 7498 #define I2S_RDR_RDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7499 #define I2S_RDR_RDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7500 #define I2S_RDR_RDR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RDR_RDR_SHIFT)) & I2S_RDR_RDR_MASK)
<> 144:ef7eb2e8f9f7 7501
<> 144:ef7eb2e8f9f7 7502 /* The count of I2S_RDR */
<> 144:ef7eb2e8f9f7 7503 #define I2S_RDR_COUNT (2U)
<> 144:ef7eb2e8f9f7 7504
<> 144:ef7eb2e8f9f7 7505 /*! @name RFR - SAI Receive FIFO Register */
<> 144:ef7eb2e8f9f7 7506 #define I2S_RFR_RFP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7507 #define I2S_RFR_RFP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7508 #define I2S_RFR_RFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RFR_RFP_SHIFT)) & I2S_RFR_RFP_MASK)
<> 144:ef7eb2e8f9f7 7509 #define I2S_RFR_WFP_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 7510 #define I2S_RFR_WFP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7511 #define I2S_RFR_WFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RFR_WFP_SHIFT)) & I2S_RFR_WFP_MASK)
<> 144:ef7eb2e8f9f7 7512
<> 144:ef7eb2e8f9f7 7513 /* The count of I2S_RFR */
<> 144:ef7eb2e8f9f7 7514 #define I2S_RFR_COUNT (2U)
<> 144:ef7eb2e8f9f7 7515
<> 144:ef7eb2e8f9f7 7516 /*! @name RMR - SAI Receive Mask Register */
<> 144:ef7eb2e8f9f7 7517 #define I2S_RMR_RWM_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7518 #define I2S_RMR_RWM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7519 #define I2S_RMR_RWM(x) (((uint32_t)(((uint32_t)(x)) << I2S_RMR_RWM_SHIFT)) & I2S_RMR_RWM_MASK)
<> 144:ef7eb2e8f9f7 7520
<> 144:ef7eb2e8f9f7 7521 /*! @name MCR - SAI MCLK Control Register */
<> 144:ef7eb2e8f9f7 7522 #define I2S_MCR_MICS_MASK (0x3000000U)
<> 144:ef7eb2e8f9f7 7523 #define I2S_MCR_MICS_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7524 #define I2S_MCR_MICS(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_MICS_SHIFT)) & I2S_MCR_MICS_MASK)
<> 144:ef7eb2e8f9f7 7525 #define I2S_MCR_MOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 7526 #define I2S_MCR_MOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7527 #define I2S_MCR_MOE(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_MOE_SHIFT)) & I2S_MCR_MOE_MASK)
<> 144:ef7eb2e8f9f7 7528 #define I2S_MCR_DUF_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7529 #define I2S_MCR_DUF_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7530 #define I2S_MCR_DUF(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_DUF_SHIFT)) & I2S_MCR_DUF_MASK)
<> 144:ef7eb2e8f9f7 7531
<> 144:ef7eb2e8f9f7 7532 /*! @name MDR - SAI MCLK Divide Register */
<> 144:ef7eb2e8f9f7 7533 #define I2S_MDR_DIVIDE_MASK (0xFFFU)
<> 144:ef7eb2e8f9f7 7534 #define I2S_MDR_DIVIDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7535 #define I2S_MDR_DIVIDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_MDR_DIVIDE_SHIFT)) & I2S_MDR_DIVIDE_MASK)
<> 144:ef7eb2e8f9f7 7536 #define I2S_MDR_FRACT_MASK (0xFF000U)
<> 144:ef7eb2e8f9f7 7537 #define I2S_MDR_FRACT_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7538 #define I2S_MDR_FRACT(x) (((uint32_t)(((uint32_t)(x)) << I2S_MDR_FRACT_SHIFT)) & I2S_MDR_FRACT_MASK)
<> 144:ef7eb2e8f9f7 7539
<> 144:ef7eb2e8f9f7 7540
<> 144:ef7eb2e8f9f7 7541 /*!
<> 144:ef7eb2e8f9f7 7542 * @}
<> 144:ef7eb2e8f9f7 7543 */ /* end of group I2S_Register_Masks */
<> 144:ef7eb2e8f9f7 7544
<> 144:ef7eb2e8f9f7 7545
<> 144:ef7eb2e8f9f7 7546 /* I2S - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7547 /** Peripheral I2S0 base address */
<> 144:ef7eb2e8f9f7 7548 #define I2S0_BASE (0x4002F000u)
<> 144:ef7eb2e8f9f7 7549 /** Peripheral I2S0 base pointer */
<> 144:ef7eb2e8f9f7 7550 #define I2S0 ((I2S_Type *)I2S0_BASE)
<> 144:ef7eb2e8f9f7 7551 /** Array initializer of I2S peripheral base addresses */
<> 144:ef7eb2e8f9f7 7552 #define I2S_BASE_ADDRS { I2S0_BASE }
<> 144:ef7eb2e8f9f7 7553 /** Array initializer of I2S peripheral base pointers */
<> 144:ef7eb2e8f9f7 7554 #define I2S_BASE_PTRS { I2S0 }
<> 144:ef7eb2e8f9f7 7555 /** Interrupt vectors for the I2S peripheral type */
<> 144:ef7eb2e8f9f7 7556 #define I2S_RX_IRQS { I2S0_Rx_IRQn }
<> 144:ef7eb2e8f9f7 7557 #define I2S_TX_IRQS { I2S0_Tx_IRQn }
<> 144:ef7eb2e8f9f7 7558
<> 144:ef7eb2e8f9f7 7559 /*!
<> 144:ef7eb2e8f9f7 7560 * @}
<> 144:ef7eb2e8f9f7 7561 */ /* end of group I2S_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7562
<> 144:ef7eb2e8f9f7 7563
<> 144:ef7eb2e8f9f7 7564 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7565 -- LLWU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7566 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7567
<> 144:ef7eb2e8f9f7 7568 /*!
<> 144:ef7eb2e8f9f7 7569 * @addtogroup LLWU_Peripheral_Access_Layer LLWU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7570 * @{
<> 144:ef7eb2e8f9f7 7571 */
<> 144:ef7eb2e8f9f7 7572
<> 144:ef7eb2e8f9f7 7573 /** LLWU - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7574 typedef struct {
<> 144:ef7eb2e8f9f7 7575 __IO uint8_t PE1; /**< LLWU Pin Enable 1 register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7576 __IO uint8_t PE2; /**< LLWU Pin Enable 2 register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 7577 __IO uint8_t PE3; /**< LLWU Pin Enable 3 register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 7578 __IO uint8_t PE4; /**< LLWU Pin Enable 4 register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 7579 __IO uint8_t ME; /**< LLWU Module Enable register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 7580 __IO uint8_t F1; /**< LLWU Flag 1 register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 7581 __IO uint8_t F2; /**< LLWU Flag 2 register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 7582 __I uint8_t F3; /**< LLWU Flag 3 register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 7583 __IO uint8_t FILT1; /**< LLWU Pin Filter 1 register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7584 __IO uint8_t FILT2; /**< LLWU Pin Filter 2 register, offset: 0x9 */
<> 144:ef7eb2e8f9f7 7585 __IO uint8_t RST; /**< LLWU Reset Enable register, offset: 0xA */
<> 144:ef7eb2e8f9f7 7586 } LLWU_Type;
<> 144:ef7eb2e8f9f7 7587
<> 144:ef7eb2e8f9f7 7588 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7589 -- LLWU Register Masks
<> 144:ef7eb2e8f9f7 7590 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7591
<> 144:ef7eb2e8f9f7 7592 /*!
<> 144:ef7eb2e8f9f7 7593 * @addtogroup LLWU_Register_Masks LLWU Register Masks
<> 144:ef7eb2e8f9f7 7594 * @{
<> 144:ef7eb2e8f9f7 7595 */
<> 144:ef7eb2e8f9f7 7596
<> 144:ef7eb2e8f9f7 7597 /*! @name PE1 - LLWU Pin Enable 1 register */
<> 144:ef7eb2e8f9f7 7598 #define LLWU_PE1_WUPE0_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7599 #define LLWU_PE1_WUPE0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7600 #define LLWU_PE1_WUPE0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE0_SHIFT)) & LLWU_PE1_WUPE0_MASK)
<> 144:ef7eb2e8f9f7 7601 #define LLWU_PE1_WUPE1_MASK (0xCU)
<> 144:ef7eb2e8f9f7 7602 #define LLWU_PE1_WUPE1_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7603 #define LLWU_PE1_WUPE1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE1_SHIFT)) & LLWU_PE1_WUPE1_MASK)
<> 144:ef7eb2e8f9f7 7604 #define LLWU_PE1_WUPE2_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7605 #define LLWU_PE1_WUPE2_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7606 #define LLWU_PE1_WUPE2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE2_SHIFT)) & LLWU_PE1_WUPE2_MASK)
<> 144:ef7eb2e8f9f7 7607 #define LLWU_PE1_WUPE3_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7608 #define LLWU_PE1_WUPE3_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7609 #define LLWU_PE1_WUPE3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE3_SHIFT)) & LLWU_PE1_WUPE3_MASK)
<> 144:ef7eb2e8f9f7 7610
<> 144:ef7eb2e8f9f7 7611 /*! @name PE2 - LLWU Pin Enable 2 register */
<> 144:ef7eb2e8f9f7 7612 #define LLWU_PE2_WUPE4_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7613 #define LLWU_PE2_WUPE4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7614 #define LLWU_PE2_WUPE4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE4_SHIFT)) & LLWU_PE2_WUPE4_MASK)
<> 144:ef7eb2e8f9f7 7615 #define LLWU_PE2_WUPE5_MASK (0xCU)
<> 144:ef7eb2e8f9f7 7616 #define LLWU_PE2_WUPE5_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7617 #define LLWU_PE2_WUPE5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE5_SHIFT)) & LLWU_PE2_WUPE5_MASK)
<> 144:ef7eb2e8f9f7 7618 #define LLWU_PE2_WUPE6_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7619 #define LLWU_PE2_WUPE6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7620 #define LLWU_PE2_WUPE6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE6_SHIFT)) & LLWU_PE2_WUPE6_MASK)
<> 144:ef7eb2e8f9f7 7621 #define LLWU_PE2_WUPE7_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7622 #define LLWU_PE2_WUPE7_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7623 #define LLWU_PE2_WUPE7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE7_SHIFT)) & LLWU_PE2_WUPE7_MASK)
<> 144:ef7eb2e8f9f7 7624
<> 144:ef7eb2e8f9f7 7625 /*! @name PE3 - LLWU Pin Enable 3 register */
<> 144:ef7eb2e8f9f7 7626 #define LLWU_PE3_WUPE8_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7627 #define LLWU_PE3_WUPE8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7628 #define LLWU_PE3_WUPE8(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE8_SHIFT)) & LLWU_PE3_WUPE8_MASK)
<> 144:ef7eb2e8f9f7 7629 #define LLWU_PE3_WUPE9_MASK (0xCU)
<> 144:ef7eb2e8f9f7 7630 #define LLWU_PE3_WUPE9_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7631 #define LLWU_PE3_WUPE9(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE9_SHIFT)) & LLWU_PE3_WUPE9_MASK)
<> 144:ef7eb2e8f9f7 7632 #define LLWU_PE3_WUPE10_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7633 #define LLWU_PE3_WUPE10_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7634 #define LLWU_PE3_WUPE10(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE10_SHIFT)) & LLWU_PE3_WUPE10_MASK)
<> 144:ef7eb2e8f9f7 7635 #define LLWU_PE3_WUPE11_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7636 #define LLWU_PE3_WUPE11_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7637 #define LLWU_PE3_WUPE11(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE11_SHIFT)) & LLWU_PE3_WUPE11_MASK)
<> 144:ef7eb2e8f9f7 7638
<> 144:ef7eb2e8f9f7 7639 /*! @name PE4 - LLWU Pin Enable 4 register */
<> 144:ef7eb2e8f9f7 7640 #define LLWU_PE4_WUPE12_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7641 #define LLWU_PE4_WUPE12_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7642 #define LLWU_PE4_WUPE12(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE12_SHIFT)) & LLWU_PE4_WUPE12_MASK)
<> 144:ef7eb2e8f9f7 7643 #define LLWU_PE4_WUPE13_MASK (0xCU)
<> 144:ef7eb2e8f9f7 7644 #define LLWU_PE4_WUPE13_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7645 #define LLWU_PE4_WUPE13(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE13_SHIFT)) & LLWU_PE4_WUPE13_MASK)
<> 144:ef7eb2e8f9f7 7646 #define LLWU_PE4_WUPE14_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7647 #define LLWU_PE4_WUPE14_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7648 #define LLWU_PE4_WUPE14(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE14_SHIFT)) & LLWU_PE4_WUPE14_MASK)
<> 144:ef7eb2e8f9f7 7649 #define LLWU_PE4_WUPE15_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7650 #define LLWU_PE4_WUPE15_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7651 #define LLWU_PE4_WUPE15(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE15_SHIFT)) & LLWU_PE4_WUPE15_MASK)
<> 144:ef7eb2e8f9f7 7652
<> 144:ef7eb2e8f9f7 7653 /*! @name ME - LLWU Module Enable register */
<> 144:ef7eb2e8f9f7 7654 #define LLWU_ME_WUME0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7655 #define LLWU_ME_WUME0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7656 #define LLWU_ME_WUME0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME0_SHIFT)) & LLWU_ME_WUME0_MASK)
<> 144:ef7eb2e8f9f7 7657 #define LLWU_ME_WUME1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7658 #define LLWU_ME_WUME1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7659 #define LLWU_ME_WUME1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME1_SHIFT)) & LLWU_ME_WUME1_MASK)
<> 144:ef7eb2e8f9f7 7660 #define LLWU_ME_WUME2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7661 #define LLWU_ME_WUME2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7662 #define LLWU_ME_WUME2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME2_SHIFT)) & LLWU_ME_WUME2_MASK)
<> 144:ef7eb2e8f9f7 7663 #define LLWU_ME_WUME3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7664 #define LLWU_ME_WUME3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7665 #define LLWU_ME_WUME3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME3_SHIFT)) & LLWU_ME_WUME3_MASK)
<> 144:ef7eb2e8f9f7 7666 #define LLWU_ME_WUME4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7667 #define LLWU_ME_WUME4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7668 #define LLWU_ME_WUME4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME4_SHIFT)) & LLWU_ME_WUME4_MASK)
<> 144:ef7eb2e8f9f7 7669 #define LLWU_ME_WUME5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7670 #define LLWU_ME_WUME5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7671 #define LLWU_ME_WUME5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME5_SHIFT)) & LLWU_ME_WUME5_MASK)
<> 144:ef7eb2e8f9f7 7672 #define LLWU_ME_WUME6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7673 #define LLWU_ME_WUME6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7674 #define LLWU_ME_WUME6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME6_SHIFT)) & LLWU_ME_WUME6_MASK)
<> 144:ef7eb2e8f9f7 7675 #define LLWU_ME_WUME7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7676 #define LLWU_ME_WUME7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7677 #define LLWU_ME_WUME7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME7_SHIFT)) & LLWU_ME_WUME7_MASK)
<> 144:ef7eb2e8f9f7 7678
<> 144:ef7eb2e8f9f7 7679 /*! @name F1 - LLWU Flag 1 register */
<> 144:ef7eb2e8f9f7 7680 #define LLWU_F1_WUF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7681 #define LLWU_F1_WUF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7682 #define LLWU_F1_WUF0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF0_SHIFT)) & LLWU_F1_WUF0_MASK)
<> 144:ef7eb2e8f9f7 7683 #define LLWU_F1_WUF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7684 #define LLWU_F1_WUF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7685 #define LLWU_F1_WUF1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF1_SHIFT)) & LLWU_F1_WUF1_MASK)
<> 144:ef7eb2e8f9f7 7686 #define LLWU_F1_WUF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7687 #define LLWU_F1_WUF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7688 #define LLWU_F1_WUF2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF2_SHIFT)) & LLWU_F1_WUF2_MASK)
<> 144:ef7eb2e8f9f7 7689 #define LLWU_F1_WUF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7690 #define LLWU_F1_WUF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7691 #define LLWU_F1_WUF3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF3_SHIFT)) & LLWU_F1_WUF3_MASK)
<> 144:ef7eb2e8f9f7 7692 #define LLWU_F1_WUF4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7693 #define LLWU_F1_WUF4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7694 #define LLWU_F1_WUF4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF4_SHIFT)) & LLWU_F1_WUF4_MASK)
<> 144:ef7eb2e8f9f7 7695 #define LLWU_F1_WUF5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7696 #define LLWU_F1_WUF5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7697 #define LLWU_F1_WUF5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF5_SHIFT)) & LLWU_F1_WUF5_MASK)
<> 144:ef7eb2e8f9f7 7698 #define LLWU_F1_WUF6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7699 #define LLWU_F1_WUF6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7700 #define LLWU_F1_WUF6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF6_SHIFT)) & LLWU_F1_WUF6_MASK)
<> 144:ef7eb2e8f9f7 7701 #define LLWU_F1_WUF7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7702 #define LLWU_F1_WUF7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7703 #define LLWU_F1_WUF7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF7_SHIFT)) & LLWU_F1_WUF7_MASK)
<> 144:ef7eb2e8f9f7 7704
<> 144:ef7eb2e8f9f7 7705 /*! @name F2 - LLWU Flag 2 register */
<> 144:ef7eb2e8f9f7 7706 #define LLWU_F2_WUF8_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7707 #define LLWU_F2_WUF8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7708 #define LLWU_F2_WUF8(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF8_SHIFT)) & LLWU_F2_WUF8_MASK)
<> 144:ef7eb2e8f9f7 7709 #define LLWU_F2_WUF9_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7710 #define LLWU_F2_WUF9_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7711 #define LLWU_F2_WUF9(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF9_SHIFT)) & LLWU_F2_WUF9_MASK)
<> 144:ef7eb2e8f9f7 7712 #define LLWU_F2_WUF10_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7713 #define LLWU_F2_WUF10_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7714 #define LLWU_F2_WUF10(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF10_SHIFT)) & LLWU_F2_WUF10_MASK)
<> 144:ef7eb2e8f9f7 7715 #define LLWU_F2_WUF11_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7716 #define LLWU_F2_WUF11_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7717 #define LLWU_F2_WUF11(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF11_SHIFT)) & LLWU_F2_WUF11_MASK)
<> 144:ef7eb2e8f9f7 7718 #define LLWU_F2_WUF12_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7719 #define LLWU_F2_WUF12_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7720 #define LLWU_F2_WUF12(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF12_SHIFT)) & LLWU_F2_WUF12_MASK)
<> 144:ef7eb2e8f9f7 7721 #define LLWU_F2_WUF13_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7722 #define LLWU_F2_WUF13_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7723 #define LLWU_F2_WUF13(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF13_SHIFT)) & LLWU_F2_WUF13_MASK)
<> 144:ef7eb2e8f9f7 7724 #define LLWU_F2_WUF14_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7725 #define LLWU_F2_WUF14_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7726 #define LLWU_F2_WUF14(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF14_SHIFT)) & LLWU_F2_WUF14_MASK)
<> 144:ef7eb2e8f9f7 7727 #define LLWU_F2_WUF15_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7728 #define LLWU_F2_WUF15_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7729 #define LLWU_F2_WUF15(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF15_SHIFT)) & LLWU_F2_WUF15_MASK)
<> 144:ef7eb2e8f9f7 7730
<> 144:ef7eb2e8f9f7 7731 /*! @name F3 - LLWU Flag 3 register */
<> 144:ef7eb2e8f9f7 7732 #define LLWU_F3_MWUF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7733 #define LLWU_F3_MWUF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7734 #define LLWU_F3_MWUF0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF0_SHIFT)) & LLWU_F3_MWUF0_MASK)
<> 144:ef7eb2e8f9f7 7735 #define LLWU_F3_MWUF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7736 #define LLWU_F3_MWUF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7737 #define LLWU_F3_MWUF1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF1_SHIFT)) & LLWU_F3_MWUF1_MASK)
<> 144:ef7eb2e8f9f7 7738 #define LLWU_F3_MWUF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7739 #define LLWU_F3_MWUF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7740 #define LLWU_F3_MWUF2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF2_SHIFT)) & LLWU_F3_MWUF2_MASK)
<> 144:ef7eb2e8f9f7 7741 #define LLWU_F3_MWUF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7742 #define LLWU_F3_MWUF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7743 #define LLWU_F3_MWUF3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF3_SHIFT)) & LLWU_F3_MWUF3_MASK)
<> 144:ef7eb2e8f9f7 7744 #define LLWU_F3_MWUF4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7745 #define LLWU_F3_MWUF4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7746 #define LLWU_F3_MWUF4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF4_SHIFT)) & LLWU_F3_MWUF4_MASK)
<> 144:ef7eb2e8f9f7 7747 #define LLWU_F3_MWUF5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7748 #define LLWU_F3_MWUF5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7749 #define LLWU_F3_MWUF5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF5_SHIFT)) & LLWU_F3_MWUF5_MASK)
<> 144:ef7eb2e8f9f7 7750 #define LLWU_F3_MWUF6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7751 #define LLWU_F3_MWUF6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7752 #define LLWU_F3_MWUF6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF6_SHIFT)) & LLWU_F3_MWUF6_MASK)
<> 144:ef7eb2e8f9f7 7753 #define LLWU_F3_MWUF7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7754 #define LLWU_F3_MWUF7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7755 #define LLWU_F3_MWUF7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF7_SHIFT)) & LLWU_F3_MWUF7_MASK)
<> 144:ef7eb2e8f9f7 7756
<> 144:ef7eb2e8f9f7 7757 /*! @name FILT1 - LLWU Pin Filter 1 register */
<> 144:ef7eb2e8f9f7 7758 #define LLWU_FILT1_FILTSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7759 #define LLWU_FILT1_FILTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7760 #define LLWU_FILT1_FILTSEL(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTSEL_SHIFT)) & LLWU_FILT1_FILTSEL_MASK)
<> 144:ef7eb2e8f9f7 7761 #define LLWU_FILT1_FILTE_MASK (0x60U)
<> 144:ef7eb2e8f9f7 7762 #define LLWU_FILT1_FILTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7763 #define LLWU_FILT1_FILTE(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTE_SHIFT)) & LLWU_FILT1_FILTE_MASK)
<> 144:ef7eb2e8f9f7 7764 #define LLWU_FILT1_FILTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7765 #define LLWU_FILT1_FILTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7766 #define LLWU_FILT1_FILTF(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTF_SHIFT)) & LLWU_FILT1_FILTF_MASK)
<> 144:ef7eb2e8f9f7 7767
<> 144:ef7eb2e8f9f7 7768 /*! @name FILT2 - LLWU Pin Filter 2 register */
<> 144:ef7eb2e8f9f7 7769 #define LLWU_FILT2_FILTSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7770 #define LLWU_FILT2_FILTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7771 #define LLWU_FILT2_FILTSEL(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTSEL_SHIFT)) & LLWU_FILT2_FILTSEL_MASK)
<> 144:ef7eb2e8f9f7 7772 #define LLWU_FILT2_FILTE_MASK (0x60U)
<> 144:ef7eb2e8f9f7 7773 #define LLWU_FILT2_FILTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7774 #define LLWU_FILT2_FILTE(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTE_SHIFT)) & LLWU_FILT2_FILTE_MASK)
<> 144:ef7eb2e8f9f7 7775 #define LLWU_FILT2_FILTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7776 #define LLWU_FILT2_FILTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7777 #define LLWU_FILT2_FILTF(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTF_SHIFT)) & LLWU_FILT2_FILTF_MASK)
<> 144:ef7eb2e8f9f7 7778
<> 144:ef7eb2e8f9f7 7779 /*! @name RST - LLWU Reset Enable register */
<> 144:ef7eb2e8f9f7 7780 #define LLWU_RST_RSTFILT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7781 #define LLWU_RST_RSTFILT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7782 #define LLWU_RST_RSTFILT(x) (((uint8_t)(((uint8_t)(x)) << LLWU_RST_RSTFILT_SHIFT)) & LLWU_RST_RSTFILT_MASK)
<> 144:ef7eb2e8f9f7 7783 #define LLWU_RST_LLRSTE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7784 #define LLWU_RST_LLRSTE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7785 #define LLWU_RST_LLRSTE(x) (((uint8_t)(((uint8_t)(x)) << LLWU_RST_LLRSTE_SHIFT)) & LLWU_RST_LLRSTE_MASK)
<> 144:ef7eb2e8f9f7 7786
<> 144:ef7eb2e8f9f7 7787
<> 144:ef7eb2e8f9f7 7788 /*!
<> 144:ef7eb2e8f9f7 7789 * @}
<> 144:ef7eb2e8f9f7 7790 */ /* end of group LLWU_Register_Masks */
<> 144:ef7eb2e8f9f7 7791
<> 144:ef7eb2e8f9f7 7792
<> 144:ef7eb2e8f9f7 7793 /* LLWU - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7794 /** Peripheral LLWU base address */
<> 144:ef7eb2e8f9f7 7795 #define LLWU_BASE (0x4007C000u)
<> 144:ef7eb2e8f9f7 7796 /** Peripheral LLWU base pointer */
<> 144:ef7eb2e8f9f7 7797 #define LLWU ((LLWU_Type *)LLWU_BASE)
<> 144:ef7eb2e8f9f7 7798 /** Array initializer of LLWU peripheral base addresses */
<> 144:ef7eb2e8f9f7 7799 #define LLWU_BASE_ADDRS { LLWU_BASE }
<> 144:ef7eb2e8f9f7 7800 /** Array initializer of LLWU peripheral base pointers */
<> 144:ef7eb2e8f9f7 7801 #define LLWU_BASE_PTRS { LLWU }
<> 144:ef7eb2e8f9f7 7802 /** Interrupt vectors for the LLWU peripheral type */
<> 144:ef7eb2e8f9f7 7803 #define LLWU_IRQS { LLWU_IRQn }
<> 144:ef7eb2e8f9f7 7804
<> 144:ef7eb2e8f9f7 7805 /*!
<> 144:ef7eb2e8f9f7 7806 * @}
<> 144:ef7eb2e8f9f7 7807 */ /* end of group LLWU_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7808
<> 144:ef7eb2e8f9f7 7809
<> 144:ef7eb2e8f9f7 7810 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7811 -- LPTMR Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7812 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7813
<> 144:ef7eb2e8f9f7 7814 /*!
<> 144:ef7eb2e8f9f7 7815 * @addtogroup LPTMR_Peripheral_Access_Layer LPTMR Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7816 * @{
<> 144:ef7eb2e8f9f7 7817 */
<> 144:ef7eb2e8f9f7 7818
<> 144:ef7eb2e8f9f7 7819 /** LPTMR - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7820 typedef struct {
<> 144:ef7eb2e8f9f7 7821 __IO uint32_t CSR; /**< Low Power Timer Control Status Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7822 __IO uint32_t PSR; /**< Low Power Timer Prescale Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 7823 __IO uint32_t CMR; /**< Low Power Timer Compare Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7824 __IO uint32_t CNR; /**< Low Power Timer Counter Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 7825 } LPTMR_Type;
<> 144:ef7eb2e8f9f7 7826
<> 144:ef7eb2e8f9f7 7827 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7828 -- LPTMR Register Masks
<> 144:ef7eb2e8f9f7 7829 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7830
<> 144:ef7eb2e8f9f7 7831 /*!
<> 144:ef7eb2e8f9f7 7832 * @addtogroup LPTMR_Register_Masks LPTMR Register Masks
<> 144:ef7eb2e8f9f7 7833 * @{
<> 144:ef7eb2e8f9f7 7834 */
<> 144:ef7eb2e8f9f7 7835
<> 144:ef7eb2e8f9f7 7836 /*! @name CSR - Low Power Timer Control Status Register */
<> 144:ef7eb2e8f9f7 7837 #define LPTMR_CSR_TEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7838 #define LPTMR_CSR_TEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7839 #define LPTMR_CSR_TEN(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TEN_SHIFT)) & LPTMR_CSR_TEN_MASK)
<> 144:ef7eb2e8f9f7 7840 #define LPTMR_CSR_TMS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7841 #define LPTMR_CSR_TMS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7842 #define LPTMR_CSR_TMS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TMS_SHIFT)) & LPTMR_CSR_TMS_MASK)
<> 144:ef7eb2e8f9f7 7843 #define LPTMR_CSR_TFC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7844 #define LPTMR_CSR_TFC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7845 #define LPTMR_CSR_TFC(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TFC_SHIFT)) & LPTMR_CSR_TFC_MASK)
<> 144:ef7eb2e8f9f7 7846 #define LPTMR_CSR_TPP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7847 #define LPTMR_CSR_TPP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7848 #define LPTMR_CSR_TPP(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TPP_SHIFT)) & LPTMR_CSR_TPP_MASK)
<> 144:ef7eb2e8f9f7 7849 #define LPTMR_CSR_TPS_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7850 #define LPTMR_CSR_TPS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7851 #define LPTMR_CSR_TPS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TPS_SHIFT)) & LPTMR_CSR_TPS_MASK)
<> 144:ef7eb2e8f9f7 7852 #define LPTMR_CSR_TIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7853 #define LPTMR_CSR_TIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7854 #define LPTMR_CSR_TIE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TIE_SHIFT)) & LPTMR_CSR_TIE_MASK)
<> 144:ef7eb2e8f9f7 7855 #define LPTMR_CSR_TCF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7856 #define LPTMR_CSR_TCF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7857 #define LPTMR_CSR_TCF(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TCF_SHIFT)) & LPTMR_CSR_TCF_MASK)
<> 144:ef7eb2e8f9f7 7858
<> 144:ef7eb2e8f9f7 7859 /*! @name PSR - Low Power Timer Prescale Register */
<> 144:ef7eb2e8f9f7 7860 #define LPTMR_PSR_PCS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7861 #define LPTMR_PSR_PCS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7862 #define LPTMR_PSR_PCS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PCS_SHIFT)) & LPTMR_PSR_PCS_MASK)
<> 144:ef7eb2e8f9f7 7863 #define LPTMR_PSR_PBYP_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7864 #define LPTMR_PSR_PBYP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7865 #define LPTMR_PSR_PBYP(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PBYP_SHIFT)) & LPTMR_PSR_PBYP_MASK)
<> 144:ef7eb2e8f9f7 7866 #define LPTMR_PSR_PRESCALE_MASK (0x78U)
<> 144:ef7eb2e8f9f7 7867 #define LPTMR_PSR_PRESCALE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7868 #define LPTMR_PSR_PRESCALE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PRESCALE_SHIFT)) & LPTMR_PSR_PRESCALE_MASK)
<> 144:ef7eb2e8f9f7 7869
<> 144:ef7eb2e8f9f7 7870 /*! @name CMR - Low Power Timer Compare Register */
<> 144:ef7eb2e8f9f7 7871 #define LPTMR_CMR_COMPARE_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7872 #define LPTMR_CMR_COMPARE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7873 #define LPTMR_CMR_COMPARE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CMR_COMPARE_SHIFT)) & LPTMR_CMR_COMPARE_MASK)
<> 144:ef7eb2e8f9f7 7874
<> 144:ef7eb2e8f9f7 7875 /*! @name CNR - Low Power Timer Counter Register */
<> 144:ef7eb2e8f9f7 7876 #define LPTMR_CNR_COUNTER_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7877 #define LPTMR_CNR_COUNTER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7878 #define LPTMR_CNR_COUNTER(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CNR_COUNTER_SHIFT)) & LPTMR_CNR_COUNTER_MASK)
<> 144:ef7eb2e8f9f7 7879
<> 144:ef7eb2e8f9f7 7880
<> 144:ef7eb2e8f9f7 7881 /*!
<> 144:ef7eb2e8f9f7 7882 * @}
<> 144:ef7eb2e8f9f7 7883 */ /* end of group LPTMR_Register_Masks */
<> 144:ef7eb2e8f9f7 7884
<> 144:ef7eb2e8f9f7 7885
<> 144:ef7eb2e8f9f7 7886 /* LPTMR - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7887 /** Peripheral LPTMR0 base address */
<> 144:ef7eb2e8f9f7 7888 #define LPTMR0_BASE (0x40040000u)
<> 144:ef7eb2e8f9f7 7889 /** Peripheral LPTMR0 base pointer */
<> 144:ef7eb2e8f9f7 7890 #define LPTMR0 ((LPTMR_Type *)LPTMR0_BASE)
<> 144:ef7eb2e8f9f7 7891 /** Array initializer of LPTMR peripheral base addresses */
<> 144:ef7eb2e8f9f7 7892 #define LPTMR_BASE_ADDRS { LPTMR0_BASE }
<> 144:ef7eb2e8f9f7 7893 /** Array initializer of LPTMR peripheral base pointers */
<> 144:ef7eb2e8f9f7 7894 #define LPTMR_BASE_PTRS { LPTMR0 }
<> 144:ef7eb2e8f9f7 7895 /** Interrupt vectors for the LPTMR peripheral type */
<> 144:ef7eb2e8f9f7 7896 #define LPTMR_IRQS { LPTMR0_IRQn }
<> 144:ef7eb2e8f9f7 7897
<> 144:ef7eb2e8f9f7 7898 /*!
<> 144:ef7eb2e8f9f7 7899 * @}
<> 144:ef7eb2e8f9f7 7900 */ /* end of group LPTMR_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7901
<> 144:ef7eb2e8f9f7 7902
<> 144:ef7eb2e8f9f7 7903 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7904 -- MCG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7905 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7906
<> 144:ef7eb2e8f9f7 7907 /*!
<> 144:ef7eb2e8f9f7 7908 * @addtogroup MCG_Peripheral_Access_Layer MCG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7909 * @{
<> 144:ef7eb2e8f9f7 7910 */
<> 144:ef7eb2e8f9f7 7911
<> 144:ef7eb2e8f9f7 7912 /** MCG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7913 typedef struct {
<> 144:ef7eb2e8f9f7 7914 __IO uint8_t C1; /**< MCG Control 1 Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7915 __IO uint8_t C2; /**< MCG Control 2 Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 7916 __IO uint8_t C3; /**< MCG Control 3 Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 7917 __IO uint8_t C4; /**< MCG Control 4 Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 7918 __IO uint8_t C5; /**< MCG Control 5 Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 7919 __IO uint8_t C6; /**< MCG Control 6 Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 7920 __IO uint8_t S; /**< MCG Status Register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 7921 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 7922 __IO uint8_t SC; /**< MCG Status and Control Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7923 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 7924 __IO uint8_t ATCVH; /**< MCG Auto Trim Compare Value High Register, offset: 0xA */
<> 144:ef7eb2e8f9f7 7925 __IO uint8_t ATCVL; /**< MCG Auto Trim Compare Value Low Register, offset: 0xB */
<> 144:ef7eb2e8f9f7 7926 __IO uint8_t C7; /**< MCG Control 7 Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 7927 __IO uint8_t C8; /**< MCG Control 8 Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 7928 } MCG_Type;
<> 144:ef7eb2e8f9f7 7929
<> 144:ef7eb2e8f9f7 7930 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7931 -- MCG Register Masks
<> 144:ef7eb2e8f9f7 7932 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7933
<> 144:ef7eb2e8f9f7 7934 /*!
<> 144:ef7eb2e8f9f7 7935 * @addtogroup MCG_Register_Masks MCG Register Masks
<> 144:ef7eb2e8f9f7 7936 * @{
<> 144:ef7eb2e8f9f7 7937 */
<> 144:ef7eb2e8f9f7 7938
<> 144:ef7eb2e8f9f7 7939 /*! @name C1 - MCG Control 1 Register */
<> 144:ef7eb2e8f9f7 7940 #define MCG_C1_IREFSTEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7941 #define MCG_C1_IREFSTEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7942 #define MCG_C1_IREFSTEN(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IREFSTEN_SHIFT)) & MCG_C1_IREFSTEN_MASK)
<> 144:ef7eb2e8f9f7 7943 #define MCG_C1_IRCLKEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7944 #define MCG_C1_IRCLKEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7945 #define MCG_C1_IRCLKEN(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IRCLKEN_SHIFT)) & MCG_C1_IRCLKEN_MASK)
<> 144:ef7eb2e8f9f7 7946 #define MCG_C1_IREFS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7947 #define MCG_C1_IREFS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7948 #define MCG_C1_IREFS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IREFS_SHIFT)) & MCG_C1_IREFS_MASK)
<> 144:ef7eb2e8f9f7 7949 #define MCG_C1_FRDIV_MASK (0x38U)
<> 144:ef7eb2e8f9f7 7950 #define MCG_C1_FRDIV_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7951 #define MCG_C1_FRDIV(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_FRDIV_SHIFT)) & MCG_C1_FRDIV_MASK)
<> 144:ef7eb2e8f9f7 7952 #define MCG_C1_CLKS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7953 #define MCG_C1_CLKS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7954 #define MCG_C1_CLKS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_CLKS_SHIFT)) & MCG_C1_CLKS_MASK)
<> 144:ef7eb2e8f9f7 7955
<> 144:ef7eb2e8f9f7 7956 /*! @name C2 - MCG Control 2 Register */
<> 144:ef7eb2e8f9f7 7957 #define MCG_C2_IRCS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7958 #define MCG_C2_IRCS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7959 #define MCG_C2_IRCS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_IRCS_SHIFT)) & MCG_C2_IRCS_MASK)
<> 144:ef7eb2e8f9f7 7960 #define MCG_C2_LP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7961 #define MCG_C2_LP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7962 #define MCG_C2_LP(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_LP_SHIFT)) & MCG_C2_LP_MASK)
<> 144:ef7eb2e8f9f7 7963 #define MCG_C2_EREFS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7964 #define MCG_C2_EREFS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7965 #define MCG_C2_EREFS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_EREFS_SHIFT)) & MCG_C2_EREFS_MASK)
<> 144:ef7eb2e8f9f7 7966 #define MCG_C2_HGO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7967 #define MCG_C2_HGO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7968 #define MCG_C2_HGO(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_HGO_SHIFT)) & MCG_C2_HGO_MASK)
<> 144:ef7eb2e8f9f7 7969 #define MCG_C2_RANGE_MASK (0x30U)
<> 144:ef7eb2e8f9f7 7970 #define MCG_C2_RANGE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7971 #define MCG_C2_RANGE(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_RANGE_SHIFT)) & MCG_C2_RANGE_MASK)
<> 144:ef7eb2e8f9f7 7972 #define MCG_C2_FCFTRIM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7973 #define MCG_C2_FCFTRIM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7974 #define MCG_C2_FCFTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_FCFTRIM_SHIFT)) & MCG_C2_FCFTRIM_MASK)
<> 144:ef7eb2e8f9f7 7975 #define MCG_C2_LOCRE0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7976 #define MCG_C2_LOCRE0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7977 #define MCG_C2_LOCRE0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_LOCRE0_SHIFT)) & MCG_C2_LOCRE0_MASK)
<> 144:ef7eb2e8f9f7 7978
<> 144:ef7eb2e8f9f7 7979 /*! @name C3 - MCG Control 3 Register */
<> 144:ef7eb2e8f9f7 7980 #define MCG_C3_SCTRIM_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7981 #define MCG_C3_SCTRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7982 #define MCG_C3_SCTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C3_SCTRIM_SHIFT)) & MCG_C3_SCTRIM_MASK)
<> 144:ef7eb2e8f9f7 7983
<> 144:ef7eb2e8f9f7 7984 /*! @name C4 - MCG Control 4 Register */
<> 144:ef7eb2e8f9f7 7985 #define MCG_C4_SCFTRIM_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7986 #define MCG_C4_SCFTRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7987 #define MCG_C4_SCFTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_SCFTRIM_SHIFT)) & MCG_C4_SCFTRIM_MASK)
<> 144:ef7eb2e8f9f7 7988 #define MCG_C4_FCTRIM_MASK (0x1EU)
<> 144:ef7eb2e8f9f7 7989 #define MCG_C4_FCTRIM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7990 #define MCG_C4_FCTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_FCTRIM_SHIFT)) & MCG_C4_FCTRIM_MASK)
<> 144:ef7eb2e8f9f7 7991 #define MCG_C4_DRST_DRS_MASK (0x60U)
<> 144:ef7eb2e8f9f7 7992 #define MCG_C4_DRST_DRS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7993 #define MCG_C4_DRST_DRS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_DRST_DRS_SHIFT)) & MCG_C4_DRST_DRS_MASK)
<> 144:ef7eb2e8f9f7 7994 #define MCG_C4_DMX32_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7995 #define MCG_C4_DMX32_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7996 #define MCG_C4_DMX32(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_DMX32_SHIFT)) & MCG_C4_DMX32_MASK)
<> 144:ef7eb2e8f9f7 7997
<> 144:ef7eb2e8f9f7 7998 /*! @name C5 - MCG Control 5 Register */
<> 144:ef7eb2e8f9f7 7999 #define MCG_C5_PRDIV0_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 8000 #define MCG_C5_PRDIV0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8001 #define MCG_C5_PRDIV0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PRDIV0_SHIFT)) & MCG_C5_PRDIV0_MASK)
<> 144:ef7eb2e8f9f7 8002 #define MCG_C5_PLLSTEN0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8003 #define MCG_C5_PLLSTEN0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8004 #define MCG_C5_PLLSTEN0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PLLSTEN0_SHIFT)) & MCG_C5_PLLSTEN0_MASK)
<> 144:ef7eb2e8f9f7 8005 #define MCG_C5_PLLCLKEN0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8006 #define MCG_C5_PLLCLKEN0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8007 #define MCG_C5_PLLCLKEN0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PLLCLKEN0_SHIFT)) & MCG_C5_PLLCLKEN0_MASK)
<> 144:ef7eb2e8f9f7 8008
<> 144:ef7eb2e8f9f7 8009 /*! @name C6 - MCG Control 6 Register */
<> 144:ef7eb2e8f9f7 8010 #define MCG_C6_VDIV0_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 8011 #define MCG_C6_VDIV0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8012 #define MCG_C6_VDIV0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_VDIV0_SHIFT)) & MCG_C6_VDIV0_MASK)
<> 144:ef7eb2e8f9f7 8013 #define MCG_C6_CME0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8014 #define MCG_C6_CME0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8015 #define MCG_C6_CME0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_CME0_SHIFT)) & MCG_C6_CME0_MASK)
<> 144:ef7eb2e8f9f7 8016 #define MCG_C6_PLLS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8017 #define MCG_C6_PLLS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8018 #define MCG_C6_PLLS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_PLLS_SHIFT)) & MCG_C6_PLLS_MASK)
<> 144:ef7eb2e8f9f7 8019 #define MCG_C6_LOLIE0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8020 #define MCG_C6_LOLIE0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8021 #define MCG_C6_LOLIE0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_LOLIE0_SHIFT)) & MCG_C6_LOLIE0_MASK)
<> 144:ef7eb2e8f9f7 8022
<> 144:ef7eb2e8f9f7 8023 /*! @name S - MCG Status Register */
<> 144:ef7eb2e8f9f7 8024 #define MCG_S_IRCST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8025 #define MCG_S_IRCST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8026 #define MCG_S_IRCST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_IRCST_SHIFT)) & MCG_S_IRCST_MASK)
<> 144:ef7eb2e8f9f7 8027 #define MCG_S_OSCINIT0_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8028 #define MCG_S_OSCINIT0_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8029 #define MCG_S_OSCINIT0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_OSCINIT0_SHIFT)) & MCG_S_OSCINIT0_MASK)
<> 144:ef7eb2e8f9f7 8030 #define MCG_S_CLKST_MASK (0xCU)
<> 144:ef7eb2e8f9f7 8031 #define MCG_S_CLKST_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8032 #define MCG_S_CLKST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_CLKST_SHIFT)) & MCG_S_CLKST_MASK)
<> 144:ef7eb2e8f9f7 8033 #define MCG_S_IREFST_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8034 #define MCG_S_IREFST_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8035 #define MCG_S_IREFST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_IREFST_SHIFT)) & MCG_S_IREFST_MASK)
<> 144:ef7eb2e8f9f7 8036 #define MCG_S_PLLST_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8037 #define MCG_S_PLLST_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8038 #define MCG_S_PLLST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_PLLST_SHIFT)) & MCG_S_PLLST_MASK)
<> 144:ef7eb2e8f9f7 8039 #define MCG_S_LOCK0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8040 #define MCG_S_LOCK0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8041 #define MCG_S_LOCK0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_LOCK0_SHIFT)) & MCG_S_LOCK0_MASK)
<> 144:ef7eb2e8f9f7 8042 #define MCG_S_LOLS0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8043 #define MCG_S_LOLS0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8044 #define MCG_S_LOLS0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_LOLS0_SHIFT)) & MCG_S_LOLS0_MASK)
<> 144:ef7eb2e8f9f7 8045
<> 144:ef7eb2e8f9f7 8046 /*! @name SC - MCG Status and Control Register */
<> 144:ef7eb2e8f9f7 8047 #define MCG_SC_LOCS0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8048 #define MCG_SC_LOCS0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8049 #define MCG_SC_LOCS0(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_LOCS0_SHIFT)) & MCG_SC_LOCS0_MASK)
<> 144:ef7eb2e8f9f7 8050 #define MCG_SC_FCRDIV_MASK (0xEU)
<> 144:ef7eb2e8f9f7 8051 #define MCG_SC_FCRDIV_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8052 #define MCG_SC_FCRDIV(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_FCRDIV_SHIFT)) & MCG_SC_FCRDIV_MASK)
<> 144:ef7eb2e8f9f7 8053 #define MCG_SC_FLTPRSRV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8054 #define MCG_SC_FLTPRSRV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8055 #define MCG_SC_FLTPRSRV(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_FLTPRSRV_SHIFT)) & MCG_SC_FLTPRSRV_MASK)
<> 144:ef7eb2e8f9f7 8056 #define MCG_SC_ATMF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8057 #define MCG_SC_ATMF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8058 #define MCG_SC_ATMF(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATMF_SHIFT)) & MCG_SC_ATMF_MASK)
<> 144:ef7eb2e8f9f7 8059 #define MCG_SC_ATMS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8060 #define MCG_SC_ATMS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8061 #define MCG_SC_ATMS(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATMS_SHIFT)) & MCG_SC_ATMS_MASK)
<> 144:ef7eb2e8f9f7 8062 #define MCG_SC_ATME_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8063 #define MCG_SC_ATME_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8064 #define MCG_SC_ATME(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATME_SHIFT)) & MCG_SC_ATME_MASK)
<> 144:ef7eb2e8f9f7 8065
<> 144:ef7eb2e8f9f7 8066 /*! @name ATCVH - MCG Auto Trim Compare Value High Register */
<> 144:ef7eb2e8f9f7 8067 #define MCG_ATCVH_ATCVH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8068 #define MCG_ATCVH_ATCVH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8069 #define MCG_ATCVH_ATCVH(x) (((uint8_t)(((uint8_t)(x)) << MCG_ATCVH_ATCVH_SHIFT)) & MCG_ATCVH_ATCVH_MASK)
<> 144:ef7eb2e8f9f7 8070
<> 144:ef7eb2e8f9f7 8071 /*! @name ATCVL - MCG Auto Trim Compare Value Low Register */
<> 144:ef7eb2e8f9f7 8072 #define MCG_ATCVL_ATCVL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8073 #define MCG_ATCVL_ATCVL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8074 #define MCG_ATCVL_ATCVL(x) (((uint8_t)(((uint8_t)(x)) << MCG_ATCVL_ATCVL_SHIFT)) & MCG_ATCVL_ATCVL_MASK)
<> 144:ef7eb2e8f9f7 8075
<> 144:ef7eb2e8f9f7 8076 /*! @name C7 - MCG Control 7 Register */
<> 144:ef7eb2e8f9f7 8077 #define MCG_C7_OSCSEL_MASK (0x3U)
<> 144:ef7eb2e8f9f7 8078 #define MCG_C7_OSCSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8079 #define MCG_C7_OSCSEL(x) (((uint8_t)(((uint8_t)(x)) << MCG_C7_OSCSEL_SHIFT)) & MCG_C7_OSCSEL_MASK)
<> 144:ef7eb2e8f9f7 8080
<> 144:ef7eb2e8f9f7 8081 /*! @name C8 - MCG Control 8 Register */
<> 144:ef7eb2e8f9f7 8082 #define MCG_C8_LOCS1_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8083 #define MCG_C8_LOCS1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8084 #define MCG_C8_LOCS1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOCS1_SHIFT)) & MCG_C8_LOCS1_MASK)
<> 144:ef7eb2e8f9f7 8085 #define MCG_C8_CME1_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8086 #define MCG_C8_CME1_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8087 #define MCG_C8_CME1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_CME1_SHIFT)) & MCG_C8_CME1_MASK)
<> 144:ef7eb2e8f9f7 8088 #define MCG_C8_LOLRE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8089 #define MCG_C8_LOLRE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8090 #define MCG_C8_LOLRE(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOLRE_SHIFT)) & MCG_C8_LOLRE_MASK)
<> 144:ef7eb2e8f9f7 8091 #define MCG_C8_LOCRE1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8092 #define MCG_C8_LOCRE1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8093 #define MCG_C8_LOCRE1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOCRE1_SHIFT)) & MCG_C8_LOCRE1_MASK)
<> 144:ef7eb2e8f9f7 8094
<> 144:ef7eb2e8f9f7 8095
<> 144:ef7eb2e8f9f7 8096 /*!
<> 144:ef7eb2e8f9f7 8097 * @}
<> 144:ef7eb2e8f9f7 8098 */ /* end of group MCG_Register_Masks */
<> 144:ef7eb2e8f9f7 8099
<> 144:ef7eb2e8f9f7 8100
<> 144:ef7eb2e8f9f7 8101 /* MCG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8102 /** Peripheral MCG base address */
<> 144:ef7eb2e8f9f7 8103 #define MCG_BASE (0x40064000u)
<> 144:ef7eb2e8f9f7 8104 /** Peripheral MCG base pointer */
<> 144:ef7eb2e8f9f7 8105 #define MCG ((MCG_Type *)MCG_BASE)
<> 144:ef7eb2e8f9f7 8106 /** Array initializer of MCG peripheral base addresses */
<> 144:ef7eb2e8f9f7 8107 #define MCG_BASE_ADDRS { MCG_BASE }
<> 144:ef7eb2e8f9f7 8108 /** Array initializer of MCG peripheral base pointers */
<> 144:ef7eb2e8f9f7 8109 #define MCG_BASE_PTRS { MCG }
<> 144:ef7eb2e8f9f7 8110
<> 144:ef7eb2e8f9f7 8111 /*!
<> 144:ef7eb2e8f9f7 8112 * @}
<> 144:ef7eb2e8f9f7 8113 */ /* end of group MCG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8114
<> 144:ef7eb2e8f9f7 8115
<> 144:ef7eb2e8f9f7 8116 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8117 -- MCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8118 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8119
<> 144:ef7eb2e8f9f7 8120 /*!
<> 144:ef7eb2e8f9f7 8121 * @addtogroup MCM_Peripheral_Access_Layer MCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8122 * @{
<> 144:ef7eb2e8f9f7 8123 */
<> 144:ef7eb2e8f9f7 8124
<> 144:ef7eb2e8f9f7 8125 /** MCM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8126 typedef struct {
<> 144:ef7eb2e8f9f7 8127 uint8_t RESERVED_0[8];
<> 144:ef7eb2e8f9f7 8128 __I uint16_t PLASC; /**< Crossbar Switch (AXBS) Slave Configuration, offset: 0x8 */
<> 144:ef7eb2e8f9f7 8129 __I uint16_t PLAMC; /**< Crossbar Switch (AXBS) Master Configuration, offset: 0xA */
<> 144:ef7eb2e8f9f7 8130 __IO uint32_t CR; /**< Control Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 8131 __IO uint32_t ISCR; /**< Interrupt Status Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 8132 __IO uint32_t ETBCC; /**< ETB Counter Control register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 8133 __IO uint32_t ETBRL; /**< ETB Reload register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 8134 __I uint32_t ETBCNT; /**< ETB Counter Value register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 8135 uint8_t RESERVED_1[16];
<> 144:ef7eb2e8f9f7 8136 __IO uint32_t PID; /**< Process ID register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 8137 } MCM_Type;
<> 144:ef7eb2e8f9f7 8138
<> 144:ef7eb2e8f9f7 8139 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8140 -- MCM Register Masks
<> 144:ef7eb2e8f9f7 8141 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8142
<> 144:ef7eb2e8f9f7 8143 /*!
<> 144:ef7eb2e8f9f7 8144 * @addtogroup MCM_Register_Masks MCM Register Masks
<> 144:ef7eb2e8f9f7 8145 * @{
<> 144:ef7eb2e8f9f7 8146 */
<> 144:ef7eb2e8f9f7 8147
<> 144:ef7eb2e8f9f7 8148 /*! @name PLASC - Crossbar Switch (AXBS) Slave Configuration */
<> 144:ef7eb2e8f9f7 8149 #define MCM_PLASC_ASC_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8150 #define MCM_PLASC_ASC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8151 #define MCM_PLASC_ASC(x) (((uint16_t)(((uint16_t)(x)) << MCM_PLASC_ASC_SHIFT)) & MCM_PLASC_ASC_MASK)
<> 144:ef7eb2e8f9f7 8152
<> 144:ef7eb2e8f9f7 8153 /*! @name PLAMC - Crossbar Switch (AXBS) Master Configuration */
<> 144:ef7eb2e8f9f7 8154 #define MCM_PLAMC_AMC_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8155 #define MCM_PLAMC_AMC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8156 #define MCM_PLAMC_AMC(x) (((uint16_t)(((uint16_t)(x)) << MCM_PLAMC_AMC_SHIFT)) & MCM_PLAMC_AMC_MASK)
<> 144:ef7eb2e8f9f7 8157
<> 144:ef7eb2e8f9f7 8158 /*! @name CR - Control Register */
<> 144:ef7eb2e8f9f7 8159 #define MCM_CR_SRAMUAP_MASK (0x3000000U)
<> 144:ef7eb2e8f9f7 8160 #define MCM_CR_SRAMUAP_SHIFT (24U)
<> 144:ef7eb2e8f9f7 8161 #define MCM_CR_SRAMUAP(x) (((uint32_t)(((uint32_t)(x)) << MCM_CR_SRAMUAP_SHIFT)) & MCM_CR_SRAMUAP_MASK)
<> 144:ef7eb2e8f9f7 8162 #define MCM_CR_SRAMUWP_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 8163 #define MCM_CR_SRAMUWP_SHIFT (26U)
<> 144:ef7eb2e8f9f7 8164 #define MCM_CR_SRAMUWP(x) (((uint32_t)(((uint32_t)(x)) << MCM_CR_SRAMUWP_SHIFT)) & MCM_CR_SRAMUWP_MASK)
<> 144:ef7eb2e8f9f7 8165 #define MCM_CR_SRAMLAP_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 8166 #define MCM_CR_SRAMLAP_SHIFT (28U)
<> 144:ef7eb2e8f9f7 8167 #define MCM_CR_SRAMLAP(x) (((uint32_t)(((uint32_t)(x)) << MCM_CR_SRAMLAP_SHIFT)) & MCM_CR_SRAMLAP_MASK)
<> 144:ef7eb2e8f9f7 8168 #define MCM_CR_SRAMLWP_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 8169 #define MCM_CR_SRAMLWP_SHIFT (30U)
<> 144:ef7eb2e8f9f7 8170 #define MCM_CR_SRAMLWP(x) (((uint32_t)(((uint32_t)(x)) << MCM_CR_SRAMLWP_SHIFT)) & MCM_CR_SRAMLWP_MASK)
<> 144:ef7eb2e8f9f7 8171
<> 144:ef7eb2e8f9f7 8172 /*! @name ISCR - Interrupt Status Register */
<> 144:ef7eb2e8f9f7 8173 #define MCM_ISCR_IRQ_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8174 #define MCM_ISCR_IRQ_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8175 #define MCM_ISCR_IRQ(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_IRQ_SHIFT)) & MCM_ISCR_IRQ_MASK)
<> 144:ef7eb2e8f9f7 8176 #define MCM_ISCR_NMI_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8177 #define MCM_ISCR_NMI_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8178 #define MCM_ISCR_NMI(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_NMI_SHIFT)) & MCM_ISCR_NMI_MASK)
<> 144:ef7eb2e8f9f7 8179 #define MCM_ISCR_DHREQ_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8180 #define MCM_ISCR_DHREQ_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8181 #define MCM_ISCR_DHREQ(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_DHREQ_SHIFT)) & MCM_ISCR_DHREQ_MASK)
<> 144:ef7eb2e8f9f7 8182 #define MCM_ISCR_FIOC_MASK (0x100U)
<> 144:ef7eb2e8f9f7 8183 #define MCM_ISCR_FIOC_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8184 #define MCM_ISCR_FIOC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIOC_SHIFT)) & MCM_ISCR_FIOC_MASK)
<> 144:ef7eb2e8f9f7 8185 #define MCM_ISCR_FDZC_MASK (0x200U)
<> 144:ef7eb2e8f9f7 8186 #define MCM_ISCR_FDZC_SHIFT (9U)
<> 144:ef7eb2e8f9f7 8187 #define MCM_ISCR_FDZC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FDZC_SHIFT)) & MCM_ISCR_FDZC_MASK)
<> 144:ef7eb2e8f9f7 8188 #define MCM_ISCR_FOFC_MASK (0x400U)
<> 144:ef7eb2e8f9f7 8189 #define MCM_ISCR_FOFC_SHIFT (10U)
<> 144:ef7eb2e8f9f7 8190 #define MCM_ISCR_FOFC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FOFC_SHIFT)) & MCM_ISCR_FOFC_MASK)
<> 144:ef7eb2e8f9f7 8191 #define MCM_ISCR_FUFC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 8192 #define MCM_ISCR_FUFC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 8193 #define MCM_ISCR_FUFC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FUFC_SHIFT)) & MCM_ISCR_FUFC_MASK)
<> 144:ef7eb2e8f9f7 8194 #define MCM_ISCR_FIXC_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 8195 #define MCM_ISCR_FIXC_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8196 #define MCM_ISCR_FIXC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIXC_SHIFT)) & MCM_ISCR_FIXC_MASK)
<> 144:ef7eb2e8f9f7 8197 #define MCM_ISCR_FIDC_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 8198 #define MCM_ISCR_FIDC_SHIFT (15U)
<> 144:ef7eb2e8f9f7 8199 #define MCM_ISCR_FIDC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIDC_SHIFT)) & MCM_ISCR_FIDC_MASK)
<> 144:ef7eb2e8f9f7 8200 #define MCM_ISCR_FIOCE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 8201 #define MCM_ISCR_FIOCE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 8202 #define MCM_ISCR_FIOCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIOCE_SHIFT)) & MCM_ISCR_FIOCE_MASK)
<> 144:ef7eb2e8f9f7 8203 #define MCM_ISCR_FDZCE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 8204 #define MCM_ISCR_FDZCE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 8205 #define MCM_ISCR_FDZCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FDZCE_SHIFT)) & MCM_ISCR_FDZCE_MASK)
<> 144:ef7eb2e8f9f7 8206 #define MCM_ISCR_FOFCE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 8207 #define MCM_ISCR_FOFCE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 8208 #define MCM_ISCR_FOFCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FOFCE_SHIFT)) & MCM_ISCR_FOFCE_MASK)
<> 144:ef7eb2e8f9f7 8209 #define MCM_ISCR_FUFCE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 8210 #define MCM_ISCR_FUFCE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 8211 #define MCM_ISCR_FUFCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FUFCE_SHIFT)) & MCM_ISCR_FUFCE_MASK)
<> 144:ef7eb2e8f9f7 8212 #define MCM_ISCR_FIXCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 8213 #define MCM_ISCR_FIXCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 8214 #define MCM_ISCR_FIXCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIXCE_SHIFT)) & MCM_ISCR_FIXCE_MASK)
<> 144:ef7eb2e8f9f7 8215 #define MCM_ISCR_FIDCE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 8216 #define MCM_ISCR_FIDCE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 8217 #define MCM_ISCR_FIDCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIDCE_SHIFT)) & MCM_ISCR_FIDCE_MASK)
<> 144:ef7eb2e8f9f7 8218
<> 144:ef7eb2e8f9f7 8219 /*! @name ETBCC - ETB Counter Control register */
<> 144:ef7eb2e8f9f7 8220 #define MCM_ETBCC_CNTEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8221 #define MCM_ETBCC_CNTEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8222 #define MCM_ETBCC_CNTEN(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCC_CNTEN_SHIFT)) & MCM_ETBCC_CNTEN_MASK)
<> 144:ef7eb2e8f9f7 8223 #define MCM_ETBCC_RSPT_MASK (0x6U)
<> 144:ef7eb2e8f9f7 8224 #define MCM_ETBCC_RSPT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8225 #define MCM_ETBCC_RSPT(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCC_RSPT_SHIFT)) & MCM_ETBCC_RSPT_MASK)
<> 144:ef7eb2e8f9f7 8226 #define MCM_ETBCC_RLRQ_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8227 #define MCM_ETBCC_RLRQ_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8228 #define MCM_ETBCC_RLRQ(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCC_RLRQ_SHIFT)) & MCM_ETBCC_RLRQ_MASK)
<> 144:ef7eb2e8f9f7 8229 #define MCM_ETBCC_ETDIS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8230 #define MCM_ETBCC_ETDIS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8231 #define MCM_ETBCC_ETDIS(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCC_ETDIS_SHIFT)) & MCM_ETBCC_ETDIS_MASK)
<> 144:ef7eb2e8f9f7 8232 #define MCM_ETBCC_ITDIS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8233 #define MCM_ETBCC_ITDIS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8234 #define MCM_ETBCC_ITDIS(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCC_ITDIS_SHIFT)) & MCM_ETBCC_ITDIS_MASK)
<> 144:ef7eb2e8f9f7 8235
<> 144:ef7eb2e8f9f7 8236 /*! @name ETBRL - ETB Reload register */
<> 144:ef7eb2e8f9f7 8237 #define MCM_ETBRL_RELOAD_MASK (0x7FFU)
<> 144:ef7eb2e8f9f7 8238 #define MCM_ETBRL_RELOAD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8239 #define MCM_ETBRL_RELOAD(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBRL_RELOAD_SHIFT)) & MCM_ETBRL_RELOAD_MASK)
<> 144:ef7eb2e8f9f7 8240
<> 144:ef7eb2e8f9f7 8241 /*! @name ETBCNT - ETB Counter Value register */
<> 144:ef7eb2e8f9f7 8242 #define MCM_ETBCNT_COUNTER_MASK (0x7FFU)
<> 144:ef7eb2e8f9f7 8243 #define MCM_ETBCNT_COUNTER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8244 #define MCM_ETBCNT_COUNTER(x) (((uint32_t)(((uint32_t)(x)) << MCM_ETBCNT_COUNTER_SHIFT)) & MCM_ETBCNT_COUNTER_MASK)
<> 144:ef7eb2e8f9f7 8245
<> 144:ef7eb2e8f9f7 8246 /*! @name PID - Process ID register */
<> 144:ef7eb2e8f9f7 8247 #define MCM_PID_PID_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8248 #define MCM_PID_PID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8249 #define MCM_PID_PID(x) (((uint32_t)(((uint32_t)(x)) << MCM_PID_PID_SHIFT)) & MCM_PID_PID_MASK)
<> 144:ef7eb2e8f9f7 8250
<> 144:ef7eb2e8f9f7 8251
<> 144:ef7eb2e8f9f7 8252 /*!
<> 144:ef7eb2e8f9f7 8253 * @}
<> 144:ef7eb2e8f9f7 8254 */ /* end of group MCM_Register_Masks */
<> 144:ef7eb2e8f9f7 8255
<> 144:ef7eb2e8f9f7 8256
<> 144:ef7eb2e8f9f7 8257 /* MCM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8258 /** Peripheral MCM base address */
<> 144:ef7eb2e8f9f7 8259 #define MCM_BASE (0xE0080000u)
<> 144:ef7eb2e8f9f7 8260 /** Peripheral MCM base pointer */
<> 144:ef7eb2e8f9f7 8261 #define MCM ((MCM_Type *)MCM_BASE)
<> 144:ef7eb2e8f9f7 8262 /** Array initializer of MCM peripheral base addresses */
<> 144:ef7eb2e8f9f7 8263 #define MCM_BASE_ADDRS { MCM_BASE }
<> 144:ef7eb2e8f9f7 8264 /** Array initializer of MCM peripheral base pointers */
<> 144:ef7eb2e8f9f7 8265 #define MCM_BASE_PTRS { MCM }
<> 144:ef7eb2e8f9f7 8266 /** Interrupt vectors for the MCM peripheral type */
<> 144:ef7eb2e8f9f7 8267 #define MCM_IRQS { MCM_IRQn }
<> 144:ef7eb2e8f9f7 8268
<> 144:ef7eb2e8f9f7 8269 /*!
<> 144:ef7eb2e8f9f7 8270 * @}
<> 144:ef7eb2e8f9f7 8271 */ /* end of group MCM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8272
<> 144:ef7eb2e8f9f7 8273
<> 144:ef7eb2e8f9f7 8274 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8275 -- MPU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8276 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8277
<> 144:ef7eb2e8f9f7 8278 /*!
<> 144:ef7eb2e8f9f7 8279 * @addtogroup MPU_Peripheral_Access_Layer MPU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8280 * @{
<> 144:ef7eb2e8f9f7 8281 */
<> 144:ef7eb2e8f9f7 8282
<> 144:ef7eb2e8f9f7 8283 /** MPU - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8284 typedef struct {
<> 144:ef7eb2e8f9f7 8285 __IO uint32_t CESR; /**< Control/Error Status Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8286 uint8_t RESERVED_0[12];
<> 144:ef7eb2e8f9f7 8287 struct { /* offset: 0x10, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8288 __I uint32_t EAR; /**< Error Address Register, slave port n, array offset: 0x10, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8289 __I uint32_t EDR; /**< Error Detail Register, slave port n, array offset: 0x14, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8290 } SP[5];
<> 144:ef7eb2e8f9f7 8291 uint8_t RESERVED_1[968];
<> 144:ef7eb2e8f9f7 8292 __IO uint32_t WORD[12][4]; /**< Region Descriptor n, Word 0..Region Descriptor n, Word 3, array offset: 0x400, array step: index*0x10, index2*0x4 */
<> 144:ef7eb2e8f9f7 8293 uint8_t RESERVED_2[832];
<> 144:ef7eb2e8f9f7 8294 __IO uint32_t RGDAAC[12]; /**< Region Descriptor Alternate Access Control n, array offset: 0x800, array step: 0x4 */
<> 144:ef7eb2e8f9f7 8295 } MPU_Type;
<> 144:ef7eb2e8f9f7 8296
<> 144:ef7eb2e8f9f7 8297 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8298 -- MPU Register Masks
<> 144:ef7eb2e8f9f7 8299 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8300
<> 144:ef7eb2e8f9f7 8301 /*!
<> 144:ef7eb2e8f9f7 8302 * @addtogroup MPU_Register_Masks MPU Register Masks
<> 144:ef7eb2e8f9f7 8303 * @{
<> 144:ef7eb2e8f9f7 8304 */
<> 144:ef7eb2e8f9f7 8305
<> 144:ef7eb2e8f9f7 8306 /*! @name CESR - Control/Error Status Register */
<> 144:ef7eb2e8f9f7 8307 #define MPU_CESR_VLD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8308 #define MPU_CESR_VLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8309 #define MPU_CESR_VLD(x) (((uint32_t)(((uint32_t)(x)) << MPU_CESR_VLD_SHIFT)) & MPU_CESR_VLD_MASK)
<> 144:ef7eb2e8f9f7 8310 #define MPU_CESR_NRGD_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 8311 #define MPU_CESR_NRGD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8312 #define MPU_CESR_NRGD(x) (((uint32_t)(((uint32_t)(x)) << MPU_CESR_NRGD_SHIFT)) & MPU_CESR_NRGD_MASK)
<> 144:ef7eb2e8f9f7 8313 #define MPU_CESR_NSP_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 8314 #define MPU_CESR_NSP_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8315 #define MPU_CESR_NSP(x) (((uint32_t)(((uint32_t)(x)) << MPU_CESR_NSP_SHIFT)) & MPU_CESR_NSP_MASK)
<> 144:ef7eb2e8f9f7 8316 #define MPU_CESR_HRL_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 8317 #define MPU_CESR_HRL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8318 #define MPU_CESR_HRL(x) (((uint32_t)(((uint32_t)(x)) << MPU_CESR_HRL_SHIFT)) & MPU_CESR_HRL_MASK)
<> 144:ef7eb2e8f9f7 8319 #define MPU_CESR_SPERR_MASK (0xF8000000U)
<> 144:ef7eb2e8f9f7 8320 #define MPU_CESR_SPERR_SHIFT (27U)
<> 144:ef7eb2e8f9f7 8321 #define MPU_CESR_SPERR(x) (((uint32_t)(((uint32_t)(x)) << MPU_CESR_SPERR_SHIFT)) & MPU_CESR_SPERR_MASK)
<> 144:ef7eb2e8f9f7 8322
<> 144:ef7eb2e8f9f7 8323 /*! @name EAR - Error Address Register, slave port n */
<> 144:ef7eb2e8f9f7 8324 #define MPU_EAR_EADDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 8325 #define MPU_EAR_EADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8326 #define MPU_EAR_EADDR(x) (((uint32_t)(((uint32_t)(x)) << MPU_EAR_EADDR_SHIFT)) & MPU_EAR_EADDR_MASK)
<> 144:ef7eb2e8f9f7 8327
<> 144:ef7eb2e8f9f7 8328 /* The count of MPU_EAR */
<> 144:ef7eb2e8f9f7 8329 #define MPU_EAR_COUNT (5U)
<> 144:ef7eb2e8f9f7 8330
<> 144:ef7eb2e8f9f7 8331 /*! @name EDR - Error Detail Register, slave port n */
<> 144:ef7eb2e8f9f7 8332 #define MPU_EDR_ERW_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8333 #define MPU_EDR_ERW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8334 #define MPU_EDR_ERW(x) (((uint32_t)(((uint32_t)(x)) << MPU_EDR_ERW_SHIFT)) & MPU_EDR_ERW_MASK)
<> 144:ef7eb2e8f9f7 8335 #define MPU_EDR_EATTR_MASK (0xEU)
<> 144:ef7eb2e8f9f7 8336 #define MPU_EDR_EATTR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8337 #define MPU_EDR_EATTR(x) (((uint32_t)(((uint32_t)(x)) << MPU_EDR_EATTR_SHIFT)) & MPU_EDR_EATTR_MASK)
<> 144:ef7eb2e8f9f7 8338 #define MPU_EDR_EMN_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 8339 #define MPU_EDR_EMN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8340 #define MPU_EDR_EMN(x) (((uint32_t)(((uint32_t)(x)) << MPU_EDR_EMN_SHIFT)) & MPU_EDR_EMN_MASK)
<> 144:ef7eb2e8f9f7 8341 #define MPU_EDR_EPID_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 8342 #define MPU_EDR_EPID_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8343 #define MPU_EDR_EPID(x) (((uint32_t)(((uint32_t)(x)) << MPU_EDR_EPID_SHIFT)) & MPU_EDR_EPID_MASK)
<> 144:ef7eb2e8f9f7 8344 #define MPU_EDR_EACD_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 8345 #define MPU_EDR_EACD_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8346 #define MPU_EDR_EACD(x) (((uint32_t)(((uint32_t)(x)) << MPU_EDR_EACD_SHIFT)) & MPU_EDR_EACD_MASK)
<> 144:ef7eb2e8f9f7 8347
<> 144:ef7eb2e8f9f7 8348 /* The count of MPU_EDR */
<> 144:ef7eb2e8f9f7 8349 #define MPU_EDR_COUNT (5U)
<> 144:ef7eb2e8f9f7 8350
<> 144:ef7eb2e8f9f7 8351 /*! @name WORD - Region Descriptor n, Word 0..Region Descriptor n, Word 3 */
<> 144:ef7eb2e8f9f7 8352 #define MPU_WORD_VLD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8353 #define MPU_WORD_VLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8354 #define MPU_WORD_VLD(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_VLD_SHIFT)) & MPU_WORD_VLD_MASK)
<> 144:ef7eb2e8f9f7 8355 #define MPU_WORD_M0UM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 8356 #define MPU_WORD_M0UM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8357 #define MPU_WORD_M0UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M0UM_SHIFT)) & MPU_WORD_M0UM_MASK)
<> 144:ef7eb2e8f9f7 8358 #define MPU_WORD_M0SM_MASK (0x18U)
<> 144:ef7eb2e8f9f7 8359 #define MPU_WORD_M0SM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8360 #define MPU_WORD_M0SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M0SM_SHIFT)) & MPU_WORD_M0SM_MASK)
<> 144:ef7eb2e8f9f7 8361 #define MPU_WORD_M0PE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8362 #define MPU_WORD_M0PE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8363 #define MPU_WORD_M0PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M0PE_SHIFT)) & MPU_WORD_M0PE_MASK)
<> 144:ef7eb2e8f9f7 8364 #define MPU_WORD_ENDADDR_MASK (0xFFFFFFE0U)
<> 144:ef7eb2e8f9f7 8365 #define MPU_WORD_ENDADDR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8366 #define MPU_WORD_ENDADDR(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_ENDADDR_SHIFT)) & MPU_WORD_ENDADDR_MASK)
<> 144:ef7eb2e8f9f7 8367 #define MPU_WORD_SRTADDR_MASK (0xFFFFFFE0U)
<> 144:ef7eb2e8f9f7 8368 #define MPU_WORD_SRTADDR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8369 #define MPU_WORD_SRTADDR(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_SRTADDR_SHIFT)) & MPU_WORD_SRTADDR_MASK)
<> 144:ef7eb2e8f9f7 8370 #define MPU_WORD_M1UM_MASK (0x1C0U)
<> 144:ef7eb2e8f9f7 8371 #define MPU_WORD_M1UM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8372 #define MPU_WORD_M1UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M1UM_SHIFT)) & MPU_WORD_M1UM_MASK)
<> 144:ef7eb2e8f9f7 8373 #define MPU_WORD_M1SM_MASK (0x600U)
<> 144:ef7eb2e8f9f7 8374 #define MPU_WORD_M1SM_SHIFT (9U)
<> 144:ef7eb2e8f9f7 8375 #define MPU_WORD_M1SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M1SM_SHIFT)) & MPU_WORD_M1SM_MASK)
<> 144:ef7eb2e8f9f7 8376 #define MPU_WORD_M1PE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 8377 #define MPU_WORD_M1PE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 8378 #define MPU_WORD_M1PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M1PE_SHIFT)) & MPU_WORD_M1PE_MASK)
<> 144:ef7eb2e8f9f7 8379 #define MPU_WORD_M2UM_MASK (0x7000U)
<> 144:ef7eb2e8f9f7 8380 #define MPU_WORD_M2UM_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8381 #define MPU_WORD_M2UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M2UM_SHIFT)) & MPU_WORD_M2UM_MASK)
<> 144:ef7eb2e8f9f7 8382 #define MPU_WORD_M2SM_MASK (0x18000U)
<> 144:ef7eb2e8f9f7 8383 #define MPU_WORD_M2SM_SHIFT (15U)
<> 144:ef7eb2e8f9f7 8384 #define MPU_WORD_M2SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M2SM_SHIFT)) & MPU_WORD_M2SM_MASK)
<> 144:ef7eb2e8f9f7 8385 #define MPU_WORD_PIDMASK_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 8386 #define MPU_WORD_PIDMASK_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8387 #define MPU_WORD_PIDMASK(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_PIDMASK_SHIFT)) & MPU_WORD_PIDMASK_MASK)
<> 144:ef7eb2e8f9f7 8388 #define MPU_WORD_M2PE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 8389 #define MPU_WORD_M2PE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 8390 #define MPU_WORD_M2PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M2PE_SHIFT)) & MPU_WORD_M2PE_MASK)
<> 144:ef7eb2e8f9f7 8391 #define MPU_WORD_M3UM_MASK (0x1C0000U)
<> 144:ef7eb2e8f9f7 8392 #define MPU_WORD_M3UM_SHIFT (18U)
<> 144:ef7eb2e8f9f7 8393 #define MPU_WORD_M3UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M3UM_SHIFT)) & MPU_WORD_M3UM_MASK)
<> 144:ef7eb2e8f9f7 8394 #define MPU_WORD_M3SM_MASK (0x600000U)
<> 144:ef7eb2e8f9f7 8395 #define MPU_WORD_M3SM_SHIFT (21U)
<> 144:ef7eb2e8f9f7 8396 #define MPU_WORD_M3SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M3SM_SHIFT)) & MPU_WORD_M3SM_MASK)
<> 144:ef7eb2e8f9f7 8397 #define MPU_WORD_M3PE_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 8398 #define MPU_WORD_M3PE_SHIFT (23U)
<> 144:ef7eb2e8f9f7 8399 #define MPU_WORD_M3PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M3PE_SHIFT)) & MPU_WORD_M3PE_MASK)
<> 144:ef7eb2e8f9f7 8400 #define MPU_WORD_PID_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 8401 #define MPU_WORD_PID_SHIFT (24U)
<> 144:ef7eb2e8f9f7 8402 #define MPU_WORD_PID(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_PID_SHIFT)) & MPU_WORD_PID_MASK)
<> 144:ef7eb2e8f9f7 8403 #define MPU_WORD_M4WE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 8404 #define MPU_WORD_M4WE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 8405 #define MPU_WORD_M4WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M4WE_SHIFT)) & MPU_WORD_M4WE_MASK)
<> 144:ef7eb2e8f9f7 8406 #define MPU_WORD_M4RE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 8407 #define MPU_WORD_M4RE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 8408 #define MPU_WORD_M4RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M4RE_SHIFT)) & MPU_WORD_M4RE_MASK)
<> 144:ef7eb2e8f9f7 8409 #define MPU_WORD_M5WE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 8410 #define MPU_WORD_M5WE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 8411 #define MPU_WORD_M5WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M5WE_SHIFT)) & MPU_WORD_M5WE_MASK)
<> 144:ef7eb2e8f9f7 8412 #define MPU_WORD_M5RE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 8413 #define MPU_WORD_M5RE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 8414 #define MPU_WORD_M5RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M5RE_SHIFT)) & MPU_WORD_M5RE_MASK)
<> 144:ef7eb2e8f9f7 8415 #define MPU_WORD_M6WE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 8416 #define MPU_WORD_M6WE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 8417 #define MPU_WORD_M6WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M6WE_SHIFT)) & MPU_WORD_M6WE_MASK)
<> 144:ef7eb2e8f9f7 8418 #define MPU_WORD_M6RE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 8419 #define MPU_WORD_M6RE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 8420 #define MPU_WORD_M6RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M6RE_SHIFT)) & MPU_WORD_M6RE_MASK)
<> 144:ef7eb2e8f9f7 8421 #define MPU_WORD_M7WE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 8422 #define MPU_WORD_M7WE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 8423 #define MPU_WORD_M7WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M7WE_SHIFT)) & MPU_WORD_M7WE_MASK)
<> 144:ef7eb2e8f9f7 8424 #define MPU_WORD_M7RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 8425 #define MPU_WORD_M7RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 8426 #define MPU_WORD_M7RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_WORD_M7RE_SHIFT)) & MPU_WORD_M7RE_MASK)
<> 144:ef7eb2e8f9f7 8427
<> 144:ef7eb2e8f9f7 8428 /* The count of MPU_WORD */
<> 144:ef7eb2e8f9f7 8429 #define MPU_WORD_COUNT (12U)
<> 144:ef7eb2e8f9f7 8430
<> 144:ef7eb2e8f9f7 8431 /* The count of MPU_WORD */
<> 144:ef7eb2e8f9f7 8432 #define MPU_WORD_COUNT2 (4U)
<> 144:ef7eb2e8f9f7 8433
<> 144:ef7eb2e8f9f7 8434 /*! @name RGDAAC - Region Descriptor Alternate Access Control n */
<> 144:ef7eb2e8f9f7 8435 #define MPU_RGDAAC_M0UM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 8436 #define MPU_RGDAAC_M0UM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8437 #define MPU_RGDAAC_M0UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M0UM_SHIFT)) & MPU_RGDAAC_M0UM_MASK)
<> 144:ef7eb2e8f9f7 8438 #define MPU_RGDAAC_M0SM_MASK (0x18U)
<> 144:ef7eb2e8f9f7 8439 #define MPU_RGDAAC_M0SM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8440 #define MPU_RGDAAC_M0SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M0SM_SHIFT)) & MPU_RGDAAC_M0SM_MASK)
<> 144:ef7eb2e8f9f7 8441 #define MPU_RGDAAC_M0PE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8442 #define MPU_RGDAAC_M0PE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8443 #define MPU_RGDAAC_M0PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M0PE_SHIFT)) & MPU_RGDAAC_M0PE_MASK)
<> 144:ef7eb2e8f9f7 8444 #define MPU_RGDAAC_M1UM_MASK (0x1C0U)
<> 144:ef7eb2e8f9f7 8445 #define MPU_RGDAAC_M1UM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8446 #define MPU_RGDAAC_M1UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M1UM_SHIFT)) & MPU_RGDAAC_M1UM_MASK)
<> 144:ef7eb2e8f9f7 8447 #define MPU_RGDAAC_M1SM_MASK (0x600U)
<> 144:ef7eb2e8f9f7 8448 #define MPU_RGDAAC_M1SM_SHIFT (9U)
<> 144:ef7eb2e8f9f7 8449 #define MPU_RGDAAC_M1SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M1SM_SHIFT)) & MPU_RGDAAC_M1SM_MASK)
<> 144:ef7eb2e8f9f7 8450 #define MPU_RGDAAC_M1PE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 8451 #define MPU_RGDAAC_M1PE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 8452 #define MPU_RGDAAC_M1PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M1PE_SHIFT)) & MPU_RGDAAC_M1PE_MASK)
<> 144:ef7eb2e8f9f7 8453 #define MPU_RGDAAC_M2UM_MASK (0x7000U)
<> 144:ef7eb2e8f9f7 8454 #define MPU_RGDAAC_M2UM_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8455 #define MPU_RGDAAC_M2UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M2UM_SHIFT)) & MPU_RGDAAC_M2UM_MASK)
<> 144:ef7eb2e8f9f7 8456 #define MPU_RGDAAC_M2SM_MASK (0x18000U)
<> 144:ef7eb2e8f9f7 8457 #define MPU_RGDAAC_M2SM_SHIFT (15U)
<> 144:ef7eb2e8f9f7 8458 #define MPU_RGDAAC_M2SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M2SM_SHIFT)) & MPU_RGDAAC_M2SM_MASK)
<> 144:ef7eb2e8f9f7 8459 #define MPU_RGDAAC_M2PE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 8460 #define MPU_RGDAAC_M2PE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 8461 #define MPU_RGDAAC_M2PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M2PE_SHIFT)) & MPU_RGDAAC_M2PE_MASK)
<> 144:ef7eb2e8f9f7 8462 #define MPU_RGDAAC_M3UM_MASK (0x1C0000U)
<> 144:ef7eb2e8f9f7 8463 #define MPU_RGDAAC_M3UM_SHIFT (18U)
<> 144:ef7eb2e8f9f7 8464 #define MPU_RGDAAC_M3UM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M3UM_SHIFT)) & MPU_RGDAAC_M3UM_MASK)
<> 144:ef7eb2e8f9f7 8465 #define MPU_RGDAAC_M3SM_MASK (0x600000U)
<> 144:ef7eb2e8f9f7 8466 #define MPU_RGDAAC_M3SM_SHIFT (21U)
<> 144:ef7eb2e8f9f7 8467 #define MPU_RGDAAC_M3SM(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M3SM_SHIFT)) & MPU_RGDAAC_M3SM_MASK)
<> 144:ef7eb2e8f9f7 8468 #define MPU_RGDAAC_M3PE_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 8469 #define MPU_RGDAAC_M3PE_SHIFT (23U)
<> 144:ef7eb2e8f9f7 8470 #define MPU_RGDAAC_M3PE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M3PE_SHIFT)) & MPU_RGDAAC_M3PE_MASK)
<> 144:ef7eb2e8f9f7 8471 #define MPU_RGDAAC_M4WE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 8472 #define MPU_RGDAAC_M4WE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 8473 #define MPU_RGDAAC_M4WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M4WE_SHIFT)) & MPU_RGDAAC_M4WE_MASK)
<> 144:ef7eb2e8f9f7 8474 #define MPU_RGDAAC_M4RE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 8475 #define MPU_RGDAAC_M4RE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 8476 #define MPU_RGDAAC_M4RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M4RE_SHIFT)) & MPU_RGDAAC_M4RE_MASK)
<> 144:ef7eb2e8f9f7 8477 #define MPU_RGDAAC_M5WE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 8478 #define MPU_RGDAAC_M5WE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 8479 #define MPU_RGDAAC_M5WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M5WE_SHIFT)) & MPU_RGDAAC_M5WE_MASK)
<> 144:ef7eb2e8f9f7 8480 #define MPU_RGDAAC_M5RE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 8481 #define MPU_RGDAAC_M5RE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 8482 #define MPU_RGDAAC_M5RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M5RE_SHIFT)) & MPU_RGDAAC_M5RE_MASK)
<> 144:ef7eb2e8f9f7 8483 #define MPU_RGDAAC_M6WE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 8484 #define MPU_RGDAAC_M6WE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 8485 #define MPU_RGDAAC_M6WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M6WE_SHIFT)) & MPU_RGDAAC_M6WE_MASK)
<> 144:ef7eb2e8f9f7 8486 #define MPU_RGDAAC_M6RE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 8487 #define MPU_RGDAAC_M6RE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 8488 #define MPU_RGDAAC_M6RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M6RE_SHIFT)) & MPU_RGDAAC_M6RE_MASK)
<> 144:ef7eb2e8f9f7 8489 #define MPU_RGDAAC_M7WE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 8490 #define MPU_RGDAAC_M7WE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 8491 #define MPU_RGDAAC_M7WE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M7WE_SHIFT)) & MPU_RGDAAC_M7WE_MASK)
<> 144:ef7eb2e8f9f7 8492 #define MPU_RGDAAC_M7RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 8493 #define MPU_RGDAAC_M7RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 8494 #define MPU_RGDAAC_M7RE(x) (((uint32_t)(((uint32_t)(x)) << MPU_RGDAAC_M7RE_SHIFT)) & MPU_RGDAAC_M7RE_MASK)
<> 144:ef7eb2e8f9f7 8495
<> 144:ef7eb2e8f9f7 8496 /* The count of MPU_RGDAAC */
<> 144:ef7eb2e8f9f7 8497 #define MPU_RGDAAC_COUNT (12U)
<> 144:ef7eb2e8f9f7 8498
<> 144:ef7eb2e8f9f7 8499
<> 144:ef7eb2e8f9f7 8500 /*!
<> 144:ef7eb2e8f9f7 8501 * @}
<> 144:ef7eb2e8f9f7 8502 */ /* end of group MPU_Register_Masks */
<> 144:ef7eb2e8f9f7 8503
<> 144:ef7eb2e8f9f7 8504
<> 144:ef7eb2e8f9f7 8505 /* MPU - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8506 /** Peripheral MPU base address */
<> 144:ef7eb2e8f9f7 8507 #define MPU_BASE (0x4000D000u)
<> 144:ef7eb2e8f9f7 8508 /** Peripheral MPU base pointer */
<> 144:ef7eb2e8f9f7 8509 #define MPU ((MPU_Type *)MPU_BASE)
<> 144:ef7eb2e8f9f7 8510 /** Array initializer of MPU peripheral base addresses */
<> 144:ef7eb2e8f9f7 8511 #define MPU_BASE_ADDRS { MPU_BASE }
<> 144:ef7eb2e8f9f7 8512 /** Array initializer of MPU peripheral base pointers */
<> 144:ef7eb2e8f9f7 8513 #define MPU_BASE_PTRS { MPU }
<> 144:ef7eb2e8f9f7 8514
<> 144:ef7eb2e8f9f7 8515 /*!
<> 144:ef7eb2e8f9f7 8516 * @}
<> 144:ef7eb2e8f9f7 8517 */ /* end of group MPU_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8518
<> 144:ef7eb2e8f9f7 8519
<> 144:ef7eb2e8f9f7 8520 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8521 -- NV Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8522 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8523
<> 144:ef7eb2e8f9f7 8524 /*!
<> 144:ef7eb2e8f9f7 8525 * @addtogroup NV_Peripheral_Access_Layer NV Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8526 * @{
<> 144:ef7eb2e8f9f7 8527 */
<> 144:ef7eb2e8f9f7 8528
<> 144:ef7eb2e8f9f7 8529 /** NV - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8530 typedef struct {
<> 144:ef7eb2e8f9f7 8531 __I uint8_t BACKKEY3; /**< Backdoor Comparison Key 3., offset: 0x0 */
<> 144:ef7eb2e8f9f7 8532 __I uint8_t BACKKEY2; /**< Backdoor Comparison Key 2., offset: 0x1 */
<> 144:ef7eb2e8f9f7 8533 __I uint8_t BACKKEY1; /**< Backdoor Comparison Key 1., offset: 0x2 */
<> 144:ef7eb2e8f9f7 8534 __I uint8_t BACKKEY0; /**< Backdoor Comparison Key 0., offset: 0x3 */
<> 144:ef7eb2e8f9f7 8535 __I uint8_t BACKKEY7; /**< Backdoor Comparison Key 7., offset: 0x4 */
<> 144:ef7eb2e8f9f7 8536 __I uint8_t BACKKEY6; /**< Backdoor Comparison Key 6., offset: 0x5 */
<> 144:ef7eb2e8f9f7 8537 __I uint8_t BACKKEY5; /**< Backdoor Comparison Key 5., offset: 0x6 */
<> 144:ef7eb2e8f9f7 8538 __I uint8_t BACKKEY4; /**< Backdoor Comparison Key 4., offset: 0x7 */
<> 144:ef7eb2e8f9f7 8539 __I uint8_t FPROT3; /**< Non-volatile P-Flash Protection 1 - Low Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 8540 __I uint8_t FPROT2; /**< Non-volatile P-Flash Protection 1 - High Register, offset: 0x9 */
<> 144:ef7eb2e8f9f7 8541 __I uint8_t FPROT1; /**< Non-volatile P-Flash Protection 0 - Low Register, offset: 0xA */
<> 144:ef7eb2e8f9f7 8542 __I uint8_t FPROT0; /**< Non-volatile P-Flash Protection 0 - High Register, offset: 0xB */
<> 144:ef7eb2e8f9f7 8543 __I uint8_t FSEC; /**< Non-volatile Flash Security Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 8544 __I uint8_t FOPT; /**< Non-volatile Flash Option Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 8545 __I uint8_t FEPROT; /**< Non-volatile EERAM Protection Register, offset: 0xE */
<> 144:ef7eb2e8f9f7 8546 __I uint8_t FDPROT; /**< Non-volatile D-Flash Protection Register, offset: 0xF */
<> 144:ef7eb2e8f9f7 8547 } NV_Type;
<> 144:ef7eb2e8f9f7 8548
<> 144:ef7eb2e8f9f7 8549 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8550 -- NV Register Masks
<> 144:ef7eb2e8f9f7 8551 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8552
<> 144:ef7eb2e8f9f7 8553 /*!
<> 144:ef7eb2e8f9f7 8554 * @addtogroup NV_Register_Masks NV Register Masks
<> 144:ef7eb2e8f9f7 8555 * @{
<> 144:ef7eb2e8f9f7 8556 */
<> 144:ef7eb2e8f9f7 8557
<> 144:ef7eb2e8f9f7 8558 /*! @name BACKKEY3 - Backdoor Comparison Key 3. */
<> 144:ef7eb2e8f9f7 8559 #define NV_BACKKEY3_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8560 #define NV_BACKKEY3_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8561 #define NV_BACKKEY3_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY3_KEY_SHIFT)) & NV_BACKKEY3_KEY_MASK)
<> 144:ef7eb2e8f9f7 8562
<> 144:ef7eb2e8f9f7 8563 /*! @name BACKKEY2 - Backdoor Comparison Key 2. */
<> 144:ef7eb2e8f9f7 8564 #define NV_BACKKEY2_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8565 #define NV_BACKKEY2_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8566 #define NV_BACKKEY2_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY2_KEY_SHIFT)) & NV_BACKKEY2_KEY_MASK)
<> 144:ef7eb2e8f9f7 8567
<> 144:ef7eb2e8f9f7 8568 /*! @name BACKKEY1 - Backdoor Comparison Key 1. */
<> 144:ef7eb2e8f9f7 8569 #define NV_BACKKEY1_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8570 #define NV_BACKKEY1_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8571 #define NV_BACKKEY1_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY1_KEY_SHIFT)) & NV_BACKKEY1_KEY_MASK)
<> 144:ef7eb2e8f9f7 8572
<> 144:ef7eb2e8f9f7 8573 /*! @name BACKKEY0 - Backdoor Comparison Key 0. */
<> 144:ef7eb2e8f9f7 8574 #define NV_BACKKEY0_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8575 #define NV_BACKKEY0_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8576 #define NV_BACKKEY0_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY0_KEY_SHIFT)) & NV_BACKKEY0_KEY_MASK)
<> 144:ef7eb2e8f9f7 8577
<> 144:ef7eb2e8f9f7 8578 /*! @name BACKKEY7 - Backdoor Comparison Key 7. */
<> 144:ef7eb2e8f9f7 8579 #define NV_BACKKEY7_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8580 #define NV_BACKKEY7_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8581 #define NV_BACKKEY7_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY7_KEY_SHIFT)) & NV_BACKKEY7_KEY_MASK)
<> 144:ef7eb2e8f9f7 8582
<> 144:ef7eb2e8f9f7 8583 /*! @name BACKKEY6 - Backdoor Comparison Key 6. */
<> 144:ef7eb2e8f9f7 8584 #define NV_BACKKEY6_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8585 #define NV_BACKKEY6_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8586 #define NV_BACKKEY6_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY6_KEY_SHIFT)) & NV_BACKKEY6_KEY_MASK)
<> 144:ef7eb2e8f9f7 8587
<> 144:ef7eb2e8f9f7 8588 /*! @name BACKKEY5 - Backdoor Comparison Key 5. */
<> 144:ef7eb2e8f9f7 8589 #define NV_BACKKEY5_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8590 #define NV_BACKKEY5_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8591 #define NV_BACKKEY5_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY5_KEY_SHIFT)) & NV_BACKKEY5_KEY_MASK)
<> 144:ef7eb2e8f9f7 8592
<> 144:ef7eb2e8f9f7 8593 /*! @name BACKKEY4 - Backdoor Comparison Key 4. */
<> 144:ef7eb2e8f9f7 8594 #define NV_BACKKEY4_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8595 #define NV_BACKKEY4_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8596 #define NV_BACKKEY4_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY4_KEY_SHIFT)) & NV_BACKKEY4_KEY_MASK)
<> 144:ef7eb2e8f9f7 8597
<> 144:ef7eb2e8f9f7 8598 /*! @name FPROT3 - Non-volatile P-Flash Protection 1 - Low Register */
<> 144:ef7eb2e8f9f7 8599 #define NV_FPROT3_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8600 #define NV_FPROT3_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8601 #define NV_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT3_PROT_SHIFT)) & NV_FPROT3_PROT_MASK)
<> 144:ef7eb2e8f9f7 8602
<> 144:ef7eb2e8f9f7 8603 /*! @name FPROT2 - Non-volatile P-Flash Protection 1 - High Register */
<> 144:ef7eb2e8f9f7 8604 #define NV_FPROT2_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8605 #define NV_FPROT2_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8606 #define NV_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT2_PROT_SHIFT)) & NV_FPROT2_PROT_MASK)
<> 144:ef7eb2e8f9f7 8607
<> 144:ef7eb2e8f9f7 8608 /*! @name FPROT1 - Non-volatile P-Flash Protection 0 - Low Register */
<> 144:ef7eb2e8f9f7 8609 #define NV_FPROT1_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8610 #define NV_FPROT1_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8611 #define NV_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT1_PROT_SHIFT)) & NV_FPROT1_PROT_MASK)
<> 144:ef7eb2e8f9f7 8612
<> 144:ef7eb2e8f9f7 8613 /*! @name FPROT0 - Non-volatile P-Flash Protection 0 - High Register */
<> 144:ef7eb2e8f9f7 8614 #define NV_FPROT0_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8615 #define NV_FPROT0_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8616 #define NV_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT0_PROT_SHIFT)) & NV_FPROT0_PROT_MASK)
<> 144:ef7eb2e8f9f7 8617
<> 144:ef7eb2e8f9f7 8618 /*! @name FSEC - Non-volatile Flash Security Register */
<> 144:ef7eb2e8f9f7 8619 #define NV_FSEC_SEC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 8620 #define NV_FSEC_SEC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8621 #define NV_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_SEC_SHIFT)) & NV_FSEC_SEC_MASK)
<> 144:ef7eb2e8f9f7 8622 #define NV_FSEC_FSLACC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 8623 #define NV_FSEC_FSLACC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8624 #define NV_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_FSLACC_SHIFT)) & NV_FSEC_FSLACC_MASK)
<> 144:ef7eb2e8f9f7 8625 #define NV_FSEC_MEEN_MASK (0x30U)
<> 144:ef7eb2e8f9f7 8626 #define NV_FSEC_MEEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8627 #define NV_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_MEEN_SHIFT)) & NV_FSEC_MEEN_MASK)
<> 144:ef7eb2e8f9f7 8628 #define NV_FSEC_KEYEN_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 8629 #define NV_FSEC_KEYEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8630 #define NV_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_KEYEN_SHIFT)) & NV_FSEC_KEYEN_MASK)
<> 144:ef7eb2e8f9f7 8631
<> 144:ef7eb2e8f9f7 8632 /*! @name FOPT - Non-volatile Flash Option Register */
<> 144:ef7eb2e8f9f7 8633 #define NV_FOPT_LPBOOT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8634 #define NV_FOPT_LPBOOT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8635 #define NV_FOPT_LPBOOT(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_LPBOOT_SHIFT)) & NV_FOPT_LPBOOT_MASK)
<> 144:ef7eb2e8f9f7 8636 #define NV_FOPT_EZPORT_DIS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8637 #define NV_FOPT_EZPORT_DIS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8638 #define NV_FOPT_EZPORT_DIS(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_EZPORT_DIS_SHIFT)) & NV_FOPT_EZPORT_DIS_MASK)
<> 144:ef7eb2e8f9f7 8639
<> 144:ef7eb2e8f9f7 8640 /*! @name FEPROT - Non-volatile EERAM Protection Register */
<> 144:ef7eb2e8f9f7 8641 #define NV_FEPROT_EPROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8642 #define NV_FEPROT_EPROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8643 #define NV_FEPROT_EPROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FEPROT_EPROT_SHIFT)) & NV_FEPROT_EPROT_MASK)
<> 144:ef7eb2e8f9f7 8644
<> 144:ef7eb2e8f9f7 8645 /*! @name FDPROT - Non-volatile D-Flash Protection Register */
<> 144:ef7eb2e8f9f7 8646 #define NV_FDPROT_DPROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8647 #define NV_FDPROT_DPROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8648 #define NV_FDPROT_DPROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FDPROT_DPROT_SHIFT)) & NV_FDPROT_DPROT_MASK)
<> 144:ef7eb2e8f9f7 8649
<> 144:ef7eb2e8f9f7 8650
<> 144:ef7eb2e8f9f7 8651 /*!
<> 144:ef7eb2e8f9f7 8652 * @}
<> 144:ef7eb2e8f9f7 8653 */ /* end of group NV_Register_Masks */
<> 144:ef7eb2e8f9f7 8654
<> 144:ef7eb2e8f9f7 8655
<> 144:ef7eb2e8f9f7 8656 /* NV - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8657 /** Peripheral FTFE_FlashConfig base address */
<> 144:ef7eb2e8f9f7 8658 #define FTFE_FlashConfig_BASE (0x400u)
<> 144:ef7eb2e8f9f7 8659 /** Peripheral FTFE_FlashConfig base pointer */
<> 144:ef7eb2e8f9f7 8660 #define FTFE_FlashConfig ((NV_Type *)FTFE_FlashConfig_BASE)
<> 144:ef7eb2e8f9f7 8661 /** Array initializer of NV peripheral base addresses */
<> 144:ef7eb2e8f9f7 8662 #define NV_BASE_ADDRS { FTFE_FlashConfig_BASE }
<> 144:ef7eb2e8f9f7 8663 /** Array initializer of NV peripheral base pointers */
<> 144:ef7eb2e8f9f7 8664 #define NV_BASE_PTRS { FTFE_FlashConfig }
<> 144:ef7eb2e8f9f7 8665
<> 144:ef7eb2e8f9f7 8666 /*!
<> 144:ef7eb2e8f9f7 8667 * @}
<> 144:ef7eb2e8f9f7 8668 */ /* end of group NV_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8669
<> 144:ef7eb2e8f9f7 8670
<> 144:ef7eb2e8f9f7 8671 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8672 -- OSC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8673 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8674
<> 144:ef7eb2e8f9f7 8675 /*!
<> 144:ef7eb2e8f9f7 8676 * @addtogroup OSC_Peripheral_Access_Layer OSC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8677 * @{
<> 144:ef7eb2e8f9f7 8678 */
<> 144:ef7eb2e8f9f7 8679
<> 144:ef7eb2e8f9f7 8680 /** OSC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8681 typedef struct {
<> 144:ef7eb2e8f9f7 8682 __IO uint8_t CR; /**< OSC Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8683 } OSC_Type;
<> 144:ef7eb2e8f9f7 8684
<> 144:ef7eb2e8f9f7 8685 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8686 -- OSC Register Masks
<> 144:ef7eb2e8f9f7 8687 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8688
<> 144:ef7eb2e8f9f7 8689 /*!
<> 144:ef7eb2e8f9f7 8690 * @addtogroup OSC_Register_Masks OSC Register Masks
<> 144:ef7eb2e8f9f7 8691 * @{
<> 144:ef7eb2e8f9f7 8692 */
<> 144:ef7eb2e8f9f7 8693
<> 144:ef7eb2e8f9f7 8694 /*! @name CR - OSC Control Register */
<> 144:ef7eb2e8f9f7 8695 #define OSC_CR_SC16P_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8696 #define OSC_CR_SC16P_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8697 #define OSC_CR_SC16P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC16P_SHIFT)) & OSC_CR_SC16P_MASK)
<> 144:ef7eb2e8f9f7 8698 #define OSC_CR_SC8P_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8699 #define OSC_CR_SC8P_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8700 #define OSC_CR_SC8P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC8P_SHIFT)) & OSC_CR_SC8P_MASK)
<> 144:ef7eb2e8f9f7 8701 #define OSC_CR_SC4P_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8702 #define OSC_CR_SC4P_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8703 #define OSC_CR_SC4P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC4P_SHIFT)) & OSC_CR_SC4P_MASK)
<> 144:ef7eb2e8f9f7 8704 #define OSC_CR_SC2P_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8705 #define OSC_CR_SC2P_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8706 #define OSC_CR_SC2P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC2P_SHIFT)) & OSC_CR_SC2P_MASK)
<> 144:ef7eb2e8f9f7 8707 #define OSC_CR_EREFSTEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8708 #define OSC_CR_EREFSTEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8709 #define OSC_CR_EREFSTEN(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_EREFSTEN_SHIFT)) & OSC_CR_EREFSTEN_MASK)
<> 144:ef7eb2e8f9f7 8710 #define OSC_CR_ERCLKEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8711 #define OSC_CR_ERCLKEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8712 #define OSC_CR_ERCLKEN(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_ERCLKEN_SHIFT)) & OSC_CR_ERCLKEN_MASK)
<> 144:ef7eb2e8f9f7 8713
<> 144:ef7eb2e8f9f7 8714
<> 144:ef7eb2e8f9f7 8715 /*!
<> 144:ef7eb2e8f9f7 8716 * @}
<> 144:ef7eb2e8f9f7 8717 */ /* end of group OSC_Register_Masks */
<> 144:ef7eb2e8f9f7 8718
<> 144:ef7eb2e8f9f7 8719
<> 144:ef7eb2e8f9f7 8720 /* OSC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8721 /** Peripheral OSC base address */
<> 144:ef7eb2e8f9f7 8722 #define OSC_BASE (0x40065000u)
<> 144:ef7eb2e8f9f7 8723 /** Peripheral OSC base pointer */
<> 144:ef7eb2e8f9f7 8724 #define OSC ((OSC_Type *)OSC_BASE)
<> 144:ef7eb2e8f9f7 8725 /** Array initializer of OSC peripheral base addresses */
<> 144:ef7eb2e8f9f7 8726 #define OSC_BASE_ADDRS { OSC_BASE }
<> 144:ef7eb2e8f9f7 8727 /** Array initializer of OSC peripheral base pointers */
<> 144:ef7eb2e8f9f7 8728 #define OSC_BASE_PTRS { OSC }
<> 144:ef7eb2e8f9f7 8729
<> 144:ef7eb2e8f9f7 8730 /*!
<> 144:ef7eb2e8f9f7 8731 * @}
<> 144:ef7eb2e8f9f7 8732 */ /* end of group OSC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8733
<> 144:ef7eb2e8f9f7 8734
<> 144:ef7eb2e8f9f7 8735 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8736 -- PDB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8737 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8738
<> 144:ef7eb2e8f9f7 8739 /*!
<> 144:ef7eb2e8f9f7 8740 * @addtogroup PDB_Peripheral_Access_Layer PDB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8741 * @{
<> 144:ef7eb2e8f9f7 8742 */
<> 144:ef7eb2e8f9f7 8743
<> 144:ef7eb2e8f9f7 8744 /** PDB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8745 typedef struct {
<> 144:ef7eb2e8f9f7 8746 __IO uint32_t SC; /**< Status and Control register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8747 __IO uint32_t MOD; /**< Modulus register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 8748 __I uint32_t CNT; /**< Counter register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 8749 __IO uint32_t IDLY; /**< Interrupt Delay register, offset: 0xC */
<> 144:ef7eb2e8f9f7 8750 struct { /* offset: 0x10, array step: 0x28 */
<> 144:ef7eb2e8f9f7 8751 __IO uint32_t C1; /**< Channel n Control register 1, array offset: 0x10, array step: 0x28 */
<> 144:ef7eb2e8f9f7 8752 __IO uint32_t S; /**< Channel n Status register, array offset: 0x14, array step: 0x28 */
<> 144:ef7eb2e8f9f7 8753 __IO uint32_t DLY[2]; /**< Channel n Delay 0 register..Channel n Delay 1 register, array offset: 0x18, array step: index*0x28, index2*0x4 */
<> 144:ef7eb2e8f9f7 8754 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 8755 } CH[2];
<> 144:ef7eb2e8f9f7 8756 uint8_t RESERVED_0[240];
<> 144:ef7eb2e8f9f7 8757 struct { /* offset: 0x150, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8758 __IO uint32_t INTC; /**< DAC Interval Trigger n Control register, array offset: 0x150, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8759 __IO uint32_t INT; /**< DAC Interval n register, array offset: 0x154, array step: 0x8 */
<> 144:ef7eb2e8f9f7 8760 } DAC[2];
<> 144:ef7eb2e8f9f7 8761 uint8_t RESERVED_1[48];
<> 144:ef7eb2e8f9f7 8762 __IO uint32_t POEN; /**< Pulse-Out n Enable register, offset: 0x190 */
<> 144:ef7eb2e8f9f7 8763 __IO uint32_t PODLY[3]; /**< Pulse-Out n Delay register, array offset: 0x194, array step: 0x4 */
<> 144:ef7eb2e8f9f7 8764 } PDB_Type;
<> 144:ef7eb2e8f9f7 8765
<> 144:ef7eb2e8f9f7 8766 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8767 -- PDB Register Masks
<> 144:ef7eb2e8f9f7 8768 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8769
<> 144:ef7eb2e8f9f7 8770 /*!
<> 144:ef7eb2e8f9f7 8771 * @addtogroup PDB_Register_Masks PDB Register Masks
<> 144:ef7eb2e8f9f7 8772 * @{
<> 144:ef7eb2e8f9f7 8773 */
<> 144:ef7eb2e8f9f7 8774
<> 144:ef7eb2e8f9f7 8775 /*! @name SC - Status and Control register */
<> 144:ef7eb2e8f9f7 8776 #define PDB_SC_LDOK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8777 #define PDB_SC_LDOK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8778 #define PDB_SC_LDOK(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_LDOK_SHIFT)) & PDB_SC_LDOK_MASK)
<> 144:ef7eb2e8f9f7 8779 #define PDB_SC_CONT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8780 #define PDB_SC_CONT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8781 #define PDB_SC_CONT(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_CONT_SHIFT)) & PDB_SC_CONT_MASK)
<> 144:ef7eb2e8f9f7 8782 #define PDB_SC_MULT_MASK (0xCU)
<> 144:ef7eb2e8f9f7 8783 #define PDB_SC_MULT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8784 #define PDB_SC_MULT(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_MULT_SHIFT)) & PDB_SC_MULT_MASK)
<> 144:ef7eb2e8f9f7 8785 #define PDB_SC_PDBIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8786 #define PDB_SC_PDBIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8787 #define PDB_SC_PDBIE(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBIE_SHIFT)) & PDB_SC_PDBIE_MASK)
<> 144:ef7eb2e8f9f7 8788 #define PDB_SC_PDBIF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8789 #define PDB_SC_PDBIF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8790 #define PDB_SC_PDBIF(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBIF_SHIFT)) & PDB_SC_PDBIF_MASK)
<> 144:ef7eb2e8f9f7 8791 #define PDB_SC_PDBEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8792 #define PDB_SC_PDBEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8793 #define PDB_SC_PDBEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBEN_SHIFT)) & PDB_SC_PDBEN_MASK)
<> 144:ef7eb2e8f9f7 8794 #define PDB_SC_TRGSEL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 8795 #define PDB_SC_TRGSEL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8796 #define PDB_SC_TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_TRGSEL_SHIFT)) & PDB_SC_TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 8797 #define PDB_SC_PRESCALER_MASK (0x7000U)
<> 144:ef7eb2e8f9f7 8798 #define PDB_SC_PRESCALER_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8799 #define PDB_SC_PRESCALER(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PRESCALER_SHIFT)) & PDB_SC_PRESCALER_MASK)
<> 144:ef7eb2e8f9f7 8800 #define PDB_SC_DMAEN_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 8801 #define PDB_SC_DMAEN_SHIFT (15U)
<> 144:ef7eb2e8f9f7 8802 #define PDB_SC_DMAEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_DMAEN_SHIFT)) & PDB_SC_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 8803 #define PDB_SC_SWTRIG_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 8804 #define PDB_SC_SWTRIG_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8805 #define PDB_SC_SWTRIG(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_SWTRIG_SHIFT)) & PDB_SC_SWTRIG_MASK)
<> 144:ef7eb2e8f9f7 8806 #define PDB_SC_PDBEIE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 8807 #define PDB_SC_PDBEIE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 8808 #define PDB_SC_PDBEIE(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBEIE_SHIFT)) & PDB_SC_PDBEIE_MASK)
<> 144:ef7eb2e8f9f7 8809 #define PDB_SC_LDMOD_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 8810 #define PDB_SC_LDMOD_SHIFT (18U)
<> 144:ef7eb2e8f9f7 8811 #define PDB_SC_LDMOD(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_LDMOD_SHIFT)) & PDB_SC_LDMOD_MASK)
<> 144:ef7eb2e8f9f7 8812
<> 144:ef7eb2e8f9f7 8813 /*! @name MOD - Modulus register */
<> 144:ef7eb2e8f9f7 8814 #define PDB_MOD_MOD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8815 #define PDB_MOD_MOD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8816 #define PDB_MOD_MOD(x) (((uint32_t)(((uint32_t)(x)) << PDB_MOD_MOD_SHIFT)) & PDB_MOD_MOD_MASK)
<> 144:ef7eb2e8f9f7 8817
<> 144:ef7eb2e8f9f7 8818 /*! @name CNT - Counter register */
<> 144:ef7eb2e8f9f7 8819 #define PDB_CNT_CNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8820 #define PDB_CNT_CNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8821 #define PDB_CNT_CNT(x) (((uint32_t)(((uint32_t)(x)) << PDB_CNT_CNT_SHIFT)) & PDB_CNT_CNT_MASK)
<> 144:ef7eb2e8f9f7 8822
<> 144:ef7eb2e8f9f7 8823 /*! @name IDLY - Interrupt Delay register */
<> 144:ef7eb2e8f9f7 8824 #define PDB_IDLY_IDLY_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8825 #define PDB_IDLY_IDLY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8826 #define PDB_IDLY_IDLY(x) (((uint32_t)(((uint32_t)(x)) << PDB_IDLY_IDLY_SHIFT)) & PDB_IDLY_IDLY_MASK)
<> 144:ef7eb2e8f9f7 8827
<> 144:ef7eb2e8f9f7 8828 /*! @name C1 - Channel n Control register 1 */
<> 144:ef7eb2e8f9f7 8829 #define PDB_C1_EN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8830 #define PDB_C1_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8831 #define PDB_C1_EN(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_EN_SHIFT)) & PDB_C1_EN_MASK)
<> 144:ef7eb2e8f9f7 8832 #define PDB_C1_TOS_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 8833 #define PDB_C1_TOS_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8834 #define PDB_C1_TOS(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_TOS_SHIFT)) & PDB_C1_TOS_MASK)
<> 144:ef7eb2e8f9f7 8835 #define PDB_C1_BB_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 8836 #define PDB_C1_BB_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8837 #define PDB_C1_BB(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_BB_SHIFT)) & PDB_C1_BB_MASK)
<> 144:ef7eb2e8f9f7 8838
<> 144:ef7eb2e8f9f7 8839 /* The count of PDB_C1 */
<> 144:ef7eb2e8f9f7 8840 #define PDB_C1_COUNT (2U)
<> 144:ef7eb2e8f9f7 8841
<> 144:ef7eb2e8f9f7 8842 /*! @name S - Channel n Status register */
<> 144:ef7eb2e8f9f7 8843 #define PDB_S_ERR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8844 #define PDB_S_ERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8845 #define PDB_S_ERR(x) (((uint32_t)(((uint32_t)(x)) << PDB_S_ERR_SHIFT)) & PDB_S_ERR_MASK)
<> 144:ef7eb2e8f9f7 8846 #define PDB_S_CF_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 8847 #define PDB_S_CF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8848 #define PDB_S_CF(x) (((uint32_t)(((uint32_t)(x)) << PDB_S_CF_SHIFT)) & PDB_S_CF_MASK)
<> 144:ef7eb2e8f9f7 8849
<> 144:ef7eb2e8f9f7 8850 /* The count of PDB_S */
<> 144:ef7eb2e8f9f7 8851 #define PDB_S_COUNT (2U)
<> 144:ef7eb2e8f9f7 8852
<> 144:ef7eb2e8f9f7 8853 /*! @name DLY - Channel n Delay 0 register..Channel n Delay 1 register */
<> 144:ef7eb2e8f9f7 8854 #define PDB_DLY_DLY_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8855 #define PDB_DLY_DLY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8856 #define PDB_DLY_DLY(x) (((uint32_t)(((uint32_t)(x)) << PDB_DLY_DLY_SHIFT)) & PDB_DLY_DLY_MASK)
<> 144:ef7eb2e8f9f7 8857
<> 144:ef7eb2e8f9f7 8858 /* The count of PDB_DLY */
<> 144:ef7eb2e8f9f7 8859 #define PDB_DLY_COUNT (2U)
<> 144:ef7eb2e8f9f7 8860
<> 144:ef7eb2e8f9f7 8861 /* The count of PDB_DLY */
<> 144:ef7eb2e8f9f7 8862 #define PDB_DLY_COUNT2 (2U)
<> 144:ef7eb2e8f9f7 8863
<> 144:ef7eb2e8f9f7 8864 /*! @name INTC - DAC Interval Trigger n Control register */
<> 144:ef7eb2e8f9f7 8865 #define PDB_INTC_TOE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8866 #define PDB_INTC_TOE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8867 #define PDB_INTC_TOE(x) (((uint32_t)(((uint32_t)(x)) << PDB_INTC_TOE_SHIFT)) & PDB_INTC_TOE_MASK)
<> 144:ef7eb2e8f9f7 8868 #define PDB_INTC_EXT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8869 #define PDB_INTC_EXT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8870 #define PDB_INTC_EXT(x) (((uint32_t)(((uint32_t)(x)) << PDB_INTC_EXT_SHIFT)) & PDB_INTC_EXT_MASK)
<> 144:ef7eb2e8f9f7 8871
<> 144:ef7eb2e8f9f7 8872 /* The count of PDB_INTC */
<> 144:ef7eb2e8f9f7 8873 #define PDB_INTC_COUNT (2U)
<> 144:ef7eb2e8f9f7 8874
<> 144:ef7eb2e8f9f7 8875 /*! @name INT - DAC Interval n register */
<> 144:ef7eb2e8f9f7 8876 #define PDB_INT_INT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8877 #define PDB_INT_INT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8878 #define PDB_INT_INT(x) (((uint32_t)(((uint32_t)(x)) << PDB_INT_INT_SHIFT)) & PDB_INT_INT_MASK)
<> 144:ef7eb2e8f9f7 8879
<> 144:ef7eb2e8f9f7 8880 /* The count of PDB_INT */
<> 144:ef7eb2e8f9f7 8881 #define PDB_INT_COUNT (2U)
<> 144:ef7eb2e8f9f7 8882
<> 144:ef7eb2e8f9f7 8883 /*! @name POEN - Pulse-Out n Enable register */
<> 144:ef7eb2e8f9f7 8884 #define PDB_POEN_POEN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8885 #define PDB_POEN_POEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8886 #define PDB_POEN_POEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_POEN_POEN_SHIFT)) & PDB_POEN_POEN_MASK)
<> 144:ef7eb2e8f9f7 8887
<> 144:ef7eb2e8f9f7 8888 /*! @name PODLY - Pulse-Out n Delay register */
<> 144:ef7eb2e8f9f7 8889 #define PDB_PODLY_DLY2_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8890 #define PDB_PODLY_DLY2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8891 #define PDB_PODLY_DLY2(x) (((uint32_t)(((uint32_t)(x)) << PDB_PODLY_DLY2_SHIFT)) & PDB_PODLY_DLY2_MASK)
<> 144:ef7eb2e8f9f7 8892 #define PDB_PODLY_DLY1_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 8893 #define PDB_PODLY_DLY1_SHIFT (16U)
<> 144:ef7eb2e8f9f7 8894 #define PDB_PODLY_DLY1(x) (((uint32_t)(((uint32_t)(x)) << PDB_PODLY_DLY1_SHIFT)) & PDB_PODLY_DLY1_MASK)
<> 144:ef7eb2e8f9f7 8895
<> 144:ef7eb2e8f9f7 8896 /* The count of PDB_PODLY */
<> 144:ef7eb2e8f9f7 8897 #define PDB_PODLY_COUNT (3U)
<> 144:ef7eb2e8f9f7 8898
<> 144:ef7eb2e8f9f7 8899
<> 144:ef7eb2e8f9f7 8900 /*!
<> 144:ef7eb2e8f9f7 8901 * @}
<> 144:ef7eb2e8f9f7 8902 */ /* end of group PDB_Register_Masks */
<> 144:ef7eb2e8f9f7 8903
<> 144:ef7eb2e8f9f7 8904
<> 144:ef7eb2e8f9f7 8905 /* PDB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8906 /** Peripheral PDB0 base address */
<> 144:ef7eb2e8f9f7 8907 #define PDB0_BASE (0x40036000u)
<> 144:ef7eb2e8f9f7 8908 /** Peripheral PDB0 base pointer */
<> 144:ef7eb2e8f9f7 8909 #define PDB0 ((PDB_Type *)PDB0_BASE)
<> 144:ef7eb2e8f9f7 8910 /** Array initializer of PDB peripheral base addresses */
<> 144:ef7eb2e8f9f7 8911 #define PDB_BASE_ADDRS { PDB0_BASE }
<> 144:ef7eb2e8f9f7 8912 /** Array initializer of PDB peripheral base pointers */
<> 144:ef7eb2e8f9f7 8913 #define PDB_BASE_PTRS { PDB0 }
<> 144:ef7eb2e8f9f7 8914 /** Interrupt vectors for the PDB peripheral type */
<> 144:ef7eb2e8f9f7 8915 #define PDB_IRQS { PDB0_IRQn }
<> 144:ef7eb2e8f9f7 8916
<> 144:ef7eb2e8f9f7 8917 /*!
<> 144:ef7eb2e8f9f7 8918 * @}
<> 144:ef7eb2e8f9f7 8919 */ /* end of group PDB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8920
<> 144:ef7eb2e8f9f7 8921
<> 144:ef7eb2e8f9f7 8922 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8923 -- PIT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8924 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8925
<> 144:ef7eb2e8f9f7 8926 /*!
<> 144:ef7eb2e8f9f7 8927 * @addtogroup PIT_Peripheral_Access_Layer PIT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8928 * @{
<> 144:ef7eb2e8f9f7 8929 */
<> 144:ef7eb2e8f9f7 8930
<> 144:ef7eb2e8f9f7 8931 /** PIT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8932 typedef struct {
<> 144:ef7eb2e8f9f7 8933 __IO uint32_t MCR; /**< PIT Module Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8934 uint8_t RESERVED_0[252];
<> 144:ef7eb2e8f9f7 8935 struct { /* offset: 0x100, array step: 0x10 */
<> 144:ef7eb2e8f9f7 8936 __IO uint32_t LDVAL; /**< Timer Load Value Register, array offset: 0x100, array step: 0x10 */
<> 144:ef7eb2e8f9f7 8937 __I uint32_t CVAL; /**< Current Timer Value Register, array offset: 0x104, array step: 0x10 */
<> 144:ef7eb2e8f9f7 8938 __IO uint32_t TCTRL; /**< Timer Control Register, array offset: 0x108, array step: 0x10 */
<> 144:ef7eb2e8f9f7 8939 __IO uint32_t TFLG; /**< Timer Flag Register, array offset: 0x10C, array step: 0x10 */
<> 144:ef7eb2e8f9f7 8940 } CHANNEL[4];
<> 144:ef7eb2e8f9f7 8941 } PIT_Type;
<> 144:ef7eb2e8f9f7 8942
<> 144:ef7eb2e8f9f7 8943 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8944 -- PIT Register Masks
<> 144:ef7eb2e8f9f7 8945 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8946
<> 144:ef7eb2e8f9f7 8947 /*!
<> 144:ef7eb2e8f9f7 8948 * @addtogroup PIT_Register_Masks PIT Register Masks
<> 144:ef7eb2e8f9f7 8949 * @{
<> 144:ef7eb2e8f9f7 8950 */
<> 144:ef7eb2e8f9f7 8951
<> 144:ef7eb2e8f9f7 8952 /*! @name MCR - PIT Module Control Register */
<> 144:ef7eb2e8f9f7 8953 #define PIT_MCR_FRZ_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8954 #define PIT_MCR_FRZ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8955 #define PIT_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << PIT_MCR_FRZ_SHIFT)) & PIT_MCR_FRZ_MASK)
<> 144:ef7eb2e8f9f7 8956 #define PIT_MCR_MDIS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8957 #define PIT_MCR_MDIS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8958 #define PIT_MCR_MDIS(x) (((uint32_t)(((uint32_t)(x)) << PIT_MCR_MDIS_SHIFT)) & PIT_MCR_MDIS_MASK)
<> 144:ef7eb2e8f9f7 8959
<> 144:ef7eb2e8f9f7 8960 /*! @name LDVAL - Timer Load Value Register */
<> 144:ef7eb2e8f9f7 8961 #define PIT_LDVAL_TSV_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 8962 #define PIT_LDVAL_TSV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8963 #define PIT_LDVAL_TSV(x) (((uint32_t)(((uint32_t)(x)) << PIT_LDVAL_TSV_SHIFT)) & PIT_LDVAL_TSV_MASK)
<> 144:ef7eb2e8f9f7 8964
<> 144:ef7eb2e8f9f7 8965 /* The count of PIT_LDVAL */
<> 144:ef7eb2e8f9f7 8966 #define PIT_LDVAL_COUNT (4U)
<> 144:ef7eb2e8f9f7 8967
<> 144:ef7eb2e8f9f7 8968 /*! @name CVAL - Current Timer Value Register */
<> 144:ef7eb2e8f9f7 8969 #define PIT_CVAL_TVL_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 8970 #define PIT_CVAL_TVL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8971 #define PIT_CVAL_TVL(x) (((uint32_t)(((uint32_t)(x)) << PIT_CVAL_TVL_SHIFT)) & PIT_CVAL_TVL_MASK)
<> 144:ef7eb2e8f9f7 8972
<> 144:ef7eb2e8f9f7 8973 /* The count of PIT_CVAL */
<> 144:ef7eb2e8f9f7 8974 #define PIT_CVAL_COUNT (4U)
<> 144:ef7eb2e8f9f7 8975
<> 144:ef7eb2e8f9f7 8976 /*! @name TCTRL - Timer Control Register */
<> 144:ef7eb2e8f9f7 8977 #define PIT_TCTRL_TEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8978 #define PIT_TCTRL_TEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8979 #define PIT_TCTRL_TEN(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_TEN_SHIFT)) & PIT_TCTRL_TEN_MASK)
<> 144:ef7eb2e8f9f7 8980 #define PIT_TCTRL_TIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8981 #define PIT_TCTRL_TIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8982 #define PIT_TCTRL_TIE(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_TIE_SHIFT)) & PIT_TCTRL_TIE_MASK)
<> 144:ef7eb2e8f9f7 8983 #define PIT_TCTRL_CHN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8984 #define PIT_TCTRL_CHN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8985 #define PIT_TCTRL_CHN(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_CHN_SHIFT)) & PIT_TCTRL_CHN_MASK)
<> 144:ef7eb2e8f9f7 8986
<> 144:ef7eb2e8f9f7 8987 /* The count of PIT_TCTRL */
<> 144:ef7eb2e8f9f7 8988 #define PIT_TCTRL_COUNT (4U)
<> 144:ef7eb2e8f9f7 8989
<> 144:ef7eb2e8f9f7 8990 /*! @name TFLG - Timer Flag Register */
<> 144:ef7eb2e8f9f7 8991 #define PIT_TFLG_TIF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8992 #define PIT_TFLG_TIF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8993 #define PIT_TFLG_TIF(x) (((uint32_t)(((uint32_t)(x)) << PIT_TFLG_TIF_SHIFT)) & PIT_TFLG_TIF_MASK)
<> 144:ef7eb2e8f9f7 8994
<> 144:ef7eb2e8f9f7 8995 /* The count of PIT_TFLG */
<> 144:ef7eb2e8f9f7 8996 #define PIT_TFLG_COUNT (4U)
<> 144:ef7eb2e8f9f7 8997
<> 144:ef7eb2e8f9f7 8998
<> 144:ef7eb2e8f9f7 8999 /*!
<> 144:ef7eb2e8f9f7 9000 * @}
<> 144:ef7eb2e8f9f7 9001 */ /* end of group PIT_Register_Masks */
<> 144:ef7eb2e8f9f7 9002
<> 144:ef7eb2e8f9f7 9003
<> 144:ef7eb2e8f9f7 9004 /* PIT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9005 /** Peripheral PIT base address */
<> 144:ef7eb2e8f9f7 9006 #define PIT_BASE (0x40037000u)
<> 144:ef7eb2e8f9f7 9007 /** Peripheral PIT base pointer */
<> 144:ef7eb2e8f9f7 9008 #define PIT ((PIT_Type *)PIT_BASE)
<> 144:ef7eb2e8f9f7 9009 /** Array initializer of PIT peripheral base addresses */
<> 144:ef7eb2e8f9f7 9010 #define PIT_BASE_ADDRS { PIT_BASE }
<> 144:ef7eb2e8f9f7 9011 /** Array initializer of PIT peripheral base pointers */
<> 144:ef7eb2e8f9f7 9012 #define PIT_BASE_PTRS { PIT }
<> 144:ef7eb2e8f9f7 9013 /** Interrupt vectors for the PIT peripheral type */
<> 144:ef7eb2e8f9f7 9014 #define PIT_IRQS { PIT0_IRQn, PIT1_IRQn, PIT2_IRQn, PIT3_IRQn }
<> 144:ef7eb2e8f9f7 9015
<> 144:ef7eb2e8f9f7 9016 /*!
<> 144:ef7eb2e8f9f7 9017 * @}
<> 144:ef7eb2e8f9f7 9018 */ /* end of group PIT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9019
<> 144:ef7eb2e8f9f7 9020
<> 144:ef7eb2e8f9f7 9021 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9022 -- PMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9023 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9024
<> 144:ef7eb2e8f9f7 9025 /*!
<> 144:ef7eb2e8f9f7 9026 * @addtogroup PMC_Peripheral_Access_Layer PMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9027 * @{
<> 144:ef7eb2e8f9f7 9028 */
<> 144:ef7eb2e8f9f7 9029
<> 144:ef7eb2e8f9f7 9030 /** PMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9031 typedef struct {
<> 144:ef7eb2e8f9f7 9032 __IO uint8_t LVDSC1; /**< Low Voltage Detect Status And Control 1 register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 9033 __IO uint8_t LVDSC2; /**< Low Voltage Detect Status And Control 2 register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 9034 __IO uint8_t REGSC; /**< Regulator Status And Control register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 9035 } PMC_Type;
<> 144:ef7eb2e8f9f7 9036
<> 144:ef7eb2e8f9f7 9037 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9038 -- PMC Register Masks
<> 144:ef7eb2e8f9f7 9039 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9040
<> 144:ef7eb2e8f9f7 9041 /*!
<> 144:ef7eb2e8f9f7 9042 * @addtogroup PMC_Register_Masks PMC Register Masks
<> 144:ef7eb2e8f9f7 9043 * @{
<> 144:ef7eb2e8f9f7 9044 */
<> 144:ef7eb2e8f9f7 9045
<> 144:ef7eb2e8f9f7 9046 /*! @name LVDSC1 - Low Voltage Detect Status And Control 1 register */
<> 144:ef7eb2e8f9f7 9047 #define PMC_LVDSC1_LVDV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 9048 #define PMC_LVDSC1_LVDV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9049 #define PMC_LVDSC1_LVDV(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDV_SHIFT)) & PMC_LVDSC1_LVDV_MASK)
<> 144:ef7eb2e8f9f7 9050 #define PMC_LVDSC1_LVDRE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9051 #define PMC_LVDSC1_LVDRE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9052 #define PMC_LVDSC1_LVDRE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDRE_SHIFT)) & PMC_LVDSC1_LVDRE_MASK)
<> 144:ef7eb2e8f9f7 9053 #define PMC_LVDSC1_LVDIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9054 #define PMC_LVDSC1_LVDIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9055 #define PMC_LVDSC1_LVDIE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDIE_SHIFT)) & PMC_LVDSC1_LVDIE_MASK)
<> 144:ef7eb2e8f9f7 9056 #define PMC_LVDSC1_LVDACK_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9057 #define PMC_LVDSC1_LVDACK_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9058 #define PMC_LVDSC1_LVDACK(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDACK_SHIFT)) & PMC_LVDSC1_LVDACK_MASK)
<> 144:ef7eb2e8f9f7 9059 #define PMC_LVDSC1_LVDF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9060 #define PMC_LVDSC1_LVDF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9061 #define PMC_LVDSC1_LVDF(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDF_SHIFT)) & PMC_LVDSC1_LVDF_MASK)
<> 144:ef7eb2e8f9f7 9062
<> 144:ef7eb2e8f9f7 9063 /*! @name LVDSC2 - Low Voltage Detect Status And Control 2 register */
<> 144:ef7eb2e8f9f7 9064 #define PMC_LVDSC2_LVWV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 9065 #define PMC_LVDSC2_LVWV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9066 #define PMC_LVDSC2_LVWV(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWV_SHIFT)) & PMC_LVDSC2_LVWV_MASK)
<> 144:ef7eb2e8f9f7 9067 #define PMC_LVDSC2_LVWIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9068 #define PMC_LVDSC2_LVWIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9069 #define PMC_LVDSC2_LVWIE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWIE_SHIFT)) & PMC_LVDSC2_LVWIE_MASK)
<> 144:ef7eb2e8f9f7 9070 #define PMC_LVDSC2_LVWACK_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9071 #define PMC_LVDSC2_LVWACK_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9072 #define PMC_LVDSC2_LVWACK(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWACK_SHIFT)) & PMC_LVDSC2_LVWACK_MASK)
<> 144:ef7eb2e8f9f7 9073 #define PMC_LVDSC2_LVWF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9074 #define PMC_LVDSC2_LVWF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9075 #define PMC_LVDSC2_LVWF(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWF_SHIFT)) & PMC_LVDSC2_LVWF_MASK)
<> 144:ef7eb2e8f9f7 9076
<> 144:ef7eb2e8f9f7 9077 /*! @name REGSC - Regulator Status And Control register */
<> 144:ef7eb2e8f9f7 9078 #define PMC_REGSC_BGBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9079 #define PMC_REGSC_BGBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9080 #define PMC_REGSC_BGBE(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_BGBE_SHIFT)) & PMC_REGSC_BGBE_MASK)
<> 144:ef7eb2e8f9f7 9081 #define PMC_REGSC_REGONS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9082 #define PMC_REGSC_REGONS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9083 #define PMC_REGSC_REGONS(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_REGONS_SHIFT)) & PMC_REGSC_REGONS_MASK)
<> 144:ef7eb2e8f9f7 9084 #define PMC_REGSC_ACKISO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9085 #define PMC_REGSC_ACKISO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9086 #define PMC_REGSC_ACKISO(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_ACKISO_SHIFT)) & PMC_REGSC_ACKISO_MASK)
<> 144:ef7eb2e8f9f7 9087 #define PMC_REGSC_BGEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9088 #define PMC_REGSC_BGEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9089 #define PMC_REGSC_BGEN(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_BGEN_SHIFT)) & PMC_REGSC_BGEN_MASK)
<> 144:ef7eb2e8f9f7 9090
<> 144:ef7eb2e8f9f7 9091
<> 144:ef7eb2e8f9f7 9092 /*!
<> 144:ef7eb2e8f9f7 9093 * @}
<> 144:ef7eb2e8f9f7 9094 */ /* end of group PMC_Register_Masks */
<> 144:ef7eb2e8f9f7 9095
<> 144:ef7eb2e8f9f7 9096
<> 144:ef7eb2e8f9f7 9097 /* PMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9098 /** Peripheral PMC base address */
<> 144:ef7eb2e8f9f7 9099 #define PMC_BASE (0x4007D000u)
<> 144:ef7eb2e8f9f7 9100 /** Peripheral PMC base pointer */
<> 144:ef7eb2e8f9f7 9101 #define PMC ((PMC_Type *)PMC_BASE)
<> 144:ef7eb2e8f9f7 9102 /** Array initializer of PMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 9103 #define PMC_BASE_ADDRS { PMC_BASE }
<> 144:ef7eb2e8f9f7 9104 /** Array initializer of PMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 9105 #define PMC_BASE_PTRS { PMC }
<> 144:ef7eb2e8f9f7 9106 /** Interrupt vectors for the PMC peripheral type */
<> 144:ef7eb2e8f9f7 9107 #define PMC_IRQS { LVD_LVW_IRQn }
<> 144:ef7eb2e8f9f7 9108
<> 144:ef7eb2e8f9f7 9109 /*!
<> 144:ef7eb2e8f9f7 9110 * @}
<> 144:ef7eb2e8f9f7 9111 */ /* end of group PMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9112
<> 144:ef7eb2e8f9f7 9113
<> 144:ef7eb2e8f9f7 9114 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9115 -- PORT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9116 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9117
<> 144:ef7eb2e8f9f7 9118 /*!
<> 144:ef7eb2e8f9f7 9119 * @addtogroup PORT_Peripheral_Access_Layer PORT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9120 * @{
<> 144:ef7eb2e8f9f7 9121 */
<> 144:ef7eb2e8f9f7 9122
<> 144:ef7eb2e8f9f7 9123 /** PORT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9124 typedef struct {
<> 144:ef7eb2e8f9f7 9125 __IO uint32_t PCR[32]; /**< Pin Control Register n, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 9126 __O uint32_t GPCLR; /**< Global Pin Control Low Register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 9127 __O uint32_t GPCHR; /**< Global Pin Control High Register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 9128 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 9129 __IO uint32_t ISFR; /**< Interrupt Status Flag Register, offset: 0xA0 */
<> 144:ef7eb2e8f9f7 9130 uint8_t RESERVED_1[28];
<> 144:ef7eb2e8f9f7 9131 __IO uint32_t DFER; /**< Digital Filter Enable Register, offset: 0xC0 */
<> 144:ef7eb2e8f9f7 9132 __IO uint32_t DFCR; /**< Digital Filter Clock Register, offset: 0xC4 */
<> 144:ef7eb2e8f9f7 9133 __IO uint32_t DFWR; /**< Digital Filter Width Register, offset: 0xC8 */
<> 144:ef7eb2e8f9f7 9134 } PORT_Type;
<> 144:ef7eb2e8f9f7 9135
<> 144:ef7eb2e8f9f7 9136 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9137 -- PORT Register Masks
<> 144:ef7eb2e8f9f7 9138 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9139
<> 144:ef7eb2e8f9f7 9140 /*!
<> 144:ef7eb2e8f9f7 9141 * @addtogroup PORT_Register_Masks PORT Register Masks
<> 144:ef7eb2e8f9f7 9142 * @{
<> 144:ef7eb2e8f9f7 9143 */
<> 144:ef7eb2e8f9f7 9144
<> 144:ef7eb2e8f9f7 9145 /*! @name PCR - Pin Control Register n */
<> 144:ef7eb2e8f9f7 9146 #define PORT_PCR_PS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9147 #define PORT_PCR_PS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9148 #define PORT_PCR_PS(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PS_SHIFT)) & PORT_PCR_PS_MASK)
<> 144:ef7eb2e8f9f7 9149 #define PORT_PCR_PE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9150 #define PORT_PCR_PE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9151 #define PORT_PCR_PE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PE_SHIFT)) & PORT_PCR_PE_MASK)
<> 144:ef7eb2e8f9f7 9152 #define PORT_PCR_SRE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9153 #define PORT_PCR_SRE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9154 #define PORT_PCR_SRE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_SRE_SHIFT)) & PORT_PCR_SRE_MASK)
<> 144:ef7eb2e8f9f7 9155 #define PORT_PCR_PFE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9156 #define PORT_PCR_PFE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9157 #define PORT_PCR_PFE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PFE_SHIFT)) & PORT_PCR_PFE_MASK)
<> 144:ef7eb2e8f9f7 9158 #define PORT_PCR_ODE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9159 #define PORT_PCR_ODE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9160 #define PORT_PCR_ODE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_ODE_SHIFT)) & PORT_PCR_ODE_MASK)
<> 144:ef7eb2e8f9f7 9161 #define PORT_PCR_DSE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9162 #define PORT_PCR_DSE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9163 #define PORT_PCR_DSE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_DSE_SHIFT)) & PORT_PCR_DSE_MASK)
<> 144:ef7eb2e8f9f7 9164 #define PORT_PCR_MUX_MASK (0x700U)
<> 144:ef7eb2e8f9f7 9165 #define PORT_PCR_MUX_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9166 #define PORT_PCR_MUX(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_MUX_SHIFT)) & PORT_PCR_MUX_MASK)
<> 144:ef7eb2e8f9f7 9167 #define PORT_PCR_LK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 9168 #define PORT_PCR_LK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 9169 #define PORT_PCR_LK(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_LK_SHIFT)) & PORT_PCR_LK_MASK)
<> 144:ef7eb2e8f9f7 9170 #define PORT_PCR_IRQC_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 9171 #define PORT_PCR_IRQC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9172 #define PORT_PCR_IRQC(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_IRQC_SHIFT)) & PORT_PCR_IRQC_MASK)
<> 144:ef7eb2e8f9f7 9173 #define PORT_PCR_ISF_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 9174 #define PORT_PCR_ISF_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9175 #define PORT_PCR_ISF(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_ISF_SHIFT)) & PORT_PCR_ISF_MASK)
<> 144:ef7eb2e8f9f7 9176
<> 144:ef7eb2e8f9f7 9177 /* The count of PORT_PCR */
<> 144:ef7eb2e8f9f7 9178 #define PORT_PCR_COUNT (32U)
<> 144:ef7eb2e8f9f7 9179
<> 144:ef7eb2e8f9f7 9180 /*! @name GPCLR - Global Pin Control Low Register */
<> 144:ef7eb2e8f9f7 9181 #define PORT_GPCLR_GPWD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 9182 #define PORT_GPCLR_GPWD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9183 #define PORT_GPCLR_GPWD(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCLR_GPWD_SHIFT)) & PORT_GPCLR_GPWD_MASK)
<> 144:ef7eb2e8f9f7 9184 #define PORT_GPCLR_GPWE_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 9185 #define PORT_GPCLR_GPWE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9186 #define PORT_GPCLR_GPWE(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCLR_GPWE_SHIFT)) & PORT_GPCLR_GPWE_MASK)
<> 144:ef7eb2e8f9f7 9187
<> 144:ef7eb2e8f9f7 9188 /*! @name GPCHR - Global Pin Control High Register */
<> 144:ef7eb2e8f9f7 9189 #define PORT_GPCHR_GPWD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 9190 #define PORT_GPCHR_GPWD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9191 #define PORT_GPCHR_GPWD(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCHR_GPWD_SHIFT)) & PORT_GPCHR_GPWD_MASK)
<> 144:ef7eb2e8f9f7 9192 #define PORT_GPCHR_GPWE_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 9193 #define PORT_GPCHR_GPWE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9194 #define PORT_GPCHR_GPWE(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCHR_GPWE_SHIFT)) & PORT_GPCHR_GPWE_MASK)
<> 144:ef7eb2e8f9f7 9195
<> 144:ef7eb2e8f9f7 9196 /*! @name ISFR - Interrupt Status Flag Register */
<> 144:ef7eb2e8f9f7 9197 #define PORT_ISFR_ISF_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9198 #define PORT_ISFR_ISF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9199 #define PORT_ISFR_ISF(x) (((uint32_t)(((uint32_t)(x)) << PORT_ISFR_ISF_SHIFT)) & PORT_ISFR_ISF_MASK)
<> 144:ef7eb2e8f9f7 9200
<> 144:ef7eb2e8f9f7 9201 /*! @name DFER - Digital Filter Enable Register */
<> 144:ef7eb2e8f9f7 9202 #define PORT_DFER_DFE_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9203 #define PORT_DFER_DFE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9204 #define PORT_DFER_DFE(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFER_DFE_SHIFT)) & PORT_DFER_DFE_MASK)
<> 144:ef7eb2e8f9f7 9205
<> 144:ef7eb2e8f9f7 9206 /*! @name DFCR - Digital Filter Clock Register */
<> 144:ef7eb2e8f9f7 9207 #define PORT_DFCR_CS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9208 #define PORT_DFCR_CS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9209 #define PORT_DFCR_CS(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFCR_CS_SHIFT)) & PORT_DFCR_CS_MASK)
<> 144:ef7eb2e8f9f7 9210
<> 144:ef7eb2e8f9f7 9211 /*! @name DFWR - Digital Filter Width Register */
<> 144:ef7eb2e8f9f7 9212 #define PORT_DFWR_FILT_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 9213 #define PORT_DFWR_FILT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9214 #define PORT_DFWR_FILT(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFWR_FILT_SHIFT)) & PORT_DFWR_FILT_MASK)
<> 144:ef7eb2e8f9f7 9215
<> 144:ef7eb2e8f9f7 9216
<> 144:ef7eb2e8f9f7 9217 /*!
<> 144:ef7eb2e8f9f7 9218 * @}
<> 144:ef7eb2e8f9f7 9219 */ /* end of group PORT_Register_Masks */
<> 144:ef7eb2e8f9f7 9220
<> 144:ef7eb2e8f9f7 9221
<> 144:ef7eb2e8f9f7 9222 /* PORT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9223 /** Peripheral PORTA base address */
<> 144:ef7eb2e8f9f7 9224 #define PORTA_BASE (0x40049000u)
<> 144:ef7eb2e8f9f7 9225 /** Peripheral PORTA base pointer */
<> 144:ef7eb2e8f9f7 9226 #define PORTA ((PORT_Type *)PORTA_BASE)
<> 144:ef7eb2e8f9f7 9227 /** Peripheral PORTB base address */
<> 144:ef7eb2e8f9f7 9228 #define PORTB_BASE (0x4004A000u)
<> 144:ef7eb2e8f9f7 9229 /** Peripheral PORTB base pointer */
<> 144:ef7eb2e8f9f7 9230 #define PORTB ((PORT_Type *)PORTB_BASE)
<> 144:ef7eb2e8f9f7 9231 /** Peripheral PORTC base address */
<> 144:ef7eb2e8f9f7 9232 #define PORTC_BASE (0x4004B000u)
<> 144:ef7eb2e8f9f7 9233 /** Peripheral PORTC base pointer */
<> 144:ef7eb2e8f9f7 9234 #define PORTC ((PORT_Type *)PORTC_BASE)
<> 144:ef7eb2e8f9f7 9235 /** Peripheral PORTD base address */
<> 144:ef7eb2e8f9f7 9236 #define PORTD_BASE (0x4004C000u)
<> 144:ef7eb2e8f9f7 9237 /** Peripheral PORTD base pointer */
<> 144:ef7eb2e8f9f7 9238 #define PORTD ((PORT_Type *)PORTD_BASE)
<> 144:ef7eb2e8f9f7 9239 /** Peripheral PORTE base address */
<> 144:ef7eb2e8f9f7 9240 #define PORTE_BASE (0x4004D000u)
<> 144:ef7eb2e8f9f7 9241 /** Peripheral PORTE base pointer */
<> 144:ef7eb2e8f9f7 9242 #define PORTE ((PORT_Type *)PORTE_BASE)
<> 144:ef7eb2e8f9f7 9243 /** Array initializer of PORT peripheral base addresses */
<> 144:ef7eb2e8f9f7 9244 #define PORT_BASE_ADDRS { PORTA_BASE, PORTB_BASE, PORTC_BASE, PORTD_BASE, PORTE_BASE }
<> 144:ef7eb2e8f9f7 9245 /** Array initializer of PORT peripheral base pointers */
<> 144:ef7eb2e8f9f7 9246 #define PORT_BASE_PTRS { PORTA, PORTB, PORTC, PORTD, PORTE }
<> 144:ef7eb2e8f9f7 9247 /** Interrupt vectors for the PORT peripheral type */
<> 144:ef7eb2e8f9f7 9248 #define PORT_IRQS { PORTA_IRQn, PORTB_IRQn, PORTC_IRQn, PORTD_IRQn, PORTE_IRQn }
<> 144:ef7eb2e8f9f7 9249
<> 144:ef7eb2e8f9f7 9250 /*!
<> 144:ef7eb2e8f9f7 9251 * @}
<> 144:ef7eb2e8f9f7 9252 */ /* end of group PORT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9253
<> 144:ef7eb2e8f9f7 9254
<> 144:ef7eb2e8f9f7 9255 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9256 -- RCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9257 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9258
<> 144:ef7eb2e8f9f7 9259 /*!
<> 144:ef7eb2e8f9f7 9260 * @addtogroup RCM_Peripheral_Access_Layer RCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9261 * @{
<> 144:ef7eb2e8f9f7 9262 */
<> 144:ef7eb2e8f9f7 9263
<> 144:ef7eb2e8f9f7 9264 /** RCM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9265 typedef struct {
<> 144:ef7eb2e8f9f7 9266 __I uint8_t SRS0; /**< System Reset Status Register 0, offset: 0x0 */
<> 144:ef7eb2e8f9f7 9267 __I uint8_t SRS1; /**< System Reset Status Register 1, offset: 0x1 */
<> 144:ef7eb2e8f9f7 9268 uint8_t RESERVED_0[2];
<> 144:ef7eb2e8f9f7 9269 __IO uint8_t RPFC; /**< Reset Pin Filter Control register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 9270 __IO uint8_t RPFW; /**< Reset Pin Filter Width register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 9271 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 9272 __I uint8_t MR; /**< Mode Register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 9273 } RCM_Type;
<> 144:ef7eb2e8f9f7 9274
<> 144:ef7eb2e8f9f7 9275 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9276 -- RCM Register Masks
<> 144:ef7eb2e8f9f7 9277 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9278
<> 144:ef7eb2e8f9f7 9279 /*!
<> 144:ef7eb2e8f9f7 9280 * @addtogroup RCM_Register_Masks RCM Register Masks
<> 144:ef7eb2e8f9f7 9281 * @{
<> 144:ef7eb2e8f9f7 9282 */
<> 144:ef7eb2e8f9f7 9283
<> 144:ef7eb2e8f9f7 9284 /*! @name SRS0 - System Reset Status Register 0 */
<> 144:ef7eb2e8f9f7 9285 #define RCM_SRS0_WAKEUP_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9286 #define RCM_SRS0_WAKEUP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9287 #define RCM_SRS0_WAKEUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_WAKEUP_SHIFT)) & RCM_SRS0_WAKEUP_MASK)
<> 144:ef7eb2e8f9f7 9288 #define RCM_SRS0_LVD_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9289 #define RCM_SRS0_LVD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9290 #define RCM_SRS0_LVD(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LVD_SHIFT)) & RCM_SRS0_LVD_MASK)
<> 144:ef7eb2e8f9f7 9291 #define RCM_SRS0_LOC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9292 #define RCM_SRS0_LOC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9293 #define RCM_SRS0_LOC(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LOC_SHIFT)) & RCM_SRS0_LOC_MASK)
<> 144:ef7eb2e8f9f7 9294 #define RCM_SRS0_LOL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9295 #define RCM_SRS0_LOL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9296 #define RCM_SRS0_LOL(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LOL_SHIFT)) & RCM_SRS0_LOL_MASK)
<> 144:ef7eb2e8f9f7 9297 #define RCM_SRS0_WDOG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9298 #define RCM_SRS0_WDOG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9299 #define RCM_SRS0_WDOG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_WDOG_SHIFT)) & RCM_SRS0_WDOG_MASK)
<> 144:ef7eb2e8f9f7 9300 #define RCM_SRS0_PIN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9301 #define RCM_SRS0_PIN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9302 #define RCM_SRS0_PIN(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_PIN_SHIFT)) & RCM_SRS0_PIN_MASK)
<> 144:ef7eb2e8f9f7 9303 #define RCM_SRS0_POR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9304 #define RCM_SRS0_POR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9305 #define RCM_SRS0_POR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_POR_SHIFT)) & RCM_SRS0_POR_MASK)
<> 144:ef7eb2e8f9f7 9306
<> 144:ef7eb2e8f9f7 9307 /*! @name SRS1 - System Reset Status Register 1 */
<> 144:ef7eb2e8f9f7 9308 #define RCM_SRS1_JTAG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9309 #define RCM_SRS1_JTAG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9310 #define RCM_SRS1_JTAG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_JTAG_SHIFT)) & RCM_SRS1_JTAG_MASK)
<> 144:ef7eb2e8f9f7 9311 #define RCM_SRS1_LOCKUP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9312 #define RCM_SRS1_LOCKUP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9313 #define RCM_SRS1_LOCKUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_LOCKUP_SHIFT)) & RCM_SRS1_LOCKUP_MASK)
<> 144:ef7eb2e8f9f7 9314 #define RCM_SRS1_SW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9315 #define RCM_SRS1_SW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9316 #define RCM_SRS1_SW(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_SW_SHIFT)) & RCM_SRS1_SW_MASK)
<> 144:ef7eb2e8f9f7 9317 #define RCM_SRS1_MDM_AP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9318 #define RCM_SRS1_MDM_AP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9319 #define RCM_SRS1_MDM_AP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_MDM_AP_SHIFT)) & RCM_SRS1_MDM_AP_MASK)
<> 144:ef7eb2e8f9f7 9320 #define RCM_SRS1_EZPT_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9321 #define RCM_SRS1_EZPT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9322 #define RCM_SRS1_EZPT(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_EZPT_SHIFT)) & RCM_SRS1_EZPT_MASK)
<> 144:ef7eb2e8f9f7 9323 #define RCM_SRS1_SACKERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9324 #define RCM_SRS1_SACKERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9325 #define RCM_SRS1_SACKERR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_SACKERR_SHIFT)) & RCM_SRS1_SACKERR_MASK)
<> 144:ef7eb2e8f9f7 9326
<> 144:ef7eb2e8f9f7 9327 /*! @name RPFC - Reset Pin Filter Control register */
<> 144:ef7eb2e8f9f7 9328 #define RCM_RPFC_RSTFLTSRW_MASK (0x3U)
<> 144:ef7eb2e8f9f7 9329 #define RCM_RPFC_RSTFLTSRW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9330 #define RCM_RPFC_RSTFLTSRW(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFC_RSTFLTSRW_SHIFT)) & RCM_RPFC_RSTFLTSRW_MASK)
<> 144:ef7eb2e8f9f7 9331 #define RCM_RPFC_RSTFLTSS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9332 #define RCM_RPFC_RSTFLTSS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9333 #define RCM_RPFC_RSTFLTSS(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFC_RSTFLTSS_SHIFT)) & RCM_RPFC_RSTFLTSS_MASK)
<> 144:ef7eb2e8f9f7 9334
<> 144:ef7eb2e8f9f7 9335 /*! @name RPFW - Reset Pin Filter Width register */
<> 144:ef7eb2e8f9f7 9336 #define RCM_RPFW_RSTFLTSEL_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 9337 #define RCM_RPFW_RSTFLTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9338 #define RCM_RPFW_RSTFLTSEL(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFW_RSTFLTSEL_SHIFT)) & RCM_RPFW_RSTFLTSEL_MASK)
<> 144:ef7eb2e8f9f7 9339
<> 144:ef7eb2e8f9f7 9340 /*! @name MR - Mode Register */
<> 144:ef7eb2e8f9f7 9341 #define RCM_MR_EZP_MS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9342 #define RCM_MR_EZP_MS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9343 #define RCM_MR_EZP_MS(x) (((uint8_t)(((uint8_t)(x)) << RCM_MR_EZP_MS_SHIFT)) & RCM_MR_EZP_MS_MASK)
<> 144:ef7eb2e8f9f7 9344
<> 144:ef7eb2e8f9f7 9345
<> 144:ef7eb2e8f9f7 9346 /*!
<> 144:ef7eb2e8f9f7 9347 * @}
<> 144:ef7eb2e8f9f7 9348 */ /* end of group RCM_Register_Masks */
<> 144:ef7eb2e8f9f7 9349
<> 144:ef7eb2e8f9f7 9350
<> 144:ef7eb2e8f9f7 9351 /* RCM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9352 /** Peripheral RCM base address */
<> 144:ef7eb2e8f9f7 9353 #define RCM_BASE (0x4007F000u)
<> 144:ef7eb2e8f9f7 9354 /** Peripheral RCM base pointer */
<> 144:ef7eb2e8f9f7 9355 #define RCM ((RCM_Type *)RCM_BASE)
<> 144:ef7eb2e8f9f7 9356 /** Array initializer of RCM peripheral base addresses */
<> 144:ef7eb2e8f9f7 9357 #define RCM_BASE_ADDRS { RCM_BASE }
<> 144:ef7eb2e8f9f7 9358 /** Array initializer of RCM peripheral base pointers */
<> 144:ef7eb2e8f9f7 9359 #define RCM_BASE_PTRS { RCM }
<> 144:ef7eb2e8f9f7 9360
<> 144:ef7eb2e8f9f7 9361 /*!
<> 144:ef7eb2e8f9f7 9362 * @}
<> 144:ef7eb2e8f9f7 9363 */ /* end of group RCM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9364
<> 144:ef7eb2e8f9f7 9365
<> 144:ef7eb2e8f9f7 9366 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9367 -- RFSYS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9368 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9369
<> 144:ef7eb2e8f9f7 9370 /*!
<> 144:ef7eb2e8f9f7 9371 * @addtogroup RFSYS_Peripheral_Access_Layer RFSYS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9372 * @{
<> 144:ef7eb2e8f9f7 9373 */
<> 144:ef7eb2e8f9f7 9374
<> 144:ef7eb2e8f9f7 9375 /** RFSYS - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9376 typedef struct {
<> 144:ef7eb2e8f9f7 9377 __IO uint32_t REG[8]; /**< Register file register, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 9378 } RFSYS_Type;
<> 144:ef7eb2e8f9f7 9379
<> 144:ef7eb2e8f9f7 9380 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9381 -- RFSYS Register Masks
<> 144:ef7eb2e8f9f7 9382 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9383
<> 144:ef7eb2e8f9f7 9384 /*!
<> 144:ef7eb2e8f9f7 9385 * @addtogroup RFSYS_Register_Masks RFSYS Register Masks
<> 144:ef7eb2e8f9f7 9386 * @{
<> 144:ef7eb2e8f9f7 9387 */
<> 144:ef7eb2e8f9f7 9388
<> 144:ef7eb2e8f9f7 9389 /*! @name REG - Register file register */
<> 144:ef7eb2e8f9f7 9390 #define RFSYS_REG_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 9391 #define RFSYS_REG_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9392 #define RFSYS_REG_LL(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_LL_SHIFT)) & RFSYS_REG_LL_MASK)
<> 144:ef7eb2e8f9f7 9393 #define RFSYS_REG_LH_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 9394 #define RFSYS_REG_LH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9395 #define RFSYS_REG_LH(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_LH_SHIFT)) & RFSYS_REG_LH_MASK)
<> 144:ef7eb2e8f9f7 9396 #define RFSYS_REG_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 9397 #define RFSYS_REG_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9398 #define RFSYS_REG_HL(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_HL_SHIFT)) & RFSYS_REG_HL_MASK)
<> 144:ef7eb2e8f9f7 9399 #define RFSYS_REG_HH_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 9400 #define RFSYS_REG_HH_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9401 #define RFSYS_REG_HH(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_HH_SHIFT)) & RFSYS_REG_HH_MASK)
<> 144:ef7eb2e8f9f7 9402
<> 144:ef7eb2e8f9f7 9403 /* The count of RFSYS_REG */
<> 144:ef7eb2e8f9f7 9404 #define RFSYS_REG_COUNT (8U)
<> 144:ef7eb2e8f9f7 9405
<> 144:ef7eb2e8f9f7 9406
<> 144:ef7eb2e8f9f7 9407 /*!
<> 144:ef7eb2e8f9f7 9408 * @}
<> 144:ef7eb2e8f9f7 9409 */ /* end of group RFSYS_Register_Masks */
<> 144:ef7eb2e8f9f7 9410
<> 144:ef7eb2e8f9f7 9411
<> 144:ef7eb2e8f9f7 9412 /* RFSYS - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9413 /** Peripheral RFSYS base address */
<> 144:ef7eb2e8f9f7 9414 #define RFSYS_BASE (0x40041000u)
<> 144:ef7eb2e8f9f7 9415 /** Peripheral RFSYS base pointer */
<> 144:ef7eb2e8f9f7 9416 #define RFSYS ((RFSYS_Type *)RFSYS_BASE)
<> 144:ef7eb2e8f9f7 9417 /** Array initializer of RFSYS peripheral base addresses */
<> 144:ef7eb2e8f9f7 9418 #define RFSYS_BASE_ADDRS { RFSYS_BASE }
<> 144:ef7eb2e8f9f7 9419 /** Array initializer of RFSYS peripheral base pointers */
<> 144:ef7eb2e8f9f7 9420 #define RFSYS_BASE_PTRS { RFSYS }
<> 144:ef7eb2e8f9f7 9421
<> 144:ef7eb2e8f9f7 9422 /*!
<> 144:ef7eb2e8f9f7 9423 * @}
<> 144:ef7eb2e8f9f7 9424 */ /* end of group RFSYS_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9425
<> 144:ef7eb2e8f9f7 9426
<> 144:ef7eb2e8f9f7 9427 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9428 -- RFVBAT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9429 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9430
<> 144:ef7eb2e8f9f7 9431 /*!
<> 144:ef7eb2e8f9f7 9432 * @addtogroup RFVBAT_Peripheral_Access_Layer RFVBAT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9433 * @{
<> 144:ef7eb2e8f9f7 9434 */
<> 144:ef7eb2e8f9f7 9435
<> 144:ef7eb2e8f9f7 9436 /** RFVBAT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9437 typedef struct {
<> 144:ef7eb2e8f9f7 9438 __IO uint32_t REG[8]; /**< VBAT register file register, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 9439 } RFVBAT_Type;
<> 144:ef7eb2e8f9f7 9440
<> 144:ef7eb2e8f9f7 9441 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9442 -- RFVBAT Register Masks
<> 144:ef7eb2e8f9f7 9443 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9444
<> 144:ef7eb2e8f9f7 9445 /*!
<> 144:ef7eb2e8f9f7 9446 * @addtogroup RFVBAT_Register_Masks RFVBAT Register Masks
<> 144:ef7eb2e8f9f7 9447 * @{
<> 144:ef7eb2e8f9f7 9448 */
<> 144:ef7eb2e8f9f7 9449
<> 144:ef7eb2e8f9f7 9450 /*! @name REG - VBAT register file register */
<> 144:ef7eb2e8f9f7 9451 #define RFVBAT_REG_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 9452 #define RFVBAT_REG_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9453 #define RFVBAT_REG_LL(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_LL_SHIFT)) & RFVBAT_REG_LL_MASK)
<> 144:ef7eb2e8f9f7 9454 #define RFVBAT_REG_LH_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 9455 #define RFVBAT_REG_LH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9456 #define RFVBAT_REG_LH(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_LH_SHIFT)) & RFVBAT_REG_LH_MASK)
<> 144:ef7eb2e8f9f7 9457 #define RFVBAT_REG_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 9458 #define RFVBAT_REG_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9459 #define RFVBAT_REG_HL(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_HL_SHIFT)) & RFVBAT_REG_HL_MASK)
<> 144:ef7eb2e8f9f7 9460 #define RFVBAT_REG_HH_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 9461 #define RFVBAT_REG_HH_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9462 #define RFVBAT_REG_HH(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_HH_SHIFT)) & RFVBAT_REG_HH_MASK)
<> 144:ef7eb2e8f9f7 9463
<> 144:ef7eb2e8f9f7 9464 /* The count of RFVBAT_REG */
<> 144:ef7eb2e8f9f7 9465 #define RFVBAT_REG_COUNT (8U)
<> 144:ef7eb2e8f9f7 9466
<> 144:ef7eb2e8f9f7 9467
<> 144:ef7eb2e8f9f7 9468 /*!
<> 144:ef7eb2e8f9f7 9469 * @}
<> 144:ef7eb2e8f9f7 9470 */ /* end of group RFVBAT_Register_Masks */
<> 144:ef7eb2e8f9f7 9471
<> 144:ef7eb2e8f9f7 9472
<> 144:ef7eb2e8f9f7 9473 /* RFVBAT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9474 /** Peripheral RFVBAT base address */
<> 144:ef7eb2e8f9f7 9475 #define RFVBAT_BASE (0x4003E000u)
<> 144:ef7eb2e8f9f7 9476 /** Peripheral RFVBAT base pointer */
<> 144:ef7eb2e8f9f7 9477 #define RFVBAT ((RFVBAT_Type *)RFVBAT_BASE)
<> 144:ef7eb2e8f9f7 9478 /** Array initializer of RFVBAT peripheral base addresses */
<> 144:ef7eb2e8f9f7 9479 #define RFVBAT_BASE_ADDRS { RFVBAT_BASE }
<> 144:ef7eb2e8f9f7 9480 /** Array initializer of RFVBAT peripheral base pointers */
<> 144:ef7eb2e8f9f7 9481 #define RFVBAT_BASE_PTRS { RFVBAT }
<> 144:ef7eb2e8f9f7 9482
<> 144:ef7eb2e8f9f7 9483 /*!
<> 144:ef7eb2e8f9f7 9484 * @}
<> 144:ef7eb2e8f9f7 9485 */ /* end of group RFVBAT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9486
<> 144:ef7eb2e8f9f7 9487
<> 144:ef7eb2e8f9f7 9488 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9489 -- RNG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9490 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9491
<> 144:ef7eb2e8f9f7 9492 /*!
<> 144:ef7eb2e8f9f7 9493 * @addtogroup RNG_Peripheral_Access_Layer RNG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9494 * @{
<> 144:ef7eb2e8f9f7 9495 */
<> 144:ef7eb2e8f9f7 9496
<> 144:ef7eb2e8f9f7 9497 /** RNG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9498 typedef struct {
<> 144:ef7eb2e8f9f7 9499 __IO uint32_t CR; /**< RNGA Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 9500 __I uint32_t SR; /**< RNGA Status Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 9501 __O uint32_t ER; /**< RNGA Entropy Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 9502 __I uint32_t OR; /**< RNGA Output Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 9503 } RNG_Type;
<> 144:ef7eb2e8f9f7 9504
<> 144:ef7eb2e8f9f7 9505 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9506 -- RNG Register Masks
<> 144:ef7eb2e8f9f7 9507 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9508
<> 144:ef7eb2e8f9f7 9509 /*!
<> 144:ef7eb2e8f9f7 9510 * @addtogroup RNG_Register_Masks RNG Register Masks
<> 144:ef7eb2e8f9f7 9511 * @{
<> 144:ef7eb2e8f9f7 9512 */
<> 144:ef7eb2e8f9f7 9513
<> 144:ef7eb2e8f9f7 9514 /*! @name CR - RNGA Control Register */
<> 144:ef7eb2e8f9f7 9515 #define RNG_CR_GO_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9516 #define RNG_CR_GO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9517 #define RNG_CR_GO(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_GO_SHIFT)) & RNG_CR_GO_MASK)
<> 144:ef7eb2e8f9f7 9518 #define RNG_CR_HA_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9519 #define RNG_CR_HA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9520 #define RNG_CR_HA(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_HA_SHIFT)) & RNG_CR_HA_MASK)
<> 144:ef7eb2e8f9f7 9521 #define RNG_CR_INTM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9522 #define RNG_CR_INTM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9523 #define RNG_CR_INTM(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_INTM_SHIFT)) & RNG_CR_INTM_MASK)
<> 144:ef7eb2e8f9f7 9524 #define RNG_CR_CLRI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9525 #define RNG_CR_CLRI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9526 #define RNG_CR_CLRI(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_CLRI_SHIFT)) & RNG_CR_CLRI_MASK)
<> 144:ef7eb2e8f9f7 9527 #define RNG_CR_SLP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9528 #define RNG_CR_SLP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9529 #define RNG_CR_SLP(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_SLP_SHIFT)) & RNG_CR_SLP_MASK)
<> 144:ef7eb2e8f9f7 9530
<> 144:ef7eb2e8f9f7 9531 /*! @name SR - RNGA Status Register */
<> 144:ef7eb2e8f9f7 9532 #define RNG_SR_SECV_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9533 #define RNG_SR_SECV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9534 #define RNG_SR_SECV(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_SECV_SHIFT)) & RNG_SR_SECV_MASK)
<> 144:ef7eb2e8f9f7 9535 #define RNG_SR_LRS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9536 #define RNG_SR_LRS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9537 #define RNG_SR_LRS(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_LRS_SHIFT)) & RNG_SR_LRS_MASK)
<> 144:ef7eb2e8f9f7 9538 #define RNG_SR_ORU_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9539 #define RNG_SR_ORU_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9540 #define RNG_SR_ORU(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_ORU_SHIFT)) & RNG_SR_ORU_MASK)
<> 144:ef7eb2e8f9f7 9541 #define RNG_SR_ERRI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9542 #define RNG_SR_ERRI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9543 #define RNG_SR_ERRI(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_ERRI_SHIFT)) & RNG_SR_ERRI_MASK)
<> 144:ef7eb2e8f9f7 9544 #define RNG_SR_SLP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9545 #define RNG_SR_SLP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9546 #define RNG_SR_SLP(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_SLP_SHIFT)) & RNG_SR_SLP_MASK)
<> 144:ef7eb2e8f9f7 9547 #define RNG_SR_OREG_LVL_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 9548 #define RNG_SR_OREG_LVL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9549 #define RNG_SR_OREG_LVL(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_OREG_LVL_SHIFT)) & RNG_SR_OREG_LVL_MASK)
<> 144:ef7eb2e8f9f7 9550 #define RNG_SR_OREG_SIZE_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 9551 #define RNG_SR_OREG_SIZE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9552 #define RNG_SR_OREG_SIZE(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_OREG_SIZE_SHIFT)) & RNG_SR_OREG_SIZE_MASK)
<> 144:ef7eb2e8f9f7 9553
<> 144:ef7eb2e8f9f7 9554 /*! @name ER - RNGA Entropy Register */
<> 144:ef7eb2e8f9f7 9555 #define RNG_ER_EXT_ENT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9556 #define RNG_ER_EXT_ENT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9557 #define RNG_ER_EXT_ENT(x) (((uint32_t)(((uint32_t)(x)) << RNG_ER_EXT_ENT_SHIFT)) & RNG_ER_EXT_ENT_MASK)
<> 144:ef7eb2e8f9f7 9558
<> 144:ef7eb2e8f9f7 9559 /*! @name OR - RNGA Output Register */
<> 144:ef7eb2e8f9f7 9560 #define RNG_OR_RANDOUT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9561 #define RNG_OR_RANDOUT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9562 #define RNG_OR_RANDOUT(x) (((uint32_t)(((uint32_t)(x)) << RNG_OR_RANDOUT_SHIFT)) & RNG_OR_RANDOUT_MASK)
<> 144:ef7eb2e8f9f7 9563
<> 144:ef7eb2e8f9f7 9564
<> 144:ef7eb2e8f9f7 9565 /*!
<> 144:ef7eb2e8f9f7 9566 * @}
<> 144:ef7eb2e8f9f7 9567 */ /* end of group RNG_Register_Masks */
<> 144:ef7eb2e8f9f7 9568
<> 144:ef7eb2e8f9f7 9569
<> 144:ef7eb2e8f9f7 9570 /* RNG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9571 /** Peripheral RNG base address */
<> 144:ef7eb2e8f9f7 9572 #define RNG_BASE (0x40029000u)
<> 144:ef7eb2e8f9f7 9573 /** Peripheral RNG base pointer */
<> 144:ef7eb2e8f9f7 9574 #define RNG ((RNG_Type *)RNG_BASE)
<> 144:ef7eb2e8f9f7 9575 /** Array initializer of RNG peripheral base addresses */
<> 144:ef7eb2e8f9f7 9576 #define RNG_BASE_ADDRS { RNG_BASE }
<> 144:ef7eb2e8f9f7 9577 /** Array initializer of RNG peripheral base pointers */
<> 144:ef7eb2e8f9f7 9578 #define RNG_BASE_PTRS { RNG }
<> 144:ef7eb2e8f9f7 9579 /** Interrupt vectors for the RNG peripheral type */
<> 144:ef7eb2e8f9f7 9580 #define RNG_IRQS { RNG_IRQn }
<> 144:ef7eb2e8f9f7 9581
<> 144:ef7eb2e8f9f7 9582 /*!
<> 144:ef7eb2e8f9f7 9583 * @}
<> 144:ef7eb2e8f9f7 9584 */ /* end of group RNG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9585
<> 144:ef7eb2e8f9f7 9586
<> 144:ef7eb2e8f9f7 9587 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9588 -- RTC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9589 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9590
<> 144:ef7eb2e8f9f7 9591 /*!
<> 144:ef7eb2e8f9f7 9592 * @addtogroup RTC_Peripheral_Access_Layer RTC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9593 * @{
<> 144:ef7eb2e8f9f7 9594 */
<> 144:ef7eb2e8f9f7 9595
<> 144:ef7eb2e8f9f7 9596 /** RTC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9597 typedef struct {
<> 144:ef7eb2e8f9f7 9598 __IO uint32_t TSR; /**< RTC Time Seconds Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 9599 __IO uint32_t TPR; /**< RTC Time Prescaler Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 9600 __IO uint32_t TAR; /**< RTC Time Alarm Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 9601 __IO uint32_t TCR; /**< RTC Time Compensation Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 9602 __IO uint32_t CR; /**< RTC Control Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 9603 __IO uint32_t SR; /**< RTC Status Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 9604 __IO uint32_t LR; /**< RTC Lock Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 9605 __IO uint32_t IER; /**< RTC Interrupt Enable Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 9606 uint8_t RESERVED_0[2016];
<> 144:ef7eb2e8f9f7 9607 __IO uint32_t WAR; /**< RTC Write Access Register, offset: 0x800 */
<> 144:ef7eb2e8f9f7 9608 __IO uint32_t RAR; /**< RTC Read Access Register, offset: 0x804 */
<> 144:ef7eb2e8f9f7 9609 } RTC_Type;
<> 144:ef7eb2e8f9f7 9610
<> 144:ef7eb2e8f9f7 9611 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9612 -- RTC Register Masks
<> 144:ef7eb2e8f9f7 9613 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9614
<> 144:ef7eb2e8f9f7 9615 /*!
<> 144:ef7eb2e8f9f7 9616 * @addtogroup RTC_Register_Masks RTC Register Masks
<> 144:ef7eb2e8f9f7 9617 * @{
<> 144:ef7eb2e8f9f7 9618 */
<> 144:ef7eb2e8f9f7 9619
<> 144:ef7eb2e8f9f7 9620 /*! @name TSR - RTC Time Seconds Register */
<> 144:ef7eb2e8f9f7 9621 #define RTC_TSR_TSR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9622 #define RTC_TSR_TSR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9623 #define RTC_TSR_TSR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TSR_TSR_SHIFT)) & RTC_TSR_TSR_MASK)
<> 144:ef7eb2e8f9f7 9624
<> 144:ef7eb2e8f9f7 9625 /*! @name TPR - RTC Time Prescaler Register */
<> 144:ef7eb2e8f9f7 9626 #define RTC_TPR_TPR_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 9627 #define RTC_TPR_TPR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9628 #define RTC_TPR_TPR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TPR_TPR_SHIFT)) & RTC_TPR_TPR_MASK)
<> 144:ef7eb2e8f9f7 9629
<> 144:ef7eb2e8f9f7 9630 /*! @name TAR - RTC Time Alarm Register */
<> 144:ef7eb2e8f9f7 9631 #define RTC_TAR_TAR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9632 #define RTC_TAR_TAR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9633 #define RTC_TAR_TAR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TAR_TAR_SHIFT)) & RTC_TAR_TAR_MASK)
<> 144:ef7eb2e8f9f7 9634
<> 144:ef7eb2e8f9f7 9635 /*! @name TCR - RTC Time Compensation Register */
<> 144:ef7eb2e8f9f7 9636 #define RTC_TCR_TCR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 9637 #define RTC_TCR_TCR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9638 #define RTC_TCR_TCR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_TCR_SHIFT)) & RTC_TCR_TCR_MASK)
<> 144:ef7eb2e8f9f7 9639 #define RTC_TCR_CIR_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 9640 #define RTC_TCR_CIR_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9641 #define RTC_TCR_CIR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_CIR_SHIFT)) & RTC_TCR_CIR_MASK)
<> 144:ef7eb2e8f9f7 9642 #define RTC_TCR_TCV_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 9643 #define RTC_TCR_TCV_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9644 #define RTC_TCR_TCV(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_TCV_SHIFT)) & RTC_TCR_TCV_MASK)
<> 144:ef7eb2e8f9f7 9645 #define RTC_TCR_CIC_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 9646 #define RTC_TCR_CIC_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9647 #define RTC_TCR_CIC(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_CIC_SHIFT)) & RTC_TCR_CIC_MASK)
<> 144:ef7eb2e8f9f7 9648
<> 144:ef7eb2e8f9f7 9649 /*! @name CR - RTC Control Register */
<> 144:ef7eb2e8f9f7 9650 #define RTC_CR_SWR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9651 #define RTC_CR_SWR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9652 #define RTC_CR_SWR(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SWR_SHIFT)) & RTC_CR_SWR_MASK)
<> 144:ef7eb2e8f9f7 9653 #define RTC_CR_WPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9654 #define RTC_CR_WPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9655 #define RTC_CR_WPE(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_WPE_SHIFT)) & RTC_CR_WPE_MASK)
<> 144:ef7eb2e8f9f7 9656 #define RTC_CR_SUP_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9657 #define RTC_CR_SUP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9658 #define RTC_CR_SUP(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SUP_SHIFT)) & RTC_CR_SUP_MASK)
<> 144:ef7eb2e8f9f7 9659 #define RTC_CR_UM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9660 #define RTC_CR_UM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9661 #define RTC_CR_UM(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_UM_SHIFT)) & RTC_CR_UM_MASK)
<> 144:ef7eb2e8f9f7 9662 #define RTC_CR_WPS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9663 #define RTC_CR_WPS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9664 #define RTC_CR_WPS(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_WPS_SHIFT)) & RTC_CR_WPS_MASK)
<> 144:ef7eb2e8f9f7 9665 #define RTC_CR_OSCE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 9666 #define RTC_CR_OSCE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9667 #define RTC_CR_OSCE(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_OSCE_SHIFT)) & RTC_CR_OSCE_MASK)
<> 144:ef7eb2e8f9f7 9668 #define RTC_CR_CLKO_MASK (0x200U)
<> 144:ef7eb2e8f9f7 9669 #define RTC_CR_CLKO_SHIFT (9U)
<> 144:ef7eb2e8f9f7 9670 #define RTC_CR_CLKO(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_CLKO_SHIFT)) & RTC_CR_CLKO_MASK)
<> 144:ef7eb2e8f9f7 9671 #define RTC_CR_SC16P_MASK (0x400U)
<> 144:ef7eb2e8f9f7 9672 #define RTC_CR_SC16P_SHIFT (10U)
<> 144:ef7eb2e8f9f7 9673 #define RTC_CR_SC16P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC16P_SHIFT)) & RTC_CR_SC16P_MASK)
<> 144:ef7eb2e8f9f7 9674 #define RTC_CR_SC8P_MASK (0x800U)
<> 144:ef7eb2e8f9f7 9675 #define RTC_CR_SC8P_SHIFT (11U)
<> 144:ef7eb2e8f9f7 9676 #define RTC_CR_SC8P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC8P_SHIFT)) & RTC_CR_SC8P_MASK)
<> 144:ef7eb2e8f9f7 9677 #define RTC_CR_SC4P_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 9678 #define RTC_CR_SC4P_SHIFT (12U)
<> 144:ef7eb2e8f9f7 9679 #define RTC_CR_SC4P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC4P_SHIFT)) & RTC_CR_SC4P_MASK)
<> 144:ef7eb2e8f9f7 9680 #define RTC_CR_SC2P_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 9681 #define RTC_CR_SC2P_SHIFT (13U)
<> 144:ef7eb2e8f9f7 9682 #define RTC_CR_SC2P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC2P_SHIFT)) & RTC_CR_SC2P_MASK)
<> 144:ef7eb2e8f9f7 9683
<> 144:ef7eb2e8f9f7 9684 /*! @name SR - RTC Status Register */
<> 144:ef7eb2e8f9f7 9685 #define RTC_SR_TIF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9686 #define RTC_SR_TIF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9687 #define RTC_SR_TIF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TIF_SHIFT)) & RTC_SR_TIF_MASK)
<> 144:ef7eb2e8f9f7 9688 #define RTC_SR_TOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9689 #define RTC_SR_TOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9690 #define RTC_SR_TOF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TOF_SHIFT)) & RTC_SR_TOF_MASK)
<> 144:ef7eb2e8f9f7 9691 #define RTC_SR_TAF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9692 #define RTC_SR_TAF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9693 #define RTC_SR_TAF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TAF_SHIFT)) & RTC_SR_TAF_MASK)
<> 144:ef7eb2e8f9f7 9694 #define RTC_SR_TCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9695 #define RTC_SR_TCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9696 #define RTC_SR_TCE(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TCE_SHIFT)) & RTC_SR_TCE_MASK)
<> 144:ef7eb2e8f9f7 9697
<> 144:ef7eb2e8f9f7 9698 /*! @name LR - RTC Lock Register */
<> 144:ef7eb2e8f9f7 9699 #define RTC_LR_TCL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9700 #define RTC_LR_TCL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9701 #define RTC_LR_TCL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_TCL_SHIFT)) & RTC_LR_TCL_MASK)
<> 144:ef7eb2e8f9f7 9702 #define RTC_LR_CRL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9703 #define RTC_LR_CRL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9704 #define RTC_LR_CRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_CRL_SHIFT)) & RTC_LR_CRL_MASK)
<> 144:ef7eb2e8f9f7 9705 #define RTC_LR_SRL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9706 #define RTC_LR_SRL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9707 #define RTC_LR_SRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_SRL_SHIFT)) & RTC_LR_SRL_MASK)
<> 144:ef7eb2e8f9f7 9708 #define RTC_LR_LRL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9709 #define RTC_LR_LRL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9710 #define RTC_LR_LRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_LRL_SHIFT)) & RTC_LR_LRL_MASK)
<> 144:ef7eb2e8f9f7 9711
<> 144:ef7eb2e8f9f7 9712 /*! @name IER - RTC Interrupt Enable Register */
<> 144:ef7eb2e8f9f7 9713 #define RTC_IER_TIIE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9714 #define RTC_IER_TIIE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9715 #define RTC_IER_TIIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TIIE_SHIFT)) & RTC_IER_TIIE_MASK)
<> 144:ef7eb2e8f9f7 9716 #define RTC_IER_TOIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9717 #define RTC_IER_TOIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9718 #define RTC_IER_TOIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TOIE_SHIFT)) & RTC_IER_TOIE_MASK)
<> 144:ef7eb2e8f9f7 9719 #define RTC_IER_TAIE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9720 #define RTC_IER_TAIE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9721 #define RTC_IER_TAIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TAIE_SHIFT)) & RTC_IER_TAIE_MASK)
<> 144:ef7eb2e8f9f7 9722 #define RTC_IER_TSIE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9723 #define RTC_IER_TSIE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9724 #define RTC_IER_TSIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TSIE_SHIFT)) & RTC_IER_TSIE_MASK)
<> 144:ef7eb2e8f9f7 9725 #define RTC_IER_WPON_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9726 #define RTC_IER_WPON_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9727 #define RTC_IER_WPON(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_WPON_SHIFT)) & RTC_IER_WPON_MASK)
<> 144:ef7eb2e8f9f7 9728
<> 144:ef7eb2e8f9f7 9729 /*! @name WAR - RTC Write Access Register */
<> 144:ef7eb2e8f9f7 9730 #define RTC_WAR_TSRW_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9731 #define RTC_WAR_TSRW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9732 #define RTC_WAR_TSRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TSRW_SHIFT)) & RTC_WAR_TSRW_MASK)
<> 144:ef7eb2e8f9f7 9733 #define RTC_WAR_TPRW_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9734 #define RTC_WAR_TPRW_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9735 #define RTC_WAR_TPRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TPRW_SHIFT)) & RTC_WAR_TPRW_MASK)
<> 144:ef7eb2e8f9f7 9736 #define RTC_WAR_TARW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9737 #define RTC_WAR_TARW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9738 #define RTC_WAR_TARW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TARW_SHIFT)) & RTC_WAR_TARW_MASK)
<> 144:ef7eb2e8f9f7 9739 #define RTC_WAR_TCRW_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9740 #define RTC_WAR_TCRW_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9741 #define RTC_WAR_TCRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TCRW_SHIFT)) & RTC_WAR_TCRW_MASK)
<> 144:ef7eb2e8f9f7 9742 #define RTC_WAR_CRW_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9743 #define RTC_WAR_CRW_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9744 #define RTC_WAR_CRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_CRW_SHIFT)) & RTC_WAR_CRW_MASK)
<> 144:ef7eb2e8f9f7 9745 #define RTC_WAR_SRW_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9746 #define RTC_WAR_SRW_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9747 #define RTC_WAR_SRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_SRW_SHIFT)) & RTC_WAR_SRW_MASK)
<> 144:ef7eb2e8f9f7 9748 #define RTC_WAR_LRW_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9749 #define RTC_WAR_LRW_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9750 #define RTC_WAR_LRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_LRW_SHIFT)) & RTC_WAR_LRW_MASK)
<> 144:ef7eb2e8f9f7 9751 #define RTC_WAR_IERW_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9752 #define RTC_WAR_IERW_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9753 #define RTC_WAR_IERW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_IERW_SHIFT)) & RTC_WAR_IERW_MASK)
<> 144:ef7eb2e8f9f7 9754
<> 144:ef7eb2e8f9f7 9755 /*! @name RAR - RTC Read Access Register */
<> 144:ef7eb2e8f9f7 9756 #define RTC_RAR_TSRR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9757 #define RTC_RAR_TSRR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9758 #define RTC_RAR_TSRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TSRR_SHIFT)) & RTC_RAR_TSRR_MASK)
<> 144:ef7eb2e8f9f7 9759 #define RTC_RAR_TPRR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9760 #define RTC_RAR_TPRR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9761 #define RTC_RAR_TPRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TPRR_SHIFT)) & RTC_RAR_TPRR_MASK)
<> 144:ef7eb2e8f9f7 9762 #define RTC_RAR_TARR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9763 #define RTC_RAR_TARR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9764 #define RTC_RAR_TARR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TARR_SHIFT)) & RTC_RAR_TARR_MASK)
<> 144:ef7eb2e8f9f7 9765 #define RTC_RAR_TCRR_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9766 #define RTC_RAR_TCRR_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9767 #define RTC_RAR_TCRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TCRR_SHIFT)) & RTC_RAR_TCRR_MASK)
<> 144:ef7eb2e8f9f7 9768 #define RTC_RAR_CRR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9769 #define RTC_RAR_CRR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9770 #define RTC_RAR_CRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_CRR_SHIFT)) & RTC_RAR_CRR_MASK)
<> 144:ef7eb2e8f9f7 9771 #define RTC_RAR_SRR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9772 #define RTC_RAR_SRR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9773 #define RTC_RAR_SRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_SRR_SHIFT)) & RTC_RAR_SRR_MASK)
<> 144:ef7eb2e8f9f7 9774 #define RTC_RAR_LRR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9775 #define RTC_RAR_LRR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9776 #define RTC_RAR_LRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_LRR_SHIFT)) & RTC_RAR_LRR_MASK)
<> 144:ef7eb2e8f9f7 9777 #define RTC_RAR_IERR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9778 #define RTC_RAR_IERR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9779 #define RTC_RAR_IERR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_IERR_SHIFT)) & RTC_RAR_IERR_MASK)
<> 144:ef7eb2e8f9f7 9780
<> 144:ef7eb2e8f9f7 9781
<> 144:ef7eb2e8f9f7 9782 /*!
<> 144:ef7eb2e8f9f7 9783 * @}
<> 144:ef7eb2e8f9f7 9784 */ /* end of group RTC_Register_Masks */
<> 144:ef7eb2e8f9f7 9785
<> 144:ef7eb2e8f9f7 9786
<> 144:ef7eb2e8f9f7 9787 /* RTC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 9788 /** Peripheral RTC base address */
<> 144:ef7eb2e8f9f7 9789 #define RTC_BASE (0x4003D000u)
<> 144:ef7eb2e8f9f7 9790 /** Peripheral RTC base pointer */
<> 144:ef7eb2e8f9f7 9791 #define RTC ((RTC_Type *)RTC_BASE)
<> 144:ef7eb2e8f9f7 9792 /** Array initializer of RTC peripheral base addresses */
<> 144:ef7eb2e8f9f7 9793 #define RTC_BASE_ADDRS { RTC_BASE }
<> 144:ef7eb2e8f9f7 9794 /** Array initializer of RTC peripheral base pointers */
<> 144:ef7eb2e8f9f7 9795 #define RTC_BASE_PTRS { RTC }
<> 144:ef7eb2e8f9f7 9796 /** Interrupt vectors for the RTC peripheral type */
<> 144:ef7eb2e8f9f7 9797 #define RTC_IRQS { RTC_IRQn }
<> 144:ef7eb2e8f9f7 9798 #define RTC_SECONDS_IRQS { RTC_Seconds_IRQn }
<> 144:ef7eb2e8f9f7 9799
<> 144:ef7eb2e8f9f7 9800 /*!
<> 144:ef7eb2e8f9f7 9801 * @}
<> 144:ef7eb2e8f9f7 9802 */ /* end of group RTC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 9803
<> 144:ef7eb2e8f9f7 9804
<> 144:ef7eb2e8f9f7 9805 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9806 -- SDHC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9807 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9808
<> 144:ef7eb2e8f9f7 9809 /*!
<> 144:ef7eb2e8f9f7 9810 * @addtogroup SDHC_Peripheral_Access_Layer SDHC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 9811 * @{
<> 144:ef7eb2e8f9f7 9812 */
<> 144:ef7eb2e8f9f7 9813
<> 144:ef7eb2e8f9f7 9814 /** SDHC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 9815 typedef struct {
<> 144:ef7eb2e8f9f7 9816 __IO uint32_t DSADDR; /**< DMA System Address register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 9817 __IO uint32_t BLKATTR; /**< Block Attributes register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 9818 __IO uint32_t CMDARG; /**< Command Argument register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 9819 __IO uint32_t XFERTYP; /**< Transfer Type register, offset: 0xC */
<> 144:ef7eb2e8f9f7 9820 __I uint32_t CMDRSP[4]; /**< Command Response 0..Command Response 3, array offset: 0x10, array step: 0x4 */
<> 144:ef7eb2e8f9f7 9821 __IO uint32_t DATPORT; /**< Buffer Data Port register, offset: 0x20 */
<> 144:ef7eb2e8f9f7 9822 __I uint32_t PRSSTAT; /**< Present State register, offset: 0x24 */
<> 144:ef7eb2e8f9f7 9823 __IO uint32_t PROCTL; /**< Protocol Control register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 9824 __IO uint32_t SYSCTL; /**< System Control register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 9825 __IO uint32_t IRQSTAT; /**< Interrupt Status register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 9826 __IO uint32_t IRQSTATEN; /**< Interrupt Status Enable register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 9827 __IO uint32_t IRQSIGEN; /**< Interrupt Signal Enable register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 9828 __I uint32_t AC12ERR; /**< Auto CMD12 Error Status Register, offset: 0x3C */
<> 144:ef7eb2e8f9f7 9829 __I uint32_t HTCAPBLT; /**< Host Controller Capabilities, offset: 0x40 */
<> 144:ef7eb2e8f9f7 9830 __IO uint32_t WML; /**< Watermark Level Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 9831 uint8_t RESERVED_0[8];
<> 144:ef7eb2e8f9f7 9832 __O uint32_t FEVT; /**< Force Event register, offset: 0x50 */
<> 144:ef7eb2e8f9f7 9833 __I uint32_t ADMAES; /**< ADMA Error Status register, offset: 0x54 */
<> 144:ef7eb2e8f9f7 9834 __IO uint32_t ADSADDR; /**< ADMA System Addressregister, offset: 0x58 */
<> 144:ef7eb2e8f9f7 9835 uint8_t RESERVED_1[100];
<> 144:ef7eb2e8f9f7 9836 __IO uint32_t VENDOR; /**< Vendor Specific register, offset: 0xC0 */
<> 144:ef7eb2e8f9f7 9837 __IO uint32_t MMCBOOT; /**< MMC Boot register, offset: 0xC4 */
<> 144:ef7eb2e8f9f7 9838 uint8_t RESERVED_2[52];
<> 144:ef7eb2e8f9f7 9839 __I uint32_t HOSTVER; /**< Host Controller Version, offset: 0xFC */
<> 144:ef7eb2e8f9f7 9840 } SDHC_Type;
<> 144:ef7eb2e8f9f7 9841
<> 144:ef7eb2e8f9f7 9842 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 9843 -- SDHC Register Masks
<> 144:ef7eb2e8f9f7 9844 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 9845
<> 144:ef7eb2e8f9f7 9846 /*!
<> 144:ef7eb2e8f9f7 9847 * @addtogroup SDHC_Register_Masks SDHC Register Masks
<> 144:ef7eb2e8f9f7 9848 * @{
<> 144:ef7eb2e8f9f7 9849 */
<> 144:ef7eb2e8f9f7 9850
<> 144:ef7eb2e8f9f7 9851 /*! @name DSADDR - DMA System Address register */
<> 144:ef7eb2e8f9f7 9852 #define SDHC_DSADDR_DSADDR_MASK (0xFFFFFFFCU)
<> 144:ef7eb2e8f9f7 9853 #define SDHC_DSADDR_DSADDR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9854 #define SDHC_DSADDR_DSADDR(x) (((uint32_t)(((uint32_t)(x)) << SDHC_DSADDR_DSADDR_SHIFT)) & SDHC_DSADDR_DSADDR_MASK)
<> 144:ef7eb2e8f9f7 9855
<> 144:ef7eb2e8f9f7 9856 /*! @name BLKATTR - Block Attributes register */
<> 144:ef7eb2e8f9f7 9857 #define SDHC_BLKATTR_BLKSIZE_MASK (0x1FFFU)
<> 144:ef7eb2e8f9f7 9858 #define SDHC_BLKATTR_BLKSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9859 #define SDHC_BLKATTR_BLKSIZE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_BLKATTR_BLKSIZE_SHIFT)) & SDHC_BLKATTR_BLKSIZE_MASK)
<> 144:ef7eb2e8f9f7 9860 #define SDHC_BLKATTR_BLKCNT_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 9861 #define SDHC_BLKATTR_BLKCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9862 #define SDHC_BLKATTR_BLKCNT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_BLKATTR_BLKCNT_SHIFT)) & SDHC_BLKATTR_BLKCNT_MASK)
<> 144:ef7eb2e8f9f7 9863
<> 144:ef7eb2e8f9f7 9864 /*! @name CMDARG - Command Argument register */
<> 144:ef7eb2e8f9f7 9865 #define SDHC_CMDARG_CMDARG_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9866 #define SDHC_CMDARG_CMDARG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9867 #define SDHC_CMDARG_CMDARG(x) (((uint32_t)(((uint32_t)(x)) << SDHC_CMDARG_CMDARG_SHIFT)) & SDHC_CMDARG_CMDARG_MASK)
<> 144:ef7eb2e8f9f7 9868
<> 144:ef7eb2e8f9f7 9869 /*! @name XFERTYP - Transfer Type register */
<> 144:ef7eb2e8f9f7 9870 #define SDHC_XFERTYP_DMAEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9871 #define SDHC_XFERTYP_DMAEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9872 #define SDHC_XFERTYP_DMAEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_DMAEN_SHIFT)) & SDHC_XFERTYP_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 9873 #define SDHC_XFERTYP_BCEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9874 #define SDHC_XFERTYP_BCEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9875 #define SDHC_XFERTYP_BCEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_BCEN_SHIFT)) & SDHC_XFERTYP_BCEN_MASK)
<> 144:ef7eb2e8f9f7 9876 #define SDHC_XFERTYP_AC12EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9877 #define SDHC_XFERTYP_AC12EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9878 #define SDHC_XFERTYP_AC12EN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_AC12EN_SHIFT)) & SDHC_XFERTYP_AC12EN_MASK)
<> 144:ef7eb2e8f9f7 9879 #define SDHC_XFERTYP_DTDSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9880 #define SDHC_XFERTYP_DTDSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9881 #define SDHC_XFERTYP_DTDSEL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_DTDSEL_SHIFT)) & SDHC_XFERTYP_DTDSEL_MASK)
<> 144:ef7eb2e8f9f7 9882 #define SDHC_XFERTYP_MSBSEL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9883 #define SDHC_XFERTYP_MSBSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9884 #define SDHC_XFERTYP_MSBSEL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_MSBSEL_SHIFT)) & SDHC_XFERTYP_MSBSEL_MASK)
<> 144:ef7eb2e8f9f7 9885 #define SDHC_XFERTYP_RSPTYP_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 9886 #define SDHC_XFERTYP_RSPTYP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9887 #define SDHC_XFERTYP_RSPTYP(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_RSPTYP_SHIFT)) & SDHC_XFERTYP_RSPTYP_MASK)
<> 144:ef7eb2e8f9f7 9888 #define SDHC_XFERTYP_CCCEN_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 9889 #define SDHC_XFERTYP_CCCEN_SHIFT (19U)
<> 144:ef7eb2e8f9f7 9890 #define SDHC_XFERTYP_CCCEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_CCCEN_SHIFT)) & SDHC_XFERTYP_CCCEN_MASK)
<> 144:ef7eb2e8f9f7 9891 #define SDHC_XFERTYP_CICEN_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 9892 #define SDHC_XFERTYP_CICEN_SHIFT (20U)
<> 144:ef7eb2e8f9f7 9893 #define SDHC_XFERTYP_CICEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_CICEN_SHIFT)) & SDHC_XFERTYP_CICEN_MASK)
<> 144:ef7eb2e8f9f7 9894 #define SDHC_XFERTYP_DPSEL_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 9895 #define SDHC_XFERTYP_DPSEL_SHIFT (21U)
<> 144:ef7eb2e8f9f7 9896 #define SDHC_XFERTYP_DPSEL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_DPSEL_SHIFT)) & SDHC_XFERTYP_DPSEL_MASK)
<> 144:ef7eb2e8f9f7 9897 #define SDHC_XFERTYP_CMDTYP_MASK (0xC00000U)
<> 144:ef7eb2e8f9f7 9898 #define SDHC_XFERTYP_CMDTYP_SHIFT (22U)
<> 144:ef7eb2e8f9f7 9899 #define SDHC_XFERTYP_CMDTYP(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_CMDTYP_SHIFT)) & SDHC_XFERTYP_CMDTYP_MASK)
<> 144:ef7eb2e8f9f7 9900 #define SDHC_XFERTYP_CMDINX_MASK (0x3F000000U)
<> 144:ef7eb2e8f9f7 9901 #define SDHC_XFERTYP_CMDINX_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9902 #define SDHC_XFERTYP_CMDINX(x) (((uint32_t)(((uint32_t)(x)) << SDHC_XFERTYP_CMDINX_SHIFT)) & SDHC_XFERTYP_CMDINX_MASK)
<> 144:ef7eb2e8f9f7 9903
<> 144:ef7eb2e8f9f7 9904 /*! @name CMDRSP - Command Response 0..Command Response 3 */
<> 144:ef7eb2e8f9f7 9905 #define SDHC_CMDRSP_CMDRSP0_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9906 #define SDHC_CMDRSP_CMDRSP0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9907 #define SDHC_CMDRSP_CMDRSP0(x) (((uint32_t)(((uint32_t)(x)) << SDHC_CMDRSP_CMDRSP0_SHIFT)) & SDHC_CMDRSP_CMDRSP0_MASK)
<> 144:ef7eb2e8f9f7 9908 #define SDHC_CMDRSP_CMDRSP1_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9909 #define SDHC_CMDRSP_CMDRSP1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9910 #define SDHC_CMDRSP_CMDRSP1(x) (((uint32_t)(((uint32_t)(x)) << SDHC_CMDRSP_CMDRSP1_SHIFT)) & SDHC_CMDRSP_CMDRSP1_MASK)
<> 144:ef7eb2e8f9f7 9911 #define SDHC_CMDRSP_CMDRSP2_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9912 #define SDHC_CMDRSP_CMDRSP2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9913 #define SDHC_CMDRSP_CMDRSP2(x) (((uint32_t)(((uint32_t)(x)) << SDHC_CMDRSP_CMDRSP2_SHIFT)) & SDHC_CMDRSP_CMDRSP2_MASK)
<> 144:ef7eb2e8f9f7 9914 #define SDHC_CMDRSP_CMDRSP3_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9915 #define SDHC_CMDRSP_CMDRSP3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9916 #define SDHC_CMDRSP_CMDRSP3(x) (((uint32_t)(((uint32_t)(x)) << SDHC_CMDRSP_CMDRSP3_SHIFT)) & SDHC_CMDRSP_CMDRSP3_MASK)
<> 144:ef7eb2e8f9f7 9917
<> 144:ef7eb2e8f9f7 9918 /* The count of SDHC_CMDRSP */
<> 144:ef7eb2e8f9f7 9919 #define SDHC_CMDRSP_COUNT (4U)
<> 144:ef7eb2e8f9f7 9920
<> 144:ef7eb2e8f9f7 9921 /*! @name DATPORT - Buffer Data Port register */
<> 144:ef7eb2e8f9f7 9922 #define SDHC_DATPORT_DATCONT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 9923 #define SDHC_DATPORT_DATCONT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9924 #define SDHC_DATPORT_DATCONT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_DATPORT_DATCONT_SHIFT)) & SDHC_DATPORT_DATCONT_MASK)
<> 144:ef7eb2e8f9f7 9925
<> 144:ef7eb2e8f9f7 9926 /*! @name PRSSTAT - Present State register */
<> 144:ef7eb2e8f9f7 9927 #define SDHC_PRSSTAT_CIHB_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9928 #define SDHC_PRSSTAT_CIHB_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9929 #define SDHC_PRSSTAT_CIHB(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_CIHB_SHIFT)) & SDHC_PRSSTAT_CIHB_MASK)
<> 144:ef7eb2e8f9f7 9930 #define SDHC_PRSSTAT_CDIHB_MASK (0x2U)
<> 144:ef7eb2e8f9f7 9931 #define SDHC_PRSSTAT_CDIHB_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9932 #define SDHC_PRSSTAT_CDIHB(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_CDIHB_SHIFT)) & SDHC_PRSSTAT_CDIHB_MASK)
<> 144:ef7eb2e8f9f7 9933 #define SDHC_PRSSTAT_DLA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 9934 #define SDHC_PRSSTAT_DLA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 9935 #define SDHC_PRSSTAT_DLA(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_DLA_SHIFT)) & SDHC_PRSSTAT_DLA_MASK)
<> 144:ef7eb2e8f9f7 9936 #define SDHC_PRSSTAT_SDSTB_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9937 #define SDHC_PRSSTAT_SDSTB_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9938 #define SDHC_PRSSTAT_SDSTB(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_SDSTB_SHIFT)) & SDHC_PRSSTAT_SDSTB_MASK)
<> 144:ef7eb2e8f9f7 9939 #define SDHC_PRSSTAT_IPGOFF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 9940 #define SDHC_PRSSTAT_IPGOFF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9941 #define SDHC_PRSSTAT_IPGOFF(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_IPGOFF_SHIFT)) & SDHC_PRSSTAT_IPGOFF_MASK)
<> 144:ef7eb2e8f9f7 9942 #define SDHC_PRSSTAT_HCKOFF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 9943 #define SDHC_PRSSTAT_HCKOFF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 9944 #define SDHC_PRSSTAT_HCKOFF(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_HCKOFF_SHIFT)) & SDHC_PRSSTAT_HCKOFF_MASK)
<> 144:ef7eb2e8f9f7 9945 #define SDHC_PRSSTAT_PEROFF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9946 #define SDHC_PRSSTAT_PEROFF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9947 #define SDHC_PRSSTAT_PEROFF(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_PEROFF_SHIFT)) & SDHC_PRSSTAT_PEROFF_MASK)
<> 144:ef7eb2e8f9f7 9948 #define SDHC_PRSSTAT_SDOFF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9949 #define SDHC_PRSSTAT_SDOFF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9950 #define SDHC_PRSSTAT_SDOFF(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_SDOFF_SHIFT)) & SDHC_PRSSTAT_SDOFF_MASK)
<> 144:ef7eb2e8f9f7 9951 #define SDHC_PRSSTAT_WTA_MASK (0x100U)
<> 144:ef7eb2e8f9f7 9952 #define SDHC_PRSSTAT_WTA_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9953 #define SDHC_PRSSTAT_WTA(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_WTA_SHIFT)) & SDHC_PRSSTAT_WTA_MASK)
<> 144:ef7eb2e8f9f7 9954 #define SDHC_PRSSTAT_RTA_MASK (0x200U)
<> 144:ef7eb2e8f9f7 9955 #define SDHC_PRSSTAT_RTA_SHIFT (9U)
<> 144:ef7eb2e8f9f7 9956 #define SDHC_PRSSTAT_RTA(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_RTA_SHIFT)) & SDHC_PRSSTAT_RTA_MASK)
<> 144:ef7eb2e8f9f7 9957 #define SDHC_PRSSTAT_BWEN_MASK (0x400U)
<> 144:ef7eb2e8f9f7 9958 #define SDHC_PRSSTAT_BWEN_SHIFT (10U)
<> 144:ef7eb2e8f9f7 9959 #define SDHC_PRSSTAT_BWEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_BWEN_SHIFT)) & SDHC_PRSSTAT_BWEN_MASK)
<> 144:ef7eb2e8f9f7 9960 #define SDHC_PRSSTAT_BREN_MASK (0x800U)
<> 144:ef7eb2e8f9f7 9961 #define SDHC_PRSSTAT_BREN_SHIFT (11U)
<> 144:ef7eb2e8f9f7 9962 #define SDHC_PRSSTAT_BREN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_BREN_SHIFT)) & SDHC_PRSSTAT_BREN_MASK)
<> 144:ef7eb2e8f9f7 9963 #define SDHC_PRSSTAT_CINS_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 9964 #define SDHC_PRSSTAT_CINS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9965 #define SDHC_PRSSTAT_CINS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_CINS_SHIFT)) & SDHC_PRSSTAT_CINS_MASK)
<> 144:ef7eb2e8f9f7 9966 #define SDHC_PRSSTAT_CLSL_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 9967 #define SDHC_PRSSTAT_CLSL_SHIFT (23U)
<> 144:ef7eb2e8f9f7 9968 #define SDHC_PRSSTAT_CLSL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_CLSL_SHIFT)) & SDHC_PRSSTAT_CLSL_MASK)
<> 144:ef7eb2e8f9f7 9969 #define SDHC_PRSSTAT_DLSL_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 9970 #define SDHC_PRSSTAT_DLSL_SHIFT (24U)
<> 144:ef7eb2e8f9f7 9971 #define SDHC_PRSSTAT_DLSL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PRSSTAT_DLSL_SHIFT)) & SDHC_PRSSTAT_DLSL_MASK)
<> 144:ef7eb2e8f9f7 9972
<> 144:ef7eb2e8f9f7 9973 /*! @name PROCTL - Protocol Control register */
<> 144:ef7eb2e8f9f7 9974 #define SDHC_PROCTL_LCTL_MASK (0x1U)
<> 144:ef7eb2e8f9f7 9975 #define SDHC_PROCTL_LCTL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 9976 #define SDHC_PROCTL_LCTL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_LCTL_SHIFT)) & SDHC_PROCTL_LCTL_MASK)
<> 144:ef7eb2e8f9f7 9977 #define SDHC_PROCTL_DTW_MASK (0x6U)
<> 144:ef7eb2e8f9f7 9978 #define SDHC_PROCTL_DTW_SHIFT (1U)
<> 144:ef7eb2e8f9f7 9979 #define SDHC_PROCTL_DTW(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_DTW_SHIFT)) & SDHC_PROCTL_DTW_MASK)
<> 144:ef7eb2e8f9f7 9980 #define SDHC_PROCTL_D3CD_MASK (0x8U)
<> 144:ef7eb2e8f9f7 9981 #define SDHC_PROCTL_D3CD_SHIFT (3U)
<> 144:ef7eb2e8f9f7 9982 #define SDHC_PROCTL_D3CD(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_D3CD_SHIFT)) & SDHC_PROCTL_D3CD_MASK)
<> 144:ef7eb2e8f9f7 9983 #define SDHC_PROCTL_EMODE_MASK (0x30U)
<> 144:ef7eb2e8f9f7 9984 #define SDHC_PROCTL_EMODE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 9985 #define SDHC_PROCTL_EMODE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_EMODE_SHIFT)) & SDHC_PROCTL_EMODE_MASK)
<> 144:ef7eb2e8f9f7 9986 #define SDHC_PROCTL_CDTL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 9987 #define SDHC_PROCTL_CDTL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 9988 #define SDHC_PROCTL_CDTL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_CDTL_SHIFT)) & SDHC_PROCTL_CDTL_MASK)
<> 144:ef7eb2e8f9f7 9989 #define SDHC_PROCTL_CDSS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 9990 #define SDHC_PROCTL_CDSS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 9991 #define SDHC_PROCTL_CDSS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_CDSS_SHIFT)) & SDHC_PROCTL_CDSS_MASK)
<> 144:ef7eb2e8f9f7 9992 #define SDHC_PROCTL_DMAS_MASK (0x300U)
<> 144:ef7eb2e8f9f7 9993 #define SDHC_PROCTL_DMAS_SHIFT (8U)
<> 144:ef7eb2e8f9f7 9994 #define SDHC_PROCTL_DMAS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_DMAS_SHIFT)) & SDHC_PROCTL_DMAS_MASK)
<> 144:ef7eb2e8f9f7 9995 #define SDHC_PROCTL_SABGREQ_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 9996 #define SDHC_PROCTL_SABGREQ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 9997 #define SDHC_PROCTL_SABGREQ(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_SABGREQ_SHIFT)) & SDHC_PROCTL_SABGREQ_MASK)
<> 144:ef7eb2e8f9f7 9998 #define SDHC_PROCTL_CREQ_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 9999 #define SDHC_PROCTL_CREQ_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10000 #define SDHC_PROCTL_CREQ(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_CREQ_SHIFT)) & SDHC_PROCTL_CREQ_MASK)
<> 144:ef7eb2e8f9f7 10001 #define SDHC_PROCTL_RWCTL_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10002 #define SDHC_PROCTL_RWCTL_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10003 #define SDHC_PROCTL_RWCTL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_RWCTL_SHIFT)) & SDHC_PROCTL_RWCTL_MASK)
<> 144:ef7eb2e8f9f7 10004 #define SDHC_PROCTL_IABG_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10005 #define SDHC_PROCTL_IABG_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10006 #define SDHC_PROCTL_IABG(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_IABG_SHIFT)) & SDHC_PROCTL_IABG_MASK)
<> 144:ef7eb2e8f9f7 10007 #define SDHC_PROCTL_WECINT_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10008 #define SDHC_PROCTL_WECINT_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10009 #define SDHC_PROCTL_WECINT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_WECINT_SHIFT)) & SDHC_PROCTL_WECINT_MASK)
<> 144:ef7eb2e8f9f7 10010 #define SDHC_PROCTL_WECINS_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10011 #define SDHC_PROCTL_WECINS_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10012 #define SDHC_PROCTL_WECINS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_WECINS_SHIFT)) & SDHC_PROCTL_WECINS_MASK)
<> 144:ef7eb2e8f9f7 10013 #define SDHC_PROCTL_WECRM_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 10014 #define SDHC_PROCTL_WECRM_SHIFT (26U)
<> 144:ef7eb2e8f9f7 10015 #define SDHC_PROCTL_WECRM(x) (((uint32_t)(((uint32_t)(x)) << SDHC_PROCTL_WECRM_SHIFT)) & SDHC_PROCTL_WECRM_MASK)
<> 144:ef7eb2e8f9f7 10016
<> 144:ef7eb2e8f9f7 10017 /*! @name SYSCTL - System Control register */
<> 144:ef7eb2e8f9f7 10018 #define SDHC_SYSCTL_IPGEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10019 #define SDHC_SYSCTL_IPGEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10020 #define SDHC_SYSCTL_IPGEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_IPGEN_SHIFT)) & SDHC_SYSCTL_IPGEN_MASK)
<> 144:ef7eb2e8f9f7 10021 #define SDHC_SYSCTL_HCKEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10022 #define SDHC_SYSCTL_HCKEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10023 #define SDHC_SYSCTL_HCKEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_HCKEN_SHIFT)) & SDHC_SYSCTL_HCKEN_MASK)
<> 144:ef7eb2e8f9f7 10024 #define SDHC_SYSCTL_PEREN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10025 #define SDHC_SYSCTL_PEREN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10026 #define SDHC_SYSCTL_PEREN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_PEREN_SHIFT)) & SDHC_SYSCTL_PEREN_MASK)
<> 144:ef7eb2e8f9f7 10027 #define SDHC_SYSCTL_SDCLKEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10028 #define SDHC_SYSCTL_SDCLKEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10029 #define SDHC_SYSCTL_SDCLKEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_SDCLKEN_SHIFT)) & SDHC_SYSCTL_SDCLKEN_MASK)
<> 144:ef7eb2e8f9f7 10030 #define SDHC_SYSCTL_DVS_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 10031 #define SDHC_SYSCTL_DVS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10032 #define SDHC_SYSCTL_DVS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_DVS_SHIFT)) & SDHC_SYSCTL_DVS_MASK)
<> 144:ef7eb2e8f9f7 10033 #define SDHC_SYSCTL_SDCLKFS_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 10034 #define SDHC_SYSCTL_SDCLKFS_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10035 #define SDHC_SYSCTL_SDCLKFS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_SDCLKFS_SHIFT)) & SDHC_SYSCTL_SDCLKFS_MASK)
<> 144:ef7eb2e8f9f7 10036 #define SDHC_SYSCTL_DTOCV_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 10037 #define SDHC_SYSCTL_DTOCV_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10038 #define SDHC_SYSCTL_DTOCV(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_DTOCV_SHIFT)) & SDHC_SYSCTL_DTOCV_MASK)
<> 144:ef7eb2e8f9f7 10039 #define SDHC_SYSCTL_RSTA_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10040 #define SDHC_SYSCTL_RSTA_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10041 #define SDHC_SYSCTL_RSTA(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_RSTA_SHIFT)) & SDHC_SYSCTL_RSTA_MASK)
<> 144:ef7eb2e8f9f7 10042 #define SDHC_SYSCTL_RSTC_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10043 #define SDHC_SYSCTL_RSTC_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10044 #define SDHC_SYSCTL_RSTC(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_RSTC_SHIFT)) & SDHC_SYSCTL_RSTC_MASK)
<> 144:ef7eb2e8f9f7 10045 #define SDHC_SYSCTL_RSTD_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 10046 #define SDHC_SYSCTL_RSTD_SHIFT (26U)
<> 144:ef7eb2e8f9f7 10047 #define SDHC_SYSCTL_RSTD(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_RSTD_SHIFT)) & SDHC_SYSCTL_RSTD_MASK)
<> 144:ef7eb2e8f9f7 10048 #define SDHC_SYSCTL_INITA_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 10049 #define SDHC_SYSCTL_INITA_SHIFT (27U)
<> 144:ef7eb2e8f9f7 10050 #define SDHC_SYSCTL_INITA(x) (((uint32_t)(((uint32_t)(x)) << SDHC_SYSCTL_INITA_SHIFT)) & SDHC_SYSCTL_INITA_MASK)
<> 144:ef7eb2e8f9f7 10051
<> 144:ef7eb2e8f9f7 10052 /*! @name IRQSTAT - Interrupt Status register */
<> 144:ef7eb2e8f9f7 10053 #define SDHC_IRQSTAT_CC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10054 #define SDHC_IRQSTAT_CC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10055 #define SDHC_IRQSTAT_CC(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CC_SHIFT)) & SDHC_IRQSTAT_CC_MASK)
<> 144:ef7eb2e8f9f7 10056 #define SDHC_IRQSTAT_TC_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10057 #define SDHC_IRQSTAT_TC_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10058 #define SDHC_IRQSTAT_TC(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_TC_SHIFT)) & SDHC_IRQSTAT_TC_MASK)
<> 144:ef7eb2e8f9f7 10059 #define SDHC_IRQSTAT_BGE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10060 #define SDHC_IRQSTAT_BGE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10061 #define SDHC_IRQSTAT_BGE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_BGE_SHIFT)) & SDHC_IRQSTAT_BGE_MASK)
<> 144:ef7eb2e8f9f7 10062 #define SDHC_IRQSTAT_DINT_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10063 #define SDHC_IRQSTAT_DINT_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10064 #define SDHC_IRQSTAT_DINT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_DINT_SHIFT)) & SDHC_IRQSTAT_DINT_MASK)
<> 144:ef7eb2e8f9f7 10065 #define SDHC_IRQSTAT_BWR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10066 #define SDHC_IRQSTAT_BWR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10067 #define SDHC_IRQSTAT_BWR(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_BWR_SHIFT)) & SDHC_IRQSTAT_BWR_MASK)
<> 144:ef7eb2e8f9f7 10068 #define SDHC_IRQSTAT_BRR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10069 #define SDHC_IRQSTAT_BRR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10070 #define SDHC_IRQSTAT_BRR(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_BRR_SHIFT)) & SDHC_IRQSTAT_BRR_MASK)
<> 144:ef7eb2e8f9f7 10071 #define SDHC_IRQSTAT_CINS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10072 #define SDHC_IRQSTAT_CINS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10073 #define SDHC_IRQSTAT_CINS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CINS_SHIFT)) & SDHC_IRQSTAT_CINS_MASK)
<> 144:ef7eb2e8f9f7 10074 #define SDHC_IRQSTAT_CRM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10075 #define SDHC_IRQSTAT_CRM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10076 #define SDHC_IRQSTAT_CRM(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CRM_SHIFT)) & SDHC_IRQSTAT_CRM_MASK)
<> 144:ef7eb2e8f9f7 10077 #define SDHC_IRQSTAT_CINT_MASK (0x100U)
<> 144:ef7eb2e8f9f7 10078 #define SDHC_IRQSTAT_CINT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10079 #define SDHC_IRQSTAT_CINT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CINT_SHIFT)) & SDHC_IRQSTAT_CINT_MASK)
<> 144:ef7eb2e8f9f7 10080 #define SDHC_IRQSTAT_CTOE_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 10081 #define SDHC_IRQSTAT_CTOE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10082 #define SDHC_IRQSTAT_CTOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CTOE_SHIFT)) & SDHC_IRQSTAT_CTOE_MASK)
<> 144:ef7eb2e8f9f7 10083 #define SDHC_IRQSTAT_CCE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 10084 #define SDHC_IRQSTAT_CCE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10085 #define SDHC_IRQSTAT_CCE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CCE_SHIFT)) & SDHC_IRQSTAT_CCE_MASK)
<> 144:ef7eb2e8f9f7 10086 #define SDHC_IRQSTAT_CEBE_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10087 #define SDHC_IRQSTAT_CEBE_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10088 #define SDHC_IRQSTAT_CEBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CEBE_SHIFT)) & SDHC_IRQSTAT_CEBE_MASK)
<> 144:ef7eb2e8f9f7 10089 #define SDHC_IRQSTAT_CIE_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10090 #define SDHC_IRQSTAT_CIE_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10091 #define SDHC_IRQSTAT_CIE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_CIE_SHIFT)) & SDHC_IRQSTAT_CIE_MASK)
<> 144:ef7eb2e8f9f7 10092 #define SDHC_IRQSTAT_DTOE_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10093 #define SDHC_IRQSTAT_DTOE_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10094 #define SDHC_IRQSTAT_DTOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_DTOE_SHIFT)) & SDHC_IRQSTAT_DTOE_MASK)
<> 144:ef7eb2e8f9f7 10095 #define SDHC_IRQSTAT_DCE_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10096 #define SDHC_IRQSTAT_DCE_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10097 #define SDHC_IRQSTAT_DCE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_DCE_SHIFT)) & SDHC_IRQSTAT_DCE_MASK)
<> 144:ef7eb2e8f9f7 10098 #define SDHC_IRQSTAT_DEBE_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10099 #define SDHC_IRQSTAT_DEBE_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10100 #define SDHC_IRQSTAT_DEBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_DEBE_SHIFT)) & SDHC_IRQSTAT_DEBE_MASK)
<> 144:ef7eb2e8f9f7 10101 #define SDHC_IRQSTAT_AC12E_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10102 #define SDHC_IRQSTAT_AC12E_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10103 #define SDHC_IRQSTAT_AC12E(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_AC12E_SHIFT)) & SDHC_IRQSTAT_AC12E_MASK)
<> 144:ef7eb2e8f9f7 10104 #define SDHC_IRQSTAT_DMAE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 10105 #define SDHC_IRQSTAT_DMAE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10106 #define SDHC_IRQSTAT_DMAE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTAT_DMAE_SHIFT)) & SDHC_IRQSTAT_DMAE_MASK)
<> 144:ef7eb2e8f9f7 10107
<> 144:ef7eb2e8f9f7 10108 /*! @name IRQSTATEN - Interrupt Status Enable register */
<> 144:ef7eb2e8f9f7 10109 #define SDHC_IRQSTATEN_CCSEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10110 #define SDHC_IRQSTATEN_CCSEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10111 #define SDHC_IRQSTATEN_CCSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CCSEN_SHIFT)) & SDHC_IRQSTATEN_CCSEN_MASK)
<> 144:ef7eb2e8f9f7 10112 #define SDHC_IRQSTATEN_TCSEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10113 #define SDHC_IRQSTATEN_TCSEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10114 #define SDHC_IRQSTATEN_TCSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_TCSEN_SHIFT)) & SDHC_IRQSTATEN_TCSEN_MASK)
<> 144:ef7eb2e8f9f7 10115 #define SDHC_IRQSTATEN_BGESEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10116 #define SDHC_IRQSTATEN_BGESEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10117 #define SDHC_IRQSTATEN_BGESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_BGESEN_SHIFT)) & SDHC_IRQSTATEN_BGESEN_MASK)
<> 144:ef7eb2e8f9f7 10118 #define SDHC_IRQSTATEN_DINTSEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10119 #define SDHC_IRQSTATEN_DINTSEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10120 #define SDHC_IRQSTATEN_DINTSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_DINTSEN_SHIFT)) & SDHC_IRQSTATEN_DINTSEN_MASK)
<> 144:ef7eb2e8f9f7 10121 #define SDHC_IRQSTATEN_BWRSEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10122 #define SDHC_IRQSTATEN_BWRSEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10123 #define SDHC_IRQSTATEN_BWRSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_BWRSEN_SHIFT)) & SDHC_IRQSTATEN_BWRSEN_MASK)
<> 144:ef7eb2e8f9f7 10124 #define SDHC_IRQSTATEN_BRRSEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10125 #define SDHC_IRQSTATEN_BRRSEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10126 #define SDHC_IRQSTATEN_BRRSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_BRRSEN_SHIFT)) & SDHC_IRQSTATEN_BRRSEN_MASK)
<> 144:ef7eb2e8f9f7 10127 #define SDHC_IRQSTATEN_CINSEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10128 #define SDHC_IRQSTATEN_CINSEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10129 #define SDHC_IRQSTATEN_CINSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CINSEN_SHIFT)) & SDHC_IRQSTATEN_CINSEN_MASK)
<> 144:ef7eb2e8f9f7 10130 #define SDHC_IRQSTATEN_CRMSEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10131 #define SDHC_IRQSTATEN_CRMSEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10132 #define SDHC_IRQSTATEN_CRMSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CRMSEN_SHIFT)) & SDHC_IRQSTATEN_CRMSEN_MASK)
<> 144:ef7eb2e8f9f7 10133 #define SDHC_IRQSTATEN_CINTSEN_MASK (0x100U)
<> 144:ef7eb2e8f9f7 10134 #define SDHC_IRQSTATEN_CINTSEN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10135 #define SDHC_IRQSTATEN_CINTSEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CINTSEN_SHIFT)) & SDHC_IRQSTATEN_CINTSEN_MASK)
<> 144:ef7eb2e8f9f7 10136 #define SDHC_IRQSTATEN_CTOESEN_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 10137 #define SDHC_IRQSTATEN_CTOESEN_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10138 #define SDHC_IRQSTATEN_CTOESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CTOESEN_SHIFT)) & SDHC_IRQSTATEN_CTOESEN_MASK)
<> 144:ef7eb2e8f9f7 10139 #define SDHC_IRQSTATEN_CCESEN_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 10140 #define SDHC_IRQSTATEN_CCESEN_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10141 #define SDHC_IRQSTATEN_CCESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CCESEN_SHIFT)) & SDHC_IRQSTATEN_CCESEN_MASK)
<> 144:ef7eb2e8f9f7 10142 #define SDHC_IRQSTATEN_CEBESEN_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10143 #define SDHC_IRQSTATEN_CEBESEN_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10144 #define SDHC_IRQSTATEN_CEBESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CEBESEN_SHIFT)) & SDHC_IRQSTATEN_CEBESEN_MASK)
<> 144:ef7eb2e8f9f7 10145 #define SDHC_IRQSTATEN_CIESEN_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10146 #define SDHC_IRQSTATEN_CIESEN_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10147 #define SDHC_IRQSTATEN_CIESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_CIESEN_SHIFT)) & SDHC_IRQSTATEN_CIESEN_MASK)
<> 144:ef7eb2e8f9f7 10148 #define SDHC_IRQSTATEN_DTOESEN_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10149 #define SDHC_IRQSTATEN_DTOESEN_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10150 #define SDHC_IRQSTATEN_DTOESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_DTOESEN_SHIFT)) & SDHC_IRQSTATEN_DTOESEN_MASK)
<> 144:ef7eb2e8f9f7 10151 #define SDHC_IRQSTATEN_DCESEN_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10152 #define SDHC_IRQSTATEN_DCESEN_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10153 #define SDHC_IRQSTATEN_DCESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_DCESEN_SHIFT)) & SDHC_IRQSTATEN_DCESEN_MASK)
<> 144:ef7eb2e8f9f7 10154 #define SDHC_IRQSTATEN_DEBESEN_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10155 #define SDHC_IRQSTATEN_DEBESEN_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10156 #define SDHC_IRQSTATEN_DEBESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_DEBESEN_SHIFT)) & SDHC_IRQSTATEN_DEBESEN_MASK)
<> 144:ef7eb2e8f9f7 10157 #define SDHC_IRQSTATEN_AC12ESEN_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10158 #define SDHC_IRQSTATEN_AC12ESEN_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10159 #define SDHC_IRQSTATEN_AC12ESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_AC12ESEN_SHIFT)) & SDHC_IRQSTATEN_AC12ESEN_MASK)
<> 144:ef7eb2e8f9f7 10160 #define SDHC_IRQSTATEN_DMAESEN_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 10161 #define SDHC_IRQSTATEN_DMAESEN_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10162 #define SDHC_IRQSTATEN_DMAESEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSTATEN_DMAESEN_SHIFT)) & SDHC_IRQSTATEN_DMAESEN_MASK)
<> 144:ef7eb2e8f9f7 10163
<> 144:ef7eb2e8f9f7 10164 /*! @name IRQSIGEN - Interrupt Signal Enable register */
<> 144:ef7eb2e8f9f7 10165 #define SDHC_IRQSIGEN_CCIEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10166 #define SDHC_IRQSIGEN_CCIEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10167 #define SDHC_IRQSIGEN_CCIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CCIEN_SHIFT)) & SDHC_IRQSIGEN_CCIEN_MASK)
<> 144:ef7eb2e8f9f7 10168 #define SDHC_IRQSIGEN_TCIEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10169 #define SDHC_IRQSIGEN_TCIEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10170 #define SDHC_IRQSIGEN_TCIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_TCIEN_SHIFT)) & SDHC_IRQSIGEN_TCIEN_MASK)
<> 144:ef7eb2e8f9f7 10171 #define SDHC_IRQSIGEN_BGEIEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10172 #define SDHC_IRQSIGEN_BGEIEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10173 #define SDHC_IRQSIGEN_BGEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_BGEIEN_SHIFT)) & SDHC_IRQSIGEN_BGEIEN_MASK)
<> 144:ef7eb2e8f9f7 10174 #define SDHC_IRQSIGEN_DINTIEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10175 #define SDHC_IRQSIGEN_DINTIEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10176 #define SDHC_IRQSIGEN_DINTIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_DINTIEN_SHIFT)) & SDHC_IRQSIGEN_DINTIEN_MASK)
<> 144:ef7eb2e8f9f7 10177 #define SDHC_IRQSIGEN_BWRIEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10178 #define SDHC_IRQSIGEN_BWRIEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10179 #define SDHC_IRQSIGEN_BWRIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_BWRIEN_SHIFT)) & SDHC_IRQSIGEN_BWRIEN_MASK)
<> 144:ef7eb2e8f9f7 10180 #define SDHC_IRQSIGEN_BRRIEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10181 #define SDHC_IRQSIGEN_BRRIEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10182 #define SDHC_IRQSIGEN_BRRIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_BRRIEN_SHIFT)) & SDHC_IRQSIGEN_BRRIEN_MASK)
<> 144:ef7eb2e8f9f7 10183 #define SDHC_IRQSIGEN_CINSIEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10184 #define SDHC_IRQSIGEN_CINSIEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10185 #define SDHC_IRQSIGEN_CINSIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CINSIEN_SHIFT)) & SDHC_IRQSIGEN_CINSIEN_MASK)
<> 144:ef7eb2e8f9f7 10186 #define SDHC_IRQSIGEN_CRMIEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10187 #define SDHC_IRQSIGEN_CRMIEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10188 #define SDHC_IRQSIGEN_CRMIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CRMIEN_SHIFT)) & SDHC_IRQSIGEN_CRMIEN_MASK)
<> 144:ef7eb2e8f9f7 10189 #define SDHC_IRQSIGEN_CINTIEN_MASK (0x100U)
<> 144:ef7eb2e8f9f7 10190 #define SDHC_IRQSIGEN_CINTIEN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10191 #define SDHC_IRQSIGEN_CINTIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CINTIEN_SHIFT)) & SDHC_IRQSIGEN_CINTIEN_MASK)
<> 144:ef7eb2e8f9f7 10192 #define SDHC_IRQSIGEN_CTOEIEN_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 10193 #define SDHC_IRQSIGEN_CTOEIEN_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10194 #define SDHC_IRQSIGEN_CTOEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CTOEIEN_SHIFT)) & SDHC_IRQSIGEN_CTOEIEN_MASK)
<> 144:ef7eb2e8f9f7 10195 #define SDHC_IRQSIGEN_CCEIEN_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 10196 #define SDHC_IRQSIGEN_CCEIEN_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10197 #define SDHC_IRQSIGEN_CCEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CCEIEN_SHIFT)) & SDHC_IRQSIGEN_CCEIEN_MASK)
<> 144:ef7eb2e8f9f7 10198 #define SDHC_IRQSIGEN_CEBEIEN_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10199 #define SDHC_IRQSIGEN_CEBEIEN_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10200 #define SDHC_IRQSIGEN_CEBEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CEBEIEN_SHIFT)) & SDHC_IRQSIGEN_CEBEIEN_MASK)
<> 144:ef7eb2e8f9f7 10201 #define SDHC_IRQSIGEN_CIEIEN_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10202 #define SDHC_IRQSIGEN_CIEIEN_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10203 #define SDHC_IRQSIGEN_CIEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_CIEIEN_SHIFT)) & SDHC_IRQSIGEN_CIEIEN_MASK)
<> 144:ef7eb2e8f9f7 10204 #define SDHC_IRQSIGEN_DTOEIEN_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10205 #define SDHC_IRQSIGEN_DTOEIEN_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10206 #define SDHC_IRQSIGEN_DTOEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_DTOEIEN_SHIFT)) & SDHC_IRQSIGEN_DTOEIEN_MASK)
<> 144:ef7eb2e8f9f7 10207 #define SDHC_IRQSIGEN_DCEIEN_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10208 #define SDHC_IRQSIGEN_DCEIEN_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10209 #define SDHC_IRQSIGEN_DCEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_DCEIEN_SHIFT)) & SDHC_IRQSIGEN_DCEIEN_MASK)
<> 144:ef7eb2e8f9f7 10210 #define SDHC_IRQSIGEN_DEBEIEN_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10211 #define SDHC_IRQSIGEN_DEBEIEN_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10212 #define SDHC_IRQSIGEN_DEBEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_DEBEIEN_SHIFT)) & SDHC_IRQSIGEN_DEBEIEN_MASK)
<> 144:ef7eb2e8f9f7 10213 #define SDHC_IRQSIGEN_AC12EIEN_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10214 #define SDHC_IRQSIGEN_AC12EIEN_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10215 #define SDHC_IRQSIGEN_AC12EIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_AC12EIEN_SHIFT)) & SDHC_IRQSIGEN_AC12EIEN_MASK)
<> 144:ef7eb2e8f9f7 10216 #define SDHC_IRQSIGEN_DMAEIEN_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 10217 #define SDHC_IRQSIGEN_DMAEIEN_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10218 #define SDHC_IRQSIGEN_DMAEIEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_IRQSIGEN_DMAEIEN_SHIFT)) & SDHC_IRQSIGEN_DMAEIEN_MASK)
<> 144:ef7eb2e8f9f7 10219
<> 144:ef7eb2e8f9f7 10220 /*! @name AC12ERR - Auto CMD12 Error Status Register */
<> 144:ef7eb2e8f9f7 10221 #define SDHC_AC12ERR_AC12NE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10222 #define SDHC_AC12ERR_AC12NE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10223 #define SDHC_AC12ERR_AC12NE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_AC12NE_SHIFT)) & SDHC_AC12ERR_AC12NE_MASK)
<> 144:ef7eb2e8f9f7 10224 #define SDHC_AC12ERR_AC12TOE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10225 #define SDHC_AC12ERR_AC12TOE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10226 #define SDHC_AC12ERR_AC12TOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_AC12TOE_SHIFT)) & SDHC_AC12ERR_AC12TOE_MASK)
<> 144:ef7eb2e8f9f7 10227 #define SDHC_AC12ERR_AC12EBE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10228 #define SDHC_AC12ERR_AC12EBE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10229 #define SDHC_AC12ERR_AC12EBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_AC12EBE_SHIFT)) & SDHC_AC12ERR_AC12EBE_MASK)
<> 144:ef7eb2e8f9f7 10230 #define SDHC_AC12ERR_AC12CE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10231 #define SDHC_AC12ERR_AC12CE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10232 #define SDHC_AC12ERR_AC12CE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_AC12CE_SHIFT)) & SDHC_AC12ERR_AC12CE_MASK)
<> 144:ef7eb2e8f9f7 10233 #define SDHC_AC12ERR_AC12IE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10234 #define SDHC_AC12ERR_AC12IE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10235 #define SDHC_AC12ERR_AC12IE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_AC12IE_SHIFT)) & SDHC_AC12ERR_AC12IE_MASK)
<> 144:ef7eb2e8f9f7 10236 #define SDHC_AC12ERR_CNIBAC12E_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10237 #define SDHC_AC12ERR_CNIBAC12E_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10238 #define SDHC_AC12ERR_CNIBAC12E(x) (((uint32_t)(((uint32_t)(x)) << SDHC_AC12ERR_CNIBAC12E_SHIFT)) & SDHC_AC12ERR_CNIBAC12E_MASK)
<> 144:ef7eb2e8f9f7 10239
<> 144:ef7eb2e8f9f7 10240 /*! @name HTCAPBLT - Host Controller Capabilities */
<> 144:ef7eb2e8f9f7 10241 #define SDHC_HTCAPBLT_MBL_MASK (0x70000U)
<> 144:ef7eb2e8f9f7 10242 #define SDHC_HTCAPBLT_MBL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10243 #define SDHC_HTCAPBLT_MBL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_MBL_SHIFT)) & SDHC_HTCAPBLT_MBL_MASK)
<> 144:ef7eb2e8f9f7 10244 #define SDHC_HTCAPBLT_ADMAS_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10245 #define SDHC_HTCAPBLT_ADMAS_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10246 #define SDHC_HTCAPBLT_ADMAS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_ADMAS_SHIFT)) & SDHC_HTCAPBLT_ADMAS_MASK)
<> 144:ef7eb2e8f9f7 10247 #define SDHC_HTCAPBLT_HSS_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10248 #define SDHC_HTCAPBLT_HSS_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10249 #define SDHC_HTCAPBLT_HSS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_HSS_SHIFT)) & SDHC_HTCAPBLT_HSS_MASK)
<> 144:ef7eb2e8f9f7 10250 #define SDHC_HTCAPBLT_DMAS_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10251 #define SDHC_HTCAPBLT_DMAS_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10252 #define SDHC_HTCAPBLT_DMAS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_DMAS_SHIFT)) & SDHC_HTCAPBLT_DMAS_MASK)
<> 144:ef7eb2e8f9f7 10253 #define SDHC_HTCAPBLT_SRS_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 10254 #define SDHC_HTCAPBLT_SRS_SHIFT (23U)
<> 144:ef7eb2e8f9f7 10255 #define SDHC_HTCAPBLT_SRS(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_SRS_SHIFT)) & SDHC_HTCAPBLT_SRS_MASK)
<> 144:ef7eb2e8f9f7 10256 #define SDHC_HTCAPBLT_VS33_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10257 #define SDHC_HTCAPBLT_VS33_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10258 #define SDHC_HTCAPBLT_VS33(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HTCAPBLT_VS33_SHIFT)) & SDHC_HTCAPBLT_VS33_MASK)
<> 144:ef7eb2e8f9f7 10259
<> 144:ef7eb2e8f9f7 10260 /*! @name WML - Watermark Level Register */
<> 144:ef7eb2e8f9f7 10261 #define SDHC_WML_RDWML_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 10262 #define SDHC_WML_RDWML_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10263 #define SDHC_WML_RDWML(x) (((uint32_t)(((uint32_t)(x)) << SDHC_WML_RDWML_SHIFT)) & SDHC_WML_RDWML_MASK)
<> 144:ef7eb2e8f9f7 10264 #define SDHC_WML_WRWML_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 10265 #define SDHC_WML_WRWML_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10266 #define SDHC_WML_WRWML(x) (((uint32_t)(((uint32_t)(x)) << SDHC_WML_WRWML_SHIFT)) & SDHC_WML_WRWML_MASK)
<> 144:ef7eb2e8f9f7 10267
<> 144:ef7eb2e8f9f7 10268 /*! @name FEVT - Force Event register */
<> 144:ef7eb2e8f9f7 10269 #define SDHC_FEVT_AC12NE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10270 #define SDHC_FEVT_AC12NE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10271 #define SDHC_FEVT_AC12NE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12NE_SHIFT)) & SDHC_FEVT_AC12NE_MASK)
<> 144:ef7eb2e8f9f7 10272 #define SDHC_FEVT_AC12TOE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10273 #define SDHC_FEVT_AC12TOE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10274 #define SDHC_FEVT_AC12TOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12TOE_SHIFT)) & SDHC_FEVT_AC12TOE_MASK)
<> 144:ef7eb2e8f9f7 10275 #define SDHC_FEVT_AC12CE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10276 #define SDHC_FEVT_AC12CE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10277 #define SDHC_FEVT_AC12CE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12CE_SHIFT)) & SDHC_FEVT_AC12CE_MASK)
<> 144:ef7eb2e8f9f7 10278 #define SDHC_FEVT_AC12EBE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10279 #define SDHC_FEVT_AC12EBE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10280 #define SDHC_FEVT_AC12EBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12EBE_SHIFT)) & SDHC_FEVT_AC12EBE_MASK)
<> 144:ef7eb2e8f9f7 10281 #define SDHC_FEVT_AC12IE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10282 #define SDHC_FEVT_AC12IE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10283 #define SDHC_FEVT_AC12IE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12IE_SHIFT)) & SDHC_FEVT_AC12IE_MASK)
<> 144:ef7eb2e8f9f7 10284 #define SDHC_FEVT_CNIBAC12E_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10285 #define SDHC_FEVT_CNIBAC12E_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10286 #define SDHC_FEVT_CNIBAC12E(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CNIBAC12E_SHIFT)) & SDHC_FEVT_CNIBAC12E_MASK)
<> 144:ef7eb2e8f9f7 10287 #define SDHC_FEVT_CTOE_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 10288 #define SDHC_FEVT_CTOE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10289 #define SDHC_FEVT_CTOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CTOE_SHIFT)) & SDHC_FEVT_CTOE_MASK)
<> 144:ef7eb2e8f9f7 10290 #define SDHC_FEVT_CCE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 10291 #define SDHC_FEVT_CCE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10292 #define SDHC_FEVT_CCE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CCE_SHIFT)) & SDHC_FEVT_CCE_MASK)
<> 144:ef7eb2e8f9f7 10293 #define SDHC_FEVT_CEBE_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10294 #define SDHC_FEVT_CEBE_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10295 #define SDHC_FEVT_CEBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CEBE_SHIFT)) & SDHC_FEVT_CEBE_MASK)
<> 144:ef7eb2e8f9f7 10296 #define SDHC_FEVT_CIE_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10297 #define SDHC_FEVT_CIE_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10298 #define SDHC_FEVT_CIE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CIE_SHIFT)) & SDHC_FEVT_CIE_MASK)
<> 144:ef7eb2e8f9f7 10299 #define SDHC_FEVT_DTOE_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10300 #define SDHC_FEVT_DTOE_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10301 #define SDHC_FEVT_DTOE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_DTOE_SHIFT)) & SDHC_FEVT_DTOE_MASK)
<> 144:ef7eb2e8f9f7 10302 #define SDHC_FEVT_DCE_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10303 #define SDHC_FEVT_DCE_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10304 #define SDHC_FEVT_DCE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_DCE_SHIFT)) & SDHC_FEVT_DCE_MASK)
<> 144:ef7eb2e8f9f7 10305 #define SDHC_FEVT_DEBE_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10306 #define SDHC_FEVT_DEBE_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10307 #define SDHC_FEVT_DEBE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_DEBE_SHIFT)) & SDHC_FEVT_DEBE_MASK)
<> 144:ef7eb2e8f9f7 10308 #define SDHC_FEVT_AC12E_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10309 #define SDHC_FEVT_AC12E_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10310 #define SDHC_FEVT_AC12E(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_AC12E_SHIFT)) & SDHC_FEVT_AC12E_MASK)
<> 144:ef7eb2e8f9f7 10311 #define SDHC_FEVT_DMAE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 10312 #define SDHC_FEVT_DMAE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10313 #define SDHC_FEVT_DMAE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_DMAE_SHIFT)) & SDHC_FEVT_DMAE_MASK)
<> 144:ef7eb2e8f9f7 10314 #define SDHC_FEVT_CINT_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 10315 #define SDHC_FEVT_CINT_SHIFT (31U)
<> 144:ef7eb2e8f9f7 10316 #define SDHC_FEVT_CINT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_FEVT_CINT_SHIFT)) & SDHC_FEVT_CINT_MASK)
<> 144:ef7eb2e8f9f7 10317
<> 144:ef7eb2e8f9f7 10318 /*! @name ADMAES - ADMA Error Status register */
<> 144:ef7eb2e8f9f7 10319 #define SDHC_ADMAES_ADMAES_MASK (0x3U)
<> 144:ef7eb2e8f9f7 10320 #define SDHC_ADMAES_ADMAES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10321 #define SDHC_ADMAES_ADMAES(x) (((uint32_t)(((uint32_t)(x)) << SDHC_ADMAES_ADMAES_SHIFT)) & SDHC_ADMAES_ADMAES_MASK)
<> 144:ef7eb2e8f9f7 10322 #define SDHC_ADMAES_ADMALME_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10323 #define SDHC_ADMAES_ADMALME_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10324 #define SDHC_ADMAES_ADMALME(x) (((uint32_t)(((uint32_t)(x)) << SDHC_ADMAES_ADMALME_SHIFT)) & SDHC_ADMAES_ADMALME_MASK)
<> 144:ef7eb2e8f9f7 10325 #define SDHC_ADMAES_ADMADCE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10326 #define SDHC_ADMAES_ADMADCE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10327 #define SDHC_ADMAES_ADMADCE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_ADMAES_ADMADCE_SHIFT)) & SDHC_ADMAES_ADMADCE_MASK)
<> 144:ef7eb2e8f9f7 10328
<> 144:ef7eb2e8f9f7 10329 /*! @name ADSADDR - ADMA System Addressregister */
<> 144:ef7eb2e8f9f7 10330 #define SDHC_ADSADDR_ADSADDR_MASK (0xFFFFFFFCU)
<> 144:ef7eb2e8f9f7 10331 #define SDHC_ADSADDR_ADSADDR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10332 #define SDHC_ADSADDR_ADSADDR(x) (((uint32_t)(((uint32_t)(x)) << SDHC_ADSADDR_ADSADDR_SHIFT)) & SDHC_ADSADDR_ADSADDR_MASK)
<> 144:ef7eb2e8f9f7 10333
<> 144:ef7eb2e8f9f7 10334 /*! @name VENDOR - Vendor Specific register */
<> 144:ef7eb2e8f9f7 10335 #define SDHC_VENDOR_EXTDMAEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10336 #define SDHC_VENDOR_EXTDMAEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10337 #define SDHC_VENDOR_EXTDMAEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_VENDOR_EXTDMAEN_SHIFT)) & SDHC_VENDOR_EXTDMAEN_MASK)
<> 144:ef7eb2e8f9f7 10338 #define SDHC_VENDOR_EXBLKNU_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10339 #define SDHC_VENDOR_EXBLKNU_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10340 #define SDHC_VENDOR_EXBLKNU(x) (((uint32_t)(((uint32_t)(x)) << SDHC_VENDOR_EXBLKNU_SHIFT)) & SDHC_VENDOR_EXBLKNU_MASK)
<> 144:ef7eb2e8f9f7 10341 #define SDHC_VENDOR_INTSTVAL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 10342 #define SDHC_VENDOR_INTSTVAL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10343 #define SDHC_VENDOR_INTSTVAL(x) (((uint32_t)(((uint32_t)(x)) << SDHC_VENDOR_INTSTVAL_SHIFT)) & SDHC_VENDOR_INTSTVAL_MASK)
<> 144:ef7eb2e8f9f7 10344
<> 144:ef7eb2e8f9f7 10345 /*! @name MMCBOOT - MMC Boot register */
<> 144:ef7eb2e8f9f7 10346 #define SDHC_MMCBOOT_DTOCVACK_MASK (0xFU)
<> 144:ef7eb2e8f9f7 10347 #define SDHC_MMCBOOT_DTOCVACK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10348 #define SDHC_MMCBOOT_DTOCVACK(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_DTOCVACK_SHIFT)) & SDHC_MMCBOOT_DTOCVACK_MASK)
<> 144:ef7eb2e8f9f7 10349 #define SDHC_MMCBOOT_BOOTACK_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10350 #define SDHC_MMCBOOT_BOOTACK_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10351 #define SDHC_MMCBOOT_BOOTACK(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_BOOTACK_SHIFT)) & SDHC_MMCBOOT_BOOTACK_MASK)
<> 144:ef7eb2e8f9f7 10352 #define SDHC_MMCBOOT_BOOTMODE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10353 #define SDHC_MMCBOOT_BOOTMODE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10354 #define SDHC_MMCBOOT_BOOTMODE(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_BOOTMODE_SHIFT)) & SDHC_MMCBOOT_BOOTMODE_MASK)
<> 144:ef7eb2e8f9f7 10355 #define SDHC_MMCBOOT_BOOTEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10356 #define SDHC_MMCBOOT_BOOTEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10357 #define SDHC_MMCBOOT_BOOTEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_BOOTEN_SHIFT)) & SDHC_MMCBOOT_BOOTEN_MASK)
<> 144:ef7eb2e8f9f7 10358 #define SDHC_MMCBOOT_AUTOSABGEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10359 #define SDHC_MMCBOOT_AUTOSABGEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10360 #define SDHC_MMCBOOT_AUTOSABGEN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_AUTOSABGEN_SHIFT)) & SDHC_MMCBOOT_AUTOSABGEN_MASK)
<> 144:ef7eb2e8f9f7 10361 #define SDHC_MMCBOOT_BOOTBLKCNT_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 10362 #define SDHC_MMCBOOT_BOOTBLKCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10363 #define SDHC_MMCBOOT_BOOTBLKCNT(x) (((uint32_t)(((uint32_t)(x)) << SDHC_MMCBOOT_BOOTBLKCNT_SHIFT)) & SDHC_MMCBOOT_BOOTBLKCNT_MASK)
<> 144:ef7eb2e8f9f7 10364
<> 144:ef7eb2e8f9f7 10365 /*! @name HOSTVER - Host Controller Version */
<> 144:ef7eb2e8f9f7 10366 #define SDHC_HOSTVER_SVN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 10367 #define SDHC_HOSTVER_SVN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10368 #define SDHC_HOSTVER_SVN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HOSTVER_SVN_SHIFT)) & SDHC_HOSTVER_SVN_MASK)
<> 144:ef7eb2e8f9f7 10369 #define SDHC_HOSTVER_VVN_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 10370 #define SDHC_HOSTVER_VVN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10371 #define SDHC_HOSTVER_VVN(x) (((uint32_t)(((uint32_t)(x)) << SDHC_HOSTVER_VVN_SHIFT)) & SDHC_HOSTVER_VVN_MASK)
<> 144:ef7eb2e8f9f7 10372
<> 144:ef7eb2e8f9f7 10373
<> 144:ef7eb2e8f9f7 10374 /*!
<> 144:ef7eb2e8f9f7 10375 * @}
<> 144:ef7eb2e8f9f7 10376 */ /* end of group SDHC_Register_Masks */
<> 144:ef7eb2e8f9f7 10377
<> 144:ef7eb2e8f9f7 10378
<> 144:ef7eb2e8f9f7 10379 /* SDHC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 10380 /** Peripheral SDHC base address */
<> 144:ef7eb2e8f9f7 10381 #define SDHC_BASE (0x400B1000u)
<> 144:ef7eb2e8f9f7 10382 /** Peripheral SDHC base pointer */
<> 144:ef7eb2e8f9f7 10383 #define SDHC ((SDHC_Type *)SDHC_BASE)
<> 144:ef7eb2e8f9f7 10384 /** Array initializer of SDHC peripheral base addresses */
<> 144:ef7eb2e8f9f7 10385 #define SDHC_BASE_ADDRS { SDHC_BASE }
<> 144:ef7eb2e8f9f7 10386 /** Array initializer of SDHC peripheral base pointers */
<> 144:ef7eb2e8f9f7 10387 #define SDHC_BASE_PTRS { SDHC }
<> 144:ef7eb2e8f9f7 10388 /** Interrupt vectors for the SDHC peripheral type */
<> 144:ef7eb2e8f9f7 10389 #define SDHC_IRQS { SDHC_IRQn }
<> 144:ef7eb2e8f9f7 10390
<> 144:ef7eb2e8f9f7 10391 /*!
<> 144:ef7eb2e8f9f7 10392 * @}
<> 144:ef7eb2e8f9f7 10393 */ /* end of group SDHC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 10394
<> 144:ef7eb2e8f9f7 10395
<> 144:ef7eb2e8f9f7 10396 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10397 -- SIM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10398 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10399
<> 144:ef7eb2e8f9f7 10400 /*!
<> 144:ef7eb2e8f9f7 10401 * @addtogroup SIM_Peripheral_Access_Layer SIM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10402 * @{
<> 144:ef7eb2e8f9f7 10403 */
<> 144:ef7eb2e8f9f7 10404
<> 144:ef7eb2e8f9f7 10405 /** SIM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 10406 typedef struct {
<> 144:ef7eb2e8f9f7 10407 __IO uint32_t SOPT1; /**< System Options Register 1, offset: 0x0 */
<> 144:ef7eb2e8f9f7 10408 __IO uint32_t SOPT1CFG; /**< SOPT1 Configuration Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 10409 uint8_t RESERVED_0[4092];
<> 144:ef7eb2e8f9f7 10410 __IO uint32_t SOPT2; /**< System Options Register 2, offset: 0x1004 */
<> 144:ef7eb2e8f9f7 10411 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 10412 __IO uint32_t SOPT4; /**< System Options Register 4, offset: 0x100C */
<> 144:ef7eb2e8f9f7 10413 __IO uint32_t SOPT5; /**< System Options Register 5, offset: 0x1010 */
<> 144:ef7eb2e8f9f7 10414 uint8_t RESERVED_2[4];
<> 144:ef7eb2e8f9f7 10415 __IO uint32_t SOPT7; /**< System Options Register 7, offset: 0x1018 */
<> 144:ef7eb2e8f9f7 10416 uint8_t RESERVED_3[8];
<> 144:ef7eb2e8f9f7 10417 __I uint32_t SDID; /**< System Device Identification Register, offset: 0x1024 */
<> 144:ef7eb2e8f9f7 10418 __IO uint32_t SCGC1; /**< System Clock Gating Control Register 1, offset: 0x1028 */
<> 144:ef7eb2e8f9f7 10419 __IO uint32_t SCGC2; /**< System Clock Gating Control Register 2, offset: 0x102C */
<> 144:ef7eb2e8f9f7 10420 __IO uint32_t SCGC3; /**< System Clock Gating Control Register 3, offset: 0x1030 */
<> 144:ef7eb2e8f9f7 10421 __IO uint32_t SCGC4; /**< System Clock Gating Control Register 4, offset: 0x1034 */
<> 144:ef7eb2e8f9f7 10422 __IO uint32_t SCGC5; /**< System Clock Gating Control Register 5, offset: 0x1038 */
<> 144:ef7eb2e8f9f7 10423 __IO uint32_t SCGC6; /**< System Clock Gating Control Register 6, offset: 0x103C */
<> 144:ef7eb2e8f9f7 10424 __IO uint32_t SCGC7; /**< System Clock Gating Control Register 7, offset: 0x1040 */
<> 144:ef7eb2e8f9f7 10425 __IO uint32_t CLKDIV1; /**< System Clock Divider Register 1, offset: 0x1044 */
<> 144:ef7eb2e8f9f7 10426 __IO uint32_t CLKDIV2; /**< System Clock Divider Register 2, offset: 0x1048 */
<> 144:ef7eb2e8f9f7 10427 __IO uint32_t FCFG1; /**< Flash Configuration Register 1, offset: 0x104C */
<> 144:ef7eb2e8f9f7 10428 __I uint32_t FCFG2; /**< Flash Configuration Register 2, offset: 0x1050 */
<> 144:ef7eb2e8f9f7 10429 __I uint32_t UIDH; /**< Unique Identification Register High, offset: 0x1054 */
<> 144:ef7eb2e8f9f7 10430 __I uint32_t UIDMH; /**< Unique Identification Register Mid-High, offset: 0x1058 */
<> 144:ef7eb2e8f9f7 10431 __I uint32_t UIDML; /**< Unique Identification Register Mid Low, offset: 0x105C */
<> 144:ef7eb2e8f9f7 10432 __I uint32_t UIDL; /**< Unique Identification Register Low, offset: 0x1060 */
<> 144:ef7eb2e8f9f7 10433 } SIM_Type;
<> 144:ef7eb2e8f9f7 10434
<> 144:ef7eb2e8f9f7 10435 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10436 -- SIM Register Masks
<> 144:ef7eb2e8f9f7 10437 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10438
<> 144:ef7eb2e8f9f7 10439 /*!
<> 144:ef7eb2e8f9f7 10440 * @addtogroup SIM_Register_Masks SIM Register Masks
<> 144:ef7eb2e8f9f7 10441 * @{
<> 144:ef7eb2e8f9f7 10442 */
<> 144:ef7eb2e8f9f7 10443
<> 144:ef7eb2e8f9f7 10444 /*! @name SOPT1 - System Options Register 1 */
<> 144:ef7eb2e8f9f7 10445 #define SIM_SOPT1_RAMSIZE_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 10446 #define SIM_SOPT1_RAMSIZE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10447 #define SIM_SOPT1_RAMSIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_RAMSIZE_SHIFT)) & SIM_SOPT1_RAMSIZE_MASK)
<> 144:ef7eb2e8f9f7 10448 #define SIM_SOPT1_OSC32KSEL_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 10449 #define SIM_SOPT1_OSC32KSEL_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10450 #define SIM_SOPT1_OSC32KSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_OSC32KSEL_SHIFT)) & SIM_SOPT1_OSC32KSEL_MASK)
<> 144:ef7eb2e8f9f7 10451 #define SIM_SOPT1_USBVSTBY_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 10452 #define SIM_SOPT1_USBVSTBY_SHIFT (29U)
<> 144:ef7eb2e8f9f7 10453 #define SIM_SOPT1_USBVSTBY(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBVSTBY_SHIFT)) & SIM_SOPT1_USBVSTBY_MASK)
<> 144:ef7eb2e8f9f7 10454 #define SIM_SOPT1_USBSSTBY_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 10455 #define SIM_SOPT1_USBSSTBY_SHIFT (30U)
<> 144:ef7eb2e8f9f7 10456 #define SIM_SOPT1_USBSSTBY(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBSSTBY_SHIFT)) & SIM_SOPT1_USBSSTBY_MASK)
<> 144:ef7eb2e8f9f7 10457 #define SIM_SOPT1_USBREGEN_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 10458 #define SIM_SOPT1_USBREGEN_SHIFT (31U)
<> 144:ef7eb2e8f9f7 10459 #define SIM_SOPT1_USBREGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBREGEN_SHIFT)) & SIM_SOPT1_USBREGEN_MASK)
<> 144:ef7eb2e8f9f7 10460
<> 144:ef7eb2e8f9f7 10461 /*! @name SOPT1CFG - SOPT1 Configuration Register */
<> 144:ef7eb2e8f9f7 10462 #define SIM_SOPT1CFG_URWE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10463 #define SIM_SOPT1CFG_URWE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10464 #define SIM_SOPT1CFG_URWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_URWE_SHIFT)) & SIM_SOPT1CFG_URWE_MASK)
<> 144:ef7eb2e8f9f7 10465 #define SIM_SOPT1CFG_UVSWE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10466 #define SIM_SOPT1CFG_UVSWE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10467 #define SIM_SOPT1CFG_UVSWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_UVSWE_SHIFT)) & SIM_SOPT1CFG_UVSWE_MASK)
<> 144:ef7eb2e8f9f7 10468 #define SIM_SOPT1CFG_USSWE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 10469 #define SIM_SOPT1CFG_USSWE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 10470 #define SIM_SOPT1CFG_USSWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_USSWE_SHIFT)) & SIM_SOPT1CFG_USSWE_MASK)
<> 144:ef7eb2e8f9f7 10471
<> 144:ef7eb2e8f9f7 10472 /*! @name SOPT2 - System Options Register 2 */
<> 144:ef7eb2e8f9f7 10473 #define SIM_SOPT2_RTCCLKOUTSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10474 #define SIM_SOPT2_RTCCLKOUTSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10475 #define SIM_SOPT2_RTCCLKOUTSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_RTCCLKOUTSEL_SHIFT)) & SIM_SOPT2_RTCCLKOUTSEL_MASK)
<> 144:ef7eb2e8f9f7 10476 #define SIM_SOPT2_CLKOUTSEL_MASK (0xE0U)
<> 144:ef7eb2e8f9f7 10477 #define SIM_SOPT2_CLKOUTSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10478 #define SIM_SOPT2_CLKOUTSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_CLKOUTSEL_SHIFT)) & SIM_SOPT2_CLKOUTSEL_MASK)
<> 144:ef7eb2e8f9f7 10479 #define SIM_SOPT2_FBSL_MASK (0x300U)
<> 144:ef7eb2e8f9f7 10480 #define SIM_SOPT2_FBSL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10481 #define SIM_SOPT2_FBSL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_FBSL_SHIFT)) & SIM_SOPT2_FBSL_MASK)
<> 144:ef7eb2e8f9f7 10482 #define SIM_SOPT2_PTD7PAD_MASK (0x800U)
<> 144:ef7eb2e8f9f7 10483 #define SIM_SOPT2_PTD7PAD_SHIFT (11U)
<> 144:ef7eb2e8f9f7 10484 #define SIM_SOPT2_PTD7PAD(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_PTD7PAD_SHIFT)) & SIM_SOPT2_PTD7PAD_MASK)
<> 144:ef7eb2e8f9f7 10485 #define SIM_SOPT2_TRACECLKSEL_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10486 #define SIM_SOPT2_TRACECLKSEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10487 #define SIM_SOPT2_TRACECLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_TRACECLKSEL_SHIFT)) & SIM_SOPT2_TRACECLKSEL_MASK)
<> 144:ef7eb2e8f9f7 10488 #define SIM_SOPT2_PLLFLLSEL_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 10489 #define SIM_SOPT2_PLLFLLSEL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10490 #define SIM_SOPT2_PLLFLLSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_PLLFLLSEL_SHIFT)) & SIM_SOPT2_PLLFLLSEL_MASK)
<> 144:ef7eb2e8f9f7 10491 #define SIM_SOPT2_USBSRC_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10492 #define SIM_SOPT2_USBSRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10493 #define SIM_SOPT2_USBSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_USBSRC_SHIFT)) & SIM_SOPT2_USBSRC_MASK)
<> 144:ef7eb2e8f9f7 10494 #define SIM_SOPT2_RMIISRC_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10495 #define SIM_SOPT2_RMIISRC_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10496 #define SIM_SOPT2_RMIISRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_RMIISRC_SHIFT)) & SIM_SOPT2_RMIISRC_MASK)
<> 144:ef7eb2e8f9f7 10497 #define SIM_SOPT2_TIMESRC_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 10498 #define SIM_SOPT2_TIMESRC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10499 #define SIM_SOPT2_TIMESRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_TIMESRC_SHIFT)) & SIM_SOPT2_TIMESRC_MASK)
<> 144:ef7eb2e8f9f7 10500 #define SIM_SOPT2_SDHCSRC_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 10501 #define SIM_SOPT2_SDHCSRC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10502 #define SIM_SOPT2_SDHCSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_SDHCSRC_SHIFT)) & SIM_SOPT2_SDHCSRC_MASK)
<> 144:ef7eb2e8f9f7 10503
<> 144:ef7eb2e8f9f7 10504 /*! @name SOPT4 - System Options Register 4 */
<> 144:ef7eb2e8f9f7 10505 #define SIM_SOPT4_FTM0FLT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10506 #define SIM_SOPT4_FTM0FLT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10507 #define SIM_SOPT4_FTM0FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0FLT0_SHIFT)) & SIM_SOPT4_FTM0FLT0_MASK)
<> 144:ef7eb2e8f9f7 10508 #define SIM_SOPT4_FTM0FLT1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10509 #define SIM_SOPT4_FTM0FLT1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10510 #define SIM_SOPT4_FTM0FLT1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0FLT1_SHIFT)) & SIM_SOPT4_FTM0FLT1_MASK)
<> 144:ef7eb2e8f9f7 10511 #define SIM_SOPT4_FTM0FLT2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10512 #define SIM_SOPT4_FTM0FLT2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10513 #define SIM_SOPT4_FTM0FLT2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0FLT2_SHIFT)) & SIM_SOPT4_FTM0FLT2_MASK)
<> 144:ef7eb2e8f9f7 10514 #define SIM_SOPT4_FTM1FLT0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10515 #define SIM_SOPT4_FTM1FLT0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10516 #define SIM_SOPT4_FTM1FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1FLT0_SHIFT)) & SIM_SOPT4_FTM1FLT0_MASK)
<> 144:ef7eb2e8f9f7 10517 #define SIM_SOPT4_FTM2FLT0_MASK (0x100U)
<> 144:ef7eb2e8f9f7 10518 #define SIM_SOPT4_FTM2FLT0_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10519 #define SIM_SOPT4_FTM2FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2FLT0_SHIFT)) & SIM_SOPT4_FTM2FLT0_MASK)
<> 144:ef7eb2e8f9f7 10520 #define SIM_SOPT4_FTM3FLT0_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10521 #define SIM_SOPT4_FTM3FLT0_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10522 #define SIM_SOPT4_FTM3FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3FLT0_SHIFT)) & SIM_SOPT4_FTM3FLT0_MASK)
<> 144:ef7eb2e8f9f7 10523 #define SIM_SOPT4_FTM1CH0SRC_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 10524 #define SIM_SOPT4_FTM1CH0SRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10525 #define SIM_SOPT4_FTM1CH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1CH0SRC_SHIFT)) & SIM_SOPT4_FTM1CH0SRC_MASK)
<> 144:ef7eb2e8f9f7 10526 #define SIM_SOPT4_FTM2CH0SRC_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 10527 #define SIM_SOPT4_FTM2CH0SRC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10528 #define SIM_SOPT4_FTM2CH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2CH0SRC_SHIFT)) & SIM_SOPT4_FTM2CH0SRC_MASK)
<> 144:ef7eb2e8f9f7 10529 #define SIM_SOPT4_FTM0CLKSEL_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10530 #define SIM_SOPT4_FTM0CLKSEL_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10531 #define SIM_SOPT4_FTM0CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0CLKSEL_SHIFT)) & SIM_SOPT4_FTM0CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 10532 #define SIM_SOPT4_FTM1CLKSEL_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10533 #define SIM_SOPT4_FTM1CLKSEL_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10534 #define SIM_SOPT4_FTM1CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1CLKSEL_SHIFT)) & SIM_SOPT4_FTM1CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 10535 #define SIM_SOPT4_FTM2CLKSEL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 10536 #define SIM_SOPT4_FTM2CLKSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 10537 #define SIM_SOPT4_FTM2CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2CLKSEL_SHIFT)) & SIM_SOPT4_FTM2CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 10538 #define SIM_SOPT4_FTM3CLKSEL_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 10539 #define SIM_SOPT4_FTM3CLKSEL_SHIFT (27U)
<> 144:ef7eb2e8f9f7 10540 #define SIM_SOPT4_FTM3CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3CLKSEL_SHIFT)) & SIM_SOPT4_FTM3CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 10541 #define SIM_SOPT4_FTM0TRG0SRC_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 10542 #define SIM_SOPT4_FTM0TRG0SRC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10543 #define SIM_SOPT4_FTM0TRG0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0TRG0SRC_SHIFT)) & SIM_SOPT4_FTM0TRG0SRC_MASK)
<> 144:ef7eb2e8f9f7 10544 #define SIM_SOPT4_FTM0TRG1SRC_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 10545 #define SIM_SOPT4_FTM0TRG1SRC_SHIFT (29U)
<> 144:ef7eb2e8f9f7 10546 #define SIM_SOPT4_FTM0TRG1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0TRG1SRC_SHIFT)) & SIM_SOPT4_FTM0TRG1SRC_MASK)
<> 144:ef7eb2e8f9f7 10547 #define SIM_SOPT4_FTM3TRG0SRC_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 10548 #define SIM_SOPT4_FTM3TRG0SRC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 10549 #define SIM_SOPT4_FTM3TRG0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3TRG0SRC_SHIFT)) & SIM_SOPT4_FTM3TRG0SRC_MASK)
<> 144:ef7eb2e8f9f7 10550 #define SIM_SOPT4_FTM3TRG1SRC_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 10551 #define SIM_SOPT4_FTM3TRG1SRC_SHIFT (31U)
<> 144:ef7eb2e8f9f7 10552 #define SIM_SOPT4_FTM3TRG1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3TRG1SRC_SHIFT)) & SIM_SOPT4_FTM3TRG1SRC_MASK)
<> 144:ef7eb2e8f9f7 10553
<> 144:ef7eb2e8f9f7 10554 /*! @name SOPT5 - System Options Register 5 */
<> 144:ef7eb2e8f9f7 10555 #define SIM_SOPT5_UART0TXSRC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 10556 #define SIM_SOPT5_UART0TXSRC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10557 #define SIM_SOPT5_UART0TXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART0TXSRC_SHIFT)) & SIM_SOPT5_UART0TXSRC_MASK)
<> 144:ef7eb2e8f9f7 10558 #define SIM_SOPT5_UART0RXSRC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 10559 #define SIM_SOPT5_UART0RXSRC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10560 #define SIM_SOPT5_UART0RXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART0RXSRC_SHIFT)) & SIM_SOPT5_UART0RXSRC_MASK)
<> 144:ef7eb2e8f9f7 10561 #define SIM_SOPT5_UART1TXSRC_MASK (0x30U)
<> 144:ef7eb2e8f9f7 10562 #define SIM_SOPT5_UART1TXSRC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10563 #define SIM_SOPT5_UART1TXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART1TXSRC_SHIFT)) & SIM_SOPT5_UART1TXSRC_MASK)
<> 144:ef7eb2e8f9f7 10564 #define SIM_SOPT5_UART1RXSRC_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 10565 #define SIM_SOPT5_UART1RXSRC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10566 #define SIM_SOPT5_UART1RXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART1RXSRC_SHIFT)) & SIM_SOPT5_UART1RXSRC_MASK)
<> 144:ef7eb2e8f9f7 10567
<> 144:ef7eb2e8f9f7 10568 /*! @name SOPT7 - System Options Register 7 */
<> 144:ef7eb2e8f9f7 10569 #define SIM_SOPT7_ADC0TRGSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 10570 #define SIM_SOPT7_ADC0TRGSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10571 #define SIM_SOPT7_ADC0TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0TRGSEL_SHIFT)) & SIM_SOPT7_ADC0TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 10572 #define SIM_SOPT7_ADC0PRETRGSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10573 #define SIM_SOPT7_ADC0PRETRGSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10574 #define SIM_SOPT7_ADC0PRETRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0PRETRGSEL_SHIFT)) & SIM_SOPT7_ADC0PRETRGSEL_MASK)
<> 144:ef7eb2e8f9f7 10575 #define SIM_SOPT7_ADC0ALTTRGEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10576 #define SIM_SOPT7_ADC0ALTTRGEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10577 #define SIM_SOPT7_ADC0ALTTRGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0ALTTRGEN_SHIFT)) & SIM_SOPT7_ADC0ALTTRGEN_MASK)
<> 144:ef7eb2e8f9f7 10578 #define SIM_SOPT7_ADC1TRGSEL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 10579 #define SIM_SOPT7_ADC1TRGSEL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10580 #define SIM_SOPT7_ADC1TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1TRGSEL_SHIFT)) & SIM_SOPT7_ADC1TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 10581 #define SIM_SOPT7_ADC1PRETRGSEL_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10582 #define SIM_SOPT7_ADC1PRETRGSEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10583 #define SIM_SOPT7_ADC1PRETRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1PRETRGSEL_SHIFT)) & SIM_SOPT7_ADC1PRETRGSEL_MASK)
<> 144:ef7eb2e8f9f7 10584 #define SIM_SOPT7_ADC1ALTTRGEN_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 10585 #define SIM_SOPT7_ADC1ALTTRGEN_SHIFT (15U)
<> 144:ef7eb2e8f9f7 10586 #define SIM_SOPT7_ADC1ALTTRGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1ALTTRGEN_SHIFT)) & SIM_SOPT7_ADC1ALTTRGEN_MASK)
<> 144:ef7eb2e8f9f7 10587
<> 144:ef7eb2e8f9f7 10588 /*! @name SDID - System Device Identification Register */
<> 144:ef7eb2e8f9f7 10589 #define SIM_SDID_PINID_MASK (0xFU)
<> 144:ef7eb2e8f9f7 10590 #define SIM_SDID_PINID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10591 #define SIM_SDID_PINID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_PINID_SHIFT)) & SIM_SDID_PINID_MASK)
<> 144:ef7eb2e8f9f7 10592 #define SIM_SDID_FAMID_MASK (0x70U)
<> 144:ef7eb2e8f9f7 10593 #define SIM_SDID_FAMID_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10594 #define SIM_SDID_FAMID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_FAMID_SHIFT)) & SIM_SDID_FAMID_MASK)
<> 144:ef7eb2e8f9f7 10595 #define SIM_SDID_DIEID_MASK (0xF80U)
<> 144:ef7eb2e8f9f7 10596 #define SIM_SDID_DIEID_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10597 #define SIM_SDID_DIEID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_DIEID_SHIFT)) & SIM_SDID_DIEID_MASK)
<> 144:ef7eb2e8f9f7 10598 #define SIM_SDID_REVID_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 10599 #define SIM_SDID_REVID_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10600 #define SIM_SDID_REVID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_REVID_SHIFT)) & SIM_SDID_REVID_MASK)
<> 144:ef7eb2e8f9f7 10601 #define SIM_SDID_SERIESID_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 10602 #define SIM_SDID_SERIESID_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10603 #define SIM_SDID_SERIESID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_SERIESID_SHIFT)) & SIM_SDID_SERIESID_MASK)
<> 144:ef7eb2e8f9f7 10604 #define SIM_SDID_SUBFAMID_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 10605 #define SIM_SDID_SUBFAMID_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10606 #define SIM_SDID_SUBFAMID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_SUBFAMID_SHIFT)) & SIM_SDID_SUBFAMID_MASK)
<> 144:ef7eb2e8f9f7 10607 #define SIM_SDID_FAMILYID_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 10608 #define SIM_SDID_FAMILYID_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10609 #define SIM_SDID_FAMILYID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_FAMILYID_SHIFT)) & SIM_SDID_FAMILYID_MASK)
<> 144:ef7eb2e8f9f7 10610
<> 144:ef7eb2e8f9f7 10611 /*! @name SCGC1 - System Clock Gating Control Register 1 */
<> 144:ef7eb2e8f9f7 10612 #define SIM_SCGC1_I2C2_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10613 #define SIM_SCGC1_I2C2_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10614 #define SIM_SCGC1_I2C2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC1_I2C2_SHIFT)) & SIM_SCGC1_I2C2_MASK)
<> 144:ef7eb2e8f9f7 10615 #define SIM_SCGC1_UART4_MASK (0x400U)
<> 144:ef7eb2e8f9f7 10616 #define SIM_SCGC1_UART4_SHIFT (10U)
<> 144:ef7eb2e8f9f7 10617 #define SIM_SCGC1_UART4(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC1_UART4_SHIFT)) & SIM_SCGC1_UART4_MASK)
<> 144:ef7eb2e8f9f7 10618 #define SIM_SCGC1_UART5_MASK (0x800U)
<> 144:ef7eb2e8f9f7 10619 #define SIM_SCGC1_UART5_SHIFT (11U)
<> 144:ef7eb2e8f9f7 10620 #define SIM_SCGC1_UART5(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC1_UART5_SHIFT)) & SIM_SCGC1_UART5_MASK)
<> 144:ef7eb2e8f9f7 10621
<> 144:ef7eb2e8f9f7 10622 /*! @name SCGC2 - System Clock Gating Control Register 2 */
<> 144:ef7eb2e8f9f7 10623 #define SIM_SCGC2_ENET_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10624 #define SIM_SCGC2_ENET_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10625 #define SIM_SCGC2_ENET(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC2_ENET_SHIFT)) & SIM_SCGC2_ENET_MASK)
<> 144:ef7eb2e8f9f7 10626 #define SIM_SCGC2_DAC0_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10627 #define SIM_SCGC2_DAC0_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10628 #define SIM_SCGC2_DAC0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC2_DAC0_SHIFT)) & SIM_SCGC2_DAC0_MASK)
<> 144:ef7eb2e8f9f7 10629 #define SIM_SCGC2_DAC1_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 10630 #define SIM_SCGC2_DAC1_SHIFT (13U)
<> 144:ef7eb2e8f9f7 10631 #define SIM_SCGC2_DAC1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC2_DAC1_SHIFT)) & SIM_SCGC2_DAC1_MASK)
<> 144:ef7eb2e8f9f7 10632
<> 144:ef7eb2e8f9f7 10633 /*! @name SCGC3 - System Clock Gating Control Register 3 */
<> 144:ef7eb2e8f9f7 10634 #define SIM_SCGC3_RNGA_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10635 #define SIM_SCGC3_RNGA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10636 #define SIM_SCGC3_RNGA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_RNGA_SHIFT)) & SIM_SCGC3_RNGA_MASK)
<> 144:ef7eb2e8f9f7 10637 #define SIM_SCGC3_SPI2_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10638 #define SIM_SCGC3_SPI2_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10639 #define SIM_SCGC3_SPI2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_SPI2_SHIFT)) & SIM_SCGC3_SPI2_MASK)
<> 144:ef7eb2e8f9f7 10640 #define SIM_SCGC3_SDHC_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 10641 #define SIM_SCGC3_SDHC_SHIFT (17U)
<> 144:ef7eb2e8f9f7 10642 #define SIM_SCGC3_SDHC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_SDHC_SHIFT)) & SIM_SCGC3_SDHC_MASK)
<> 144:ef7eb2e8f9f7 10643 #define SIM_SCGC3_FTM2_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10644 #define SIM_SCGC3_FTM2_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10645 #define SIM_SCGC3_FTM2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_FTM2_SHIFT)) & SIM_SCGC3_FTM2_MASK)
<> 144:ef7eb2e8f9f7 10646 #define SIM_SCGC3_FTM3_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10647 #define SIM_SCGC3_FTM3_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10648 #define SIM_SCGC3_FTM3(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_FTM3_SHIFT)) & SIM_SCGC3_FTM3_MASK)
<> 144:ef7eb2e8f9f7 10649 #define SIM_SCGC3_ADC1_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 10650 #define SIM_SCGC3_ADC1_SHIFT (27U)
<> 144:ef7eb2e8f9f7 10651 #define SIM_SCGC3_ADC1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC3_ADC1_SHIFT)) & SIM_SCGC3_ADC1_MASK)
<> 144:ef7eb2e8f9f7 10652
<> 144:ef7eb2e8f9f7 10653 /*! @name SCGC4 - System Clock Gating Control Register 4 */
<> 144:ef7eb2e8f9f7 10654 #define SIM_SCGC4_EWM_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10655 #define SIM_SCGC4_EWM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10656 #define SIM_SCGC4_EWM(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_EWM_SHIFT)) & SIM_SCGC4_EWM_MASK)
<> 144:ef7eb2e8f9f7 10657 #define SIM_SCGC4_CMT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10658 #define SIM_SCGC4_CMT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10659 #define SIM_SCGC4_CMT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_CMT_SHIFT)) & SIM_SCGC4_CMT_MASK)
<> 144:ef7eb2e8f9f7 10660 #define SIM_SCGC4_I2C0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 10661 #define SIM_SCGC4_I2C0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 10662 #define SIM_SCGC4_I2C0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_I2C0_SHIFT)) & SIM_SCGC4_I2C0_MASK)
<> 144:ef7eb2e8f9f7 10663 #define SIM_SCGC4_I2C1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10664 #define SIM_SCGC4_I2C1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10665 #define SIM_SCGC4_I2C1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_I2C1_SHIFT)) & SIM_SCGC4_I2C1_MASK)
<> 144:ef7eb2e8f9f7 10666 #define SIM_SCGC4_UART0_MASK (0x400U)
<> 144:ef7eb2e8f9f7 10667 #define SIM_SCGC4_UART0_SHIFT (10U)
<> 144:ef7eb2e8f9f7 10668 #define SIM_SCGC4_UART0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART0_SHIFT)) & SIM_SCGC4_UART0_MASK)
<> 144:ef7eb2e8f9f7 10669 #define SIM_SCGC4_UART1_MASK (0x800U)
<> 144:ef7eb2e8f9f7 10670 #define SIM_SCGC4_UART1_SHIFT (11U)
<> 144:ef7eb2e8f9f7 10671 #define SIM_SCGC4_UART1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART1_SHIFT)) & SIM_SCGC4_UART1_MASK)
<> 144:ef7eb2e8f9f7 10672 #define SIM_SCGC4_UART2_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10673 #define SIM_SCGC4_UART2_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10674 #define SIM_SCGC4_UART2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART2_SHIFT)) & SIM_SCGC4_UART2_MASK)
<> 144:ef7eb2e8f9f7 10675 #define SIM_SCGC4_UART3_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 10676 #define SIM_SCGC4_UART3_SHIFT (13U)
<> 144:ef7eb2e8f9f7 10677 #define SIM_SCGC4_UART3(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART3_SHIFT)) & SIM_SCGC4_UART3_MASK)
<> 144:ef7eb2e8f9f7 10678 #define SIM_SCGC4_USBOTG_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10679 #define SIM_SCGC4_USBOTG_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10680 #define SIM_SCGC4_USBOTG(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_USBOTG_SHIFT)) & SIM_SCGC4_USBOTG_MASK)
<> 144:ef7eb2e8f9f7 10681 #define SIM_SCGC4_CMP_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 10682 #define SIM_SCGC4_CMP_SHIFT (19U)
<> 144:ef7eb2e8f9f7 10683 #define SIM_SCGC4_CMP(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_CMP_SHIFT)) & SIM_SCGC4_CMP_MASK)
<> 144:ef7eb2e8f9f7 10684 #define SIM_SCGC4_VREF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 10685 #define SIM_SCGC4_VREF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10686 #define SIM_SCGC4_VREF(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_VREF_SHIFT)) & SIM_SCGC4_VREF_MASK)
<> 144:ef7eb2e8f9f7 10687
<> 144:ef7eb2e8f9f7 10688 /*! @name SCGC5 - System Clock Gating Control Register 5 */
<> 144:ef7eb2e8f9f7 10689 #define SIM_SCGC5_LPTMR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10690 #define SIM_SCGC5_LPTMR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10691 #define SIM_SCGC5_LPTMR(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_LPTMR_SHIFT)) & SIM_SCGC5_LPTMR_MASK)
<> 144:ef7eb2e8f9f7 10692 #define SIM_SCGC5_PORTA_MASK (0x200U)
<> 144:ef7eb2e8f9f7 10693 #define SIM_SCGC5_PORTA_SHIFT (9U)
<> 144:ef7eb2e8f9f7 10694 #define SIM_SCGC5_PORTA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTA_SHIFT)) & SIM_SCGC5_PORTA_MASK)
<> 144:ef7eb2e8f9f7 10695 #define SIM_SCGC5_PORTB_MASK (0x400U)
<> 144:ef7eb2e8f9f7 10696 #define SIM_SCGC5_PORTB_SHIFT (10U)
<> 144:ef7eb2e8f9f7 10697 #define SIM_SCGC5_PORTB(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTB_SHIFT)) & SIM_SCGC5_PORTB_MASK)
<> 144:ef7eb2e8f9f7 10698 #define SIM_SCGC5_PORTC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 10699 #define SIM_SCGC5_PORTC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 10700 #define SIM_SCGC5_PORTC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTC_SHIFT)) & SIM_SCGC5_PORTC_MASK)
<> 144:ef7eb2e8f9f7 10701 #define SIM_SCGC5_PORTD_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10702 #define SIM_SCGC5_PORTD_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10703 #define SIM_SCGC5_PORTD(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTD_SHIFT)) & SIM_SCGC5_PORTD_MASK)
<> 144:ef7eb2e8f9f7 10704 #define SIM_SCGC5_PORTE_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 10705 #define SIM_SCGC5_PORTE_SHIFT (13U)
<> 144:ef7eb2e8f9f7 10706 #define SIM_SCGC5_PORTE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTE_SHIFT)) & SIM_SCGC5_PORTE_MASK)
<> 144:ef7eb2e8f9f7 10707
<> 144:ef7eb2e8f9f7 10708 /*! @name SCGC6 - System Clock Gating Control Register 6 */
<> 144:ef7eb2e8f9f7 10709 #define SIM_SCGC6_FTF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10710 #define SIM_SCGC6_FTF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10711 #define SIM_SCGC6_FTF(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTF_SHIFT)) & SIM_SCGC6_FTF_MASK)
<> 144:ef7eb2e8f9f7 10712 #define SIM_SCGC6_DMAMUX_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10713 #define SIM_SCGC6_DMAMUX_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10714 #define SIM_SCGC6_DMAMUX(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_DMAMUX_SHIFT)) & SIM_SCGC6_DMAMUX_MASK)
<> 144:ef7eb2e8f9f7 10715 #define SIM_SCGC6_FLEXCAN0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 10716 #define SIM_SCGC6_FLEXCAN0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 10717 #define SIM_SCGC6_FLEXCAN0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FLEXCAN0_SHIFT)) & SIM_SCGC6_FLEXCAN0_MASK)
<> 144:ef7eb2e8f9f7 10718 #define SIM_SCGC6_RNGA_MASK (0x200U)
<> 144:ef7eb2e8f9f7 10719 #define SIM_SCGC6_RNGA_SHIFT (9U)
<> 144:ef7eb2e8f9f7 10720 #define SIM_SCGC6_RNGA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_RNGA_SHIFT)) & SIM_SCGC6_RNGA_MASK)
<> 144:ef7eb2e8f9f7 10721 #define SIM_SCGC6_SPI0_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 10722 #define SIM_SCGC6_SPI0_SHIFT (12U)
<> 144:ef7eb2e8f9f7 10723 #define SIM_SCGC6_SPI0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_SPI0_SHIFT)) & SIM_SCGC6_SPI0_MASK)
<> 144:ef7eb2e8f9f7 10724 #define SIM_SCGC6_SPI1_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 10725 #define SIM_SCGC6_SPI1_SHIFT (13U)
<> 144:ef7eb2e8f9f7 10726 #define SIM_SCGC6_SPI1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_SPI1_SHIFT)) & SIM_SCGC6_SPI1_MASK)
<> 144:ef7eb2e8f9f7 10727 #define SIM_SCGC6_I2S_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 10728 #define SIM_SCGC6_I2S_SHIFT (15U)
<> 144:ef7eb2e8f9f7 10729 #define SIM_SCGC6_I2S(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_I2S_SHIFT)) & SIM_SCGC6_I2S_MASK)
<> 144:ef7eb2e8f9f7 10730 #define SIM_SCGC6_CRC_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 10731 #define SIM_SCGC6_CRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 10732 #define SIM_SCGC6_CRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_CRC_SHIFT)) & SIM_SCGC6_CRC_MASK)
<> 144:ef7eb2e8f9f7 10733 #define SIM_SCGC6_USBDCD_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 10734 #define SIM_SCGC6_USBDCD_SHIFT (21U)
<> 144:ef7eb2e8f9f7 10735 #define SIM_SCGC6_USBDCD(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_USBDCD_SHIFT)) & SIM_SCGC6_USBDCD_MASK)
<> 144:ef7eb2e8f9f7 10736 #define SIM_SCGC6_PDB_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 10737 #define SIM_SCGC6_PDB_SHIFT (22U)
<> 144:ef7eb2e8f9f7 10738 #define SIM_SCGC6_PDB(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_PDB_SHIFT)) & SIM_SCGC6_PDB_MASK)
<> 144:ef7eb2e8f9f7 10739 #define SIM_SCGC6_PIT_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 10740 #define SIM_SCGC6_PIT_SHIFT (23U)
<> 144:ef7eb2e8f9f7 10741 #define SIM_SCGC6_PIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_PIT_SHIFT)) & SIM_SCGC6_PIT_MASK)
<> 144:ef7eb2e8f9f7 10742 #define SIM_SCGC6_FTM0_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 10743 #define SIM_SCGC6_FTM0_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10744 #define SIM_SCGC6_FTM0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM0_SHIFT)) & SIM_SCGC6_FTM0_MASK)
<> 144:ef7eb2e8f9f7 10745 #define SIM_SCGC6_FTM1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 10746 #define SIM_SCGC6_FTM1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 10747 #define SIM_SCGC6_FTM1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM1_SHIFT)) & SIM_SCGC6_FTM1_MASK)
<> 144:ef7eb2e8f9f7 10748 #define SIM_SCGC6_FTM2_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 10749 #define SIM_SCGC6_FTM2_SHIFT (26U)
<> 144:ef7eb2e8f9f7 10750 #define SIM_SCGC6_FTM2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM2_SHIFT)) & SIM_SCGC6_FTM2_MASK)
<> 144:ef7eb2e8f9f7 10751 #define SIM_SCGC6_ADC0_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 10752 #define SIM_SCGC6_ADC0_SHIFT (27U)
<> 144:ef7eb2e8f9f7 10753 #define SIM_SCGC6_ADC0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_ADC0_SHIFT)) & SIM_SCGC6_ADC0_MASK)
<> 144:ef7eb2e8f9f7 10754 #define SIM_SCGC6_RTC_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 10755 #define SIM_SCGC6_RTC_SHIFT (29U)
<> 144:ef7eb2e8f9f7 10756 #define SIM_SCGC6_RTC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_RTC_SHIFT)) & SIM_SCGC6_RTC_MASK)
<> 144:ef7eb2e8f9f7 10757 #define SIM_SCGC6_DAC0_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 10758 #define SIM_SCGC6_DAC0_SHIFT (31U)
<> 144:ef7eb2e8f9f7 10759 #define SIM_SCGC6_DAC0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_DAC0_SHIFT)) & SIM_SCGC6_DAC0_MASK)
<> 144:ef7eb2e8f9f7 10760
<> 144:ef7eb2e8f9f7 10761 /*! @name SCGC7 - System Clock Gating Control Register 7 */
<> 144:ef7eb2e8f9f7 10762 #define SIM_SCGC7_FLEXBUS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10763 #define SIM_SCGC7_FLEXBUS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10764 #define SIM_SCGC7_FLEXBUS(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC7_FLEXBUS_SHIFT)) & SIM_SCGC7_FLEXBUS_MASK)
<> 144:ef7eb2e8f9f7 10765 #define SIM_SCGC7_DMA_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10766 #define SIM_SCGC7_DMA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10767 #define SIM_SCGC7_DMA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC7_DMA_SHIFT)) & SIM_SCGC7_DMA_MASK)
<> 144:ef7eb2e8f9f7 10768 #define SIM_SCGC7_MPU_MASK (0x4U)
<> 144:ef7eb2e8f9f7 10769 #define SIM_SCGC7_MPU_SHIFT (2U)
<> 144:ef7eb2e8f9f7 10770 #define SIM_SCGC7_MPU(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC7_MPU_SHIFT)) & SIM_SCGC7_MPU_MASK)
<> 144:ef7eb2e8f9f7 10771
<> 144:ef7eb2e8f9f7 10772 /*! @name CLKDIV1 - System Clock Divider Register 1 */
<> 144:ef7eb2e8f9f7 10773 #define SIM_CLKDIV1_OUTDIV4_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 10774 #define SIM_CLKDIV1_OUTDIV4_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10775 #define SIM_CLKDIV1_OUTDIV4(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV4_SHIFT)) & SIM_CLKDIV1_OUTDIV4_MASK)
<> 144:ef7eb2e8f9f7 10776 #define SIM_CLKDIV1_OUTDIV3_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 10777 #define SIM_CLKDIV1_OUTDIV3_SHIFT (20U)
<> 144:ef7eb2e8f9f7 10778 #define SIM_CLKDIV1_OUTDIV3(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV3_SHIFT)) & SIM_CLKDIV1_OUTDIV3_MASK)
<> 144:ef7eb2e8f9f7 10779 #define SIM_CLKDIV1_OUTDIV2_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 10780 #define SIM_CLKDIV1_OUTDIV2_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10781 #define SIM_CLKDIV1_OUTDIV2(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV2_SHIFT)) & SIM_CLKDIV1_OUTDIV2_MASK)
<> 144:ef7eb2e8f9f7 10782 #define SIM_CLKDIV1_OUTDIV1_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 10783 #define SIM_CLKDIV1_OUTDIV1_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10784 #define SIM_CLKDIV1_OUTDIV1(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV1_SHIFT)) & SIM_CLKDIV1_OUTDIV1_MASK)
<> 144:ef7eb2e8f9f7 10785
<> 144:ef7eb2e8f9f7 10786 /*! @name CLKDIV2 - System Clock Divider Register 2 */
<> 144:ef7eb2e8f9f7 10787 #define SIM_CLKDIV2_USBFRAC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10788 #define SIM_CLKDIV2_USBFRAC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10789 #define SIM_CLKDIV2_USBFRAC(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV2_USBFRAC_SHIFT)) & SIM_CLKDIV2_USBFRAC_MASK)
<> 144:ef7eb2e8f9f7 10790 #define SIM_CLKDIV2_USBDIV_MASK (0xEU)
<> 144:ef7eb2e8f9f7 10791 #define SIM_CLKDIV2_USBDIV_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10792 #define SIM_CLKDIV2_USBDIV(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV2_USBDIV_SHIFT)) & SIM_CLKDIV2_USBDIV_MASK)
<> 144:ef7eb2e8f9f7 10793
<> 144:ef7eb2e8f9f7 10794 /*! @name FCFG1 - Flash Configuration Register 1 */
<> 144:ef7eb2e8f9f7 10795 #define SIM_FCFG1_FLASHDIS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10796 #define SIM_FCFG1_FLASHDIS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10797 #define SIM_FCFG1_FLASHDIS(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_FLASHDIS_SHIFT)) & SIM_FCFG1_FLASHDIS_MASK)
<> 144:ef7eb2e8f9f7 10798 #define SIM_FCFG1_FLASHDOZE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10799 #define SIM_FCFG1_FLASHDOZE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10800 #define SIM_FCFG1_FLASHDOZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_FLASHDOZE_SHIFT)) & SIM_FCFG1_FLASHDOZE_MASK)
<> 144:ef7eb2e8f9f7 10801 #define SIM_FCFG1_DEPART_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 10802 #define SIM_FCFG1_DEPART_SHIFT (8U)
<> 144:ef7eb2e8f9f7 10803 #define SIM_FCFG1_DEPART(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_DEPART_SHIFT)) & SIM_FCFG1_DEPART_MASK)
<> 144:ef7eb2e8f9f7 10804 #define SIM_FCFG1_EESIZE_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 10805 #define SIM_FCFG1_EESIZE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10806 #define SIM_FCFG1_EESIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_EESIZE_SHIFT)) & SIM_FCFG1_EESIZE_MASK)
<> 144:ef7eb2e8f9f7 10807 #define SIM_FCFG1_PFSIZE_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 10808 #define SIM_FCFG1_PFSIZE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10809 #define SIM_FCFG1_PFSIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_PFSIZE_SHIFT)) & SIM_FCFG1_PFSIZE_MASK)
<> 144:ef7eb2e8f9f7 10810 #define SIM_FCFG1_NVMSIZE_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 10811 #define SIM_FCFG1_NVMSIZE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 10812 #define SIM_FCFG1_NVMSIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_NVMSIZE_SHIFT)) & SIM_FCFG1_NVMSIZE_MASK)
<> 144:ef7eb2e8f9f7 10813
<> 144:ef7eb2e8f9f7 10814 /*! @name FCFG2 - Flash Configuration Register 2 */
<> 144:ef7eb2e8f9f7 10815 #define SIM_FCFG2_MAXADDR1_MASK (0x7F0000U)
<> 144:ef7eb2e8f9f7 10816 #define SIM_FCFG2_MAXADDR1_SHIFT (16U)
<> 144:ef7eb2e8f9f7 10817 #define SIM_FCFG2_MAXADDR1(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG2_MAXADDR1_SHIFT)) & SIM_FCFG2_MAXADDR1_MASK)
<> 144:ef7eb2e8f9f7 10818 #define SIM_FCFG2_PFLSH_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 10819 #define SIM_FCFG2_PFLSH_SHIFT (23U)
<> 144:ef7eb2e8f9f7 10820 #define SIM_FCFG2_PFLSH(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG2_PFLSH_SHIFT)) & SIM_FCFG2_PFLSH_MASK)
<> 144:ef7eb2e8f9f7 10821 #define SIM_FCFG2_MAXADDR0_MASK (0x7F000000U)
<> 144:ef7eb2e8f9f7 10822 #define SIM_FCFG2_MAXADDR0_SHIFT (24U)
<> 144:ef7eb2e8f9f7 10823 #define SIM_FCFG2_MAXADDR0(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG2_MAXADDR0_SHIFT)) & SIM_FCFG2_MAXADDR0_MASK)
<> 144:ef7eb2e8f9f7 10824
<> 144:ef7eb2e8f9f7 10825 /*! @name UIDH - Unique Identification Register High */
<> 144:ef7eb2e8f9f7 10826 #define SIM_UIDH_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 10827 #define SIM_UIDH_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10828 #define SIM_UIDH_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDH_UID_SHIFT)) & SIM_UIDH_UID_MASK)
<> 144:ef7eb2e8f9f7 10829
<> 144:ef7eb2e8f9f7 10830 /*! @name UIDMH - Unique Identification Register Mid-High */
<> 144:ef7eb2e8f9f7 10831 #define SIM_UIDMH_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 10832 #define SIM_UIDMH_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10833 #define SIM_UIDMH_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDMH_UID_SHIFT)) & SIM_UIDMH_UID_MASK)
<> 144:ef7eb2e8f9f7 10834
<> 144:ef7eb2e8f9f7 10835 /*! @name UIDML - Unique Identification Register Mid Low */
<> 144:ef7eb2e8f9f7 10836 #define SIM_UIDML_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 10837 #define SIM_UIDML_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10838 #define SIM_UIDML_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDML_UID_SHIFT)) & SIM_UIDML_UID_MASK)
<> 144:ef7eb2e8f9f7 10839
<> 144:ef7eb2e8f9f7 10840 /*! @name UIDL - Unique Identification Register Low */
<> 144:ef7eb2e8f9f7 10841 #define SIM_UIDL_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 10842 #define SIM_UIDL_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10843 #define SIM_UIDL_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDL_UID_SHIFT)) & SIM_UIDL_UID_MASK)
<> 144:ef7eb2e8f9f7 10844
<> 144:ef7eb2e8f9f7 10845
<> 144:ef7eb2e8f9f7 10846 /*!
<> 144:ef7eb2e8f9f7 10847 * @}
<> 144:ef7eb2e8f9f7 10848 */ /* end of group SIM_Register_Masks */
<> 144:ef7eb2e8f9f7 10849
<> 144:ef7eb2e8f9f7 10850
<> 144:ef7eb2e8f9f7 10851 /* SIM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 10852 /** Peripheral SIM base address */
<> 144:ef7eb2e8f9f7 10853 #define SIM_BASE (0x40047000u)
<> 144:ef7eb2e8f9f7 10854 /** Peripheral SIM base pointer */
<> 144:ef7eb2e8f9f7 10855 #define SIM ((SIM_Type *)SIM_BASE)
<> 144:ef7eb2e8f9f7 10856 /** Array initializer of SIM peripheral base addresses */
<> 144:ef7eb2e8f9f7 10857 #define SIM_BASE_ADDRS { SIM_BASE }
<> 144:ef7eb2e8f9f7 10858 /** Array initializer of SIM peripheral base pointers */
<> 144:ef7eb2e8f9f7 10859 #define SIM_BASE_PTRS { SIM }
<> 144:ef7eb2e8f9f7 10860
<> 144:ef7eb2e8f9f7 10861 /*!
<> 144:ef7eb2e8f9f7 10862 * @}
<> 144:ef7eb2e8f9f7 10863 */ /* end of group SIM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 10864
<> 144:ef7eb2e8f9f7 10865
<> 144:ef7eb2e8f9f7 10866 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10867 -- SMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10868 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10869
<> 144:ef7eb2e8f9f7 10870 /*!
<> 144:ef7eb2e8f9f7 10871 * @addtogroup SMC_Peripheral_Access_Layer SMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10872 * @{
<> 144:ef7eb2e8f9f7 10873 */
<> 144:ef7eb2e8f9f7 10874
<> 144:ef7eb2e8f9f7 10875 /** SMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 10876 typedef struct {
<> 144:ef7eb2e8f9f7 10877 __IO uint8_t PMPROT; /**< Power Mode Protection register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 10878 __IO uint8_t PMCTRL; /**< Power Mode Control register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 10879 __IO uint8_t VLLSCTRL; /**< VLLS Control register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 10880 __I uint8_t PMSTAT; /**< Power Mode Status register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 10881 } SMC_Type;
<> 144:ef7eb2e8f9f7 10882
<> 144:ef7eb2e8f9f7 10883 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10884 -- SMC Register Masks
<> 144:ef7eb2e8f9f7 10885 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10886
<> 144:ef7eb2e8f9f7 10887 /*!
<> 144:ef7eb2e8f9f7 10888 * @addtogroup SMC_Register_Masks SMC Register Masks
<> 144:ef7eb2e8f9f7 10889 * @{
<> 144:ef7eb2e8f9f7 10890 */
<> 144:ef7eb2e8f9f7 10891
<> 144:ef7eb2e8f9f7 10892 /*! @name PMPROT - Power Mode Protection register */
<> 144:ef7eb2e8f9f7 10893 #define SMC_PMPROT_AVLLS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 10894 #define SMC_PMPROT_AVLLS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 10895 #define SMC_PMPROT_AVLLS(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_AVLLS_SHIFT)) & SMC_PMPROT_AVLLS_MASK)
<> 144:ef7eb2e8f9f7 10896 #define SMC_PMPROT_ALLS_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10897 #define SMC_PMPROT_ALLS_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10898 #define SMC_PMPROT_ALLS(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_ALLS_SHIFT)) & SMC_PMPROT_ALLS_MASK)
<> 144:ef7eb2e8f9f7 10899 #define SMC_PMPROT_AVLP_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10900 #define SMC_PMPROT_AVLP_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10901 #define SMC_PMPROT_AVLP(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_AVLP_SHIFT)) & SMC_PMPROT_AVLP_MASK)
<> 144:ef7eb2e8f9f7 10902
<> 144:ef7eb2e8f9f7 10903 /*! @name PMCTRL - Power Mode Control register */
<> 144:ef7eb2e8f9f7 10904 #define SMC_PMCTRL_STOPM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 10905 #define SMC_PMCTRL_STOPM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10906 #define SMC_PMCTRL_STOPM(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_STOPM_SHIFT)) & SMC_PMCTRL_STOPM_MASK)
<> 144:ef7eb2e8f9f7 10907 #define SMC_PMCTRL_STOPA_MASK (0x8U)
<> 144:ef7eb2e8f9f7 10908 #define SMC_PMCTRL_STOPA_SHIFT (3U)
<> 144:ef7eb2e8f9f7 10909 #define SMC_PMCTRL_STOPA(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_STOPA_SHIFT)) & SMC_PMCTRL_STOPA_MASK)
<> 144:ef7eb2e8f9f7 10910 #define SMC_PMCTRL_RUNM_MASK (0x60U)
<> 144:ef7eb2e8f9f7 10911 #define SMC_PMCTRL_RUNM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10912 #define SMC_PMCTRL_RUNM(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_RUNM_SHIFT)) & SMC_PMCTRL_RUNM_MASK)
<> 144:ef7eb2e8f9f7 10913 #define SMC_PMCTRL_LPWUI_MASK (0x80U)
<> 144:ef7eb2e8f9f7 10914 #define SMC_PMCTRL_LPWUI_SHIFT (7U)
<> 144:ef7eb2e8f9f7 10915 #define SMC_PMCTRL_LPWUI(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_LPWUI_SHIFT)) & SMC_PMCTRL_LPWUI_MASK)
<> 144:ef7eb2e8f9f7 10916
<> 144:ef7eb2e8f9f7 10917 /*! @name VLLSCTRL - VLLS Control register */
<> 144:ef7eb2e8f9f7 10918 #define SMC_VLLSCTRL_VLLSM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 10919 #define SMC_VLLSCTRL_VLLSM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10920 #define SMC_VLLSCTRL_VLLSM(x) (((uint8_t)(((uint8_t)(x)) << SMC_VLLSCTRL_VLLSM_SHIFT)) & SMC_VLLSCTRL_VLLSM_MASK)
<> 144:ef7eb2e8f9f7 10921 #define SMC_VLLSCTRL_PORPO_MASK (0x20U)
<> 144:ef7eb2e8f9f7 10922 #define SMC_VLLSCTRL_PORPO_SHIFT (5U)
<> 144:ef7eb2e8f9f7 10923 #define SMC_VLLSCTRL_PORPO(x) (((uint8_t)(((uint8_t)(x)) << SMC_VLLSCTRL_PORPO_SHIFT)) & SMC_VLLSCTRL_PORPO_MASK)
<> 144:ef7eb2e8f9f7 10924
<> 144:ef7eb2e8f9f7 10925 /*! @name PMSTAT - Power Mode Status register */
<> 144:ef7eb2e8f9f7 10926 #define SMC_PMSTAT_PMSTAT_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 10927 #define SMC_PMSTAT_PMSTAT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 10928 #define SMC_PMSTAT_PMSTAT(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMSTAT_PMSTAT_SHIFT)) & SMC_PMSTAT_PMSTAT_MASK)
<> 144:ef7eb2e8f9f7 10929
<> 144:ef7eb2e8f9f7 10930
<> 144:ef7eb2e8f9f7 10931 /*!
<> 144:ef7eb2e8f9f7 10932 * @}
<> 144:ef7eb2e8f9f7 10933 */ /* end of group SMC_Register_Masks */
<> 144:ef7eb2e8f9f7 10934
<> 144:ef7eb2e8f9f7 10935
<> 144:ef7eb2e8f9f7 10936 /* SMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 10937 /** Peripheral SMC base address */
<> 144:ef7eb2e8f9f7 10938 #define SMC_BASE (0x4007E000u)
<> 144:ef7eb2e8f9f7 10939 /** Peripheral SMC base pointer */
<> 144:ef7eb2e8f9f7 10940 #define SMC ((SMC_Type *)SMC_BASE)
<> 144:ef7eb2e8f9f7 10941 /** Array initializer of SMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 10942 #define SMC_BASE_ADDRS { SMC_BASE }
<> 144:ef7eb2e8f9f7 10943 /** Array initializer of SMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 10944 #define SMC_BASE_PTRS { SMC }
<> 144:ef7eb2e8f9f7 10945
<> 144:ef7eb2e8f9f7 10946 /*!
<> 144:ef7eb2e8f9f7 10947 * @}
<> 144:ef7eb2e8f9f7 10948 */ /* end of group SMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 10949
<> 144:ef7eb2e8f9f7 10950
<> 144:ef7eb2e8f9f7 10951 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10952 -- SPI Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10953 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10954
<> 144:ef7eb2e8f9f7 10955 /*!
<> 144:ef7eb2e8f9f7 10956 * @addtogroup SPI_Peripheral_Access_Layer SPI Peripheral Access Layer
<> 144:ef7eb2e8f9f7 10957 * @{
<> 144:ef7eb2e8f9f7 10958 */
<> 144:ef7eb2e8f9f7 10959
<> 144:ef7eb2e8f9f7 10960 /** SPI - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 10961 typedef struct {
<> 144:ef7eb2e8f9f7 10962 __IO uint32_t MCR; /**< Module Configuration Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 10963 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 10964 __IO uint32_t TCR; /**< Transfer Count Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 10965 union { /* offset: 0xC */
<> 144:ef7eb2e8f9f7 10966 __IO uint32_t CTAR[2]; /**< Clock and Transfer Attributes Register (In Master Mode), array offset: 0xC, array step: 0x4 */
<> 144:ef7eb2e8f9f7 10967 __IO uint32_t CTAR_SLAVE[1]; /**< Clock and Transfer Attributes Register (In Slave Mode), array offset: 0xC, array step: 0x4 */
<> 144:ef7eb2e8f9f7 10968 };
<> 144:ef7eb2e8f9f7 10969 uint8_t RESERVED_1[24];
<> 144:ef7eb2e8f9f7 10970 __IO uint32_t SR; /**< Status Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 10971 __IO uint32_t RSER; /**< DMA/Interrupt Request Select and Enable Register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 10972 union { /* offset: 0x34 */
<> 144:ef7eb2e8f9f7 10973 __IO uint32_t PUSHR; /**< PUSH TX FIFO Register In Master Mode, offset: 0x34 */
<> 144:ef7eb2e8f9f7 10974 __IO uint32_t PUSHR_SLAVE; /**< PUSH TX FIFO Register In Slave Mode, offset: 0x34 */
<> 144:ef7eb2e8f9f7 10975 };
<> 144:ef7eb2e8f9f7 10976 __I uint32_t POPR; /**< POP RX FIFO Register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 10977 __I uint32_t TXFR0; /**< Transmit FIFO Registers, offset: 0x3C */
<> 144:ef7eb2e8f9f7 10978 __I uint32_t TXFR1; /**< Transmit FIFO Registers, offset: 0x40 */
<> 144:ef7eb2e8f9f7 10979 __I uint32_t TXFR2; /**< Transmit FIFO Registers, offset: 0x44 */
<> 144:ef7eb2e8f9f7 10980 __I uint32_t TXFR3; /**< Transmit FIFO Registers, offset: 0x48 */
<> 144:ef7eb2e8f9f7 10981 uint8_t RESERVED_2[48];
<> 144:ef7eb2e8f9f7 10982 __I uint32_t RXFR0; /**< Receive FIFO Registers, offset: 0x7C */
<> 144:ef7eb2e8f9f7 10983 __I uint32_t RXFR1; /**< Receive FIFO Registers, offset: 0x80 */
<> 144:ef7eb2e8f9f7 10984 __I uint32_t RXFR2; /**< Receive FIFO Registers, offset: 0x84 */
<> 144:ef7eb2e8f9f7 10985 __I uint32_t RXFR3; /**< Receive FIFO Registers, offset: 0x88 */
<> 144:ef7eb2e8f9f7 10986 } SPI_Type;
<> 144:ef7eb2e8f9f7 10987
<> 144:ef7eb2e8f9f7 10988 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 10989 -- SPI Register Masks
<> 144:ef7eb2e8f9f7 10990 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 10991
<> 144:ef7eb2e8f9f7 10992 /*!
<> 144:ef7eb2e8f9f7 10993 * @addtogroup SPI_Register_Masks SPI Register Masks
<> 144:ef7eb2e8f9f7 10994 * @{
<> 144:ef7eb2e8f9f7 10995 */
<> 144:ef7eb2e8f9f7 10996
<> 144:ef7eb2e8f9f7 10997 /*! @name MCR - Module Configuration Register */
<> 144:ef7eb2e8f9f7 10998 #define SPI_MCR_HALT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 10999 #define SPI_MCR_HALT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11000 #define SPI_MCR_HALT(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_HALT_SHIFT)) & SPI_MCR_HALT_MASK)
<> 144:ef7eb2e8f9f7 11001 #define SPI_MCR_SMPL_PT_MASK (0x300U)
<> 144:ef7eb2e8f9f7 11002 #define SPI_MCR_SMPL_PT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 11003 #define SPI_MCR_SMPL_PT(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_SMPL_PT_SHIFT)) & SPI_MCR_SMPL_PT_MASK)
<> 144:ef7eb2e8f9f7 11004 #define SPI_MCR_CLR_RXF_MASK (0x400U)
<> 144:ef7eb2e8f9f7 11005 #define SPI_MCR_CLR_RXF_SHIFT (10U)
<> 144:ef7eb2e8f9f7 11006 #define SPI_MCR_CLR_RXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CLR_RXF_SHIFT)) & SPI_MCR_CLR_RXF_MASK)
<> 144:ef7eb2e8f9f7 11007 #define SPI_MCR_CLR_TXF_MASK (0x800U)
<> 144:ef7eb2e8f9f7 11008 #define SPI_MCR_CLR_TXF_SHIFT (11U)
<> 144:ef7eb2e8f9f7 11009 #define SPI_MCR_CLR_TXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CLR_TXF_SHIFT)) & SPI_MCR_CLR_TXF_MASK)
<> 144:ef7eb2e8f9f7 11010 #define SPI_MCR_DIS_RXF_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 11011 #define SPI_MCR_DIS_RXF_SHIFT (12U)
<> 144:ef7eb2e8f9f7 11012 #define SPI_MCR_DIS_RXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DIS_RXF_SHIFT)) & SPI_MCR_DIS_RXF_MASK)
<> 144:ef7eb2e8f9f7 11013 #define SPI_MCR_DIS_TXF_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 11014 #define SPI_MCR_DIS_TXF_SHIFT (13U)
<> 144:ef7eb2e8f9f7 11015 #define SPI_MCR_DIS_TXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DIS_TXF_SHIFT)) & SPI_MCR_DIS_TXF_MASK)
<> 144:ef7eb2e8f9f7 11016 #define SPI_MCR_MDIS_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 11017 #define SPI_MCR_MDIS_SHIFT (14U)
<> 144:ef7eb2e8f9f7 11018 #define SPI_MCR_MDIS(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MDIS_SHIFT)) & SPI_MCR_MDIS_MASK)
<> 144:ef7eb2e8f9f7 11019 #define SPI_MCR_DOZE_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 11020 #define SPI_MCR_DOZE_SHIFT (15U)
<> 144:ef7eb2e8f9f7 11021 #define SPI_MCR_DOZE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DOZE_SHIFT)) & SPI_MCR_DOZE_MASK)
<> 144:ef7eb2e8f9f7 11022 #define SPI_MCR_PCSIS_MASK (0x3F0000U)
<> 144:ef7eb2e8f9f7 11023 #define SPI_MCR_PCSIS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11024 #define SPI_MCR_PCSIS(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_PCSIS_SHIFT)) & SPI_MCR_PCSIS_MASK)
<> 144:ef7eb2e8f9f7 11025 #define SPI_MCR_ROOE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 11026 #define SPI_MCR_ROOE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 11027 #define SPI_MCR_ROOE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_ROOE_SHIFT)) & SPI_MCR_ROOE_MASK)
<> 144:ef7eb2e8f9f7 11028 #define SPI_MCR_PCSSE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 11029 #define SPI_MCR_PCSSE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 11030 #define SPI_MCR_PCSSE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_PCSSE_SHIFT)) & SPI_MCR_PCSSE_MASK)
<> 144:ef7eb2e8f9f7 11031 #define SPI_MCR_MTFE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 11032 #define SPI_MCR_MTFE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 11033 #define SPI_MCR_MTFE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MTFE_SHIFT)) & SPI_MCR_MTFE_MASK)
<> 144:ef7eb2e8f9f7 11034 #define SPI_MCR_FRZ_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 11035 #define SPI_MCR_FRZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11036 #define SPI_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_FRZ_SHIFT)) & SPI_MCR_FRZ_MASK)
<> 144:ef7eb2e8f9f7 11037 #define SPI_MCR_DCONF_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 11038 #define SPI_MCR_DCONF_SHIFT (28U)
<> 144:ef7eb2e8f9f7 11039 #define SPI_MCR_DCONF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DCONF_SHIFT)) & SPI_MCR_DCONF_MASK)
<> 144:ef7eb2e8f9f7 11040 #define SPI_MCR_CONT_SCKE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 11041 #define SPI_MCR_CONT_SCKE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 11042 #define SPI_MCR_CONT_SCKE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CONT_SCKE_SHIFT)) & SPI_MCR_CONT_SCKE_MASK)
<> 144:ef7eb2e8f9f7 11043 #define SPI_MCR_MSTR_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 11044 #define SPI_MCR_MSTR_SHIFT (31U)
<> 144:ef7eb2e8f9f7 11045 #define SPI_MCR_MSTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MSTR_SHIFT)) & SPI_MCR_MSTR_MASK)
<> 144:ef7eb2e8f9f7 11046
<> 144:ef7eb2e8f9f7 11047 /*! @name TCR - Transfer Count Register */
<> 144:ef7eb2e8f9f7 11048 #define SPI_TCR_SPI_TCNT_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 11049 #define SPI_TCR_SPI_TCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11050 #define SPI_TCR_SPI_TCNT(x) (((uint32_t)(((uint32_t)(x)) << SPI_TCR_SPI_TCNT_SHIFT)) & SPI_TCR_SPI_TCNT_MASK)
<> 144:ef7eb2e8f9f7 11051
<> 144:ef7eb2e8f9f7 11052 /*! @name CTAR - Clock and Transfer Attributes Register (In Master Mode) */
<> 144:ef7eb2e8f9f7 11053 #define SPI_CTAR_BR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 11054 #define SPI_CTAR_BR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11055 #define SPI_CTAR_BR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_BR_SHIFT)) & SPI_CTAR_BR_MASK)
<> 144:ef7eb2e8f9f7 11056 #define SPI_CTAR_DT_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 11057 #define SPI_CTAR_DT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11058 #define SPI_CTAR_DT(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_DT_SHIFT)) & SPI_CTAR_DT_MASK)
<> 144:ef7eb2e8f9f7 11059 #define SPI_CTAR_ASC_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 11060 #define SPI_CTAR_ASC_SHIFT (8U)
<> 144:ef7eb2e8f9f7 11061 #define SPI_CTAR_ASC(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_ASC_SHIFT)) & SPI_CTAR_ASC_MASK)
<> 144:ef7eb2e8f9f7 11062 #define SPI_CTAR_CSSCK_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 11063 #define SPI_CTAR_CSSCK_SHIFT (12U)
<> 144:ef7eb2e8f9f7 11064 #define SPI_CTAR_CSSCK(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CSSCK_SHIFT)) & SPI_CTAR_CSSCK_MASK)
<> 144:ef7eb2e8f9f7 11065 #define SPI_CTAR_PBR_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 11066 #define SPI_CTAR_PBR_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11067 #define SPI_CTAR_PBR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PBR_SHIFT)) & SPI_CTAR_PBR_MASK)
<> 144:ef7eb2e8f9f7 11068 #define SPI_CTAR_PDT_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 11069 #define SPI_CTAR_PDT_SHIFT (18U)
<> 144:ef7eb2e8f9f7 11070 #define SPI_CTAR_PDT(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PDT_SHIFT)) & SPI_CTAR_PDT_MASK)
<> 144:ef7eb2e8f9f7 11071 #define SPI_CTAR_PASC_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 11072 #define SPI_CTAR_PASC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 11073 #define SPI_CTAR_PASC(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PASC_SHIFT)) & SPI_CTAR_PASC_MASK)
<> 144:ef7eb2e8f9f7 11074 #define SPI_CTAR_PCSSCK_MASK (0xC00000U)
<> 144:ef7eb2e8f9f7 11075 #define SPI_CTAR_PCSSCK_SHIFT (22U)
<> 144:ef7eb2e8f9f7 11076 #define SPI_CTAR_PCSSCK(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PCSSCK_SHIFT)) & SPI_CTAR_PCSSCK_MASK)
<> 144:ef7eb2e8f9f7 11077 #define SPI_CTAR_LSBFE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 11078 #define SPI_CTAR_LSBFE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 11079 #define SPI_CTAR_LSBFE(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_LSBFE_SHIFT)) & SPI_CTAR_LSBFE_MASK)
<> 144:ef7eb2e8f9f7 11080 #define SPI_CTAR_CPHA_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 11081 #define SPI_CTAR_CPHA_SHIFT (25U)
<> 144:ef7eb2e8f9f7 11082 #define SPI_CTAR_CPHA(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CPHA_SHIFT)) & SPI_CTAR_CPHA_MASK)
<> 144:ef7eb2e8f9f7 11083 #define SPI_CTAR_CPOL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 11084 #define SPI_CTAR_CPOL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 11085 #define SPI_CTAR_CPOL(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CPOL_SHIFT)) & SPI_CTAR_CPOL_MASK)
<> 144:ef7eb2e8f9f7 11086 #define SPI_CTAR_FMSZ_MASK (0x78000000U)
<> 144:ef7eb2e8f9f7 11087 #define SPI_CTAR_FMSZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11088 #define SPI_CTAR_FMSZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_FMSZ_SHIFT)) & SPI_CTAR_FMSZ_MASK)
<> 144:ef7eb2e8f9f7 11089 #define SPI_CTAR_DBR_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 11090 #define SPI_CTAR_DBR_SHIFT (31U)
<> 144:ef7eb2e8f9f7 11091 #define SPI_CTAR_DBR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_DBR_SHIFT)) & SPI_CTAR_DBR_MASK)
<> 144:ef7eb2e8f9f7 11092
<> 144:ef7eb2e8f9f7 11093 /* The count of SPI_CTAR */
<> 144:ef7eb2e8f9f7 11094 #define SPI_CTAR_COUNT (2U)
<> 144:ef7eb2e8f9f7 11095
<> 144:ef7eb2e8f9f7 11096 /*! @name CTAR_SLAVE - Clock and Transfer Attributes Register (In Slave Mode) */
<> 144:ef7eb2e8f9f7 11097 #define SPI_CTAR_SLAVE_CPHA_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 11098 #define SPI_CTAR_SLAVE_CPHA_SHIFT (25U)
<> 144:ef7eb2e8f9f7 11099 #define SPI_CTAR_SLAVE_CPHA(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_CPHA_SHIFT)) & SPI_CTAR_SLAVE_CPHA_MASK)
<> 144:ef7eb2e8f9f7 11100 #define SPI_CTAR_SLAVE_CPOL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 11101 #define SPI_CTAR_SLAVE_CPOL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 11102 #define SPI_CTAR_SLAVE_CPOL(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_CPOL_SHIFT)) & SPI_CTAR_SLAVE_CPOL_MASK)
<> 144:ef7eb2e8f9f7 11103 #define SPI_CTAR_SLAVE_FMSZ_MASK (0xF8000000U)
<> 144:ef7eb2e8f9f7 11104 #define SPI_CTAR_SLAVE_FMSZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11105 #define SPI_CTAR_SLAVE_FMSZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_FMSZ_SHIFT)) & SPI_CTAR_SLAVE_FMSZ_MASK)
<> 144:ef7eb2e8f9f7 11106
<> 144:ef7eb2e8f9f7 11107 /* The count of SPI_CTAR_SLAVE */
<> 144:ef7eb2e8f9f7 11108 #define SPI_CTAR_SLAVE_COUNT (1U)
<> 144:ef7eb2e8f9f7 11109
<> 144:ef7eb2e8f9f7 11110 /*! @name SR - Status Register */
<> 144:ef7eb2e8f9f7 11111 #define SPI_SR_POPNXTPTR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 11112 #define SPI_SR_POPNXTPTR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11113 #define SPI_SR_POPNXTPTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_POPNXTPTR_SHIFT)) & SPI_SR_POPNXTPTR_MASK)
<> 144:ef7eb2e8f9f7 11114 #define SPI_SR_RXCTR_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 11115 #define SPI_SR_RXCTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11116 #define SPI_SR_RXCTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RXCTR_SHIFT)) & SPI_SR_RXCTR_MASK)
<> 144:ef7eb2e8f9f7 11117 #define SPI_SR_TXNXTPTR_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 11118 #define SPI_SR_TXNXTPTR_SHIFT (8U)
<> 144:ef7eb2e8f9f7 11119 #define SPI_SR_TXNXTPTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXNXTPTR_SHIFT)) & SPI_SR_TXNXTPTR_MASK)
<> 144:ef7eb2e8f9f7 11120 #define SPI_SR_TXCTR_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 11121 #define SPI_SR_TXCTR_SHIFT (12U)
<> 144:ef7eb2e8f9f7 11122 #define SPI_SR_TXCTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXCTR_SHIFT)) & SPI_SR_TXCTR_MASK)
<> 144:ef7eb2e8f9f7 11123 #define SPI_SR_RFDF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 11124 #define SPI_SR_RFDF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 11125 #define SPI_SR_RFDF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RFDF_SHIFT)) & SPI_SR_RFDF_MASK)
<> 144:ef7eb2e8f9f7 11126 #define SPI_SR_RFOF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 11127 #define SPI_SR_RFOF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 11128 #define SPI_SR_RFOF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RFOF_SHIFT)) & SPI_SR_RFOF_MASK)
<> 144:ef7eb2e8f9f7 11129 #define SPI_SR_TFFF_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 11130 #define SPI_SR_TFFF_SHIFT (25U)
<> 144:ef7eb2e8f9f7 11131 #define SPI_SR_TFFF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TFFF_SHIFT)) & SPI_SR_TFFF_MASK)
<> 144:ef7eb2e8f9f7 11132 #define SPI_SR_TFUF_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 11133 #define SPI_SR_TFUF_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11134 #define SPI_SR_TFUF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TFUF_SHIFT)) & SPI_SR_TFUF_MASK)
<> 144:ef7eb2e8f9f7 11135 #define SPI_SR_EOQF_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 11136 #define SPI_SR_EOQF_SHIFT (28U)
<> 144:ef7eb2e8f9f7 11137 #define SPI_SR_EOQF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_EOQF_SHIFT)) & SPI_SR_EOQF_MASK)
<> 144:ef7eb2e8f9f7 11138 #define SPI_SR_TXRXS_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 11139 #define SPI_SR_TXRXS_SHIFT (30U)
<> 144:ef7eb2e8f9f7 11140 #define SPI_SR_TXRXS(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXRXS_SHIFT)) & SPI_SR_TXRXS_MASK)
<> 144:ef7eb2e8f9f7 11141 #define SPI_SR_TCF_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 11142 #define SPI_SR_TCF_SHIFT (31U)
<> 144:ef7eb2e8f9f7 11143 #define SPI_SR_TCF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TCF_SHIFT)) & SPI_SR_TCF_MASK)
<> 144:ef7eb2e8f9f7 11144
<> 144:ef7eb2e8f9f7 11145 /*! @name RSER - DMA/Interrupt Request Select and Enable Register */
<> 144:ef7eb2e8f9f7 11146 #define SPI_RSER_RFDF_DIRS_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 11147 #define SPI_RSER_RFDF_DIRS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11148 #define SPI_RSER_RFDF_DIRS(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFDF_DIRS_SHIFT)) & SPI_RSER_RFDF_DIRS_MASK)
<> 144:ef7eb2e8f9f7 11149 #define SPI_RSER_RFDF_RE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 11150 #define SPI_RSER_RFDF_RE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 11151 #define SPI_RSER_RFDF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFDF_RE_SHIFT)) & SPI_RSER_RFDF_RE_MASK)
<> 144:ef7eb2e8f9f7 11152 #define SPI_RSER_RFOF_RE_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 11153 #define SPI_RSER_RFOF_RE_SHIFT (19U)
<> 144:ef7eb2e8f9f7 11154 #define SPI_RSER_RFOF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFOF_RE_SHIFT)) & SPI_RSER_RFOF_RE_MASK)
<> 144:ef7eb2e8f9f7 11155 #define SPI_RSER_TFFF_DIRS_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 11156 #define SPI_RSER_TFFF_DIRS_SHIFT (24U)
<> 144:ef7eb2e8f9f7 11157 #define SPI_RSER_TFFF_DIRS(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFFF_DIRS_SHIFT)) & SPI_RSER_TFFF_DIRS_MASK)
<> 144:ef7eb2e8f9f7 11158 #define SPI_RSER_TFFF_RE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 11159 #define SPI_RSER_TFFF_RE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 11160 #define SPI_RSER_TFFF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFFF_RE_SHIFT)) & SPI_RSER_TFFF_RE_MASK)
<> 144:ef7eb2e8f9f7 11161 #define SPI_RSER_TFUF_RE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 11162 #define SPI_RSER_TFUF_RE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11163 #define SPI_RSER_TFUF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFUF_RE_SHIFT)) & SPI_RSER_TFUF_RE_MASK)
<> 144:ef7eb2e8f9f7 11164 #define SPI_RSER_EOQF_RE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 11165 #define SPI_RSER_EOQF_RE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 11166 #define SPI_RSER_EOQF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_EOQF_RE_SHIFT)) & SPI_RSER_EOQF_RE_MASK)
<> 144:ef7eb2e8f9f7 11167 #define SPI_RSER_TCF_RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 11168 #define SPI_RSER_TCF_RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 11169 #define SPI_RSER_TCF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TCF_RE_SHIFT)) & SPI_RSER_TCF_RE_MASK)
<> 144:ef7eb2e8f9f7 11170
<> 144:ef7eb2e8f9f7 11171 /*! @name PUSHR - PUSH TX FIFO Register In Master Mode */
<> 144:ef7eb2e8f9f7 11172 #define SPI_PUSHR_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 11173 #define SPI_PUSHR_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11174 #define SPI_PUSHR_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_TXDATA_SHIFT)) & SPI_PUSHR_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11175 #define SPI_PUSHR_PCS_MASK (0x3F0000U)
<> 144:ef7eb2e8f9f7 11176 #define SPI_PUSHR_PCS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11177 #define SPI_PUSHR_PCS(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_PCS_SHIFT)) & SPI_PUSHR_PCS_MASK)
<> 144:ef7eb2e8f9f7 11178 #define SPI_PUSHR_CTCNT_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 11179 #define SPI_PUSHR_CTCNT_SHIFT (26U)
<> 144:ef7eb2e8f9f7 11180 #define SPI_PUSHR_CTCNT(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CTCNT_SHIFT)) & SPI_PUSHR_CTCNT_MASK)
<> 144:ef7eb2e8f9f7 11181 #define SPI_PUSHR_EOQ_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 11182 #define SPI_PUSHR_EOQ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 11183 #define SPI_PUSHR_EOQ(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_EOQ_SHIFT)) & SPI_PUSHR_EOQ_MASK)
<> 144:ef7eb2e8f9f7 11184 #define SPI_PUSHR_CTAS_MASK (0x70000000U)
<> 144:ef7eb2e8f9f7 11185 #define SPI_PUSHR_CTAS_SHIFT (28U)
<> 144:ef7eb2e8f9f7 11186 #define SPI_PUSHR_CTAS(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CTAS_SHIFT)) & SPI_PUSHR_CTAS_MASK)
<> 144:ef7eb2e8f9f7 11187 #define SPI_PUSHR_CONT_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 11188 #define SPI_PUSHR_CONT_SHIFT (31U)
<> 144:ef7eb2e8f9f7 11189 #define SPI_PUSHR_CONT(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CONT_SHIFT)) & SPI_PUSHR_CONT_MASK)
<> 144:ef7eb2e8f9f7 11190
<> 144:ef7eb2e8f9f7 11191 /*! @name PUSHR_SLAVE - PUSH TX FIFO Register In Slave Mode */
<> 144:ef7eb2e8f9f7 11192 #define SPI_PUSHR_SLAVE_TXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11193 #define SPI_PUSHR_SLAVE_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11194 #define SPI_PUSHR_SLAVE_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_SLAVE_TXDATA_SHIFT)) & SPI_PUSHR_SLAVE_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11195
<> 144:ef7eb2e8f9f7 11196 /*! @name POPR - POP RX FIFO Register */
<> 144:ef7eb2e8f9f7 11197 #define SPI_POPR_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11198 #define SPI_POPR_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11199 #define SPI_POPR_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_POPR_RXDATA_SHIFT)) & SPI_POPR_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 11200
<> 144:ef7eb2e8f9f7 11201 /*! @name TXFR0 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 11202 #define SPI_TXFR0_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 11203 #define SPI_TXFR0_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11204 #define SPI_TXFR0_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR0_TXDATA_SHIFT)) & SPI_TXFR0_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11205 #define SPI_TXFR0_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 11206 #define SPI_TXFR0_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11207 #define SPI_TXFR0_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR0_TXCMD_TXDATA_SHIFT)) & SPI_TXFR0_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11208
<> 144:ef7eb2e8f9f7 11209 /*! @name TXFR1 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 11210 #define SPI_TXFR1_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 11211 #define SPI_TXFR1_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11212 #define SPI_TXFR1_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR1_TXDATA_SHIFT)) & SPI_TXFR1_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11213 #define SPI_TXFR1_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 11214 #define SPI_TXFR1_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11215 #define SPI_TXFR1_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR1_TXCMD_TXDATA_SHIFT)) & SPI_TXFR1_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11216
<> 144:ef7eb2e8f9f7 11217 /*! @name TXFR2 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 11218 #define SPI_TXFR2_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 11219 #define SPI_TXFR2_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11220 #define SPI_TXFR2_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR2_TXDATA_SHIFT)) & SPI_TXFR2_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11221 #define SPI_TXFR2_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 11222 #define SPI_TXFR2_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11223 #define SPI_TXFR2_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR2_TXCMD_TXDATA_SHIFT)) & SPI_TXFR2_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11224
<> 144:ef7eb2e8f9f7 11225 /*! @name TXFR3 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 11226 #define SPI_TXFR3_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 11227 #define SPI_TXFR3_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11228 #define SPI_TXFR3_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR3_TXDATA_SHIFT)) & SPI_TXFR3_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11229 #define SPI_TXFR3_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 11230 #define SPI_TXFR3_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 11231 #define SPI_TXFR3_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR3_TXCMD_TXDATA_SHIFT)) & SPI_TXFR3_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 11232
<> 144:ef7eb2e8f9f7 11233 /*! @name RXFR0 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 11234 #define SPI_RXFR0_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11235 #define SPI_RXFR0_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11236 #define SPI_RXFR0_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR0_RXDATA_SHIFT)) & SPI_RXFR0_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 11237
<> 144:ef7eb2e8f9f7 11238 /*! @name RXFR1 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 11239 #define SPI_RXFR1_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11240 #define SPI_RXFR1_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11241 #define SPI_RXFR1_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR1_RXDATA_SHIFT)) & SPI_RXFR1_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 11242
<> 144:ef7eb2e8f9f7 11243 /*! @name RXFR2 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 11244 #define SPI_RXFR2_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11245 #define SPI_RXFR2_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11246 #define SPI_RXFR2_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR2_RXDATA_SHIFT)) & SPI_RXFR2_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 11247
<> 144:ef7eb2e8f9f7 11248 /*! @name RXFR3 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 11249 #define SPI_RXFR3_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 11250 #define SPI_RXFR3_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11251 #define SPI_RXFR3_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR3_RXDATA_SHIFT)) & SPI_RXFR3_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 11252
<> 144:ef7eb2e8f9f7 11253
<> 144:ef7eb2e8f9f7 11254 /*!
<> 144:ef7eb2e8f9f7 11255 * @}
<> 144:ef7eb2e8f9f7 11256 */ /* end of group SPI_Register_Masks */
<> 144:ef7eb2e8f9f7 11257
<> 144:ef7eb2e8f9f7 11258
<> 144:ef7eb2e8f9f7 11259 /* SPI - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 11260 /** Peripheral SPI0 base address */
<> 144:ef7eb2e8f9f7 11261 #define SPI0_BASE (0x4002C000u)
<> 144:ef7eb2e8f9f7 11262 /** Peripheral SPI0 base pointer */
<> 144:ef7eb2e8f9f7 11263 #define SPI0 ((SPI_Type *)SPI0_BASE)
<> 144:ef7eb2e8f9f7 11264 /** Peripheral SPI1 base address */
<> 144:ef7eb2e8f9f7 11265 #define SPI1_BASE (0x4002D000u)
<> 144:ef7eb2e8f9f7 11266 /** Peripheral SPI1 base pointer */
<> 144:ef7eb2e8f9f7 11267 #define SPI1 ((SPI_Type *)SPI1_BASE)
<> 144:ef7eb2e8f9f7 11268 /** Peripheral SPI2 base address */
<> 144:ef7eb2e8f9f7 11269 #define SPI2_BASE (0x400AC000u)
<> 144:ef7eb2e8f9f7 11270 /** Peripheral SPI2 base pointer */
<> 144:ef7eb2e8f9f7 11271 #define SPI2 ((SPI_Type *)SPI2_BASE)
<> 144:ef7eb2e8f9f7 11272 /** Array initializer of SPI peripheral base addresses */
<> 144:ef7eb2e8f9f7 11273 #define SPI_BASE_ADDRS { SPI0_BASE, SPI1_BASE, SPI2_BASE }
<> 144:ef7eb2e8f9f7 11274 /** Array initializer of SPI peripheral base pointers */
<> 144:ef7eb2e8f9f7 11275 #define SPI_BASE_PTRS { SPI0, SPI1, SPI2 }
<> 144:ef7eb2e8f9f7 11276 /** Interrupt vectors for the SPI peripheral type */
<> 144:ef7eb2e8f9f7 11277 #define SPI_IRQS { SPI0_IRQn, SPI1_IRQn, SPI2_IRQn }
<> 144:ef7eb2e8f9f7 11278
<> 144:ef7eb2e8f9f7 11279 /*!
<> 144:ef7eb2e8f9f7 11280 * @}
<> 144:ef7eb2e8f9f7 11281 */ /* end of group SPI_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 11282
<> 144:ef7eb2e8f9f7 11283
<> 144:ef7eb2e8f9f7 11284 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 11285 -- UART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 11286 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 11287
<> 144:ef7eb2e8f9f7 11288 /*!
<> 144:ef7eb2e8f9f7 11289 * @addtogroup UART_Peripheral_Access_Layer UART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 11290 * @{
<> 144:ef7eb2e8f9f7 11291 */
<> 144:ef7eb2e8f9f7 11292
<> 144:ef7eb2e8f9f7 11293 /** UART - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 11294 typedef struct {
<> 144:ef7eb2e8f9f7 11295 __IO uint8_t BDH; /**< UART Baud Rate Registers: High, offset: 0x0 */
<> 144:ef7eb2e8f9f7 11296 __IO uint8_t BDL; /**< UART Baud Rate Registers: Low, offset: 0x1 */
<> 144:ef7eb2e8f9f7 11297 __IO uint8_t C1; /**< UART Control Register 1, offset: 0x2 */
<> 144:ef7eb2e8f9f7 11298 __IO uint8_t C2; /**< UART Control Register 2, offset: 0x3 */
<> 144:ef7eb2e8f9f7 11299 __I uint8_t S1; /**< UART Status Register 1, offset: 0x4 */
<> 144:ef7eb2e8f9f7 11300 __IO uint8_t S2; /**< UART Status Register 2, offset: 0x5 */
<> 144:ef7eb2e8f9f7 11301 __IO uint8_t C3; /**< UART Control Register 3, offset: 0x6 */
<> 144:ef7eb2e8f9f7 11302 __IO uint8_t D; /**< UART Data Register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 11303 __IO uint8_t MA1; /**< UART Match Address Registers 1, offset: 0x8 */
<> 144:ef7eb2e8f9f7 11304 __IO uint8_t MA2; /**< UART Match Address Registers 2, offset: 0x9 */
<> 144:ef7eb2e8f9f7 11305 __IO uint8_t C4; /**< UART Control Register 4, offset: 0xA */
<> 144:ef7eb2e8f9f7 11306 __IO uint8_t C5; /**< UART Control Register 5, offset: 0xB */
<> 144:ef7eb2e8f9f7 11307 __I uint8_t ED; /**< UART Extended Data Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 11308 __IO uint8_t MODEM; /**< UART Modem Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 11309 __IO uint8_t IR; /**< UART Infrared Register, offset: 0xE */
<> 144:ef7eb2e8f9f7 11310 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 11311 __IO uint8_t PFIFO; /**< UART FIFO Parameters, offset: 0x10 */
<> 144:ef7eb2e8f9f7 11312 __IO uint8_t CFIFO; /**< UART FIFO Control Register, offset: 0x11 */
<> 144:ef7eb2e8f9f7 11313 __IO uint8_t SFIFO; /**< UART FIFO Status Register, offset: 0x12 */
<> 144:ef7eb2e8f9f7 11314 __IO uint8_t TWFIFO; /**< UART FIFO Transmit Watermark, offset: 0x13 */
<> 144:ef7eb2e8f9f7 11315 __I uint8_t TCFIFO; /**< UART FIFO Transmit Count, offset: 0x14 */
<> 144:ef7eb2e8f9f7 11316 __IO uint8_t RWFIFO; /**< UART FIFO Receive Watermark, offset: 0x15 */
<> 144:ef7eb2e8f9f7 11317 __I uint8_t RCFIFO; /**< UART FIFO Receive Count, offset: 0x16 */
<> 144:ef7eb2e8f9f7 11318 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 11319 __IO uint8_t C7816; /**< UART 7816 Control Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 11320 __IO uint8_t IE7816; /**< UART 7816 Interrupt Enable Register, offset: 0x19 */
<> 144:ef7eb2e8f9f7 11321 __IO uint8_t IS7816; /**< UART 7816 Interrupt Status Register, offset: 0x1A */
<> 144:ef7eb2e8f9f7 11322 union { /* offset: 0x1B */
<> 144:ef7eb2e8f9f7 11323 __IO uint8_t WP7816T0; /**< UART 7816 Wait Parameter Register, offset: 0x1B */
<> 144:ef7eb2e8f9f7 11324 __IO uint8_t WP7816T1; /**< UART 7816 Wait Parameter Register, offset: 0x1B */
<> 144:ef7eb2e8f9f7 11325 };
<> 144:ef7eb2e8f9f7 11326 __IO uint8_t WN7816; /**< UART 7816 Wait N Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 11327 __IO uint8_t WF7816; /**< UART 7816 Wait FD Register, offset: 0x1D */
<> 144:ef7eb2e8f9f7 11328 __IO uint8_t ET7816; /**< UART 7816 Error Threshold Register, offset: 0x1E */
<> 144:ef7eb2e8f9f7 11329 __IO uint8_t TL7816; /**< UART 7816 Transmit Length Register, offset: 0x1F */
<> 144:ef7eb2e8f9f7 11330 } UART_Type;
<> 144:ef7eb2e8f9f7 11331
<> 144:ef7eb2e8f9f7 11332 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 11333 -- UART Register Masks
<> 144:ef7eb2e8f9f7 11334 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 11335
<> 144:ef7eb2e8f9f7 11336 /*!
<> 144:ef7eb2e8f9f7 11337 * @addtogroup UART_Register_Masks UART Register Masks
<> 144:ef7eb2e8f9f7 11338 * @{
<> 144:ef7eb2e8f9f7 11339 */
<> 144:ef7eb2e8f9f7 11340
<> 144:ef7eb2e8f9f7 11341 /*! @name BDH - UART Baud Rate Registers: High */
<> 144:ef7eb2e8f9f7 11342 #define UART_BDH_SBR_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 11343 #define UART_BDH_SBR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11344 #define UART_BDH_SBR(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_SBR_SHIFT)) & UART_BDH_SBR_MASK)
<> 144:ef7eb2e8f9f7 11345 #define UART_BDH_SBNS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11346 #define UART_BDH_SBNS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11347 #define UART_BDH_SBNS(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_SBNS_SHIFT)) & UART_BDH_SBNS_MASK)
<> 144:ef7eb2e8f9f7 11348 #define UART_BDH_RXEDGIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11349 #define UART_BDH_RXEDGIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11350 #define UART_BDH_RXEDGIE(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_RXEDGIE_SHIFT)) & UART_BDH_RXEDGIE_MASK)
<> 144:ef7eb2e8f9f7 11351 #define UART_BDH_LBKDIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11352 #define UART_BDH_LBKDIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11353 #define UART_BDH_LBKDIE(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_LBKDIE_SHIFT)) & UART_BDH_LBKDIE_MASK)
<> 144:ef7eb2e8f9f7 11354
<> 144:ef7eb2e8f9f7 11355 /*! @name BDL - UART Baud Rate Registers: Low */
<> 144:ef7eb2e8f9f7 11356 #define UART_BDL_SBR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11357 #define UART_BDL_SBR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11358 #define UART_BDL_SBR(x) (((uint8_t)(((uint8_t)(x)) << UART_BDL_SBR_SHIFT)) & UART_BDL_SBR_MASK)
<> 144:ef7eb2e8f9f7 11359
<> 144:ef7eb2e8f9f7 11360 /*! @name C1 - UART Control Register 1 */
<> 144:ef7eb2e8f9f7 11361 #define UART_C1_PT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11362 #define UART_C1_PT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11363 #define UART_C1_PT(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_PT_SHIFT)) & UART_C1_PT_MASK)
<> 144:ef7eb2e8f9f7 11364 #define UART_C1_PE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11365 #define UART_C1_PE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11366 #define UART_C1_PE(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_PE_SHIFT)) & UART_C1_PE_MASK)
<> 144:ef7eb2e8f9f7 11367 #define UART_C1_ILT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11368 #define UART_C1_ILT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11369 #define UART_C1_ILT(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_ILT_SHIFT)) & UART_C1_ILT_MASK)
<> 144:ef7eb2e8f9f7 11370 #define UART_C1_WAKE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11371 #define UART_C1_WAKE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11372 #define UART_C1_WAKE(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_WAKE_SHIFT)) & UART_C1_WAKE_MASK)
<> 144:ef7eb2e8f9f7 11373 #define UART_C1_M_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11374 #define UART_C1_M_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11375 #define UART_C1_M(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_M_SHIFT)) & UART_C1_M_MASK)
<> 144:ef7eb2e8f9f7 11376 #define UART_C1_RSRC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11377 #define UART_C1_RSRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11378 #define UART_C1_RSRC(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_RSRC_SHIFT)) & UART_C1_RSRC_MASK)
<> 144:ef7eb2e8f9f7 11379 #define UART_C1_UARTSWAI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11380 #define UART_C1_UARTSWAI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11381 #define UART_C1_UARTSWAI(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_UARTSWAI_SHIFT)) & UART_C1_UARTSWAI_MASK)
<> 144:ef7eb2e8f9f7 11382 #define UART_C1_LOOPS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11383 #define UART_C1_LOOPS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11384 #define UART_C1_LOOPS(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_LOOPS_SHIFT)) & UART_C1_LOOPS_MASK)
<> 144:ef7eb2e8f9f7 11385
<> 144:ef7eb2e8f9f7 11386 /*! @name C2 - UART Control Register 2 */
<> 144:ef7eb2e8f9f7 11387 #define UART_C2_SBK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11388 #define UART_C2_SBK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11389 #define UART_C2_SBK(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_SBK_SHIFT)) & UART_C2_SBK_MASK)
<> 144:ef7eb2e8f9f7 11390 #define UART_C2_RWU_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11391 #define UART_C2_RWU_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11392 #define UART_C2_RWU(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RWU_SHIFT)) & UART_C2_RWU_MASK)
<> 144:ef7eb2e8f9f7 11393 #define UART_C2_RE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11394 #define UART_C2_RE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11395 #define UART_C2_RE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RE_SHIFT)) & UART_C2_RE_MASK)
<> 144:ef7eb2e8f9f7 11396 #define UART_C2_TE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11397 #define UART_C2_TE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11398 #define UART_C2_TE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TE_SHIFT)) & UART_C2_TE_MASK)
<> 144:ef7eb2e8f9f7 11399 #define UART_C2_ILIE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11400 #define UART_C2_ILIE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11401 #define UART_C2_ILIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_ILIE_SHIFT)) & UART_C2_ILIE_MASK)
<> 144:ef7eb2e8f9f7 11402 #define UART_C2_RIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11403 #define UART_C2_RIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11404 #define UART_C2_RIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RIE_SHIFT)) & UART_C2_RIE_MASK)
<> 144:ef7eb2e8f9f7 11405 #define UART_C2_TCIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11406 #define UART_C2_TCIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11407 #define UART_C2_TCIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TCIE_SHIFT)) & UART_C2_TCIE_MASK)
<> 144:ef7eb2e8f9f7 11408 #define UART_C2_TIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11409 #define UART_C2_TIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11410 #define UART_C2_TIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TIE_SHIFT)) & UART_C2_TIE_MASK)
<> 144:ef7eb2e8f9f7 11411
<> 144:ef7eb2e8f9f7 11412 /*! @name S1 - UART Status Register 1 */
<> 144:ef7eb2e8f9f7 11413 #define UART_S1_PF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11414 #define UART_S1_PF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11415 #define UART_S1_PF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_PF_SHIFT)) & UART_S1_PF_MASK)
<> 144:ef7eb2e8f9f7 11416 #define UART_S1_FE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11417 #define UART_S1_FE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11418 #define UART_S1_FE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_FE_SHIFT)) & UART_S1_FE_MASK)
<> 144:ef7eb2e8f9f7 11419 #define UART_S1_NF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11420 #define UART_S1_NF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11421 #define UART_S1_NF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_NF_SHIFT)) & UART_S1_NF_MASK)
<> 144:ef7eb2e8f9f7 11422 #define UART_S1_OR_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11423 #define UART_S1_OR_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11424 #define UART_S1_OR(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_OR_SHIFT)) & UART_S1_OR_MASK)
<> 144:ef7eb2e8f9f7 11425 #define UART_S1_IDLE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11426 #define UART_S1_IDLE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11427 #define UART_S1_IDLE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_IDLE_SHIFT)) & UART_S1_IDLE_MASK)
<> 144:ef7eb2e8f9f7 11428 #define UART_S1_RDRF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11429 #define UART_S1_RDRF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11430 #define UART_S1_RDRF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_RDRF_SHIFT)) & UART_S1_RDRF_MASK)
<> 144:ef7eb2e8f9f7 11431 #define UART_S1_TC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11432 #define UART_S1_TC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11433 #define UART_S1_TC(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_TC_SHIFT)) & UART_S1_TC_MASK)
<> 144:ef7eb2e8f9f7 11434 #define UART_S1_TDRE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11435 #define UART_S1_TDRE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11436 #define UART_S1_TDRE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_TDRE_SHIFT)) & UART_S1_TDRE_MASK)
<> 144:ef7eb2e8f9f7 11437
<> 144:ef7eb2e8f9f7 11438 /*! @name S2 - UART Status Register 2 */
<> 144:ef7eb2e8f9f7 11439 #define UART_S2_RAF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11440 #define UART_S2_RAF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11441 #define UART_S2_RAF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RAF_SHIFT)) & UART_S2_RAF_MASK)
<> 144:ef7eb2e8f9f7 11442 #define UART_S2_LBKDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11443 #define UART_S2_LBKDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11444 #define UART_S2_LBKDE(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_LBKDE_SHIFT)) & UART_S2_LBKDE_MASK)
<> 144:ef7eb2e8f9f7 11445 #define UART_S2_BRK13_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11446 #define UART_S2_BRK13_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11447 #define UART_S2_BRK13(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_BRK13_SHIFT)) & UART_S2_BRK13_MASK)
<> 144:ef7eb2e8f9f7 11448 #define UART_S2_RWUID_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11449 #define UART_S2_RWUID_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11450 #define UART_S2_RWUID(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RWUID_SHIFT)) & UART_S2_RWUID_MASK)
<> 144:ef7eb2e8f9f7 11451 #define UART_S2_RXINV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11452 #define UART_S2_RXINV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11453 #define UART_S2_RXINV(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RXINV_SHIFT)) & UART_S2_RXINV_MASK)
<> 144:ef7eb2e8f9f7 11454 #define UART_S2_MSBF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11455 #define UART_S2_MSBF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11456 #define UART_S2_MSBF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_MSBF_SHIFT)) & UART_S2_MSBF_MASK)
<> 144:ef7eb2e8f9f7 11457 #define UART_S2_RXEDGIF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11458 #define UART_S2_RXEDGIF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11459 #define UART_S2_RXEDGIF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RXEDGIF_SHIFT)) & UART_S2_RXEDGIF_MASK)
<> 144:ef7eb2e8f9f7 11460 #define UART_S2_LBKDIF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11461 #define UART_S2_LBKDIF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11462 #define UART_S2_LBKDIF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_LBKDIF_SHIFT)) & UART_S2_LBKDIF_MASK)
<> 144:ef7eb2e8f9f7 11463
<> 144:ef7eb2e8f9f7 11464 /*! @name C3 - UART Control Register 3 */
<> 144:ef7eb2e8f9f7 11465 #define UART_C3_PEIE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11466 #define UART_C3_PEIE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11467 #define UART_C3_PEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_PEIE_SHIFT)) & UART_C3_PEIE_MASK)
<> 144:ef7eb2e8f9f7 11468 #define UART_C3_FEIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11469 #define UART_C3_FEIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11470 #define UART_C3_FEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_FEIE_SHIFT)) & UART_C3_FEIE_MASK)
<> 144:ef7eb2e8f9f7 11471 #define UART_C3_NEIE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11472 #define UART_C3_NEIE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11473 #define UART_C3_NEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_NEIE_SHIFT)) & UART_C3_NEIE_MASK)
<> 144:ef7eb2e8f9f7 11474 #define UART_C3_ORIE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11475 #define UART_C3_ORIE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11476 #define UART_C3_ORIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_ORIE_SHIFT)) & UART_C3_ORIE_MASK)
<> 144:ef7eb2e8f9f7 11477 #define UART_C3_TXINV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11478 #define UART_C3_TXINV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11479 #define UART_C3_TXINV(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_TXINV_SHIFT)) & UART_C3_TXINV_MASK)
<> 144:ef7eb2e8f9f7 11480 #define UART_C3_TXDIR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11481 #define UART_C3_TXDIR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11482 #define UART_C3_TXDIR(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_TXDIR_SHIFT)) & UART_C3_TXDIR_MASK)
<> 144:ef7eb2e8f9f7 11483 #define UART_C3_T8_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11484 #define UART_C3_T8_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11485 #define UART_C3_T8(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_T8_SHIFT)) & UART_C3_T8_MASK)
<> 144:ef7eb2e8f9f7 11486 #define UART_C3_R8_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11487 #define UART_C3_R8_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11488 #define UART_C3_R8(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_R8_SHIFT)) & UART_C3_R8_MASK)
<> 144:ef7eb2e8f9f7 11489
<> 144:ef7eb2e8f9f7 11490 /*! @name D - UART Data Register */
<> 144:ef7eb2e8f9f7 11491 #define UART_D_RT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11492 #define UART_D_RT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11493 #define UART_D_RT(x) (((uint8_t)(((uint8_t)(x)) << UART_D_RT_SHIFT)) & UART_D_RT_MASK)
<> 144:ef7eb2e8f9f7 11494
<> 144:ef7eb2e8f9f7 11495 /*! @name MA1 - UART Match Address Registers 1 */
<> 144:ef7eb2e8f9f7 11496 #define UART_MA1_MA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11497 #define UART_MA1_MA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11498 #define UART_MA1_MA(x) (((uint8_t)(((uint8_t)(x)) << UART_MA1_MA_SHIFT)) & UART_MA1_MA_MASK)
<> 144:ef7eb2e8f9f7 11499
<> 144:ef7eb2e8f9f7 11500 /*! @name MA2 - UART Match Address Registers 2 */
<> 144:ef7eb2e8f9f7 11501 #define UART_MA2_MA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11502 #define UART_MA2_MA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11503 #define UART_MA2_MA(x) (((uint8_t)(((uint8_t)(x)) << UART_MA2_MA_SHIFT)) & UART_MA2_MA_MASK)
<> 144:ef7eb2e8f9f7 11504
<> 144:ef7eb2e8f9f7 11505 /*! @name C4 - UART Control Register 4 */
<> 144:ef7eb2e8f9f7 11506 #define UART_C4_BRFA_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 11507 #define UART_C4_BRFA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11508 #define UART_C4_BRFA(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_BRFA_SHIFT)) & UART_C4_BRFA_MASK)
<> 144:ef7eb2e8f9f7 11509 #define UART_C4_M10_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11510 #define UART_C4_M10_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11511 #define UART_C4_M10(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_M10_SHIFT)) & UART_C4_M10_MASK)
<> 144:ef7eb2e8f9f7 11512 #define UART_C4_MAEN2_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11513 #define UART_C4_MAEN2_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11514 #define UART_C4_MAEN2(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_MAEN2_SHIFT)) & UART_C4_MAEN2_MASK)
<> 144:ef7eb2e8f9f7 11515 #define UART_C4_MAEN1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11516 #define UART_C4_MAEN1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11517 #define UART_C4_MAEN1(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_MAEN1_SHIFT)) & UART_C4_MAEN1_MASK)
<> 144:ef7eb2e8f9f7 11518
<> 144:ef7eb2e8f9f7 11519 /*! @name C5 - UART Control Register 5 */
<> 144:ef7eb2e8f9f7 11520 #define UART_C5_LBKDDMAS_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11521 #define UART_C5_LBKDDMAS_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11522 #define UART_C5_LBKDDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_LBKDDMAS_SHIFT)) & UART_C5_LBKDDMAS_MASK)
<> 144:ef7eb2e8f9f7 11523 #define UART_C5_ILDMAS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11524 #define UART_C5_ILDMAS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11525 #define UART_C5_ILDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_ILDMAS_SHIFT)) & UART_C5_ILDMAS_MASK)
<> 144:ef7eb2e8f9f7 11526 #define UART_C5_RDMAS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11527 #define UART_C5_RDMAS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11528 #define UART_C5_RDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_RDMAS_SHIFT)) & UART_C5_RDMAS_MASK)
<> 144:ef7eb2e8f9f7 11529 #define UART_C5_TCDMAS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11530 #define UART_C5_TCDMAS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11531 #define UART_C5_TCDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_TCDMAS_SHIFT)) & UART_C5_TCDMAS_MASK)
<> 144:ef7eb2e8f9f7 11532 #define UART_C5_TDMAS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11533 #define UART_C5_TDMAS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11534 #define UART_C5_TDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_TDMAS_SHIFT)) & UART_C5_TDMAS_MASK)
<> 144:ef7eb2e8f9f7 11535
<> 144:ef7eb2e8f9f7 11536 /*! @name ED - UART Extended Data Register */
<> 144:ef7eb2e8f9f7 11537 #define UART_ED_PARITYE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11538 #define UART_ED_PARITYE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11539 #define UART_ED_PARITYE(x) (((uint8_t)(((uint8_t)(x)) << UART_ED_PARITYE_SHIFT)) & UART_ED_PARITYE_MASK)
<> 144:ef7eb2e8f9f7 11540 #define UART_ED_NOISY_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11541 #define UART_ED_NOISY_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11542 #define UART_ED_NOISY(x) (((uint8_t)(((uint8_t)(x)) << UART_ED_NOISY_SHIFT)) & UART_ED_NOISY_MASK)
<> 144:ef7eb2e8f9f7 11543
<> 144:ef7eb2e8f9f7 11544 /*! @name MODEM - UART Modem Register */
<> 144:ef7eb2e8f9f7 11545 #define UART_MODEM_TXCTSE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11546 #define UART_MODEM_TXCTSE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11547 #define UART_MODEM_TXCTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXCTSE_SHIFT)) & UART_MODEM_TXCTSE_MASK)
<> 144:ef7eb2e8f9f7 11548 #define UART_MODEM_TXRTSE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11549 #define UART_MODEM_TXRTSE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11550 #define UART_MODEM_TXRTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXRTSE_SHIFT)) & UART_MODEM_TXRTSE_MASK)
<> 144:ef7eb2e8f9f7 11551 #define UART_MODEM_TXRTSPOL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11552 #define UART_MODEM_TXRTSPOL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11553 #define UART_MODEM_TXRTSPOL(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXRTSPOL_SHIFT)) & UART_MODEM_TXRTSPOL_MASK)
<> 144:ef7eb2e8f9f7 11554 #define UART_MODEM_RXRTSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11555 #define UART_MODEM_RXRTSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11556 #define UART_MODEM_RXRTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_RXRTSE_SHIFT)) & UART_MODEM_RXRTSE_MASK)
<> 144:ef7eb2e8f9f7 11557
<> 144:ef7eb2e8f9f7 11558 /*! @name IR - UART Infrared Register */
<> 144:ef7eb2e8f9f7 11559 #define UART_IR_TNP_MASK (0x3U)
<> 144:ef7eb2e8f9f7 11560 #define UART_IR_TNP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11561 #define UART_IR_TNP(x) (((uint8_t)(((uint8_t)(x)) << UART_IR_TNP_SHIFT)) & UART_IR_TNP_MASK)
<> 144:ef7eb2e8f9f7 11562 #define UART_IR_IREN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11563 #define UART_IR_IREN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11564 #define UART_IR_IREN(x) (((uint8_t)(((uint8_t)(x)) << UART_IR_IREN_SHIFT)) & UART_IR_IREN_MASK)
<> 144:ef7eb2e8f9f7 11565
<> 144:ef7eb2e8f9f7 11566 /*! @name PFIFO - UART FIFO Parameters */
<> 144:ef7eb2e8f9f7 11567 #define UART_PFIFO_RXFIFOSIZE_MASK (0x7U)
<> 144:ef7eb2e8f9f7 11568 #define UART_PFIFO_RXFIFOSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11569 #define UART_PFIFO_RXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_RXFIFOSIZE_SHIFT)) & UART_PFIFO_RXFIFOSIZE_MASK)
<> 144:ef7eb2e8f9f7 11570 #define UART_PFIFO_RXFE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11571 #define UART_PFIFO_RXFE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11572 #define UART_PFIFO_RXFE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_RXFE_SHIFT)) & UART_PFIFO_RXFE_MASK)
<> 144:ef7eb2e8f9f7 11573 #define UART_PFIFO_TXFIFOSIZE_MASK (0x70U)
<> 144:ef7eb2e8f9f7 11574 #define UART_PFIFO_TXFIFOSIZE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11575 #define UART_PFIFO_TXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_TXFIFOSIZE_SHIFT)) & UART_PFIFO_TXFIFOSIZE_MASK)
<> 144:ef7eb2e8f9f7 11576 #define UART_PFIFO_TXFE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11577 #define UART_PFIFO_TXFE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11578 #define UART_PFIFO_TXFE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_TXFE_SHIFT)) & UART_PFIFO_TXFE_MASK)
<> 144:ef7eb2e8f9f7 11579
<> 144:ef7eb2e8f9f7 11580 /*! @name CFIFO - UART FIFO Control Register */
<> 144:ef7eb2e8f9f7 11581 #define UART_CFIFO_RXUFE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11582 #define UART_CFIFO_RXUFE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11583 #define UART_CFIFO_RXUFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXUFE_SHIFT)) & UART_CFIFO_RXUFE_MASK)
<> 144:ef7eb2e8f9f7 11584 #define UART_CFIFO_TXOFE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11585 #define UART_CFIFO_TXOFE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11586 #define UART_CFIFO_TXOFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_TXOFE_SHIFT)) & UART_CFIFO_TXOFE_MASK)
<> 144:ef7eb2e8f9f7 11587 #define UART_CFIFO_RXOFE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11588 #define UART_CFIFO_RXOFE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11589 #define UART_CFIFO_RXOFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXOFE_SHIFT)) & UART_CFIFO_RXOFE_MASK)
<> 144:ef7eb2e8f9f7 11590 #define UART_CFIFO_RXFLUSH_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11591 #define UART_CFIFO_RXFLUSH_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11592 #define UART_CFIFO_RXFLUSH(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXFLUSH_SHIFT)) & UART_CFIFO_RXFLUSH_MASK)
<> 144:ef7eb2e8f9f7 11593 #define UART_CFIFO_TXFLUSH_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11594 #define UART_CFIFO_TXFLUSH_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11595 #define UART_CFIFO_TXFLUSH(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_TXFLUSH_SHIFT)) & UART_CFIFO_TXFLUSH_MASK)
<> 144:ef7eb2e8f9f7 11596
<> 144:ef7eb2e8f9f7 11597 /*! @name SFIFO - UART FIFO Status Register */
<> 144:ef7eb2e8f9f7 11598 #define UART_SFIFO_RXUF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11599 #define UART_SFIFO_RXUF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11600 #define UART_SFIFO_RXUF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXUF_SHIFT)) & UART_SFIFO_RXUF_MASK)
<> 144:ef7eb2e8f9f7 11601 #define UART_SFIFO_TXOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11602 #define UART_SFIFO_TXOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11603 #define UART_SFIFO_TXOF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_TXOF_SHIFT)) & UART_SFIFO_TXOF_MASK)
<> 144:ef7eb2e8f9f7 11604 #define UART_SFIFO_RXOF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11605 #define UART_SFIFO_RXOF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11606 #define UART_SFIFO_RXOF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXOF_SHIFT)) & UART_SFIFO_RXOF_MASK)
<> 144:ef7eb2e8f9f7 11607 #define UART_SFIFO_RXEMPT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11608 #define UART_SFIFO_RXEMPT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11609 #define UART_SFIFO_RXEMPT(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXEMPT_SHIFT)) & UART_SFIFO_RXEMPT_MASK)
<> 144:ef7eb2e8f9f7 11610 #define UART_SFIFO_TXEMPT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11611 #define UART_SFIFO_TXEMPT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11612 #define UART_SFIFO_TXEMPT(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_TXEMPT_SHIFT)) & UART_SFIFO_TXEMPT_MASK)
<> 144:ef7eb2e8f9f7 11613
<> 144:ef7eb2e8f9f7 11614 /*! @name TWFIFO - UART FIFO Transmit Watermark */
<> 144:ef7eb2e8f9f7 11615 #define UART_TWFIFO_TXWATER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11616 #define UART_TWFIFO_TXWATER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11617 #define UART_TWFIFO_TXWATER(x) (((uint8_t)(((uint8_t)(x)) << UART_TWFIFO_TXWATER_SHIFT)) & UART_TWFIFO_TXWATER_MASK)
<> 144:ef7eb2e8f9f7 11618
<> 144:ef7eb2e8f9f7 11619 /*! @name TCFIFO - UART FIFO Transmit Count */
<> 144:ef7eb2e8f9f7 11620 #define UART_TCFIFO_TXCOUNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11621 #define UART_TCFIFO_TXCOUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11622 #define UART_TCFIFO_TXCOUNT(x) (((uint8_t)(((uint8_t)(x)) << UART_TCFIFO_TXCOUNT_SHIFT)) & UART_TCFIFO_TXCOUNT_MASK)
<> 144:ef7eb2e8f9f7 11623
<> 144:ef7eb2e8f9f7 11624 /*! @name RWFIFO - UART FIFO Receive Watermark */
<> 144:ef7eb2e8f9f7 11625 #define UART_RWFIFO_RXWATER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11626 #define UART_RWFIFO_RXWATER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11627 #define UART_RWFIFO_RXWATER(x) (((uint8_t)(((uint8_t)(x)) << UART_RWFIFO_RXWATER_SHIFT)) & UART_RWFIFO_RXWATER_MASK)
<> 144:ef7eb2e8f9f7 11628
<> 144:ef7eb2e8f9f7 11629 /*! @name RCFIFO - UART FIFO Receive Count */
<> 144:ef7eb2e8f9f7 11630 #define UART_RCFIFO_RXCOUNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11631 #define UART_RCFIFO_RXCOUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11632 #define UART_RCFIFO_RXCOUNT(x) (((uint8_t)(((uint8_t)(x)) << UART_RCFIFO_RXCOUNT_SHIFT)) & UART_RCFIFO_RXCOUNT_MASK)
<> 144:ef7eb2e8f9f7 11633
<> 144:ef7eb2e8f9f7 11634 /*! @name C7816 - UART 7816 Control Register */
<> 144:ef7eb2e8f9f7 11635 #define UART_C7816_ISO_7816E_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11636 #define UART_C7816_ISO_7816E_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11637 #define UART_C7816_ISO_7816E(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ISO_7816E_SHIFT)) & UART_C7816_ISO_7816E_MASK)
<> 144:ef7eb2e8f9f7 11638 #define UART_C7816_TTYPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11639 #define UART_C7816_TTYPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11640 #define UART_C7816_TTYPE(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_TTYPE_SHIFT)) & UART_C7816_TTYPE_MASK)
<> 144:ef7eb2e8f9f7 11641 #define UART_C7816_INIT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11642 #define UART_C7816_INIT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11643 #define UART_C7816_INIT(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_INIT_SHIFT)) & UART_C7816_INIT_MASK)
<> 144:ef7eb2e8f9f7 11644 #define UART_C7816_ANACK_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11645 #define UART_C7816_ANACK_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11646 #define UART_C7816_ANACK(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ANACK_SHIFT)) & UART_C7816_ANACK_MASK)
<> 144:ef7eb2e8f9f7 11647 #define UART_C7816_ONACK_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11648 #define UART_C7816_ONACK_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11649 #define UART_C7816_ONACK(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ONACK_SHIFT)) & UART_C7816_ONACK_MASK)
<> 144:ef7eb2e8f9f7 11650
<> 144:ef7eb2e8f9f7 11651 /*! @name IE7816 - UART 7816 Interrupt Enable Register */
<> 144:ef7eb2e8f9f7 11652 #define UART_IE7816_RXTE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11653 #define UART_IE7816_RXTE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11654 #define UART_IE7816_RXTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_RXTE_SHIFT)) & UART_IE7816_RXTE_MASK)
<> 144:ef7eb2e8f9f7 11655 #define UART_IE7816_TXTE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11656 #define UART_IE7816_TXTE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11657 #define UART_IE7816_TXTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_TXTE_SHIFT)) & UART_IE7816_TXTE_MASK)
<> 144:ef7eb2e8f9f7 11658 #define UART_IE7816_GTVE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11659 #define UART_IE7816_GTVE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11660 #define UART_IE7816_GTVE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_GTVE_SHIFT)) & UART_IE7816_GTVE_MASK)
<> 144:ef7eb2e8f9f7 11661 #define UART_IE7816_INITDE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11662 #define UART_IE7816_INITDE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11663 #define UART_IE7816_INITDE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_INITDE_SHIFT)) & UART_IE7816_INITDE_MASK)
<> 144:ef7eb2e8f9f7 11664 #define UART_IE7816_BWTE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11665 #define UART_IE7816_BWTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11666 #define UART_IE7816_BWTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_BWTE_SHIFT)) & UART_IE7816_BWTE_MASK)
<> 144:ef7eb2e8f9f7 11667 #define UART_IE7816_CWTE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11668 #define UART_IE7816_CWTE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11669 #define UART_IE7816_CWTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_CWTE_SHIFT)) & UART_IE7816_CWTE_MASK)
<> 144:ef7eb2e8f9f7 11670 #define UART_IE7816_WTE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11671 #define UART_IE7816_WTE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11672 #define UART_IE7816_WTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_WTE_SHIFT)) & UART_IE7816_WTE_MASK)
<> 144:ef7eb2e8f9f7 11673
<> 144:ef7eb2e8f9f7 11674 /*! @name IS7816 - UART 7816 Interrupt Status Register */
<> 144:ef7eb2e8f9f7 11675 #define UART_IS7816_RXT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11676 #define UART_IS7816_RXT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11677 #define UART_IS7816_RXT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_RXT_SHIFT)) & UART_IS7816_RXT_MASK)
<> 144:ef7eb2e8f9f7 11678 #define UART_IS7816_TXT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11679 #define UART_IS7816_TXT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11680 #define UART_IS7816_TXT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_TXT_SHIFT)) & UART_IS7816_TXT_MASK)
<> 144:ef7eb2e8f9f7 11681 #define UART_IS7816_GTV_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11682 #define UART_IS7816_GTV_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11683 #define UART_IS7816_GTV(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_GTV_SHIFT)) & UART_IS7816_GTV_MASK)
<> 144:ef7eb2e8f9f7 11684 #define UART_IS7816_INITD_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11685 #define UART_IS7816_INITD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11686 #define UART_IS7816_INITD(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_INITD_SHIFT)) & UART_IS7816_INITD_MASK)
<> 144:ef7eb2e8f9f7 11687 #define UART_IS7816_BWT_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11688 #define UART_IS7816_BWT_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11689 #define UART_IS7816_BWT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_BWT_SHIFT)) & UART_IS7816_BWT_MASK)
<> 144:ef7eb2e8f9f7 11690 #define UART_IS7816_CWT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11691 #define UART_IS7816_CWT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11692 #define UART_IS7816_CWT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_CWT_SHIFT)) & UART_IS7816_CWT_MASK)
<> 144:ef7eb2e8f9f7 11693 #define UART_IS7816_WT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11694 #define UART_IS7816_WT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11695 #define UART_IS7816_WT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_WT_SHIFT)) & UART_IS7816_WT_MASK)
<> 144:ef7eb2e8f9f7 11696
<> 144:ef7eb2e8f9f7 11697 /*! @name WP7816T0 - UART 7816 Wait Parameter Register */
<> 144:ef7eb2e8f9f7 11698 #define UART_WP7816T0_WI_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11699 #define UART_WP7816T0_WI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11700 #define UART_WP7816T0_WI(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816T0_WI_SHIFT)) & UART_WP7816T0_WI_MASK)
<> 144:ef7eb2e8f9f7 11701
<> 144:ef7eb2e8f9f7 11702 /*! @name WP7816T1 - UART 7816 Wait Parameter Register */
<> 144:ef7eb2e8f9f7 11703 #define UART_WP7816T1_BWI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 11704 #define UART_WP7816T1_BWI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11705 #define UART_WP7816T1_BWI(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816T1_BWI_SHIFT)) & UART_WP7816T1_BWI_MASK)
<> 144:ef7eb2e8f9f7 11706 #define UART_WP7816T1_CWI_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 11707 #define UART_WP7816T1_CWI_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11708 #define UART_WP7816T1_CWI(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816T1_CWI_SHIFT)) & UART_WP7816T1_CWI_MASK)
<> 144:ef7eb2e8f9f7 11709
<> 144:ef7eb2e8f9f7 11710 /*! @name WN7816 - UART 7816 Wait N Register */
<> 144:ef7eb2e8f9f7 11711 #define UART_WN7816_GTN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11712 #define UART_WN7816_GTN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11713 #define UART_WN7816_GTN(x) (((uint8_t)(((uint8_t)(x)) << UART_WN7816_GTN_SHIFT)) & UART_WN7816_GTN_MASK)
<> 144:ef7eb2e8f9f7 11714
<> 144:ef7eb2e8f9f7 11715 /*! @name WF7816 - UART 7816 Wait FD Register */
<> 144:ef7eb2e8f9f7 11716 #define UART_WF7816_GTFD_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11717 #define UART_WF7816_GTFD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11718 #define UART_WF7816_GTFD(x) (((uint8_t)(((uint8_t)(x)) << UART_WF7816_GTFD_SHIFT)) & UART_WF7816_GTFD_MASK)
<> 144:ef7eb2e8f9f7 11719
<> 144:ef7eb2e8f9f7 11720 /*! @name ET7816 - UART 7816 Error Threshold Register */
<> 144:ef7eb2e8f9f7 11721 #define UART_ET7816_RXTHRESHOLD_MASK (0xFU)
<> 144:ef7eb2e8f9f7 11722 #define UART_ET7816_RXTHRESHOLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11723 #define UART_ET7816_RXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x)) << UART_ET7816_RXTHRESHOLD_SHIFT)) & UART_ET7816_RXTHRESHOLD_MASK)
<> 144:ef7eb2e8f9f7 11724 #define UART_ET7816_TXTHRESHOLD_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 11725 #define UART_ET7816_TXTHRESHOLD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11726 #define UART_ET7816_TXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x)) << UART_ET7816_TXTHRESHOLD_SHIFT)) & UART_ET7816_TXTHRESHOLD_MASK)
<> 144:ef7eb2e8f9f7 11727
<> 144:ef7eb2e8f9f7 11728 /*! @name TL7816 - UART 7816 Transmit Length Register */
<> 144:ef7eb2e8f9f7 11729 #define UART_TL7816_TLEN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11730 #define UART_TL7816_TLEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11731 #define UART_TL7816_TLEN(x) (((uint8_t)(((uint8_t)(x)) << UART_TL7816_TLEN_SHIFT)) & UART_TL7816_TLEN_MASK)
<> 144:ef7eb2e8f9f7 11732
<> 144:ef7eb2e8f9f7 11733
<> 144:ef7eb2e8f9f7 11734 /*!
<> 144:ef7eb2e8f9f7 11735 * @}
<> 144:ef7eb2e8f9f7 11736 */ /* end of group UART_Register_Masks */
<> 144:ef7eb2e8f9f7 11737
<> 144:ef7eb2e8f9f7 11738
<> 144:ef7eb2e8f9f7 11739 /* UART - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 11740 /** Peripheral UART0 base address */
<> 144:ef7eb2e8f9f7 11741 #define UART0_BASE (0x4006A000u)
<> 144:ef7eb2e8f9f7 11742 /** Peripheral UART0 base pointer */
<> 144:ef7eb2e8f9f7 11743 #define UART0 ((UART_Type *)UART0_BASE)
<> 144:ef7eb2e8f9f7 11744 /** Peripheral UART1 base address */
<> 144:ef7eb2e8f9f7 11745 #define UART1_BASE (0x4006B000u)
<> 144:ef7eb2e8f9f7 11746 /** Peripheral UART1 base pointer */
<> 144:ef7eb2e8f9f7 11747 #define UART1 ((UART_Type *)UART1_BASE)
<> 144:ef7eb2e8f9f7 11748 /** Peripheral UART2 base address */
<> 144:ef7eb2e8f9f7 11749 #define UART2_BASE (0x4006C000u)
<> 144:ef7eb2e8f9f7 11750 /** Peripheral UART2 base pointer */
<> 144:ef7eb2e8f9f7 11751 #define UART2 ((UART_Type *)UART2_BASE)
<> 144:ef7eb2e8f9f7 11752 /** Peripheral UART3 base address */
<> 144:ef7eb2e8f9f7 11753 #define UART3_BASE (0x4006D000u)
<> 144:ef7eb2e8f9f7 11754 /** Peripheral UART3 base pointer */
<> 144:ef7eb2e8f9f7 11755 #define UART3 ((UART_Type *)UART3_BASE)
<> 144:ef7eb2e8f9f7 11756 /** Peripheral UART4 base address */
<> 144:ef7eb2e8f9f7 11757 #define UART4_BASE (0x400EA000u)
<> 144:ef7eb2e8f9f7 11758 /** Peripheral UART4 base pointer */
<> 144:ef7eb2e8f9f7 11759 #define UART4 ((UART_Type *)UART4_BASE)
<> 144:ef7eb2e8f9f7 11760 /** Peripheral UART5 base address */
<> 144:ef7eb2e8f9f7 11761 #define UART5_BASE (0x400EB000u)
<> 144:ef7eb2e8f9f7 11762 /** Peripheral UART5 base pointer */
<> 144:ef7eb2e8f9f7 11763 #define UART5 ((UART_Type *)UART5_BASE)
<> 144:ef7eb2e8f9f7 11764 /** Array initializer of UART peripheral base addresses */
<> 144:ef7eb2e8f9f7 11765 #define UART_BASE_ADDRS { UART0_BASE, UART1_BASE, UART2_BASE, UART3_BASE, UART4_BASE, UART5_BASE }
<> 144:ef7eb2e8f9f7 11766 /** Array initializer of UART peripheral base pointers */
<> 144:ef7eb2e8f9f7 11767 #define UART_BASE_PTRS { UART0, UART1, UART2, UART3, UART4, UART5 }
<> 144:ef7eb2e8f9f7 11768 /** Interrupt vectors for the UART peripheral type */
<> 144:ef7eb2e8f9f7 11769 #define UART_RX_TX_IRQS { UART0_RX_TX_IRQn, UART1_RX_TX_IRQn, UART2_RX_TX_IRQn, UART3_RX_TX_IRQn, UART4_RX_TX_IRQn, UART5_RX_TX_IRQn }
<> 144:ef7eb2e8f9f7 11770 #define UART_ERR_IRQS { UART0_ERR_IRQn, UART1_ERR_IRQn, UART2_ERR_IRQn, UART3_ERR_IRQn, UART4_ERR_IRQn, UART5_ERR_IRQn }
<> 144:ef7eb2e8f9f7 11771 #define UART_LON_IRQS { UART0_LON_IRQn, NotAvail_IRQn, NotAvail_IRQn, NotAvail_IRQn, NotAvail_IRQn, NotAvail_IRQn }
<> 144:ef7eb2e8f9f7 11772
<> 144:ef7eb2e8f9f7 11773 /*!
<> 144:ef7eb2e8f9f7 11774 * @}
<> 144:ef7eb2e8f9f7 11775 */ /* end of group UART_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 11776
<> 144:ef7eb2e8f9f7 11777
<> 144:ef7eb2e8f9f7 11778 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 11779 -- USB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 11780 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 11781
<> 144:ef7eb2e8f9f7 11782 /*!
<> 144:ef7eb2e8f9f7 11783 * @addtogroup USB_Peripheral_Access_Layer USB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 11784 * @{
<> 144:ef7eb2e8f9f7 11785 */
<> 144:ef7eb2e8f9f7 11786
<> 144:ef7eb2e8f9f7 11787 /** USB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 11788 typedef struct {
<> 144:ef7eb2e8f9f7 11789 __I uint8_t PERID; /**< Peripheral ID register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 11790 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 11791 __I uint8_t IDCOMP; /**< Peripheral ID Complement register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 11792 uint8_t RESERVED_1[3];
<> 144:ef7eb2e8f9f7 11793 __I uint8_t REV; /**< Peripheral Revision register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 11794 uint8_t RESERVED_2[3];
<> 144:ef7eb2e8f9f7 11795 __I uint8_t ADDINFO; /**< Peripheral Additional Info register, offset: 0xC */
<> 144:ef7eb2e8f9f7 11796 uint8_t RESERVED_3[3];
<> 144:ef7eb2e8f9f7 11797 __IO uint8_t OTGISTAT; /**< OTG Interrupt Status register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 11798 uint8_t RESERVED_4[3];
<> 144:ef7eb2e8f9f7 11799 __IO uint8_t OTGICR; /**< OTG Interrupt Control register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 11800 uint8_t RESERVED_5[3];
<> 144:ef7eb2e8f9f7 11801 __IO uint8_t OTGSTAT; /**< OTG Status register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 11802 uint8_t RESERVED_6[3];
<> 144:ef7eb2e8f9f7 11803 __IO uint8_t OTGCTL; /**< OTG Control register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 11804 uint8_t RESERVED_7[99];
<> 144:ef7eb2e8f9f7 11805 __IO uint8_t ISTAT; /**< Interrupt Status register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 11806 uint8_t RESERVED_8[3];
<> 144:ef7eb2e8f9f7 11807 __IO uint8_t INTEN; /**< Interrupt Enable register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 11808 uint8_t RESERVED_9[3];
<> 144:ef7eb2e8f9f7 11809 __IO uint8_t ERRSTAT; /**< Error Interrupt Status register, offset: 0x88 */
<> 144:ef7eb2e8f9f7 11810 uint8_t RESERVED_10[3];
<> 144:ef7eb2e8f9f7 11811 __IO uint8_t ERREN; /**< Error Interrupt Enable register, offset: 0x8C */
<> 144:ef7eb2e8f9f7 11812 uint8_t RESERVED_11[3];
<> 144:ef7eb2e8f9f7 11813 __I uint8_t STAT; /**< Status register, offset: 0x90 */
<> 144:ef7eb2e8f9f7 11814 uint8_t RESERVED_12[3];
<> 144:ef7eb2e8f9f7 11815 __IO uint8_t CTL; /**< Control register, offset: 0x94 */
<> 144:ef7eb2e8f9f7 11816 uint8_t RESERVED_13[3];
<> 144:ef7eb2e8f9f7 11817 __IO uint8_t ADDR; /**< Address register, offset: 0x98 */
<> 144:ef7eb2e8f9f7 11818 uint8_t RESERVED_14[3];
<> 144:ef7eb2e8f9f7 11819 __IO uint8_t BDTPAGE1; /**< BDT Page register 1, offset: 0x9C */
<> 144:ef7eb2e8f9f7 11820 uint8_t RESERVED_15[3];
<> 144:ef7eb2e8f9f7 11821 __IO uint8_t FRMNUML; /**< Frame Number register Low, offset: 0xA0 */
<> 144:ef7eb2e8f9f7 11822 uint8_t RESERVED_16[3];
<> 144:ef7eb2e8f9f7 11823 __IO uint8_t FRMNUMH; /**< Frame Number register High, offset: 0xA4 */
<> 144:ef7eb2e8f9f7 11824 uint8_t RESERVED_17[3];
<> 144:ef7eb2e8f9f7 11825 __IO uint8_t TOKEN; /**< Token register, offset: 0xA8 */
<> 144:ef7eb2e8f9f7 11826 uint8_t RESERVED_18[3];
<> 144:ef7eb2e8f9f7 11827 __IO uint8_t SOFTHLD; /**< SOF Threshold register, offset: 0xAC */
<> 144:ef7eb2e8f9f7 11828 uint8_t RESERVED_19[3];
<> 144:ef7eb2e8f9f7 11829 __IO uint8_t BDTPAGE2; /**< BDT Page Register 2, offset: 0xB0 */
<> 144:ef7eb2e8f9f7 11830 uint8_t RESERVED_20[3];
<> 144:ef7eb2e8f9f7 11831 __IO uint8_t BDTPAGE3; /**< BDT Page Register 3, offset: 0xB4 */
<> 144:ef7eb2e8f9f7 11832 uint8_t RESERVED_21[11];
<> 144:ef7eb2e8f9f7 11833 struct { /* offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 11834 __IO uint8_t ENDPT; /**< Endpoint Control register, array offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 11835 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 11836 } ENDPOINT[16];
<> 144:ef7eb2e8f9f7 11837 __IO uint8_t USBCTRL; /**< USB Control register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 11838 uint8_t RESERVED_22[3];
<> 144:ef7eb2e8f9f7 11839 __I uint8_t OBSERVE; /**< USB OTG Observe register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 11840 uint8_t RESERVED_23[3];
<> 144:ef7eb2e8f9f7 11841 __IO uint8_t CONTROL; /**< USB OTG Control register, offset: 0x108 */
<> 144:ef7eb2e8f9f7 11842 uint8_t RESERVED_24[3];
<> 144:ef7eb2e8f9f7 11843 __IO uint8_t USBTRC0; /**< USB Transceiver Control register 0, offset: 0x10C */
<> 144:ef7eb2e8f9f7 11844 uint8_t RESERVED_25[7];
<> 144:ef7eb2e8f9f7 11845 __IO uint8_t USBFRMADJUST; /**< Frame Adjust Register, offset: 0x114 */
<> 144:ef7eb2e8f9f7 11846 uint8_t RESERVED_26[43];
<> 144:ef7eb2e8f9f7 11847 __IO uint8_t CLK_RECOVER_CTRL; /**< USB Clock recovery control, offset: 0x140 */
<> 144:ef7eb2e8f9f7 11848 uint8_t RESERVED_27[3];
<> 144:ef7eb2e8f9f7 11849 __IO uint8_t CLK_RECOVER_IRC_EN; /**< IRC48M oscillator enable register, offset: 0x144 */
<> 144:ef7eb2e8f9f7 11850 uint8_t RESERVED_28[23];
<> 144:ef7eb2e8f9f7 11851 __IO uint8_t CLK_RECOVER_INT_STATUS; /**< Clock recovery separated interrupt status, offset: 0x15C */
<> 144:ef7eb2e8f9f7 11852 } USB_Type;
<> 144:ef7eb2e8f9f7 11853
<> 144:ef7eb2e8f9f7 11854 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 11855 -- USB Register Masks
<> 144:ef7eb2e8f9f7 11856 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 11857
<> 144:ef7eb2e8f9f7 11858 /*!
<> 144:ef7eb2e8f9f7 11859 * @addtogroup USB_Register_Masks USB Register Masks
<> 144:ef7eb2e8f9f7 11860 * @{
<> 144:ef7eb2e8f9f7 11861 */
<> 144:ef7eb2e8f9f7 11862
<> 144:ef7eb2e8f9f7 11863 /*! @name PERID - Peripheral ID register */
<> 144:ef7eb2e8f9f7 11864 #define USB_PERID_ID_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 11865 #define USB_PERID_ID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11866 #define USB_PERID_ID(x) (((uint8_t)(((uint8_t)(x)) << USB_PERID_ID_SHIFT)) & USB_PERID_ID_MASK)
<> 144:ef7eb2e8f9f7 11867
<> 144:ef7eb2e8f9f7 11868 /*! @name IDCOMP - Peripheral ID Complement register */
<> 144:ef7eb2e8f9f7 11869 #define USB_IDCOMP_NID_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 11870 #define USB_IDCOMP_NID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11871 #define USB_IDCOMP_NID(x) (((uint8_t)(((uint8_t)(x)) << USB_IDCOMP_NID_SHIFT)) & USB_IDCOMP_NID_MASK)
<> 144:ef7eb2e8f9f7 11872
<> 144:ef7eb2e8f9f7 11873 /*! @name REV - Peripheral Revision register */
<> 144:ef7eb2e8f9f7 11874 #define USB_REV_REV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 11875 #define USB_REV_REV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11876 #define USB_REV_REV(x) (((uint8_t)(((uint8_t)(x)) << USB_REV_REV_SHIFT)) & USB_REV_REV_MASK)
<> 144:ef7eb2e8f9f7 11877
<> 144:ef7eb2e8f9f7 11878 /*! @name ADDINFO - Peripheral Additional Info register */
<> 144:ef7eb2e8f9f7 11879 #define USB_ADDINFO_IEHOST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11880 #define USB_ADDINFO_IEHOST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11881 #define USB_ADDINFO_IEHOST(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDINFO_IEHOST_SHIFT)) & USB_ADDINFO_IEHOST_MASK)
<> 144:ef7eb2e8f9f7 11882 #define USB_ADDINFO_IRQNUM_MASK (0xF8U)
<> 144:ef7eb2e8f9f7 11883 #define USB_ADDINFO_IRQNUM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11884 #define USB_ADDINFO_IRQNUM(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDINFO_IRQNUM_SHIFT)) & USB_ADDINFO_IRQNUM_MASK)
<> 144:ef7eb2e8f9f7 11885
<> 144:ef7eb2e8f9f7 11886 /*! @name OTGISTAT - OTG Interrupt Status register */
<> 144:ef7eb2e8f9f7 11887 #define USB_OTGISTAT_AVBUSCHG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11888 #define USB_OTGISTAT_AVBUSCHG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11889 #define USB_OTGISTAT_AVBUSCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_AVBUSCHG_SHIFT)) & USB_OTGISTAT_AVBUSCHG_MASK)
<> 144:ef7eb2e8f9f7 11890 #define USB_OTGISTAT_B_SESS_CHG_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11891 #define USB_OTGISTAT_B_SESS_CHG_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11892 #define USB_OTGISTAT_B_SESS_CHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_B_SESS_CHG_SHIFT)) & USB_OTGISTAT_B_SESS_CHG_MASK)
<> 144:ef7eb2e8f9f7 11893 #define USB_OTGISTAT_SESSVLDCHG_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11894 #define USB_OTGISTAT_SESSVLDCHG_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11895 #define USB_OTGISTAT_SESSVLDCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_SESSVLDCHG_SHIFT)) & USB_OTGISTAT_SESSVLDCHG_MASK)
<> 144:ef7eb2e8f9f7 11896 #define USB_OTGISTAT_LINE_STATE_CHG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11897 #define USB_OTGISTAT_LINE_STATE_CHG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11898 #define USB_OTGISTAT_LINE_STATE_CHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_LINE_STATE_CHG_SHIFT)) & USB_OTGISTAT_LINE_STATE_CHG_MASK)
<> 144:ef7eb2e8f9f7 11899 #define USB_OTGISTAT_ONEMSEC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11900 #define USB_OTGISTAT_ONEMSEC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11901 #define USB_OTGISTAT_ONEMSEC(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_ONEMSEC_SHIFT)) & USB_OTGISTAT_ONEMSEC_MASK)
<> 144:ef7eb2e8f9f7 11902 #define USB_OTGISTAT_IDCHG_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11903 #define USB_OTGISTAT_IDCHG_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11904 #define USB_OTGISTAT_IDCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_IDCHG_SHIFT)) & USB_OTGISTAT_IDCHG_MASK)
<> 144:ef7eb2e8f9f7 11905
<> 144:ef7eb2e8f9f7 11906 /*! @name OTGICR - OTG Interrupt Control register */
<> 144:ef7eb2e8f9f7 11907 #define USB_OTGICR_AVBUSEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11908 #define USB_OTGICR_AVBUSEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11909 #define USB_OTGICR_AVBUSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_AVBUSEN_SHIFT)) & USB_OTGICR_AVBUSEN_MASK)
<> 144:ef7eb2e8f9f7 11910 #define USB_OTGICR_BSESSEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11911 #define USB_OTGICR_BSESSEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11912 #define USB_OTGICR_BSESSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_BSESSEN_SHIFT)) & USB_OTGICR_BSESSEN_MASK)
<> 144:ef7eb2e8f9f7 11913 #define USB_OTGICR_SESSVLDEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11914 #define USB_OTGICR_SESSVLDEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11915 #define USB_OTGICR_SESSVLDEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_SESSVLDEN_SHIFT)) & USB_OTGICR_SESSVLDEN_MASK)
<> 144:ef7eb2e8f9f7 11916 #define USB_OTGICR_LINESTATEEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11917 #define USB_OTGICR_LINESTATEEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11918 #define USB_OTGICR_LINESTATEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_LINESTATEEN_SHIFT)) & USB_OTGICR_LINESTATEEN_MASK)
<> 144:ef7eb2e8f9f7 11919 #define USB_OTGICR_ONEMSECEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11920 #define USB_OTGICR_ONEMSECEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11921 #define USB_OTGICR_ONEMSECEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_ONEMSECEN_SHIFT)) & USB_OTGICR_ONEMSECEN_MASK)
<> 144:ef7eb2e8f9f7 11922 #define USB_OTGICR_IDEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11923 #define USB_OTGICR_IDEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11924 #define USB_OTGICR_IDEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_IDEN_SHIFT)) & USB_OTGICR_IDEN_MASK)
<> 144:ef7eb2e8f9f7 11925
<> 144:ef7eb2e8f9f7 11926 /*! @name OTGSTAT - OTG Status register */
<> 144:ef7eb2e8f9f7 11927 #define USB_OTGSTAT_AVBUSVLD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11928 #define USB_OTGSTAT_AVBUSVLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11929 #define USB_OTGSTAT_AVBUSVLD(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_AVBUSVLD_SHIFT)) & USB_OTGSTAT_AVBUSVLD_MASK)
<> 144:ef7eb2e8f9f7 11930 #define USB_OTGSTAT_BSESSEND_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11931 #define USB_OTGSTAT_BSESSEND_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11932 #define USB_OTGSTAT_BSESSEND(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_BSESSEND_SHIFT)) & USB_OTGSTAT_BSESSEND_MASK)
<> 144:ef7eb2e8f9f7 11933 #define USB_OTGSTAT_SESS_VLD_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11934 #define USB_OTGSTAT_SESS_VLD_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11935 #define USB_OTGSTAT_SESS_VLD(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_SESS_VLD_SHIFT)) & USB_OTGSTAT_SESS_VLD_MASK)
<> 144:ef7eb2e8f9f7 11936 #define USB_OTGSTAT_LINESTATESTABLE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11937 #define USB_OTGSTAT_LINESTATESTABLE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11938 #define USB_OTGSTAT_LINESTATESTABLE(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_LINESTATESTABLE_SHIFT)) & USB_OTGSTAT_LINESTATESTABLE_MASK)
<> 144:ef7eb2e8f9f7 11939 #define USB_OTGSTAT_ONEMSECEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11940 #define USB_OTGSTAT_ONEMSECEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11941 #define USB_OTGSTAT_ONEMSECEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_ONEMSECEN_SHIFT)) & USB_OTGSTAT_ONEMSECEN_MASK)
<> 144:ef7eb2e8f9f7 11942 #define USB_OTGSTAT_ID_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11943 #define USB_OTGSTAT_ID_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11944 #define USB_OTGSTAT_ID(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_ID_SHIFT)) & USB_OTGSTAT_ID_MASK)
<> 144:ef7eb2e8f9f7 11945
<> 144:ef7eb2e8f9f7 11946 /*! @name OTGCTL - OTG Control register */
<> 144:ef7eb2e8f9f7 11947 #define USB_OTGCTL_OTGEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11948 #define USB_OTGCTL_OTGEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11949 #define USB_OTGCTL_OTGEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_OTGEN_SHIFT)) & USB_OTGCTL_OTGEN_MASK)
<> 144:ef7eb2e8f9f7 11950 #define USB_OTGCTL_DMLOW_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11951 #define USB_OTGCTL_DMLOW_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11952 #define USB_OTGCTL_DMLOW(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DMLOW_SHIFT)) & USB_OTGCTL_DMLOW_MASK)
<> 144:ef7eb2e8f9f7 11953 #define USB_OTGCTL_DPLOW_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11954 #define USB_OTGCTL_DPLOW_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11955 #define USB_OTGCTL_DPLOW(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DPLOW_SHIFT)) & USB_OTGCTL_DPLOW_MASK)
<> 144:ef7eb2e8f9f7 11956 #define USB_OTGCTL_DPHIGH_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11957 #define USB_OTGCTL_DPHIGH_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11958 #define USB_OTGCTL_DPHIGH(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DPHIGH_SHIFT)) & USB_OTGCTL_DPHIGH_MASK)
<> 144:ef7eb2e8f9f7 11959
<> 144:ef7eb2e8f9f7 11960 /*! @name ISTAT - Interrupt Status register */
<> 144:ef7eb2e8f9f7 11961 #define USB_ISTAT_USBRST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11962 #define USB_ISTAT_USBRST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11963 #define USB_ISTAT_USBRST(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_USBRST_SHIFT)) & USB_ISTAT_USBRST_MASK)
<> 144:ef7eb2e8f9f7 11964 #define USB_ISTAT_ERROR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11965 #define USB_ISTAT_ERROR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11966 #define USB_ISTAT_ERROR(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_ERROR_SHIFT)) & USB_ISTAT_ERROR_MASK)
<> 144:ef7eb2e8f9f7 11967 #define USB_ISTAT_SOFTOK_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11968 #define USB_ISTAT_SOFTOK_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11969 #define USB_ISTAT_SOFTOK(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_SOFTOK_SHIFT)) & USB_ISTAT_SOFTOK_MASK)
<> 144:ef7eb2e8f9f7 11970 #define USB_ISTAT_TOKDNE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11971 #define USB_ISTAT_TOKDNE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11972 #define USB_ISTAT_TOKDNE(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_TOKDNE_SHIFT)) & USB_ISTAT_TOKDNE_MASK)
<> 144:ef7eb2e8f9f7 11973 #define USB_ISTAT_SLEEP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 11974 #define USB_ISTAT_SLEEP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 11975 #define USB_ISTAT_SLEEP(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_SLEEP_SHIFT)) & USB_ISTAT_SLEEP_MASK)
<> 144:ef7eb2e8f9f7 11976 #define USB_ISTAT_RESUME_MASK (0x20U)
<> 144:ef7eb2e8f9f7 11977 #define USB_ISTAT_RESUME_SHIFT (5U)
<> 144:ef7eb2e8f9f7 11978 #define USB_ISTAT_RESUME(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_RESUME_SHIFT)) & USB_ISTAT_RESUME_MASK)
<> 144:ef7eb2e8f9f7 11979 #define USB_ISTAT_ATTACH_MASK (0x40U)
<> 144:ef7eb2e8f9f7 11980 #define USB_ISTAT_ATTACH_SHIFT (6U)
<> 144:ef7eb2e8f9f7 11981 #define USB_ISTAT_ATTACH(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_ATTACH_SHIFT)) & USB_ISTAT_ATTACH_MASK)
<> 144:ef7eb2e8f9f7 11982 #define USB_ISTAT_STALL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 11983 #define USB_ISTAT_STALL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 11984 #define USB_ISTAT_STALL(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_STALL_SHIFT)) & USB_ISTAT_STALL_MASK)
<> 144:ef7eb2e8f9f7 11985
<> 144:ef7eb2e8f9f7 11986 /*! @name INTEN - Interrupt Enable register */
<> 144:ef7eb2e8f9f7 11987 #define USB_INTEN_USBRSTEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 11988 #define USB_INTEN_USBRSTEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 11989 #define USB_INTEN_USBRSTEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_USBRSTEN_SHIFT)) & USB_INTEN_USBRSTEN_MASK)
<> 144:ef7eb2e8f9f7 11990 #define USB_INTEN_ERROREN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 11991 #define USB_INTEN_ERROREN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 11992 #define USB_INTEN_ERROREN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_ERROREN_SHIFT)) & USB_INTEN_ERROREN_MASK)
<> 144:ef7eb2e8f9f7 11993 #define USB_INTEN_SOFTOKEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 11994 #define USB_INTEN_SOFTOKEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 11995 #define USB_INTEN_SOFTOKEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_SOFTOKEN_SHIFT)) & USB_INTEN_SOFTOKEN_MASK)
<> 144:ef7eb2e8f9f7 11996 #define USB_INTEN_TOKDNEEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 11997 #define USB_INTEN_TOKDNEEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 11998 #define USB_INTEN_TOKDNEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_TOKDNEEN_SHIFT)) & USB_INTEN_TOKDNEEN_MASK)
<> 144:ef7eb2e8f9f7 11999 #define USB_INTEN_SLEEPEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12000 #define USB_INTEN_SLEEPEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12001 #define USB_INTEN_SLEEPEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_SLEEPEN_SHIFT)) & USB_INTEN_SLEEPEN_MASK)
<> 144:ef7eb2e8f9f7 12002 #define USB_INTEN_RESUMEEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12003 #define USB_INTEN_RESUMEEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12004 #define USB_INTEN_RESUMEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_RESUMEEN_SHIFT)) & USB_INTEN_RESUMEEN_MASK)
<> 144:ef7eb2e8f9f7 12005 #define USB_INTEN_ATTACHEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12006 #define USB_INTEN_ATTACHEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12007 #define USB_INTEN_ATTACHEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_ATTACHEN_SHIFT)) & USB_INTEN_ATTACHEN_MASK)
<> 144:ef7eb2e8f9f7 12008 #define USB_INTEN_STALLEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12009 #define USB_INTEN_STALLEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12010 #define USB_INTEN_STALLEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_STALLEN_SHIFT)) & USB_INTEN_STALLEN_MASK)
<> 144:ef7eb2e8f9f7 12011
<> 144:ef7eb2e8f9f7 12012 /*! @name ERRSTAT - Error Interrupt Status register */
<> 144:ef7eb2e8f9f7 12013 #define USB_ERRSTAT_PIDERR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12014 #define USB_ERRSTAT_PIDERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12015 #define USB_ERRSTAT_PIDERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_PIDERR_SHIFT)) & USB_ERRSTAT_PIDERR_MASK)
<> 144:ef7eb2e8f9f7 12016 #define USB_ERRSTAT_CRC5EOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12017 #define USB_ERRSTAT_CRC5EOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12018 #define USB_ERRSTAT_CRC5EOF(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_CRC5EOF_SHIFT)) & USB_ERRSTAT_CRC5EOF_MASK)
<> 144:ef7eb2e8f9f7 12019 #define USB_ERRSTAT_CRC16_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12020 #define USB_ERRSTAT_CRC16_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12021 #define USB_ERRSTAT_CRC16(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_CRC16_SHIFT)) & USB_ERRSTAT_CRC16_MASK)
<> 144:ef7eb2e8f9f7 12022 #define USB_ERRSTAT_DFN8_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12023 #define USB_ERRSTAT_DFN8_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12024 #define USB_ERRSTAT_DFN8(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_DFN8_SHIFT)) & USB_ERRSTAT_DFN8_MASK)
<> 144:ef7eb2e8f9f7 12025 #define USB_ERRSTAT_BTOERR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12026 #define USB_ERRSTAT_BTOERR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12027 #define USB_ERRSTAT_BTOERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_BTOERR_SHIFT)) & USB_ERRSTAT_BTOERR_MASK)
<> 144:ef7eb2e8f9f7 12028 #define USB_ERRSTAT_DMAERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12029 #define USB_ERRSTAT_DMAERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12030 #define USB_ERRSTAT_DMAERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_DMAERR_SHIFT)) & USB_ERRSTAT_DMAERR_MASK)
<> 144:ef7eb2e8f9f7 12031 #define USB_ERRSTAT_BTSERR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12032 #define USB_ERRSTAT_BTSERR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12033 #define USB_ERRSTAT_BTSERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_BTSERR_SHIFT)) & USB_ERRSTAT_BTSERR_MASK)
<> 144:ef7eb2e8f9f7 12034
<> 144:ef7eb2e8f9f7 12035 /*! @name ERREN - Error Interrupt Enable register */
<> 144:ef7eb2e8f9f7 12036 #define USB_ERREN_PIDERREN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12037 #define USB_ERREN_PIDERREN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12038 #define USB_ERREN_PIDERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_PIDERREN_SHIFT)) & USB_ERREN_PIDERREN_MASK)
<> 144:ef7eb2e8f9f7 12039 #define USB_ERREN_CRC5EOFEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12040 #define USB_ERREN_CRC5EOFEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12041 #define USB_ERREN_CRC5EOFEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_CRC5EOFEN_SHIFT)) & USB_ERREN_CRC5EOFEN_MASK)
<> 144:ef7eb2e8f9f7 12042 #define USB_ERREN_CRC16EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12043 #define USB_ERREN_CRC16EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12044 #define USB_ERREN_CRC16EN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_CRC16EN_SHIFT)) & USB_ERREN_CRC16EN_MASK)
<> 144:ef7eb2e8f9f7 12045 #define USB_ERREN_DFN8EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12046 #define USB_ERREN_DFN8EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12047 #define USB_ERREN_DFN8EN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_DFN8EN_SHIFT)) & USB_ERREN_DFN8EN_MASK)
<> 144:ef7eb2e8f9f7 12048 #define USB_ERREN_BTOERREN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12049 #define USB_ERREN_BTOERREN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12050 #define USB_ERREN_BTOERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_BTOERREN_SHIFT)) & USB_ERREN_BTOERREN_MASK)
<> 144:ef7eb2e8f9f7 12051 #define USB_ERREN_DMAERREN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12052 #define USB_ERREN_DMAERREN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12053 #define USB_ERREN_DMAERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_DMAERREN_SHIFT)) & USB_ERREN_DMAERREN_MASK)
<> 144:ef7eb2e8f9f7 12054 #define USB_ERREN_BTSERREN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12055 #define USB_ERREN_BTSERREN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12056 #define USB_ERREN_BTSERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_BTSERREN_SHIFT)) & USB_ERREN_BTSERREN_MASK)
<> 144:ef7eb2e8f9f7 12057
<> 144:ef7eb2e8f9f7 12058 /*! @name STAT - Status register */
<> 144:ef7eb2e8f9f7 12059 #define USB_STAT_ODD_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12060 #define USB_STAT_ODD_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12061 #define USB_STAT_ODD(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_ODD_SHIFT)) & USB_STAT_ODD_MASK)
<> 144:ef7eb2e8f9f7 12062 #define USB_STAT_TX_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12063 #define USB_STAT_TX_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12064 #define USB_STAT_TX(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_TX_SHIFT)) & USB_STAT_TX_MASK)
<> 144:ef7eb2e8f9f7 12065 #define USB_STAT_ENDP_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 12066 #define USB_STAT_ENDP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12067 #define USB_STAT_ENDP(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_ENDP_SHIFT)) & USB_STAT_ENDP_MASK)
<> 144:ef7eb2e8f9f7 12068
<> 144:ef7eb2e8f9f7 12069 /*! @name CTL - Control register */
<> 144:ef7eb2e8f9f7 12070 #define USB_CTL_USBENSOFEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12071 #define USB_CTL_USBENSOFEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12072 #define USB_CTL_USBENSOFEN(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_USBENSOFEN_SHIFT)) & USB_CTL_USBENSOFEN_MASK)
<> 144:ef7eb2e8f9f7 12073 #define USB_CTL_ODDRST_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12074 #define USB_CTL_ODDRST_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12075 #define USB_CTL_ODDRST(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_ODDRST_SHIFT)) & USB_CTL_ODDRST_MASK)
<> 144:ef7eb2e8f9f7 12076 #define USB_CTL_RESUME_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12077 #define USB_CTL_RESUME_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12078 #define USB_CTL_RESUME(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_RESUME_SHIFT)) & USB_CTL_RESUME_MASK)
<> 144:ef7eb2e8f9f7 12079 #define USB_CTL_HOSTMODEEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12080 #define USB_CTL_HOSTMODEEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12081 #define USB_CTL_HOSTMODEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_HOSTMODEEN_SHIFT)) & USB_CTL_HOSTMODEEN_MASK)
<> 144:ef7eb2e8f9f7 12082 #define USB_CTL_RESET_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12083 #define USB_CTL_RESET_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12084 #define USB_CTL_RESET(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_RESET_SHIFT)) & USB_CTL_RESET_MASK)
<> 144:ef7eb2e8f9f7 12085 #define USB_CTL_TXSUSPENDTOKENBUSY_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12086 #define USB_CTL_TXSUSPENDTOKENBUSY_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12087 #define USB_CTL_TXSUSPENDTOKENBUSY(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_TXSUSPENDTOKENBUSY_SHIFT)) & USB_CTL_TXSUSPENDTOKENBUSY_MASK)
<> 144:ef7eb2e8f9f7 12088 #define USB_CTL_SE0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12089 #define USB_CTL_SE0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12090 #define USB_CTL_SE0(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_SE0_SHIFT)) & USB_CTL_SE0_MASK)
<> 144:ef7eb2e8f9f7 12091 #define USB_CTL_JSTATE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12092 #define USB_CTL_JSTATE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12093 #define USB_CTL_JSTATE(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_JSTATE_SHIFT)) & USB_CTL_JSTATE_MASK)
<> 144:ef7eb2e8f9f7 12094
<> 144:ef7eb2e8f9f7 12095 /*! @name ADDR - Address register */
<> 144:ef7eb2e8f9f7 12096 #define USB_ADDR_ADDR_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 12097 #define USB_ADDR_ADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12098 #define USB_ADDR_ADDR(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDR_ADDR_SHIFT)) & USB_ADDR_ADDR_MASK)
<> 144:ef7eb2e8f9f7 12099 #define USB_ADDR_LSEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12100 #define USB_ADDR_LSEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12101 #define USB_ADDR_LSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDR_LSEN_SHIFT)) & USB_ADDR_LSEN_MASK)
<> 144:ef7eb2e8f9f7 12102
<> 144:ef7eb2e8f9f7 12103 /*! @name BDTPAGE1 - BDT Page register 1 */
<> 144:ef7eb2e8f9f7 12104 #define USB_BDTPAGE1_BDTBA_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 12105 #define USB_BDTPAGE1_BDTBA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12106 #define USB_BDTPAGE1_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE1_BDTBA_SHIFT)) & USB_BDTPAGE1_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 12107
<> 144:ef7eb2e8f9f7 12108 /*! @name FRMNUML - Frame Number register Low */
<> 144:ef7eb2e8f9f7 12109 #define USB_FRMNUML_FRM_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 12110 #define USB_FRMNUML_FRM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12111 #define USB_FRMNUML_FRM(x) (((uint8_t)(((uint8_t)(x)) << USB_FRMNUML_FRM_SHIFT)) & USB_FRMNUML_FRM_MASK)
<> 144:ef7eb2e8f9f7 12112
<> 144:ef7eb2e8f9f7 12113 /*! @name FRMNUMH - Frame Number register High */
<> 144:ef7eb2e8f9f7 12114 #define USB_FRMNUMH_FRM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 12115 #define USB_FRMNUMH_FRM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12116 #define USB_FRMNUMH_FRM(x) (((uint8_t)(((uint8_t)(x)) << USB_FRMNUMH_FRM_SHIFT)) & USB_FRMNUMH_FRM_MASK)
<> 144:ef7eb2e8f9f7 12117
<> 144:ef7eb2e8f9f7 12118 /*! @name TOKEN - Token register */
<> 144:ef7eb2e8f9f7 12119 #define USB_TOKEN_TOKENENDPT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 12120 #define USB_TOKEN_TOKENENDPT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12121 #define USB_TOKEN_TOKENENDPT(x) (((uint8_t)(((uint8_t)(x)) << USB_TOKEN_TOKENENDPT_SHIFT)) & USB_TOKEN_TOKENENDPT_MASK)
<> 144:ef7eb2e8f9f7 12122 #define USB_TOKEN_TOKENPID_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 12123 #define USB_TOKEN_TOKENPID_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12124 #define USB_TOKEN_TOKENPID(x) (((uint8_t)(((uint8_t)(x)) << USB_TOKEN_TOKENPID_SHIFT)) & USB_TOKEN_TOKENPID_MASK)
<> 144:ef7eb2e8f9f7 12125
<> 144:ef7eb2e8f9f7 12126 /*! @name SOFTHLD - SOF Threshold register */
<> 144:ef7eb2e8f9f7 12127 #define USB_SOFTHLD_CNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 12128 #define USB_SOFTHLD_CNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12129 #define USB_SOFTHLD_CNT(x) (((uint8_t)(((uint8_t)(x)) << USB_SOFTHLD_CNT_SHIFT)) & USB_SOFTHLD_CNT_MASK)
<> 144:ef7eb2e8f9f7 12130
<> 144:ef7eb2e8f9f7 12131 /*! @name BDTPAGE2 - BDT Page Register 2 */
<> 144:ef7eb2e8f9f7 12132 #define USB_BDTPAGE2_BDTBA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 12133 #define USB_BDTPAGE2_BDTBA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12134 #define USB_BDTPAGE2_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE2_BDTBA_SHIFT)) & USB_BDTPAGE2_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 12135
<> 144:ef7eb2e8f9f7 12136 /*! @name BDTPAGE3 - BDT Page Register 3 */
<> 144:ef7eb2e8f9f7 12137 #define USB_BDTPAGE3_BDTBA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 12138 #define USB_BDTPAGE3_BDTBA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12139 #define USB_BDTPAGE3_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE3_BDTBA_SHIFT)) & USB_BDTPAGE3_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 12140
<> 144:ef7eb2e8f9f7 12141 /*! @name ENDPT - Endpoint Control register */
<> 144:ef7eb2e8f9f7 12142 #define USB_ENDPT_EPHSHK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12143 #define USB_ENDPT_EPHSHK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12144 #define USB_ENDPT_EPHSHK(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPHSHK_SHIFT)) & USB_ENDPT_EPHSHK_MASK)
<> 144:ef7eb2e8f9f7 12145 #define USB_ENDPT_EPSTALL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12146 #define USB_ENDPT_EPSTALL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12147 #define USB_ENDPT_EPSTALL(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPSTALL_SHIFT)) & USB_ENDPT_EPSTALL_MASK)
<> 144:ef7eb2e8f9f7 12148 #define USB_ENDPT_EPTXEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12149 #define USB_ENDPT_EPTXEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12150 #define USB_ENDPT_EPTXEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPTXEN_SHIFT)) & USB_ENDPT_EPTXEN_MASK)
<> 144:ef7eb2e8f9f7 12151 #define USB_ENDPT_EPRXEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12152 #define USB_ENDPT_EPRXEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12153 #define USB_ENDPT_EPRXEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPRXEN_SHIFT)) & USB_ENDPT_EPRXEN_MASK)
<> 144:ef7eb2e8f9f7 12154 #define USB_ENDPT_EPCTLDIS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12155 #define USB_ENDPT_EPCTLDIS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12156 #define USB_ENDPT_EPCTLDIS(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPCTLDIS_SHIFT)) & USB_ENDPT_EPCTLDIS_MASK)
<> 144:ef7eb2e8f9f7 12157 #define USB_ENDPT_RETRYDIS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12158 #define USB_ENDPT_RETRYDIS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12159 #define USB_ENDPT_RETRYDIS(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_RETRYDIS_SHIFT)) & USB_ENDPT_RETRYDIS_MASK)
<> 144:ef7eb2e8f9f7 12160 #define USB_ENDPT_HOSTWOHUB_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12161 #define USB_ENDPT_HOSTWOHUB_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12162 #define USB_ENDPT_HOSTWOHUB(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_HOSTWOHUB_SHIFT)) & USB_ENDPT_HOSTWOHUB_MASK)
<> 144:ef7eb2e8f9f7 12163
<> 144:ef7eb2e8f9f7 12164 /* The count of USB_ENDPT */
<> 144:ef7eb2e8f9f7 12165 #define USB_ENDPT_COUNT (16U)
<> 144:ef7eb2e8f9f7 12166
<> 144:ef7eb2e8f9f7 12167 /*! @name USBCTRL - USB Control register */
<> 144:ef7eb2e8f9f7 12168 #define USB_USBCTRL_PDE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12169 #define USB_USBCTRL_PDE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12170 #define USB_USBCTRL_PDE(x) (((uint8_t)(((uint8_t)(x)) << USB_USBCTRL_PDE_SHIFT)) & USB_USBCTRL_PDE_MASK)
<> 144:ef7eb2e8f9f7 12171 #define USB_USBCTRL_SUSP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12172 #define USB_USBCTRL_SUSP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12173 #define USB_USBCTRL_SUSP(x) (((uint8_t)(((uint8_t)(x)) << USB_USBCTRL_SUSP_SHIFT)) & USB_USBCTRL_SUSP_MASK)
<> 144:ef7eb2e8f9f7 12174
<> 144:ef7eb2e8f9f7 12175 /*! @name OBSERVE - USB OTG Observe register */
<> 144:ef7eb2e8f9f7 12176 #define USB_OBSERVE_DMPD_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12177 #define USB_OBSERVE_DMPD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12178 #define USB_OBSERVE_DMPD(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DMPD_SHIFT)) & USB_OBSERVE_DMPD_MASK)
<> 144:ef7eb2e8f9f7 12179 #define USB_OBSERVE_DPPD_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12180 #define USB_OBSERVE_DPPD_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12181 #define USB_OBSERVE_DPPD(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DPPD_SHIFT)) & USB_OBSERVE_DPPD_MASK)
<> 144:ef7eb2e8f9f7 12182 #define USB_OBSERVE_DPPU_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12183 #define USB_OBSERVE_DPPU_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12184 #define USB_OBSERVE_DPPU(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DPPU_SHIFT)) & USB_OBSERVE_DPPU_MASK)
<> 144:ef7eb2e8f9f7 12185
<> 144:ef7eb2e8f9f7 12186 /*! @name CONTROL - USB OTG Control register */
<> 144:ef7eb2e8f9f7 12187 #define USB_CONTROL_DPPULLUPNONOTG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12188 #define USB_CONTROL_DPPULLUPNONOTG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12189 #define USB_CONTROL_DPPULLUPNONOTG(x) (((uint8_t)(((uint8_t)(x)) << USB_CONTROL_DPPULLUPNONOTG_SHIFT)) & USB_CONTROL_DPPULLUPNONOTG_MASK)
<> 144:ef7eb2e8f9f7 12190
<> 144:ef7eb2e8f9f7 12191 /*! @name USBTRC0 - USB Transceiver Control register 0 */
<> 144:ef7eb2e8f9f7 12192 #define USB_USBTRC0_USB_RESUME_INT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12193 #define USB_USBTRC0_USB_RESUME_INT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12194 #define USB_USBTRC0_USB_RESUME_INT(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USB_RESUME_INT_SHIFT)) & USB_USBTRC0_USB_RESUME_INT_MASK)
<> 144:ef7eb2e8f9f7 12195 #define USB_USBTRC0_SYNC_DET_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12196 #define USB_USBTRC0_SYNC_DET_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12197 #define USB_USBTRC0_SYNC_DET(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_SYNC_DET_SHIFT)) & USB_USBTRC0_SYNC_DET_MASK)
<> 144:ef7eb2e8f9f7 12198 #define USB_USBTRC0_USB_CLK_RECOVERY_INT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12199 #define USB_USBTRC0_USB_CLK_RECOVERY_INT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12200 #define USB_USBTRC0_USB_CLK_RECOVERY_INT(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USB_CLK_RECOVERY_INT_SHIFT)) & USB_USBTRC0_USB_CLK_RECOVERY_INT_MASK)
<> 144:ef7eb2e8f9f7 12201 #define USB_USBTRC0_USBRESMEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12202 #define USB_USBTRC0_USBRESMEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12203 #define USB_USBTRC0_USBRESMEN(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USBRESMEN_SHIFT)) & USB_USBTRC0_USBRESMEN_MASK)
<> 144:ef7eb2e8f9f7 12204 #define USB_USBTRC0_USBRESET_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12205 #define USB_USBTRC0_USBRESET_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12206 #define USB_USBTRC0_USBRESET(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USBRESET_SHIFT)) & USB_USBTRC0_USBRESET_MASK)
<> 144:ef7eb2e8f9f7 12207
<> 144:ef7eb2e8f9f7 12208 /*! @name USBFRMADJUST - Frame Adjust Register */
<> 144:ef7eb2e8f9f7 12209 #define USB_USBFRMADJUST_ADJ_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 12210 #define USB_USBFRMADJUST_ADJ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12211 #define USB_USBFRMADJUST_ADJ(x) (((uint8_t)(((uint8_t)(x)) << USB_USBFRMADJUST_ADJ_SHIFT)) & USB_USBFRMADJUST_ADJ_MASK)
<> 144:ef7eb2e8f9f7 12212
<> 144:ef7eb2e8f9f7 12213 /*! @name CLK_RECOVER_CTRL - USB Clock recovery control */
<> 144:ef7eb2e8f9f7 12214 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12215 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12216 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_MASK)
<> 144:ef7eb2e8f9f7 12217 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12218 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12219 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_MASK)
<> 144:ef7eb2e8f9f7 12220 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12221 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12222 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_MASK)
<> 144:ef7eb2e8f9f7 12223
<> 144:ef7eb2e8f9f7 12224 /*! @name CLK_RECOVER_IRC_EN - IRC48M oscillator enable register */
<> 144:ef7eb2e8f9f7 12225 #define USB_CLK_RECOVER_IRC_EN_REG_EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12226 #define USB_CLK_RECOVER_IRC_EN_REG_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12227 #define USB_CLK_RECOVER_IRC_EN_REG_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_IRC_EN_REG_EN_SHIFT)) & USB_CLK_RECOVER_IRC_EN_REG_EN_MASK)
<> 144:ef7eb2e8f9f7 12228 #define USB_CLK_RECOVER_IRC_EN_IRC_EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12229 #define USB_CLK_RECOVER_IRC_EN_IRC_EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12230 #define USB_CLK_RECOVER_IRC_EN_IRC_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_IRC_EN_IRC_EN_SHIFT)) & USB_CLK_RECOVER_IRC_EN_IRC_EN_MASK)
<> 144:ef7eb2e8f9f7 12231
<> 144:ef7eb2e8f9f7 12232 /*! @name CLK_RECOVER_INT_STATUS - Clock recovery separated interrupt status */
<> 144:ef7eb2e8f9f7 12233 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12234 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12235 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_SHIFT)) & USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_MASK)
<> 144:ef7eb2e8f9f7 12236
<> 144:ef7eb2e8f9f7 12237
<> 144:ef7eb2e8f9f7 12238 /*!
<> 144:ef7eb2e8f9f7 12239 * @}
<> 144:ef7eb2e8f9f7 12240 */ /* end of group USB_Register_Masks */
<> 144:ef7eb2e8f9f7 12241
<> 144:ef7eb2e8f9f7 12242
<> 144:ef7eb2e8f9f7 12243 /* USB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 12244 /** Peripheral USB0 base address */
<> 144:ef7eb2e8f9f7 12245 #define USB0_BASE (0x40072000u)
<> 144:ef7eb2e8f9f7 12246 /** Peripheral USB0 base pointer */
<> 144:ef7eb2e8f9f7 12247 #define USB0 ((USB_Type *)USB0_BASE)
<> 144:ef7eb2e8f9f7 12248 /** Array initializer of USB peripheral base addresses */
<> 144:ef7eb2e8f9f7 12249 #define USB_BASE_ADDRS { USB0_BASE }
<> 144:ef7eb2e8f9f7 12250 /** Array initializer of USB peripheral base pointers */
<> 144:ef7eb2e8f9f7 12251 #define USB_BASE_PTRS { USB0 }
<> 144:ef7eb2e8f9f7 12252 /** Interrupt vectors for the USB peripheral type */
<> 144:ef7eb2e8f9f7 12253 #define USB_IRQS { USB0_IRQn }
<> 144:ef7eb2e8f9f7 12254
<> 144:ef7eb2e8f9f7 12255 /*!
<> 144:ef7eb2e8f9f7 12256 * @}
<> 144:ef7eb2e8f9f7 12257 */ /* end of group USB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 12258
<> 144:ef7eb2e8f9f7 12259
<> 144:ef7eb2e8f9f7 12260 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12261 -- USBDCD Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12262 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12263
<> 144:ef7eb2e8f9f7 12264 /*!
<> 144:ef7eb2e8f9f7 12265 * @addtogroup USBDCD_Peripheral_Access_Layer USBDCD Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12266 * @{
<> 144:ef7eb2e8f9f7 12267 */
<> 144:ef7eb2e8f9f7 12268
<> 144:ef7eb2e8f9f7 12269 /** USBDCD - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 12270 typedef struct {
<> 144:ef7eb2e8f9f7 12271 __IO uint32_t CONTROL; /**< Control register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 12272 __IO uint32_t CLOCK; /**< Clock register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 12273 __I uint32_t STATUS; /**< Status register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 12274 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 12275 __IO uint32_t TIMER0; /**< TIMER0 register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 12276 __IO uint32_t TIMER1; /**< TIMER1 register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 12277 union { /* offset: 0x18 */
<> 144:ef7eb2e8f9f7 12278 __IO uint32_t TIMER2_BC11; /**< TIMER2_BC11 register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 12279 __IO uint32_t TIMER2_BC12; /**< TIMER2_BC12 register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 12280 };
<> 144:ef7eb2e8f9f7 12281 } USBDCD_Type;
<> 144:ef7eb2e8f9f7 12282
<> 144:ef7eb2e8f9f7 12283 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12284 -- USBDCD Register Masks
<> 144:ef7eb2e8f9f7 12285 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12286
<> 144:ef7eb2e8f9f7 12287 /*!
<> 144:ef7eb2e8f9f7 12288 * @addtogroup USBDCD_Register_Masks USBDCD Register Masks
<> 144:ef7eb2e8f9f7 12289 * @{
<> 144:ef7eb2e8f9f7 12290 */
<> 144:ef7eb2e8f9f7 12291
<> 144:ef7eb2e8f9f7 12292 /*! @name CONTROL - Control register */
<> 144:ef7eb2e8f9f7 12293 #define USBDCD_CONTROL_IACK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12294 #define USBDCD_CONTROL_IACK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12295 #define USBDCD_CONTROL_IACK(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_IACK_SHIFT)) & USBDCD_CONTROL_IACK_MASK)
<> 144:ef7eb2e8f9f7 12296 #define USBDCD_CONTROL_IF_MASK (0x100U)
<> 144:ef7eb2e8f9f7 12297 #define USBDCD_CONTROL_IF_SHIFT (8U)
<> 144:ef7eb2e8f9f7 12298 #define USBDCD_CONTROL_IF(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_IF_SHIFT)) & USBDCD_CONTROL_IF_MASK)
<> 144:ef7eb2e8f9f7 12299 #define USBDCD_CONTROL_IE_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 12300 #define USBDCD_CONTROL_IE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12301 #define USBDCD_CONTROL_IE(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_IE_SHIFT)) & USBDCD_CONTROL_IE_MASK)
<> 144:ef7eb2e8f9f7 12302 #define USBDCD_CONTROL_BC12_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 12303 #define USBDCD_CONTROL_BC12_SHIFT (17U)
<> 144:ef7eb2e8f9f7 12304 #define USBDCD_CONTROL_BC12(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_BC12_SHIFT)) & USBDCD_CONTROL_BC12_MASK)
<> 144:ef7eb2e8f9f7 12305 #define USBDCD_CONTROL_START_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 12306 #define USBDCD_CONTROL_START_SHIFT (24U)
<> 144:ef7eb2e8f9f7 12307 #define USBDCD_CONTROL_START(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_START_SHIFT)) & USBDCD_CONTROL_START_MASK)
<> 144:ef7eb2e8f9f7 12308 #define USBDCD_CONTROL_SR_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 12309 #define USBDCD_CONTROL_SR_SHIFT (25U)
<> 144:ef7eb2e8f9f7 12310 #define USBDCD_CONTROL_SR(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CONTROL_SR_SHIFT)) & USBDCD_CONTROL_SR_MASK)
<> 144:ef7eb2e8f9f7 12311
<> 144:ef7eb2e8f9f7 12312 /*! @name CLOCK - Clock register */
<> 144:ef7eb2e8f9f7 12313 #define USBDCD_CLOCK_CLOCK_UNIT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12314 #define USBDCD_CLOCK_CLOCK_UNIT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12315 #define USBDCD_CLOCK_CLOCK_UNIT(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CLOCK_CLOCK_UNIT_SHIFT)) & USBDCD_CLOCK_CLOCK_UNIT_MASK)
<> 144:ef7eb2e8f9f7 12316 #define USBDCD_CLOCK_CLOCK_SPEED_MASK (0xFFCU)
<> 144:ef7eb2e8f9f7 12317 #define USBDCD_CLOCK_CLOCK_SPEED_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12318 #define USBDCD_CLOCK_CLOCK_SPEED(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_CLOCK_CLOCK_SPEED_SHIFT)) & USBDCD_CLOCK_CLOCK_SPEED_MASK)
<> 144:ef7eb2e8f9f7 12319
<> 144:ef7eb2e8f9f7 12320 /*! @name STATUS - Status register */
<> 144:ef7eb2e8f9f7 12321 #define USBDCD_STATUS_SEQ_RES_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 12322 #define USBDCD_STATUS_SEQ_RES_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12323 #define USBDCD_STATUS_SEQ_RES(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_STATUS_SEQ_RES_SHIFT)) & USBDCD_STATUS_SEQ_RES_MASK)
<> 144:ef7eb2e8f9f7 12324 #define USBDCD_STATUS_SEQ_STAT_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 12325 #define USBDCD_STATUS_SEQ_STAT_SHIFT (18U)
<> 144:ef7eb2e8f9f7 12326 #define USBDCD_STATUS_SEQ_STAT(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_STATUS_SEQ_STAT_SHIFT)) & USBDCD_STATUS_SEQ_STAT_MASK)
<> 144:ef7eb2e8f9f7 12327 #define USBDCD_STATUS_ERR_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 12328 #define USBDCD_STATUS_ERR_SHIFT (20U)
<> 144:ef7eb2e8f9f7 12329 #define USBDCD_STATUS_ERR(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_STATUS_ERR_SHIFT)) & USBDCD_STATUS_ERR_MASK)
<> 144:ef7eb2e8f9f7 12330 #define USBDCD_STATUS_TO_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 12331 #define USBDCD_STATUS_TO_SHIFT (21U)
<> 144:ef7eb2e8f9f7 12332 #define USBDCD_STATUS_TO(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_STATUS_TO_SHIFT)) & USBDCD_STATUS_TO_MASK)
<> 144:ef7eb2e8f9f7 12333 #define USBDCD_STATUS_ACTIVE_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 12334 #define USBDCD_STATUS_ACTIVE_SHIFT (22U)
<> 144:ef7eb2e8f9f7 12335 #define USBDCD_STATUS_ACTIVE(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_STATUS_ACTIVE_SHIFT)) & USBDCD_STATUS_ACTIVE_MASK)
<> 144:ef7eb2e8f9f7 12336
<> 144:ef7eb2e8f9f7 12337 /*! @name TIMER0 - TIMER0 register */
<> 144:ef7eb2e8f9f7 12338 #define USBDCD_TIMER0_TUNITCON_MASK (0xFFFU)
<> 144:ef7eb2e8f9f7 12339 #define USBDCD_TIMER0_TUNITCON_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12340 #define USBDCD_TIMER0_TUNITCON(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER0_TUNITCON_SHIFT)) & USBDCD_TIMER0_TUNITCON_MASK)
<> 144:ef7eb2e8f9f7 12341 #define USBDCD_TIMER0_TSEQ_INIT_MASK (0x3FF0000U)
<> 144:ef7eb2e8f9f7 12342 #define USBDCD_TIMER0_TSEQ_INIT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12343 #define USBDCD_TIMER0_TSEQ_INIT(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER0_TSEQ_INIT_SHIFT)) & USBDCD_TIMER0_TSEQ_INIT_MASK)
<> 144:ef7eb2e8f9f7 12344
<> 144:ef7eb2e8f9f7 12345 /*! @name TIMER1 - TIMER1 register */
<> 144:ef7eb2e8f9f7 12346 #define USBDCD_TIMER1_TVDPSRC_ON_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 12347 #define USBDCD_TIMER1_TVDPSRC_ON_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12348 #define USBDCD_TIMER1_TVDPSRC_ON(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER1_TVDPSRC_ON_SHIFT)) & USBDCD_TIMER1_TVDPSRC_ON_MASK)
<> 144:ef7eb2e8f9f7 12349 #define USBDCD_TIMER1_TDCD_DBNC_MASK (0x3FF0000U)
<> 144:ef7eb2e8f9f7 12350 #define USBDCD_TIMER1_TDCD_DBNC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12351 #define USBDCD_TIMER1_TDCD_DBNC(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER1_TDCD_DBNC_SHIFT)) & USBDCD_TIMER1_TDCD_DBNC_MASK)
<> 144:ef7eb2e8f9f7 12352
<> 144:ef7eb2e8f9f7 12353 /*! @name TIMER2_BC11 - TIMER2_BC11 register */
<> 144:ef7eb2e8f9f7 12354 #define USBDCD_TIMER2_BC11_CHECK_DM_MASK (0xFU)
<> 144:ef7eb2e8f9f7 12355 #define USBDCD_TIMER2_BC11_CHECK_DM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12356 #define USBDCD_TIMER2_BC11_CHECK_DM(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER2_BC11_CHECK_DM_SHIFT)) & USBDCD_TIMER2_BC11_CHECK_DM_MASK)
<> 144:ef7eb2e8f9f7 12357 #define USBDCD_TIMER2_BC11_TVDPSRC_CON_MASK (0x3FF0000U)
<> 144:ef7eb2e8f9f7 12358 #define USBDCD_TIMER2_BC11_TVDPSRC_CON_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12359 #define USBDCD_TIMER2_BC11_TVDPSRC_CON(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER2_BC11_TVDPSRC_CON_SHIFT)) & USBDCD_TIMER2_BC11_TVDPSRC_CON_MASK)
<> 144:ef7eb2e8f9f7 12360
<> 144:ef7eb2e8f9f7 12361 /*! @name TIMER2_BC12 - TIMER2_BC12 register */
<> 144:ef7eb2e8f9f7 12362 #define USBDCD_TIMER2_BC12_TVDMSRC_ON_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 12363 #define USBDCD_TIMER2_BC12_TVDMSRC_ON_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12364 #define USBDCD_TIMER2_BC12_TVDMSRC_ON(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER2_BC12_TVDMSRC_ON_SHIFT)) & USBDCD_TIMER2_BC12_TVDMSRC_ON_MASK)
<> 144:ef7eb2e8f9f7 12365 #define USBDCD_TIMER2_BC12_TWAIT_AFTER_PRD_MASK (0x3FF0000U)
<> 144:ef7eb2e8f9f7 12366 #define USBDCD_TIMER2_BC12_TWAIT_AFTER_PRD_SHIFT (16U)
<> 144:ef7eb2e8f9f7 12367 #define USBDCD_TIMER2_BC12_TWAIT_AFTER_PRD(x) (((uint32_t)(((uint32_t)(x)) << USBDCD_TIMER2_BC12_TWAIT_AFTER_PRD_SHIFT)) & USBDCD_TIMER2_BC12_TWAIT_AFTER_PRD_MASK)
<> 144:ef7eb2e8f9f7 12368
<> 144:ef7eb2e8f9f7 12369
<> 144:ef7eb2e8f9f7 12370 /*!
<> 144:ef7eb2e8f9f7 12371 * @}
<> 144:ef7eb2e8f9f7 12372 */ /* end of group USBDCD_Register_Masks */
<> 144:ef7eb2e8f9f7 12373
<> 144:ef7eb2e8f9f7 12374
<> 144:ef7eb2e8f9f7 12375 /* USBDCD - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 12376 /** Peripheral USBDCD base address */
<> 144:ef7eb2e8f9f7 12377 #define USBDCD_BASE (0x40035000u)
<> 144:ef7eb2e8f9f7 12378 /** Peripheral USBDCD base pointer */
<> 144:ef7eb2e8f9f7 12379 #define USBDCD ((USBDCD_Type *)USBDCD_BASE)
<> 144:ef7eb2e8f9f7 12380 /** Array initializer of USBDCD peripheral base addresses */
<> 144:ef7eb2e8f9f7 12381 #define USBDCD_BASE_ADDRS { USBDCD_BASE }
<> 144:ef7eb2e8f9f7 12382 /** Array initializer of USBDCD peripheral base pointers */
<> 144:ef7eb2e8f9f7 12383 #define USBDCD_BASE_PTRS { USBDCD }
<> 144:ef7eb2e8f9f7 12384 /** Interrupt vectors for the USBDCD peripheral type */
<> 144:ef7eb2e8f9f7 12385 #define USBDCD_IRQS { USBDCD_IRQn }
<> 144:ef7eb2e8f9f7 12386
<> 144:ef7eb2e8f9f7 12387 /*!
<> 144:ef7eb2e8f9f7 12388 * @}
<> 144:ef7eb2e8f9f7 12389 */ /* end of group USBDCD_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 12390
<> 144:ef7eb2e8f9f7 12391
<> 144:ef7eb2e8f9f7 12392 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12393 -- VREF Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12394 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12395
<> 144:ef7eb2e8f9f7 12396 /*!
<> 144:ef7eb2e8f9f7 12397 * @addtogroup VREF_Peripheral_Access_Layer VREF Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12398 * @{
<> 144:ef7eb2e8f9f7 12399 */
<> 144:ef7eb2e8f9f7 12400
<> 144:ef7eb2e8f9f7 12401 /** VREF - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 12402 typedef struct {
<> 144:ef7eb2e8f9f7 12403 __IO uint8_t TRM; /**< VREF Trim Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 12404 __IO uint8_t SC; /**< VREF Status and Control Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 12405 } VREF_Type;
<> 144:ef7eb2e8f9f7 12406
<> 144:ef7eb2e8f9f7 12407 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12408 -- VREF Register Masks
<> 144:ef7eb2e8f9f7 12409 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12410
<> 144:ef7eb2e8f9f7 12411 /*!
<> 144:ef7eb2e8f9f7 12412 * @addtogroup VREF_Register_Masks VREF Register Masks
<> 144:ef7eb2e8f9f7 12413 * @{
<> 144:ef7eb2e8f9f7 12414 */
<> 144:ef7eb2e8f9f7 12415
<> 144:ef7eb2e8f9f7 12416 /*! @name TRM - VREF Trim Register */
<> 144:ef7eb2e8f9f7 12417 #define VREF_TRM_TRIM_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 12418 #define VREF_TRM_TRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12419 #define VREF_TRM_TRIM(x) (((uint8_t)(((uint8_t)(x)) << VREF_TRM_TRIM_SHIFT)) & VREF_TRM_TRIM_MASK)
<> 144:ef7eb2e8f9f7 12420 #define VREF_TRM_CHOPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12421 #define VREF_TRM_CHOPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12422 #define VREF_TRM_CHOPEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_TRM_CHOPEN_SHIFT)) & VREF_TRM_CHOPEN_MASK)
<> 144:ef7eb2e8f9f7 12423
<> 144:ef7eb2e8f9f7 12424 /*! @name SC - VREF Status and Control Register */
<> 144:ef7eb2e8f9f7 12425 #define VREF_SC_MODE_LV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 12426 #define VREF_SC_MODE_LV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12427 #define VREF_SC_MODE_LV(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_MODE_LV_SHIFT)) & VREF_SC_MODE_LV_MASK)
<> 144:ef7eb2e8f9f7 12428 #define VREF_SC_VREFST_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12429 #define VREF_SC_VREFST_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12430 #define VREF_SC_VREFST(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_VREFST_SHIFT)) & VREF_SC_VREFST_MASK)
<> 144:ef7eb2e8f9f7 12431 #define VREF_SC_ICOMPEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12432 #define VREF_SC_ICOMPEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12433 #define VREF_SC_ICOMPEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_ICOMPEN_SHIFT)) & VREF_SC_ICOMPEN_MASK)
<> 144:ef7eb2e8f9f7 12434 #define VREF_SC_REGEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12435 #define VREF_SC_REGEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12436 #define VREF_SC_REGEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_REGEN_SHIFT)) & VREF_SC_REGEN_MASK)
<> 144:ef7eb2e8f9f7 12437 #define VREF_SC_VREFEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12438 #define VREF_SC_VREFEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12439 #define VREF_SC_VREFEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_VREFEN_SHIFT)) & VREF_SC_VREFEN_MASK)
<> 144:ef7eb2e8f9f7 12440
<> 144:ef7eb2e8f9f7 12441
<> 144:ef7eb2e8f9f7 12442 /*!
<> 144:ef7eb2e8f9f7 12443 * @}
<> 144:ef7eb2e8f9f7 12444 */ /* end of group VREF_Register_Masks */
<> 144:ef7eb2e8f9f7 12445
<> 144:ef7eb2e8f9f7 12446
<> 144:ef7eb2e8f9f7 12447 /* VREF - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 12448 /** Peripheral VREF base address */
<> 144:ef7eb2e8f9f7 12449 #define VREF_BASE (0x40074000u)
<> 144:ef7eb2e8f9f7 12450 /** Peripheral VREF base pointer */
<> 144:ef7eb2e8f9f7 12451 #define VREF ((VREF_Type *)VREF_BASE)
<> 144:ef7eb2e8f9f7 12452 /** Array initializer of VREF peripheral base addresses */
<> 144:ef7eb2e8f9f7 12453 #define VREF_BASE_ADDRS { VREF_BASE }
<> 144:ef7eb2e8f9f7 12454 /** Array initializer of VREF peripheral base pointers */
<> 144:ef7eb2e8f9f7 12455 #define VREF_BASE_PTRS { VREF }
<> 144:ef7eb2e8f9f7 12456
<> 144:ef7eb2e8f9f7 12457 /*!
<> 144:ef7eb2e8f9f7 12458 * @}
<> 144:ef7eb2e8f9f7 12459 */ /* end of group VREF_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 12460
<> 144:ef7eb2e8f9f7 12461
<> 144:ef7eb2e8f9f7 12462 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12463 -- WDOG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12464 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12465
<> 144:ef7eb2e8f9f7 12466 /*!
<> 144:ef7eb2e8f9f7 12467 * @addtogroup WDOG_Peripheral_Access_Layer WDOG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 12468 * @{
<> 144:ef7eb2e8f9f7 12469 */
<> 144:ef7eb2e8f9f7 12470
<> 144:ef7eb2e8f9f7 12471 /** WDOG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 12472 typedef struct {
<> 144:ef7eb2e8f9f7 12473 __IO uint16_t STCTRLH; /**< Watchdog Status and Control Register High, offset: 0x0 */
<> 144:ef7eb2e8f9f7 12474 __IO uint16_t STCTRLL; /**< Watchdog Status and Control Register Low, offset: 0x2 */
<> 144:ef7eb2e8f9f7 12475 __IO uint16_t TOVALH; /**< Watchdog Time-out Value Register High, offset: 0x4 */
<> 144:ef7eb2e8f9f7 12476 __IO uint16_t TOVALL; /**< Watchdog Time-out Value Register Low, offset: 0x6 */
<> 144:ef7eb2e8f9f7 12477 __IO uint16_t WINH; /**< Watchdog Window Register High, offset: 0x8 */
<> 144:ef7eb2e8f9f7 12478 __IO uint16_t WINL; /**< Watchdog Window Register Low, offset: 0xA */
<> 144:ef7eb2e8f9f7 12479 __IO uint16_t REFRESH; /**< Watchdog Refresh register, offset: 0xC */
<> 144:ef7eb2e8f9f7 12480 __IO uint16_t UNLOCK; /**< Watchdog Unlock register, offset: 0xE */
<> 144:ef7eb2e8f9f7 12481 __IO uint16_t TMROUTH; /**< Watchdog Timer Output Register High, offset: 0x10 */
<> 144:ef7eb2e8f9f7 12482 __IO uint16_t TMROUTL; /**< Watchdog Timer Output Register Low, offset: 0x12 */
<> 144:ef7eb2e8f9f7 12483 __IO uint16_t RSTCNT; /**< Watchdog Reset Count register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 12484 __IO uint16_t PRESC; /**< Watchdog Prescaler register, offset: 0x16 */
<> 144:ef7eb2e8f9f7 12485 } WDOG_Type;
<> 144:ef7eb2e8f9f7 12486
<> 144:ef7eb2e8f9f7 12487 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12488 -- WDOG Register Masks
<> 144:ef7eb2e8f9f7 12489 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12490
<> 144:ef7eb2e8f9f7 12491 /*!
<> 144:ef7eb2e8f9f7 12492 * @addtogroup WDOG_Register_Masks WDOG Register Masks
<> 144:ef7eb2e8f9f7 12493 * @{
<> 144:ef7eb2e8f9f7 12494 */
<> 144:ef7eb2e8f9f7 12495
<> 144:ef7eb2e8f9f7 12496 /*! @name STCTRLH - Watchdog Status and Control Register High */
<> 144:ef7eb2e8f9f7 12497 #define WDOG_STCTRLH_WDOGEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 12498 #define WDOG_STCTRLH_WDOGEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12499 #define WDOG_STCTRLH_WDOGEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WDOGEN_SHIFT)) & WDOG_STCTRLH_WDOGEN_MASK)
<> 144:ef7eb2e8f9f7 12500 #define WDOG_STCTRLH_CLKSRC_MASK (0x2U)
<> 144:ef7eb2e8f9f7 12501 #define WDOG_STCTRLH_CLKSRC_SHIFT (1U)
<> 144:ef7eb2e8f9f7 12502 #define WDOG_STCTRLH_CLKSRC(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_CLKSRC_SHIFT)) & WDOG_STCTRLH_CLKSRC_MASK)
<> 144:ef7eb2e8f9f7 12503 #define WDOG_STCTRLH_IRQRSTEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 12504 #define WDOG_STCTRLH_IRQRSTEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 12505 #define WDOG_STCTRLH_IRQRSTEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_IRQRSTEN_SHIFT)) & WDOG_STCTRLH_IRQRSTEN_MASK)
<> 144:ef7eb2e8f9f7 12506 #define WDOG_STCTRLH_WINEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 12507 #define WDOG_STCTRLH_WINEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 12508 #define WDOG_STCTRLH_WINEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WINEN_SHIFT)) & WDOG_STCTRLH_WINEN_MASK)
<> 144:ef7eb2e8f9f7 12509 #define WDOG_STCTRLH_ALLOWUPDATE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 12510 #define WDOG_STCTRLH_ALLOWUPDATE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 12511 #define WDOG_STCTRLH_ALLOWUPDATE(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_ALLOWUPDATE_SHIFT)) & WDOG_STCTRLH_ALLOWUPDATE_MASK)
<> 144:ef7eb2e8f9f7 12512 #define WDOG_STCTRLH_DBGEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 12513 #define WDOG_STCTRLH_DBGEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 12514 #define WDOG_STCTRLH_DBGEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_DBGEN_SHIFT)) & WDOG_STCTRLH_DBGEN_MASK)
<> 144:ef7eb2e8f9f7 12515 #define WDOG_STCTRLH_STOPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 12516 #define WDOG_STCTRLH_STOPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 12517 #define WDOG_STCTRLH_STOPEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_STOPEN_SHIFT)) & WDOG_STCTRLH_STOPEN_MASK)
<> 144:ef7eb2e8f9f7 12518 #define WDOG_STCTRLH_WAITEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 12519 #define WDOG_STCTRLH_WAITEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 12520 #define WDOG_STCTRLH_WAITEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WAITEN_SHIFT)) & WDOG_STCTRLH_WAITEN_MASK)
<> 144:ef7eb2e8f9f7 12521 #define WDOG_STCTRLH_TESTWDOG_MASK (0x400U)
<> 144:ef7eb2e8f9f7 12522 #define WDOG_STCTRLH_TESTWDOG_SHIFT (10U)
<> 144:ef7eb2e8f9f7 12523 #define WDOG_STCTRLH_TESTWDOG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_TESTWDOG_SHIFT)) & WDOG_STCTRLH_TESTWDOG_MASK)
<> 144:ef7eb2e8f9f7 12524 #define WDOG_STCTRLH_TESTSEL_MASK (0x800U)
<> 144:ef7eb2e8f9f7 12525 #define WDOG_STCTRLH_TESTSEL_SHIFT (11U)
<> 144:ef7eb2e8f9f7 12526 #define WDOG_STCTRLH_TESTSEL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_TESTSEL_SHIFT)) & WDOG_STCTRLH_TESTSEL_MASK)
<> 144:ef7eb2e8f9f7 12527 #define WDOG_STCTRLH_BYTESEL_MASK (0x3000U)
<> 144:ef7eb2e8f9f7 12528 #define WDOG_STCTRLH_BYTESEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 12529 #define WDOG_STCTRLH_BYTESEL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_BYTESEL_SHIFT)) & WDOG_STCTRLH_BYTESEL_MASK)
<> 144:ef7eb2e8f9f7 12530 #define WDOG_STCTRLH_DISTESTWDOG_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 12531 #define WDOG_STCTRLH_DISTESTWDOG_SHIFT (14U)
<> 144:ef7eb2e8f9f7 12532 #define WDOG_STCTRLH_DISTESTWDOG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_DISTESTWDOG_SHIFT)) & WDOG_STCTRLH_DISTESTWDOG_MASK)
<> 144:ef7eb2e8f9f7 12533
<> 144:ef7eb2e8f9f7 12534 /*! @name STCTRLL - Watchdog Status and Control Register Low */
<> 144:ef7eb2e8f9f7 12535 #define WDOG_STCTRLL_INTFLG_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 12536 #define WDOG_STCTRLL_INTFLG_SHIFT (15U)
<> 144:ef7eb2e8f9f7 12537 #define WDOG_STCTRLL_INTFLG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLL_INTFLG_SHIFT)) & WDOG_STCTRLL_INTFLG_MASK)
<> 144:ef7eb2e8f9f7 12538
<> 144:ef7eb2e8f9f7 12539 /*! @name TOVALH - Watchdog Time-out Value Register High */
<> 144:ef7eb2e8f9f7 12540 #define WDOG_TOVALH_TOVALHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12541 #define WDOG_TOVALH_TOVALHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12542 #define WDOG_TOVALH_TOVALHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TOVALH_TOVALHIGH_SHIFT)) & WDOG_TOVALH_TOVALHIGH_MASK)
<> 144:ef7eb2e8f9f7 12543
<> 144:ef7eb2e8f9f7 12544 /*! @name TOVALL - Watchdog Time-out Value Register Low */
<> 144:ef7eb2e8f9f7 12545 #define WDOG_TOVALL_TOVALLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12546 #define WDOG_TOVALL_TOVALLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12547 #define WDOG_TOVALL_TOVALLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TOVALL_TOVALLOW_SHIFT)) & WDOG_TOVALL_TOVALLOW_MASK)
<> 144:ef7eb2e8f9f7 12548
<> 144:ef7eb2e8f9f7 12549 /*! @name WINH - Watchdog Window Register High */
<> 144:ef7eb2e8f9f7 12550 #define WDOG_WINH_WINHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12551 #define WDOG_WINH_WINHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12552 #define WDOG_WINH_WINHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_WINH_WINHIGH_SHIFT)) & WDOG_WINH_WINHIGH_MASK)
<> 144:ef7eb2e8f9f7 12553
<> 144:ef7eb2e8f9f7 12554 /*! @name WINL - Watchdog Window Register Low */
<> 144:ef7eb2e8f9f7 12555 #define WDOG_WINL_WINLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12556 #define WDOG_WINL_WINLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12557 #define WDOG_WINL_WINLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_WINL_WINLOW_SHIFT)) & WDOG_WINL_WINLOW_MASK)
<> 144:ef7eb2e8f9f7 12558
<> 144:ef7eb2e8f9f7 12559 /*! @name REFRESH - Watchdog Refresh register */
<> 144:ef7eb2e8f9f7 12560 #define WDOG_REFRESH_WDOGREFRESH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12561 #define WDOG_REFRESH_WDOGREFRESH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12562 #define WDOG_REFRESH_WDOGREFRESH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_REFRESH_WDOGREFRESH_SHIFT)) & WDOG_REFRESH_WDOGREFRESH_MASK)
<> 144:ef7eb2e8f9f7 12563
<> 144:ef7eb2e8f9f7 12564 /*! @name UNLOCK - Watchdog Unlock register */
<> 144:ef7eb2e8f9f7 12565 #define WDOG_UNLOCK_WDOGUNLOCK_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12566 #define WDOG_UNLOCK_WDOGUNLOCK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12567 #define WDOG_UNLOCK_WDOGUNLOCK(x) (((uint16_t)(((uint16_t)(x)) << WDOG_UNLOCK_WDOGUNLOCK_SHIFT)) & WDOG_UNLOCK_WDOGUNLOCK_MASK)
<> 144:ef7eb2e8f9f7 12568
<> 144:ef7eb2e8f9f7 12569 /*! @name TMROUTH - Watchdog Timer Output Register High */
<> 144:ef7eb2e8f9f7 12570 #define WDOG_TMROUTH_TIMEROUTHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12571 #define WDOG_TMROUTH_TIMEROUTHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12572 #define WDOG_TMROUTH_TIMEROUTHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TMROUTH_TIMEROUTHIGH_SHIFT)) & WDOG_TMROUTH_TIMEROUTHIGH_MASK)
<> 144:ef7eb2e8f9f7 12573
<> 144:ef7eb2e8f9f7 12574 /*! @name TMROUTL - Watchdog Timer Output Register Low */
<> 144:ef7eb2e8f9f7 12575 #define WDOG_TMROUTL_TIMEROUTLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12576 #define WDOG_TMROUTL_TIMEROUTLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12577 #define WDOG_TMROUTL_TIMEROUTLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TMROUTL_TIMEROUTLOW_SHIFT)) & WDOG_TMROUTL_TIMEROUTLOW_MASK)
<> 144:ef7eb2e8f9f7 12578
<> 144:ef7eb2e8f9f7 12579 /*! @name RSTCNT - Watchdog Reset Count register */
<> 144:ef7eb2e8f9f7 12580 #define WDOG_RSTCNT_RSTCNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 12581 #define WDOG_RSTCNT_RSTCNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 12582 #define WDOG_RSTCNT_RSTCNT(x) (((uint16_t)(((uint16_t)(x)) << WDOG_RSTCNT_RSTCNT_SHIFT)) & WDOG_RSTCNT_RSTCNT_MASK)
<> 144:ef7eb2e8f9f7 12583
<> 144:ef7eb2e8f9f7 12584 /*! @name PRESC - Watchdog Prescaler register */
<> 144:ef7eb2e8f9f7 12585 #define WDOG_PRESC_PRESCVAL_MASK (0x700U)
<> 144:ef7eb2e8f9f7 12586 #define WDOG_PRESC_PRESCVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 12587 #define WDOG_PRESC_PRESCVAL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_PRESC_PRESCVAL_SHIFT)) & WDOG_PRESC_PRESCVAL_MASK)
<> 144:ef7eb2e8f9f7 12588
<> 144:ef7eb2e8f9f7 12589
<> 144:ef7eb2e8f9f7 12590 /*!
<> 144:ef7eb2e8f9f7 12591 * @}
<> 144:ef7eb2e8f9f7 12592 */ /* end of group WDOG_Register_Masks */
<> 144:ef7eb2e8f9f7 12593
<> 144:ef7eb2e8f9f7 12594
<> 144:ef7eb2e8f9f7 12595 /* WDOG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 12596 /** Peripheral WDOG base address */
<> 144:ef7eb2e8f9f7 12597 #define WDOG_BASE (0x40052000u)
<> 144:ef7eb2e8f9f7 12598 /** Peripheral WDOG base pointer */
<> 144:ef7eb2e8f9f7 12599 #define WDOG ((WDOG_Type *)WDOG_BASE)
<> 144:ef7eb2e8f9f7 12600 /** Array initializer of WDOG peripheral base addresses */
<> 144:ef7eb2e8f9f7 12601 #define WDOG_BASE_ADDRS { WDOG_BASE }
<> 144:ef7eb2e8f9f7 12602 /** Array initializer of WDOG peripheral base pointers */
<> 144:ef7eb2e8f9f7 12603 #define WDOG_BASE_PTRS { WDOG }
<> 144:ef7eb2e8f9f7 12604 /** Interrupt vectors for the WDOG peripheral type */
<> 144:ef7eb2e8f9f7 12605 #define WDOG_IRQS { WDOG_EWM_IRQn }
<> 144:ef7eb2e8f9f7 12606
<> 144:ef7eb2e8f9f7 12607 /*!
<> 144:ef7eb2e8f9f7 12608 * @}
<> 144:ef7eb2e8f9f7 12609 */ /* end of group WDOG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 12610
<> 144:ef7eb2e8f9f7 12611
<> 144:ef7eb2e8f9f7 12612 /*
<> 144:ef7eb2e8f9f7 12613 ** End of section using anonymous unions
<> 144:ef7eb2e8f9f7 12614 */
<> 144:ef7eb2e8f9f7 12615
<> 144:ef7eb2e8f9f7 12616 #if defined(__ARMCC_VERSION)
<> 144:ef7eb2e8f9f7 12617 #pragma pop
<> 144:ef7eb2e8f9f7 12618 #elif defined(__CWCC__)
<> 144:ef7eb2e8f9f7 12619 #pragma pop
<> 144:ef7eb2e8f9f7 12620 #elif defined(__GNUC__)
<> 144:ef7eb2e8f9f7 12621 /* leave anonymous unions enabled */
<> 144:ef7eb2e8f9f7 12622 #elif defined(__IAR_SYSTEMS_ICC__)
<> 144:ef7eb2e8f9f7 12623 #pragma language=default
<> 144:ef7eb2e8f9f7 12624 #else
<> 144:ef7eb2e8f9f7 12625 #error Not supported compiler type
<> 144:ef7eb2e8f9f7 12626 #endif
<> 144:ef7eb2e8f9f7 12627
<> 144:ef7eb2e8f9f7 12628 /*!
<> 144:ef7eb2e8f9f7 12629 * @}
<> 144:ef7eb2e8f9f7 12630 */ /* end of group Peripheral_access_layer */
<> 144:ef7eb2e8f9f7 12631
<> 144:ef7eb2e8f9f7 12632
<> 144:ef7eb2e8f9f7 12633 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 12634 -- SDK Compatibility
<> 144:ef7eb2e8f9f7 12635 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 12636
<> 144:ef7eb2e8f9f7 12637 /*!
<> 144:ef7eb2e8f9f7 12638 * @addtogroup SDK_Compatibility_Symbols SDK Compatibility
<> 144:ef7eb2e8f9f7 12639 * @{
<> 144:ef7eb2e8f9f7 12640 */
<> 144:ef7eb2e8f9f7 12641
<> 144:ef7eb2e8f9f7 12642 #define ENET_RMON_R_DROP_REG(base) ENET_IEEE_R_DROP_REG(base)
<> 144:ef7eb2e8f9f7 12643 #define ENET_RMON_R_FRAME_OK_REG(base) ENET_IEEE_R_FRAME_OK_REG(base)
<> 144:ef7eb2e8f9f7 12644 #define MCG_C2_EREFS0_MASK MCG_C2_EREFS_MASK
<> 144:ef7eb2e8f9f7 12645 #define MCG_C2_EREFS0_SHIFT MCG_C2_EREFS_SHIFT
<> 144:ef7eb2e8f9f7 12646 #define MCG_C2_HGO0_MASK MCG_C2_HGO_MASK
<> 144:ef7eb2e8f9f7 12647 #define MCG_C2_HGO0_SHIFT MCG_C2_HGO_SHIFT
<> 144:ef7eb2e8f9f7 12648 #define MCG_C2_RANGE0_MASK MCG_C2_RANGE_MASK
<> 144:ef7eb2e8f9f7 12649 #define MCG_C2_RANGE0_SHIFT MCG_C2_RANGE_SHIFT
<> 144:ef7eb2e8f9f7 12650 #define MCG_C2_RANGE0(x) MCG_C2_RANGE(x)
<> 144:ef7eb2e8f9f7 12651 #define MCM_ISR_REG(base) MCM_ISCR_REG(base)
<> 144:ef7eb2e8f9f7 12652 #define MCM_ISR_FIOC_MASK MCM_ISCR_FIOC_MASK
<> 144:ef7eb2e8f9f7 12653 #define MCM_ISR_FIOC_SHIFT MCM_ISCR_FIOC_SHIFT
<> 144:ef7eb2e8f9f7 12654 #define MCM_ISR_FDZC_MASK MCM_ISCR_FDZC_MASK
<> 144:ef7eb2e8f9f7 12655 #define MCM_ISR_FDZC_SHIFT MCM_ISCR_FDZC_SHIFT
<> 144:ef7eb2e8f9f7 12656 #define MCM_ISR_FOFC_MASK MCM_ISCR_FOFC_MASK
<> 144:ef7eb2e8f9f7 12657 #define MCM_ISR_FOFC_SHIFT MCM_ISCR_FOFC_SHIFT
<> 144:ef7eb2e8f9f7 12658 #define MCM_ISR_FUFC_MASK MCM_ISCR_FUFC_MASK
<> 144:ef7eb2e8f9f7 12659 #define MCM_ISR_FUFC_SHIFT MCM_ISCR_FUFC_SHIFT
<> 144:ef7eb2e8f9f7 12660 #define MCM_ISR_FIXC_MASK MCM_ISCR_FIXC_MASK
<> 144:ef7eb2e8f9f7 12661 #define MCM_ISR_FIXC_SHIFT MCM_ISCR_FIXC_SHIFT
<> 144:ef7eb2e8f9f7 12662 #define MCM_ISR_FIDC_MASK MCM_ISCR_FIDC_MASK
<> 144:ef7eb2e8f9f7 12663 #define MCM_ISR_FIDC_SHIFT MCM_ISCR_FIDC_SHIFT
<> 144:ef7eb2e8f9f7 12664 #define MCM_ISR_FIOCE_MASK MCM_ISCR_FIOCE_MASK
<> 144:ef7eb2e8f9f7 12665 #define MCM_ISR_FIOCE_SHIFT MCM_ISCR_FIOCE_SHIFT
<> 144:ef7eb2e8f9f7 12666 #define MCM_ISR_FDZCE_MASK MCM_ISCR_FDZCE_MASK
<> 144:ef7eb2e8f9f7 12667 #define MCM_ISR_FDZCE_SHIFT MCM_ISCR_FDZCE_SHIFT
<> 144:ef7eb2e8f9f7 12668 #define MCM_ISR_FOFCE_MASK MCM_ISCR_FOFCE_MASK
<> 144:ef7eb2e8f9f7 12669 #define MCM_ISR_FOFCE_SHIFT MCM_ISCR_FOFCE_SHIFT
<> 144:ef7eb2e8f9f7 12670 #define MCM_ISR_FUFCE_MASK MCM_ISCR_FUFCE_MASK
<> 144:ef7eb2e8f9f7 12671 #define MCM_ISR_FUFCE_SHIFT MCM_ISCR_FUFCE_SHIFT
<> 144:ef7eb2e8f9f7 12672 #define MCM_ISR_FIXCE_MASK MCM_ISCR_FIXCE_MASK
<> 144:ef7eb2e8f9f7 12673 #define MCM_ISR_FIXCE_SHIFT MCM_ISCR_FIXCE_SHIFT
<> 144:ef7eb2e8f9f7 12674 #define MCM_ISR_FIDCE_MASK MCM_ISCR_FIDCE_MASK
<> 144:ef7eb2e8f9f7 12675 #define MCM_ISR_FIDCE_SHIFT MCM_ISCR_FIDCE_SHIFT
<> 144:ef7eb2e8f9f7 12676 #define DSPI0 SPI0
<> 144:ef7eb2e8f9f7 12677 #define DSPI1 SPI1
<> 144:ef7eb2e8f9f7 12678 #define DSPI2 SPI2
<> 144:ef7eb2e8f9f7 12679 #define FLEXCAN0 CAN0
<> 144:ef7eb2e8f9f7 12680 #define GPIOA_BASE PTA_BASE
<> 144:ef7eb2e8f9f7 12681 #define GPIOA PTA
<> 144:ef7eb2e8f9f7 12682 #define GPIOB_BASE PTB_BASE
<> 144:ef7eb2e8f9f7 12683 #define GPIOB PTB
<> 144:ef7eb2e8f9f7 12684 #define GPIOC_BASE PTC_BASE
<> 144:ef7eb2e8f9f7 12685 #define GPIOC PTC
<> 144:ef7eb2e8f9f7 12686 #define GPIOD_BASE PTD_BASE
<> 144:ef7eb2e8f9f7 12687 #define GPIOD PTD
<> 144:ef7eb2e8f9f7 12688 #define GPIOE_BASE PTE_BASE
<> 144:ef7eb2e8f9f7 12689 #define GPIOE PTE
<> 144:ef7eb2e8f9f7 12690 #define UART_WP7816_T_TYPE0_REG(base) UART_WP7816T0_REG(base)
<> 144:ef7eb2e8f9f7 12691 #define UART_WP7816_T_TYPE1_REG(base) UART_WP7816T1_REG(base)
<> 144:ef7eb2e8f9f7 12692 #define UART_WP7816_T_TYPE0_WI_MASK UART_WP7816T0_WI_MASK
<> 144:ef7eb2e8f9f7 12693 #define UART_WP7816_T_TYPE0_WI_SHIFT UART_WP7816T0_WI_SHIFT
<> 144:ef7eb2e8f9f7 12694 #define UART_WP7816_T_TYPE0_WI(x) UART_WP7816T0_WI(x)
<> 144:ef7eb2e8f9f7 12695 #define UART_WP7816_T_TYPE1_BWI_MASK UART_WP7816T1_BWI_MASK
<> 144:ef7eb2e8f9f7 12696 #define UART_WP7816_T_TYPE1_BWI_SHIFT UART_WP7816T1_BWI_SHIFT
<> 144:ef7eb2e8f9f7 12697 #define UART_WP7816_T_TYPE1_BWI(x) UART_WP7816T1_BWI(x)
<> 144:ef7eb2e8f9f7 12698 #define UART_WP7816_T_TYPE1_CWI_MASK UART_WP7816T1_CWI_MASK
<> 144:ef7eb2e8f9f7 12699 #define UART_WP7816_T_TYPE1_CWI_SHIFT UART_WP7816T1_CWI_SHIFT
<> 144:ef7eb2e8f9f7 12700 #define UART_WP7816_T_TYPE1_CWI(x) UART_WP7816T1_CWI(x)
<> 144:ef7eb2e8f9f7 12701 #define Watchdog_IRQn WDOG_EWM_IRQn
<> 144:ef7eb2e8f9f7 12702 #define Watchdog_IRQHandler WDOG_EWM_IRQHandler
<> 144:ef7eb2e8f9f7 12703 #define LPTimer_IRQn LPTMR0_IRQn
<> 144:ef7eb2e8f9f7 12704 #define LPTimer_IRQHandler LPTMR0_IRQHandler
<> 144:ef7eb2e8f9f7 12705 #define LLW_IRQn LLWU_IRQn
<> 144:ef7eb2e8f9f7 12706 #define LLW_IRQHandler LLWU_IRQHandler
<> 144:ef7eb2e8f9f7 12707 #define DMAMUX0 DMAMUX
<> 144:ef7eb2e8f9f7 12708 #define WDOG0 WDOG
<> 144:ef7eb2e8f9f7 12709 #define MCM0 MCM
<> 144:ef7eb2e8f9f7 12710 #define RTC0 RTC
<> 144:ef7eb2e8f9f7 12711
<> 144:ef7eb2e8f9f7 12712 /*!
<> 144:ef7eb2e8f9f7 12713 * @}
<> 144:ef7eb2e8f9f7 12714 */ /* end of group SDK_Compatibility_Symbols */
<> 144:ef7eb2e8f9f7 12715
<> 144:ef7eb2e8f9f7 12716
<> 144:ef7eb2e8f9f7 12717 #endif /* _MK64F12_H_ */
<> 144:ef7eb2e8f9f7 12718