Johannes Stratmann / mbed-dev

added prescaler for 16 bit pwm in LPC1347 target

Fork of mbed-dev by mbed official

targets/cmsis/TARGET_Freescale/TARGET_K22F/MK22F51212.h@147:ba84b7dc41a7, 2016-09-10 (annotated)

Committer:
JojoS
Date:
Sat Sep 10 15:32:04 2016 +0000
Revision:
147:ba84b7dc41a7
Parent:
144:ef7eb2e8f9f7 
added prescaler for 16 bit timers (solution as in LPC11xx), default prescaler 31 for max 28 ms period time

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /*
<> 144:ef7eb2e8f9f7 2 ** ###################################################################
<> 144:ef7eb2e8f9f7 3 ** Processors: MK22FN512CAP12
<> 144:ef7eb2e8f9f7 4 ** MK22FN512VDC12
<> 144:ef7eb2e8f9f7 5 ** MK22FN512VLH12
<> 144:ef7eb2e8f9f7 6 ** MK22FN512VLL12
<> 144:ef7eb2e8f9f7 7 ** MK22FN512VMP12
<> 144:ef7eb2e8f9f7 8 **
<> 144:ef7eb2e8f9f7 9 ** Compilers: Keil ARM C/C++ Compiler
<> 144:ef7eb2e8f9f7 10 ** Freescale C/C++ for Embedded ARM
<> 144:ef7eb2e8f9f7 11 ** GNU C Compiler
<> 144:ef7eb2e8f9f7 12 ** IAR ANSI C/C++ Compiler for ARM
<> 144:ef7eb2e8f9f7 13 **
<> 144:ef7eb2e8f9f7 14 ** Reference manual: K22P121M120SF7RM, Rev. 1, March 24, 2014
<> 144:ef7eb2e8f9f7 15 ** Version: rev. 2.8, 2015-02-19
<> 144:ef7eb2e8f9f7 16 ** Build: b151218
<> 144:ef7eb2e8f9f7 17 **
<> 144:ef7eb2e8f9f7 18 ** Abstract:
<> 144:ef7eb2e8f9f7 19 ** CMSIS Peripheral Access Layer for MK22F51212
<> 144:ef7eb2e8f9f7 20 **
<> 144:ef7eb2e8f9f7 21 ** Copyright (c) 1997 - 2015 Freescale Semiconductor, Inc.
<> 144:ef7eb2e8f9f7 22 ** All rights reserved.
<> 144:ef7eb2e8f9f7 23 **
<> 144:ef7eb2e8f9f7 24 ** Redistribution and use in source and binary forms, with or without modification,
<> 144:ef7eb2e8f9f7 25 ** are permitted provided that the following conditions are met:
<> 144:ef7eb2e8f9f7 26 **
<> 144:ef7eb2e8f9f7 27 ** o Redistributions of source code must retain the above copyright notice, this list
<> 144:ef7eb2e8f9f7 28 ** of conditions and the following disclaimer.
<> 144:ef7eb2e8f9f7 29 **
<> 144:ef7eb2e8f9f7 30 ** o Redistributions in binary form must reproduce the above copyright notice, this
<> 144:ef7eb2e8f9f7 31 ** list of conditions and the following disclaimer in the documentation and/or
<> 144:ef7eb2e8f9f7 32 ** other materials provided with the distribution.
<> 144:ef7eb2e8f9f7 33 **
<> 144:ef7eb2e8f9f7 34 ** o Neither the name of Freescale Semiconductor, Inc. nor the names of its
<> 144:ef7eb2e8f9f7 35 ** contributors may be used to endorse or promote products derived from this
<> 144:ef7eb2e8f9f7 36 ** software without specific prior written permission.
<> 144:ef7eb2e8f9f7 37 **
<> 144:ef7eb2e8f9f7 38 ** THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" AND
<> 144:ef7eb2e8f9f7 39 ** ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
<> 144:ef7eb2e8f9f7 40 ** WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<> 144:ef7eb2e8f9f7 41 ** DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE FOR
<> 144:ef7eb2e8f9f7 42 ** ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
<> 144:ef7eb2e8f9f7 43 ** (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
<> 144:ef7eb2e8f9f7 44 ** LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON
<> 144:ef7eb2e8f9f7 45 ** ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
<> 144:ef7eb2e8f9f7 46 ** (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
<> 144:ef7eb2e8f9f7 47 ** SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<> 144:ef7eb2e8f9f7 48 **
<> 144:ef7eb2e8f9f7 49 ** http: www.freescale.com
<> 144:ef7eb2e8f9f7 50 ** mail: support@freescale.com
<> 144:ef7eb2e8f9f7 51 **
<> 144:ef7eb2e8f9f7 52 ** Revisions:
<> 144:ef7eb2e8f9f7 53 ** - rev. 1.0 (2013-07-23)
<> 144:ef7eb2e8f9f7 54 ** Initial version.
<> 144:ef7eb2e8f9f7 55 ** - rev. 1.1 (2013-09-17)
<> 144:ef7eb2e8f9f7 56 ** RM rev. 0.4 update.
<> 144:ef7eb2e8f9f7 57 ** - rev. 2.0 (2013-10-29)
<> 144:ef7eb2e8f9f7 58 ** Register accessor macros added to the memory map.
<> 144:ef7eb2e8f9f7 59 ** Symbols for Processor Expert memory map compatibility added to the memory map.
<> 144:ef7eb2e8f9f7 60 ** Startup file for gcc has been updated according to CMSIS 3.2.
<> 144:ef7eb2e8f9f7 61 ** System initialization updated.
<> 144:ef7eb2e8f9f7 62 ** - rev. 2.1 (2013-10-30)
<> 144:ef7eb2e8f9f7 63 ** Definition of BITBAND macros updated to support peripherals with 32-bit acces disabled.
<> 144:ef7eb2e8f9f7 64 ** - rev. 2.2 (2013-12-20)
<> 144:ef7eb2e8f9f7 65 ** Update according to reference manual rev. 0.6,
<> 144:ef7eb2e8f9f7 66 ** - rev. 2.3 (2014-01-13)
<> 144:ef7eb2e8f9f7 67 ** Update according to reference manual rev. 0.61,
<> 144:ef7eb2e8f9f7 68 ** - rev. 2.4 (2014-02-10)
<> 144:ef7eb2e8f9f7 69 ** The declaration of clock configurations has been moved to separate header file system_MK22F51212.h
<> 144:ef7eb2e8f9f7 70 ** - rev. 2.5 (2014-05-06)
<> 144:ef7eb2e8f9f7 71 ** Update according to reference manual rev. 1.0,
<> 144:ef7eb2e8f9f7 72 ** Update of system and startup files.
<> 144:ef7eb2e8f9f7 73 ** Module access macro module_BASES replaced by module_BASE_PTRS.
<> 144:ef7eb2e8f9f7 74 ** - rev. 2.6 (2014-08-28)
<> 144:ef7eb2e8f9f7 75 ** Update of system files - default clock configuration changed.
<> 144:ef7eb2e8f9f7 76 ** Update of startup files - possibility to override DefaultISR added.
<> 144:ef7eb2e8f9f7 77 ** - rev. 2.7 (2014-10-14)
<> 144:ef7eb2e8f9f7 78 ** Interrupt INT_LPTimer renamed to INT_LPTMR0, interrupt INT_Watchdog renamed to INT_WDOG_EWM.
<> 144:ef7eb2e8f9f7 79 ** - rev. 2.8 (2015-02-19)
<> 144:ef7eb2e8f9f7 80 ** Renamed interrupt vector LLW to LLWU.
<> 144:ef7eb2e8f9f7 81 **
<> 144:ef7eb2e8f9f7 82 ** ###################################################################
<> 144:ef7eb2e8f9f7 83 */
<> 144:ef7eb2e8f9f7 84
<> 144:ef7eb2e8f9f7 85 /*!
<> 144:ef7eb2e8f9f7 86 * @file MK22F51212.h
<> 144:ef7eb2e8f9f7 87 * @version 2.8
<> 144:ef7eb2e8f9f7 88 * @date 2015-02-19
<> 144:ef7eb2e8f9f7 89 * @brief CMSIS Peripheral Access Layer for MK22F51212
<> 144:ef7eb2e8f9f7 90 *
<> 144:ef7eb2e8f9f7 91 * CMSIS Peripheral Access Layer for MK22F51212
<> 144:ef7eb2e8f9f7 92 */
<> 144:ef7eb2e8f9f7 93
<> 144:ef7eb2e8f9f7 94 #ifndef _MK22F51212_H_
<> 144:ef7eb2e8f9f7 95 #define _MK22F51212_H_ /**< Symbol preventing repeated inclusion */
<> 144:ef7eb2e8f9f7 96
<> 144:ef7eb2e8f9f7 97 /** Memory map major version (memory maps with equal major version number are
<> 144:ef7eb2e8f9f7 98 * compatible) */
<> 144:ef7eb2e8f9f7 99 #define MCU_MEM_MAP_VERSION 0x0200U
<> 144:ef7eb2e8f9f7 100 /** Memory map minor version */
<> 144:ef7eb2e8f9f7 101 #define MCU_MEM_MAP_VERSION_MINOR 0x0008U
<> 144:ef7eb2e8f9f7 102
<> 144:ef7eb2e8f9f7 103 /**
<> 144:ef7eb2e8f9f7 104 * @brief Macro to calculate address of an aliased word in the peripheral
<> 144:ef7eb2e8f9f7 105 * bitband area for a peripheral register and bit (bit band region 0x40000000 to
<> 144:ef7eb2e8f9f7 106 * 0x400FFFFF).
<> 144:ef7eb2e8f9f7 107 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 108 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 109 * @return Address of the aliased word in the peripheral bitband area.
<> 144:ef7eb2e8f9f7 110 */
<> 144:ef7eb2e8f9f7 111 #define BITBAND_REGADDR(Reg,Bit) (0x42000000u + (32u*((uint32_t)&(Reg) - (uint32_t)0x40000000u)) + (4u*((uint32_t)(Bit))))
<> 144:ef7eb2e8f9f7 112 /**
<> 144:ef7eb2e8f9f7 113 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 114 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 115 * be used for peripherals with 32bit access allowed.
<> 144:ef7eb2e8f9f7 116 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 117 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 118 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 119 */
<> 144:ef7eb2e8f9f7 120 #define BITBAND_REG32(Reg,Bit) (*((uint32_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 121 #define BITBAND_REG(Reg,Bit) (BITBAND_REG32((Reg),(Bit)))
<> 144:ef7eb2e8f9f7 122 /**
<> 144:ef7eb2e8f9f7 123 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 124 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 125 * be used for peripherals with 16bit access allowed.
<> 144:ef7eb2e8f9f7 126 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 127 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 128 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 129 */
<> 144:ef7eb2e8f9f7 130 #define BITBAND_REG16(Reg,Bit) (*((uint16_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 131 /**
<> 144:ef7eb2e8f9f7 132 * @brief Macro to access a single bit of a peripheral register (bit band region
<> 144:ef7eb2e8f9f7 133 * 0x40000000 to 0x400FFFFF) using the bit-band alias region access. Can
<> 144:ef7eb2e8f9f7 134 * be used for peripherals with 8bit access allowed.
<> 144:ef7eb2e8f9f7 135 * @param Reg Register to access.
<> 144:ef7eb2e8f9f7 136 * @param Bit Bit number to access.
<> 144:ef7eb2e8f9f7 137 * @return Value of the targeted bit in the bit band region.
<> 144:ef7eb2e8f9f7 138 */
<> 144:ef7eb2e8f9f7 139 #define BITBAND_REG8(Reg,Bit) (*((uint8_t volatile*)(BITBAND_REGADDR((Reg),(Bit)))))
<> 144:ef7eb2e8f9f7 140
<> 144:ef7eb2e8f9f7 141 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 142 -- Interrupt vector numbers
<> 144:ef7eb2e8f9f7 143 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 144
<> 144:ef7eb2e8f9f7 145 /*!
<> 144:ef7eb2e8f9f7 146 * @addtogroup Interrupt_vector_numbers Interrupt vector numbers
<> 144:ef7eb2e8f9f7 147 * @{
<> 144:ef7eb2e8f9f7 148 */
<> 144:ef7eb2e8f9f7 149
<> 144:ef7eb2e8f9f7 150 /** Interrupt Number Definitions */
<> 144:ef7eb2e8f9f7 151 #define NUMBER_OF_INT_VECTORS 102 /**< Number of interrupts in the Vector table */
<> 144:ef7eb2e8f9f7 152
<> 144:ef7eb2e8f9f7 153 typedef enum IRQn {
<> 144:ef7eb2e8f9f7 154 /* Auxiliary constants */
<> 144:ef7eb2e8f9f7 155 NotAvail_IRQn = -128, /**< Not available device specific interrupt */
<> 144:ef7eb2e8f9f7 156
<> 144:ef7eb2e8f9f7 157 /* Core interrupts */
<> 144:ef7eb2e8f9f7 158 NonMaskableInt_IRQn = -14, /**< Non Maskable Interrupt */
<> 144:ef7eb2e8f9f7 159 HardFault_IRQn = -13, /**< Cortex-M4 SV Hard Fault Interrupt */
<> 144:ef7eb2e8f9f7 160 MemoryManagement_IRQn = -12, /**< Cortex-M4 Memory Management Interrupt */
<> 144:ef7eb2e8f9f7 161 BusFault_IRQn = -11, /**< Cortex-M4 Bus Fault Interrupt */
<> 144:ef7eb2e8f9f7 162 UsageFault_IRQn = -10, /**< Cortex-M4 Usage Fault Interrupt */
<> 144:ef7eb2e8f9f7 163 SVCall_IRQn = -5, /**< Cortex-M4 SV Call Interrupt */
<> 144:ef7eb2e8f9f7 164 DebugMonitor_IRQn = -4, /**< Cortex-M4 Debug Monitor Interrupt */
<> 144:ef7eb2e8f9f7 165 PendSV_IRQn = -2, /**< Cortex-M4 Pend SV Interrupt */
<> 144:ef7eb2e8f9f7 166 SysTick_IRQn = -1, /**< Cortex-M4 System Tick Interrupt */
<> 144:ef7eb2e8f9f7 167
<> 144:ef7eb2e8f9f7 168 /* Device specific interrupts */
<> 144:ef7eb2e8f9f7 169 DMA0_IRQn = 0, /**< DMA Channel 0 Transfer Complete */
<> 144:ef7eb2e8f9f7 170 DMA1_IRQn = 1, /**< DMA Channel 1 Transfer Complete */
<> 144:ef7eb2e8f9f7 171 DMA2_IRQn = 2, /**< DMA Channel 2 Transfer Complete */
<> 144:ef7eb2e8f9f7 172 DMA3_IRQn = 3, /**< DMA Channel 3 Transfer Complete */
<> 144:ef7eb2e8f9f7 173 DMA4_IRQn = 4, /**< DMA Channel 4 Transfer Complete */
<> 144:ef7eb2e8f9f7 174 DMA5_IRQn = 5, /**< DMA Channel 5 Transfer Complete */
<> 144:ef7eb2e8f9f7 175 DMA6_IRQn = 6, /**< DMA Channel 6 Transfer Complete */
<> 144:ef7eb2e8f9f7 176 DMA7_IRQn = 7, /**< DMA Channel 7 Transfer Complete */
<> 144:ef7eb2e8f9f7 177 DMA8_IRQn = 8, /**< DMA Channel 8 Transfer Complete */
<> 144:ef7eb2e8f9f7 178 DMA9_IRQn = 9, /**< DMA Channel 9 Transfer Complete */
<> 144:ef7eb2e8f9f7 179 DMA10_IRQn = 10, /**< DMA Channel 10 Transfer Complete */
<> 144:ef7eb2e8f9f7 180 DMA11_IRQn = 11, /**< DMA Channel 11 Transfer Complete */
<> 144:ef7eb2e8f9f7 181 DMA12_IRQn = 12, /**< DMA Channel 12 Transfer Complete */
<> 144:ef7eb2e8f9f7 182 DMA13_IRQn = 13, /**< DMA Channel 13 Transfer Complete */
<> 144:ef7eb2e8f9f7 183 DMA14_IRQn = 14, /**< DMA Channel 14 Transfer Complete */
<> 144:ef7eb2e8f9f7 184 DMA15_IRQn = 15, /**< DMA Channel 15 Transfer Complete */
<> 144:ef7eb2e8f9f7 185 DMA_Error_IRQn = 16, /**< DMA Error Interrupt */
<> 144:ef7eb2e8f9f7 186 MCM_IRQn = 17, /**< Normal Interrupt */
<> 144:ef7eb2e8f9f7 187 FTF_IRQn = 18, /**< FTFA Command complete interrupt */
<> 144:ef7eb2e8f9f7 188 Read_Collision_IRQn = 19, /**< Read Collision Interrupt */
<> 144:ef7eb2e8f9f7 189 LVD_LVW_IRQn = 20, /**< Low Voltage Detect, Low Voltage Warning */
<> 144:ef7eb2e8f9f7 190 LLWU_IRQn = 21, /**< Low Leakage Wakeup Unit */
<> 144:ef7eb2e8f9f7 191 WDOG_EWM_IRQn = 22, /**< WDOG Interrupt */
<> 144:ef7eb2e8f9f7 192 RNG_IRQn = 23, /**< RNG Interrupt */
<> 144:ef7eb2e8f9f7 193 I2C0_IRQn = 24, /**< I2C0 interrupt */
<> 144:ef7eb2e8f9f7 194 I2C1_IRQn = 25, /**< I2C1 interrupt */
<> 144:ef7eb2e8f9f7 195 SPI0_IRQn = 26, /**< SPI0 Interrupt */
<> 144:ef7eb2e8f9f7 196 SPI1_IRQn = 27, /**< SPI1 Interrupt */
<> 144:ef7eb2e8f9f7 197 I2S0_Tx_IRQn = 28, /**< I2S0 transmit interrupt */
<> 144:ef7eb2e8f9f7 198 I2S0_Rx_IRQn = 29, /**< I2S0 receive interrupt */
<> 144:ef7eb2e8f9f7 199 LPUART0_IRQn = 30, /**< LPUART0 status/error interrupt */
<> 144:ef7eb2e8f9f7 200 UART0_RX_TX_IRQn = 31, /**< UART0 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 201 UART0_ERR_IRQn = 32, /**< UART0 Error interrupt */
<> 144:ef7eb2e8f9f7 202 UART1_RX_TX_IRQn = 33, /**< UART1 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 203 UART1_ERR_IRQn = 34, /**< UART1 Error interrupt */
<> 144:ef7eb2e8f9f7 204 UART2_RX_TX_IRQn = 35, /**< UART2 Receive/Transmit interrupt */
<> 144:ef7eb2e8f9f7 205 UART2_ERR_IRQn = 36, /**< UART2 Error interrupt */
<> 144:ef7eb2e8f9f7 206 Reserved53_IRQn = 37, /**< Reserved interrupt 53 */
<> 144:ef7eb2e8f9f7 207 Reserved54_IRQn = 38, /**< Reserved interrupt 54 */
<> 144:ef7eb2e8f9f7 208 ADC0_IRQn = 39, /**< ADC0 interrupt */
<> 144:ef7eb2e8f9f7 209 CMP0_IRQn = 40, /**< CMP0 interrupt */
<> 144:ef7eb2e8f9f7 210 CMP1_IRQn = 41, /**< CMP1 interrupt */
<> 144:ef7eb2e8f9f7 211 FTM0_IRQn = 42, /**< FTM0 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 212 FTM1_IRQn = 43, /**< FTM1 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 213 FTM2_IRQn = 44, /**< FTM2 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 214 Reserved61_IRQn = 45, /**< Reserved interrupt 61 */
<> 144:ef7eb2e8f9f7 215 RTC_IRQn = 46, /**< RTC interrupt */
<> 144:ef7eb2e8f9f7 216 RTC_Seconds_IRQn = 47, /**< RTC seconds interrupt */
<> 144:ef7eb2e8f9f7 217 PIT0_IRQn = 48, /**< PIT timer channel 0 interrupt */
<> 144:ef7eb2e8f9f7 218 PIT1_IRQn = 49, /**< PIT timer channel 1 interrupt */
<> 144:ef7eb2e8f9f7 219 PIT2_IRQn = 50, /**< PIT timer channel 2 interrupt */
<> 144:ef7eb2e8f9f7 220 PIT3_IRQn = 51, /**< PIT timer channel 3 interrupt */
<> 144:ef7eb2e8f9f7 221 PDB0_IRQn = 52, /**< PDB0 Interrupt */
<> 144:ef7eb2e8f9f7 222 USB0_IRQn = 53, /**< USB0 interrupt */
<> 144:ef7eb2e8f9f7 223 Reserved70_IRQn = 54, /**< Reserved interrupt 70 */
<> 144:ef7eb2e8f9f7 224 Reserved71_IRQn = 55, /**< Reserved interrupt 71 */
<> 144:ef7eb2e8f9f7 225 DAC0_IRQn = 56, /**< DAC0 interrupt */
<> 144:ef7eb2e8f9f7 226 MCG_IRQn = 57, /**< MCG Interrupt */
<> 144:ef7eb2e8f9f7 227 LPTMR0_IRQn = 58, /**< LPTimer interrupt */
<> 144:ef7eb2e8f9f7 228 PORTA_IRQn = 59, /**< Port A interrupt */
<> 144:ef7eb2e8f9f7 229 PORTB_IRQn = 60, /**< Port B interrupt */
<> 144:ef7eb2e8f9f7 230 PORTC_IRQn = 61, /**< Port C interrupt */
<> 144:ef7eb2e8f9f7 231 PORTD_IRQn = 62, /**< Port D interrupt */
<> 144:ef7eb2e8f9f7 232 PORTE_IRQn = 63, /**< Port E interrupt */
<> 144:ef7eb2e8f9f7 233 SWI_IRQn = 64, /**< Software interrupt */
<> 144:ef7eb2e8f9f7 234 Reserved81_IRQn = 65, /**< Reserved interrupt 81 */
<> 144:ef7eb2e8f9f7 235 Reserved82_IRQn = 66, /**< Reserved interrupt 82 */
<> 144:ef7eb2e8f9f7 236 Reserved83_IRQn = 67, /**< Reserved interrupt 83 */
<> 144:ef7eb2e8f9f7 237 Reserved84_IRQn = 68, /**< Reserved interrupt 84 */
<> 144:ef7eb2e8f9f7 238 Reserved85_IRQn = 69, /**< Reserved interrupt 85 */
<> 144:ef7eb2e8f9f7 239 Reserved86_IRQn = 70, /**< Reserved interrupt 86 */
<> 144:ef7eb2e8f9f7 240 FTM3_IRQn = 71, /**< FTM3 fault, overflow and channels interrupt */
<> 144:ef7eb2e8f9f7 241 DAC1_IRQn = 72, /**< DAC1 interrupt */
<> 144:ef7eb2e8f9f7 242 ADC1_IRQn = 73, /**< ADC1 interrupt */
<> 144:ef7eb2e8f9f7 243 Reserved90_IRQn = 74, /**< Reserved Interrupt 90 */
<> 144:ef7eb2e8f9f7 244 Reserved91_IRQn = 75, /**< Reserved Interrupt 91 */
<> 144:ef7eb2e8f9f7 245 Reserved92_IRQn = 76, /**< Reserved Interrupt 92 */
<> 144:ef7eb2e8f9f7 246 Reserved93_IRQn = 77, /**< Reserved Interrupt 93 */
<> 144:ef7eb2e8f9f7 247 Reserved94_IRQn = 78, /**< Reserved Interrupt 94 */
<> 144:ef7eb2e8f9f7 248 Reserved95_IRQn = 79, /**< Reserved Interrupt 95 */
<> 144:ef7eb2e8f9f7 249 Reserved96_IRQn = 80, /**< Reserved Interrupt 96 */
<> 144:ef7eb2e8f9f7 250 Reserved97_IRQn = 81, /**< Reserved Interrupt 97 */
<> 144:ef7eb2e8f9f7 251 Reserved98_IRQn = 82, /**< Reserved Interrupt 98 */
<> 144:ef7eb2e8f9f7 252 Reserved99_IRQn = 83, /**< Reserved Interrupt 99 */
<> 144:ef7eb2e8f9f7 253 Reserved100_IRQn = 84, /**< Reserved Interrupt 100 */
<> 144:ef7eb2e8f9f7 254 Reserved101_IRQn = 85 /**< Reserved Interrupt 101 */
<> 144:ef7eb2e8f9f7 255 } IRQn_Type;
<> 144:ef7eb2e8f9f7 256
<> 144:ef7eb2e8f9f7 257 /*!
<> 144:ef7eb2e8f9f7 258 * @}
<> 144:ef7eb2e8f9f7 259 */ /* end of group Interrupt_vector_numbers */
<> 144:ef7eb2e8f9f7 260
<> 144:ef7eb2e8f9f7 261
<> 144:ef7eb2e8f9f7 262 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 263 -- Cortex M4 Core Configuration
<> 144:ef7eb2e8f9f7 264 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 265
<> 144:ef7eb2e8f9f7 266 /*!
<> 144:ef7eb2e8f9f7 267 * @addtogroup Cortex_Core_Configuration Cortex M4 Core Configuration
<> 144:ef7eb2e8f9f7 268 * @{
<> 144:ef7eb2e8f9f7 269 */
<> 144:ef7eb2e8f9f7 270
<> 144:ef7eb2e8f9f7 271 #define __MPU_PRESENT 0 /**< Defines if an MPU is present or not */
<> 144:ef7eb2e8f9f7 272 #define __NVIC_PRIO_BITS 4 /**< Number of priority bits implemented in the NVIC */
<> 144:ef7eb2e8f9f7 273 #define __Vendor_SysTickConfig 0 /**< Vendor specific implementation of SysTickConfig is defined */
<> 144:ef7eb2e8f9f7 274 #define __FPU_PRESENT 1 /**< Defines if an FPU is present or not */
<> 144:ef7eb2e8f9f7 275
<> 144:ef7eb2e8f9f7 276 #include "core_cm4.h" /* Core Peripheral Access Layer */
<> 144:ef7eb2e8f9f7 277 #include "system_MK22F51212.h" /* Device specific configuration file */
<> 144:ef7eb2e8f9f7 278
<> 144:ef7eb2e8f9f7 279 /*!
<> 144:ef7eb2e8f9f7 280 * @}
<> 144:ef7eb2e8f9f7 281 */ /* end of group Cortex_Core_Configuration */
<> 144:ef7eb2e8f9f7 282
<> 144:ef7eb2e8f9f7 283
<> 144:ef7eb2e8f9f7 284 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 285 -- Mapping Information
<> 144:ef7eb2e8f9f7 286 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 287
<> 144:ef7eb2e8f9f7 288 /*!
<> 144:ef7eb2e8f9f7 289 * @addtogroup Mapping_Information Mapping Information
<> 144:ef7eb2e8f9f7 290 * @{
<> 144:ef7eb2e8f9f7 291 */
<> 144:ef7eb2e8f9f7 292
<> 144:ef7eb2e8f9f7 293 /** Mapping Information */
<> 144:ef7eb2e8f9f7 294 /*!
<> 144:ef7eb2e8f9f7 295 * @addtogroup edma_request
<> 144:ef7eb2e8f9f7 296 * @{
<> 144:ef7eb2e8f9f7 297 */
<> 144:ef7eb2e8f9f7 298
<> 144:ef7eb2e8f9f7 299 /*******************************************************************************
<> 144:ef7eb2e8f9f7 300 * Definitions
<> 144:ef7eb2e8f9f7 301 ******************************************************************************/
<> 144:ef7eb2e8f9f7 302
<> 144:ef7eb2e8f9f7 303 /*!
<> 144:ef7eb2e8f9f7 304 * @brief Structure for the DMA hardware request
<> 144:ef7eb2e8f9f7 305 *
<> 144:ef7eb2e8f9f7 306 * Defines the structure for the DMA hardware request collections. The user can configure the
<> 144:ef7eb2e8f9f7 307 * hardware request into DMAMUX to trigger the DMA transfer accordingly. The index
<> 144:ef7eb2e8f9f7 308 * of the hardware request varies according to the to SoC.
<> 144:ef7eb2e8f9f7 309 */
<> 144:ef7eb2e8f9f7 310 typedef enum _dma_request_source
<> 144:ef7eb2e8f9f7 311 {
<> 144:ef7eb2e8f9f7 312 kDmaRequestMux0Disable = 0|0x100U, /**< DMAMUX TriggerDisabled. */
<> 144:ef7eb2e8f9f7 313 kDmaRequestMux0Reserved1 = 1|0x100U, /**< Reserved1 */
<> 144:ef7eb2e8f9f7 314 kDmaRequestMux0UART0Rx = 2|0x100U, /**< UART0 Receive. */
<> 144:ef7eb2e8f9f7 315 kDmaRequestMux0UART0Tx = 3|0x100U, /**< UART0 Transmit. */
<> 144:ef7eb2e8f9f7 316 kDmaRequestMux0UART1Rx = 4|0x100U, /**< UART1 Receive. */
<> 144:ef7eb2e8f9f7 317 kDmaRequestMux0UART1Tx = 5|0x100U, /**< UART1 Transmit. */
<> 144:ef7eb2e8f9f7 318 kDmaRequestMux0UART2Rx = 6|0x100U, /**< UART2 Receive. */
<> 144:ef7eb2e8f9f7 319 kDmaRequestMux0UART2Tx = 7|0x100U, /**< UART2 Transmit. */
<> 144:ef7eb2e8f9f7 320 kDmaRequestMux0Reserved8 = 8|0x100U, /**< Reserved8 */
<> 144:ef7eb2e8f9f7 321 kDmaRequestMux0Reserved9 = 9|0x100U, /**< Reserved9 */
<> 144:ef7eb2e8f9f7 322 kDmaRequestMux0Reserved10 = 10|0x100U, /**< Reserved10 */
<> 144:ef7eb2e8f9f7 323 kDmaRequestMux0Reserved11 = 11|0x100U, /**< Reserved11 */
<> 144:ef7eb2e8f9f7 324 kDmaRequestMux0I2S0Rx = 12|0x100U, /**< I2S0 Receive. */
<> 144:ef7eb2e8f9f7 325 kDmaRequestMux0I2S0Tx = 13|0x100U, /**< I2S0 Transmit. */
<> 144:ef7eb2e8f9f7 326 kDmaRequestMux0SPI0Rx = 14|0x100U, /**< SPI0 Receive. */
<> 144:ef7eb2e8f9f7 327 kDmaRequestMux0SPI0Tx = 15|0x100U, /**< SPI0 Transmit. */
<> 144:ef7eb2e8f9f7 328 kDmaRequestMux0SPI1 = 16|0x100U, /**< SPI1 Transmit or Receive. */
<> 144:ef7eb2e8f9f7 329 kDmaRequestMux0Reserved17 = 17|0x100U, /**< Reserved17 */
<> 144:ef7eb2e8f9f7 330 kDmaRequestMux0I2C0 = 18|0x100U, /**< I2C0. */
<> 144:ef7eb2e8f9f7 331 kDmaRequestMux0I2C1 = 19|0x100U, /**< I2C1. */
<> 144:ef7eb2e8f9f7 332 kDmaRequestMux0FTM0Channel0 = 20|0x100U, /**< FTM0 C0V. */
<> 144:ef7eb2e8f9f7 333 kDmaRequestMux0FTM0Channel1 = 21|0x100U, /**< FTM0 C1V. */
<> 144:ef7eb2e8f9f7 334 kDmaRequestMux0FTM0Channel2 = 22|0x100U, /**< FTM0 C2V. */
<> 144:ef7eb2e8f9f7 335 kDmaRequestMux0FTM0Channel3 = 23|0x100U, /**< FTM0 C3V. */
<> 144:ef7eb2e8f9f7 336 kDmaRequestMux0FTM0Channel4 = 24|0x100U, /**< FTM0 C4V. */
<> 144:ef7eb2e8f9f7 337 kDmaRequestMux0FTM0Channel5 = 25|0x100U, /**< FTM0 C5V. */
<> 144:ef7eb2e8f9f7 338 kDmaRequestMux0FTM0Channel6 = 26|0x100U, /**< FTM0 C6V. */
<> 144:ef7eb2e8f9f7 339 kDmaRequestMux0FTM0Channel7 = 27|0x100U, /**< FTM0 C7V. */
<> 144:ef7eb2e8f9f7 340 kDmaRequestMux0FTM1Channel0 = 28|0x100U, /**< FTM1 C0V. */
<> 144:ef7eb2e8f9f7 341 kDmaRequestMux0FTM1Channel1 = 29|0x100U, /**< FTM1 C1V. */
<> 144:ef7eb2e8f9f7 342 kDmaRequestMux0FTM2Channel0 = 30|0x100U, /**< FTM2 C0V. */
<> 144:ef7eb2e8f9f7 343 kDmaRequestMux0FTM2Channel1 = 31|0x100U, /**< FTM2 C1V. */
<> 144:ef7eb2e8f9f7 344 kDmaRequestMux0FTM3Channel0 = 32|0x100U, /**< FTM3 C0V. */
<> 144:ef7eb2e8f9f7 345 kDmaRequestMux0FTM3Channel1 = 33|0x100U, /**< FTM3 C1V. */
<> 144:ef7eb2e8f9f7 346 kDmaRequestMux0FTM3Channel2 = 34|0x100U, /**< FTM3 C2V. */
<> 144:ef7eb2e8f9f7 347 kDmaRequestMux0FTM3Channel3 = 35|0x100U, /**< FTM3 C3V. */
<> 144:ef7eb2e8f9f7 348 kDmaRequestMux0FTM3Channel4 = 36|0x100U, /**< FTM3 C4V. */
<> 144:ef7eb2e8f9f7 349 kDmaRequestMux0FTM3Channel5 = 37|0x100U, /**< FTM3 C5V. */
<> 144:ef7eb2e8f9f7 350 kDmaRequestMux0FTM3Channel6 = 38|0x100U, /**< FTM3 C6V. */
<> 144:ef7eb2e8f9f7 351 kDmaRequestMux0FTM3Channel7 = 39|0x100U, /**< FTM3 C7V. */
<> 144:ef7eb2e8f9f7 352 kDmaRequestMux0ADC0 = 40|0x100U, /**< ADC0. */
<> 144:ef7eb2e8f9f7 353 kDmaRequestMux0ADC1 = 41|0x100U, /**< ADC1. */
<> 144:ef7eb2e8f9f7 354 kDmaRequestMux0CMP0 = 42|0x100U, /**< CMP0. */
<> 144:ef7eb2e8f9f7 355 kDmaRequestMux0CMP1 = 43|0x100U, /**< CMP1. */
<> 144:ef7eb2e8f9f7 356 kDmaRequestMux0Reserved44 = 44|0x100U, /**< Reserved44 */
<> 144:ef7eb2e8f9f7 357 kDmaRequestMux0DAC0 = 45|0x100U, /**< DAC0. */
<> 144:ef7eb2e8f9f7 358 kDmaRequestMux0DAC1 = 46|0x100U, /**< DAC1. */
<> 144:ef7eb2e8f9f7 359 kDmaRequestMux0Reserved47 = 47|0x100U, /**< Reserved47 */
<> 144:ef7eb2e8f9f7 360 kDmaRequestMux0PDB = 48|0x100U, /**< PDB0. */
<> 144:ef7eb2e8f9f7 361 kDmaRequestMux0PortA = 49|0x100U, /**< PTA. */
<> 144:ef7eb2e8f9f7 362 kDmaRequestMux0PortB = 50|0x100U, /**< PTB. */
<> 144:ef7eb2e8f9f7 363 kDmaRequestMux0PortC = 51|0x100U, /**< PTC. */
<> 144:ef7eb2e8f9f7 364 kDmaRequestMux0PortD = 52|0x100U, /**< PTD. */
<> 144:ef7eb2e8f9f7 365 kDmaRequestMux0PortE = 53|0x100U, /**< PTE. */
<> 144:ef7eb2e8f9f7 366 kDmaRequestMux0Reserved54 = 54|0x100U, /**< Reserved54 */
<> 144:ef7eb2e8f9f7 367 kDmaRequestMux0Reserved55 = 55|0x100U, /**< Reserved55 */
<> 144:ef7eb2e8f9f7 368 kDmaRequestMux0Reserved56 = 56|0x100U, /**< Reserved56 */
<> 144:ef7eb2e8f9f7 369 kDmaRequestMux0Reserved57 = 57|0x100U, /**< Reserved57 */
<> 144:ef7eb2e8f9f7 370 kDmaRequestMux0LPUART0Rx = 58|0x100U, /**< LPUART0 Receive. */
<> 144:ef7eb2e8f9f7 371 kDmaRequestMux0LPUART0Tx = 59|0x100U, /**< LPUART0 Transmit. */
<> 144:ef7eb2e8f9f7 372 kDmaRequestMux0AlwaysOn60 = 60|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 373 kDmaRequestMux0AlwaysOn61 = 61|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 374 kDmaRequestMux0AlwaysOn62 = 62|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 375 kDmaRequestMux0AlwaysOn63 = 63|0x100U, /**< DMAMUX Always Enabled slot. */
<> 144:ef7eb2e8f9f7 376 } dma_request_source_t;
<> 144:ef7eb2e8f9f7 377
<> 144:ef7eb2e8f9f7 378 /* @} */
<> 144:ef7eb2e8f9f7 379
<> 144:ef7eb2e8f9f7 380
<> 144:ef7eb2e8f9f7 381 /*!
<> 144:ef7eb2e8f9f7 382 * @}
<> 144:ef7eb2e8f9f7 383 */ /* end of group Mapping_Information */
<> 144:ef7eb2e8f9f7 384
<> 144:ef7eb2e8f9f7 385
<> 144:ef7eb2e8f9f7 386 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 387 -- Device Peripheral Access Layer
<> 144:ef7eb2e8f9f7 388 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 389
<> 144:ef7eb2e8f9f7 390 /*!
<> 144:ef7eb2e8f9f7 391 * @addtogroup Peripheral_access_layer Device Peripheral Access Layer
<> 144:ef7eb2e8f9f7 392 * @{
<> 144:ef7eb2e8f9f7 393 */
<> 144:ef7eb2e8f9f7 394
<> 144:ef7eb2e8f9f7 395
<> 144:ef7eb2e8f9f7 396 /*
<> 144:ef7eb2e8f9f7 397 ** Start of section using anonymous unions
<> 144:ef7eb2e8f9f7 398 */
<> 144:ef7eb2e8f9f7 399
<> 144:ef7eb2e8f9f7 400 #if defined(__ARMCC_VERSION)
<> 144:ef7eb2e8f9f7 401 #pragma push
<> 144:ef7eb2e8f9f7 402 #pragma anon_unions
<> 144:ef7eb2e8f9f7 403 #elif defined(__CWCC__)
<> 144:ef7eb2e8f9f7 404 #pragma push
<> 144:ef7eb2e8f9f7 405 #pragma cpp_extensions on
<> 144:ef7eb2e8f9f7 406 #elif defined(__GNUC__)
<> 144:ef7eb2e8f9f7 407 /* anonymous unions are enabled by default */
<> 144:ef7eb2e8f9f7 408 #elif defined(__IAR_SYSTEMS_ICC__)
<> 144:ef7eb2e8f9f7 409 #pragma language=extended
<> 144:ef7eb2e8f9f7 410 #else
<> 144:ef7eb2e8f9f7 411 #error Not supported compiler type
<> 144:ef7eb2e8f9f7 412 #endif
<> 144:ef7eb2e8f9f7 413
<> 144:ef7eb2e8f9f7 414 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 415 -- ADC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 416 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 417
<> 144:ef7eb2e8f9f7 418 /*!
<> 144:ef7eb2e8f9f7 419 * @addtogroup ADC_Peripheral_Access_Layer ADC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 420 * @{
<> 144:ef7eb2e8f9f7 421 */
<> 144:ef7eb2e8f9f7 422
<> 144:ef7eb2e8f9f7 423 /** ADC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 424 typedef struct {
<> 144:ef7eb2e8f9f7 425 __IO uint32_t SC1[2]; /**< ADC Status and Control Registers 1, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 426 __IO uint32_t CFG1; /**< ADC Configuration Register 1, offset: 0x8 */
<> 144:ef7eb2e8f9f7 427 __IO uint32_t CFG2; /**< ADC Configuration Register 2, offset: 0xC */
<> 144:ef7eb2e8f9f7 428 __I uint32_t R[2]; /**< ADC Data Result Register, array offset: 0x10, array step: 0x4 */
<> 144:ef7eb2e8f9f7 429 __IO uint32_t CV1; /**< Compare Value Registers, offset: 0x18 */
<> 144:ef7eb2e8f9f7 430 __IO uint32_t CV2; /**< Compare Value Registers, offset: 0x1C */
<> 144:ef7eb2e8f9f7 431 __IO uint32_t SC2; /**< Status and Control Register 2, offset: 0x20 */
<> 144:ef7eb2e8f9f7 432 __IO uint32_t SC3; /**< Status and Control Register 3, offset: 0x24 */
<> 144:ef7eb2e8f9f7 433 __IO uint32_t OFS; /**< ADC Offset Correction Register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 434 __IO uint32_t PG; /**< ADC Plus-Side Gain Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 435 __IO uint32_t MG; /**< ADC Minus-Side Gain Register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 436 __IO uint32_t CLPD; /**< ADC Plus-Side General Calibration Value Register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 437 __IO uint32_t CLPS; /**< ADC Plus-Side General Calibration Value Register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 438 __IO uint32_t CLP4; /**< ADC Plus-Side General Calibration Value Register, offset: 0x3C */
<> 144:ef7eb2e8f9f7 439 __IO uint32_t CLP3; /**< ADC Plus-Side General Calibration Value Register, offset: 0x40 */
<> 144:ef7eb2e8f9f7 440 __IO uint32_t CLP2; /**< ADC Plus-Side General Calibration Value Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 441 __IO uint32_t CLP1; /**< ADC Plus-Side General Calibration Value Register, offset: 0x48 */
<> 144:ef7eb2e8f9f7 442 __IO uint32_t CLP0; /**< ADC Plus-Side General Calibration Value Register, offset: 0x4C */
<> 144:ef7eb2e8f9f7 443 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 444 __IO uint32_t CLMD; /**< ADC Minus-Side General Calibration Value Register, offset: 0x54 */
<> 144:ef7eb2e8f9f7 445 __IO uint32_t CLMS; /**< ADC Minus-Side General Calibration Value Register, offset: 0x58 */
<> 144:ef7eb2e8f9f7 446 __IO uint32_t CLM4; /**< ADC Minus-Side General Calibration Value Register, offset: 0x5C */
<> 144:ef7eb2e8f9f7 447 __IO uint32_t CLM3; /**< ADC Minus-Side General Calibration Value Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 448 __IO uint32_t CLM2; /**< ADC Minus-Side General Calibration Value Register, offset: 0x64 */
<> 144:ef7eb2e8f9f7 449 __IO uint32_t CLM1; /**< ADC Minus-Side General Calibration Value Register, offset: 0x68 */
<> 144:ef7eb2e8f9f7 450 __IO uint32_t CLM0; /**< ADC Minus-Side General Calibration Value Register, offset: 0x6C */
<> 144:ef7eb2e8f9f7 451 } ADC_Type;
<> 144:ef7eb2e8f9f7 452
<> 144:ef7eb2e8f9f7 453 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 454 -- ADC Register Masks
<> 144:ef7eb2e8f9f7 455 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 456
<> 144:ef7eb2e8f9f7 457 /*!
<> 144:ef7eb2e8f9f7 458 * @addtogroup ADC_Register_Masks ADC Register Masks
<> 144:ef7eb2e8f9f7 459 * @{
<> 144:ef7eb2e8f9f7 460 */
<> 144:ef7eb2e8f9f7 461
<> 144:ef7eb2e8f9f7 462 /*! @name SC1 - ADC Status and Control Registers 1 */
<> 144:ef7eb2e8f9f7 463 #define ADC_SC1_ADCH_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 464 #define ADC_SC1_ADCH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 465 #define ADC_SC1_ADCH(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_ADCH_SHIFT)) & ADC_SC1_ADCH_MASK)
<> 144:ef7eb2e8f9f7 466 #define ADC_SC1_DIFF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 467 #define ADC_SC1_DIFF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 468 #define ADC_SC1_DIFF(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_DIFF_SHIFT)) & ADC_SC1_DIFF_MASK)
<> 144:ef7eb2e8f9f7 469 #define ADC_SC1_AIEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 470 #define ADC_SC1_AIEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 471 #define ADC_SC1_AIEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_AIEN_SHIFT)) & ADC_SC1_AIEN_MASK)
<> 144:ef7eb2e8f9f7 472 #define ADC_SC1_COCO_MASK (0x80U)
<> 144:ef7eb2e8f9f7 473 #define ADC_SC1_COCO_SHIFT (7U)
<> 144:ef7eb2e8f9f7 474 #define ADC_SC1_COCO(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC1_COCO_SHIFT)) & ADC_SC1_COCO_MASK)
<> 144:ef7eb2e8f9f7 475
<> 144:ef7eb2e8f9f7 476 /* The count of ADC_SC1 */
<> 144:ef7eb2e8f9f7 477 #define ADC_SC1_COUNT (2U)
<> 144:ef7eb2e8f9f7 478
<> 144:ef7eb2e8f9f7 479 /*! @name CFG1 - ADC Configuration Register 1 */
<> 144:ef7eb2e8f9f7 480 #define ADC_CFG1_ADICLK_MASK (0x3U)
<> 144:ef7eb2e8f9f7 481 #define ADC_CFG1_ADICLK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 482 #define ADC_CFG1_ADICLK(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADICLK_SHIFT)) & ADC_CFG1_ADICLK_MASK)
<> 144:ef7eb2e8f9f7 483 #define ADC_CFG1_MODE_MASK (0xCU)
<> 144:ef7eb2e8f9f7 484 #define ADC_CFG1_MODE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 485 #define ADC_CFG1_MODE(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_MODE_SHIFT)) & ADC_CFG1_MODE_MASK)
<> 144:ef7eb2e8f9f7 486 #define ADC_CFG1_ADLSMP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 487 #define ADC_CFG1_ADLSMP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 488 #define ADC_CFG1_ADLSMP(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADLSMP_SHIFT)) & ADC_CFG1_ADLSMP_MASK)
<> 144:ef7eb2e8f9f7 489 #define ADC_CFG1_ADIV_MASK (0x60U)
<> 144:ef7eb2e8f9f7 490 #define ADC_CFG1_ADIV_SHIFT (5U)
<> 144:ef7eb2e8f9f7 491 #define ADC_CFG1_ADIV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADIV_SHIFT)) & ADC_CFG1_ADIV_MASK)
<> 144:ef7eb2e8f9f7 492 #define ADC_CFG1_ADLPC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 493 #define ADC_CFG1_ADLPC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 494 #define ADC_CFG1_ADLPC(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG1_ADLPC_SHIFT)) & ADC_CFG1_ADLPC_MASK)
<> 144:ef7eb2e8f9f7 495
<> 144:ef7eb2e8f9f7 496 /*! @name CFG2 - ADC Configuration Register 2 */
<> 144:ef7eb2e8f9f7 497 #define ADC_CFG2_ADLSTS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 498 #define ADC_CFG2_ADLSTS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 499 #define ADC_CFG2_ADLSTS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADLSTS_SHIFT)) & ADC_CFG2_ADLSTS_MASK)
<> 144:ef7eb2e8f9f7 500 #define ADC_CFG2_ADHSC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 501 #define ADC_CFG2_ADHSC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 502 #define ADC_CFG2_ADHSC(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADHSC_SHIFT)) & ADC_CFG2_ADHSC_MASK)
<> 144:ef7eb2e8f9f7 503 #define ADC_CFG2_ADACKEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 504 #define ADC_CFG2_ADACKEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 505 #define ADC_CFG2_ADACKEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_ADACKEN_SHIFT)) & ADC_CFG2_ADACKEN_MASK)
<> 144:ef7eb2e8f9f7 506 #define ADC_CFG2_MUXSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 507 #define ADC_CFG2_MUXSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 508 #define ADC_CFG2_MUXSEL(x) (((uint32_t)(((uint32_t)(x)) << ADC_CFG2_MUXSEL_SHIFT)) & ADC_CFG2_MUXSEL_MASK)
<> 144:ef7eb2e8f9f7 509
<> 144:ef7eb2e8f9f7 510 /*! @name R - ADC Data Result Register */
<> 144:ef7eb2e8f9f7 511 #define ADC_R_D_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 512 #define ADC_R_D_SHIFT (0U)
<> 144:ef7eb2e8f9f7 513 #define ADC_R_D(x) (((uint32_t)(((uint32_t)(x)) << ADC_R_D_SHIFT)) & ADC_R_D_MASK)
<> 144:ef7eb2e8f9f7 514
<> 144:ef7eb2e8f9f7 515 /* The count of ADC_R */
<> 144:ef7eb2e8f9f7 516 #define ADC_R_COUNT (2U)
<> 144:ef7eb2e8f9f7 517
<> 144:ef7eb2e8f9f7 518 /*! @name CV1 - Compare Value Registers */
<> 144:ef7eb2e8f9f7 519 #define ADC_CV1_CV_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 520 #define ADC_CV1_CV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 521 #define ADC_CV1_CV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CV1_CV_SHIFT)) & ADC_CV1_CV_MASK)
<> 144:ef7eb2e8f9f7 522
<> 144:ef7eb2e8f9f7 523 /*! @name CV2 - Compare Value Registers */
<> 144:ef7eb2e8f9f7 524 #define ADC_CV2_CV_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 525 #define ADC_CV2_CV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 526 #define ADC_CV2_CV(x) (((uint32_t)(((uint32_t)(x)) << ADC_CV2_CV_SHIFT)) & ADC_CV2_CV_MASK)
<> 144:ef7eb2e8f9f7 527
<> 144:ef7eb2e8f9f7 528 /*! @name SC2 - Status and Control Register 2 */
<> 144:ef7eb2e8f9f7 529 #define ADC_SC2_REFSEL_MASK (0x3U)
<> 144:ef7eb2e8f9f7 530 #define ADC_SC2_REFSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 531 #define ADC_SC2_REFSEL(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_REFSEL_SHIFT)) & ADC_SC2_REFSEL_MASK)
<> 144:ef7eb2e8f9f7 532 #define ADC_SC2_DMAEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 533 #define ADC_SC2_DMAEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 534 #define ADC_SC2_DMAEN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_DMAEN_SHIFT)) & ADC_SC2_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 535 #define ADC_SC2_ACREN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 536 #define ADC_SC2_ACREN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 537 #define ADC_SC2_ACREN(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACREN_SHIFT)) & ADC_SC2_ACREN_MASK)
<> 144:ef7eb2e8f9f7 538 #define ADC_SC2_ACFGT_MASK (0x10U)
<> 144:ef7eb2e8f9f7 539 #define ADC_SC2_ACFGT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 540 #define ADC_SC2_ACFGT(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACFGT_SHIFT)) & ADC_SC2_ACFGT_MASK)
<> 144:ef7eb2e8f9f7 541 #define ADC_SC2_ACFE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 542 #define ADC_SC2_ACFE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 543 #define ADC_SC2_ACFE(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ACFE_SHIFT)) & ADC_SC2_ACFE_MASK)
<> 144:ef7eb2e8f9f7 544 #define ADC_SC2_ADTRG_MASK (0x40U)
<> 144:ef7eb2e8f9f7 545 #define ADC_SC2_ADTRG_SHIFT (6U)
<> 144:ef7eb2e8f9f7 546 #define ADC_SC2_ADTRG(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ADTRG_SHIFT)) & ADC_SC2_ADTRG_MASK)
<> 144:ef7eb2e8f9f7 547 #define ADC_SC2_ADACT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 548 #define ADC_SC2_ADACT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 549 #define ADC_SC2_ADACT(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC2_ADACT_SHIFT)) & ADC_SC2_ADACT_MASK)
<> 144:ef7eb2e8f9f7 550
<> 144:ef7eb2e8f9f7 551 /*! @name SC3 - Status and Control Register 3 */
<> 144:ef7eb2e8f9f7 552 #define ADC_SC3_AVGS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 553 #define ADC_SC3_AVGS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 554 #define ADC_SC3_AVGS(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_AVGS_SHIFT)) & ADC_SC3_AVGS_MASK)
<> 144:ef7eb2e8f9f7 555 #define ADC_SC3_AVGE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 556 #define ADC_SC3_AVGE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 557 #define ADC_SC3_AVGE(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_AVGE_SHIFT)) & ADC_SC3_AVGE_MASK)
<> 144:ef7eb2e8f9f7 558 #define ADC_SC3_ADCO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 559 #define ADC_SC3_ADCO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 560 #define ADC_SC3_ADCO(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_ADCO_SHIFT)) & ADC_SC3_ADCO_MASK)
<> 144:ef7eb2e8f9f7 561 #define ADC_SC3_CALF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 562 #define ADC_SC3_CALF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 563 #define ADC_SC3_CALF(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_CALF_SHIFT)) & ADC_SC3_CALF_MASK)
<> 144:ef7eb2e8f9f7 564 #define ADC_SC3_CAL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 565 #define ADC_SC3_CAL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 566 #define ADC_SC3_CAL(x) (((uint32_t)(((uint32_t)(x)) << ADC_SC3_CAL_SHIFT)) & ADC_SC3_CAL_MASK)
<> 144:ef7eb2e8f9f7 567
<> 144:ef7eb2e8f9f7 568 /*! @name OFS - ADC Offset Correction Register */
<> 144:ef7eb2e8f9f7 569 #define ADC_OFS_OFS_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 570 #define ADC_OFS_OFS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 571 #define ADC_OFS_OFS(x) (((uint32_t)(((uint32_t)(x)) << ADC_OFS_OFS_SHIFT)) & ADC_OFS_OFS_MASK)
<> 144:ef7eb2e8f9f7 572
<> 144:ef7eb2e8f9f7 573 /*! @name PG - ADC Plus-Side Gain Register */
<> 144:ef7eb2e8f9f7 574 #define ADC_PG_PG_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 575 #define ADC_PG_PG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 576 #define ADC_PG_PG(x) (((uint32_t)(((uint32_t)(x)) << ADC_PG_PG_SHIFT)) & ADC_PG_PG_MASK)
<> 144:ef7eb2e8f9f7 577
<> 144:ef7eb2e8f9f7 578 /*! @name MG - ADC Minus-Side Gain Register */
<> 144:ef7eb2e8f9f7 579 #define ADC_MG_MG_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 580 #define ADC_MG_MG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 581 #define ADC_MG_MG(x) (((uint32_t)(((uint32_t)(x)) << ADC_MG_MG_SHIFT)) & ADC_MG_MG_MASK)
<> 144:ef7eb2e8f9f7 582
<> 144:ef7eb2e8f9f7 583 /*! @name CLPD - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 584 #define ADC_CLPD_CLPD_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 585 #define ADC_CLPD_CLPD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 586 #define ADC_CLPD_CLPD(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLPD_CLPD_SHIFT)) & ADC_CLPD_CLPD_MASK)
<> 144:ef7eb2e8f9f7 587
<> 144:ef7eb2e8f9f7 588 /*! @name CLPS - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 589 #define ADC_CLPS_CLPS_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 590 #define ADC_CLPS_CLPS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 591 #define ADC_CLPS_CLPS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLPS_CLPS_SHIFT)) & ADC_CLPS_CLPS_MASK)
<> 144:ef7eb2e8f9f7 592
<> 144:ef7eb2e8f9f7 593 /*! @name CLP4 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 594 #define ADC_CLP4_CLP4_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 595 #define ADC_CLP4_CLP4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 596 #define ADC_CLP4_CLP4(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP4_CLP4_SHIFT)) & ADC_CLP4_CLP4_MASK)
<> 144:ef7eb2e8f9f7 597
<> 144:ef7eb2e8f9f7 598 /*! @name CLP3 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 599 #define ADC_CLP3_CLP3_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 600 #define ADC_CLP3_CLP3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 601 #define ADC_CLP3_CLP3(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP3_CLP3_SHIFT)) & ADC_CLP3_CLP3_MASK)
<> 144:ef7eb2e8f9f7 602
<> 144:ef7eb2e8f9f7 603 /*! @name CLP2 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 604 #define ADC_CLP2_CLP2_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 605 #define ADC_CLP2_CLP2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 606 #define ADC_CLP2_CLP2(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP2_CLP2_SHIFT)) & ADC_CLP2_CLP2_MASK)
<> 144:ef7eb2e8f9f7 607
<> 144:ef7eb2e8f9f7 608 /*! @name CLP1 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 609 #define ADC_CLP1_CLP1_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 610 #define ADC_CLP1_CLP1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 611 #define ADC_CLP1_CLP1(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP1_CLP1_SHIFT)) & ADC_CLP1_CLP1_MASK)
<> 144:ef7eb2e8f9f7 612
<> 144:ef7eb2e8f9f7 613 /*! @name CLP0 - ADC Plus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 614 #define ADC_CLP0_CLP0_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 615 #define ADC_CLP0_CLP0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 616 #define ADC_CLP0_CLP0(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLP0_CLP0_SHIFT)) & ADC_CLP0_CLP0_MASK)
<> 144:ef7eb2e8f9f7 617
<> 144:ef7eb2e8f9f7 618 /*! @name CLMD - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 619 #define ADC_CLMD_CLMD_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 620 #define ADC_CLMD_CLMD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 621 #define ADC_CLMD_CLMD(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLMD_CLMD_SHIFT)) & ADC_CLMD_CLMD_MASK)
<> 144:ef7eb2e8f9f7 622
<> 144:ef7eb2e8f9f7 623 /*! @name CLMS - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 624 #define ADC_CLMS_CLMS_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 625 #define ADC_CLMS_CLMS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 626 #define ADC_CLMS_CLMS(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLMS_CLMS_SHIFT)) & ADC_CLMS_CLMS_MASK)
<> 144:ef7eb2e8f9f7 627
<> 144:ef7eb2e8f9f7 628 /*! @name CLM4 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 629 #define ADC_CLM4_CLM4_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 630 #define ADC_CLM4_CLM4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 631 #define ADC_CLM4_CLM4(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM4_CLM4_SHIFT)) & ADC_CLM4_CLM4_MASK)
<> 144:ef7eb2e8f9f7 632
<> 144:ef7eb2e8f9f7 633 /*! @name CLM3 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 634 #define ADC_CLM3_CLM3_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 635 #define ADC_CLM3_CLM3_SHIFT (0U)
<> 144:ef7eb2e8f9f7 636 #define ADC_CLM3_CLM3(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM3_CLM3_SHIFT)) & ADC_CLM3_CLM3_MASK)
<> 144:ef7eb2e8f9f7 637
<> 144:ef7eb2e8f9f7 638 /*! @name CLM2 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 639 #define ADC_CLM2_CLM2_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 640 #define ADC_CLM2_CLM2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 641 #define ADC_CLM2_CLM2(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM2_CLM2_SHIFT)) & ADC_CLM2_CLM2_MASK)
<> 144:ef7eb2e8f9f7 642
<> 144:ef7eb2e8f9f7 643 /*! @name CLM1 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 644 #define ADC_CLM1_CLM1_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 645 #define ADC_CLM1_CLM1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 646 #define ADC_CLM1_CLM1(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM1_CLM1_SHIFT)) & ADC_CLM1_CLM1_MASK)
<> 144:ef7eb2e8f9f7 647
<> 144:ef7eb2e8f9f7 648 /*! @name CLM0 - ADC Minus-Side General Calibration Value Register */
<> 144:ef7eb2e8f9f7 649 #define ADC_CLM0_CLM0_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 650 #define ADC_CLM0_CLM0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 651 #define ADC_CLM0_CLM0(x) (((uint32_t)(((uint32_t)(x)) << ADC_CLM0_CLM0_SHIFT)) & ADC_CLM0_CLM0_MASK)
<> 144:ef7eb2e8f9f7 652
<> 144:ef7eb2e8f9f7 653
<> 144:ef7eb2e8f9f7 654 /*!
<> 144:ef7eb2e8f9f7 655 * @}
<> 144:ef7eb2e8f9f7 656 */ /* end of group ADC_Register_Masks */
<> 144:ef7eb2e8f9f7 657
<> 144:ef7eb2e8f9f7 658
<> 144:ef7eb2e8f9f7 659 /* ADC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 660 /** Peripheral ADC0 base address */
<> 144:ef7eb2e8f9f7 661 #define ADC0_BASE (0x4003B000u)
<> 144:ef7eb2e8f9f7 662 /** Peripheral ADC0 base pointer */
<> 144:ef7eb2e8f9f7 663 #define ADC0 ((ADC_Type *)ADC0_BASE)
<> 144:ef7eb2e8f9f7 664 /** Peripheral ADC1 base address */
<> 144:ef7eb2e8f9f7 665 #define ADC1_BASE (0x40027000u)
<> 144:ef7eb2e8f9f7 666 /** Peripheral ADC1 base pointer */
<> 144:ef7eb2e8f9f7 667 #define ADC1 ((ADC_Type *)ADC1_BASE)
<> 144:ef7eb2e8f9f7 668 /** Array initializer of ADC peripheral base addresses */
<> 144:ef7eb2e8f9f7 669 #define ADC_BASE_ADDRS { ADC0_BASE, ADC1_BASE }
<> 144:ef7eb2e8f9f7 670 /** Array initializer of ADC peripheral base pointers */
<> 144:ef7eb2e8f9f7 671 #define ADC_BASE_PTRS { ADC0, ADC1 }
<> 144:ef7eb2e8f9f7 672 /** Interrupt vectors for the ADC peripheral type */
<> 144:ef7eb2e8f9f7 673 #define ADC_IRQS { ADC0_IRQn, ADC1_IRQn }
<> 144:ef7eb2e8f9f7 674
<> 144:ef7eb2e8f9f7 675 /*!
<> 144:ef7eb2e8f9f7 676 * @}
<> 144:ef7eb2e8f9f7 677 */ /* end of group ADC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 678
<> 144:ef7eb2e8f9f7 679
<> 144:ef7eb2e8f9f7 680 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 681 -- CMP Peripheral Access Layer
<> 144:ef7eb2e8f9f7 682 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 683
<> 144:ef7eb2e8f9f7 684 /*!
<> 144:ef7eb2e8f9f7 685 * @addtogroup CMP_Peripheral_Access_Layer CMP Peripheral Access Layer
<> 144:ef7eb2e8f9f7 686 * @{
<> 144:ef7eb2e8f9f7 687 */
<> 144:ef7eb2e8f9f7 688
<> 144:ef7eb2e8f9f7 689 /** CMP - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 690 typedef struct {
<> 144:ef7eb2e8f9f7 691 __IO uint8_t CR0; /**< CMP Control Register 0, offset: 0x0 */
<> 144:ef7eb2e8f9f7 692 __IO uint8_t CR1; /**< CMP Control Register 1, offset: 0x1 */
<> 144:ef7eb2e8f9f7 693 __IO uint8_t FPR; /**< CMP Filter Period Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 694 __IO uint8_t SCR; /**< CMP Status and Control Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 695 __IO uint8_t DACCR; /**< DAC Control Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 696 __IO uint8_t MUXCR; /**< MUX Control Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 697 } CMP_Type;
<> 144:ef7eb2e8f9f7 698
<> 144:ef7eb2e8f9f7 699 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 700 -- CMP Register Masks
<> 144:ef7eb2e8f9f7 701 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 702
<> 144:ef7eb2e8f9f7 703 /*!
<> 144:ef7eb2e8f9f7 704 * @addtogroup CMP_Register_Masks CMP Register Masks
<> 144:ef7eb2e8f9f7 705 * @{
<> 144:ef7eb2e8f9f7 706 */
<> 144:ef7eb2e8f9f7 707
<> 144:ef7eb2e8f9f7 708 /*! @name CR0 - CMP Control Register 0 */
<> 144:ef7eb2e8f9f7 709 #define CMP_CR0_HYSTCTR_MASK (0x3U)
<> 144:ef7eb2e8f9f7 710 #define CMP_CR0_HYSTCTR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 711 #define CMP_CR0_HYSTCTR(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR0_HYSTCTR_SHIFT)) & CMP_CR0_HYSTCTR_MASK)
<> 144:ef7eb2e8f9f7 712 #define CMP_CR0_FILTER_CNT_MASK (0x70U)
<> 144:ef7eb2e8f9f7 713 #define CMP_CR0_FILTER_CNT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 714 #define CMP_CR0_FILTER_CNT(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR0_FILTER_CNT_SHIFT)) & CMP_CR0_FILTER_CNT_MASK)
<> 144:ef7eb2e8f9f7 715
<> 144:ef7eb2e8f9f7 716 /*! @name CR1 - CMP Control Register 1 */
<> 144:ef7eb2e8f9f7 717 #define CMP_CR1_EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 718 #define CMP_CR1_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 719 #define CMP_CR1_EN(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_EN_SHIFT)) & CMP_CR1_EN_MASK)
<> 144:ef7eb2e8f9f7 720 #define CMP_CR1_OPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 721 #define CMP_CR1_OPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 722 #define CMP_CR1_OPE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_OPE_SHIFT)) & CMP_CR1_OPE_MASK)
<> 144:ef7eb2e8f9f7 723 #define CMP_CR1_COS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 724 #define CMP_CR1_COS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 725 #define CMP_CR1_COS(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_COS_SHIFT)) & CMP_CR1_COS_MASK)
<> 144:ef7eb2e8f9f7 726 #define CMP_CR1_INV_MASK (0x8U)
<> 144:ef7eb2e8f9f7 727 #define CMP_CR1_INV_SHIFT (3U)
<> 144:ef7eb2e8f9f7 728 #define CMP_CR1_INV(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_INV_SHIFT)) & CMP_CR1_INV_MASK)
<> 144:ef7eb2e8f9f7 729 #define CMP_CR1_PMODE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 730 #define CMP_CR1_PMODE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 731 #define CMP_CR1_PMODE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_PMODE_SHIFT)) & CMP_CR1_PMODE_MASK)
<> 144:ef7eb2e8f9f7 732 #define CMP_CR1_TRIGM_MASK (0x20U)
<> 144:ef7eb2e8f9f7 733 #define CMP_CR1_TRIGM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 734 #define CMP_CR1_TRIGM(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_TRIGM_SHIFT)) & CMP_CR1_TRIGM_MASK)
<> 144:ef7eb2e8f9f7 735 #define CMP_CR1_WE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 736 #define CMP_CR1_WE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 737 #define CMP_CR1_WE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_WE_SHIFT)) & CMP_CR1_WE_MASK)
<> 144:ef7eb2e8f9f7 738 #define CMP_CR1_SE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 739 #define CMP_CR1_SE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 740 #define CMP_CR1_SE(x) (((uint8_t)(((uint8_t)(x)) << CMP_CR1_SE_SHIFT)) & CMP_CR1_SE_MASK)
<> 144:ef7eb2e8f9f7 741
<> 144:ef7eb2e8f9f7 742 /*! @name FPR - CMP Filter Period Register */
<> 144:ef7eb2e8f9f7 743 #define CMP_FPR_FILT_PER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 744 #define CMP_FPR_FILT_PER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 745 #define CMP_FPR_FILT_PER(x) (((uint8_t)(((uint8_t)(x)) << CMP_FPR_FILT_PER_SHIFT)) & CMP_FPR_FILT_PER_MASK)
<> 144:ef7eb2e8f9f7 746
<> 144:ef7eb2e8f9f7 747 /*! @name SCR - CMP Status and Control Register */
<> 144:ef7eb2e8f9f7 748 #define CMP_SCR_COUT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 749 #define CMP_SCR_COUT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 750 #define CMP_SCR_COUT(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_COUT_SHIFT)) & CMP_SCR_COUT_MASK)
<> 144:ef7eb2e8f9f7 751 #define CMP_SCR_CFF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 752 #define CMP_SCR_CFF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 753 #define CMP_SCR_CFF(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_CFF_SHIFT)) & CMP_SCR_CFF_MASK)
<> 144:ef7eb2e8f9f7 754 #define CMP_SCR_CFR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 755 #define CMP_SCR_CFR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 756 #define CMP_SCR_CFR(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_CFR_SHIFT)) & CMP_SCR_CFR_MASK)
<> 144:ef7eb2e8f9f7 757 #define CMP_SCR_IEF_MASK (0x8U)
<> 144:ef7eb2e8f9f7 758 #define CMP_SCR_IEF_SHIFT (3U)
<> 144:ef7eb2e8f9f7 759 #define CMP_SCR_IEF(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_IEF_SHIFT)) & CMP_SCR_IEF_MASK)
<> 144:ef7eb2e8f9f7 760 #define CMP_SCR_IER_MASK (0x10U)
<> 144:ef7eb2e8f9f7 761 #define CMP_SCR_IER_SHIFT (4U)
<> 144:ef7eb2e8f9f7 762 #define CMP_SCR_IER(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_IER_SHIFT)) & CMP_SCR_IER_MASK)
<> 144:ef7eb2e8f9f7 763 #define CMP_SCR_DMAEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 764 #define CMP_SCR_DMAEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 765 #define CMP_SCR_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << CMP_SCR_DMAEN_SHIFT)) & CMP_SCR_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 766
<> 144:ef7eb2e8f9f7 767 /*! @name DACCR - DAC Control Register */
<> 144:ef7eb2e8f9f7 768 #define CMP_DACCR_VOSEL_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 769 #define CMP_DACCR_VOSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 770 #define CMP_DACCR_VOSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_VOSEL_SHIFT)) & CMP_DACCR_VOSEL_MASK)
<> 144:ef7eb2e8f9f7 771 #define CMP_DACCR_VRSEL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 772 #define CMP_DACCR_VRSEL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 773 #define CMP_DACCR_VRSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_VRSEL_SHIFT)) & CMP_DACCR_VRSEL_MASK)
<> 144:ef7eb2e8f9f7 774 #define CMP_DACCR_DACEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 775 #define CMP_DACCR_DACEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 776 #define CMP_DACCR_DACEN(x) (((uint8_t)(((uint8_t)(x)) << CMP_DACCR_DACEN_SHIFT)) & CMP_DACCR_DACEN_MASK)
<> 144:ef7eb2e8f9f7 777
<> 144:ef7eb2e8f9f7 778 /*! @name MUXCR - MUX Control Register */
<> 144:ef7eb2e8f9f7 779 #define CMP_MUXCR_MSEL_MASK (0x7U)
<> 144:ef7eb2e8f9f7 780 #define CMP_MUXCR_MSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 781 #define CMP_MUXCR_MSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_MUXCR_MSEL_SHIFT)) & CMP_MUXCR_MSEL_MASK)
<> 144:ef7eb2e8f9f7 782 #define CMP_MUXCR_PSEL_MASK (0x38U)
<> 144:ef7eb2e8f9f7 783 #define CMP_MUXCR_PSEL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 784 #define CMP_MUXCR_PSEL(x) (((uint8_t)(((uint8_t)(x)) << CMP_MUXCR_PSEL_SHIFT)) & CMP_MUXCR_PSEL_MASK)
<> 144:ef7eb2e8f9f7 785
<> 144:ef7eb2e8f9f7 786
<> 144:ef7eb2e8f9f7 787 /*!
<> 144:ef7eb2e8f9f7 788 * @}
<> 144:ef7eb2e8f9f7 789 */ /* end of group CMP_Register_Masks */
<> 144:ef7eb2e8f9f7 790
<> 144:ef7eb2e8f9f7 791
<> 144:ef7eb2e8f9f7 792 /* CMP - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 793 /** Peripheral CMP0 base address */
<> 144:ef7eb2e8f9f7 794 #define CMP0_BASE (0x40073000u)
<> 144:ef7eb2e8f9f7 795 /** Peripheral CMP0 base pointer */
<> 144:ef7eb2e8f9f7 796 #define CMP0 ((CMP_Type *)CMP0_BASE)
<> 144:ef7eb2e8f9f7 797 /** Peripheral CMP1 base address */
<> 144:ef7eb2e8f9f7 798 #define CMP1_BASE (0x40073008u)
<> 144:ef7eb2e8f9f7 799 /** Peripheral CMP1 base pointer */
<> 144:ef7eb2e8f9f7 800 #define CMP1 ((CMP_Type *)CMP1_BASE)
<> 144:ef7eb2e8f9f7 801 /** Array initializer of CMP peripheral base addresses */
<> 144:ef7eb2e8f9f7 802 #define CMP_BASE_ADDRS { CMP0_BASE, CMP1_BASE }
<> 144:ef7eb2e8f9f7 803 /** Array initializer of CMP peripheral base pointers */
<> 144:ef7eb2e8f9f7 804 #define CMP_BASE_PTRS { CMP0, CMP1 }
<> 144:ef7eb2e8f9f7 805 /** Interrupt vectors for the CMP peripheral type */
<> 144:ef7eb2e8f9f7 806 #define CMP_IRQS { CMP0_IRQn, CMP1_IRQn }
<> 144:ef7eb2e8f9f7 807
<> 144:ef7eb2e8f9f7 808 /*!
<> 144:ef7eb2e8f9f7 809 * @}
<> 144:ef7eb2e8f9f7 810 */ /* end of group CMP_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 811
<> 144:ef7eb2e8f9f7 812
<> 144:ef7eb2e8f9f7 813 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 814 -- CRC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 815 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 816
<> 144:ef7eb2e8f9f7 817 /*!
<> 144:ef7eb2e8f9f7 818 * @addtogroup CRC_Peripheral_Access_Layer CRC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 819 * @{
<> 144:ef7eb2e8f9f7 820 */
<> 144:ef7eb2e8f9f7 821
<> 144:ef7eb2e8f9f7 822 /** CRC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 823 typedef struct {
<> 144:ef7eb2e8f9f7 824 union { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 825 struct { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 826 __IO uint16_t DATAL; /**< CRC_DATAL register., offset: 0x0 */
<> 144:ef7eb2e8f9f7 827 __IO uint16_t DATAH; /**< CRC_DATAH register., offset: 0x2 */
<> 144:ef7eb2e8f9f7 828 } ACCESS16BIT;
<> 144:ef7eb2e8f9f7 829 __IO uint32_t DATA; /**< CRC Data register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 830 struct { /* offset: 0x0 */
<> 144:ef7eb2e8f9f7 831 __IO uint8_t DATALL; /**< CRC_DATALL register., offset: 0x0 */
<> 144:ef7eb2e8f9f7 832 __IO uint8_t DATALU; /**< CRC_DATALU register., offset: 0x1 */
<> 144:ef7eb2e8f9f7 833 __IO uint8_t DATAHL; /**< CRC_DATAHL register., offset: 0x2 */
<> 144:ef7eb2e8f9f7 834 __IO uint8_t DATAHU; /**< CRC_DATAHU register., offset: 0x3 */
<> 144:ef7eb2e8f9f7 835 } ACCESS8BIT;
<> 144:ef7eb2e8f9f7 836 };
<> 144:ef7eb2e8f9f7 837 union { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 838 struct { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 839 __IO uint16_t GPOLYL; /**< CRC_GPOLYL register., offset: 0x4 */
<> 144:ef7eb2e8f9f7 840 __IO uint16_t GPOLYH; /**< CRC_GPOLYH register., offset: 0x6 */
<> 144:ef7eb2e8f9f7 841 } GPOLY_ACCESS16BIT;
<> 144:ef7eb2e8f9f7 842 __IO uint32_t GPOLY; /**< CRC Polynomial register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 843 struct { /* offset: 0x4 */
<> 144:ef7eb2e8f9f7 844 __IO uint8_t GPOLYLL; /**< CRC_GPOLYLL register., offset: 0x4 */
<> 144:ef7eb2e8f9f7 845 __IO uint8_t GPOLYLU; /**< CRC_GPOLYLU register., offset: 0x5 */
<> 144:ef7eb2e8f9f7 846 __IO uint8_t GPOLYHL; /**< CRC_GPOLYHL register., offset: 0x6 */
<> 144:ef7eb2e8f9f7 847 __IO uint8_t GPOLYHU; /**< CRC_GPOLYHU register., offset: 0x7 */
<> 144:ef7eb2e8f9f7 848 } GPOLY_ACCESS8BIT;
<> 144:ef7eb2e8f9f7 849 };
<> 144:ef7eb2e8f9f7 850 union { /* offset: 0x8 */
<> 144:ef7eb2e8f9f7 851 __IO uint32_t CTRL; /**< CRC Control register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 852 struct { /* offset: 0x8 */
<> 144:ef7eb2e8f9f7 853 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 854 __IO uint8_t CTRLHU; /**< CRC_CTRLHU register., offset: 0xB */
<> 144:ef7eb2e8f9f7 855 } CTRL_ACCESS8BIT;
<> 144:ef7eb2e8f9f7 856 };
<> 144:ef7eb2e8f9f7 857 } CRC_Type;
<> 144:ef7eb2e8f9f7 858
<> 144:ef7eb2e8f9f7 859 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 860 -- CRC Register Masks
<> 144:ef7eb2e8f9f7 861 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 862
<> 144:ef7eb2e8f9f7 863 /*!
<> 144:ef7eb2e8f9f7 864 * @addtogroup CRC_Register_Masks CRC Register Masks
<> 144:ef7eb2e8f9f7 865 * @{
<> 144:ef7eb2e8f9f7 866 */
<> 144:ef7eb2e8f9f7 867
<> 144:ef7eb2e8f9f7 868 /*! @name DATAL - CRC_DATAL register. */
<> 144:ef7eb2e8f9f7 869 #define CRC_DATAL_DATAL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 870 #define CRC_DATAL_DATAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 871 #define CRC_DATAL_DATAL(x) (((uint16_t)(((uint16_t)(x)) << CRC_DATAL_DATAL_SHIFT)) & CRC_DATAL_DATAL_MASK)
<> 144:ef7eb2e8f9f7 872
<> 144:ef7eb2e8f9f7 873 /*! @name DATAH - CRC_DATAH register. */
<> 144:ef7eb2e8f9f7 874 #define CRC_DATAH_DATAH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 875 #define CRC_DATAH_DATAH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 876 #define CRC_DATAH_DATAH(x) (((uint16_t)(((uint16_t)(x)) << CRC_DATAH_DATAH_SHIFT)) & CRC_DATAH_DATAH_MASK)
<> 144:ef7eb2e8f9f7 877
<> 144:ef7eb2e8f9f7 878 /*! @name DATA - CRC Data register */
<> 144:ef7eb2e8f9f7 879 #define CRC_DATA_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 880 #define CRC_DATA_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 881 #define CRC_DATA_LL(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_LL_SHIFT)) & CRC_DATA_LL_MASK)
<> 144:ef7eb2e8f9f7 882 #define CRC_DATA_LU_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 883 #define CRC_DATA_LU_SHIFT (8U)
<> 144:ef7eb2e8f9f7 884 #define CRC_DATA_LU(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_LU_SHIFT)) & CRC_DATA_LU_MASK)
<> 144:ef7eb2e8f9f7 885 #define CRC_DATA_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 886 #define CRC_DATA_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 887 #define CRC_DATA_HL(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_HL_SHIFT)) & CRC_DATA_HL_MASK)
<> 144:ef7eb2e8f9f7 888 #define CRC_DATA_HU_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 889 #define CRC_DATA_HU_SHIFT (24U)
<> 144:ef7eb2e8f9f7 890 #define CRC_DATA_HU(x) (((uint32_t)(((uint32_t)(x)) << CRC_DATA_HU_SHIFT)) & CRC_DATA_HU_MASK)
<> 144:ef7eb2e8f9f7 891
<> 144:ef7eb2e8f9f7 892 /*! @name DATALL - CRC_DATALL register. */
<> 144:ef7eb2e8f9f7 893 #define CRC_DATALL_DATALL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 894 #define CRC_DATALL_DATALL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 895 #define CRC_DATALL_DATALL(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATALL_DATALL_SHIFT)) & CRC_DATALL_DATALL_MASK)
<> 144:ef7eb2e8f9f7 896
<> 144:ef7eb2e8f9f7 897 /*! @name DATALU - CRC_DATALU register. */
<> 144:ef7eb2e8f9f7 898 #define CRC_DATALU_DATALU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 899 #define CRC_DATALU_DATALU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 900 #define CRC_DATALU_DATALU(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATALU_DATALU_SHIFT)) & CRC_DATALU_DATALU_MASK)
<> 144:ef7eb2e8f9f7 901
<> 144:ef7eb2e8f9f7 902 /*! @name DATAHL - CRC_DATAHL register. */
<> 144:ef7eb2e8f9f7 903 #define CRC_DATAHL_DATAHL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 904 #define CRC_DATAHL_DATAHL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 905 #define CRC_DATAHL_DATAHL(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATAHL_DATAHL_SHIFT)) & CRC_DATAHL_DATAHL_MASK)
<> 144:ef7eb2e8f9f7 906
<> 144:ef7eb2e8f9f7 907 /*! @name DATAHU - CRC_DATAHU register. */
<> 144:ef7eb2e8f9f7 908 #define CRC_DATAHU_DATAHU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 909 #define CRC_DATAHU_DATAHU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 910 #define CRC_DATAHU_DATAHU(x) (((uint8_t)(((uint8_t)(x)) << CRC_DATAHU_DATAHU_SHIFT)) & CRC_DATAHU_DATAHU_MASK)
<> 144:ef7eb2e8f9f7 911
<> 144:ef7eb2e8f9f7 912 /*! @name GPOLYL - CRC_GPOLYL register. */
<> 144:ef7eb2e8f9f7 913 #define CRC_GPOLYL_GPOLYL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 914 #define CRC_GPOLYL_GPOLYL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 915 #define CRC_GPOLYL_GPOLYL(x) (((uint16_t)(((uint16_t)(x)) << CRC_GPOLYL_GPOLYL_SHIFT)) & CRC_GPOLYL_GPOLYL_MASK)
<> 144:ef7eb2e8f9f7 916
<> 144:ef7eb2e8f9f7 917 /*! @name GPOLYH - CRC_GPOLYH register. */
<> 144:ef7eb2e8f9f7 918 #define CRC_GPOLYH_GPOLYH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 919 #define CRC_GPOLYH_GPOLYH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 920 #define CRC_GPOLYH_GPOLYH(x) (((uint16_t)(((uint16_t)(x)) << CRC_GPOLYH_GPOLYH_SHIFT)) & CRC_GPOLYH_GPOLYH_MASK)
<> 144:ef7eb2e8f9f7 921
<> 144:ef7eb2e8f9f7 922 /*! @name GPOLY - CRC Polynomial register */
<> 144:ef7eb2e8f9f7 923 #define CRC_GPOLY_LOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 924 #define CRC_GPOLY_LOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 925 #define CRC_GPOLY_LOW(x) (((uint32_t)(((uint32_t)(x)) << CRC_GPOLY_LOW_SHIFT)) & CRC_GPOLY_LOW_MASK)
<> 144:ef7eb2e8f9f7 926 #define CRC_GPOLY_HIGH_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 927 #define CRC_GPOLY_HIGH_SHIFT (16U)
<> 144:ef7eb2e8f9f7 928 #define CRC_GPOLY_HIGH(x) (((uint32_t)(((uint32_t)(x)) << CRC_GPOLY_HIGH_SHIFT)) & CRC_GPOLY_HIGH_MASK)
<> 144:ef7eb2e8f9f7 929
<> 144:ef7eb2e8f9f7 930 /*! @name GPOLYLL - CRC_GPOLYLL register. */
<> 144:ef7eb2e8f9f7 931 #define CRC_GPOLYLL_GPOLYLL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 932 #define CRC_GPOLYLL_GPOLYLL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 933 #define CRC_GPOLYLL_GPOLYLL(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYLL_GPOLYLL_SHIFT)) & CRC_GPOLYLL_GPOLYLL_MASK)
<> 144:ef7eb2e8f9f7 934
<> 144:ef7eb2e8f9f7 935 /*! @name GPOLYLU - CRC_GPOLYLU register. */
<> 144:ef7eb2e8f9f7 936 #define CRC_GPOLYLU_GPOLYLU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 937 #define CRC_GPOLYLU_GPOLYLU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 938 #define CRC_GPOLYLU_GPOLYLU(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYLU_GPOLYLU_SHIFT)) & CRC_GPOLYLU_GPOLYLU_MASK)
<> 144:ef7eb2e8f9f7 939
<> 144:ef7eb2e8f9f7 940 /*! @name GPOLYHL - CRC_GPOLYHL register. */
<> 144:ef7eb2e8f9f7 941 #define CRC_GPOLYHL_GPOLYHL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 942 #define CRC_GPOLYHL_GPOLYHL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 943 #define CRC_GPOLYHL_GPOLYHL(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYHL_GPOLYHL_SHIFT)) & CRC_GPOLYHL_GPOLYHL_MASK)
<> 144:ef7eb2e8f9f7 944
<> 144:ef7eb2e8f9f7 945 /*! @name GPOLYHU - CRC_GPOLYHU register. */
<> 144:ef7eb2e8f9f7 946 #define CRC_GPOLYHU_GPOLYHU_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 947 #define CRC_GPOLYHU_GPOLYHU_SHIFT (0U)
<> 144:ef7eb2e8f9f7 948 #define CRC_GPOLYHU_GPOLYHU(x) (((uint8_t)(((uint8_t)(x)) << CRC_GPOLYHU_GPOLYHU_SHIFT)) & CRC_GPOLYHU_GPOLYHU_MASK)
<> 144:ef7eb2e8f9f7 949
<> 144:ef7eb2e8f9f7 950 /*! @name CTRL - CRC Control register */
<> 144:ef7eb2e8f9f7 951 #define CRC_CTRL_TCRC_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 952 #define CRC_CTRL_TCRC_SHIFT (24U)
<> 144:ef7eb2e8f9f7 953 #define CRC_CTRL_TCRC(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TCRC_SHIFT)) & CRC_CTRL_TCRC_MASK)
<> 144:ef7eb2e8f9f7 954 #define CRC_CTRL_WAS_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 955 #define CRC_CTRL_WAS_SHIFT (25U)
<> 144:ef7eb2e8f9f7 956 #define CRC_CTRL_WAS(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_WAS_SHIFT)) & CRC_CTRL_WAS_MASK)
<> 144:ef7eb2e8f9f7 957 #define CRC_CTRL_FXOR_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 958 #define CRC_CTRL_FXOR_SHIFT (26U)
<> 144:ef7eb2e8f9f7 959 #define CRC_CTRL_FXOR(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_FXOR_SHIFT)) & CRC_CTRL_FXOR_MASK)
<> 144:ef7eb2e8f9f7 960 #define CRC_CTRL_TOTR_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 961 #define CRC_CTRL_TOTR_SHIFT (28U)
<> 144:ef7eb2e8f9f7 962 #define CRC_CTRL_TOTR(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TOTR_SHIFT)) & CRC_CTRL_TOTR_MASK)
<> 144:ef7eb2e8f9f7 963 #define CRC_CTRL_TOT_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 964 #define CRC_CTRL_TOT_SHIFT (30U)
<> 144:ef7eb2e8f9f7 965 #define CRC_CTRL_TOT(x) (((uint32_t)(((uint32_t)(x)) << CRC_CTRL_TOT_SHIFT)) & CRC_CTRL_TOT_MASK)
<> 144:ef7eb2e8f9f7 966
<> 144:ef7eb2e8f9f7 967 /*! @name CTRLHU - CRC_CTRLHU register. */
<> 144:ef7eb2e8f9f7 968 #define CRC_CTRLHU_TCRC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 969 #define CRC_CTRLHU_TCRC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 970 #define CRC_CTRLHU_TCRC(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TCRC_SHIFT)) & CRC_CTRLHU_TCRC_MASK)
<> 144:ef7eb2e8f9f7 971 #define CRC_CTRLHU_WAS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 972 #define CRC_CTRLHU_WAS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 973 #define CRC_CTRLHU_WAS(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_WAS_SHIFT)) & CRC_CTRLHU_WAS_MASK)
<> 144:ef7eb2e8f9f7 974 #define CRC_CTRLHU_FXOR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 975 #define CRC_CTRLHU_FXOR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 976 #define CRC_CTRLHU_FXOR(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_FXOR_SHIFT)) & CRC_CTRLHU_FXOR_MASK)
<> 144:ef7eb2e8f9f7 977 #define CRC_CTRLHU_TOTR_MASK (0x30U)
<> 144:ef7eb2e8f9f7 978 #define CRC_CTRLHU_TOTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 979 #define CRC_CTRLHU_TOTR(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TOTR_SHIFT)) & CRC_CTRLHU_TOTR_MASK)
<> 144:ef7eb2e8f9f7 980 #define CRC_CTRLHU_TOT_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 981 #define CRC_CTRLHU_TOT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 982 #define CRC_CTRLHU_TOT(x) (((uint8_t)(((uint8_t)(x)) << CRC_CTRLHU_TOT_SHIFT)) & CRC_CTRLHU_TOT_MASK)
<> 144:ef7eb2e8f9f7 983
<> 144:ef7eb2e8f9f7 984
<> 144:ef7eb2e8f9f7 985 /*!
<> 144:ef7eb2e8f9f7 986 * @}
<> 144:ef7eb2e8f9f7 987 */ /* end of group CRC_Register_Masks */
<> 144:ef7eb2e8f9f7 988
<> 144:ef7eb2e8f9f7 989
<> 144:ef7eb2e8f9f7 990 /* CRC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 991 /** Peripheral CRC base address */
<> 144:ef7eb2e8f9f7 992 #define CRC_BASE (0x40032000u)
<> 144:ef7eb2e8f9f7 993 /** Peripheral CRC base pointer */
<> 144:ef7eb2e8f9f7 994 #define CRC0 ((CRC_Type *)CRC_BASE)
<> 144:ef7eb2e8f9f7 995 /** Array initializer of CRC peripheral base addresses */
<> 144:ef7eb2e8f9f7 996 #define CRC_BASE_ADDRS { CRC_BASE }
<> 144:ef7eb2e8f9f7 997 /** Array initializer of CRC peripheral base pointers */
<> 144:ef7eb2e8f9f7 998 #define CRC_BASE_PTRS { CRC0 }
<> 144:ef7eb2e8f9f7 999
<> 144:ef7eb2e8f9f7 1000 /*!
<> 144:ef7eb2e8f9f7 1001 * @}
<> 144:ef7eb2e8f9f7 1002 */ /* end of group CRC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 1003
<> 144:ef7eb2e8f9f7 1004
<> 144:ef7eb2e8f9f7 1005 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 1006 -- DAC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 1007 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 1008
<> 144:ef7eb2e8f9f7 1009 /*!
<> 144:ef7eb2e8f9f7 1010 * @addtogroup DAC_Peripheral_Access_Layer DAC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 1011 * @{
<> 144:ef7eb2e8f9f7 1012 */
<> 144:ef7eb2e8f9f7 1013
<> 144:ef7eb2e8f9f7 1014 /** DAC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 1015 typedef struct {
<> 144:ef7eb2e8f9f7 1016 struct { /* offset: 0x0, array step: 0x2 */
<> 144:ef7eb2e8f9f7 1017 __IO uint8_t DATL; /**< DAC Data Low Register, array offset: 0x0, array step: 0x2 */
<> 144:ef7eb2e8f9f7 1018 __IO uint8_t DATH; /**< DAC Data High Register, array offset: 0x1, array step: 0x2 */
<> 144:ef7eb2e8f9f7 1019 } DAT[16];
<> 144:ef7eb2e8f9f7 1020 __IO uint8_t SR; /**< DAC Status Register, offset: 0x20 */
<> 144:ef7eb2e8f9f7 1021 __IO uint8_t C0; /**< DAC Control Register, offset: 0x21 */
<> 144:ef7eb2e8f9f7 1022 __IO uint8_t C1; /**< DAC Control Register 1, offset: 0x22 */
<> 144:ef7eb2e8f9f7 1023 __IO uint8_t C2; /**< DAC Control Register 2, offset: 0x23 */
<> 144:ef7eb2e8f9f7 1024 } DAC_Type;
<> 144:ef7eb2e8f9f7 1025
<> 144:ef7eb2e8f9f7 1026 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 1027 -- DAC Register Masks
<> 144:ef7eb2e8f9f7 1028 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 1029
<> 144:ef7eb2e8f9f7 1030 /*!
<> 144:ef7eb2e8f9f7 1031 * @addtogroup DAC_Register_Masks DAC Register Masks
<> 144:ef7eb2e8f9f7 1032 * @{
<> 144:ef7eb2e8f9f7 1033 */
<> 144:ef7eb2e8f9f7 1034
<> 144:ef7eb2e8f9f7 1035 /*! @name DATL - DAC Data Low Register */
<> 144:ef7eb2e8f9f7 1036 #define DAC_DATL_DATA0_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 1037 #define DAC_DATL_DATA0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1038 #define DAC_DATL_DATA0(x) (((uint8_t)(((uint8_t)(x)) << DAC_DATL_DATA0_SHIFT)) & DAC_DATL_DATA0_MASK)
<> 144:ef7eb2e8f9f7 1039
<> 144:ef7eb2e8f9f7 1040 /* The count of DAC_DATL */
<> 144:ef7eb2e8f9f7 1041 #define DAC_DATL_COUNT (16U)
<> 144:ef7eb2e8f9f7 1042
<> 144:ef7eb2e8f9f7 1043 /*! @name DATH - DAC Data High Register */
<> 144:ef7eb2e8f9f7 1044 #define DAC_DATH_DATA1_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1045 #define DAC_DATH_DATA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1046 #define DAC_DATH_DATA1(x) (((uint8_t)(((uint8_t)(x)) << DAC_DATH_DATA1_SHIFT)) & DAC_DATH_DATA1_MASK)
<> 144:ef7eb2e8f9f7 1047
<> 144:ef7eb2e8f9f7 1048 /* The count of DAC_DATH */
<> 144:ef7eb2e8f9f7 1049 #define DAC_DATH_COUNT (16U)
<> 144:ef7eb2e8f9f7 1050
<> 144:ef7eb2e8f9f7 1051 /*! @name SR - DAC Status Register */
<> 144:ef7eb2e8f9f7 1052 #define DAC_SR_DACBFRPBF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1053 #define DAC_SR_DACBFRPBF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1054 #define DAC_SR_DACBFRPBF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFRPBF_SHIFT)) & DAC_SR_DACBFRPBF_MASK)
<> 144:ef7eb2e8f9f7 1055 #define DAC_SR_DACBFRPTF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1056 #define DAC_SR_DACBFRPTF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1057 #define DAC_SR_DACBFRPTF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFRPTF_SHIFT)) & DAC_SR_DACBFRPTF_MASK)
<> 144:ef7eb2e8f9f7 1058 #define DAC_SR_DACBFWMF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1059 #define DAC_SR_DACBFWMF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1060 #define DAC_SR_DACBFWMF(x) (((uint8_t)(((uint8_t)(x)) << DAC_SR_DACBFWMF_SHIFT)) & DAC_SR_DACBFWMF_MASK)
<> 144:ef7eb2e8f9f7 1061
<> 144:ef7eb2e8f9f7 1062 /*! @name C0 - DAC Control Register */
<> 144:ef7eb2e8f9f7 1063 #define DAC_C0_DACBBIEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1064 #define DAC_C0_DACBBIEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1065 #define DAC_C0_DACBBIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBBIEN_SHIFT)) & DAC_C0_DACBBIEN_MASK)
<> 144:ef7eb2e8f9f7 1066 #define DAC_C0_DACBTIEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1067 #define DAC_C0_DACBTIEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1068 #define DAC_C0_DACBTIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBTIEN_SHIFT)) & DAC_C0_DACBTIEN_MASK)
<> 144:ef7eb2e8f9f7 1069 #define DAC_C0_DACBWIEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1070 #define DAC_C0_DACBWIEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1071 #define DAC_C0_DACBWIEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACBWIEN_SHIFT)) & DAC_C0_DACBWIEN_MASK)
<> 144:ef7eb2e8f9f7 1072 #define DAC_C0_LPEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1073 #define DAC_C0_LPEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1074 #define DAC_C0_LPEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_LPEN_SHIFT)) & DAC_C0_LPEN_MASK)
<> 144:ef7eb2e8f9f7 1075 #define DAC_C0_DACSWTRG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1076 #define DAC_C0_DACSWTRG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1077 #define DAC_C0_DACSWTRG(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACSWTRG_SHIFT)) & DAC_C0_DACSWTRG_MASK)
<> 144:ef7eb2e8f9f7 1078 #define DAC_C0_DACTRGSEL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1079 #define DAC_C0_DACTRGSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1080 #define DAC_C0_DACTRGSEL(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACTRGSEL_SHIFT)) & DAC_C0_DACTRGSEL_MASK)
<> 144:ef7eb2e8f9f7 1081 #define DAC_C0_DACRFS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1082 #define DAC_C0_DACRFS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1083 #define DAC_C0_DACRFS(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACRFS_SHIFT)) & DAC_C0_DACRFS_MASK)
<> 144:ef7eb2e8f9f7 1084 #define DAC_C0_DACEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1085 #define DAC_C0_DACEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1086 #define DAC_C0_DACEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C0_DACEN_SHIFT)) & DAC_C0_DACEN_MASK)
<> 144:ef7eb2e8f9f7 1087
<> 144:ef7eb2e8f9f7 1088 /*! @name C1 - DAC Control Register 1 */
<> 144:ef7eb2e8f9f7 1089 #define DAC_C1_DACBFEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1090 #define DAC_C1_DACBFEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1091 #define DAC_C1_DACBFEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFEN_SHIFT)) & DAC_C1_DACBFEN_MASK)
<> 144:ef7eb2e8f9f7 1092 #define DAC_C1_DACBFMD_MASK (0x6U)
<> 144:ef7eb2e8f9f7 1093 #define DAC_C1_DACBFMD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1094 #define DAC_C1_DACBFMD(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFMD_SHIFT)) & DAC_C1_DACBFMD_MASK)
<> 144:ef7eb2e8f9f7 1095 #define DAC_C1_DACBFWM_MASK (0x18U)
<> 144:ef7eb2e8f9f7 1096 #define DAC_C1_DACBFWM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1097 #define DAC_C1_DACBFWM(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DACBFWM_SHIFT)) & DAC_C1_DACBFWM_MASK)
<> 144:ef7eb2e8f9f7 1098 #define DAC_C1_DMAEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1099 #define DAC_C1_DMAEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1100 #define DAC_C1_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << DAC_C1_DMAEN_SHIFT)) & DAC_C1_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 1101
<> 144:ef7eb2e8f9f7 1102 /*! @name C2 - DAC Control Register 2 */
<> 144:ef7eb2e8f9f7 1103 #define DAC_C2_DACBFUP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1104 #define DAC_C2_DACBFUP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1105 #define DAC_C2_DACBFUP(x) (((uint8_t)(((uint8_t)(x)) << DAC_C2_DACBFUP_SHIFT)) & DAC_C2_DACBFUP_MASK)
<> 144:ef7eb2e8f9f7 1106 #define DAC_C2_DACBFRP_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 1107 #define DAC_C2_DACBFRP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1108 #define DAC_C2_DACBFRP(x) (((uint8_t)(((uint8_t)(x)) << DAC_C2_DACBFRP_SHIFT)) & DAC_C2_DACBFRP_MASK)
<> 144:ef7eb2e8f9f7 1109
<> 144:ef7eb2e8f9f7 1110
<> 144:ef7eb2e8f9f7 1111 /*!
<> 144:ef7eb2e8f9f7 1112 * @}
<> 144:ef7eb2e8f9f7 1113 */ /* end of group DAC_Register_Masks */
<> 144:ef7eb2e8f9f7 1114
<> 144:ef7eb2e8f9f7 1115
<> 144:ef7eb2e8f9f7 1116 /* DAC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 1117 /** Peripheral DAC0 base address */
<> 144:ef7eb2e8f9f7 1118 #define DAC0_BASE (0x4003F000u)
<> 144:ef7eb2e8f9f7 1119 /** Peripheral DAC0 base pointer */
<> 144:ef7eb2e8f9f7 1120 #define DAC0 ((DAC_Type *)DAC0_BASE)
<> 144:ef7eb2e8f9f7 1121 /** Peripheral DAC1 base address */
<> 144:ef7eb2e8f9f7 1122 #define DAC1_BASE (0x40028000u)
<> 144:ef7eb2e8f9f7 1123 /** Peripheral DAC1 base pointer */
<> 144:ef7eb2e8f9f7 1124 #define DAC1 ((DAC_Type *)DAC1_BASE)
<> 144:ef7eb2e8f9f7 1125 /** Array initializer of DAC peripheral base addresses */
<> 144:ef7eb2e8f9f7 1126 #define DAC_BASE_ADDRS { DAC0_BASE, DAC1_BASE }
<> 144:ef7eb2e8f9f7 1127 /** Array initializer of DAC peripheral base pointers */
<> 144:ef7eb2e8f9f7 1128 #define DAC_BASE_PTRS { DAC0, DAC1 }
<> 144:ef7eb2e8f9f7 1129 /** Interrupt vectors for the DAC peripheral type */
<> 144:ef7eb2e8f9f7 1130 #define DAC_IRQS { DAC0_IRQn, DAC1_IRQn }
<> 144:ef7eb2e8f9f7 1131
<> 144:ef7eb2e8f9f7 1132 /*!
<> 144:ef7eb2e8f9f7 1133 * @}
<> 144:ef7eb2e8f9f7 1134 */ /* end of group DAC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 1135
<> 144:ef7eb2e8f9f7 1136
<> 144:ef7eb2e8f9f7 1137 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 1138 -- DMA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 1139 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 1140
<> 144:ef7eb2e8f9f7 1141 /*!
<> 144:ef7eb2e8f9f7 1142 * @addtogroup DMA_Peripheral_Access_Layer DMA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 1143 * @{
<> 144:ef7eb2e8f9f7 1144 */
<> 144:ef7eb2e8f9f7 1145
<> 144:ef7eb2e8f9f7 1146 /** DMA - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 1147 typedef struct {
<> 144:ef7eb2e8f9f7 1148 __IO uint32_t CR; /**< Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 1149 __I uint32_t ES; /**< Error Status Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 1150 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 1151 __IO uint32_t ERQ; /**< Enable Request Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 1152 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 1153 __IO uint32_t EEI; /**< Enable Error Interrupt Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 1154 __O uint8_t CEEI; /**< Clear Enable Error Interrupt Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 1155 __O uint8_t SEEI; /**< Set Enable Error Interrupt Register, offset: 0x19 */
<> 144:ef7eb2e8f9f7 1156 __O uint8_t CERQ; /**< Clear Enable Request Register, offset: 0x1A */
<> 144:ef7eb2e8f9f7 1157 __O uint8_t SERQ; /**< Set Enable Request Register, offset: 0x1B */
<> 144:ef7eb2e8f9f7 1158 __O uint8_t CDNE; /**< Clear DONE Status Bit Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 1159 __O uint8_t SSRT; /**< Set START Bit Register, offset: 0x1D */
<> 144:ef7eb2e8f9f7 1160 __O uint8_t CERR; /**< Clear Error Register, offset: 0x1E */
<> 144:ef7eb2e8f9f7 1161 __O uint8_t CINT; /**< Clear Interrupt Request Register, offset: 0x1F */
<> 144:ef7eb2e8f9f7 1162 uint8_t RESERVED_2[4];
<> 144:ef7eb2e8f9f7 1163 __IO uint32_t INT; /**< Interrupt Request Register, offset: 0x24 */
<> 144:ef7eb2e8f9f7 1164 uint8_t RESERVED_3[4];
<> 144:ef7eb2e8f9f7 1165 __IO uint32_t ERR; /**< Error Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 1166 uint8_t RESERVED_4[4];
<> 144:ef7eb2e8f9f7 1167 __I uint32_t HRS; /**< Hardware Request Status Register, offset: 0x34 */
<> 144:ef7eb2e8f9f7 1168 uint8_t RESERVED_5[12];
<> 144:ef7eb2e8f9f7 1169 __IO uint32_t EARS; /**< Enable Asynchronous Request in Stop Register, offset: 0x44 */
<> 144:ef7eb2e8f9f7 1170 uint8_t RESERVED_6[184];
<> 144:ef7eb2e8f9f7 1171 __IO uint8_t DCHPRI3; /**< Channel n Priority Register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 1172 __IO uint8_t DCHPRI2; /**< Channel n Priority Register, offset: 0x101 */
<> 144:ef7eb2e8f9f7 1173 __IO uint8_t DCHPRI1; /**< Channel n Priority Register, offset: 0x102 */
<> 144:ef7eb2e8f9f7 1174 __IO uint8_t DCHPRI0; /**< Channel n Priority Register, offset: 0x103 */
<> 144:ef7eb2e8f9f7 1175 __IO uint8_t DCHPRI7; /**< Channel n Priority Register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 1176 __IO uint8_t DCHPRI6; /**< Channel n Priority Register, offset: 0x105 */
<> 144:ef7eb2e8f9f7 1177 __IO uint8_t DCHPRI5; /**< Channel n Priority Register, offset: 0x106 */
<> 144:ef7eb2e8f9f7 1178 __IO uint8_t DCHPRI4; /**< Channel n Priority Register, offset: 0x107 */
<> 144:ef7eb2e8f9f7 1179 __IO uint8_t DCHPRI11; /**< Channel n Priority Register, offset: 0x108 */
<> 144:ef7eb2e8f9f7 1180 __IO uint8_t DCHPRI10; /**< Channel n Priority Register, offset: 0x109 */
<> 144:ef7eb2e8f9f7 1181 __IO uint8_t DCHPRI9; /**< Channel n Priority Register, offset: 0x10A */
<> 144:ef7eb2e8f9f7 1182 __IO uint8_t DCHPRI8; /**< Channel n Priority Register, offset: 0x10B */
<> 144:ef7eb2e8f9f7 1183 __IO uint8_t DCHPRI15; /**< Channel n Priority Register, offset: 0x10C */
<> 144:ef7eb2e8f9f7 1184 __IO uint8_t DCHPRI14; /**< Channel n Priority Register, offset: 0x10D */
<> 144:ef7eb2e8f9f7 1185 __IO uint8_t DCHPRI13; /**< Channel n Priority Register, offset: 0x10E */
<> 144:ef7eb2e8f9f7 1186 __IO uint8_t DCHPRI12; /**< Channel n Priority Register, offset: 0x10F */
<> 144:ef7eb2e8f9f7 1187 uint8_t RESERVED_7[3824];
<> 144:ef7eb2e8f9f7 1188 struct { /* offset: 0x1000, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1189 __IO uint32_t SADDR; /**< TCD Source Address, array offset: 0x1000, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1190 __IO uint16_t SOFF; /**< TCD Signed Source Address Offset, array offset: 0x1004, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1191 __IO uint16_t ATTR; /**< TCD Transfer Attributes, array offset: 0x1006, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1192 union { /* offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1193 __IO uint32_t NBYTES_MLNO; /**< TCD Minor Byte Count (Minor Loop Disabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1194 __IO uint32_t NBYTES_MLOFFNO; /**< TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1195 __IO uint32_t NBYTES_MLOFFYES; /**< TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled), array offset: 0x1008, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1196 };
<> 144:ef7eb2e8f9f7 1197 __IO uint32_t SLAST; /**< TCD Last Source Address Adjustment, array offset: 0x100C, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1198 __IO uint32_t DADDR; /**< TCD Destination Address, array offset: 0x1010, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1199 __IO uint16_t DOFF; /**< TCD Signed Destination Address Offset, array offset: 0x1014, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1200 union { /* offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1201 __IO uint16_t CITER_ELINKNO; /**< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1202 __IO uint16_t CITER_ELINKYES; /**< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x1016, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1203 };
<> 144:ef7eb2e8f9f7 1204 __IO uint32_t DLAST_SGA; /**< TCD Last Destination Address Adjustment/Scatter Gather Address, array offset: 0x1018, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1205 __IO uint16_t CSR; /**< TCD Control and Status, array offset: 0x101C, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1206 union { /* offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1207 __IO uint16_t BITER_ELINKNO; /**< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1208 __IO uint16_t BITER_ELINKYES; /**< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x101E, array step: 0x20 */
<> 144:ef7eb2e8f9f7 1209 };
<> 144:ef7eb2e8f9f7 1210 } TCD[16];
<> 144:ef7eb2e8f9f7 1211 } DMA_Type;
<> 144:ef7eb2e8f9f7 1212
<> 144:ef7eb2e8f9f7 1213 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 1214 -- DMA Register Masks
<> 144:ef7eb2e8f9f7 1215 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 1216
<> 144:ef7eb2e8f9f7 1217 /*!
<> 144:ef7eb2e8f9f7 1218 * @addtogroup DMA_Register_Masks DMA Register Masks
<> 144:ef7eb2e8f9f7 1219 * @{
<> 144:ef7eb2e8f9f7 1220 */
<> 144:ef7eb2e8f9f7 1221
<> 144:ef7eb2e8f9f7 1222 /*! @name CR - Control Register */
<> 144:ef7eb2e8f9f7 1223 #define DMA_CR_EDBG_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1224 #define DMA_CR_EDBG_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1225 #define DMA_CR_EDBG(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_EDBG_SHIFT)) & DMA_CR_EDBG_MASK)
<> 144:ef7eb2e8f9f7 1226 #define DMA_CR_ERCA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1227 #define DMA_CR_ERCA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1228 #define DMA_CR_ERCA(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_ERCA_SHIFT)) & DMA_CR_ERCA_MASK)
<> 144:ef7eb2e8f9f7 1229 #define DMA_CR_HOE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1230 #define DMA_CR_HOE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1231 #define DMA_CR_HOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_HOE_SHIFT)) & DMA_CR_HOE_MASK)
<> 144:ef7eb2e8f9f7 1232 #define DMA_CR_HALT_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1233 #define DMA_CR_HALT_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1234 #define DMA_CR_HALT(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_HALT_SHIFT)) & DMA_CR_HALT_MASK)
<> 144:ef7eb2e8f9f7 1235 #define DMA_CR_CLM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1236 #define DMA_CR_CLM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1237 #define DMA_CR_CLM(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_CLM_SHIFT)) & DMA_CR_CLM_MASK)
<> 144:ef7eb2e8f9f7 1238 #define DMA_CR_EMLM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1239 #define DMA_CR_EMLM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1240 #define DMA_CR_EMLM(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_EMLM_SHIFT)) & DMA_CR_EMLM_MASK)
<> 144:ef7eb2e8f9f7 1241 #define DMA_CR_ECX_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1242 #define DMA_CR_ECX_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1243 #define DMA_CR_ECX(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_ECX_SHIFT)) & DMA_CR_ECX_MASK)
<> 144:ef7eb2e8f9f7 1244 #define DMA_CR_CX_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 1245 #define DMA_CR_CX_SHIFT (17U)
<> 144:ef7eb2e8f9f7 1246 #define DMA_CR_CX(x) (((uint32_t)(((uint32_t)(x)) << DMA_CR_CX_SHIFT)) & DMA_CR_CX_MASK)
<> 144:ef7eb2e8f9f7 1247
<> 144:ef7eb2e8f9f7 1248 /*! @name ES - Error Status Register */
<> 144:ef7eb2e8f9f7 1249 #define DMA_ES_DBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1250 #define DMA_ES_DBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1251 #define DMA_ES_DBE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DBE_SHIFT)) & DMA_ES_DBE_MASK)
<> 144:ef7eb2e8f9f7 1252 #define DMA_ES_SBE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1253 #define DMA_ES_SBE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1254 #define DMA_ES_SBE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SBE_SHIFT)) & DMA_ES_SBE_MASK)
<> 144:ef7eb2e8f9f7 1255 #define DMA_ES_SGE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1256 #define DMA_ES_SGE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1257 #define DMA_ES_SGE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SGE_SHIFT)) & DMA_ES_SGE_MASK)
<> 144:ef7eb2e8f9f7 1258 #define DMA_ES_NCE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1259 #define DMA_ES_NCE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1260 #define DMA_ES_NCE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_NCE_SHIFT)) & DMA_ES_NCE_MASK)
<> 144:ef7eb2e8f9f7 1261 #define DMA_ES_DOE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1262 #define DMA_ES_DOE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1263 #define DMA_ES_DOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DOE_SHIFT)) & DMA_ES_DOE_MASK)
<> 144:ef7eb2e8f9f7 1264 #define DMA_ES_DAE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1265 #define DMA_ES_DAE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1266 #define DMA_ES_DAE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_DAE_SHIFT)) & DMA_ES_DAE_MASK)
<> 144:ef7eb2e8f9f7 1267 #define DMA_ES_SOE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1268 #define DMA_ES_SOE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1269 #define DMA_ES_SOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SOE_SHIFT)) & DMA_ES_SOE_MASK)
<> 144:ef7eb2e8f9f7 1270 #define DMA_ES_SAE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1271 #define DMA_ES_SAE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1272 #define DMA_ES_SAE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_SAE_SHIFT)) & DMA_ES_SAE_MASK)
<> 144:ef7eb2e8f9f7 1273 #define DMA_ES_ERRCHN_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 1274 #define DMA_ES_ERRCHN_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1275 #define DMA_ES_ERRCHN(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_ERRCHN_SHIFT)) & DMA_ES_ERRCHN_MASK)
<> 144:ef7eb2e8f9f7 1276 #define DMA_ES_CPE_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1277 #define DMA_ES_CPE_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1278 #define DMA_ES_CPE(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_CPE_SHIFT)) & DMA_ES_CPE_MASK)
<> 144:ef7eb2e8f9f7 1279 #define DMA_ES_ECX_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 1280 #define DMA_ES_ECX_SHIFT (16U)
<> 144:ef7eb2e8f9f7 1281 #define DMA_ES_ECX(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_ECX_SHIFT)) & DMA_ES_ECX_MASK)
<> 144:ef7eb2e8f9f7 1282 #define DMA_ES_VLD_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 1283 #define DMA_ES_VLD_SHIFT (31U)
<> 144:ef7eb2e8f9f7 1284 #define DMA_ES_VLD(x) (((uint32_t)(((uint32_t)(x)) << DMA_ES_VLD_SHIFT)) & DMA_ES_VLD_MASK)
<> 144:ef7eb2e8f9f7 1285
<> 144:ef7eb2e8f9f7 1286 /*! @name ERQ - Enable Request Register */
<> 144:ef7eb2e8f9f7 1287 #define DMA_ERQ_ERQ0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1288 #define DMA_ERQ_ERQ0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1289 #define DMA_ERQ_ERQ0(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ0_SHIFT)) & DMA_ERQ_ERQ0_MASK)
<> 144:ef7eb2e8f9f7 1290 #define DMA_ERQ_ERQ1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1291 #define DMA_ERQ_ERQ1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1292 #define DMA_ERQ_ERQ1(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ1_SHIFT)) & DMA_ERQ_ERQ1_MASK)
<> 144:ef7eb2e8f9f7 1293 #define DMA_ERQ_ERQ2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1294 #define DMA_ERQ_ERQ2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1295 #define DMA_ERQ_ERQ2(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ2_SHIFT)) & DMA_ERQ_ERQ2_MASK)
<> 144:ef7eb2e8f9f7 1296 #define DMA_ERQ_ERQ3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1297 #define DMA_ERQ_ERQ3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1298 #define DMA_ERQ_ERQ3(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ3_SHIFT)) & DMA_ERQ_ERQ3_MASK)
<> 144:ef7eb2e8f9f7 1299 #define DMA_ERQ_ERQ4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1300 #define DMA_ERQ_ERQ4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1301 #define DMA_ERQ_ERQ4(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ4_SHIFT)) & DMA_ERQ_ERQ4_MASK)
<> 144:ef7eb2e8f9f7 1302 #define DMA_ERQ_ERQ5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1303 #define DMA_ERQ_ERQ5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1304 #define DMA_ERQ_ERQ5(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ5_SHIFT)) & DMA_ERQ_ERQ5_MASK)
<> 144:ef7eb2e8f9f7 1305 #define DMA_ERQ_ERQ6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1306 #define DMA_ERQ_ERQ6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1307 #define DMA_ERQ_ERQ6(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ6_SHIFT)) & DMA_ERQ_ERQ6_MASK)
<> 144:ef7eb2e8f9f7 1308 #define DMA_ERQ_ERQ7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1309 #define DMA_ERQ_ERQ7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1310 #define DMA_ERQ_ERQ7(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ7_SHIFT)) & DMA_ERQ_ERQ7_MASK)
<> 144:ef7eb2e8f9f7 1311 #define DMA_ERQ_ERQ8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1312 #define DMA_ERQ_ERQ8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1313 #define DMA_ERQ_ERQ8(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ8_SHIFT)) & DMA_ERQ_ERQ8_MASK)
<> 144:ef7eb2e8f9f7 1314 #define DMA_ERQ_ERQ9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1315 #define DMA_ERQ_ERQ9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1316 #define DMA_ERQ_ERQ9(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ9_SHIFT)) & DMA_ERQ_ERQ9_MASK)
<> 144:ef7eb2e8f9f7 1317 #define DMA_ERQ_ERQ10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1318 #define DMA_ERQ_ERQ10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1319 #define DMA_ERQ_ERQ10(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ10_SHIFT)) & DMA_ERQ_ERQ10_MASK)
<> 144:ef7eb2e8f9f7 1320 #define DMA_ERQ_ERQ11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1321 #define DMA_ERQ_ERQ11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1322 #define DMA_ERQ_ERQ11(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ11_SHIFT)) & DMA_ERQ_ERQ11_MASK)
<> 144:ef7eb2e8f9f7 1323 #define DMA_ERQ_ERQ12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1324 #define DMA_ERQ_ERQ12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1325 #define DMA_ERQ_ERQ12(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ12_SHIFT)) & DMA_ERQ_ERQ12_MASK)
<> 144:ef7eb2e8f9f7 1326 #define DMA_ERQ_ERQ13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1327 #define DMA_ERQ_ERQ13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1328 #define DMA_ERQ_ERQ13(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ13_SHIFT)) & DMA_ERQ_ERQ13_MASK)
<> 144:ef7eb2e8f9f7 1329 #define DMA_ERQ_ERQ14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1330 #define DMA_ERQ_ERQ14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1331 #define DMA_ERQ_ERQ14(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ14_SHIFT)) & DMA_ERQ_ERQ14_MASK)
<> 144:ef7eb2e8f9f7 1332 #define DMA_ERQ_ERQ15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1333 #define DMA_ERQ_ERQ15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1334 #define DMA_ERQ_ERQ15(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERQ_ERQ15_SHIFT)) & DMA_ERQ_ERQ15_MASK)
<> 144:ef7eb2e8f9f7 1335
<> 144:ef7eb2e8f9f7 1336 /*! @name EEI - Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 1337 #define DMA_EEI_EEI0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1338 #define DMA_EEI_EEI0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1339 #define DMA_EEI_EEI0(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI0_SHIFT)) & DMA_EEI_EEI0_MASK)
<> 144:ef7eb2e8f9f7 1340 #define DMA_EEI_EEI1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1341 #define DMA_EEI_EEI1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1342 #define DMA_EEI_EEI1(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI1_SHIFT)) & DMA_EEI_EEI1_MASK)
<> 144:ef7eb2e8f9f7 1343 #define DMA_EEI_EEI2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1344 #define DMA_EEI_EEI2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1345 #define DMA_EEI_EEI2(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI2_SHIFT)) & DMA_EEI_EEI2_MASK)
<> 144:ef7eb2e8f9f7 1346 #define DMA_EEI_EEI3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1347 #define DMA_EEI_EEI3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1348 #define DMA_EEI_EEI3(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI3_SHIFT)) & DMA_EEI_EEI3_MASK)
<> 144:ef7eb2e8f9f7 1349 #define DMA_EEI_EEI4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1350 #define DMA_EEI_EEI4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1351 #define DMA_EEI_EEI4(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI4_SHIFT)) & DMA_EEI_EEI4_MASK)
<> 144:ef7eb2e8f9f7 1352 #define DMA_EEI_EEI5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1353 #define DMA_EEI_EEI5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1354 #define DMA_EEI_EEI5(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI5_SHIFT)) & DMA_EEI_EEI5_MASK)
<> 144:ef7eb2e8f9f7 1355 #define DMA_EEI_EEI6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1356 #define DMA_EEI_EEI6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1357 #define DMA_EEI_EEI6(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI6_SHIFT)) & DMA_EEI_EEI6_MASK)
<> 144:ef7eb2e8f9f7 1358 #define DMA_EEI_EEI7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1359 #define DMA_EEI_EEI7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1360 #define DMA_EEI_EEI7(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI7_SHIFT)) & DMA_EEI_EEI7_MASK)
<> 144:ef7eb2e8f9f7 1361 #define DMA_EEI_EEI8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1362 #define DMA_EEI_EEI8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1363 #define DMA_EEI_EEI8(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI8_SHIFT)) & DMA_EEI_EEI8_MASK)
<> 144:ef7eb2e8f9f7 1364 #define DMA_EEI_EEI9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1365 #define DMA_EEI_EEI9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1366 #define DMA_EEI_EEI9(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI9_SHIFT)) & DMA_EEI_EEI9_MASK)
<> 144:ef7eb2e8f9f7 1367 #define DMA_EEI_EEI10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1368 #define DMA_EEI_EEI10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1369 #define DMA_EEI_EEI10(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI10_SHIFT)) & DMA_EEI_EEI10_MASK)
<> 144:ef7eb2e8f9f7 1370 #define DMA_EEI_EEI11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1371 #define DMA_EEI_EEI11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1372 #define DMA_EEI_EEI11(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI11_SHIFT)) & DMA_EEI_EEI11_MASK)
<> 144:ef7eb2e8f9f7 1373 #define DMA_EEI_EEI12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1374 #define DMA_EEI_EEI12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1375 #define DMA_EEI_EEI12(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI12_SHIFT)) & DMA_EEI_EEI12_MASK)
<> 144:ef7eb2e8f9f7 1376 #define DMA_EEI_EEI13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1377 #define DMA_EEI_EEI13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1378 #define DMA_EEI_EEI13(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI13_SHIFT)) & DMA_EEI_EEI13_MASK)
<> 144:ef7eb2e8f9f7 1379 #define DMA_EEI_EEI14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1380 #define DMA_EEI_EEI14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1381 #define DMA_EEI_EEI14(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI14_SHIFT)) & DMA_EEI_EEI14_MASK)
<> 144:ef7eb2e8f9f7 1382 #define DMA_EEI_EEI15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1383 #define DMA_EEI_EEI15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1384 #define DMA_EEI_EEI15(x) (((uint32_t)(((uint32_t)(x)) << DMA_EEI_EEI15_SHIFT)) & DMA_EEI_EEI15_MASK)
<> 144:ef7eb2e8f9f7 1385
<> 144:ef7eb2e8f9f7 1386 /*! @name CEEI - Clear Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 1387 #define DMA_CEEI_CEEI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1388 #define DMA_CEEI_CEEI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1389 #define DMA_CEEI_CEEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_CEEI_SHIFT)) & DMA_CEEI_CEEI_MASK)
<> 144:ef7eb2e8f9f7 1390 #define DMA_CEEI_CAEE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1391 #define DMA_CEEI_CAEE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1392 #define DMA_CEEI_CAEE(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_CAEE_SHIFT)) & DMA_CEEI_CAEE_MASK)
<> 144:ef7eb2e8f9f7 1393 #define DMA_CEEI_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1394 #define DMA_CEEI_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1395 #define DMA_CEEI_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CEEI_NOP_SHIFT)) & DMA_CEEI_NOP_MASK)
<> 144:ef7eb2e8f9f7 1396
<> 144:ef7eb2e8f9f7 1397 /*! @name SEEI - Set Enable Error Interrupt Register */
<> 144:ef7eb2e8f9f7 1398 #define DMA_SEEI_SEEI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1399 #define DMA_SEEI_SEEI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1400 #define DMA_SEEI_SEEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_SEEI_SHIFT)) & DMA_SEEI_SEEI_MASK)
<> 144:ef7eb2e8f9f7 1401 #define DMA_SEEI_SAEE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1402 #define DMA_SEEI_SAEE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1403 #define DMA_SEEI_SAEE(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_SAEE_SHIFT)) & DMA_SEEI_SAEE_MASK)
<> 144:ef7eb2e8f9f7 1404 #define DMA_SEEI_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1405 #define DMA_SEEI_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1406 #define DMA_SEEI_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SEEI_NOP_SHIFT)) & DMA_SEEI_NOP_MASK)
<> 144:ef7eb2e8f9f7 1407
<> 144:ef7eb2e8f9f7 1408 /*! @name CERQ - Clear Enable Request Register */
<> 144:ef7eb2e8f9f7 1409 #define DMA_CERQ_CERQ_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1410 #define DMA_CERQ_CERQ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1411 #define DMA_CERQ_CERQ(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_CERQ_SHIFT)) & DMA_CERQ_CERQ_MASK)
<> 144:ef7eb2e8f9f7 1412 #define DMA_CERQ_CAER_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1413 #define DMA_CERQ_CAER_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1414 #define DMA_CERQ_CAER(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_CAER_SHIFT)) & DMA_CERQ_CAER_MASK)
<> 144:ef7eb2e8f9f7 1415 #define DMA_CERQ_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1416 #define DMA_CERQ_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1417 #define DMA_CERQ_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERQ_NOP_SHIFT)) & DMA_CERQ_NOP_MASK)
<> 144:ef7eb2e8f9f7 1418
<> 144:ef7eb2e8f9f7 1419 /*! @name SERQ - Set Enable Request Register */
<> 144:ef7eb2e8f9f7 1420 #define DMA_SERQ_SERQ_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1421 #define DMA_SERQ_SERQ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1422 #define DMA_SERQ_SERQ(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_SERQ_SHIFT)) & DMA_SERQ_SERQ_MASK)
<> 144:ef7eb2e8f9f7 1423 #define DMA_SERQ_SAER_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1424 #define DMA_SERQ_SAER_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1425 #define DMA_SERQ_SAER(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_SAER_SHIFT)) & DMA_SERQ_SAER_MASK)
<> 144:ef7eb2e8f9f7 1426 #define DMA_SERQ_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1427 #define DMA_SERQ_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1428 #define DMA_SERQ_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SERQ_NOP_SHIFT)) & DMA_SERQ_NOP_MASK)
<> 144:ef7eb2e8f9f7 1429
<> 144:ef7eb2e8f9f7 1430 /*! @name CDNE - Clear DONE Status Bit Register */
<> 144:ef7eb2e8f9f7 1431 #define DMA_CDNE_CDNE_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1432 #define DMA_CDNE_CDNE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1433 #define DMA_CDNE_CDNE(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_CDNE_SHIFT)) & DMA_CDNE_CDNE_MASK)
<> 144:ef7eb2e8f9f7 1434 #define DMA_CDNE_CADN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1435 #define DMA_CDNE_CADN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1436 #define DMA_CDNE_CADN(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_CADN_SHIFT)) & DMA_CDNE_CADN_MASK)
<> 144:ef7eb2e8f9f7 1437 #define DMA_CDNE_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1438 #define DMA_CDNE_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1439 #define DMA_CDNE_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CDNE_NOP_SHIFT)) & DMA_CDNE_NOP_MASK)
<> 144:ef7eb2e8f9f7 1440
<> 144:ef7eb2e8f9f7 1441 /*! @name SSRT - Set START Bit Register */
<> 144:ef7eb2e8f9f7 1442 #define DMA_SSRT_SSRT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1443 #define DMA_SSRT_SSRT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1444 #define DMA_SSRT_SSRT(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_SSRT_SHIFT)) & DMA_SSRT_SSRT_MASK)
<> 144:ef7eb2e8f9f7 1445 #define DMA_SSRT_SAST_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1446 #define DMA_SSRT_SAST_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1447 #define DMA_SSRT_SAST(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_SAST_SHIFT)) & DMA_SSRT_SAST_MASK)
<> 144:ef7eb2e8f9f7 1448 #define DMA_SSRT_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1449 #define DMA_SSRT_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1450 #define DMA_SSRT_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_SSRT_NOP_SHIFT)) & DMA_SSRT_NOP_MASK)
<> 144:ef7eb2e8f9f7 1451
<> 144:ef7eb2e8f9f7 1452 /*! @name CERR - Clear Error Register */
<> 144:ef7eb2e8f9f7 1453 #define DMA_CERR_CERR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1454 #define DMA_CERR_CERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1455 #define DMA_CERR_CERR(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_CERR_SHIFT)) & DMA_CERR_CERR_MASK)
<> 144:ef7eb2e8f9f7 1456 #define DMA_CERR_CAEI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1457 #define DMA_CERR_CAEI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1458 #define DMA_CERR_CAEI(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_CAEI_SHIFT)) & DMA_CERR_CAEI_MASK)
<> 144:ef7eb2e8f9f7 1459 #define DMA_CERR_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1460 #define DMA_CERR_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1461 #define DMA_CERR_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CERR_NOP_SHIFT)) & DMA_CERR_NOP_MASK)
<> 144:ef7eb2e8f9f7 1462
<> 144:ef7eb2e8f9f7 1463 /*! @name CINT - Clear Interrupt Request Register */
<> 144:ef7eb2e8f9f7 1464 #define DMA_CINT_CINT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1465 #define DMA_CINT_CINT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1466 #define DMA_CINT_CINT(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_CINT_SHIFT)) & DMA_CINT_CINT_MASK)
<> 144:ef7eb2e8f9f7 1467 #define DMA_CINT_CAIR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1468 #define DMA_CINT_CAIR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1469 #define DMA_CINT_CAIR(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_CAIR_SHIFT)) & DMA_CINT_CAIR_MASK)
<> 144:ef7eb2e8f9f7 1470 #define DMA_CINT_NOP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1471 #define DMA_CINT_NOP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1472 #define DMA_CINT_NOP(x) (((uint8_t)(((uint8_t)(x)) << DMA_CINT_NOP_SHIFT)) & DMA_CINT_NOP_MASK)
<> 144:ef7eb2e8f9f7 1473
<> 144:ef7eb2e8f9f7 1474 /*! @name INT - Interrupt Request Register */
<> 144:ef7eb2e8f9f7 1475 #define DMA_INT_INT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1476 #define DMA_INT_INT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1477 #define DMA_INT_INT0(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT0_SHIFT)) & DMA_INT_INT0_MASK)
<> 144:ef7eb2e8f9f7 1478 #define DMA_INT_INT1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1479 #define DMA_INT_INT1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1480 #define DMA_INT_INT1(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT1_SHIFT)) & DMA_INT_INT1_MASK)
<> 144:ef7eb2e8f9f7 1481 #define DMA_INT_INT2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1482 #define DMA_INT_INT2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1483 #define DMA_INT_INT2(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT2_SHIFT)) & DMA_INT_INT2_MASK)
<> 144:ef7eb2e8f9f7 1484 #define DMA_INT_INT3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1485 #define DMA_INT_INT3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1486 #define DMA_INT_INT3(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT3_SHIFT)) & DMA_INT_INT3_MASK)
<> 144:ef7eb2e8f9f7 1487 #define DMA_INT_INT4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1488 #define DMA_INT_INT4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1489 #define DMA_INT_INT4(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT4_SHIFT)) & DMA_INT_INT4_MASK)
<> 144:ef7eb2e8f9f7 1490 #define DMA_INT_INT5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1491 #define DMA_INT_INT5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1492 #define DMA_INT_INT5(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT5_SHIFT)) & DMA_INT_INT5_MASK)
<> 144:ef7eb2e8f9f7 1493 #define DMA_INT_INT6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1494 #define DMA_INT_INT6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1495 #define DMA_INT_INT6(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT6_SHIFT)) & DMA_INT_INT6_MASK)
<> 144:ef7eb2e8f9f7 1496 #define DMA_INT_INT7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1497 #define DMA_INT_INT7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1498 #define DMA_INT_INT7(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT7_SHIFT)) & DMA_INT_INT7_MASK)
<> 144:ef7eb2e8f9f7 1499 #define DMA_INT_INT8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1500 #define DMA_INT_INT8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1501 #define DMA_INT_INT8(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT8_SHIFT)) & DMA_INT_INT8_MASK)
<> 144:ef7eb2e8f9f7 1502 #define DMA_INT_INT9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1503 #define DMA_INT_INT9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1504 #define DMA_INT_INT9(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT9_SHIFT)) & DMA_INT_INT9_MASK)
<> 144:ef7eb2e8f9f7 1505 #define DMA_INT_INT10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1506 #define DMA_INT_INT10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1507 #define DMA_INT_INT10(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT10_SHIFT)) & DMA_INT_INT10_MASK)
<> 144:ef7eb2e8f9f7 1508 #define DMA_INT_INT11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1509 #define DMA_INT_INT11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1510 #define DMA_INT_INT11(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT11_SHIFT)) & DMA_INT_INT11_MASK)
<> 144:ef7eb2e8f9f7 1511 #define DMA_INT_INT12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1512 #define DMA_INT_INT12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1513 #define DMA_INT_INT12(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT12_SHIFT)) & DMA_INT_INT12_MASK)
<> 144:ef7eb2e8f9f7 1514 #define DMA_INT_INT13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1515 #define DMA_INT_INT13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1516 #define DMA_INT_INT13(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT13_SHIFT)) & DMA_INT_INT13_MASK)
<> 144:ef7eb2e8f9f7 1517 #define DMA_INT_INT14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1518 #define DMA_INT_INT14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1519 #define DMA_INT_INT14(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT14_SHIFT)) & DMA_INT_INT14_MASK)
<> 144:ef7eb2e8f9f7 1520 #define DMA_INT_INT15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1521 #define DMA_INT_INT15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1522 #define DMA_INT_INT15(x) (((uint32_t)(((uint32_t)(x)) << DMA_INT_INT15_SHIFT)) & DMA_INT_INT15_MASK)
<> 144:ef7eb2e8f9f7 1523
<> 144:ef7eb2e8f9f7 1524 /*! @name ERR - Error Register */
<> 144:ef7eb2e8f9f7 1525 #define DMA_ERR_ERR0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1526 #define DMA_ERR_ERR0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1527 #define DMA_ERR_ERR0(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR0_SHIFT)) & DMA_ERR_ERR0_MASK)
<> 144:ef7eb2e8f9f7 1528 #define DMA_ERR_ERR1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1529 #define DMA_ERR_ERR1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1530 #define DMA_ERR_ERR1(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR1_SHIFT)) & DMA_ERR_ERR1_MASK)
<> 144:ef7eb2e8f9f7 1531 #define DMA_ERR_ERR2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1532 #define DMA_ERR_ERR2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1533 #define DMA_ERR_ERR2(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR2_SHIFT)) & DMA_ERR_ERR2_MASK)
<> 144:ef7eb2e8f9f7 1534 #define DMA_ERR_ERR3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1535 #define DMA_ERR_ERR3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1536 #define DMA_ERR_ERR3(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR3_SHIFT)) & DMA_ERR_ERR3_MASK)
<> 144:ef7eb2e8f9f7 1537 #define DMA_ERR_ERR4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1538 #define DMA_ERR_ERR4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1539 #define DMA_ERR_ERR4(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR4_SHIFT)) & DMA_ERR_ERR4_MASK)
<> 144:ef7eb2e8f9f7 1540 #define DMA_ERR_ERR5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1541 #define DMA_ERR_ERR5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1542 #define DMA_ERR_ERR5(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR5_SHIFT)) & DMA_ERR_ERR5_MASK)
<> 144:ef7eb2e8f9f7 1543 #define DMA_ERR_ERR6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1544 #define DMA_ERR_ERR6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1545 #define DMA_ERR_ERR6(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR6_SHIFT)) & DMA_ERR_ERR6_MASK)
<> 144:ef7eb2e8f9f7 1546 #define DMA_ERR_ERR7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1547 #define DMA_ERR_ERR7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1548 #define DMA_ERR_ERR7(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR7_SHIFT)) & DMA_ERR_ERR7_MASK)
<> 144:ef7eb2e8f9f7 1549 #define DMA_ERR_ERR8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1550 #define DMA_ERR_ERR8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1551 #define DMA_ERR_ERR8(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR8_SHIFT)) & DMA_ERR_ERR8_MASK)
<> 144:ef7eb2e8f9f7 1552 #define DMA_ERR_ERR9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1553 #define DMA_ERR_ERR9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1554 #define DMA_ERR_ERR9(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR9_SHIFT)) & DMA_ERR_ERR9_MASK)
<> 144:ef7eb2e8f9f7 1555 #define DMA_ERR_ERR10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1556 #define DMA_ERR_ERR10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1557 #define DMA_ERR_ERR10(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR10_SHIFT)) & DMA_ERR_ERR10_MASK)
<> 144:ef7eb2e8f9f7 1558 #define DMA_ERR_ERR11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1559 #define DMA_ERR_ERR11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1560 #define DMA_ERR_ERR11(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR11_SHIFT)) & DMA_ERR_ERR11_MASK)
<> 144:ef7eb2e8f9f7 1561 #define DMA_ERR_ERR12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1562 #define DMA_ERR_ERR12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1563 #define DMA_ERR_ERR12(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR12_SHIFT)) & DMA_ERR_ERR12_MASK)
<> 144:ef7eb2e8f9f7 1564 #define DMA_ERR_ERR13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1565 #define DMA_ERR_ERR13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1566 #define DMA_ERR_ERR13(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR13_SHIFT)) & DMA_ERR_ERR13_MASK)
<> 144:ef7eb2e8f9f7 1567 #define DMA_ERR_ERR14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1568 #define DMA_ERR_ERR14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1569 #define DMA_ERR_ERR14(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR14_SHIFT)) & DMA_ERR_ERR14_MASK)
<> 144:ef7eb2e8f9f7 1570 #define DMA_ERR_ERR15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1571 #define DMA_ERR_ERR15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1572 #define DMA_ERR_ERR15(x) (((uint32_t)(((uint32_t)(x)) << DMA_ERR_ERR15_SHIFT)) & DMA_ERR_ERR15_MASK)
<> 144:ef7eb2e8f9f7 1573
<> 144:ef7eb2e8f9f7 1574 /*! @name HRS - Hardware Request Status Register */
<> 144:ef7eb2e8f9f7 1575 #define DMA_HRS_HRS0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1576 #define DMA_HRS_HRS0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1577 #define DMA_HRS_HRS0(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS0_SHIFT)) & DMA_HRS_HRS0_MASK)
<> 144:ef7eb2e8f9f7 1578 #define DMA_HRS_HRS1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1579 #define DMA_HRS_HRS1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1580 #define DMA_HRS_HRS1(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS1_SHIFT)) & DMA_HRS_HRS1_MASK)
<> 144:ef7eb2e8f9f7 1581 #define DMA_HRS_HRS2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1582 #define DMA_HRS_HRS2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1583 #define DMA_HRS_HRS2(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS2_SHIFT)) & DMA_HRS_HRS2_MASK)
<> 144:ef7eb2e8f9f7 1584 #define DMA_HRS_HRS3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1585 #define DMA_HRS_HRS3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1586 #define DMA_HRS_HRS3(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS3_SHIFT)) & DMA_HRS_HRS3_MASK)
<> 144:ef7eb2e8f9f7 1587 #define DMA_HRS_HRS4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1588 #define DMA_HRS_HRS4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1589 #define DMA_HRS_HRS4(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS4_SHIFT)) & DMA_HRS_HRS4_MASK)
<> 144:ef7eb2e8f9f7 1590 #define DMA_HRS_HRS5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1591 #define DMA_HRS_HRS5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1592 #define DMA_HRS_HRS5(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS5_SHIFT)) & DMA_HRS_HRS5_MASK)
<> 144:ef7eb2e8f9f7 1593 #define DMA_HRS_HRS6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1594 #define DMA_HRS_HRS6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1595 #define DMA_HRS_HRS6(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS6_SHIFT)) & DMA_HRS_HRS6_MASK)
<> 144:ef7eb2e8f9f7 1596 #define DMA_HRS_HRS7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1597 #define DMA_HRS_HRS7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1598 #define DMA_HRS_HRS7(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS7_SHIFT)) & DMA_HRS_HRS7_MASK)
<> 144:ef7eb2e8f9f7 1599 #define DMA_HRS_HRS8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1600 #define DMA_HRS_HRS8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1601 #define DMA_HRS_HRS8(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS8_SHIFT)) & DMA_HRS_HRS8_MASK)
<> 144:ef7eb2e8f9f7 1602 #define DMA_HRS_HRS9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1603 #define DMA_HRS_HRS9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1604 #define DMA_HRS_HRS9(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS9_SHIFT)) & DMA_HRS_HRS9_MASK)
<> 144:ef7eb2e8f9f7 1605 #define DMA_HRS_HRS10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1606 #define DMA_HRS_HRS10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1607 #define DMA_HRS_HRS10(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS10_SHIFT)) & DMA_HRS_HRS10_MASK)
<> 144:ef7eb2e8f9f7 1608 #define DMA_HRS_HRS11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1609 #define DMA_HRS_HRS11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1610 #define DMA_HRS_HRS11(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS11_SHIFT)) & DMA_HRS_HRS11_MASK)
<> 144:ef7eb2e8f9f7 1611 #define DMA_HRS_HRS12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1612 #define DMA_HRS_HRS12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1613 #define DMA_HRS_HRS12(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS12_SHIFT)) & DMA_HRS_HRS12_MASK)
<> 144:ef7eb2e8f9f7 1614 #define DMA_HRS_HRS13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1615 #define DMA_HRS_HRS13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1616 #define DMA_HRS_HRS13(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS13_SHIFT)) & DMA_HRS_HRS13_MASK)
<> 144:ef7eb2e8f9f7 1617 #define DMA_HRS_HRS14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1618 #define DMA_HRS_HRS14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1619 #define DMA_HRS_HRS14(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS14_SHIFT)) & DMA_HRS_HRS14_MASK)
<> 144:ef7eb2e8f9f7 1620 #define DMA_HRS_HRS15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1621 #define DMA_HRS_HRS15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1622 #define DMA_HRS_HRS15(x) (((uint32_t)(((uint32_t)(x)) << DMA_HRS_HRS15_SHIFT)) & DMA_HRS_HRS15_MASK)
<> 144:ef7eb2e8f9f7 1623
<> 144:ef7eb2e8f9f7 1624 /*! @name EARS - Enable Asynchronous Request in Stop Register */
<> 144:ef7eb2e8f9f7 1625 #define DMA_EARS_EDREQ_0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1626 #define DMA_EARS_EDREQ_0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1627 #define DMA_EARS_EDREQ_0(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_0_SHIFT)) & DMA_EARS_EDREQ_0_MASK)
<> 144:ef7eb2e8f9f7 1628 #define DMA_EARS_EDREQ_1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1629 #define DMA_EARS_EDREQ_1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1630 #define DMA_EARS_EDREQ_1(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_1_SHIFT)) & DMA_EARS_EDREQ_1_MASK)
<> 144:ef7eb2e8f9f7 1631 #define DMA_EARS_EDREQ_2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1632 #define DMA_EARS_EDREQ_2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1633 #define DMA_EARS_EDREQ_2(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_2_SHIFT)) & DMA_EARS_EDREQ_2_MASK)
<> 144:ef7eb2e8f9f7 1634 #define DMA_EARS_EDREQ_3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1635 #define DMA_EARS_EDREQ_3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1636 #define DMA_EARS_EDREQ_3(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_3_SHIFT)) & DMA_EARS_EDREQ_3_MASK)
<> 144:ef7eb2e8f9f7 1637 #define DMA_EARS_EDREQ_4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1638 #define DMA_EARS_EDREQ_4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1639 #define DMA_EARS_EDREQ_4(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_4_SHIFT)) & DMA_EARS_EDREQ_4_MASK)
<> 144:ef7eb2e8f9f7 1640 #define DMA_EARS_EDREQ_5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1641 #define DMA_EARS_EDREQ_5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1642 #define DMA_EARS_EDREQ_5(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_5_SHIFT)) & DMA_EARS_EDREQ_5_MASK)
<> 144:ef7eb2e8f9f7 1643 #define DMA_EARS_EDREQ_6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1644 #define DMA_EARS_EDREQ_6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1645 #define DMA_EARS_EDREQ_6(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_6_SHIFT)) & DMA_EARS_EDREQ_6_MASK)
<> 144:ef7eb2e8f9f7 1646 #define DMA_EARS_EDREQ_7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1647 #define DMA_EARS_EDREQ_7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1648 #define DMA_EARS_EDREQ_7(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_7_SHIFT)) & DMA_EARS_EDREQ_7_MASK)
<> 144:ef7eb2e8f9f7 1649 #define DMA_EARS_EDREQ_8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 1650 #define DMA_EARS_EDREQ_8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1651 #define DMA_EARS_EDREQ_8(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_8_SHIFT)) & DMA_EARS_EDREQ_8_MASK)
<> 144:ef7eb2e8f9f7 1652 #define DMA_EARS_EDREQ_9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 1653 #define DMA_EARS_EDREQ_9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1654 #define DMA_EARS_EDREQ_9(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_9_SHIFT)) & DMA_EARS_EDREQ_9_MASK)
<> 144:ef7eb2e8f9f7 1655 #define DMA_EARS_EDREQ_10_MASK (0x400U)
<> 144:ef7eb2e8f9f7 1656 #define DMA_EARS_EDREQ_10_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1657 #define DMA_EARS_EDREQ_10(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_10_SHIFT)) & DMA_EARS_EDREQ_10_MASK)
<> 144:ef7eb2e8f9f7 1658 #define DMA_EARS_EDREQ_11_MASK (0x800U)
<> 144:ef7eb2e8f9f7 1659 #define DMA_EARS_EDREQ_11_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1660 #define DMA_EARS_EDREQ_11(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_11_SHIFT)) & DMA_EARS_EDREQ_11_MASK)
<> 144:ef7eb2e8f9f7 1661 #define DMA_EARS_EDREQ_12_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 1662 #define DMA_EARS_EDREQ_12_SHIFT (12U)
<> 144:ef7eb2e8f9f7 1663 #define DMA_EARS_EDREQ_12(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_12_SHIFT)) & DMA_EARS_EDREQ_12_MASK)
<> 144:ef7eb2e8f9f7 1664 #define DMA_EARS_EDREQ_13_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 1665 #define DMA_EARS_EDREQ_13_SHIFT (13U)
<> 144:ef7eb2e8f9f7 1666 #define DMA_EARS_EDREQ_13(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_13_SHIFT)) & DMA_EARS_EDREQ_13_MASK)
<> 144:ef7eb2e8f9f7 1667 #define DMA_EARS_EDREQ_14_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 1668 #define DMA_EARS_EDREQ_14_SHIFT (14U)
<> 144:ef7eb2e8f9f7 1669 #define DMA_EARS_EDREQ_14(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_14_SHIFT)) & DMA_EARS_EDREQ_14_MASK)
<> 144:ef7eb2e8f9f7 1670 #define DMA_EARS_EDREQ_15_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1671 #define DMA_EARS_EDREQ_15_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1672 #define DMA_EARS_EDREQ_15(x) (((uint32_t)(((uint32_t)(x)) << DMA_EARS_EDREQ_15_SHIFT)) & DMA_EARS_EDREQ_15_MASK)
<> 144:ef7eb2e8f9f7 1673
<> 144:ef7eb2e8f9f7 1674 /*! @name DCHPRI3 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1675 #define DMA_DCHPRI3_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1676 #define DMA_DCHPRI3_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1677 #define DMA_DCHPRI3_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_CHPRI_SHIFT)) & DMA_DCHPRI3_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1678 #define DMA_DCHPRI3_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1679 #define DMA_DCHPRI3_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1680 #define DMA_DCHPRI3_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_DPA_SHIFT)) & DMA_DCHPRI3_DPA_MASK)
<> 144:ef7eb2e8f9f7 1681 #define DMA_DCHPRI3_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1682 #define DMA_DCHPRI3_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1683 #define DMA_DCHPRI3_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI3_ECP_SHIFT)) & DMA_DCHPRI3_ECP_MASK)
<> 144:ef7eb2e8f9f7 1684
<> 144:ef7eb2e8f9f7 1685 /*! @name DCHPRI2 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1686 #define DMA_DCHPRI2_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1687 #define DMA_DCHPRI2_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1688 #define DMA_DCHPRI2_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_CHPRI_SHIFT)) & DMA_DCHPRI2_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1689 #define DMA_DCHPRI2_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1690 #define DMA_DCHPRI2_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1691 #define DMA_DCHPRI2_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_DPA_SHIFT)) & DMA_DCHPRI2_DPA_MASK)
<> 144:ef7eb2e8f9f7 1692 #define DMA_DCHPRI2_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1693 #define DMA_DCHPRI2_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1694 #define DMA_DCHPRI2_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI2_ECP_SHIFT)) & DMA_DCHPRI2_ECP_MASK)
<> 144:ef7eb2e8f9f7 1695
<> 144:ef7eb2e8f9f7 1696 /*! @name DCHPRI1 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1697 #define DMA_DCHPRI1_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1698 #define DMA_DCHPRI1_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1699 #define DMA_DCHPRI1_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_CHPRI_SHIFT)) & DMA_DCHPRI1_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1700 #define DMA_DCHPRI1_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1701 #define DMA_DCHPRI1_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1702 #define DMA_DCHPRI1_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_DPA_SHIFT)) & DMA_DCHPRI1_DPA_MASK)
<> 144:ef7eb2e8f9f7 1703 #define DMA_DCHPRI1_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1704 #define DMA_DCHPRI1_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1705 #define DMA_DCHPRI1_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI1_ECP_SHIFT)) & DMA_DCHPRI1_ECP_MASK)
<> 144:ef7eb2e8f9f7 1706
<> 144:ef7eb2e8f9f7 1707 /*! @name DCHPRI0 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1708 #define DMA_DCHPRI0_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1709 #define DMA_DCHPRI0_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1710 #define DMA_DCHPRI0_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_CHPRI_SHIFT)) & DMA_DCHPRI0_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1711 #define DMA_DCHPRI0_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1712 #define DMA_DCHPRI0_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1713 #define DMA_DCHPRI0_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_DPA_SHIFT)) & DMA_DCHPRI0_DPA_MASK)
<> 144:ef7eb2e8f9f7 1714 #define DMA_DCHPRI0_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1715 #define DMA_DCHPRI0_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1716 #define DMA_DCHPRI0_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI0_ECP_SHIFT)) & DMA_DCHPRI0_ECP_MASK)
<> 144:ef7eb2e8f9f7 1717
<> 144:ef7eb2e8f9f7 1718 /*! @name DCHPRI7 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1719 #define DMA_DCHPRI7_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1720 #define DMA_DCHPRI7_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1721 #define DMA_DCHPRI7_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_CHPRI_SHIFT)) & DMA_DCHPRI7_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1722 #define DMA_DCHPRI7_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1723 #define DMA_DCHPRI7_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1724 #define DMA_DCHPRI7_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_DPA_SHIFT)) & DMA_DCHPRI7_DPA_MASK)
<> 144:ef7eb2e8f9f7 1725 #define DMA_DCHPRI7_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1726 #define DMA_DCHPRI7_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1727 #define DMA_DCHPRI7_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI7_ECP_SHIFT)) & DMA_DCHPRI7_ECP_MASK)
<> 144:ef7eb2e8f9f7 1728
<> 144:ef7eb2e8f9f7 1729 /*! @name DCHPRI6 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1730 #define DMA_DCHPRI6_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1731 #define DMA_DCHPRI6_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1732 #define DMA_DCHPRI6_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_CHPRI_SHIFT)) & DMA_DCHPRI6_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1733 #define DMA_DCHPRI6_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1734 #define DMA_DCHPRI6_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1735 #define DMA_DCHPRI6_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_DPA_SHIFT)) & DMA_DCHPRI6_DPA_MASK)
<> 144:ef7eb2e8f9f7 1736 #define DMA_DCHPRI6_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1737 #define DMA_DCHPRI6_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1738 #define DMA_DCHPRI6_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI6_ECP_SHIFT)) & DMA_DCHPRI6_ECP_MASK)
<> 144:ef7eb2e8f9f7 1739
<> 144:ef7eb2e8f9f7 1740 /*! @name DCHPRI5 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1741 #define DMA_DCHPRI5_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1742 #define DMA_DCHPRI5_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1743 #define DMA_DCHPRI5_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_CHPRI_SHIFT)) & DMA_DCHPRI5_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1744 #define DMA_DCHPRI5_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1745 #define DMA_DCHPRI5_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1746 #define DMA_DCHPRI5_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_DPA_SHIFT)) & DMA_DCHPRI5_DPA_MASK)
<> 144:ef7eb2e8f9f7 1747 #define DMA_DCHPRI5_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1748 #define DMA_DCHPRI5_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1749 #define DMA_DCHPRI5_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI5_ECP_SHIFT)) & DMA_DCHPRI5_ECP_MASK)
<> 144:ef7eb2e8f9f7 1750
<> 144:ef7eb2e8f9f7 1751 /*! @name DCHPRI4 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1752 #define DMA_DCHPRI4_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1753 #define DMA_DCHPRI4_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1754 #define DMA_DCHPRI4_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_CHPRI_SHIFT)) & DMA_DCHPRI4_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1755 #define DMA_DCHPRI4_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1756 #define DMA_DCHPRI4_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1757 #define DMA_DCHPRI4_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_DPA_SHIFT)) & DMA_DCHPRI4_DPA_MASK)
<> 144:ef7eb2e8f9f7 1758 #define DMA_DCHPRI4_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1759 #define DMA_DCHPRI4_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1760 #define DMA_DCHPRI4_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI4_ECP_SHIFT)) & DMA_DCHPRI4_ECP_MASK)
<> 144:ef7eb2e8f9f7 1761
<> 144:ef7eb2e8f9f7 1762 /*! @name DCHPRI11 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1763 #define DMA_DCHPRI11_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1764 #define DMA_DCHPRI11_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1765 #define DMA_DCHPRI11_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_CHPRI_SHIFT)) & DMA_DCHPRI11_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1766 #define DMA_DCHPRI11_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1767 #define DMA_DCHPRI11_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1768 #define DMA_DCHPRI11_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_DPA_SHIFT)) & DMA_DCHPRI11_DPA_MASK)
<> 144:ef7eb2e8f9f7 1769 #define DMA_DCHPRI11_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1770 #define DMA_DCHPRI11_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1771 #define DMA_DCHPRI11_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI11_ECP_SHIFT)) & DMA_DCHPRI11_ECP_MASK)
<> 144:ef7eb2e8f9f7 1772
<> 144:ef7eb2e8f9f7 1773 /*! @name DCHPRI10 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1774 #define DMA_DCHPRI10_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1775 #define DMA_DCHPRI10_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1776 #define DMA_DCHPRI10_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_CHPRI_SHIFT)) & DMA_DCHPRI10_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1777 #define DMA_DCHPRI10_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1778 #define DMA_DCHPRI10_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1779 #define DMA_DCHPRI10_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_DPA_SHIFT)) & DMA_DCHPRI10_DPA_MASK)
<> 144:ef7eb2e8f9f7 1780 #define DMA_DCHPRI10_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1781 #define DMA_DCHPRI10_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1782 #define DMA_DCHPRI10_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI10_ECP_SHIFT)) & DMA_DCHPRI10_ECP_MASK)
<> 144:ef7eb2e8f9f7 1783
<> 144:ef7eb2e8f9f7 1784 /*! @name DCHPRI9 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1785 #define DMA_DCHPRI9_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1786 #define DMA_DCHPRI9_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1787 #define DMA_DCHPRI9_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_CHPRI_SHIFT)) & DMA_DCHPRI9_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1788 #define DMA_DCHPRI9_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1789 #define DMA_DCHPRI9_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1790 #define DMA_DCHPRI9_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_DPA_SHIFT)) & DMA_DCHPRI9_DPA_MASK)
<> 144:ef7eb2e8f9f7 1791 #define DMA_DCHPRI9_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1792 #define DMA_DCHPRI9_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1793 #define DMA_DCHPRI9_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI9_ECP_SHIFT)) & DMA_DCHPRI9_ECP_MASK)
<> 144:ef7eb2e8f9f7 1794
<> 144:ef7eb2e8f9f7 1795 /*! @name DCHPRI8 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1796 #define DMA_DCHPRI8_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1797 #define DMA_DCHPRI8_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1798 #define DMA_DCHPRI8_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_CHPRI_SHIFT)) & DMA_DCHPRI8_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1799 #define DMA_DCHPRI8_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1800 #define DMA_DCHPRI8_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1801 #define DMA_DCHPRI8_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_DPA_SHIFT)) & DMA_DCHPRI8_DPA_MASK)
<> 144:ef7eb2e8f9f7 1802 #define DMA_DCHPRI8_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1803 #define DMA_DCHPRI8_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1804 #define DMA_DCHPRI8_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI8_ECP_SHIFT)) & DMA_DCHPRI8_ECP_MASK)
<> 144:ef7eb2e8f9f7 1805
<> 144:ef7eb2e8f9f7 1806 /*! @name DCHPRI15 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1807 #define DMA_DCHPRI15_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1808 #define DMA_DCHPRI15_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1809 #define DMA_DCHPRI15_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_CHPRI_SHIFT)) & DMA_DCHPRI15_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1810 #define DMA_DCHPRI15_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1811 #define DMA_DCHPRI15_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1812 #define DMA_DCHPRI15_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_DPA_SHIFT)) & DMA_DCHPRI15_DPA_MASK)
<> 144:ef7eb2e8f9f7 1813 #define DMA_DCHPRI15_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1814 #define DMA_DCHPRI15_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1815 #define DMA_DCHPRI15_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI15_ECP_SHIFT)) & DMA_DCHPRI15_ECP_MASK)
<> 144:ef7eb2e8f9f7 1816
<> 144:ef7eb2e8f9f7 1817 /*! @name DCHPRI14 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1818 #define DMA_DCHPRI14_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1819 #define DMA_DCHPRI14_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1820 #define DMA_DCHPRI14_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_CHPRI_SHIFT)) & DMA_DCHPRI14_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1821 #define DMA_DCHPRI14_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1822 #define DMA_DCHPRI14_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1823 #define DMA_DCHPRI14_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_DPA_SHIFT)) & DMA_DCHPRI14_DPA_MASK)
<> 144:ef7eb2e8f9f7 1824 #define DMA_DCHPRI14_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1825 #define DMA_DCHPRI14_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1826 #define DMA_DCHPRI14_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI14_ECP_SHIFT)) & DMA_DCHPRI14_ECP_MASK)
<> 144:ef7eb2e8f9f7 1827
<> 144:ef7eb2e8f9f7 1828 /*! @name DCHPRI13 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1829 #define DMA_DCHPRI13_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1830 #define DMA_DCHPRI13_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1831 #define DMA_DCHPRI13_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_CHPRI_SHIFT)) & DMA_DCHPRI13_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1832 #define DMA_DCHPRI13_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1833 #define DMA_DCHPRI13_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1834 #define DMA_DCHPRI13_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_DPA_SHIFT)) & DMA_DCHPRI13_DPA_MASK)
<> 144:ef7eb2e8f9f7 1835 #define DMA_DCHPRI13_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1836 #define DMA_DCHPRI13_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1837 #define DMA_DCHPRI13_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI13_ECP_SHIFT)) & DMA_DCHPRI13_ECP_MASK)
<> 144:ef7eb2e8f9f7 1838
<> 144:ef7eb2e8f9f7 1839 /*! @name DCHPRI12 - Channel n Priority Register */
<> 144:ef7eb2e8f9f7 1840 #define DMA_DCHPRI12_CHPRI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 1841 #define DMA_DCHPRI12_CHPRI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1842 #define DMA_DCHPRI12_CHPRI(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_CHPRI_SHIFT)) & DMA_DCHPRI12_CHPRI_MASK)
<> 144:ef7eb2e8f9f7 1843 #define DMA_DCHPRI12_DPA_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1844 #define DMA_DCHPRI12_DPA_SHIFT (6U)
<> 144:ef7eb2e8f9f7 1845 #define DMA_DCHPRI12_DPA(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_DPA_SHIFT)) & DMA_DCHPRI12_DPA_MASK)
<> 144:ef7eb2e8f9f7 1846 #define DMA_DCHPRI12_ECP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 1847 #define DMA_DCHPRI12_ECP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 1848 #define DMA_DCHPRI12_ECP(x) (((uint8_t)(((uint8_t)(x)) << DMA_DCHPRI12_ECP_SHIFT)) & DMA_DCHPRI12_ECP_MASK)
<> 144:ef7eb2e8f9f7 1849
<> 144:ef7eb2e8f9f7 1850 /*! @name SADDR - TCD Source Address */
<> 144:ef7eb2e8f9f7 1851 #define DMA_SADDR_SADDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 1852 #define DMA_SADDR_SADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1853 #define DMA_SADDR_SADDR(x) (((uint32_t)(((uint32_t)(x)) << DMA_SADDR_SADDR_SHIFT)) & DMA_SADDR_SADDR_MASK)
<> 144:ef7eb2e8f9f7 1854
<> 144:ef7eb2e8f9f7 1855 /* The count of DMA_SADDR */
<> 144:ef7eb2e8f9f7 1856 #define DMA_SADDR_COUNT (16U)
<> 144:ef7eb2e8f9f7 1857
<> 144:ef7eb2e8f9f7 1858 /*! @name SOFF - TCD Signed Source Address Offset */
<> 144:ef7eb2e8f9f7 1859 #define DMA_SOFF_SOFF_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 1860 #define DMA_SOFF_SOFF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1861 #define DMA_SOFF_SOFF(x) (((uint16_t)(((uint16_t)(x)) << DMA_SOFF_SOFF_SHIFT)) & DMA_SOFF_SOFF_MASK)
<> 144:ef7eb2e8f9f7 1862
<> 144:ef7eb2e8f9f7 1863 /* The count of DMA_SOFF */
<> 144:ef7eb2e8f9f7 1864 #define DMA_SOFF_COUNT (16U)
<> 144:ef7eb2e8f9f7 1865
<> 144:ef7eb2e8f9f7 1866 /*! @name ATTR - TCD Transfer Attributes */
<> 144:ef7eb2e8f9f7 1867 #define DMA_ATTR_DSIZE_MASK (0x7U)
<> 144:ef7eb2e8f9f7 1868 #define DMA_ATTR_DSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1869 #define DMA_ATTR_DSIZE(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_DSIZE_SHIFT)) & DMA_ATTR_DSIZE_MASK)
<> 144:ef7eb2e8f9f7 1870 #define DMA_ATTR_DMOD_MASK (0xF8U)
<> 144:ef7eb2e8f9f7 1871 #define DMA_ATTR_DMOD_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1872 #define DMA_ATTR_DMOD(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_DMOD_SHIFT)) & DMA_ATTR_DMOD_MASK)
<> 144:ef7eb2e8f9f7 1873 #define DMA_ATTR_SSIZE_MASK (0x700U)
<> 144:ef7eb2e8f9f7 1874 #define DMA_ATTR_SSIZE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 1875 #define DMA_ATTR_SSIZE(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_SSIZE_SHIFT)) & DMA_ATTR_SSIZE_MASK)
<> 144:ef7eb2e8f9f7 1876 #define DMA_ATTR_SMOD_MASK (0xF800U)
<> 144:ef7eb2e8f9f7 1877 #define DMA_ATTR_SMOD_SHIFT (11U)
<> 144:ef7eb2e8f9f7 1878 #define DMA_ATTR_SMOD(x) (((uint16_t)(((uint16_t)(x)) << DMA_ATTR_SMOD_SHIFT)) & DMA_ATTR_SMOD_MASK)
<> 144:ef7eb2e8f9f7 1879
<> 144:ef7eb2e8f9f7 1880 /* The count of DMA_ATTR */
<> 144:ef7eb2e8f9f7 1881 #define DMA_ATTR_COUNT (16U)
<> 144:ef7eb2e8f9f7 1882
<> 144:ef7eb2e8f9f7 1883 /*! @name NBYTES_MLNO - TCD Minor Byte Count (Minor Loop Disabled) */
<> 144:ef7eb2e8f9f7 1884 #define DMA_NBYTES_MLNO_NBYTES_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 1885 #define DMA_NBYTES_MLNO_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1886 #define DMA_NBYTES_MLNO_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLNO_NBYTES_SHIFT)) & DMA_NBYTES_MLNO_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 1887
<> 144:ef7eb2e8f9f7 1888 /* The count of DMA_NBYTES_MLNO */
<> 144:ef7eb2e8f9f7 1889 #define DMA_NBYTES_MLNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 1890
<> 144:ef7eb2e8f9f7 1891 /*! @name NBYTES_MLOFFNO - TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled) */
<> 144:ef7eb2e8f9f7 1892 #define DMA_NBYTES_MLOFFNO_NBYTES_MASK (0x3FFFFFFFU)
<> 144:ef7eb2e8f9f7 1893 #define DMA_NBYTES_MLOFFNO_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1894 #define DMA_NBYTES_MLOFFNO_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_NBYTES_SHIFT)) & DMA_NBYTES_MLOFFNO_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 1895 #define DMA_NBYTES_MLOFFNO_DMLOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1896 #define DMA_NBYTES_MLOFFNO_DMLOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1897 #define DMA_NBYTES_MLOFFNO_DMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_DMLOE_SHIFT)) & DMA_NBYTES_MLOFFNO_DMLOE_MASK)
<> 144:ef7eb2e8f9f7 1898 #define DMA_NBYTES_MLOFFNO_SMLOE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 1899 #define DMA_NBYTES_MLOFFNO_SMLOE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 1900 #define DMA_NBYTES_MLOFFNO_SMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFNO_SMLOE_SHIFT)) & DMA_NBYTES_MLOFFNO_SMLOE_MASK)
<> 144:ef7eb2e8f9f7 1901
<> 144:ef7eb2e8f9f7 1902 /* The count of DMA_NBYTES_MLOFFNO */
<> 144:ef7eb2e8f9f7 1903 #define DMA_NBYTES_MLOFFNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 1904
<> 144:ef7eb2e8f9f7 1905 /*! @name NBYTES_MLOFFYES - TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled) */
<> 144:ef7eb2e8f9f7 1906 #define DMA_NBYTES_MLOFFYES_NBYTES_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 1907 #define DMA_NBYTES_MLOFFYES_NBYTES_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1908 #define DMA_NBYTES_MLOFFYES_NBYTES(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_NBYTES_SHIFT)) & DMA_NBYTES_MLOFFYES_NBYTES_MASK)
<> 144:ef7eb2e8f9f7 1909 #define DMA_NBYTES_MLOFFYES_MLOFF_MASK (0x3FFFFC00U)
<> 144:ef7eb2e8f9f7 1910 #define DMA_NBYTES_MLOFFYES_MLOFF_SHIFT (10U)
<> 144:ef7eb2e8f9f7 1911 #define DMA_NBYTES_MLOFFYES_MLOFF(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_MLOFF_SHIFT)) & DMA_NBYTES_MLOFFYES_MLOFF_MASK)
<> 144:ef7eb2e8f9f7 1912 #define DMA_NBYTES_MLOFFYES_DMLOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 1913 #define DMA_NBYTES_MLOFFYES_DMLOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 1914 #define DMA_NBYTES_MLOFFYES_DMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_DMLOE_SHIFT)) & DMA_NBYTES_MLOFFYES_DMLOE_MASK)
<> 144:ef7eb2e8f9f7 1915 #define DMA_NBYTES_MLOFFYES_SMLOE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 1916 #define DMA_NBYTES_MLOFFYES_SMLOE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 1917 #define DMA_NBYTES_MLOFFYES_SMLOE(x) (((uint32_t)(((uint32_t)(x)) << DMA_NBYTES_MLOFFYES_SMLOE_SHIFT)) & DMA_NBYTES_MLOFFYES_SMLOE_MASK)
<> 144:ef7eb2e8f9f7 1918
<> 144:ef7eb2e8f9f7 1919 /* The count of DMA_NBYTES_MLOFFYES */
<> 144:ef7eb2e8f9f7 1920 #define DMA_NBYTES_MLOFFYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 1921
<> 144:ef7eb2e8f9f7 1922 /*! @name SLAST - TCD Last Source Address Adjustment */
<> 144:ef7eb2e8f9f7 1923 #define DMA_SLAST_SLAST_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 1924 #define DMA_SLAST_SLAST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1925 #define DMA_SLAST_SLAST(x) (((uint32_t)(((uint32_t)(x)) << DMA_SLAST_SLAST_SHIFT)) & DMA_SLAST_SLAST_MASK)
<> 144:ef7eb2e8f9f7 1926
<> 144:ef7eb2e8f9f7 1927 /* The count of DMA_SLAST */
<> 144:ef7eb2e8f9f7 1928 #define DMA_SLAST_COUNT (16U)
<> 144:ef7eb2e8f9f7 1929
<> 144:ef7eb2e8f9f7 1930 /*! @name DADDR - TCD Destination Address */
<> 144:ef7eb2e8f9f7 1931 #define DMA_DADDR_DADDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 1932 #define DMA_DADDR_DADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1933 #define DMA_DADDR_DADDR(x) (((uint32_t)(((uint32_t)(x)) << DMA_DADDR_DADDR_SHIFT)) & DMA_DADDR_DADDR_MASK)
<> 144:ef7eb2e8f9f7 1934
<> 144:ef7eb2e8f9f7 1935 /* The count of DMA_DADDR */
<> 144:ef7eb2e8f9f7 1936 #define DMA_DADDR_COUNT (16U)
<> 144:ef7eb2e8f9f7 1937
<> 144:ef7eb2e8f9f7 1938 /*! @name DOFF - TCD Signed Destination Address Offset */
<> 144:ef7eb2e8f9f7 1939 #define DMA_DOFF_DOFF_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 1940 #define DMA_DOFF_DOFF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1941 #define DMA_DOFF_DOFF(x) (((uint16_t)(((uint16_t)(x)) << DMA_DOFF_DOFF_SHIFT)) & DMA_DOFF_DOFF_MASK)
<> 144:ef7eb2e8f9f7 1942
<> 144:ef7eb2e8f9f7 1943 /* The count of DMA_DOFF */
<> 144:ef7eb2e8f9f7 1944 #define DMA_DOFF_COUNT (16U)
<> 144:ef7eb2e8f9f7 1945
<> 144:ef7eb2e8f9f7 1946 /*! @name CITER_ELINKNO - TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled) */
<> 144:ef7eb2e8f9f7 1947 #define DMA_CITER_ELINKNO_CITER_MASK (0x7FFFU)
<> 144:ef7eb2e8f9f7 1948 #define DMA_CITER_ELINKNO_CITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1949 #define DMA_CITER_ELINKNO_CITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKNO_CITER_SHIFT)) & DMA_CITER_ELINKNO_CITER_MASK)
<> 144:ef7eb2e8f9f7 1950 #define DMA_CITER_ELINKNO_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1951 #define DMA_CITER_ELINKNO_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1952 #define DMA_CITER_ELINKNO_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKNO_ELINK_SHIFT)) & DMA_CITER_ELINKNO_ELINK_MASK)
<> 144:ef7eb2e8f9f7 1953
<> 144:ef7eb2e8f9f7 1954 /* The count of DMA_CITER_ELINKNO */
<> 144:ef7eb2e8f9f7 1955 #define DMA_CITER_ELINKNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 1956
<> 144:ef7eb2e8f9f7 1957 /*! @name CITER_ELINKYES - TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled) */
<> 144:ef7eb2e8f9f7 1958 #define DMA_CITER_ELINKYES_CITER_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 1959 #define DMA_CITER_ELINKYES_CITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1960 #define DMA_CITER_ELINKYES_CITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_CITER_SHIFT)) & DMA_CITER_ELINKYES_CITER_MASK)
<> 144:ef7eb2e8f9f7 1961 #define DMA_CITER_ELINKYES_LINKCH_MASK (0x1E00U)
<> 144:ef7eb2e8f9f7 1962 #define DMA_CITER_ELINKYES_LINKCH_SHIFT (9U)
<> 144:ef7eb2e8f9f7 1963 #define DMA_CITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_LINKCH_SHIFT)) & DMA_CITER_ELINKYES_LINKCH_MASK)
<> 144:ef7eb2e8f9f7 1964 #define DMA_CITER_ELINKYES_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 1965 #define DMA_CITER_ELINKYES_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 1966 #define DMA_CITER_ELINKYES_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CITER_ELINKYES_ELINK_SHIFT)) & DMA_CITER_ELINKYES_ELINK_MASK)
<> 144:ef7eb2e8f9f7 1967
<> 144:ef7eb2e8f9f7 1968 /* The count of DMA_CITER_ELINKYES */
<> 144:ef7eb2e8f9f7 1969 #define DMA_CITER_ELINKYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 1970
<> 144:ef7eb2e8f9f7 1971 /*! @name DLAST_SGA - TCD Last Destination Address Adjustment/Scatter Gather Address */
<> 144:ef7eb2e8f9f7 1972 #define DMA_DLAST_SGA_DLASTSGA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 1973 #define DMA_DLAST_SGA_DLASTSGA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1974 #define DMA_DLAST_SGA_DLASTSGA(x) (((uint32_t)(((uint32_t)(x)) << DMA_DLAST_SGA_DLASTSGA_SHIFT)) & DMA_DLAST_SGA_DLASTSGA_MASK)
<> 144:ef7eb2e8f9f7 1975
<> 144:ef7eb2e8f9f7 1976 /* The count of DMA_DLAST_SGA */
<> 144:ef7eb2e8f9f7 1977 #define DMA_DLAST_SGA_COUNT (16U)
<> 144:ef7eb2e8f9f7 1978
<> 144:ef7eb2e8f9f7 1979 /*! @name CSR - TCD Control and Status */
<> 144:ef7eb2e8f9f7 1980 #define DMA_CSR_START_MASK (0x1U)
<> 144:ef7eb2e8f9f7 1981 #define DMA_CSR_START_SHIFT (0U)
<> 144:ef7eb2e8f9f7 1982 #define DMA_CSR_START(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_START_SHIFT)) & DMA_CSR_START_MASK)
<> 144:ef7eb2e8f9f7 1983 #define DMA_CSR_INTMAJOR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 1984 #define DMA_CSR_INTMAJOR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 1985 #define DMA_CSR_INTMAJOR(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_INTMAJOR_SHIFT)) & DMA_CSR_INTMAJOR_MASK)
<> 144:ef7eb2e8f9f7 1986 #define DMA_CSR_INTHALF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 1987 #define DMA_CSR_INTHALF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 1988 #define DMA_CSR_INTHALF(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_INTHALF_SHIFT)) & DMA_CSR_INTHALF_MASK)
<> 144:ef7eb2e8f9f7 1989 #define DMA_CSR_DREQ_MASK (0x8U)
<> 144:ef7eb2e8f9f7 1990 #define DMA_CSR_DREQ_SHIFT (3U)
<> 144:ef7eb2e8f9f7 1991 #define DMA_CSR_DREQ(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_DREQ_SHIFT)) & DMA_CSR_DREQ_MASK)
<> 144:ef7eb2e8f9f7 1992 #define DMA_CSR_ESG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 1993 #define DMA_CSR_ESG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 1994 #define DMA_CSR_ESG(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_ESG_SHIFT)) & DMA_CSR_ESG_MASK)
<> 144:ef7eb2e8f9f7 1995 #define DMA_CSR_MAJORELINK_MASK (0x20U)
<> 144:ef7eb2e8f9f7 1996 #define DMA_CSR_MAJORELINK_SHIFT (5U)
<> 144:ef7eb2e8f9f7 1997 #define DMA_CSR_MAJORELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_MAJORELINK_SHIFT)) & DMA_CSR_MAJORELINK_MASK)
<> 144:ef7eb2e8f9f7 1998 #define DMA_CSR_ACTIVE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 1999 #define DMA_CSR_ACTIVE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2000 #define DMA_CSR_ACTIVE(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_ACTIVE_SHIFT)) & DMA_CSR_ACTIVE_MASK)
<> 144:ef7eb2e8f9f7 2001 #define DMA_CSR_DONE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2002 #define DMA_CSR_DONE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2003 #define DMA_CSR_DONE(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_DONE_SHIFT)) & DMA_CSR_DONE_MASK)
<> 144:ef7eb2e8f9f7 2004 #define DMA_CSR_MAJORLINKCH_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 2005 #define DMA_CSR_MAJORLINKCH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2006 #define DMA_CSR_MAJORLINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_MAJORLINKCH_SHIFT)) & DMA_CSR_MAJORLINKCH_MASK)
<> 144:ef7eb2e8f9f7 2007 #define DMA_CSR_BWC_MASK (0xC000U)
<> 144:ef7eb2e8f9f7 2008 #define DMA_CSR_BWC_SHIFT (14U)
<> 144:ef7eb2e8f9f7 2009 #define DMA_CSR_BWC(x) (((uint16_t)(((uint16_t)(x)) << DMA_CSR_BWC_SHIFT)) & DMA_CSR_BWC_MASK)
<> 144:ef7eb2e8f9f7 2010
<> 144:ef7eb2e8f9f7 2011 /* The count of DMA_CSR */
<> 144:ef7eb2e8f9f7 2012 #define DMA_CSR_COUNT (16U)
<> 144:ef7eb2e8f9f7 2013
<> 144:ef7eb2e8f9f7 2014 /*! @name BITER_ELINKNO - TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled) */
<> 144:ef7eb2e8f9f7 2015 #define DMA_BITER_ELINKNO_BITER_MASK (0x7FFFU)
<> 144:ef7eb2e8f9f7 2016 #define DMA_BITER_ELINKNO_BITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2017 #define DMA_BITER_ELINKNO_BITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKNO_BITER_SHIFT)) & DMA_BITER_ELINKNO_BITER_MASK)
<> 144:ef7eb2e8f9f7 2018 #define DMA_BITER_ELINKNO_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 2019 #define DMA_BITER_ELINKNO_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 2020 #define DMA_BITER_ELINKNO_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKNO_ELINK_SHIFT)) & DMA_BITER_ELINKNO_ELINK_MASK)
<> 144:ef7eb2e8f9f7 2021
<> 144:ef7eb2e8f9f7 2022 /* The count of DMA_BITER_ELINKNO */
<> 144:ef7eb2e8f9f7 2023 #define DMA_BITER_ELINKNO_COUNT (16U)
<> 144:ef7eb2e8f9f7 2024
<> 144:ef7eb2e8f9f7 2025 /*! @name BITER_ELINKYES - TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled) */
<> 144:ef7eb2e8f9f7 2026 #define DMA_BITER_ELINKYES_BITER_MASK (0x1FFU)
<> 144:ef7eb2e8f9f7 2027 #define DMA_BITER_ELINKYES_BITER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2028 #define DMA_BITER_ELINKYES_BITER(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_BITER_SHIFT)) & DMA_BITER_ELINKYES_BITER_MASK)
<> 144:ef7eb2e8f9f7 2029 #define DMA_BITER_ELINKYES_LINKCH_MASK (0x1E00U)
<> 144:ef7eb2e8f9f7 2030 #define DMA_BITER_ELINKYES_LINKCH_SHIFT (9U)
<> 144:ef7eb2e8f9f7 2031 #define DMA_BITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_LINKCH_SHIFT)) & DMA_BITER_ELINKYES_LINKCH_MASK)
<> 144:ef7eb2e8f9f7 2032 #define DMA_BITER_ELINKYES_ELINK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 2033 #define DMA_BITER_ELINKYES_ELINK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 2034 #define DMA_BITER_ELINKYES_ELINK(x) (((uint16_t)(((uint16_t)(x)) << DMA_BITER_ELINKYES_ELINK_SHIFT)) & DMA_BITER_ELINKYES_ELINK_MASK)
<> 144:ef7eb2e8f9f7 2035
<> 144:ef7eb2e8f9f7 2036 /* The count of DMA_BITER_ELINKYES */
<> 144:ef7eb2e8f9f7 2037 #define DMA_BITER_ELINKYES_COUNT (16U)
<> 144:ef7eb2e8f9f7 2038
<> 144:ef7eb2e8f9f7 2039
<> 144:ef7eb2e8f9f7 2040 /*!
<> 144:ef7eb2e8f9f7 2041 * @}
<> 144:ef7eb2e8f9f7 2042 */ /* end of group DMA_Register_Masks */
<> 144:ef7eb2e8f9f7 2043
<> 144:ef7eb2e8f9f7 2044
<> 144:ef7eb2e8f9f7 2045 /* DMA - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2046 /** Peripheral DMA base address */
<> 144:ef7eb2e8f9f7 2047 #define DMA_BASE (0x40008000u)
<> 144:ef7eb2e8f9f7 2048 /** Peripheral DMA base pointer */
<> 144:ef7eb2e8f9f7 2049 #define DMA0 ((DMA_Type *)DMA_BASE)
<> 144:ef7eb2e8f9f7 2050 /** Array initializer of DMA peripheral base addresses */
<> 144:ef7eb2e8f9f7 2051 #define DMA_BASE_ADDRS { DMA_BASE }
<> 144:ef7eb2e8f9f7 2052 /** Array initializer of DMA peripheral base pointers */
<> 144:ef7eb2e8f9f7 2053 #define DMA_BASE_PTRS { DMA0 }
<> 144:ef7eb2e8f9f7 2054 /** Interrupt vectors for the DMA peripheral type */
<> 144:ef7eb2e8f9f7 2055 #define DMA_CHN_IRQS { DMA0_IRQn, DMA1_IRQn, DMA2_IRQn, DMA3_IRQn, DMA4_IRQn, DMA5_IRQn, DMA6_IRQn, DMA7_IRQn, DMA8_IRQn, DMA9_IRQn, DMA10_IRQn, DMA11_IRQn, DMA12_IRQn, DMA13_IRQn, DMA14_IRQn, DMA15_IRQn }
<> 144:ef7eb2e8f9f7 2056 #define DMA_ERROR_IRQS { DMA_Error_IRQn }
<> 144:ef7eb2e8f9f7 2057
<> 144:ef7eb2e8f9f7 2058 /*!
<> 144:ef7eb2e8f9f7 2059 * @}
<> 144:ef7eb2e8f9f7 2060 */ /* end of group DMA_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2061
<> 144:ef7eb2e8f9f7 2062
<> 144:ef7eb2e8f9f7 2063 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2064 -- DMAMUX Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2065 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2066
<> 144:ef7eb2e8f9f7 2067 /*!
<> 144:ef7eb2e8f9f7 2068 * @addtogroup DMAMUX_Peripheral_Access_Layer DMAMUX Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2069 * @{
<> 144:ef7eb2e8f9f7 2070 */
<> 144:ef7eb2e8f9f7 2071
<> 144:ef7eb2e8f9f7 2072 /** DMAMUX - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2073 typedef struct {
<> 144:ef7eb2e8f9f7 2074 __IO uint8_t CHCFG[16]; /**< Channel Configuration register, array offset: 0x0, array step: 0x1 */
<> 144:ef7eb2e8f9f7 2075 } DMAMUX_Type;
<> 144:ef7eb2e8f9f7 2076
<> 144:ef7eb2e8f9f7 2077 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2078 -- DMAMUX Register Masks
<> 144:ef7eb2e8f9f7 2079 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2080
<> 144:ef7eb2e8f9f7 2081 /*!
<> 144:ef7eb2e8f9f7 2082 * @addtogroup DMAMUX_Register_Masks DMAMUX Register Masks
<> 144:ef7eb2e8f9f7 2083 * @{
<> 144:ef7eb2e8f9f7 2084 */
<> 144:ef7eb2e8f9f7 2085
<> 144:ef7eb2e8f9f7 2086 /*! @name CHCFG - Channel Configuration register */
<> 144:ef7eb2e8f9f7 2087 #define DMAMUX_CHCFG_SOURCE_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 2088 #define DMAMUX_CHCFG_SOURCE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2089 #define DMAMUX_CHCFG_SOURCE(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_SOURCE_SHIFT)) & DMAMUX_CHCFG_SOURCE_MASK)
<> 144:ef7eb2e8f9f7 2090 #define DMAMUX_CHCFG_TRIG_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2091 #define DMAMUX_CHCFG_TRIG_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2092 #define DMAMUX_CHCFG_TRIG(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_TRIG_SHIFT)) & DMAMUX_CHCFG_TRIG_MASK)
<> 144:ef7eb2e8f9f7 2093 #define DMAMUX_CHCFG_ENBL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2094 #define DMAMUX_CHCFG_ENBL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2095 #define DMAMUX_CHCFG_ENBL(x) (((uint8_t)(((uint8_t)(x)) << DMAMUX_CHCFG_ENBL_SHIFT)) & DMAMUX_CHCFG_ENBL_MASK)
<> 144:ef7eb2e8f9f7 2096
<> 144:ef7eb2e8f9f7 2097 /* The count of DMAMUX_CHCFG */
<> 144:ef7eb2e8f9f7 2098 #define DMAMUX_CHCFG_COUNT (16U)
<> 144:ef7eb2e8f9f7 2099
<> 144:ef7eb2e8f9f7 2100
<> 144:ef7eb2e8f9f7 2101 /*!
<> 144:ef7eb2e8f9f7 2102 * @}
<> 144:ef7eb2e8f9f7 2103 */ /* end of group DMAMUX_Register_Masks */
<> 144:ef7eb2e8f9f7 2104
<> 144:ef7eb2e8f9f7 2105
<> 144:ef7eb2e8f9f7 2106 /* DMAMUX - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2107 /** Peripheral DMAMUX base address */
<> 144:ef7eb2e8f9f7 2108 #define DMAMUX_BASE (0x40021000u)
<> 144:ef7eb2e8f9f7 2109 /** Peripheral DMAMUX base pointer */
<> 144:ef7eb2e8f9f7 2110 #define DMAMUX ((DMAMUX_Type *)DMAMUX_BASE)
<> 144:ef7eb2e8f9f7 2111 /** Array initializer of DMAMUX peripheral base addresses */
<> 144:ef7eb2e8f9f7 2112 #define DMAMUX_BASE_ADDRS { DMAMUX_BASE }
<> 144:ef7eb2e8f9f7 2113 /** Array initializer of DMAMUX peripheral base pointers */
<> 144:ef7eb2e8f9f7 2114 #define DMAMUX_BASE_PTRS { DMAMUX }
<> 144:ef7eb2e8f9f7 2115
<> 144:ef7eb2e8f9f7 2116 /*!
<> 144:ef7eb2e8f9f7 2117 * @}
<> 144:ef7eb2e8f9f7 2118 */ /* end of group DMAMUX_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2119
<> 144:ef7eb2e8f9f7 2120
<> 144:ef7eb2e8f9f7 2121 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2122 -- EWM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2123 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2124
<> 144:ef7eb2e8f9f7 2125 /*!
<> 144:ef7eb2e8f9f7 2126 * @addtogroup EWM_Peripheral_Access_Layer EWM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2127 * @{
<> 144:ef7eb2e8f9f7 2128 */
<> 144:ef7eb2e8f9f7 2129
<> 144:ef7eb2e8f9f7 2130 /** EWM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2131 typedef struct {
<> 144:ef7eb2e8f9f7 2132 __IO uint8_t CTRL; /**< Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 2133 __O uint8_t SERV; /**< Service Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 2134 __IO uint8_t CMPL; /**< Compare Low Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 2135 __IO uint8_t CMPH; /**< Compare High Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 2136 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 2137 __IO uint8_t CLKPRESCALER; /**< Clock Prescaler Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 2138 } EWM_Type;
<> 144:ef7eb2e8f9f7 2139
<> 144:ef7eb2e8f9f7 2140 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2141 -- EWM Register Masks
<> 144:ef7eb2e8f9f7 2142 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2143
<> 144:ef7eb2e8f9f7 2144 /*!
<> 144:ef7eb2e8f9f7 2145 * @addtogroup EWM_Register_Masks EWM Register Masks
<> 144:ef7eb2e8f9f7 2146 * @{
<> 144:ef7eb2e8f9f7 2147 */
<> 144:ef7eb2e8f9f7 2148
<> 144:ef7eb2e8f9f7 2149 /*! @name CTRL - Control Register */
<> 144:ef7eb2e8f9f7 2150 #define EWM_CTRL_EWMEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2151 #define EWM_CTRL_EWMEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2152 #define EWM_CTRL_EWMEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_EWMEN_SHIFT)) & EWM_CTRL_EWMEN_MASK)
<> 144:ef7eb2e8f9f7 2153 #define EWM_CTRL_ASSIN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2154 #define EWM_CTRL_ASSIN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2155 #define EWM_CTRL_ASSIN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_ASSIN_SHIFT)) & EWM_CTRL_ASSIN_MASK)
<> 144:ef7eb2e8f9f7 2156 #define EWM_CTRL_INEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 2157 #define EWM_CTRL_INEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2158 #define EWM_CTRL_INEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_INEN_SHIFT)) & EWM_CTRL_INEN_MASK)
<> 144:ef7eb2e8f9f7 2159 #define EWM_CTRL_INTEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2160 #define EWM_CTRL_INTEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2161 #define EWM_CTRL_INTEN(x) (((uint8_t)(((uint8_t)(x)) << EWM_CTRL_INTEN_SHIFT)) & EWM_CTRL_INTEN_MASK)
<> 144:ef7eb2e8f9f7 2162
<> 144:ef7eb2e8f9f7 2163 /*! @name SERV - Service Register */
<> 144:ef7eb2e8f9f7 2164 #define EWM_SERV_SERVICE_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2165 #define EWM_SERV_SERVICE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2166 #define EWM_SERV_SERVICE(x) (((uint8_t)(((uint8_t)(x)) << EWM_SERV_SERVICE_SHIFT)) & EWM_SERV_SERVICE_MASK)
<> 144:ef7eb2e8f9f7 2167
<> 144:ef7eb2e8f9f7 2168 /*! @name CMPL - Compare Low Register */
<> 144:ef7eb2e8f9f7 2169 #define EWM_CMPL_COMPAREL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2170 #define EWM_CMPL_COMPAREL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2171 #define EWM_CMPL_COMPAREL(x) (((uint8_t)(((uint8_t)(x)) << EWM_CMPL_COMPAREL_SHIFT)) & EWM_CMPL_COMPAREL_MASK)
<> 144:ef7eb2e8f9f7 2172
<> 144:ef7eb2e8f9f7 2173 /*! @name CMPH - Compare High Register */
<> 144:ef7eb2e8f9f7 2174 #define EWM_CMPH_COMPAREH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2175 #define EWM_CMPH_COMPAREH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2176 #define EWM_CMPH_COMPAREH(x) (((uint8_t)(((uint8_t)(x)) << EWM_CMPH_COMPAREH_SHIFT)) & EWM_CMPH_COMPAREH_MASK)
<> 144:ef7eb2e8f9f7 2177
<> 144:ef7eb2e8f9f7 2178 /*! @name CLKPRESCALER - Clock Prescaler Register */
<> 144:ef7eb2e8f9f7 2179 #define EWM_CLKPRESCALER_CLK_DIV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2180 #define EWM_CLKPRESCALER_CLK_DIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2181 #define EWM_CLKPRESCALER_CLK_DIV(x) (((uint8_t)(((uint8_t)(x)) << EWM_CLKPRESCALER_CLK_DIV_SHIFT)) & EWM_CLKPRESCALER_CLK_DIV_MASK)
<> 144:ef7eb2e8f9f7 2182
<> 144:ef7eb2e8f9f7 2183
<> 144:ef7eb2e8f9f7 2184 /*!
<> 144:ef7eb2e8f9f7 2185 * @}
<> 144:ef7eb2e8f9f7 2186 */ /* end of group EWM_Register_Masks */
<> 144:ef7eb2e8f9f7 2187
<> 144:ef7eb2e8f9f7 2188
<> 144:ef7eb2e8f9f7 2189 /* EWM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2190 /** Peripheral EWM base address */
<> 144:ef7eb2e8f9f7 2191 #define EWM_BASE (0x40061000u)
<> 144:ef7eb2e8f9f7 2192 /** Peripheral EWM base pointer */
<> 144:ef7eb2e8f9f7 2193 #define EWM ((EWM_Type *)EWM_BASE)
<> 144:ef7eb2e8f9f7 2194 /** Array initializer of EWM peripheral base addresses */
<> 144:ef7eb2e8f9f7 2195 #define EWM_BASE_ADDRS { EWM_BASE }
<> 144:ef7eb2e8f9f7 2196 /** Array initializer of EWM peripheral base pointers */
<> 144:ef7eb2e8f9f7 2197 #define EWM_BASE_PTRS { EWM }
<> 144:ef7eb2e8f9f7 2198 /** Interrupt vectors for the EWM peripheral type */
<> 144:ef7eb2e8f9f7 2199 #define EWM_IRQS { WDOG_EWM_IRQn }
<> 144:ef7eb2e8f9f7 2200
<> 144:ef7eb2e8f9f7 2201 /*!
<> 144:ef7eb2e8f9f7 2202 * @}
<> 144:ef7eb2e8f9f7 2203 */ /* end of group EWM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2204
<> 144:ef7eb2e8f9f7 2205
<> 144:ef7eb2e8f9f7 2206 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2207 -- FB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2208 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2209
<> 144:ef7eb2e8f9f7 2210 /*!
<> 144:ef7eb2e8f9f7 2211 * @addtogroup FB_Peripheral_Access_Layer FB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2212 * @{
<> 144:ef7eb2e8f9f7 2213 */
<> 144:ef7eb2e8f9f7 2214
<> 144:ef7eb2e8f9f7 2215 /** FB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2216 typedef struct {
<> 144:ef7eb2e8f9f7 2217 struct { /* offset: 0x0, array step: 0xC */
<> 144:ef7eb2e8f9f7 2218 __IO uint32_t CSAR; /**< Chip Select Address Register, array offset: 0x0, array step: 0xC */
<> 144:ef7eb2e8f9f7 2219 __IO uint32_t CSMR; /**< Chip Select Mask Register, array offset: 0x4, array step: 0xC */
<> 144:ef7eb2e8f9f7 2220 __IO uint32_t CSCR; /**< Chip Select Control Register, array offset: 0x8, array step: 0xC */
<> 144:ef7eb2e8f9f7 2221 } CS[6];
<> 144:ef7eb2e8f9f7 2222 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 2223 __IO uint32_t CSPMCR; /**< Chip Select port Multiplexing Control Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 2224 } FB_Type;
<> 144:ef7eb2e8f9f7 2225
<> 144:ef7eb2e8f9f7 2226 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2227 -- FB Register Masks
<> 144:ef7eb2e8f9f7 2228 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2229
<> 144:ef7eb2e8f9f7 2230 /*!
<> 144:ef7eb2e8f9f7 2231 * @addtogroup FB_Register_Masks FB Register Masks
<> 144:ef7eb2e8f9f7 2232 * @{
<> 144:ef7eb2e8f9f7 2233 */
<> 144:ef7eb2e8f9f7 2234
<> 144:ef7eb2e8f9f7 2235 /*! @name CSAR - Chip Select Address Register */
<> 144:ef7eb2e8f9f7 2236 #define FB_CSAR_BA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 2237 #define FB_CSAR_BA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2238 #define FB_CSAR_BA(x) (((uint32_t)(((uint32_t)(x)) << FB_CSAR_BA_SHIFT)) & FB_CSAR_BA_MASK)
<> 144:ef7eb2e8f9f7 2239
<> 144:ef7eb2e8f9f7 2240 /* The count of FB_CSAR */
<> 144:ef7eb2e8f9f7 2241 #define FB_CSAR_COUNT (6U)
<> 144:ef7eb2e8f9f7 2242
<> 144:ef7eb2e8f9f7 2243 /*! @name CSMR - Chip Select Mask Register */
<> 144:ef7eb2e8f9f7 2244 #define FB_CSMR_V_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2245 #define FB_CSMR_V_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2246 #define FB_CSMR_V(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_V_SHIFT)) & FB_CSMR_V_MASK)
<> 144:ef7eb2e8f9f7 2247 #define FB_CSMR_WP_MASK (0x100U)
<> 144:ef7eb2e8f9f7 2248 #define FB_CSMR_WP_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2249 #define FB_CSMR_WP(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_WP_SHIFT)) & FB_CSMR_WP_MASK)
<> 144:ef7eb2e8f9f7 2250 #define FB_CSMR_BAM_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 2251 #define FB_CSMR_BAM_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2252 #define FB_CSMR_BAM(x) (((uint32_t)(((uint32_t)(x)) << FB_CSMR_BAM_SHIFT)) & FB_CSMR_BAM_MASK)
<> 144:ef7eb2e8f9f7 2253
<> 144:ef7eb2e8f9f7 2254 /* The count of FB_CSMR */
<> 144:ef7eb2e8f9f7 2255 #define FB_CSMR_COUNT (6U)
<> 144:ef7eb2e8f9f7 2256
<> 144:ef7eb2e8f9f7 2257 /*! @name CSCR - Chip Select Control Register */
<> 144:ef7eb2e8f9f7 2258 #define FB_CSCR_BSTW_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2259 #define FB_CSCR_BSTW_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2260 #define FB_CSCR_BSTW(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BSTW_SHIFT)) & FB_CSCR_BSTW_MASK)
<> 144:ef7eb2e8f9f7 2261 #define FB_CSCR_BSTR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2262 #define FB_CSCR_BSTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2263 #define FB_CSCR_BSTR(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BSTR_SHIFT)) & FB_CSCR_BSTR_MASK)
<> 144:ef7eb2e8f9f7 2264 #define FB_CSCR_BEM_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2265 #define FB_CSCR_BEM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2266 #define FB_CSCR_BEM(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BEM_SHIFT)) & FB_CSCR_BEM_MASK)
<> 144:ef7eb2e8f9f7 2267 #define FB_CSCR_PS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 2268 #define FB_CSCR_PS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2269 #define FB_CSCR_PS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_PS_SHIFT)) & FB_CSCR_PS_MASK)
<> 144:ef7eb2e8f9f7 2270 #define FB_CSCR_AA_MASK (0x100U)
<> 144:ef7eb2e8f9f7 2271 #define FB_CSCR_AA_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2272 #define FB_CSCR_AA(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_AA_SHIFT)) & FB_CSCR_AA_MASK)
<> 144:ef7eb2e8f9f7 2273 #define FB_CSCR_BLS_MASK (0x200U)
<> 144:ef7eb2e8f9f7 2274 #define FB_CSCR_BLS_SHIFT (9U)
<> 144:ef7eb2e8f9f7 2275 #define FB_CSCR_BLS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_BLS_SHIFT)) & FB_CSCR_BLS_MASK)
<> 144:ef7eb2e8f9f7 2276 #define FB_CSCR_WS_MASK (0xFC00U)
<> 144:ef7eb2e8f9f7 2277 #define FB_CSCR_WS_SHIFT (10U)
<> 144:ef7eb2e8f9f7 2278 #define FB_CSCR_WS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_WS_SHIFT)) & FB_CSCR_WS_MASK)
<> 144:ef7eb2e8f9f7 2279 #define FB_CSCR_WRAH_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 2280 #define FB_CSCR_WRAH_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2281 #define FB_CSCR_WRAH(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_WRAH_SHIFT)) & FB_CSCR_WRAH_MASK)
<> 144:ef7eb2e8f9f7 2282 #define FB_CSCR_RDAH_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 2283 #define FB_CSCR_RDAH_SHIFT (18U)
<> 144:ef7eb2e8f9f7 2284 #define FB_CSCR_RDAH(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_RDAH_SHIFT)) & FB_CSCR_RDAH_MASK)
<> 144:ef7eb2e8f9f7 2285 #define FB_CSCR_ASET_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 2286 #define FB_CSCR_ASET_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2287 #define FB_CSCR_ASET(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_ASET_SHIFT)) & FB_CSCR_ASET_MASK)
<> 144:ef7eb2e8f9f7 2288 #define FB_CSCR_EXTS_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 2289 #define FB_CSCR_EXTS_SHIFT (22U)
<> 144:ef7eb2e8f9f7 2290 #define FB_CSCR_EXTS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_EXTS_SHIFT)) & FB_CSCR_EXTS_MASK)
<> 144:ef7eb2e8f9f7 2291 #define FB_CSCR_SWSEN_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 2292 #define FB_CSCR_SWSEN_SHIFT (23U)
<> 144:ef7eb2e8f9f7 2293 #define FB_CSCR_SWSEN(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_SWSEN_SHIFT)) & FB_CSCR_SWSEN_MASK)
<> 144:ef7eb2e8f9f7 2294 #define FB_CSCR_SWS_MASK (0xFC000000U)
<> 144:ef7eb2e8f9f7 2295 #define FB_CSCR_SWS_SHIFT (26U)
<> 144:ef7eb2e8f9f7 2296 #define FB_CSCR_SWS(x) (((uint32_t)(((uint32_t)(x)) << FB_CSCR_SWS_SHIFT)) & FB_CSCR_SWS_MASK)
<> 144:ef7eb2e8f9f7 2297
<> 144:ef7eb2e8f9f7 2298 /* The count of FB_CSCR */
<> 144:ef7eb2e8f9f7 2299 #define FB_CSCR_COUNT (6U)
<> 144:ef7eb2e8f9f7 2300
<> 144:ef7eb2e8f9f7 2301 /*! @name CSPMCR - Chip Select port Multiplexing Control Register */
<> 144:ef7eb2e8f9f7 2302 #define FB_CSPMCR_GROUP5_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 2303 #define FB_CSPMCR_GROUP5_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2304 #define FB_CSPMCR_GROUP5(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP5_SHIFT)) & FB_CSPMCR_GROUP5_MASK)
<> 144:ef7eb2e8f9f7 2305 #define FB_CSPMCR_GROUP4_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 2306 #define FB_CSPMCR_GROUP4_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2307 #define FB_CSPMCR_GROUP4(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP4_SHIFT)) & FB_CSPMCR_GROUP4_MASK)
<> 144:ef7eb2e8f9f7 2308 #define FB_CSPMCR_GROUP3_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 2309 #define FB_CSPMCR_GROUP3_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2310 #define FB_CSPMCR_GROUP3(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP3_SHIFT)) & FB_CSPMCR_GROUP3_MASK)
<> 144:ef7eb2e8f9f7 2311 #define FB_CSPMCR_GROUP2_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 2312 #define FB_CSPMCR_GROUP2_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2313 #define FB_CSPMCR_GROUP2(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP2_SHIFT)) & FB_CSPMCR_GROUP2_MASK)
<> 144:ef7eb2e8f9f7 2314 #define FB_CSPMCR_GROUP1_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2315 #define FB_CSPMCR_GROUP1_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2316 #define FB_CSPMCR_GROUP1(x) (((uint32_t)(((uint32_t)(x)) << FB_CSPMCR_GROUP1_SHIFT)) & FB_CSPMCR_GROUP1_MASK)
<> 144:ef7eb2e8f9f7 2317
<> 144:ef7eb2e8f9f7 2318
<> 144:ef7eb2e8f9f7 2319 /*!
<> 144:ef7eb2e8f9f7 2320 * @}
<> 144:ef7eb2e8f9f7 2321 */ /* end of group FB_Register_Masks */
<> 144:ef7eb2e8f9f7 2322
<> 144:ef7eb2e8f9f7 2323
<> 144:ef7eb2e8f9f7 2324 /* FB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2325 /** Peripheral FB base address */
<> 144:ef7eb2e8f9f7 2326 #define FB_BASE (0x4000C000u)
<> 144:ef7eb2e8f9f7 2327 /** Peripheral FB base pointer */
<> 144:ef7eb2e8f9f7 2328 #define FB ((FB_Type *)FB_BASE)
<> 144:ef7eb2e8f9f7 2329 /** Array initializer of FB peripheral base addresses */
<> 144:ef7eb2e8f9f7 2330 #define FB_BASE_ADDRS { FB_BASE }
<> 144:ef7eb2e8f9f7 2331 /** Array initializer of FB peripheral base pointers */
<> 144:ef7eb2e8f9f7 2332 #define FB_BASE_PTRS { FB }
<> 144:ef7eb2e8f9f7 2333
<> 144:ef7eb2e8f9f7 2334 /*!
<> 144:ef7eb2e8f9f7 2335 * @}
<> 144:ef7eb2e8f9f7 2336 */ /* end of group FB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2337
<> 144:ef7eb2e8f9f7 2338
<> 144:ef7eb2e8f9f7 2339 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2340 -- FMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2341 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2342
<> 144:ef7eb2e8f9f7 2343 /*!
<> 144:ef7eb2e8f9f7 2344 * @addtogroup FMC_Peripheral_Access_Layer FMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2345 * @{
<> 144:ef7eb2e8f9f7 2346 */
<> 144:ef7eb2e8f9f7 2347
<> 144:ef7eb2e8f9f7 2348 /** FMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2349 typedef struct {
<> 144:ef7eb2e8f9f7 2350 __IO uint32_t PFAPR; /**< Flash Access Protection Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 2351 __IO uint32_t PFB0CR; /**< Flash Bank 0 Control Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 2352 __IO uint32_t PFB1CR; /**< Flash Bank 1 Control Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 2353 uint8_t RESERVED_0[244];
<> 144:ef7eb2e8f9f7 2354 __IO uint32_t TAGVDW0S[8]; /**< Cache Tag Storage, array offset: 0x100, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2355 __IO uint32_t TAGVDW1S[8]; /**< Cache Tag Storage, array offset: 0x120, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2356 __IO uint32_t TAGVDW2S[8]; /**< Cache Tag Storage, array offset: 0x140, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2357 __IO uint32_t TAGVDW3S[8]; /**< Cache Tag Storage, array offset: 0x160, array step: 0x4 */
<> 144:ef7eb2e8f9f7 2358 uint8_t RESERVED_1[128];
<> 144:ef7eb2e8f9f7 2359 struct { /* offset: 0x200, array step: index*0x40, index2*0x8 */
<> 144:ef7eb2e8f9f7 2360 __IO uint32_t DATA_U; /**< Cache Data Storage (upper word), array offset: 0x200, array step: index*0x40, index2*0x8 */
<> 144:ef7eb2e8f9f7 2361 __IO uint32_t DATA_L; /**< Cache Data Storage (lower word), array offset: 0x204, array step: index*0x40, index2*0x8 */
<> 144:ef7eb2e8f9f7 2362 } SET[4][8];
<> 144:ef7eb2e8f9f7 2363 } FMC_Type;
<> 144:ef7eb2e8f9f7 2364
<> 144:ef7eb2e8f9f7 2365 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2366 -- FMC Register Masks
<> 144:ef7eb2e8f9f7 2367 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2368
<> 144:ef7eb2e8f9f7 2369 /*!
<> 144:ef7eb2e8f9f7 2370 * @addtogroup FMC_Register_Masks FMC Register Masks
<> 144:ef7eb2e8f9f7 2371 * @{
<> 144:ef7eb2e8f9f7 2372 */
<> 144:ef7eb2e8f9f7 2373
<> 144:ef7eb2e8f9f7 2374 /*! @name PFAPR - Flash Access Protection Register */
<> 144:ef7eb2e8f9f7 2375 #define FMC_PFAPR_M0AP_MASK (0x3U)
<> 144:ef7eb2e8f9f7 2376 #define FMC_PFAPR_M0AP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2377 #define FMC_PFAPR_M0AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M0AP_SHIFT)) & FMC_PFAPR_M0AP_MASK)
<> 144:ef7eb2e8f9f7 2378 #define FMC_PFAPR_M1AP_MASK (0xCU)
<> 144:ef7eb2e8f9f7 2379 #define FMC_PFAPR_M1AP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2380 #define FMC_PFAPR_M1AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M1AP_SHIFT)) & FMC_PFAPR_M1AP_MASK)
<> 144:ef7eb2e8f9f7 2381 #define FMC_PFAPR_M2AP_MASK (0x30U)
<> 144:ef7eb2e8f9f7 2382 #define FMC_PFAPR_M2AP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2383 #define FMC_PFAPR_M2AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M2AP_SHIFT)) & FMC_PFAPR_M2AP_MASK)
<> 144:ef7eb2e8f9f7 2384 #define FMC_PFAPR_M3AP_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 2385 #define FMC_PFAPR_M3AP_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2386 #define FMC_PFAPR_M3AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M3AP_SHIFT)) & FMC_PFAPR_M3AP_MASK)
<> 144:ef7eb2e8f9f7 2387 #define FMC_PFAPR_M4AP_MASK (0x300U)
<> 144:ef7eb2e8f9f7 2388 #define FMC_PFAPR_M4AP_SHIFT (8U)
<> 144:ef7eb2e8f9f7 2389 #define FMC_PFAPR_M4AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M4AP_SHIFT)) & FMC_PFAPR_M4AP_MASK)
<> 144:ef7eb2e8f9f7 2390 #define FMC_PFAPR_M5AP_MASK (0xC00U)
<> 144:ef7eb2e8f9f7 2391 #define FMC_PFAPR_M5AP_SHIFT (10U)
<> 144:ef7eb2e8f9f7 2392 #define FMC_PFAPR_M5AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M5AP_SHIFT)) & FMC_PFAPR_M5AP_MASK)
<> 144:ef7eb2e8f9f7 2393 #define FMC_PFAPR_M6AP_MASK (0x3000U)
<> 144:ef7eb2e8f9f7 2394 #define FMC_PFAPR_M6AP_SHIFT (12U)
<> 144:ef7eb2e8f9f7 2395 #define FMC_PFAPR_M6AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M6AP_SHIFT)) & FMC_PFAPR_M6AP_MASK)
<> 144:ef7eb2e8f9f7 2396 #define FMC_PFAPR_M7AP_MASK (0xC000U)
<> 144:ef7eb2e8f9f7 2397 #define FMC_PFAPR_M7AP_SHIFT (14U)
<> 144:ef7eb2e8f9f7 2398 #define FMC_PFAPR_M7AP(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M7AP_SHIFT)) & FMC_PFAPR_M7AP_MASK)
<> 144:ef7eb2e8f9f7 2399 #define FMC_PFAPR_M0PFD_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 2400 #define FMC_PFAPR_M0PFD_SHIFT (16U)
<> 144:ef7eb2e8f9f7 2401 #define FMC_PFAPR_M0PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M0PFD_SHIFT)) & FMC_PFAPR_M0PFD_MASK)
<> 144:ef7eb2e8f9f7 2402 #define FMC_PFAPR_M1PFD_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 2403 #define FMC_PFAPR_M1PFD_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2404 #define FMC_PFAPR_M1PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M1PFD_SHIFT)) & FMC_PFAPR_M1PFD_MASK)
<> 144:ef7eb2e8f9f7 2405 #define FMC_PFAPR_M2PFD_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 2406 #define FMC_PFAPR_M2PFD_SHIFT (18U)
<> 144:ef7eb2e8f9f7 2407 #define FMC_PFAPR_M2PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M2PFD_SHIFT)) & FMC_PFAPR_M2PFD_MASK)
<> 144:ef7eb2e8f9f7 2408 #define FMC_PFAPR_M3PFD_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 2409 #define FMC_PFAPR_M3PFD_SHIFT (19U)
<> 144:ef7eb2e8f9f7 2410 #define FMC_PFAPR_M3PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M3PFD_SHIFT)) & FMC_PFAPR_M3PFD_MASK)
<> 144:ef7eb2e8f9f7 2411 #define FMC_PFAPR_M4PFD_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 2412 #define FMC_PFAPR_M4PFD_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2413 #define FMC_PFAPR_M4PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M4PFD_SHIFT)) & FMC_PFAPR_M4PFD_MASK)
<> 144:ef7eb2e8f9f7 2414 #define FMC_PFAPR_M5PFD_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 2415 #define FMC_PFAPR_M5PFD_SHIFT (21U)
<> 144:ef7eb2e8f9f7 2416 #define FMC_PFAPR_M5PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M5PFD_SHIFT)) & FMC_PFAPR_M5PFD_MASK)
<> 144:ef7eb2e8f9f7 2417 #define FMC_PFAPR_M6PFD_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 2418 #define FMC_PFAPR_M6PFD_SHIFT (22U)
<> 144:ef7eb2e8f9f7 2419 #define FMC_PFAPR_M6PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M6PFD_SHIFT)) & FMC_PFAPR_M6PFD_MASK)
<> 144:ef7eb2e8f9f7 2420 #define FMC_PFAPR_M7PFD_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 2421 #define FMC_PFAPR_M7PFD_SHIFT (23U)
<> 144:ef7eb2e8f9f7 2422 #define FMC_PFAPR_M7PFD(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFAPR_M7PFD_SHIFT)) & FMC_PFAPR_M7PFD_MASK)
<> 144:ef7eb2e8f9f7 2423
<> 144:ef7eb2e8f9f7 2424 /*! @name PFB0CR - Flash Bank 0 Control Register */
<> 144:ef7eb2e8f9f7 2425 #define FMC_PFB0CR_B0SEBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2426 #define FMC_PFB0CR_B0SEBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2427 #define FMC_PFB0CR_B0SEBE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0SEBE_SHIFT)) & FMC_PFB0CR_B0SEBE_MASK)
<> 144:ef7eb2e8f9f7 2428 #define FMC_PFB0CR_B0IPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2429 #define FMC_PFB0CR_B0IPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2430 #define FMC_PFB0CR_B0IPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0IPE_SHIFT)) & FMC_PFB0CR_B0IPE_MASK)
<> 144:ef7eb2e8f9f7 2431 #define FMC_PFB0CR_B0DPE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 2432 #define FMC_PFB0CR_B0DPE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2433 #define FMC_PFB0CR_B0DPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0DPE_SHIFT)) & FMC_PFB0CR_B0DPE_MASK)
<> 144:ef7eb2e8f9f7 2434 #define FMC_PFB0CR_B0ICE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2435 #define FMC_PFB0CR_B0ICE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2436 #define FMC_PFB0CR_B0ICE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0ICE_SHIFT)) & FMC_PFB0CR_B0ICE_MASK)
<> 144:ef7eb2e8f9f7 2437 #define FMC_PFB0CR_B0DCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2438 #define FMC_PFB0CR_B0DCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2439 #define FMC_PFB0CR_B0DCE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0DCE_SHIFT)) & FMC_PFB0CR_B0DCE_MASK)
<> 144:ef7eb2e8f9f7 2440 #define FMC_PFB0CR_CRC_MASK (0xE0U)
<> 144:ef7eb2e8f9f7 2441 #define FMC_PFB0CR_CRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2442 #define FMC_PFB0CR_CRC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CRC_SHIFT)) & FMC_PFB0CR_CRC_MASK)
<> 144:ef7eb2e8f9f7 2443 #define FMC_PFB0CR_B0MW_MASK (0x60000U)
<> 144:ef7eb2e8f9f7 2444 #define FMC_PFB0CR_B0MW_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2445 #define FMC_PFB0CR_B0MW(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0MW_SHIFT)) & FMC_PFB0CR_B0MW_MASK)
<> 144:ef7eb2e8f9f7 2446 #define FMC_PFB0CR_S_B_INV_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 2447 #define FMC_PFB0CR_S_B_INV_SHIFT (19U)
<> 144:ef7eb2e8f9f7 2448 #define FMC_PFB0CR_S_B_INV(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_S_B_INV_SHIFT)) & FMC_PFB0CR_S_B_INV_MASK)
<> 144:ef7eb2e8f9f7 2449 #define FMC_PFB0CR_CINV_WAY_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 2450 #define FMC_PFB0CR_CINV_WAY_SHIFT (20U)
<> 144:ef7eb2e8f9f7 2451 #define FMC_PFB0CR_CINV_WAY(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CINV_WAY_SHIFT)) & FMC_PFB0CR_CINV_WAY_MASK)
<> 144:ef7eb2e8f9f7 2452 #define FMC_PFB0CR_CLCK_WAY_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 2453 #define FMC_PFB0CR_CLCK_WAY_SHIFT (24U)
<> 144:ef7eb2e8f9f7 2454 #define FMC_PFB0CR_CLCK_WAY(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_CLCK_WAY_SHIFT)) & FMC_PFB0CR_CLCK_WAY_MASK)
<> 144:ef7eb2e8f9f7 2455 #define FMC_PFB0CR_B0RWSC_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2456 #define FMC_PFB0CR_B0RWSC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2457 #define FMC_PFB0CR_B0RWSC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB0CR_B0RWSC_SHIFT)) & FMC_PFB0CR_B0RWSC_MASK)
<> 144:ef7eb2e8f9f7 2458
<> 144:ef7eb2e8f9f7 2459 /*! @name PFB1CR - Flash Bank 1 Control Register */
<> 144:ef7eb2e8f9f7 2460 #define FMC_PFB1CR_B1SEBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2461 #define FMC_PFB1CR_B1SEBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2462 #define FMC_PFB1CR_B1SEBE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1SEBE_SHIFT)) & FMC_PFB1CR_B1SEBE_MASK)
<> 144:ef7eb2e8f9f7 2463 #define FMC_PFB1CR_B1IPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2464 #define FMC_PFB1CR_B1IPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2465 #define FMC_PFB1CR_B1IPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1IPE_SHIFT)) & FMC_PFB1CR_B1IPE_MASK)
<> 144:ef7eb2e8f9f7 2466 #define FMC_PFB1CR_B1DPE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 2467 #define FMC_PFB1CR_B1DPE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2468 #define FMC_PFB1CR_B1DPE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1DPE_SHIFT)) & FMC_PFB1CR_B1DPE_MASK)
<> 144:ef7eb2e8f9f7 2469 #define FMC_PFB1CR_B1ICE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2470 #define FMC_PFB1CR_B1ICE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2471 #define FMC_PFB1CR_B1ICE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1ICE_SHIFT)) & FMC_PFB1CR_B1ICE_MASK)
<> 144:ef7eb2e8f9f7 2472 #define FMC_PFB1CR_B1DCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2473 #define FMC_PFB1CR_B1DCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2474 #define FMC_PFB1CR_B1DCE(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1DCE_SHIFT)) & FMC_PFB1CR_B1DCE_MASK)
<> 144:ef7eb2e8f9f7 2475 #define FMC_PFB1CR_B1MW_MASK (0x60000U)
<> 144:ef7eb2e8f9f7 2476 #define FMC_PFB1CR_B1MW_SHIFT (17U)
<> 144:ef7eb2e8f9f7 2477 #define FMC_PFB1CR_B1MW(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1MW_SHIFT)) & FMC_PFB1CR_B1MW_MASK)
<> 144:ef7eb2e8f9f7 2478 #define FMC_PFB1CR_B1RWSC_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 2479 #define FMC_PFB1CR_B1RWSC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 2480 #define FMC_PFB1CR_B1RWSC(x) (((uint32_t)(((uint32_t)(x)) << FMC_PFB1CR_B1RWSC_SHIFT)) & FMC_PFB1CR_B1RWSC_MASK)
<> 144:ef7eb2e8f9f7 2481
<> 144:ef7eb2e8f9f7 2482 /*! @name TAGVDW0S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 2483 #define FMC_TAGVDW0S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2484 #define FMC_TAGVDW0S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2485 #define FMC_TAGVDW0S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW0S_valid_SHIFT)) & FMC_TAGVDW0S_valid_MASK)
<> 144:ef7eb2e8f9f7 2486 #define FMC_TAGVDW0S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 2487 #define FMC_TAGVDW0S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2488 #define FMC_TAGVDW0S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW0S_tag_SHIFT)) & FMC_TAGVDW0S_tag_MASK)
<> 144:ef7eb2e8f9f7 2489
<> 144:ef7eb2e8f9f7 2490 /* The count of FMC_TAGVDW0S */
<> 144:ef7eb2e8f9f7 2491 #define FMC_TAGVDW0S_COUNT (8U)
<> 144:ef7eb2e8f9f7 2492
<> 144:ef7eb2e8f9f7 2493 /*! @name TAGVDW1S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 2494 #define FMC_TAGVDW1S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2495 #define FMC_TAGVDW1S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2496 #define FMC_TAGVDW1S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW1S_valid_SHIFT)) & FMC_TAGVDW1S_valid_MASK)
<> 144:ef7eb2e8f9f7 2497 #define FMC_TAGVDW1S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 2498 #define FMC_TAGVDW1S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2499 #define FMC_TAGVDW1S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW1S_tag_SHIFT)) & FMC_TAGVDW1S_tag_MASK)
<> 144:ef7eb2e8f9f7 2500
<> 144:ef7eb2e8f9f7 2501 /* The count of FMC_TAGVDW1S */
<> 144:ef7eb2e8f9f7 2502 #define FMC_TAGVDW1S_COUNT (8U)
<> 144:ef7eb2e8f9f7 2503
<> 144:ef7eb2e8f9f7 2504 /*! @name TAGVDW2S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 2505 #define FMC_TAGVDW2S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2506 #define FMC_TAGVDW2S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2507 #define FMC_TAGVDW2S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW2S_valid_SHIFT)) & FMC_TAGVDW2S_valid_MASK)
<> 144:ef7eb2e8f9f7 2508 #define FMC_TAGVDW2S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 2509 #define FMC_TAGVDW2S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2510 #define FMC_TAGVDW2S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW2S_tag_SHIFT)) & FMC_TAGVDW2S_tag_MASK)
<> 144:ef7eb2e8f9f7 2511
<> 144:ef7eb2e8f9f7 2512 /* The count of FMC_TAGVDW2S */
<> 144:ef7eb2e8f9f7 2513 #define FMC_TAGVDW2S_COUNT (8U)
<> 144:ef7eb2e8f9f7 2514
<> 144:ef7eb2e8f9f7 2515 /*! @name TAGVDW3S - Cache Tag Storage */
<> 144:ef7eb2e8f9f7 2516 #define FMC_TAGVDW3S_valid_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2517 #define FMC_TAGVDW3S_valid_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2518 #define FMC_TAGVDW3S_valid(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW3S_valid_SHIFT)) & FMC_TAGVDW3S_valid_MASK)
<> 144:ef7eb2e8f9f7 2519 #define FMC_TAGVDW3S_tag_MASK (0x7FFE0U)
<> 144:ef7eb2e8f9f7 2520 #define FMC_TAGVDW3S_tag_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2521 #define FMC_TAGVDW3S_tag(x) (((uint32_t)(((uint32_t)(x)) << FMC_TAGVDW3S_tag_SHIFT)) & FMC_TAGVDW3S_tag_MASK)
<> 144:ef7eb2e8f9f7 2522
<> 144:ef7eb2e8f9f7 2523 /* The count of FMC_TAGVDW3S */
<> 144:ef7eb2e8f9f7 2524 #define FMC_TAGVDW3S_COUNT (8U)
<> 144:ef7eb2e8f9f7 2525
<> 144:ef7eb2e8f9f7 2526 /*! @name DATA_U - Cache Data Storage (upper word) */
<> 144:ef7eb2e8f9f7 2527 #define FMC_DATA_U_data_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2528 #define FMC_DATA_U_data_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2529 #define FMC_DATA_U_data(x) (((uint32_t)(((uint32_t)(x)) << FMC_DATA_U_data_SHIFT)) & FMC_DATA_U_data_MASK)
<> 144:ef7eb2e8f9f7 2530
<> 144:ef7eb2e8f9f7 2531 /* The count of FMC_DATA_U */
<> 144:ef7eb2e8f9f7 2532 #define FMC_DATA_U_COUNT (4U)
<> 144:ef7eb2e8f9f7 2533
<> 144:ef7eb2e8f9f7 2534 /* The count of FMC_DATA_U */
<> 144:ef7eb2e8f9f7 2535 #define FMC_DATA_U_COUNT2 (8U)
<> 144:ef7eb2e8f9f7 2536
<> 144:ef7eb2e8f9f7 2537 /*! @name DATA_L - Cache Data Storage (lower word) */
<> 144:ef7eb2e8f9f7 2538 #define FMC_DATA_L_data_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 2539 #define FMC_DATA_L_data_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2540 #define FMC_DATA_L_data(x) (((uint32_t)(((uint32_t)(x)) << FMC_DATA_L_data_SHIFT)) & FMC_DATA_L_data_MASK)
<> 144:ef7eb2e8f9f7 2541
<> 144:ef7eb2e8f9f7 2542 /* The count of FMC_DATA_L */
<> 144:ef7eb2e8f9f7 2543 #define FMC_DATA_L_COUNT (4U)
<> 144:ef7eb2e8f9f7 2544
<> 144:ef7eb2e8f9f7 2545 /* The count of FMC_DATA_L */
<> 144:ef7eb2e8f9f7 2546 #define FMC_DATA_L_COUNT2 (8U)
<> 144:ef7eb2e8f9f7 2547
<> 144:ef7eb2e8f9f7 2548
<> 144:ef7eb2e8f9f7 2549 /*!
<> 144:ef7eb2e8f9f7 2550 * @}
<> 144:ef7eb2e8f9f7 2551 */ /* end of group FMC_Register_Masks */
<> 144:ef7eb2e8f9f7 2552
<> 144:ef7eb2e8f9f7 2553
<> 144:ef7eb2e8f9f7 2554 /* FMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2555 /** Peripheral FMC base address */
<> 144:ef7eb2e8f9f7 2556 #define FMC_BASE (0x4001F000u)
<> 144:ef7eb2e8f9f7 2557 /** Peripheral FMC base pointer */
<> 144:ef7eb2e8f9f7 2558 #define FMC ((FMC_Type *)FMC_BASE)
<> 144:ef7eb2e8f9f7 2559 /** Array initializer of FMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 2560 #define FMC_BASE_ADDRS { FMC_BASE }
<> 144:ef7eb2e8f9f7 2561 /** Array initializer of FMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 2562 #define FMC_BASE_PTRS { FMC }
<> 144:ef7eb2e8f9f7 2563
<> 144:ef7eb2e8f9f7 2564 /*!
<> 144:ef7eb2e8f9f7 2565 * @}
<> 144:ef7eb2e8f9f7 2566 */ /* end of group FMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2567
<> 144:ef7eb2e8f9f7 2568
<> 144:ef7eb2e8f9f7 2569 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2570 -- FTFA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2571 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2572
<> 144:ef7eb2e8f9f7 2573 /*!
<> 144:ef7eb2e8f9f7 2574 * @addtogroup FTFA_Peripheral_Access_Layer FTFA Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2575 * @{
<> 144:ef7eb2e8f9f7 2576 */
<> 144:ef7eb2e8f9f7 2577
<> 144:ef7eb2e8f9f7 2578 /** FTFA - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2579 typedef struct {
<> 144:ef7eb2e8f9f7 2580 __IO uint8_t FSTAT; /**< Flash Status Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 2581 __IO uint8_t FCNFG; /**< Flash Configuration Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 2582 __I uint8_t FSEC; /**< Flash Security Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 2583 __I uint8_t FOPT; /**< Flash Option Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 2584 __IO uint8_t FCCOB3; /**< Flash Common Command Object Registers, offset: 0x4 */
<> 144:ef7eb2e8f9f7 2585 __IO uint8_t FCCOB2; /**< Flash Common Command Object Registers, offset: 0x5 */
<> 144:ef7eb2e8f9f7 2586 __IO uint8_t FCCOB1; /**< Flash Common Command Object Registers, offset: 0x6 */
<> 144:ef7eb2e8f9f7 2587 __IO uint8_t FCCOB0; /**< Flash Common Command Object Registers, offset: 0x7 */
<> 144:ef7eb2e8f9f7 2588 __IO uint8_t FCCOB7; /**< Flash Common Command Object Registers, offset: 0x8 */
<> 144:ef7eb2e8f9f7 2589 __IO uint8_t FCCOB6; /**< Flash Common Command Object Registers, offset: 0x9 */
<> 144:ef7eb2e8f9f7 2590 __IO uint8_t FCCOB5; /**< Flash Common Command Object Registers, offset: 0xA */
<> 144:ef7eb2e8f9f7 2591 __IO uint8_t FCCOB4; /**< Flash Common Command Object Registers, offset: 0xB */
<> 144:ef7eb2e8f9f7 2592 __IO uint8_t FCCOBB; /**< Flash Common Command Object Registers, offset: 0xC */
<> 144:ef7eb2e8f9f7 2593 __IO uint8_t FCCOBA; /**< Flash Common Command Object Registers, offset: 0xD */
<> 144:ef7eb2e8f9f7 2594 __IO uint8_t FCCOB9; /**< Flash Common Command Object Registers, offset: 0xE */
<> 144:ef7eb2e8f9f7 2595 __IO uint8_t FCCOB8; /**< Flash Common Command Object Registers, offset: 0xF */
<> 144:ef7eb2e8f9f7 2596 __IO uint8_t FPROT3; /**< Program Flash Protection Registers, offset: 0x10 */
<> 144:ef7eb2e8f9f7 2597 __IO uint8_t FPROT2; /**< Program Flash Protection Registers, offset: 0x11 */
<> 144:ef7eb2e8f9f7 2598 __IO uint8_t FPROT1; /**< Program Flash Protection Registers, offset: 0x12 */
<> 144:ef7eb2e8f9f7 2599 __IO uint8_t FPROT0; /**< Program Flash Protection Registers, offset: 0x13 */
<> 144:ef7eb2e8f9f7 2600 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 2601 __I uint8_t XACCH3; /**< Execute-only Access Registers, offset: 0x18 */
<> 144:ef7eb2e8f9f7 2602 __I uint8_t XACCH2; /**< Execute-only Access Registers, offset: 0x19 */
<> 144:ef7eb2e8f9f7 2603 __I uint8_t XACCH1; /**< Execute-only Access Registers, offset: 0x1A */
<> 144:ef7eb2e8f9f7 2604 __I uint8_t XACCH0; /**< Execute-only Access Registers, offset: 0x1B */
<> 144:ef7eb2e8f9f7 2605 __I uint8_t XACCL3; /**< Execute-only Access Registers, offset: 0x1C */
<> 144:ef7eb2e8f9f7 2606 __I uint8_t XACCL2; /**< Execute-only Access Registers, offset: 0x1D */
<> 144:ef7eb2e8f9f7 2607 __I uint8_t XACCL1; /**< Execute-only Access Registers, offset: 0x1E */
<> 144:ef7eb2e8f9f7 2608 __I uint8_t XACCL0; /**< Execute-only Access Registers, offset: 0x1F */
<> 144:ef7eb2e8f9f7 2609 __I uint8_t SACCH3; /**< Supervisor-only Access Registers, offset: 0x20 */
<> 144:ef7eb2e8f9f7 2610 __I uint8_t SACCH2; /**< Supervisor-only Access Registers, offset: 0x21 */
<> 144:ef7eb2e8f9f7 2611 __I uint8_t SACCH1; /**< Supervisor-only Access Registers, offset: 0x22 */
<> 144:ef7eb2e8f9f7 2612 __I uint8_t SACCH0; /**< Supervisor-only Access Registers, offset: 0x23 */
<> 144:ef7eb2e8f9f7 2613 __I uint8_t SACCL3; /**< Supervisor-only Access Registers, offset: 0x24 */
<> 144:ef7eb2e8f9f7 2614 __I uint8_t SACCL2; /**< Supervisor-only Access Registers, offset: 0x25 */
<> 144:ef7eb2e8f9f7 2615 __I uint8_t SACCL1; /**< Supervisor-only Access Registers, offset: 0x26 */
<> 144:ef7eb2e8f9f7 2616 __I uint8_t SACCL0; /**< Supervisor-only Access Registers, offset: 0x27 */
<> 144:ef7eb2e8f9f7 2617 __I uint8_t FACSS; /**< Flash Access Segment Size Register, offset: 0x28 */
<> 144:ef7eb2e8f9f7 2618 uint8_t RESERVED_1[2];
<> 144:ef7eb2e8f9f7 2619 __I uint8_t FACSN; /**< Flash Access Segment Number Register, offset: 0x2B */
<> 144:ef7eb2e8f9f7 2620 } FTFA_Type;
<> 144:ef7eb2e8f9f7 2621
<> 144:ef7eb2e8f9f7 2622 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2623 -- FTFA Register Masks
<> 144:ef7eb2e8f9f7 2624 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2625
<> 144:ef7eb2e8f9f7 2626 /*!
<> 144:ef7eb2e8f9f7 2627 * @addtogroup FTFA_Register_Masks FTFA Register Masks
<> 144:ef7eb2e8f9f7 2628 * @{
<> 144:ef7eb2e8f9f7 2629 */
<> 144:ef7eb2e8f9f7 2630
<> 144:ef7eb2e8f9f7 2631 /*! @name FSTAT - Flash Status Register */
<> 144:ef7eb2e8f9f7 2632 #define FTFA_FSTAT_MGSTAT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2633 #define FTFA_FSTAT_MGSTAT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2634 #define FTFA_FSTAT_MGSTAT0(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSTAT_MGSTAT0_SHIFT)) & FTFA_FSTAT_MGSTAT0_MASK)
<> 144:ef7eb2e8f9f7 2635 #define FTFA_FSTAT_FPVIOL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2636 #define FTFA_FSTAT_FPVIOL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2637 #define FTFA_FSTAT_FPVIOL(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSTAT_FPVIOL_SHIFT)) & FTFA_FSTAT_FPVIOL_MASK)
<> 144:ef7eb2e8f9f7 2638 #define FTFA_FSTAT_ACCERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2639 #define FTFA_FSTAT_ACCERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2640 #define FTFA_FSTAT_ACCERR(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSTAT_ACCERR_SHIFT)) & FTFA_FSTAT_ACCERR_MASK)
<> 144:ef7eb2e8f9f7 2641 #define FTFA_FSTAT_RDCOLERR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2642 #define FTFA_FSTAT_RDCOLERR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2643 #define FTFA_FSTAT_RDCOLERR(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSTAT_RDCOLERR_SHIFT)) & FTFA_FSTAT_RDCOLERR_MASK)
<> 144:ef7eb2e8f9f7 2644 #define FTFA_FSTAT_CCIF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2645 #define FTFA_FSTAT_CCIF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2646 #define FTFA_FSTAT_CCIF(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSTAT_CCIF_SHIFT)) & FTFA_FSTAT_CCIF_MASK)
<> 144:ef7eb2e8f9f7 2647
<> 144:ef7eb2e8f9f7 2648 /*! @name FCNFG - Flash Configuration Register */
<> 144:ef7eb2e8f9f7 2649 #define FTFA_FCNFG_ERSSUSP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2650 #define FTFA_FCNFG_ERSSUSP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2651 #define FTFA_FCNFG_ERSSUSP(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCNFG_ERSSUSP_SHIFT)) & FTFA_FCNFG_ERSSUSP_MASK)
<> 144:ef7eb2e8f9f7 2652 #define FTFA_FCNFG_ERSAREQ_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2653 #define FTFA_FCNFG_ERSAREQ_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2654 #define FTFA_FCNFG_ERSAREQ(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCNFG_ERSAREQ_SHIFT)) & FTFA_FCNFG_ERSAREQ_MASK)
<> 144:ef7eb2e8f9f7 2655 #define FTFA_FCNFG_RDCOLLIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2656 #define FTFA_FCNFG_RDCOLLIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2657 #define FTFA_FCNFG_RDCOLLIE(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCNFG_RDCOLLIE_SHIFT)) & FTFA_FCNFG_RDCOLLIE_MASK)
<> 144:ef7eb2e8f9f7 2658 #define FTFA_FCNFG_CCIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2659 #define FTFA_FCNFG_CCIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2660 #define FTFA_FCNFG_CCIE(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCNFG_CCIE_SHIFT)) & FTFA_FCNFG_CCIE_MASK)
<> 144:ef7eb2e8f9f7 2661
<> 144:ef7eb2e8f9f7 2662 /*! @name FSEC - Flash Security Register */
<> 144:ef7eb2e8f9f7 2663 #define FTFA_FSEC_SEC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 2664 #define FTFA_FSEC_SEC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2665 #define FTFA_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSEC_SEC_SHIFT)) & FTFA_FSEC_SEC_MASK)
<> 144:ef7eb2e8f9f7 2666 #define FTFA_FSEC_FSLACC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 2667 #define FTFA_FSEC_FSLACC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2668 #define FTFA_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSEC_FSLACC_SHIFT)) & FTFA_FSEC_FSLACC_MASK)
<> 144:ef7eb2e8f9f7 2669 #define FTFA_FSEC_MEEN_MASK (0x30U)
<> 144:ef7eb2e8f9f7 2670 #define FTFA_FSEC_MEEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2671 #define FTFA_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSEC_MEEN_SHIFT)) & FTFA_FSEC_MEEN_MASK)
<> 144:ef7eb2e8f9f7 2672 #define FTFA_FSEC_KEYEN_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 2673 #define FTFA_FSEC_KEYEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2674 #define FTFA_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FSEC_KEYEN_SHIFT)) & FTFA_FSEC_KEYEN_MASK)
<> 144:ef7eb2e8f9f7 2675
<> 144:ef7eb2e8f9f7 2676 /*! @name FOPT - Flash Option Register */
<> 144:ef7eb2e8f9f7 2677 #define FTFA_FOPT_OPT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2678 #define FTFA_FOPT_OPT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2679 #define FTFA_FOPT_OPT(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FOPT_OPT_SHIFT)) & FTFA_FOPT_OPT_MASK)
<> 144:ef7eb2e8f9f7 2680
<> 144:ef7eb2e8f9f7 2681 /*! @name FCCOB3 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2682 #define FTFA_FCCOB3_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2683 #define FTFA_FCCOB3_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2684 #define FTFA_FCCOB3_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB3_CCOBn_SHIFT)) & FTFA_FCCOB3_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2685
<> 144:ef7eb2e8f9f7 2686 /*! @name FCCOB2 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2687 #define FTFA_FCCOB2_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2688 #define FTFA_FCCOB2_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2689 #define FTFA_FCCOB2_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB2_CCOBn_SHIFT)) & FTFA_FCCOB2_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2690
<> 144:ef7eb2e8f9f7 2691 /*! @name FCCOB1 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2692 #define FTFA_FCCOB1_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2693 #define FTFA_FCCOB1_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2694 #define FTFA_FCCOB1_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB1_CCOBn_SHIFT)) & FTFA_FCCOB1_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2695
<> 144:ef7eb2e8f9f7 2696 /*! @name FCCOB0 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2697 #define FTFA_FCCOB0_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2698 #define FTFA_FCCOB0_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2699 #define FTFA_FCCOB0_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB0_CCOBn_SHIFT)) & FTFA_FCCOB0_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2700
<> 144:ef7eb2e8f9f7 2701 /*! @name FCCOB7 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2702 #define FTFA_FCCOB7_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2703 #define FTFA_FCCOB7_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2704 #define FTFA_FCCOB7_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB7_CCOBn_SHIFT)) & FTFA_FCCOB7_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2705
<> 144:ef7eb2e8f9f7 2706 /*! @name FCCOB6 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2707 #define FTFA_FCCOB6_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2708 #define FTFA_FCCOB6_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2709 #define FTFA_FCCOB6_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB6_CCOBn_SHIFT)) & FTFA_FCCOB6_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2710
<> 144:ef7eb2e8f9f7 2711 /*! @name FCCOB5 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2712 #define FTFA_FCCOB5_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2713 #define FTFA_FCCOB5_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2714 #define FTFA_FCCOB5_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB5_CCOBn_SHIFT)) & FTFA_FCCOB5_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2715
<> 144:ef7eb2e8f9f7 2716 /*! @name FCCOB4 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2717 #define FTFA_FCCOB4_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2718 #define FTFA_FCCOB4_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2719 #define FTFA_FCCOB4_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB4_CCOBn_SHIFT)) & FTFA_FCCOB4_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2720
<> 144:ef7eb2e8f9f7 2721 /*! @name FCCOBB - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2722 #define FTFA_FCCOBB_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2723 #define FTFA_FCCOBB_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2724 #define FTFA_FCCOBB_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOBB_CCOBn_SHIFT)) & FTFA_FCCOBB_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2725
<> 144:ef7eb2e8f9f7 2726 /*! @name FCCOBA - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2727 #define FTFA_FCCOBA_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2728 #define FTFA_FCCOBA_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2729 #define FTFA_FCCOBA_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOBA_CCOBn_SHIFT)) & FTFA_FCCOBA_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2730
<> 144:ef7eb2e8f9f7 2731 /*! @name FCCOB9 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2732 #define FTFA_FCCOB9_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2733 #define FTFA_FCCOB9_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2734 #define FTFA_FCCOB9_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB9_CCOBn_SHIFT)) & FTFA_FCCOB9_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2735
<> 144:ef7eb2e8f9f7 2736 /*! @name FCCOB8 - Flash Common Command Object Registers */
<> 144:ef7eb2e8f9f7 2737 #define FTFA_FCCOB8_CCOBn_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2738 #define FTFA_FCCOB8_CCOBn_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2739 #define FTFA_FCCOB8_CCOBn(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FCCOB8_CCOBn_SHIFT)) & FTFA_FCCOB8_CCOBn_MASK)
<> 144:ef7eb2e8f9f7 2740
<> 144:ef7eb2e8f9f7 2741 /*! @name FPROT3 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 2742 #define FTFA_FPROT3_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2743 #define FTFA_FPROT3_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2744 #define FTFA_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FPROT3_PROT_SHIFT)) & FTFA_FPROT3_PROT_MASK)
<> 144:ef7eb2e8f9f7 2745
<> 144:ef7eb2e8f9f7 2746 /*! @name FPROT2 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 2747 #define FTFA_FPROT2_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2748 #define FTFA_FPROT2_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2749 #define FTFA_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FPROT2_PROT_SHIFT)) & FTFA_FPROT2_PROT_MASK)
<> 144:ef7eb2e8f9f7 2750
<> 144:ef7eb2e8f9f7 2751 /*! @name FPROT1 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 2752 #define FTFA_FPROT1_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2753 #define FTFA_FPROT1_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2754 #define FTFA_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FPROT1_PROT_SHIFT)) & FTFA_FPROT1_PROT_MASK)
<> 144:ef7eb2e8f9f7 2755
<> 144:ef7eb2e8f9f7 2756 /*! @name FPROT0 - Program Flash Protection Registers */
<> 144:ef7eb2e8f9f7 2757 #define FTFA_FPROT0_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2758 #define FTFA_FPROT0_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2759 #define FTFA_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FPROT0_PROT_SHIFT)) & FTFA_FPROT0_PROT_MASK)
<> 144:ef7eb2e8f9f7 2760
<> 144:ef7eb2e8f9f7 2761 /*! @name XACCH3 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2762 #define FTFA_XACCH3_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2763 #define FTFA_XACCH3_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2764 #define FTFA_XACCH3_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCH3_XA_SHIFT)) & FTFA_XACCH3_XA_MASK)
<> 144:ef7eb2e8f9f7 2765
<> 144:ef7eb2e8f9f7 2766 /*! @name XACCH2 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2767 #define FTFA_XACCH2_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2768 #define FTFA_XACCH2_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2769 #define FTFA_XACCH2_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCH2_XA_SHIFT)) & FTFA_XACCH2_XA_MASK)
<> 144:ef7eb2e8f9f7 2770
<> 144:ef7eb2e8f9f7 2771 /*! @name XACCH1 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2772 #define FTFA_XACCH1_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2773 #define FTFA_XACCH1_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2774 #define FTFA_XACCH1_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCH1_XA_SHIFT)) & FTFA_XACCH1_XA_MASK)
<> 144:ef7eb2e8f9f7 2775
<> 144:ef7eb2e8f9f7 2776 /*! @name XACCH0 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2777 #define FTFA_XACCH0_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2778 #define FTFA_XACCH0_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2779 #define FTFA_XACCH0_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCH0_XA_SHIFT)) & FTFA_XACCH0_XA_MASK)
<> 144:ef7eb2e8f9f7 2780
<> 144:ef7eb2e8f9f7 2781 /*! @name XACCL3 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2782 #define FTFA_XACCL3_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2783 #define FTFA_XACCL3_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2784 #define FTFA_XACCL3_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCL3_XA_SHIFT)) & FTFA_XACCL3_XA_MASK)
<> 144:ef7eb2e8f9f7 2785
<> 144:ef7eb2e8f9f7 2786 /*! @name XACCL2 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2787 #define FTFA_XACCL2_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2788 #define FTFA_XACCL2_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2789 #define FTFA_XACCL2_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCL2_XA_SHIFT)) & FTFA_XACCL2_XA_MASK)
<> 144:ef7eb2e8f9f7 2790
<> 144:ef7eb2e8f9f7 2791 /*! @name XACCL1 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2792 #define FTFA_XACCL1_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2793 #define FTFA_XACCL1_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2794 #define FTFA_XACCL1_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCL1_XA_SHIFT)) & FTFA_XACCL1_XA_MASK)
<> 144:ef7eb2e8f9f7 2795
<> 144:ef7eb2e8f9f7 2796 /*! @name XACCL0 - Execute-only Access Registers */
<> 144:ef7eb2e8f9f7 2797 #define FTFA_XACCL0_XA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2798 #define FTFA_XACCL0_XA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2799 #define FTFA_XACCL0_XA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_XACCL0_XA_SHIFT)) & FTFA_XACCL0_XA_MASK)
<> 144:ef7eb2e8f9f7 2800
<> 144:ef7eb2e8f9f7 2801 /*! @name SACCH3 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2802 #define FTFA_SACCH3_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2803 #define FTFA_SACCH3_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2804 #define FTFA_SACCH3_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCH3_SA_SHIFT)) & FTFA_SACCH3_SA_MASK)
<> 144:ef7eb2e8f9f7 2805
<> 144:ef7eb2e8f9f7 2806 /*! @name SACCH2 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2807 #define FTFA_SACCH2_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2808 #define FTFA_SACCH2_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2809 #define FTFA_SACCH2_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCH2_SA_SHIFT)) & FTFA_SACCH2_SA_MASK)
<> 144:ef7eb2e8f9f7 2810
<> 144:ef7eb2e8f9f7 2811 /*! @name SACCH1 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2812 #define FTFA_SACCH1_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2813 #define FTFA_SACCH1_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2814 #define FTFA_SACCH1_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCH1_SA_SHIFT)) & FTFA_SACCH1_SA_MASK)
<> 144:ef7eb2e8f9f7 2815
<> 144:ef7eb2e8f9f7 2816 /*! @name SACCH0 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2817 #define FTFA_SACCH0_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2818 #define FTFA_SACCH0_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2819 #define FTFA_SACCH0_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCH0_SA_SHIFT)) & FTFA_SACCH0_SA_MASK)
<> 144:ef7eb2e8f9f7 2820
<> 144:ef7eb2e8f9f7 2821 /*! @name SACCL3 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2822 #define FTFA_SACCL3_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2823 #define FTFA_SACCL3_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2824 #define FTFA_SACCL3_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCL3_SA_SHIFT)) & FTFA_SACCL3_SA_MASK)
<> 144:ef7eb2e8f9f7 2825
<> 144:ef7eb2e8f9f7 2826 /*! @name SACCL2 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2827 #define FTFA_SACCL2_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2828 #define FTFA_SACCL2_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2829 #define FTFA_SACCL2_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCL2_SA_SHIFT)) & FTFA_SACCL2_SA_MASK)
<> 144:ef7eb2e8f9f7 2830
<> 144:ef7eb2e8f9f7 2831 /*! @name SACCL1 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2832 #define FTFA_SACCL1_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2833 #define FTFA_SACCL1_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2834 #define FTFA_SACCL1_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCL1_SA_SHIFT)) & FTFA_SACCL1_SA_MASK)
<> 144:ef7eb2e8f9f7 2835
<> 144:ef7eb2e8f9f7 2836 /*! @name SACCL0 - Supervisor-only Access Registers */
<> 144:ef7eb2e8f9f7 2837 #define FTFA_SACCL0_SA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2838 #define FTFA_SACCL0_SA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2839 #define FTFA_SACCL0_SA(x) (((uint8_t)(((uint8_t)(x)) << FTFA_SACCL0_SA_SHIFT)) & FTFA_SACCL0_SA_MASK)
<> 144:ef7eb2e8f9f7 2840
<> 144:ef7eb2e8f9f7 2841 /*! @name FACSS - Flash Access Segment Size Register */
<> 144:ef7eb2e8f9f7 2842 #define FTFA_FACSS_SGSIZE_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2843 #define FTFA_FACSS_SGSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2844 #define FTFA_FACSS_SGSIZE(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FACSS_SGSIZE_SHIFT)) & FTFA_FACSS_SGSIZE_MASK)
<> 144:ef7eb2e8f9f7 2845
<> 144:ef7eb2e8f9f7 2846 /*! @name FACSN - Flash Access Segment Number Register */
<> 144:ef7eb2e8f9f7 2847 #define FTFA_FACSN_NUMSG_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 2848 #define FTFA_FACSN_NUMSG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2849 #define FTFA_FACSN_NUMSG(x) (((uint8_t)(((uint8_t)(x)) << FTFA_FACSN_NUMSG_SHIFT)) & FTFA_FACSN_NUMSG_MASK)
<> 144:ef7eb2e8f9f7 2850
<> 144:ef7eb2e8f9f7 2851
<> 144:ef7eb2e8f9f7 2852 /*!
<> 144:ef7eb2e8f9f7 2853 * @}
<> 144:ef7eb2e8f9f7 2854 */ /* end of group FTFA_Register_Masks */
<> 144:ef7eb2e8f9f7 2855
<> 144:ef7eb2e8f9f7 2856
<> 144:ef7eb2e8f9f7 2857 /* FTFA - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 2858 /** Peripheral FTFA base address */
<> 144:ef7eb2e8f9f7 2859 #define FTFA_BASE (0x40020000u)
<> 144:ef7eb2e8f9f7 2860 /** Peripheral FTFA base pointer */
<> 144:ef7eb2e8f9f7 2861 #define FTFA ((FTFA_Type *)FTFA_BASE)
<> 144:ef7eb2e8f9f7 2862 /** Array initializer of FTFA peripheral base addresses */
<> 144:ef7eb2e8f9f7 2863 #define FTFA_BASE_ADDRS { FTFA_BASE }
<> 144:ef7eb2e8f9f7 2864 /** Array initializer of FTFA peripheral base pointers */
<> 144:ef7eb2e8f9f7 2865 #define FTFA_BASE_PTRS { FTFA }
<> 144:ef7eb2e8f9f7 2866 /** Interrupt vectors for the FTFA peripheral type */
<> 144:ef7eb2e8f9f7 2867 #define FTFA_COMMAND_COMPLETE_IRQS { FTF_IRQn }
<> 144:ef7eb2e8f9f7 2868 #define FTFA_READ_COLLISION_IRQS { Read_Collision_IRQn }
<> 144:ef7eb2e8f9f7 2869
<> 144:ef7eb2e8f9f7 2870 /*!
<> 144:ef7eb2e8f9f7 2871 * @}
<> 144:ef7eb2e8f9f7 2872 */ /* end of group FTFA_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 2873
<> 144:ef7eb2e8f9f7 2874
<> 144:ef7eb2e8f9f7 2875 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2876 -- FTM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2877 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2878
<> 144:ef7eb2e8f9f7 2879 /*!
<> 144:ef7eb2e8f9f7 2880 * @addtogroup FTM_Peripheral_Access_Layer FTM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 2881 * @{
<> 144:ef7eb2e8f9f7 2882 */
<> 144:ef7eb2e8f9f7 2883
<> 144:ef7eb2e8f9f7 2884 /** FTM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 2885 typedef struct {
<> 144:ef7eb2e8f9f7 2886 __IO uint32_t SC; /**< Status And Control, offset: 0x0 */
<> 144:ef7eb2e8f9f7 2887 __IO uint32_t CNT; /**< Counter, offset: 0x4 */
<> 144:ef7eb2e8f9f7 2888 __IO uint32_t MOD; /**< Modulo, offset: 0x8 */
<> 144:ef7eb2e8f9f7 2889 struct { /* offset: 0xC, array step: 0x8 */
<> 144:ef7eb2e8f9f7 2890 __IO uint32_t CnSC; /**< Channel (n) Status And Control, array offset: 0xC, array step: 0x8 */
<> 144:ef7eb2e8f9f7 2891 __IO uint32_t CnV; /**< Channel (n) Value, array offset: 0x10, array step: 0x8 */
<> 144:ef7eb2e8f9f7 2892 } CONTROLS[8];
<> 144:ef7eb2e8f9f7 2893 __IO uint32_t CNTIN; /**< Counter Initial Value, offset: 0x4C */
<> 144:ef7eb2e8f9f7 2894 __IO uint32_t STATUS; /**< Capture And Compare Status, offset: 0x50 */
<> 144:ef7eb2e8f9f7 2895 __IO uint32_t MODE; /**< Features Mode Selection, offset: 0x54 */
<> 144:ef7eb2e8f9f7 2896 __IO uint32_t SYNC; /**< Synchronization, offset: 0x58 */
<> 144:ef7eb2e8f9f7 2897 __IO uint32_t OUTINIT; /**< Initial State For Channels Output, offset: 0x5C */
<> 144:ef7eb2e8f9f7 2898 __IO uint32_t OUTMASK; /**< Output Mask, offset: 0x60 */
<> 144:ef7eb2e8f9f7 2899 __IO uint32_t COMBINE; /**< Function For Linked Channels, offset: 0x64 */
<> 144:ef7eb2e8f9f7 2900 __IO uint32_t DEADTIME; /**< Deadtime Insertion Control, offset: 0x68 */
<> 144:ef7eb2e8f9f7 2901 __IO uint32_t EXTTRIG; /**< FTM External Trigger, offset: 0x6C */
<> 144:ef7eb2e8f9f7 2902 __IO uint32_t POL; /**< Channels Polarity, offset: 0x70 */
<> 144:ef7eb2e8f9f7 2903 __IO uint32_t FMS; /**< Fault Mode Status, offset: 0x74 */
<> 144:ef7eb2e8f9f7 2904 __IO uint32_t FILTER; /**< Input Capture Filter Control, offset: 0x78 */
<> 144:ef7eb2e8f9f7 2905 __IO uint32_t FLTCTRL; /**< Fault Control, offset: 0x7C */
<> 144:ef7eb2e8f9f7 2906 __IO uint32_t QDCTRL; /**< Quadrature Decoder Control And Status, offset: 0x80 */
<> 144:ef7eb2e8f9f7 2907 __IO uint32_t CONF; /**< Configuration, offset: 0x84 */
<> 144:ef7eb2e8f9f7 2908 __IO uint32_t FLTPOL; /**< FTM Fault Input Polarity, offset: 0x88 */
<> 144:ef7eb2e8f9f7 2909 __IO uint32_t SYNCONF; /**< Synchronization Configuration, offset: 0x8C */
<> 144:ef7eb2e8f9f7 2910 __IO uint32_t INVCTRL; /**< FTM Inverting Control, offset: 0x90 */
<> 144:ef7eb2e8f9f7 2911 __IO uint32_t SWOCTRL; /**< FTM Software Output Control, offset: 0x94 */
<> 144:ef7eb2e8f9f7 2912 __IO uint32_t PWMLOAD; /**< FTM PWM Load, offset: 0x98 */
<> 144:ef7eb2e8f9f7 2913 } FTM_Type;
<> 144:ef7eb2e8f9f7 2914
<> 144:ef7eb2e8f9f7 2915 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 2916 -- FTM Register Masks
<> 144:ef7eb2e8f9f7 2917 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 2918
<> 144:ef7eb2e8f9f7 2919 /*!
<> 144:ef7eb2e8f9f7 2920 * @addtogroup FTM_Register_Masks FTM Register Masks
<> 144:ef7eb2e8f9f7 2921 * @{
<> 144:ef7eb2e8f9f7 2922 */
<> 144:ef7eb2e8f9f7 2923
<> 144:ef7eb2e8f9f7 2924 /*! @name SC - Status And Control */
<> 144:ef7eb2e8f9f7 2925 #define FTM_SC_PS_MASK (0x7U)
<> 144:ef7eb2e8f9f7 2926 #define FTM_SC_PS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2927 #define FTM_SC_PS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_PS_SHIFT)) & FTM_SC_PS_MASK)
<> 144:ef7eb2e8f9f7 2928 #define FTM_SC_CLKS_MASK (0x18U)
<> 144:ef7eb2e8f9f7 2929 #define FTM_SC_CLKS_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2930 #define FTM_SC_CLKS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_CLKS_SHIFT)) & FTM_SC_CLKS_MASK)
<> 144:ef7eb2e8f9f7 2931 #define FTM_SC_CPWMS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2932 #define FTM_SC_CPWMS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2933 #define FTM_SC_CPWMS(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_CPWMS_SHIFT)) & FTM_SC_CPWMS_MASK)
<> 144:ef7eb2e8f9f7 2934 #define FTM_SC_TOIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2935 #define FTM_SC_TOIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2936 #define FTM_SC_TOIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_TOIE_SHIFT)) & FTM_SC_TOIE_MASK)
<> 144:ef7eb2e8f9f7 2937 #define FTM_SC_TOF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2938 #define FTM_SC_TOF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2939 #define FTM_SC_TOF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SC_TOF_SHIFT)) & FTM_SC_TOF_MASK)
<> 144:ef7eb2e8f9f7 2940
<> 144:ef7eb2e8f9f7 2941 /*! @name CNT - Counter */
<> 144:ef7eb2e8f9f7 2942 #define FTM_CNT_COUNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2943 #define FTM_CNT_COUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2944 #define FTM_CNT_COUNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CNT_COUNT_SHIFT)) & FTM_CNT_COUNT_MASK)
<> 144:ef7eb2e8f9f7 2945
<> 144:ef7eb2e8f9f7 2946 /*! @name MOD - Modulo */
<> 144:ef7eb2e8f9f7 2947 #define FTM_MOD_MOD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2948 #define FTM_MOD_MOD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2949 #define FTM_MOD_MOD(x) (((uint32_t)(((uint32_t)(x)) << FTM_MOD_MOD_SHIFT)) & FTM_MOD_MOD_MASK)
<> 144:ef7eb2e8f9f7 2950
<> 144:ef7eb2e8f9f7 2951 /*! @name CnSC - Channel (n) Status And Control */
<> 144:ef7eb2e8f9f7 2952 #define FTM_CnSC_DMA_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2953 #define FTM_CnSC_DMA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2954 #define FTM_CnSC_DMA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_DMA_SHIFT)) & FTM_CnSC_DMA_MASK)
<> 144:ef7eb2e8f9f7 2955 #define FTM_CnSC_ICRST_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2956 #define FTM_CnSC_ICRST_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2957 #define FTM_CnSC_ICRST(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_ICRST_SHIFT)) & FTM_CnSC_ICRST_MASK)
<> 144:ef7eb2e8f9f7 2958 #define FTM_CnSC_ELSA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 2959 #define FTM_CnSC_ELSA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 2960 #define FTM_CnSC_ELSA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_ELSA_SHIFT)) & FTM_CnSC_ELSA_MASK)
<> 144:ef7eb2e8f9f7 2961 #define FTM_CnSC_ELSB_MASK (0x8U)
<> 144:ef7eb2e8f9f7 2962 #define FTM_CnSC_ELSB_SHIFT (3U)
<> 144:ef7eb2e8f9f7 2963 #define FTM_CnSC_ELSB(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_ELSB_SHIFT)) & FTM_CnSC_ELSB_MASK)
<> 144:ef7eb2e8f9f7 2964 #define FTM_CnSC_MSA_MASK (0x10U)
<> 144:ef7eb2e8f9f7 2965 #define FTM_CnSC_MSA_SHIFT (4U)
<> 144:ef7eb2e8f9f7 2966 #define FTM_CnSC_MSA(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_MSA_SHIFT)) & FTM_CnSC_MSA_MASK)
<> 144:ef7eb2e8f9f7 2967 #define FTM_CnSC_MSB_MASK (0x20U)
<> 144:ef7eb2e8f9f7 2968 #define FTM_CnSC_MSB_SHIFT (5U)
<> 144:ef7eb2e8f9f7 2969 #define FTM_CnSC_MSB(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_MSB_SHIFT)) & FTM_CnSC_MSB_MASK)
<> 144:ef7eb2e8f9f7 2970 #define FTM_CnSC_CHIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 2971 #define FTM_CnSC_CHIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 2972 #define FTM_CnSC_CHIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_CHIE_SHIFT)) & FTM_CnSC_CHIE_MASK)
<> 144:ef7eb2e8f9f7 2973 #define FTM_CnSC_CHF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 2974 #define FTM_CnSC_CHF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 2975 #define FTM_CnSC_CHF(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnSC_CHF_SHIFT)) & FTM_CnSC_CHF_MASK)
<> 144:ef7eb2e8f9f7 2976
<> 144:ef7eb2e8f9f7 2977 /* The count of FTM_CnSC */
<> 144:ef7eb2e8f9f7 2978 #define FTM_CnSC_COUNT (8U)
<> 144:ef7eb2e8f9f7 2979
<> 144:ef7eb2e8f9f7 2980 /*! @name CnV - Channel (n) Value */
<> 144:ef7eb2e8f9f7 2981 #define FTM_CnV_VAL_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2982 #define FTM_CnV_VAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2983 #define FTM_CnV_VAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_CnV_VAL_SHIFT)) & FTM_CnV_VAL_MASK)
<> 144:ef7eb2e8f9f7 2984
<> 144:ef7eb2e8f9f7 2985 /* The count of FTM_CnV */
<> 144:ef7eb2e8f9f7 2986 #define FTM_CnV_COUNT (8U)
<> 144:ef7eb2e8f9f7 2987
<> 144:ef7eb2e8f9f7 2988 /*! @name CNTIN - Counter Initial Value */
<> 144:ef7eb2e8f9f7 2989 #define FTM_CNTIN_INIT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 2990 #define FTM_CNTIN_INIT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2991 #define FTM_CNTIN_INIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CNTIN_INIT_SHIFT)) & FTM_CNTIN_INIT_MASK)
<> 144:ef7eb2e8f9f7 2992
<> 144:ef7eb2e8f9f7 2993 /*! @name STATUS - Capture And Compare Status */
<> 144:ef7eb2e8f9f7 2994 #define FTM_STATUS_CH0F_MASK (0x1U)
<> 144:ef7eb2e8f9f7 2995 #define FTM_STATUS_CH0F_SHIFT (0U)
<> 144:ef7eb2e8f9f7 2996 #define FTM_STATUS_CH0F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH0F_SHIFT)) & FTM_STATUS_CH0F_MASK)
<> 144:ef7eb2e8f9f7 2997 #define FTM_STATUS_CH1F_MASK (0x2U)
<> 144:ef7eb2e8f9f7 2998 #define FTM_STATUS_CH1F_SHIFT (1U)
<> 144:ef7eb2e8f9f7 2999 #define FTM_STATUS_CH1F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH1F_SHIFT)) & FTM_STATUS_CH1F_MASK)
<> 144:ef7eb2e8f9f7 3000 #define FTM_STATUS_CH2F_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3001 #define FTM_STATUS_CH2F_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3002 #define FTM_STATUS_CH2F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH2F_SHIFT)) & FTM_STATUS_CH2F_MASK)
<> 144:ef7eb2e8f9f7 3003 #define FTM_STATUS_CH3F_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3004 #define FTM_STATUS_CH3F_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3005 #define FTM_STATUS_CH3F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH3F_SHIFT)) & FTM_STATUS_CH3F_MASK)
<> 144:ef7eb2e8f9f7 3006 #define FTM_STATUS_CH4F_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3007 #define FTM_STATUS_CH4F_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3008 #define FTM_STATUS_CH4F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH4F_SHIFT)) & FTM_STATUS_CH4F_MASK)
<> 144:ef7eb2e8f9f7 3009 #define FTM_STATUS_CH5F_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3010 #define FTM_STATUS_CH5F_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3011 #define FTM_STATUS_CH5F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH5F_SHIFT)) & FTM_STATUS_CH5F_MASK)
<> 144:ef7eb2e8f9f7 3012 #define FTM_STATUS_CH6F_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3013 #define FTM_STATUS_CH6F_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3014 #define FTM_STATUS_CH6F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH6F_SHIFT)) & FTM_STATUS_CH6F_MASK)
<> 144:ef7eb2e8f9f7 3015 #define FTM_STATUS_CH7F_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3016 #define FTM_STATUS_CH7F_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3017 #define FTM_STATUS_CH7F(x) (((uint32_t)(((uint32_t)(x)) << FTM_STATUS_CH7F_SHIFT)) & FTM_STATUS_CH7F_MASK)
<> 144:ef7eb2e8f9f7 3018
<> 144:ef7eb2e8f9f7 3019 /*! @name MODE - Features Mode Selection */
<> 144:ef7eb2e8f9f7 3020 #define FTM_MODE_FTMEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3021 #define FTM_MODE_FTMEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3022 #define FTM_MODE_FTMEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FTMEN_SHIFT)) & FTM_MODE_FTMEN_MASK)
<> 144:ef7eb2e8f9f7 3023 #define FTM_MODE_INIT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3024 #define FTM_MODE_INIT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3025 #define FTM_MODE_INIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_INIT_SHIFT)) & FTM_MODE_INIT_MASK)
<> 144:ef7eb2e8f9f7 3026 #define FTM_MODE_WPDIS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3027 #define FTM_MODE_WPDIS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3028 #define FTM_MODE_WPDIS(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_WPDIS_SHIFT)) & FTM_MODE_WPDIS_MASK)
<> 144:ef7eb2e8f9f7 3029 #define FTM_MODE_PWMSYNC_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3030 #define FTM_MODE_PWMSYNC_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3031 #define FTM_MODE_PWMSYNC(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_PWMSYNC_SHIFT)) & FTM_MODE_PWMSYNC_MASK)
<> 144:ef7eb2e8f9f7 3032 #define FTM_MODE_CAPTEST_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3033 #define FTM_MODE_CAPTEST_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3034 #define FTM_MODE_CAPTEST(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_CAPTEST_SHIFT)) & FTM_MODE_CAPTEST_MASK)
<> 144:ef7eb2e8f9f7 3035 #define FTM_MODE_FAULTM_MASK (0x60U)
<> 144:ef7eb2e8f9f7 3036 #define FTM_MODE_FAULTM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3037 #define FTM_MODE_FAULTM(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FAULTM_SHIFT)) & FTM_MODE_FAULTM_MASK)
<> 144:ef7eb2e8f9f7 3038 #define FTM_MODE_FAULTIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3039 #define FTM_MODE_FAULTIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3040 #define FTM_MODE_FAULTIE(x) (((uint32_t)(((uint32_t)(x)) << FTM_MODE_FAULTIE_SHIFT)) & FTM_MODE_FAULTIE_MASK)
<> 144:ef7eb2e8f9f7 3041
<> 144:ef7eb2e8f9f7 3042 /*! @name SYNC - Synchronization */
<> 144:ef7eb2e8f9f7 3043 #define FTM_SYNC_CNTMIN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3044 #define FTM_SYNC_CNTMIN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3045 #define FTM_SYNC_CNTMIN(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_CNTMIN_SHIFT)) & FTM_SYNC_CNTMIN_MASK)
<> 144:ef7eb2e8f9f7 3046 #define FTM_SYNC_CNTMAX_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3047 #define FTM_SYNC_CNTMAX_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3048 #define FTM_SYNC_CNTMAX(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_CNTMAX_SHIFT)) & FTM_SYNC_CNTMAX_MASK)
<> 144:ef7eb2e8f9f7 3049 #define FTM_SYNC_REINIT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3050 #define FTM_SYNC_REINIT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3051 #define FTM_SYNC_REINIT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_REINIT_SHIFT)) & FTM_SYNC_REINIT_MASK)
<> 144:ef7eb2e8f9f7 3052 #define FTM_SYNC_SYNCHOM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3053 #define FTM_SYNC_SYNCHOM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3054 #define FTM_SYNC_SYNCHOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_SYNCHOM_SHIFT)) & FTM_SYNC_SYNCHOM_MASK)
<> 144:ef7eb2e8f9f7 3055 #define FTM_SYNC_TRIG0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3056 #define FTM_SYNC_TRIG0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3057 #define FTM_SYNC_TRIG0(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG0_SHIFT)) & FTM_SYNC_TRIG0_MASK)
<> 144:ef7eb2e8f9f7 3058 #define FTM_SYNC_TRIG1_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3059 #define FTM_SYNC_TRIG1_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3060 #define FTM_SYNC_TRIG1(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG1_SHIFT)) & FTM_SYNC_TRIG1_MASK)
<> 144:ef7eb2e8f9f7 3061 #define FTM_SYNC_TRIG2_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3062 #define FTM_SYNC_TRIG2_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3063 #define FTM_SYNC_TRIG2(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_TRIG2_SHIFT)) & FTM_SYNC_TRIG2_MASK)
<> 144:ef7eb2e8f9f7 3064 #define FTM_SYNC_SWSYNC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3065 #define FTM_SYNC_SWSYNC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3066 #define FTM_SYNC_SWSYNC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNC_SWSYNC_SHIFT)) & FTM_SYNC_SWSYNC_MASK)
<> 144:ef7eb2e8f9f7 3067
<> 144:ef7eb2e8f9f7 3068 /*! @name OUTINIT - Initial State For Channels Output */
<> 144:ef7eb2e8f9f7 3069 #define FTM_OUTINIT_CH0OI_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3070 #define FTM_OUTINIT_CH0OI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3071 #define FTM_OUTINIT_CH0OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH0OI_SHIFT)) & FTM_OUTINIT_CH0OI_MASK)
<> 144:ef7eb2e8f9f7 3072 #define FTM_OUTINIT_CH1OI_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3073 #define FTM_OUTINIT_CH1OI_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3074 #define FTM_OUTINIT_CH1OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH1OI_SHIFT)) & FTM_OUTINIT_CH1OI_MASK)
<> 144:ef7eb2e8f9f7 3075 #define FTM_OUTINIT_CH2OI_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3076 #define FTM_OUTINIT_CH2OI_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3077 #define FTM_OUTINIT_CH2OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH2OI_SHIFT)) & FTM_OUTINIT_CH2OI_MASK)
<> 144:ef7eb2e8f9f7 3078 #define FTM_OUTINIT_CH3OI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3079 #define FTM_OUTINIT_CH3OI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3080 #define FTM_OUTINIT_CH3OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH3OI_SHIFT)) & FTM_OUTINIT_CH3OI_MASK)
<> 144:ef7eb2e8f9f7 3081 #define FTM_OUTINIT_CH4OI_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3082 #define FTM_OUTINIT_CH4OI_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3083 #define FTM_OUTINIT_CH4OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH4OI_SHIFT)) & FTM_OUTINIT_CH4OI_MASK)
<> 144:ef7eb2e8f9f7 3084 #define FTM_OUTINIT_CH5OI_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3085 #define FTM_OUTINIT_CH5OI_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3086 #define FTM_OUTINIT_CH5OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH5OI_SHIFT)) & FTM_OUTINIT_CH5OI_MASK)
<> 144:ef7eb2e8f9f7 3087 #define FTM_OUTINIT_CH6OI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3088 #define FTM_OUTINIT_CH6OI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3089 #define FTM_OUTINIT_CH6OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH6OI_SHIFT)) & FTM_OUTINIT_CH6OI_MASK)
<> 144:ef7eb2e8f9f7 3090 #define FTM_OUTINIT_CH7OI_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3091 #define FTM_OUTINIT_CH7OI_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3092 #define FTM_OUTINIT_CH7OI(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTINIT_CH7OI_SHIFT)) & FTM_OUTINIT_CH7OI_MASK)
<> 144:ef7eb2e8f9f7 3093
<> 144:ef7eb2e8f9f7 3094 /*! @name OUTMASK - Output Mask */
<> 144:ef7eb2e8f9f7 3095 #define FTM_OUTMASK_CH0OM_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3096 #define FTM_OUTMASK_CH0OM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3097 #define FTM_OUTMASK_CH0OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH0OM_SHIFT)) & FTM_OUTMASK_CH0OM_MASK)
<> 144:ef7eb2e8f9f7 3098 #define FTM_OUTMASK_CH1OM_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3099 #define FTM_OUTMASK_CH1OM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3100 #define FTM_OUTMASK_CH1OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH1OM_SHIFT)) & FTM_OUTMASK_CH1OM_MASK)
<> 144:ef7eb2e8f9f7 3101 #define FTM_OUTMASK_CH2OM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3102 #define FTM_OUTMASK_CH2OM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3103 #define FTM_OUTMASK_CH2OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH2OM_SHIFT)) & FTM_OUTMASK_CH2OM_MASK)
<> 144:ef7eb2e8f9f7 3104 #define FTM_OUTMASK_CH3OM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3105 #define FTM_OUTMASK_CH3OM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3106 #define FTM_OUTMASK_CH3OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH3OM_SHIFT)) & FTM_OUTMASK_CH3OM_MASK)
<> 144:ef7eb2e8f9f7 3107 #define FTM_OUTMASK_CH4OM_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3108 #define FTM_OUTMASK_CH4OM_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3109 #define FTM_OUTMASK_CH4OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH4OM_SHIFT)) & FTM_OUTMASK_CH4OM_MASK)
<> 144:ef7eb2e8f9f7 3110 #define FTM_OUTMASK_CH5OM_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3111 #define FTM_OUTMASK_CH5OM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3112 #define FTM_OUTMASK_CH5OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH5OM_SHIFT)) & FTM_OUTMASK_CH5OM_MASK)
<> 144:ef7eb2e8f9f7 3113 #define FTM_OUTMASK_CH6OM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3114 #define FTM_OUTMASK_CH6OM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3115 #define FTM_OUTMASK_CH6OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH6OM_SHIFT)) & FTM_OUTMASK_CH6OM_MASK)
<> 144:ef7eb2e8f9f7 3116 #define FTM_OUTMASK_CH7OM_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3117 #define FTM_OUTMASK_CH7OM_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3118 #define FTM_OUTMASK_CH7OM(x) (((uint32_t)(((uint32_t)(x)) << FTM_OUTMASK_CH7OM_SHIFT)) & FTM_OUTMASK_CH7OM_MASK)
<> 144:ef7eb2e8f9f7 3119
<> 144:ef7eb2e8f9f7 3120 /*! @name COMBINE - Function For Linked Channels */
<> 144:ef7eb2e8f9f7 3121 #define FTM_COMBINE_COMBINE0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3122 #define FTM_COMBINE_COMBINE0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3123 #define FTM_COMBINE_COMBINE0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE0_SHIFT)) & FTM_COMBINE_COMBINE0_MASK)
<> 144:ef7eb2e8f9f7 3124 #define FTM_COMBINE_COMP0_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3125 #define FTM_COMBINE_COMP0_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3126 #define FTM_COMBINE_COMP0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP0_SHIFT)) & FTM_COMBINE_COMP0_MASK)
<> 144:ef7eb2e8f9f7 3127 #define FTM_COMBINE_DECAPEN0_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3128 #define FTM_COMBINE_DECAPEN0_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3129 #define FTM_COMBINE_DECAPEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN0_SHIFT)) & FTM_COMBINE_DECAPEN0_MASK)
<> 144:ef7eb2e8f9f7 3130 #define FTM_COMBINE_DECAP0_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3131 #define FTM_COMBINE_DECAP0_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3132 #define FTM_COMBINE_DECAP0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP0_SHIFT)) & FTM_COMBINE_DECAP0_MASK)
<> 144:ef7eb2e8f9f7 3133 #define FTM_COMBINE_DTEN0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3134 #define FTM_COMBINE_DTEN0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3135 #define FTM_COMBINE_DTEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN0_SHIFT)) & FTM_COMBINE_DTEN0_MASK)
<> 144:ef7eb2e8f9f7 3136 #define FTM_COMBINE_SYNCEN0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3137 #define FTM_COMBINE_SYNCEN0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3138 #define FTM_COMBINE_SYNCEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN0_SHIFT)) & FTM_COMBINE_SYNCEN0_MASK)
<> 144:ef7eb2e8f9f7 3139 #define FTM_COMBINE_FAULTEN0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3140 #define FTM_COMBINE_FAULTEN0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3141 #define FTM_COMBINE_FAULTEN0(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN0_SHIFT)) & FTM_COMBINE_FAULTEN0_MASK)
<> 144:ef7eb2e8f9f7 3142 #define FTM_COMBINE_COMBINE1_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3143 #define FTM_COMBINE_COMBINE1_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3144 #define FTM_COMBINE_COMBINE1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE1_SHIFT)) & FTM_COMBINE_COMBINE1_MASK)
<> 144:ef7eb2e8f9f7 3145 #define FTM_COMBINE_COMP1_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3146 #define FTM_COMBINE_COMP1_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3147 #define FTM_COMBINE_COMP1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP1_SHIFT)) & FTM_COMBINE_COMP1_MASK)
<> 144:ef7eb2e8f9f7 3148 #define FTM_COMBINE_DECAPEN1_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3149 #define FTM_COMBINE_DECAPEN1_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3150 #define FTM_COMBINE_DECAPEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN1_SHIFT)) & FTM_COMBINE_DECAPEN1_MASK)
<> 144:ef7eb2e8f9f7 3151 #define FTM_COMBINE_DECAP1_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3152 #define FTM_COMBINE_DECAP1_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3153 #define FTM_COMBINE_DECAP1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP1_SHIFT)) & FTM_COMBINE_DECAP1_MASK)
<> 144:ef7eb2e8f9f7 3154 #define FTM_COMBINE_DTEN1_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3155 #define FTM_COMBINE_DTEN1_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3156 #define FTM_COMBINE_DTEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN1_SHIFT)) & FTM_COMBINE_DTEN1_MASK)
<> 144:ef7eb2e8f9f7 3157 #define FTM_COMBINE_SYNCEN1_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 3158 #define FTM_COMBINE_SYNCEN1_SHIFT (13U)
<> 144:ef7eb2e8f9f7 3159 #define FTM_COMBINE_SYNCEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN1_SHIFT)) & FTM_COMBINE_SYNCEN1_MASK)
<> 144:ef7eb2e8f9f7 3160 #define FTM_COMBINE_FAULTEN1_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 3161 #define FTM_COMBINE_FAULTEN1_SHIFT (14U)
<> 144:ef7eb2e8f9f7 3162 #define FTM_COMBINE_FAULTEN1(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN1_SHIFT)) & FTM_COMBINE_FAULTEN1_MASK)
<> 144:ef7eb2e8f9f7 3163 #define FTM_COMBINE_COMBINE2_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 3164 #define FTM_COMBINE_COMBINE2_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3165 #define FTM_COMBINE_COMBINE2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE2_SHIFT)) & FTM_COMBINE_COMBINE2_MASK)
<> 144:ef7eb2e8f9f7 3166 #define FTM_COMBINE_COMP2_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 3167 #define FTM_COMBINE_COMP2_SHIFT (17U)
<> 144:ef7eb2e8f9f7 3168 #define FTM_COMBINE_COMP2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP2_SHIFT)) & FTM_COMBINE_COMP2_MASK)
<> 144:ef7eb2e8f9f7 3169 #define FTM_COMBINE_DECAPEN2_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 3170 #define FTM_COMBINE_DECAPEN2_SHIFT (18U)
<> 144:ef7eb2e8f9f7 3171 #define FTM_COMBINE_DECAPEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN2_SHIFT)) & FTM_COMBINE_DECAPEN2_MASK)
<> 144:ef7eb2e8f9f7 3172 #define FTM_COMBINE_DECAP2_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 3173 #define FTM_COMBINE_DECAP2_SHIFT (19U)
<> 144:ef7eb2e8f9f7 3174 #define FTM_COMBINE_DECAP2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP2_SHIFT)) & FTM_COMBINE_DECAP2_MASK)
<> 144:ef7eb2e8f9f7 3175 #define FTM_COMBINE_DTEN2_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 3176 #define FTM_COMBINE_DTEN2_SHIFT (20U)
<> 144:ef7eb2e8f9f7 3177 #define FTM_COMBINE_DTEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN2_SHIFT)) & FTM_COMBINE_DTEN2_MASK)
<> 144:ef7eb2e8f9f7 3178 #define FTM_COMBINE_SYNCEN2_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 3179 #define FTM_COMBINE_SYNCEN2_SHIFT (21U)
<> 144:ef7eb2e8f9f7 3180 #define FTM_COMBINE_SYNCEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN2_SHIFT)) & FTM_COMBINE_SYNCEN2_MASK)
<> 144:ef7eb2e8f9f7 3181 #define FTM_COMBINE_FAULTEN2_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 3182 #define FTM_COMBINE_FAULTEN2_SHIFT (22U)
<> 144:ef7eb2e8f9f7 3183 #define FTM_COMBINE_FAULTEN2(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN2_SHIFT)) & FTM_COMBINE_FAULTEN2_MASK)
<> 144:ef7eb2e8f9f7 3184 #define FTM_COMBINE_COMBINE3_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 3185 #define FTM_COMBINE_COMBINE3_SHIFT (24U)
<> 144:ef7eb2e8f9f7 3186 #define FTM_COMBINE_COMBINE3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMBINE3_SHIFT)) & FTM_COMBINE_COMBINE3_MASK)
<> 144:ef7eb2e8f9f7 3187 #define FTM_COMBINE_COMP3_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 3188 #define FTM_COMBINE_COMP3_SHIFT (25U)
<> 144:ef7eb2e8f9f7 3189 #define FTM_COMBINE_COMP3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_COMP3_SHIFT)) & FTM_COMBINE_COMP3_MASK)
<> 144:ef7eb2e8f9f7 3190 #define FTM_COMBINE_DECAPEN3_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 3191 #define FTM_COMBINE_DECAPEN3_SHIFT (26U)
<> 144:ef7eb2e8f9f7 3192 #define FTM_COMBINE_DECAPEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAPEN3_SHIFT)) & FTM_COMBINE_DECAPEN3_MASK)
<> 144:ef7eb2e8f9f7 3193 #define FTM_COMBINE_DECAP3_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 3194 #define FTM_COMBINE_DECAP3_SHIFT (27U)
<> 144:ef7eb2e8f9f7 3195 #define FTM_COMBINE_DECAP3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DECAP3_SHIFT)) & FTM_COMBINE_DECAP3_MASK)
<> 144:ef7eb2e8f9f7 3196 #define FTM_COMBINE_DTEN3_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 3197 #define FTM_COMBINE_DTEN3_SHIFT (28U)
<> 144:ef7eb2e8f9f7 3198 #define FTM_COMBINE_DTEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_DTEN3_SHIFT)) & FTM_COMBINE_DTEN3_MASK)
<> 144:ef7eb2e8f9f7 3199 #define FTM_COMBINE_SYNCEN3_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 3200 #define FTM_COMBINE_SYNCEN3_SHIFT (29U)
<> 144:ef7eb2e8f9f7 3201 #define FTM_COMBINE_SYNCEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_SYNCEN3_SHIFT)) & FTM_COMBINE_SYNCEN3_MASK)
<> 144:ef7eb2e8f9f7 3202 #define FTM_COMBINE_FAULTEN3_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 3203 #define FTM_COMBINE_FAULTEN3_SHIFT (30U)
<> 144:ef7eb2e8f9f7 3204 #define FTM_COMBINE_FAULTEN3(x) (((uint32_t)(((uint32_t)(x)) << FTM_COMBINE_FAULTEN3_SHIFT)) & FTM_COMBINE_FAULTEN3_MASK)
<> 144:ef7eb2e8f9f7 3205
<> 144:ef7eb2e8f9f7 3206 /*! @name DEADTIME - Deadtime Insertion Control */
<> 144:ef7eb2e8f9f7 3207 #define FTM_DEADTIME_DTVAL_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 3208 #define FTM_DEADTIME_DTVAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3209 #define FTM_DEADTIME_DTVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_DEADTIME_DTVAL_SHIFT)) & FTM_DEADTIME_DTVAL_MASK)
<> 144:ef7eb2e8f9f7 3210 #define FTM_DEADTIME_DTPS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 3211 #define FTM_DEADTIME_DTPS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3212 #define FTM_DEADTIME_DTPS(x) (((uint32_t)(((uint32_t)(x)) << FTM_DEADTIME_DTPS_SHIFT)) & FTM_DEADTIME_DTPS_MASK)
<> 144:ef7eb2e8f9f7 3213
<> 144:ef7eb2e8f9f7 3214 /*! @name EXTTRIG - FTM External Trigger */
<> 144:ef7eb2e8f9f7 3215 #define FTM_EXTTRIG_CH2TRIG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3216 #define FTM_EXTTRIG_CH2TRIG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3217 #define FTM_EXTTRIG_CH2TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH2TRIG_SHIFT)) & FTM_EXTTRIG_CH2TRIG_MASK)
<> 144:ef7eb2e8f9f7 3218 #define FTM_EXTTRIG_CH3TRIG_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3219 #define FTM_EXTTRIG_CH3TRIG_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3220 #define FTM_EXTTRIG_CH3TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH3TRIG_SHIFT)) & FTM_EXTTRIG_CH3TRIG_MASK)
<> 144:ef7eb2e8f9f7 3221 #define FTM_EXTTRIG_CH4TRIG_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3222 #define FTM_EXTTRIG_CH4TRIG_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3223 #define FTM_EXTTRIG_CH4TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH4TRIG_SHIFT)) & FTM_EXTTRIG_CH4TRIG_MASK)
<> 144:ef7eb2e8f9f7 3224 #define FTM_EXTTRIG_CH5TRIG_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3225 #define FTM_EXTTRIG_CH5TRIG_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3226 #define FTM_EXTTRIG_CH5TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH5TRIG_SHIFT)) & FTM_EXTTRIG_CH5TRIG_MASK)
<> 144:ef7eb2e8f9f7 3227 #define FTM_EXTTRIG_CH0TRIG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3228 #define FTM_EXTTRIG_CH0TRIG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3229 #define FTM_EXTTRIG_CH0TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH0TRIG_SHIFT)) & FTM_EXTTRIG_CH0TRIG_MASK)
<> 144:ef7eb2e8f9f7 3230 #define FTM_EXTTRIG_CH1TRIG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3231 #define FTM_EXTTRIG_CH1TRIG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3232 #define FTM_EXTTRIG_CH1TRIG(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_CH1TRIG_SHIFT)) & FTM_EXTTRIG_CH1TRIG_MASK)
<> 144:ef7eb2e8f9f7 3233 #define FTM_EXTTRIG_INITTRIGEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3234 #define FTM_EXTTRIG_INITTRIGEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3235 #define FTM_EXTTRIG_INITTRIGEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_INITTRIGEN_SHIFT)) & FTM_EXTTRIG_INITTRIGEN_MASK)
<> 144:ef7eb2e8f9f7 3236 #define FTM_EXTTRIG_TRIGF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3237 #define FTM_EXTTRIG_TRIGF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3238 #define FTM_EXTTRIG_TRIGF(x) (((uint32_t)(((uint32_t)(x)) << FTM_EXTTRIG_TRIGF_SHIFT)) & FTM_EXTTRIG_TRIGF_MASK)
<> 144:ef7eb2e8f9f7 3239
<> 144:ef7eb2e8f9f7 3240 /*! @name POL - Channels Polarity */
<> 144:ef7eb2e8f9f7 3241 #define FTM_POL_POL0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3242 #define FTM_POL_POL0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3243 #define FTM_POL_POL0(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL0_SHIFT)) & FTM_POL_POL0_MASK)
<> 144:ef7eb2e8f9f7 3244 #define FTM_POL_POL1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3245 #define FTM_POL_POL1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3246 #define FTM_POL_POL1(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL1_SHIFT)) & FTM_POL_POL1_MASK)
<> 144:ef7eb2e8f9f7 3247 #define FTM_POL_POL2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3248 #define FTM_POL_POL2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3249 #define FTM_POL_POL2(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL2_SHIFT)) & FTM_POL_POL2_MASK)
<> 144:ef7eb2e8f9f7 3250 #define FTM_POL_POL3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3251 #define FTM_POL_POL3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3252 #define FTM_POL_POL3(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL3_SHIFT)) & FTM_POL_POL3_MASK)
<> 144:ef7eb2e8f9f7 3253 #define FTM_POL_POL4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3254 #define FTM_POL_POL4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3255 #define FTM_POL_POL4(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL4_SHIFT)) & FTM_POL_POL4_MASK)
<> 144:ef7eb2e8f9f7 3256 #define FTM_POL_POL5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3257 #define FTM_POL_POL5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3258 #define FTM_POL_POL5(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL5_SHIFT)) & FTM_POL_POL5_MASK)
<> 144:ef7eb2e8f9f7 3259 #define FTM_POL_POL6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3260 #define FTM_POL_POL6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3261 #define FTM_POL_POL6(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL6_SHIFT)) & FTM_POL_POL6_MASK)
<> 144:ef7eb2e8f9f7 3262 #define FTM_POL_POL7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3263 #define FTM_POL_POL7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3264 #define FTM_POL_POL7(x) (((uint32_t)(((uint32_t)(x)) << FTM_POL_POL7_SHIFT)) & FTM_POL_POL7_MASK)
<> 144:ef7eb2e8f9f7 3265
<> 144:ef7eb2e8f9f7 3266 /*! @name FMS - Fault Mode Status */
<> 144:ef7eb2e8f9f7 3267 #define FTM_FMS_FAULTF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3268 #define FTM_FMS_FAULTF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3269 #define FTM_FMS_FAULTF0(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF0_SHIFT)) & FTM_FMS_FAULTF0_MASK)
<> 144:ef7eb2e8f9f7 3270 #define FTM_FMS_FAULTF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3271 #define FTM_FMS_FAULTF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3272 #define FTM_FMS_FAULTF1(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF1_SHIFT)) & FTM_FMS_FAULTF1_MASK)
<> 144:ef7eb2e8f9f7 3273 #define FTM_FMS_FAULTF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3274 #define FTM_FMS_FAULTF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3275 #define FTM_FMS_FAULTF2(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF2_SHIFT)) & FTM_FMS_FAULTF2_MASK)
<> 144:ef7eb2e8f9f7 3276 #define FTM_FMS_FAULTF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3277 #define FTM_FMS_FAULTF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3278 #define FTM_FMS_FAULTF3(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF3_SHIFT)) & FTM_FMS_FAULTF3_MASK)
<> 144:ef7eb2e8f9f7 3279 #define FTM_FMS_FAULTIN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3280 #define FTM_FMS_FAULTIN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3281 #define FTM_FMS_FAULTIN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTIN_SHIFT)) & FTM_FMS_FAULTIN_MASK)
<> 144:ef7eb2e8f9f7 3282 #define FTM_FMS_WPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3283 #define FTM_FMS_WPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3284 #define FTM_FMS_WPEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_WPEN_SHIFT)) & FTM_FMS_WPEN_MASK)
<> 144:ef7eb2e8f9f7 3285 #define FTM_FMS_FAULTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3286 #define FTM_FMS_FAULTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3287 #define FTM_FMS_FAULTF(x) (((uint32_t)(((uint32_t)(x)) << FTM_FMS_FAULTF_SHIFT)) & FTM_FMS_FAULTF_MASK)
<> 144:ef7eb2e8f9f7 3288
<> 144:ef7eb2e8f9f7 3289 /*! @name FILTER - Input Capture Filter Control */
<> 144:ef7eb2e8f9f7 3290 #define FTM_FILTER_CH0FVAL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3291 #define FTM_FILTER_CH0FVAL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3292 #define FTM_FILTER_CH0FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH0FVAL_SHIFT)) & FTM_FILTER_CH0FVAL_MASK)
<> 144:ef7eb2e8f9f7 3293 #define FTM_FILTER_CH1FVAL_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 3294 #define FTM_FILTER_CH1FVAL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3295 #define FTM_FILTER_CH1FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH1FVAL_SHIFT)) & FTM_FILTER_CH1FVAL_MASK)
<> 144:ef7eb2e8f9f7 3296 #define FTM_FILTER_CH2FVAL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 3297 #define FTM_FILTER_CH2FVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3298 #define FTM_FILTER_CH2FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH2FVAL_SHIFT)) & FTM_FILTER_CH2FVAL_MASK)
<> 144:ef7eb2e8f9f7 3299 #define FTM_FILTER_CH3FVAL_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 3300 #define FTM_FILTER_CH3FVAL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3301 #define FTM_FILTER_CH3FVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FILTER_CH3FVAL_SHIFT)) & FTM_FILTER_CH3FVAL_MASK)
<> 144:ef7eb2e8f9f7 3302
<> 144:ef7eb2e8f9f7 3303 /*! @name FLTCTRL - Fault Control */
<> 144:ef7eb2e8f9f7 3304 #define FTM_FLTCTRL_FAULT0EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3305 #define FTM_FLTCTRL_FAULT0EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3306 #define FTM_FLTCTRL_FAULT0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT0EN_SHIFT)) & FTM_FLTCTRL_FAULT0EN_MASK)
<> 144:ef7eb2e8f9f7 3307 #define FTM_FLTCTRL_FAULT1EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3308 #define FTM_FLTCTRL_FAULT1EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3309 #define FTM_FLTCTRL_FAULT1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT1EN_SHIFT)) & FTM_FLTCTRL_FAULT1EN_MASK)
<> 144:ef7eb2e8f9f7 3310 #define FTM_FLTCTRL_FAULT2EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3311 #define FTM_FLTCTRL_FAULT2EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3312 #define FTM_FLTCTRL_FAULT2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT2EN_SHIFT)) & FTM_FLTCTRL_FAULT2EN_MASK)
<> 144:ef7eb2e8f9f7 3313 #define FTM_FLTCTRL_FAULT3EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3314 #define FTM_FLTCTRL_FAULT3EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3315 #define FTM_FLTCTRL_FAULT3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FAULT3EN_SHIFT)) & FTM_FLTCTRL_FAULT3EN_MASK)
<> 144:ef7eb2e8f9f7 3316 #define FTM_FLTCTRL_FFLTR0EN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3317 #define FTM_FLTCTRL_FFLTR0EN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3318 #define FTM_FLTCTRL_FFLTR0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR0EN_SHIFT)) & FTM_FLTCTRL_FFLTR0EN_MASK)
<> 144:ef7eb2e8f9f7 3319 #define FTM_FLTCTRL_FFLTR1EN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3320 #define FTM_FLTCTRL_FFLTR1EN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3321 #define FTM_FLTCTRL_FFLTR1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR1EN_SHIFT)) & FTM_FLTCTRL_FFLTR1EN_MASK)
<> 144:ef7eb2e8f9f7 3322 #define FTM_FLTCTRL_FFLTR2EN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3323 #define FTM_FLTCTRL_FFLTR2EN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3324 #define FTM_FLTCTRL_FFLTR2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR2EN_SHIFT)) & FTM_FLTCTRL_FFLTR2EN_MASK)
<> 144:ef7eb2e8f9f7 3325 #define FTM_FLTCTRL_FFLTR3EN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3326 #define FTM_FLTCTRL_FFLTR3EN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3327 #define FTM_FLTCTRL_FFLTR3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFLTR3EN_SHIFT)) & FTM_FLTCTRL_FFLTR3EN_MASK)
<> 144:ef7eb2e8f9f7 3328 #define FTM_FLTCTRL_FFVAL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 3329 #define FTM_FLTCTRL_FFVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3330 #define FTM_FLTCTRL_FFVAL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTCTRL_FFVAL_SHIFT)) & FTM_FLTCTRL_FFVAL_MASK)
<> 144:ef7eb2e8f9f7 3331
<> 144:ef7eb2e8f9f7 3332 /*! @name QDCTRL - Quadrature Decoder Control And Status */
<> 144:ef7eb2e8f9f7 3333 #define FTM_QDCTRL_QUADEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3334 #define FTM_QDCTRL_QUADEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3335 #define FTM_QDCTRL_QUADEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADEN_SHIFT)) & FTM_QDCTRL_QUADEN_MASK)
<> 144:ef7eb2e8f9f7 3336 #define FTM_QDCTRL_TOFDIR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3337 #define FTM_QDCTRL_TOFDIR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3338 #define FTM_QDCTRL_TOFDIR(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_TOFDIR_SHIFT)) & FTM_QDCTRL_TOFDIR_MASK)
<> 144:ef7eb2e8f9f7 3339 #define FTM_QDCTRL_QUADIR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3340 #define FTM_QDCTRL_QUADIR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3341 #define FTM_QDCTRL_QUADIR(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADIR_SHIFT)) & FTM_QDCTRL_QUADIR_MASK)
<> 144:ef7eb2e8f9f7 3342 #define FTM_QDCTRL_QUADMODE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3343 #define FTM_QDCTRL_QUADMODE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3344 #define FTM_QDCTRL_QUADMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_QUADMODE_SHIFT)) & FTM_QDCTRL_QUADMODE_MASK)
<> 144:ef7eb2e8f9f7 3345 #define FTM_QDCTRL_PHBPOL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3346 #define FTM_QDCTRL_PHBPOL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3347 #define FTM_QDCTRL_PHBPOL(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHBPOL_SHIFT)) & FTM_QDCTRL_PHBPOL_MASK)
<> 144:ef7eb2e8f9f7 3348 #define FTM_QDCTRL_PHAPOL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3349 #define FTM_QDCTRL_PHAPOL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3350 #define FTM_QDCTRL_PHAPOL(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHAPOL_SHIFT)) & FTM_QDCTRL_PHAPOL_MASK)
<> 144:ef7eb2e8f9f7 3351 #define FTM_QDCTRL_PHBFLTREN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3352 #define FTM_QDCTRL_PHBFLTREN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3353 #define FTM_QDCTRL_PHBFLTREN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHBFLTREN_SHIFT)) & FTM_QDCTRL_PHBFLTREN_MASK)
<> 144:ef7eb2e8f9f7 3354 #define FTM_QDCTRL_PHAFLTREN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3355 #define FTM_QDCTRL_PHAFLTREN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3356 #define FTM_QDCTRL_PHAFLTREN(x) (((uint32_t)(((uint32_t)(x)) << FTM_QDCTRL_PHAFLTREN_SHIFT)) & FTM_QDCTRL_PHAFLTREN_MASK)
<> 144:ef7eb2e8f9f7 3357
<> 144:ef7eb2e8f9f7 3358 /*! @name CONF - Configuration */
<> 144:ef7eb2e8f9f7 3359 #define FTM_CONF_NUMTOF_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 3360 #define FTM_CONF_NUMTOF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3361 #define FTM_CONF_NUMTOF(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_NUMTOF_SHIFT)) & FTM_CONF_NUMTOF_MASK)
<> 144:ef7eb2e8f9f7 3362 #define FTM_CONF_BDMMODE_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 3363 #define FTM_CONF_BDMMODE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3364 #define FTM_CONF_BDMMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_BDMMODE_SHIFT)) & FTM_CONF_BDMMODE_MASK)
<> 144:ef7eb2e8f9f7 3365 #define FTM_CONF_GTBEEN_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3366 #define FTM_CONF_GTBEEN_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3367 #define FTM_CONF_GTBEEN(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_GTBEEN_SHIFT)) & FTM_CONF_GTBEEN_MASK)
<> 144:ef7eb2e8f9f7 3368 #define FTM_CONF_GTBEOUT_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3369 #define FTM_CONF_GTBEOUT_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3370 #define FTM_CONF_GTBEOUT(x) (((uint32_t)(((uint32_t)(x)) << FTM_CONF_GTBEOUT_SHIFT)) & FTM_CONF_GTBEOUT_MASK)
<> 144:ef7eb2e8f9f7 3371
<> 144:ef7eb2e8f9f7 3372 /*! @name FLTPOL - FTM Fault Input Polarity */
<> 144:ef7eb2e8f9f7 3373 #define FTM_FLTPOL_FLT0POL_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3374 #define FTM_FLTPOL_FLT0POL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3375 #define FTM_FLTPOL_FLT0POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT0POL_SHIFT)) & FTM_FLTPOL_FLT0POL_MASK)
<> 144:ef7eb2e8f9f7 3376 #define FTM_FLTPOL_FLT1POL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3377 #define FTM_FLTPOL_FLT1POL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3378 #define FTM_FLTPOL_FLT1POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT1POL_SHIFT)) & FTM_FLTPOL_FLT1POL_MASK)
<> 144:ef7eb2e8f9f7 3379 #define FTM_FLTPOL_FLT2POL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3380 #define FTM_FLTPOL_FLT2POL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3381 #define FTM_FLTPOL_FLT2POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT2POL_SHIFT)) & FTM_FLTPOL_FLT2POL_MASK)
<> 144:ef7eb2e8f9f7 3382 #define FTM_FLTPOL_FLT3POL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3383 #define FTM_FLTPOL_FLT3POL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3384 #define FTM_FLTPOL_FLT3POL(x) (((uint32_t)(((uint32_t)(x)) << FTM_FLTPOL_FLT3POL_SHIFT)) & FTM_FLTPOL_FLT3POL_MASK)
<> 144:ef7eb2e8f9f7 3385
<> 144:ef7eb2e8f9f7 3386 /*! @name SYNCONF - Synchronization Configuration */
<> 144:ef7eb2e8f9f7 3387 #define FTM_SYNCONF_HWTRIGMODE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3388 #define FTM_SYNCONF_HWTRIGMODE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3389 #define FTM_SYNCONF_HWTRIGMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWTRIGMODE_SHIFT)) & FTM_SYNCONF_HWTRIGMODE_MASK)
<> 144:ef7eb2e8f9f7 3390 #define FTM_SYNCONF_CNTINC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3391 #define FTM_SYNCONF_CNTINC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3392 #define FTM_SYNCONF_CNTINC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_CNTINC_SHIFT)) & FTM_SYNCONF_CNTINC_MASK)
<> 144:ef7eb2e8f9f7 3393 #define FTM_SYNCONF_INVC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3394 #define FTM_SYNCONF_INVC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3395 #define FTM_SYNCONF_INVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_INVC_SHIFT)) & FTM_SYNCONF_INVC_MASK)
<> 144:ef7eb2e8f9f7 3396 #define FTM_SYNCONF_SWOC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3397 #define FTM_SYNCONF_SWOC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3398 #define FTM_SYNCONF_SWOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWOC_SHIFT)) & FTM_SYNCONF_SWOC_MASK)
<> 144:ef7eb2e8f9f7 3399 #define FTM_SYNCONF_SYNCMODE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3400 #define FTM_SYNCONF_SYNCMODE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3401 #define FTM_SYNCONF_SYNCMODE(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SYNCMODE_SHIFT)) & FTM_SYNCONF_SYNCMODE_MASK)
<> 144:ef7eb2e8f9f7 3402 #define FTM_SYNCONF_SWRSTCNT_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3403 #define FTM_SYNCONF_SWRSTCNT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3404 #define FTM_SYNCONF_SWRSTCNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWRSTCNT_SHIFT)) & FTM_SYNCONF_SWRSTCNT_MASK)
<> 144:ef7eb2e8f9f7 3405 #define FTM_SYNCONF_SWWRBUF_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3406 #define FTM_SYNCONF_SWWRBUF_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3407 #define FTM_SYNCONF_SWWRBUF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWWRBUF_SHIFT)) & FTM_SYNCONF_SWWRBUF_MASK)
<> 144:ef7eb2e8f9f7 3408 #define FTM_SYNCONF_SWOM_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3409 #define FTM_SYNCONF_SWOM_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3410 #define FTM_SYNCONF_SWOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWOM_SHIFT)) & FTM_SYNCONF_SWOM_MASK)
<> 144:ef7eb2e8f9f7 3411 #define FTM_SYNCONF_SWINVC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3412 #define FTM_SYNCONF_SWINVC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3413 #define FTM_SYNCONF_SWINVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWINVC_SHIFT)) & FTM_SYNCONF_SWINVC_MASK)
<> 144:ef7eb2e8f9f7 3414 #define FTM_SYNCONF_SWSOC_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3415 #define FTM_SYNCONF_SWSOC_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3416 #define FTM_SYNCONF_SWSOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_SWSOC_SHIFT)) & FTM_SYNCONF_SWSOC_MASK)
<> 144:ef7eb2e8f9f7 3417 #define FTM_SYNCONF_HWRSTCNT_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 3418 #define FTM_SYNCONF_HWRSTCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3419 #define FTM_SYNCONF_HWRSTCNT(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWRSTCNT_SHIFT)) & FTM_SYNCONF_HWRSTCNT_MASK)
<> 144:ef7eb2e8f9f7 3420 #define FTM_SYNCONF_HWWRBUF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 3421 #define FTM_SYNCONF_HWWRBUF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 3422 #define FTM_SYNCONF_HWWRBUF(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWWRBUF_SHIFT)) & FTM_SYNCONF_HWWRBUF_MASK)
<> 144:ef7eb2e8f9f7 3423 #define FTM_SYNCONF_HWOM_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 3424 #define FTM_SYNCONF_HWOM_SHIFT (18U)
<> 144:ef7eb2e8f9f7 3425 #define FTM_SYNCONF_HWOM(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWOM_SHIFT)) & FTM_SYNCONF_HWOM_MASK)
<> 144:ef7eb2e8f9f7 3426 #define FTM_SYNCONF_HWINVC_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 3427 #define FTM_SYNCONF_HWINVC_SHIFT (19U)
<> 144:ef7eb2e8f9f7 3428 #define FTM_SYNCONF_HWINVC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWINVC_SHIFT)) & FTM_SYNCONF_HWINVC_MASK)
<> 144:ef7eb2e8f9f7 3429 #define FTM_SYNCONF_HWSOC_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 3430 #define FTM_SYNCONF_HWSOC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 3431 #define FTM_SYNCONF_HWSOC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SYNCONF_HWSOC_SHIFT)) & FTM_SYNCONF_HWSOC_MASK)
<> 144:ef7eb2e8f9f7 3432
<> 144:ef7eb2e8f9f7 3433 /*! @name INVCTRL - FTM Inverting Control */
<> 144:ef7eb2e8f9f7 3434 #define FTM_INVCTRL_INV0EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3435 #define FTM_INVCTRL_INV0EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3436 #define FTM_INVCTRL_INV0EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV0EN_SHIFT)) & FTM_INVCTRL_INV0EN_MASK)
<> 144:ef7eb2e8f9f7 3437 #define FTM_INVCTRL_INV1EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3438 #define FTM_INVCTRL_INV1EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3439 #define FTM_INVCTRL_INV1EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV1EN_SHIFT)) & FTM_INVCTRL_INV1EN_MASK)
<> 144:ef7eb2e8f9f7 3440 #define FTM_INVCTRL_INV2EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3441 #define FTM_INVCTRL_INV2EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3442 #define FTM_INVCTRL_INV2EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV2EN_SHIFT)) & FTM_INVCTRL_INV2EN_MASK)
<> 144:ef7eb2e8f9f7 3443 #define FTM_INVCTRL_INV3EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3444 #define FTM_INVCTRL_INV3EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3445 #define FTM_INVCTRL_INV3EN(x) (((uint32_t)(((uint32_t)(x)) << FTM_INVCTRL_INV3EN_SHIFT)) & FTM_INVCTRL_INV3EN_MASK)
<> 144:ef7eb2e8f9f7 3446
<> 144:ef7eb2e8f9f7 3447 /*! @name SWOCTRL - FTM Software Output Control */
<> 144:ef7eb2e8f9f7 3448 #define FTM_SWOCTRL_CH0OC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3449 #define FTM_SWOCTRL_CH0OC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3450 #define FTM_SWOCTRL_CH0OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH0OC_SHIFT)) & FTM_SWOCTRL_CH0OC_MASK)
<> 144:ef7eb2e8f9f7 3451 #define FTM_SWOCTRL_CH1OC_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3452 #define FTM_SWOCTRL_CH1OC_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3453 #define FTM_SWOCTRL_CH1OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH1OC_SHIFT)) & FTM_SWOCTRL_CH1OC_MASK)
<> 144:ef7eb2e8f9f7 3454 #define FTM_SWOCTRL_CH2OC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3455 #define FTM_SWOCTRL_CH2OC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3456 #define FTM_SWOCTRL_CH2OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH2OC_SHIFT)) & FTM_SWOCTRL_CH2OC_MASK)
<> 144:ef7eb2e8f9f7 3457 #define FTM_SWOCTRL_CH3OC_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3458 #define FTM_SWOCTRL_CH3OC_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3459 #define FTM_SWOCTRL_CH3OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH3OC_SHIFT)) & FTM_SWOCTRL_CH3OC_MASK)
<> 144:ef7eb2e8f9f7 3460 #define FTM_SWOCTRL_CH4OC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3461 #define FTM_SWOCTRL_CH4OC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3462 #define FTM_SWOCTRL_CH4OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH4OC_SHIFT)) & FTM_SWOCTRL_CH4OC_MASK)
<> 144:ef7eb2e8f9f7 3463 #define FTM_SWOCTRL_CH5OC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3464 #define FTM_SWOCTRL_CH5OC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3465 #define FTM_SWOCTRL_CH5OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH5OC_SHIFT)) & FTM_SWOCTRL_CH5OC_MASK)
<> 144:ef7eb2e8f9f7 3466 #define FTM_SWOCTRL_CH6OC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3467 #define FTM_SWOCTRL_CH6OC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3468 #define FTM_SWOCTRL_CH6OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH6OC_SHIFT)) & FTM_SWOCTRL_CH6OC_MASK)
<> 144:ef7eb2e8f9f7 3469 #define FTM_SWOCTRL_CH7OC_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3470 #define FTM_SWOCTRL_CH7OC_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3471 #define FTM_SWOCTRL_CH7OC(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH7OC_SHIFT)) & FTM_SWOCTRL_CH7OC_MASK)
<> 144:ef7eb2e8f9f7 3472 #define FTM_SWOCTRL_CH0OCV_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3473 #define FTM_SWOCTRL_CH0OCV_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3474 #define FTM_SWOCTRL_CH0OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH0OCV_SHIFT)) & FTM_SWOCTRL_CH0OCV_MASK)
<> 144:ef7eb2e8f9f7 3475 #define FTM_SWOCTRL_CH1OCV_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3476 #define FTM_SWOCTRL_CH1OCV_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3477 #define FTM_SWOCTRL_CH1OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH1OCV_SHIFT)) & FTM_SWOCTRL_CH1OCV_MASK)
<> 144:ef7eb2e8f9f7 3478 #define FTM_SWOCTRL_CH2OCV_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3479 #define FTM_SWOCTRL_CH2OCV_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3480 #define FTM_SWOCTRL_CH2OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH2OCV_SHIFT)) & FTM_SWOCTRL_CH2OCV_MASK)
<> 144:ef7eb2e8f9f7 3481 #define FTM_SWOCTRL_CH3OCV_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3482 #define FTM_SWOCTRL_CH3OCV_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3483 #define FTM_SWOCTRL_CH3OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH3OCV_SHIFT)) & FTM_SWOCTRL_CH3OCV_MASK)
<> 144:ef7eb2e8f9f7 3484 #define FTM_SWOCTRL_CH4OCV_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3485 #define FTM_SWOCTRL_CH4OCV_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3486 #define FTM_SWOCTRL_CH4OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH4OCV_SHIFT)) & FTM_SWOCTRL_CH4OCV_MASK)
<> 144:ef7eb2e8f9f7 3487 #define FTM_SWOCTRL_CH5OCV_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 3488 #define FTM_SWOCTRL_CH5OCV_SHIFT (13U)
<> 144:ef7eb2e8f9f7 3489 #define FTM_SWOCTRL_CH5OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH5OCV_SHIFT)) & FTM_SWOCTRL_CH5OCV_MASK)
<> 144:ef7eb2e8f9f7 3490 #define FTM_SWOCTRL_CH6OCV_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 3491 #define FTM_SWOCTRL_CH6OCV_SHIFT (14U)
<> 144:ef7eb2e8f9f7 3492 #define FTM_SWOCTRL_CH6OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH6OCV_SHIFT)) & FTM_SWOCTRL_CH6OCV_MASK)
<> 144:ef7eb2e8f9f7 3493 #define FTM_SWOCTRL_CH7OCV_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 3494 #define FTM_SWOCTRL_CH7OCV_SHIFT (15U)
<> 144:ef7eb2e8f9f7 3495 #define FTM_SWOCTRL_CH7OCV(x) (((uint32_t)(((uint32_t)(x)) << FTM_SWOCTRL_CH7OCV_SHIFT)) & FTM_SWOCTRL_CH7OCV_MASK)
<> 144:ef7eb2e8f9f7 3496
<> 144:ef7eb2e8f9f7 3497 /*! @name PWMLOAD - FTM PWM Load */
<> 144:ef7eb2e8f9f7 3498 #define FTM_PWMLOAD_CH0SEL_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3499 #define FTM_PWMLOAD_CH0SEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3500 #define FTM_PWMLOAD_CH0SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH0SEL_SHIFT)) & FTM_PWMLOAD_CH0SEL_MASK)
<> 144:ef7eb2e8f9f7 3501 #define FTM_PWMLOAD_CH1SEL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3502 #define FTM_PWMLOAD_CH1SEL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3503 #define FTM_PWMLOAD_CH1SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH1SEL_SHIFT)) & FTM_PWMLOAD_CH1SEL_MASK)
<> 144:ef7eb2e8f9f7 3504 #define FTM_PWMLOAD_CH2SEL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3505 #define FTM_PWMLOAD_CH2SEL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3506 #define FTM_PWMLOAD_CH2SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH2SEL_SHIFT)) & FTM_PWMLOAD_CH2SEL_MASK)
<> 144:ef7eb2e8f9f7 3507 #define FTM_PWMLOAD_CH3SEL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3508 #define FTM_PWMLOAD_CH3SEL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3509 #define FTM_PWMLOAD_CH3SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH3SEL_SHIFT)) & FTM_PWMLOAD_CH3SEL_MASK)
<> 144:ef7eb2e8f9f7 3510 #define FTM_PWMLOAD_CH4SEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3511 #define FTM_PWMLOAD_CH4SEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3512 #define FTM_PWMLOAD_CH4SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH4SEL_SHIFT)) & FTM_PWMLOAD_CH4SEL_MASK)
<> 144:ef7eb2e8f9f7 3513 #define FTM_PWMLOAD_CH5SEL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3514 #define FTM_PWMLOAD_CH5SEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3515 #define FTM_PWMLOAD_CH5SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH5SEL_SHIFT)) & FTM_PWMLOAD_CH5SEL_MASK)
<> 144:ef7eb2e8f9f7 3516 #define FTM_PWMLOAD_CH6SEL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3517 #define FTM_PWMLOAD_CH6SEL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3518 #define FTM_PWMLOAD_CH6SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH6SEL_SHIFT)) & FTM_PWMLOAD_CH6SEL_MASK)
<> 144:ef7eb2e8f9f7 3519 #define FTM_PWMLOAD_CH7SEL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3520 #define FTM_PWMLOAD_CH7SEL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3521 #define FTM_PWMLOAD_CH7SEL(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_CH7SEL_SHIFT)) & FTM_PWMLOAD_CH7SEL_MASK)
<> 144:ef7eb2e8f9f7 3522 #define FTM_PWMLOAD_LDOK_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3523 #define FTM_PWMLOAD_LDOK_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3524 #define FTM_PWMLOAD_LDOK(x) (((uint32_t)(((uint32_t)(x)) << FTM_PWMLOAD_LDOK_SHIFT)) & FTM_PWMLOAD_LDOK_MASK)
<> 144:ef7eb2e8f9f7 3525
<> 144:ef7eb2e8f9f7 3526
<> 144:ef7eb2e8f9f7 3527 /*!
<> 144:ef7eb2e8f9f7 3528 * @}
<> 144:ef7eb2e8f9f7 3529 */ /* end of group FTM_Register_Masks */
<> 144:ef7eb2e8f9f7 3530
<> 144:ef7eb2e8f9f7 3531
<> 144:ef7eb2e8f9f7 3532 /* FTM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3533 /** Peripheral FTM0 base address */
<> 144:ef7eb2e8f9f7 3534 #define FTM0_BASE (0x40038000u)
<> 144:ef7eb2e8f9f7 3535 /** Peripheral FTM0 base pointer */
<> 144:ef7eb2e8f9f7 3536 #define FTM0 ((FTM_Type *)FTM0_BASE)
<> 144:ef7eb2e8f9f7 3537 /** Peripheral FTM1 base address */
<> 144:ef7eb2e8f9f7 3538 #define FTM1_BASE (0x40039000u)
<> 144:ef7eb2e8f9f7 3539 /** Peripheral FTM1 base pointer */
<> 144:ef7eb2e8f9f7 3540 #define FTM1 ((FTM_Type *)FTM1_BASE)
<> 144:ef7eb2e8f9f7 3541 /** Peripheral FTM2 base address */
<> 144:ef7eb2e8f9f7 3542 #define FTM2_BASE (0x4003A000u)
<> 144:ef7eb2e8f9f7 3543 /** Peripheral FTM2 base pointer */
<> 144:ef7eb2e8f9f7 3544 #define FTM2 ((FTM_Type *)FTM2_BASE)
<> 144:ef7eb2e8f9f7 3545 /** Peripheral FTM3 base address */
<> 144:ef7eb2e8f9f7 3546 #define FTM3_BASE (0x40026000u)
<> 144:ef7eb2e8f9f7 3547 /** Peripheral FTM3 base pointer */
<> 144:ef7eb2e8f9f7 3548 #define FTM3 ((FTM_Type *)FTM3_BASE)
<> 144:ef7eb2e8f9f7 3549 /** Array initializer of FTM peripheral base addresses */
<> 144:ef7eb2e8f9f7 3550 #define FTM_BASE_ADDRS { FTM0_BASE, FTM1_BASE, FTM2_BASE, FTM3_BASE }
<> 144:ef7eb2e8f9f7 3551 /** Array initializer of FTM peripheral base pointers */
<> 144:ef7eb2e8f9f7 3552 #define FTM_BASE_PTRS { FTM0, FTM1, FTM2, FTM3 }
<> 144:ef7eb2e8f9f7 3553 /** Interrupt vectors for the FTM peripheral type */
<> 144:ef7eb2e8f9f7 3554 #define FTM_IRQS { FTM0_IRQn, FTM1_IRQn, FTM2_IRQn, FTM3_IRQn }
<> 144:ef7eb2e8f9f7 3555
<> 144:ef7eb2e8f9f7 3556 /*!
<> 144:ef7eb2e8f9f7 3557 * @}
<> 144:ef7eb2e8f9f7 3558 */ /* end of group FTM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3559
<> 144:ef7eb2e8f9f7 3560
<> 144:ef7eb2e8f9f7 3561 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3562 -- GPIO Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3563 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3564
<> 144:ef7eb2e8f9f7 3565 /*!
<> 144:ef7eb2e8f9f7 3566 * @addtogroup GPIO_Peripheral_Access_Layer GPIO Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3567 * @{
<> 144:ef7eb2e8f9f7 3568 */
<> 144:ef7eb2e8f9f7 3569
<> 144:ef7eb2e8f9f7 3570 /** GPIO - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3571 typedef struct {
<> 144:ef7eb2e8f9f7 3572 __IO uint32_t PDOR; /**< Port Data Output Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3573 __O uint32_t PSOR; /**< Port Set Output Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3574 __O uint32_t PCOR; /**< Port Clear Output Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 3575 __O uint32_t PTOR; /**< Port Toggle Output Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 3576 __I uint32_t PDIR; /**< Port Data Input Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 3577 __IO uint32_t PDDR; /**< Port Data Direction Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 3578 } GPIO_Type;
<> 144:ef7eb2e8f9f7 3579
<> 144:ef7eb2e8f9f7 3580 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3581 -- GPIO Register Masks
<> 144:ef7eb2e8f9f7 3582 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3583
<> 144:ef7eb2e8f9f7 3584 /*!
<> 144:ef7eb2e8f9f7 3585 * @addtogroup GPIO_Register_Masks GPIO Register Masks
<> 144:ef7eb2e8f9f7 3586 * @{
<> 144:ef7eb2e8f9f7 3587 */
<> 144:ef7eb2e8f9f7 3588
<> 144:ef7eb2e8f9f7 3589 /*! @name PDOR - Port Data Output Register */
<> 144:ef7eb2e8f9f7 3590 #define GPIO_PDOR_PDO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3591 #define GPIO_PDOR_PDO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3592 #define GPIO_PDOR_PDO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDOR_PDO_SHIFT)) & GPIO_PDOR_PDO_MASK)
<> 144:ef7eb2e8f9f7 3593
<> 144:ef7eb2e8f9f7 3594 /*! @name PSOR - Port Set Output Register */
<> 144:ef7eb2e8f9f7 3595 #define GPIO_PSOR_PTSO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3596 #define GPIO_PSOR_PTSO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3597 #define GPIO_PSOR_PTSO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PSOR_PTSO_SHIFT)) & GPIO_PSOR_PTSO_MASK)
<> 144:ef7eb2e8f9f7 3598
<> 144:ef7eb2e8f9f7 3599 /*! @name PCOR - Port Clear Output Register */
<> 144:ef7eb2e8f9f7 3600 #define GPIO_PCOR_PTCO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3601 #define GPIO_PCOR_PTCO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3602 #define GPIO_PCOR_PTCO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PCOR_PTCO_SHIFT)) & GPIO_PCOR_PTCO_MASK)
<> 144:ef7eb2e8f9f7 3603
<> 144:ef7eb2e8f9f7 3604 /*! @name PTOR - Port Toggle Output Register */
<> 144:ef7eb2e8f9f7 3605 #define GPIO_PTOR_PTTO_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3606 #define GPIO_PTOR_PTTO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3607 #define GPIO_PTOR_PTTO(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PTOR_PTTO_SHIFT)) & GPIO_PTOR_PTTO_MASK)
<> 144:ef7eb2e8f9f7 3608
<> 144:ef7eb2e8f9f7 3609 /*! @name PDIR - Port Data Input Register */
<> 144:ef7eb2e8f9f7 3610 #define GPIO_PDIR_PDI_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3611 #define GPIO_PDIR_PDI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3612 #define GPIO_PDIR_PDI(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDIR_PDI_SHIFT)) & GPIO_PDIR_PDI_MASK)
<> 144:ef7eb2e8f9f7 3613
<> 144:ef7eb2e8f9f7 3614 /*! @name PDDR - Port Data Direction Register */
<> 144:ef7eb2e8f9f7 3615 #define GPIO_PDDR_PDD_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 3616 #define GPIO_PDDR_PDD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3617 #define GPIO_PDDR_PDD(x) (((uint32_t)(((uint32_t)(x)) << GPIO_PDDR_PDD_SHIFT)) & GPIO_PDDR_PDD_MASK)
<> 144:ef7eb2e8f9f7 3618
<> 144:ef7eb2e8f9f7 3619
<> 144:ef7eb2e8f9f7 3620 /*!
<> 144:ef7eb2e8f9f7 3621 * @}
<> 144:ef7eb2e8f9f7 3622 */ /* end of group GPIO_Register_Masks */
<> 144:ef7eb2e8f9f7 3623
<> 144:ef7eb2e8f9f7 3624
<> 144:ef7eb2e8f9f7 3625 /* GPIO - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3626 /** Peripheral PTA base address */
<> 144:ef7eb2e8f9f7 3627 #define PTA_BASE (0x400FF000u)
<> 144:ef7eb2e8f9f7 3628 /** Peripheral PTA base pointer */
<> 144:ef7eb2e8f9f7 3629 #define PTA ((GPIO_Type *)PTA_BASE)
<> 144:ef7eb2e8f9f7 3630 /** Peripheral PTB base address */
<> 144:ef7eb2e8f9f7 3631 #define PTB_BASE (0x400FF040u)
<> 144:ef7eb2e8f9f7 3632 /** Peripheral PTB base pointer */
<> 144:ef7eb2e8f9f7 3633 #define PTB ((GPIO_Type *)PTB_BASE)
<> 144:ef7eb2e8f9f7 3634 /** Peripheral PTC base address */
<> 144:ef7eb2e8f9f7 3635 #define PTC_BASE (0x400FF080u)
<> 144:ef7eb2e8f9f7 3636 /** Peripheral PTC base pointer */
<> 144:ef7eb2e8f9f7 3637 #define PTC ((GPIO_Type *)PTC_BASE)
<> 144:ef7eb2e8f9f7 3638 /** Peripheral PTD base address */
<> 144:ef7eb2e8f9f7 3639 #define PTD_BASE (0x400FF0C0u)
<> 144:ef7eb2e8f9f7 3640 /** Peripheral PTD base pointer */
<> 144:ef7eb2e8f9f7 3641 #define PTD ((GPIO_Type *)PTD_BASE)
<> 144:ef7eb2e8f9f7 3642 /** Peripheral PTE base address */
<> 144:ef7eb2e8f9f7 3643 #define PTE_BASE (0x400FF100u)
<> 144:ef7eb2e8f9f7 3644 /** Peripheral PTE base pointer */
<> 144:ef7eb2e8f9f7 3645 #define PTE ((GPIO_Type *)PTE_BASE)
<> 144:ef7eb2e8f9f7 3646 /** Array initializer of GPIO peripheral base addresses */
<> 144:ef7eb2e8f9f7 3647 #define GPIO_BASE_ADDRS { PTA_BASE, PTB_BASE, PTC_BASE, PTD_BASE, PTE_BASE }
<> 144:ef7eb2e8f9f7 3648 /** Array initializer of GPIO peripheral base pointers */
<> 144:ef7eb2e8f9f7 3649 #define GPIO_BASE_PTRS { PTA, PTB, PTC, PTD, PTE }
<> 144:ef7eb2e8f9f7 3650
<> 144:ef7eb2e8f9f7 3651 /*!
<> 144:ef7eb2e8f9f7 3652 * @}
<> 144:ef7eb2e8f9f7 3653 */ /* end of group GPIO_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3654
<> 144:ef7eb2e8f9f7 3655
<> 144:ef7eb2e8f9f7 3656 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3657 -- I2C Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3658 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3659
<> 144:ef7eb2e8f9f7 3660 /*!
<> 144:ef7eb2e8f9f7 3661 * @addtogroup I2C_Peripheral_Access_Layer I2C Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3662 * @{
<> 144:ef7eb2e8f9f7 3663 */
<> 144:ef7eb2e8f9f7 3664
<> 144:ef7eb2e8f9f7 3665 /** I2C - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3666 typedef struct {
<> 144:ef7eb2e8f9f7 3667 __IO uint8_t A1; /**< I2C Address Register 1, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3668 __IO uint8_t F; /**< I2C Frequency Divider register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 3669 __IO uint8_t C1; /**< I2C Control Register 1, offset: 0x2 */
<> 144:ef7eb2e8f9f7 3670 __IO uint8_t S; /**< I2C Status register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 3671 __IO uint8_t D; /**< I2C Data I/O register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3672 __IO uint8_t C2; /**< I2C Control Register 2, offset: 0x5 */
<> 144:ef7eb2e8f9f7 3673 __IO uint8_t FLT; /**< I2C Programmable Input Glitch Filter register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 3674 __IO uint8_t RA; /**< I2C Range Address register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 3675 __IO uint8_t SMB; /**< I2C SMBus Control and Status register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 3676 __IO uint8_t A2; /**< I2C Address Register 2, offset: 0x9 */
<> 144:ef7eb2e8f9f7 3677 __IO uint8_t SLTH; /**< I2C SCL Low Timeout Register High, offset: 0xA */
<> 144:ef7eb2e8f9f7 3678 __IO uint8_t SLTL; /**< I2C SCL Low Timeout Register Low, offset: 0xB */
<> 144:ef7eb2e8f9f7 3679 } I2C_Type;
<> 144:ef7eb2e8f9f7 3680
<> 144:ef7eb2e8f9f7 3681 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3682 -- I2C Register Masks
<> 144:ef7eb2e8f9f7 3683 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3684
<> 144:ef7eb2e8f9f7 3685 /*!
<> 144:ef7eb2e8f9f7 3686 * @addtogroup I2C_Register_Masks I2C Register Masks
<> 144:ef7eb2e8f9f7 3687 * @{
<> 144:ef7eb2e8f9f7 3688 */
<> 144:ef7eb2e8f9f7 3689
<> 144:ef7eb2e8f9f7 3690 /*! @name A1 - I2C Address Register 1 */
<> 144:ef7eb2e8f9f7 3691 #define I2C_A1_AD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 3692 #define I2C_A1_AD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3693 #define I2C_A1_AD(x) (((uint8_t)(((uint8_t)(x)) << I2C_A1_AD_SHIFT)) & I2C_A1_AD_MASK)
<> 144:ef7eb2e8f9f7 3694
<> 144:ef7eb2e8f9f7 3695 /*! @name F - I2C Frequency Divider register */
<> 144:ef7eb2e8f9f7 3696 #define I2C_F_ICR_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 3697 #define I2C_F_ICR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3698 #define I2C_F_ICR(x) (((uint8_t)(((uint8_t)(x)) << I2C_F_ICR_SHIFT)) & I2C_F_ICR_MASK)
<> 144:ef7eb2e8f9f7 3699 #define I2C_F_MULT_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 3700 #define I2C_F_MULT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3701 #define I2C_F_MULT(x) (((uint8_t)(((uint8_t)(x)) << I2C_F_MULT_SHIFT)) & I2C_F_MULT_MASK)
<> 144:ef7eb2e8f9f7 3702
<> 144:ef7eb2e8f9f7 3703 /*! @name C1 - I2C Control Register 1 */
<> 144:ef7eb2e8f9f7 3704 #define I2C_C1_DMAEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3705 #define I2C_C1_DMAEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3706 #define I2C_C1_DMAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_DMAEN_SHIFT)) & I2C_C1_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 3707 #define I2C_C1_WUEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3708 #define I2C_C1_WUEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3709 #define I2C_C1_WUEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_WUEN_SHIFT)) & I2C_C1_WUEN_MASK)
<> 144:ef7eb2e8f9f7 3710 #define I2C_C1_RSTA_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3711 #define I2C_C1_RSTA_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3712 #define I2C_C1_RSTA(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_RSTA_SHIFT)) & I2C_C1_RSTA_MASK)
<> 144:ef7eb2e8f9f7 3713 #define I2C_C1_TXAK_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3714 #define I2C_C1_TXAK_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3715 #define I2C_C1_TXAK(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_TXAK_SHIFT)) & I2C_C1_TXAK_MASK)
<> 144:ef7eb2e8f9f7 3716 #define I2C_C1_TX_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3717 #define I2C_C1_TX_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3718 #define I2C_C1_TX(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_TX_SHIFT)) & I2C_C1_TX_MASK)
<> 144:ef7eb2e8f9f7 3719 #define I2C_C1_MST_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3720 #define I2C_C1_MST_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3721 #define I2C_C1_MST(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_MST_SHIFT)) & I2C_C1_MST_MASK)
<> 144:ef7eb2e8f9f7 3722 #define I2C_C1_IICIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3723 #define I2C_C1_IICIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3724 #define I2C_C1_IICIE(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_IICIE_SHIFT)) & I2C_C1_IICIE_MASK)
<> 144:ef7eb2e8f9f7 3725 #define I2C_C1_IICEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3726 #define I2C_C1_IICEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3727 #define I2C_C1_IICEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C1_IICEN_SHIFT)) & I2C_C1_IICEN_MASK)
<> 144:ef7eb2e8f9f7 3728
<> 144:ef7eb2e8f9f7 3729 /*! @name S - I2C Status register */
<> 144:ef7eb2e8f9f7 3730 #define I2C_S_RXAK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3731 #define I2C_S_RXAK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3732 #define I2C_S_RXAK(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_RXAK_SHIFT)) & I2C_S_RXAK_MASK)
<> 144:ef7eb2e8f9f7 3733 #define I2C_S_IICIF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3734 #define I2C_S_IICIF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3735 #define I2C_S_IICIF(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_IICIF_SHIFT)) & I2C_S_IICIF_MASK)
<> 144:ef7eb2e8f9f7 3736 #define I2C_S_SRW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3737 #define I2C_S_SRW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3738 #define I2C_S_SRW(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_SRW_SHIFT)) & I2C_S_SRW_MASK)
<> 144:ef7eb2e8f9f7 3739 #define I2C_S_RAM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3740 #define I2C_S_RAM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3741 #define I2C_S_RAM(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_RAM_SHIFT)) & I2C_S_RAM_MASK)
<> 144:ef7eb2e8f9f7 3742 #define I2C_S_ARBL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3743 #define I2C_S_ARBL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3744 #define I2C_S_ARBL(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_ARBL_SHIFT)) & I2C_S_ARBL_MASK)
<> 144:ef7eb2e8f9f7 3745 #define I2C_S_BUSY_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3746 #define I2C_S_BUSY_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3747 #define I2C_S_BUSY(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_BUSY_SHIFT)) & I2C_S_BUSY_MASK)
<> 144:ef7eb2e8f9f7 3748 #define I2C_S_IAAS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3749 #define I2C_S_IAAS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3750 #define I2C_S_IAAS(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_IAAS_SHIFT)) & I2C_S_IAAS_MASK)
<> 144:ef7eb2e8f9f7 3751 #define I2C_S_TCF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3752 #define I2C_S_TCF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3753 #define I2C_S_TCF(x) (((uint8_t)(((uint8_t)(x)) << I2C_S_TCF_SHIFT)) & I2C_S_TCF_MASK)
<> 144:ef7eb2e8f9f7 3754
<> 144:ef7eb2e8f9f7 3755 /*! @name D - I2C Data I/O register */
<> 144:ef7eb2e8f9f7 3756 #define I2C_D_DATA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3757 #define I2C_D_DATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3758 #define I2C_D_DATA(x) (((uint8_t)(((uint8_t)(x)) << I2C_D_DATA_SHIFT)) & I2C_D_DATA_MASK)
<> 144:ef7eb2e8f9f7 3759
<> 144:ef7eb2e8f9f7 3760 /*! @name C2 - I2C Control Register 2 */
<> 144:ef7eb2e8f9f7 3761 #define I2C_C2_AD_MASK (0x7U)
<> 144:ef7eb2e8f9f7 3762 #define I2C_C2_AD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3763 #define I2C_C2_AD(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_AD_SHIFT)) & I2C_C2_AD_MASK)
<> 144:ef7eb2e8f9f7 3764 #define I2C_C2_RMEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3765 #define I2C_C2_RMEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3766 #define I2C_C2_RMEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_RMEN_SHIFT)) & I2C_C2_RMEN_MASK)
<> 144:ef7eb2e8f9f7 3767 #define I2C_C2_SBRC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3768 #define I2C_C2_SBRC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3769 #define I2C_C2_SBRC(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_SBRC_SHIFT)) & I2C_C2_SBRC_MASK)
<> 144:ef7eb2e8f9f7 3770 #define I2C_C2_HDRS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3771 #define I2C_C2_HDRS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3772 #define I2C_C2_HDRS(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_HDRS_SHIFT)) & I2C_C2_HDRS_MASK)
<> 144:ef7eb2e8f9f7 3773 #define I2C_C2_ADEXT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3774 #define I2C_C2_ADEXT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3775 #define I2C_C2_ADEXT(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_ADEXT_SHIFT)) & I2C_C2_ADEXT_MASK)
<> 144:ef7eb2e8f9f7 3776 #define I2C_C2_GCAEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3777 #define I2C_C2_GCAEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3778 #define I2C_C2_GCAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_C2_GCAEN_SHIFT)) & I2C_C2_GCAEN_MASK)
<> 144:ef7eb2e8f9f7 3779
<> 144:ef7eb2e8f9f7 3780 /*! @name FLT - I2C Programmable Input Glitch Filter register */
<> 144:ef7eb2e8f9f7 3781 #define I2C_FLT_FLT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 3782 #define I2C_FLT_FLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3783 #define I2C_FLT_FLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_FLT_SHIFT)) & I2C_FLT_FLT_MASK)
<> 144:ef7eb2e8f9f7 3784 #define I2C_FLT_STARTF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3785 #define I2C_FLT_STARTF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3786 #define I2C_FLT_STARTF(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_STARTF_SHIFT)) & I2C_FLT_STARTF_MASK)
<> 144:ef7eb2e8f9f7 3787 #define I2C_FLT_SSIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3788 #define I2C_FLT_SSIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3789 #define I2C_FLT_SSIE(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_SSIE_SHIFT)) & I2C_FLT_SSIE_MASK)
<> 144:ef7eb2e8f9f7 3790 #define I2C_FLT_STOPF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3791 #define I2C_FLT_STOPF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3792 #define I2C_FLT_STOPF(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_STOPF_SHIFT)) & I2C_FLT_STOPF_MASK)
<> 144:ef7eb2e8f9f7 3793 #define I2C_FLT_SHEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3794 #define I2C_FLT_SHEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3795 #define I2C_FLT_SHEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_FLT_SHEN_SHIFT)) & I2C_FLT_SHEN_MASK)
<> 144:ef7eb2e8f9f7 3796
<> 144:ef7eb2e8f9f7 3797 /*! @name RA - I2C Range Address register */
<> 144:ef7eb2e8f9f7 3798 #define I2C_RA_RAD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 3799 #define I2C_RA_RAD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3800 #define I2C_RA_RAD(x) (((uint8_t)(((uint8_t)(x)) << I2C_RA_RAD_SHIFT)) & I2C_RA_RAD_MASK)
<> 144:ef7eb2e8f9f7 3801
<> 144:ef7eb2e8f9f7 3802 /*! @name SMB - I2C SMBus Control and Status register */
<> 144:ef7eb2e8f9f7 3803 #define I2C_SMB_SHTF2IE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3804 #define I2C_SMB_SHTF2IE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3805 #define I2C_SMB_SHTF2IE(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF2IE_SHIFT)) & I2C_SMB_SHTF2IE_MASK)
<> 144:ef7eb2e8f9f7 3806 #define I2C_SMB_SHTF2_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3807 #define I2C_SMB_SHTF2_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3808 #define I2C_SMB_SHTF2(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF2_SHIFT)) & I2C_SMB_SHTF2_MASK)
<> 144:ef7eb2e8f9f7 3809 #define I2C_SMB_SHTF1_MASK (0x4U)
<> 144:ef7eb2e8f9f7 3810 #define I2C_SMB_SHTF1_SHIFT (2U)
<> 144:ef7eb2e8f9f7 3811 #define I2C_SMB_SHTF1(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SHTF1_SHIFT)) & I2C_SMB_SHTF1_MASK)
<> 144:ef7eb2e8f9f7 3812 #define I2C_SMB_SLTF_MASK (0x8U)
<> 144:ef7eb2e8f9f7 3813 #define I2C_SMB_SLTF_SHIFT (3U)
<> 144:ef7eb2e8f9f7 3814 #define I2C_SMB_SLTF(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SLTF_SHIFT)) & I2C_SMB_SLTF_MASK)
<> 144:ef7eb2e8f9f7 3815 #define I2C_SMB_TCKSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 3816 #define I2C_SMB_TCKSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 3817 #define I2C_SMB_TCKSEL(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_TCKSEL_SHIFT)) & I2C_SMB_TCKSEL_MASK)
<> 144:ef7eb2e8f9f7 3818 #define I2C_SMB_SIICAEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 3819 #define I2C_SMB_SIICAEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 3820 #define I2C_SMB_SIICAEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_SIICAEN_SHIFT)) & I2C_SMB_SIICAEN_MASK)
<> 144:ef7eb2e8f9f7 3821 #define I2C_SMB_ALERTEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 3822 #define I2C_SMB_ALERTEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 3823 #define I2C_SMB_ALERTEN(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_ALERTEN_SHIFT)) & I2C_SMB_ALERTEN_MASK)
<> 144:ef7eb2e8f9f7 3824 #define I2C_SMB_FACK_MASK (0x80U)
<> 144:ef7eb2e8f9f7 3825 #define I2C_SMB_FACK_SHIFT (7U)
<> 144:ef7eb2e8f9f7 3826 #define I2C_SMB_FACK(x) (((uint8_t)(((uint8_t)(x)) << I2C_SMB_FACK_SHIFT)) & I2C_SMB_FACK_MASK)
<> 144:ef7eb2e8f9f7 3827
<> 144:ef7eb2e8f9f7 3828 /*! @name A2 - I2C Address Register 2 */
<> 144:ef7eb2e8f9f7 3829 #define I2C_A2_SAD_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 3830 #define I2C_A2_SAD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3831 #define I2C_A2_SAD(x) (((uint8_t)(((uint8_t)(x)) << I2C_A2_SAD_SHIFT)) & I2C_A2_SAD_MASK)
<> 144:ef7eb2e8f9f7 3832
<> 144:ef7eb2e8f9f7 3833 /*! @name SLTH - I2C SCL Low Timeout Register High */
<> 144:ef7eb2e8f9f7 3834 #define I2C_SLTH_SSLT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3835 #define I2C_SLTH_SSLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3836 #define I2C_SLTH_SSLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_SLTH_SSLT_SHIFT)) & I2C_SLTH_SSLT_MASK)
<> 144:ef7eb2e8f9f7 3837
<> 144:ef7eb2e8f9f7 3838 /*! @name SLTL - I2C SCL Low Timeout Register Low */
<> 144:ef7eb2e8f9f7 3839 #define I2C_SLTL_SSLT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3840 #define I2C_SLTL_SSLT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3841 #define I2C_SLTL_SSLT(x) (((uint8_t)(((uint8_t)(x)) << I2C_SLTL_SSLT_SHIFT)) & I2C_SLTL_SSLT_MASK)
<> 144:ef7eb2e8f9f7 3842
<> 144:ef7eb2e8f9f7 3843
<> 144:ef7eb2e8f9f7 3844 /*!
<> 144:ef7eb2e8f9f7 3845 * @}
<> 144:ef7eb2e8f9f7 3846 */ /* end of group I2C_Register_Masks */
<> 144:ef7eb2e8f9f7 3847
<> 144:ef7eb2e8f9f7 3848
<> 144:ef7eb2e8f9f7 3849 /* I2C - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 3850 /** Peripheral I2C0 base address */
<> 144:ef7eb2e8f9f7 3851 #define I2C0_BASE (0x40066000u)
<> 144:ef7eb2e8f9f7 3852 /** Peripheral I2C0 base pointer */
<> 144:ef7eb2e8f9f7 3853 #define I2C0 ((I2C_Type *)I2C0_BASE)
<> 144:ef7eb2e8f9f7 3854 /** Peripheral I2C1 base address */
<> 144:ef7eb2e8f9f7 3855 #define I2C1_BASE (0x40067000u)
<> 144:ef7eb2e8f9f7 3856 /** Peripheral I2C1 base pointer */
<> 144:ef7eb2e8f9f7 3857 #define I2C1 ((I2C_Type *)I2C1_BASE)
<> 144:ef7eb2e8f9f7 3858 /** Array initializer of I2C peripheral base addresses */
<> 144:ef7eb2e8f9f7 3859 #define I2C_BASE_ADDRS { I2C0_BASE, I2C1_BASE }
<> 144:ef7eb2e8f9f7 3860 /** Array initializer of I2C peripheral base pointers */
<> 144:ef7eb2e8f9f7 3861 #define I2C_BASE_PTRS { I2C0, I2C1 }
<> 144:ef7eb2e8f9f7 3862 /** Interrupt vectors for the I2C peripheral type */
<> 144:ef7eb2e8f9f7 3863 #define I2C_IRQS { I2C0_IRQn, I2C1_IRQn }
<> 144:ef7eb2e8f9f7 3864
<> 144:ef7eb2e8f9f7 3865 /*!
<> 144:ef7eb2e8f9f7 3866 * @}
<> 144:ef7eb2e8f9f7 3867 */ /* end of group I2C_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 3868
<> 144:ef7eb2e8f9f7 3869
<> 144:ef7eb2e8f9f7 3870 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3871 -- I2S Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3872 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3873
<> 144:ef7eb2e8f9f7 3874 /*!
<> 144:ef7eb2e8f9f7 3875 * @addtogroup I2S_Peripheral_Access_Layer I2S Peripheral Access Layer
<> 144:ef7eb2e8f9f7 3876 * @{
<> 144:ef7eb2e8f9f7 3877 */
<> 144:ef7eb2e8f9f7 3878
<> 144:ef7eb2e8f9f7 3879 /** I2S - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 3880 typedef struct {
<> 144:ef7eb2e8f9f7 3881 __IO uint32_t TCSR; /**< SAI Transmit Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 3882 __IO uint32_t TCR1; /**< SAI Transmit Configuration 1 Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 3883 __IO uint32_t TCR2; /**< SAI Transmit Configuration 2 Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 3884 __IO uint32_t TCR3; /**< SAI Transmit Configuration 3 Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 3885 __IO uint32_t TCR4; /**< SAI Transmit Configuration 4 Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 3886 __IO uint32_t TCR5; /**< SAI Transmit Configuration 5 Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 3887 uint8_t RESERVED_0[8];
<> 144:ef7eb2e8f9f7 3888 __O uint32_t TDR[1]; /**< SAI Transmit Data Register, array offset: 0x20, array step: 0x4 */
<> 144:ef7eb2e8f9f7 3889 uint8_t RESERVED_1[28];
<> 144:ef7eb2e8f9f7 3890 __I uint32_t TFR[1]; /**< SAI Transmit FIFO Register, array offset: 0x40, array step: 0x4 */
<> 144:ef7eb2e8f9f7 3891 uint8_t RESERVED_2[28];
<> 144:ef7eb2e8f9f7 3892 __IO uint32_t TMR; /**< SAI Transmit Mask Register, offset: 0x60 */
<> 144:ef7eb2e8f9f7 3893 uint8_t RESERVED_3[28];
<> 144:ef7eb2e8f9f7 3894 __IO uint32_t RCSR; /**< SAI Receive Control Register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 3895 __IO uint32_t RCR1; /**< SAI Receive Configuration 1 Register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 3896 __IO uint32_t RCR2; /**< SAI Receive Configuration 2 Register, offset: 0x88 */
<> 144:ef7eb2e8f9f7 3897 __IO uint32_t RCR3; /**< SAI Receive Configuration 3 Register, offset: 0x8C */
<> 144:ef7eb2e8f9f7 3898 __IO uint32_t RCR4; /**< SAI Receive Configuration 4 Register, offset: 0x90 */
<> 144:ef7eb2e8f9f7 3899 __IO uint32_t RCR5; /**< SAI Receive Configuration 5 Register, offset: 0x94 */
<> 144:ef7eb2e8f9f7 3900 uint8_t RESERVED_4[8];
<> 144:ef7eb2e8f9f7 3901 __I uint32_t RDR[1]; /**< SAI Receive Data Register, array offset: 0xA0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 3902 uint8_t RESERVED_5[28];
<> 144:ef7eb2e8f9f7 3903 __I uint32_t RFR[1]; /**< SAI Receive FIFO Register, array offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 3904 uint8_t RESERVED_6[28];
<> 144:ef7eb2e8f9f7 3905 __IO uint32_t RMR; /**< SAI Receive Mask Register, offset: 0xE0 */
<> 144:ef7eb2e8f9f7 3906 uint8_t RESERVED_7[28];
<> 144:ef7eb2e8f9f7 3907 __IO uint32_t MCR; /**< SAI MCLK Control Register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 3908 __IO uint32_t MDR; /**< SAI MCLK Divide Register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 3909 } I2S_Type;
<> 144:ef7eb2e8f9f7 3910
<> 144:ef7eb2e8f9f7 3911 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 3912 -- I2S Register Masks
<> 144:ef7eb2e8f9f7 3913 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 3914
<> 144:ef7eb2e8f9f7 3915 /*!
<> 144:ef7eb2e8f9f7 3916 * @addtogroup I2S_Register_Masks I2S Register Masks
<> 144:ef7eb2e8f9f7 3917 * @{
<> 144:ef7eb2e8f9f7 3918 */
<> 144:ef7eb2e8f9f7 3919
<> 144:ef7eb2e8f9f7 3920 /*! @name TCSR - SAI Transmit Control Register */
<> 144:ef7eb2e8f9f7 3921 #define I2S_TCSR_FRDE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 3922 #define I2S_TCSR_FRDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3923 #define I2S_TCSR_FRDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRDE_SHIFT)) & I2S_TCSR_FRDE_MASK)
<> 144:ef7eb2e8f9f7 3924 #define I2S_TCSR_FWDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 3925 #define I2S_TCSR_FWDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 3926 #define I2S_TCSR_FWDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWDE_SHIFT)) & I2S_TCSR_FWDE_MASK)
<> 144:ef7eb2e8f9f7 3927 #define I2S_TCSR_FRIE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 3928 #define I2S_TCSR_FRIE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 3929 #define I2S_TCSR_FRIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRIE_SHIFT)) & I2S_TCSR_FRIE_MASK)
<> 144:ef7eb2e8f9f7 3930 #define I2S_TCSR_FWIE_MASK (0x200U)
<> 144:ef7eb2e8f9f7 3931 #define I2S_TCSR_FWIE_SHIFT (9U)
<> 144:ef7eb2e8f9f7 3932 #define I2S_TCSR_FWIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWIE_SHIFT)) & I2S_TCSR_FWIE_MASK)
<> 144:ef7eb2e8f9f7 3933 #define I2S_TCSR_FEIE_MASK (0x400U)
<> 144:ef7eb2e8f9f7 3934 #define I2S_TCSR_FEIE_SHIFT (10U)
<> 144:ef7eb2e8f9f7 3935 #define I2S_TCSR_FEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FEIE_SHIFT)) & I2S_TCSR_FEIE_MASK)
<> 144:ef7eb2e8f9f7 3936 #define I2S_TCSR_SEIE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 3937 #define I2S_TCSR_SEIE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 3938 #define I2S_TCSR_SEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SEIE_SHIFT)) & I2S_TCSR_SEIE_MASK)
<> 144:ef7eb2e8f9f7 3939 #define I2S_TCSR_WSIE_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 3940 #define I2S_TCSR_WSIE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 3941 #define I2S_TCSR_WSIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_WSIE_SHIFT)) & I2S_TCSR_WSIE_MASK)
<> 144:ef7eb2e8f9f7 3942 #define I2S_TCSR_FRF_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 3943 #define I2S_TCSR_FRF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 3944 #define I2S_TCSR_FRF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FRF_SHIFT)) & I2S_TCSR_FRF_MASK)
<> 144:ef7eb2e8f9f7 3945 #define I2S_TCSR_FWF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 3946 #define I2S_TCSR_FWF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 3947 #define I2S_TCSR_FWF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FWF_SHIFT)) & I2S_TCSR_FWF_MASK)
<> 144:ef7eb2e8f9f7 3948 #define I2S_TCSR_FEF_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 3949 #define I2S_TCSR_FEF_SHIFT (18U)
<> 144:ef7eb2e8f9f7 3950 #define I2S_TCSR_FEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FEF_SHIFT)) & I2S_TCSR_FEF_MASK)
<> 144:ef7eb2e8f9f7 3951 #define I2S_TCSR_SEF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 3952 #define I2S_TCSR_SEF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 3953 #define I2S_TCSR_SEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SEF_SHIFT)) & I2S_TCSR_SEF_MASK)
<> 144:ef7eb2e8f9f7 3954 #define I2S_TCSR_WSF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 3955 #define I2S_TCSR_WSF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 3956 #define I2S_TCSR_WSF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_WSF_SHIFT)) & I2S_TCSR_WSF_MASK)
<> 144:ef7eb2e8f9f7 3957 #define I2S_TCSR_SR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 3958 #define I2S_TCSR_SR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 3959 #define I2S_TCSR_SR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_SR_SHIFT)) & I2S_TCSR_SR_MASK)
<> 144:ef7eb2e8f9f7 3960 #define I2S_TCSR_FR_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 3961 #define I2S_TCSR_FR_SHIFT (25U)
<> 144:ef7eb2e8f9f7 3962 #define I2S_TCSR_FR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_FR_SHIFT)) & I2S_TCSR_FR_MASK)
<> 144:ef7eb2e8f9f7 3963 #define I2S_TCSR_BCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 3964 #define I2S_TCSR_BCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 3965 #define I2S_TCSR_BCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_BCE_SHIFT)) & I2S_TCSR_BCE_MASK)
<> 144:ef7eb2e8f9f7 3966 #define I2S_TCSR_DBGE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 3967 #define I2S_TCSR_DBGE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 3968 #define I2S_TCSR_DBGE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_DBGE_SHIFT)) & I2S_TCSR_DBGE_MASK)
<> 144:ef7eb2e8f9f7 3969 #define I2S_TCSR_STOPE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 3970 #define I2S_TCSR_STOPE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 3971 #define I2S_TCSR_STOPE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_STOPE_SHIFT)) & I2S_TCSR_STOPE_MASK)
<> 144:ef7eb2e8f9f7 3972 #define I2S_TCSR_TE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 3973 #define I2S_TCSR_TE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 3974 #define I2S_TCSR_TE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCSR_TE_SHIFT)) & I2S_TCSR_TE_MASK)
<> 144:ef7eb2e8f9f7 3975
<> 144:ef7eb2e8f9f7 3976 /*! @name TCR1 - SAI Transmit Configuration 1 Register */
<> 144:ef7eb2e8f9f7 3977 #define I2S_TCR1_TFW_MASK (0x7U)
<> 144:ef7eb2e8f9f7 3978 #define I2S_TCR1_TFW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3979 #define I2S_TCR1_TFW(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR1_TFW_SHIFT)) & I2S_TCR1_TFW_MASK)
<> 144:ef7eb2e8f9f7 3980
<> 144:ef7eb2e8f9f7 3981 /*! @name TCR2 - SAI Transmit Configuration 2 Register */
<> 144:ef7eb2e8f9f7 3982 #define I2S_TCR2_DIV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 3983 #define I2S_TCR2_DIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 3984 #define I2S_TCR2_DIV(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_DIV_SHIFT)) & I2S_TCR2_DIV_MASK)
<> 144:ef7eb2e8f9f7 3985 #define I2S_TCR2_BCD_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 3986 #define I2S_TCR2_BCD_SHIFT (24U)
<> 144:ef7eb2e8f9f7 3987 #define I2S_TCR2_BCD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCD_SHIFT)) & I2S_TCR2_BCD_MASK)
<> 144:ef7eb2e8f9f7 3988 #define I2S_TCR2_BCP_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 3989 #define I2S_TCR2_BCP_SHIFT (25U)
<> 144:ef7eb2e8f9f7 3990 #define I2S_TCR2_BCP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCP_SHIFT)) & I2S_TCR2_BCP_MASK)
<> 144:ef7eb2e8f9f7 3991 #define I2S_TCR2_MSEL_MASK (0xC000000U)
<> 144:ef7eb2e8f9f7 3992 #define I2S_TCR2_MSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 3993 #define I2S_TCR2_MSEL(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_MSEL_SHIFT)) & I2S_TCR2_MSEL_MASK)
<> 144:ef7eb2e8f9f7 3994 #define I2S_TCR2_BCI_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 3995 #define I2S_TCR2_BCI_SHIFT (28U)
<> 144:ef7eb2e8f9f7 3996 #define I2S_TCR2_BCI(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCI_SHIFT)) & I2S_TCR2_BCI_MASK)
<> 144:ef7eb2e8f9f7 3997 #define I2S_TCR2_BCS_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 3998 #define I2S_TCR2_BCS_SHIFT (29U)
<> 144:ef7eb2e8f9f7 3999 #define I2S_TCR2_BCS(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_BCS_SHIFT)) & I2S_TCR2_BCS_MASK)
<> 144:ef7eb2e8f9f7 4000 #define I2S_TCR2_SYNC_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 4001 #define I2S_TCR2_SYNC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4002 #define I2S_TCR2_SYNC(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR2_SYNC_SHIFT)) & I2S_TCR2_SYNC_MASK)
<> 144:ef7eb2e8f9f7 4003
<> 144:ef7eb2e8f9f7 4004 /*! @name TCR3 - SAI Transmit Configuration 3 Register */
<> 144:ef7eb2e8f9f7 4005 #define I2S_TCR3_WDFL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4006 #define I2S_TCR3_WDFL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4007 #define I2S_TCR3_WDFL(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR3_WDFL_SHIFT)) & I2S_TCR3_WDFL_MASK)
<> 144:ef7eb2e8f9f7 4008 #define I2S_TCR3_TCE_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4009 #define I2S_TCR3_TCE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4010 #define I2S_TCR3_TCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR3_TCE_SHIFT)) & I2S_TCR3_TCE_MASK)
<> 144:ef7eb2e8f9f7 4011
<> 144:ef7eb2e8f9f7 4012 /*! @name TCR4 - SAI Transmit Configuration 4 Register */
<> 144:ef7eb2e8f9f7 4013 #define I2S_TCR4_FSD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4014 #define I2S_TCR4_FSD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4015 #define I2S_TCR4_FSD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSD_SHIFT)) & I2S_TCR4_FSD_MASK)
<> 144:ef7eb2e8f9f7 4016 #define I2S_TCR4_FSP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4017 #define I2S_TCR4_FSP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4018 #define I2S_TCR4_FSP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSP_SHIFT)) & I2S_TCR4_FSP_MASK)
<> 144:ef7eb2e8f9f7 4019 #define I2S_TCR4_ONDEM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4020 #define I2S_TCR4_ONDEM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4021 #define I2S_TCR4_ONDEM(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_ONDEM_SHIFT)) & I2S_TCR4_ONDEM_MASK)
<> 144:ef7eb2e8f9f7 4022 #define I2S_TCR4_FSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4023 #define I2S_TCR4_FSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4024 #define I2S_TCR4_FSE(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FSE_SHIFT)) & I2S_TCR4_FSE_MASK)
<> 144:ef7eb2e8f9f7 4025 #define I2S_TCR4_MF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4026 #define I2S_TCR4_MF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4027 #define I2S_TCR4_MF(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_MF_SHIFT)) & I2S_TCR4_MF_MASK)
<> 144:ef7eb2e8f9f7 4028 #define I2S_TCR4_SYWD_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 4029 #define I2S_TCR4_SYWD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4030 #define I2S_TCR4_SYWD(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_SYWD_SHIFT)) & I2S_TCR4_SYWD_MASK)
<> 144:ef7eb2e8f9f7 4031 #define I2S_TCR4_FRSZ_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 4032 #define I2S_TCR4_FRSZ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4033 #define I2S_TCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FRSZ_SHIFT)) & I2S_TCR4_FRSZ_MASK)
<> 144:ef7eb2e8f9f7 4034 #define I2S_TCR4_FPACK_MASK (0x3000000U)
<> 144:ef7eb2e8f9f7 4035 #define I2S_TCR4_FPACK_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4036 #define I2S_TCR4_FPACK(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FPACK_SHIFT)) & I2S_TCR4_FPACK_MASK)
<> 144:ef7eb2e8f9f7 4037 #define I2S_TCR4_FCONT_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4038 #define I2S_TCR4_FCONT_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4039 #define I2S_TCR4_FCONT(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR4_FCONT_SHIFT)) & I2S_TCR4_FCONT_MASK)
<> 144:ef7eb2e8f9f7 4040
<> 144:ef7eb2e8f9f7 4041 /*! @name TCR5 - SAI Transmit Configuration 5 Register */
<> 144:ef7eb2e8f9f7 4042 #define I2S_TCR5_FBT_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 4043 #define I2S_TCR5_FBT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4044 #define I2S_TCR5_FBT(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_FBT_SHIFT)) & I2S_TCR5_FBT_MASK)
<> 144:ef7eb2e8f9f7 4045 #define I2S_TCR5_W0W_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 4046 #define I2S_TCR5_W0W_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4047 #define I2S_TCR5_W0W(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_W0W_SHIFT)) & I2S_TCR5_W0W_MASK)
<> 144:ef7eb2e8f9f7 4048 #define I2S_TCR5_WNW_MASK (0x1F000000U)
<> 144:ef7eb2e8f9f7 4049 #define I2S_TCR5_WNW_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4050 #define I2S_TCR5_WNW(x) (((uint32_t)(((uint32_t)(x)) << I2S_TCR5_WNW_SHIFT)) & I2S_TCR5_WNW_MASK)
<> 144:ef7eb2e8f9f7 4051
<> 144:ef7eb2e8f9f7 4052 /*! @name TDR - SAI Transmit Data Register */
<> 144:ef7eb2e8f9f7 4053 #define I2S_TDR_TDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4054 #define I2S_TDR_TDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4055 #define I2S_TDR_TDR(x) (((uint32_t)(((uint32_t)(x)) << I2S_TDR_TDR_SHIFT)) & I2S_TDR_TDR_MASK)
<> 144:ef7eb2e8f9f7 4056
<> 144:ef7eb2e8f9f7 4057 /* The count of I2S_TDR */
<> 144:ef7eb2e8f9f7 4058 #define I2S_TDR_COUNT (1U)
<> 144:ef7eb2e8f9f7 4059
<> 144:ef7eb2e8f9f7 4060 /*! @name TFR - SAI Transmit FIFO Register */
<> 144:ef7eb2e8f9f7 4061 #define I2S_TFR_RFP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4062 #define I2S_TFR_RFP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4063 #define I2S_TFR_RFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TFR_RFP_SHIFT)) & I2S_TFR_RFP_MASK)
<> 144:ef7eb2e8f9f7 4064 #define I2S_TFR_WFP_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 4065 #define I2S_TFR_WFP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4066 #define I2S_TFR_WFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_TFR_WFP_SHIFT)) & I2S_TFR_WFP_MASK)
<> 144:ef7eb2e8f9f7 4067
<> 144:ef7eb2e8f9f7 4068 /* The count of I2S_TFR */
<> 144:ef7eb2e8f9f7 4069 #define I2S_TFR_COUNT (1U)
<> 144:ef7eb2e8f9f7 4070
<> 144:ef7eb2e8f9f7 4071 /*! @name TMR - SAI Transmit Mask Register */
<> 144:ef7eb2e8f9f7 4072 #define I2S_TMR_TWM_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4073 #define I2S_TMR_TWM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4074 #define I2S_TMR_TWM(x) (((uint32_t)(((uint32_t)(x)) << I2S_TMR_TWM_SHIFT)) & I2S_TMR_TWM_MASK)
<> 144:ef7eb2e8f9f7 4075
<> 144:ef7eb2e8f9f7 4076 /*! @name RCSR - SAI Receive Control Register */
<> 144:ef7eb2e8f9f7 4077 #define I2S_RCSR_FRDE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4078 #define I2S_RCSR_FRDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4079 #define I2S_RCSR_FRDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRDE_SHIFT)) & I2S_RCSR_FRDE_MASK)
<> 144:ef7eb2e8f9f7 4080 #define I2S_RCSR_FWDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4081 #define I2S_RCSR_FWDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4082 #define I2S_RCSR_FWDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWDE_SHIFT)) & I2S_RCSR_FWDE_MASK)
<> 144:ef7eb2e8f9f7 4083 #define I2S_RCSR_FRIE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4084 #define I2S_RCSR_FRIE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4085 #define I2S_RCSR_FRIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRIE_SHIFT)) & I2S_RCSR_FRIE_MASK)
<> 144:ef7eb2e8f9f7 4086 #define I2S_RCSR_FWIE_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4087 #define I2S_RCSR_FWIE_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4088 #define I2S_RCSR_FWIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWIE_SHIFT)) & I2S_RCSR_FWIE_MASK)
<> 144:ef7eb2e8f9f7 4089 #define I2S_RCSR_FEIE_MASK (0x400U)
<> 144:ef7eb2e8f9f7 4090 #define I2S_RCSR_FEIE_SHIFT (10U)
<> 144:ef7eb2e8f9f7 4091 #define I2S_RCSR_FEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FEIE_SHIFT)) & I2S_RCSR_FEIE_MASK)
<> 144:ef7eb2e8f9f7 4092 #define I2S_RCSR_SEIE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 4093 #define I2S_RCSR_SEIE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4094 #define I2S_RCSR_SEIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SEIE_SHIFT)) & I2S_RCSR_SEIE_MASK)
<> 144:ef7eb2e8f9f7 4095 #define I2S_RCSR_WSIE_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4096 #define I2S_RCSR_WSIE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4097 #define I2S_RCSR_WSIE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_WSIE_SHIFT)) & I2S_RCSR_WSIE_MASK)
<> 144:ef7eb2e8f9f7 4098 #define I2S_RCSR_FRF_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4099 #define I2S_RCSR_FRF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4100 #define I2S_RCSR_FRF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FRF_SHIFT)) & I2S_RCSR_FRF_MASK)
<> 144:ef7eb2e8f9f7 4101 #define I2S_RCSR_FWF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4102 #define I2S_RCSR_FWF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4103 #define I2S_RCSR_FWF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FWF_SHIFT)) & I2S_RCSR_FWF_MASK)
<> 144:ef7eb2e8f9f7 4104 #define I2S_RCSR_FEF_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4105 #define I2S_RCSR_FEF_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4106 #define I2S_RCSR_FEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FEF_SHIFT)) & I2S_RCSR_FEF_MASK)
<> 144:ef7eb2e8f9f7 4107 #define I2S_RCSR_SEF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 4108 #define I2S_RCSR_SEF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 4109 #define I2S_RCSR_SEF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SEF_SHIFT)) & I2S_RCSR_SEF_MASK)
<> 144:ef7eb2e8f9f7 4110 #define I2S_RCSR_WSF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 4111 #define I2S_RCSR_WSF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 4112 #define I2S_RCSR_WSF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_WSF_SHIFT)) & I2S_RCSR_WSF_MASK)
<> 144:ef7eb2e8f9f7 4113 #define I2S_RCSR_SR_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4114 #define I2S_RCSR_SR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4115 #define I2S_RCSR_SR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_SR_SHIFT)) & I2S_RCSR_SR_MASK)
<> 144:ef7eb2e8f9f7 4116 #define I2S_RCSR_FR_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4117 #define I2S_RCSR_FR_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4118 #define I2S_RCSR_FR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_FR_SHIFT)) & I2S_RCSR_FR_MASK)
<> 144:ef7eb2e8f9f7 4119 #define I2S_RCSR_BCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4120 #define I2S_RCSR_BCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4121 #define I2S_RCSR_BCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_BCE_SHIFT)) & I2S_RCSR_BCE_MASK)
<> 144:ef7eb2e8f9f7 4122 #define I2S_RCSR_DBGE_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4123 #define I2S_RCSR_DBGE_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4124 #define I2S_RCSR_DBGE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_DBGE_SHIFT)) & I2S_RCSR_DBGE_MASK)
<> 144:ef7eb2e8f9f7 4125 #define I2S_RCSR_STOPE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4126 #define I2S_RCSR_STOPE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4127 #define I2S_RCSR_STOPE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_STOPE_SHIFT)) & I2S_RCSR_STOPE_MASK)
<> 144:ef7eb2e8f9f7 4128 #define I2S_RCSR_RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4129 #define I2S_RCSR_RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4130 #define I2S_RCSR_RE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCSR_RE_SHIFT)) & I2S_RCSR_RE_MASK)
<> 144:ef7eb2e8f9f7 4131
<> 144:ef7eb2e8f9f7 4132 /*! @name RCR1 - SAI Receive Configuration 1 Register */
<> 144:ef7eb2e8f9f7 4133 #define I2S_RCR1_RFW_MASK (0x7U)
<> 144:ef7eb2e8f9f7 4134 #define I2S_RCR1_RFW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4135 #define I2S_RCR1_RFW(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR1_RFW_SHIFT)) & I2S_RCR1_RFW_MASK)
<> 144:ef7eb2e8f9f7 4136
<> 144:ef7eb2e8f9f7 4137 /*! @name RCR2 - SAI Receive Configuration 2 Register */
<> 144:ef7eb2e8f9f7 4138 #define I2S_RCR2_DIV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 4139 #define I2S_RCR2_DIV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4140 #define I2S_RCR2_DIV(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_DIV_SHIFT)) & I2S_RCR2_DIV_MASK)
<> 144:ef7eb2e8f9f7 4141 #define I2S_RCR2_BCD_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4142 #define I2S_RCR2_BCD_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4143 #define I2S_RCR2_BCD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCD_SHIFT)) & I2S_RCR2_BCD_MASK)
<> 144:ef7eb2e8f9f7 4144 #define I2S_RCR2_BCP_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4145 #define I2S_RCR2_BCP_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4146 #define I2S_RCR2_BCP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCP_SHIFT)) & I2S_RCR2_BCP_MASK)
<> 144:ef7eb2e8f9f7 4147 #define I2S_RCR2_MSEL_MASK (0xC000000U)
<> 144:ef7eb2e8f9f7 4148 #define I2S_RCR2_MSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 4149 #define I2S_RCR2_MSEL(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_MSEL_SHIFT)) & I2S_RCR2_MSEL_MASK)
<> 144:ef7eb2e8f9f7 4150 #define I2S_RCR2_BCI_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4151 #define I2S_RCR2_BCI_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4152 #define I2S_RCR2_BCI(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCI_SHIFT)) & I2S_RCR2_BCI_MASK)
<> 144:ef7eb2e8f9f7 4153 #define I2S_RCR2_BCS_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4154 #define I2S_RCR2_BCS_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4155 #define I2S_RCR2_BCS(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_BCS_SHIFT)) & I2S_RCR2_BCS_MASK)
<> 144:ef7eb2e8f9f7 4156 #define I2S_RCR2_SYNC_MASK (0xC0000000U)
<> 144:ef7eb2e8f9f7 4157 #define I2S_RCR2_SYNC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4158 #define I2S_RCR2_SYNC(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR2_SYNC_SHIFT)) & I2S_RCR2_SYNC_MASK)
<> 144:ef7eb2e8f9f7 4159
<> 144:ef7eb2e8f9f7 4160 /*! @name RCR3 - SAI Receive Configuration 3 Register */
<> 144:ef7eb2e8f9f7 4161 #define I2S_RCR3_WDFL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4162 #define I2S_RCR3_WDFL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4163 #define I2S_RCR3_WDFL(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR3_WDFL_SHIFT)) & I2S_RCR3_WDFL_MASK)
<> 144:ef7eb2e8f9f7 4164 #define I2S_RCR3_RCE_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4165 #define I2S_RCR3_RCE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4166 #define I2S_RCR3_RCE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR3_RCE_SHIFT)) & I2S_RCR3_RCE_MASK)
<> 144:ef7eb2e8f9f7 4167
<> 144:ef7eb2e8f9f7 4168 /*! @name RCR4 - SAI Receive Configuration 4 Register */
<> 144:ef7eb2e8f9f7 4169 #define I2S_RCR4_FSD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4170 #define I2S_RCR4_FSD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4171 #define I2S_RCR4_FSD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSD_SHIFT)) & I2S_RCR4_FSD_MASK)
<> 144:ef7eb2e8f9f7 4172 #define I2S_RCR4_FSP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4173 #define I2S_RCR4_FSP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4174 #define I2S_RCR4_FSP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSP_SHIFT)) & I2S_RCR4_FSP_MASK)
<> 144:ef7eb2e8f9f7 4175 #define I2S_RCR4_ONDEM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4176 #define I2S_RCR4_ONDEM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4177 #define I2S_RCR4_ONDEM(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_ONDEM_SHIFT)) & I2S_RCR4_ONDEM_MASK)
<> 144:ef7eb2e8f9f7 4178 #define I2S_RCR4_FSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4179 #define I2S_RCR4_FSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4180 #define I2S_RCR4_FSE(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FSE_SHIFT)) & I2S_RCR4_FSE_MASK)
<> 144:ef7eb2e8f9f7 4181 #define I2S_RCR4_MF_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4182 #define I2S_RCR4_MF_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4183 #define I2S_RCR4_MF(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_MF_SHIFT)) & I2S_RCR4_MF_MASK)
<> 144:ef7eb2e8f9f7 4184 #define I2S_RCR4_SYWD_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 4185 #define I2S_RCR4_SYWD_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4186 #define I2S_RCR4_SYWD(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_SYWD_SHIFT)) & I2S_RCR4_SYWD_MASK)
<> 144:ef7eb2e8f9f7 4187 #define I2S_RCR4_FRSZ_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 4188 #define I2S_RCR4_FRSZ_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4189 #define I2S_RCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FRSZ_SHIFT)) & I2S_RCR4_FRSZ_MASK)
<> 144:ef7eb2e8f9f7 4190 #define I2S_RCR4_FPACK_MASK (0x3000000U)
<> 144:ef7eb2e8f9f7 4191 #define I2S_RCR4_FPACK_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4192 #define I2S_RCR4_FPACK(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FPACK_SHIFT)) & I2S_RCR4_FPACK_MASK)
<> 144:ef7eb2e8f9f7 4193 #define I2S_RCR4_FCONT_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4194 #define I2S_RCR4_FCONT_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4195 #define I2S_RCR4_FCONT(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR4_FCONT_SHIFT)) & I2S_RCR4_FCONT_MASK)
<> 144:ef7eb2e8f9f7 4196
<> 144:ef7eb2e8f9f7 4197 /*! @name RCR5 - SAI Receive Configuration 5 Register */
<> 144:ef7eb2e8f9f7 4198 #define I2S_RCR5_FBT_MASK (0x1F00U)
<> 144:ef7eb2e8f9f7 4199 #define I2S_RCR5_FBT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4200 #define I2S_RCR5_FBT(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_FBT_SHIFT)) & I2S_RCR5_FBT_MASK)
<> 144:ef7eb2e8f9f7 4201 #define I2S_RCR5_W0W_MASK (0x1F0000U)
<> 144:ef7eb2e8f9f7 4202 #define I2S_RCR5_W0W_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4203 #define I2S_RCR5_W0W(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_W0W_SHIFT)) & I2S_RCR5_W0W_MASK)
<> 144:ef7eb2e8f9f7 4204 #define I2S_RCR5_WNW_MASK (0x1F000000U)
<> 144:ef7eb2e8f9f7 4205 #define I2S_RCR5_WNW_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4206 #define I2S_RCR5_WNW(x) (((uint32_t)(((uint32_t)(x)) << I2S_RCR5_WNW_SHIFT)) & I2S_RCR5_WNW_MASK)
<> 144:ef7eb2e8f9f7 4207
<> 144:ef7eb2e8f9f7 4208 /*! @name RDR - SAI Receive Data Register */
<> 144:ef7eb2e8f9f7 4209 #define I2S_RDR_RDR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 4210 #define I2S_RDR_RDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4211 #define I2S_RDR_RDR(x) (((uint32_t)(((uint32_t)(x)) << I2S_RDR_RDR_SHIFT)) & I2S_RDR_RDR_MASK)
<> 144:ef7eb2e8f9f7 4212
<> 144:ef7eb2e8f9f7 4213 /* The count of I2S_RDR */
<> 144:ef7eb2e8f9f7 4214 #define I2S_RDR_COUNT (1U)
<> 144:ef7eb2e8f9f7 4215
<> 144:ef7eb2e8f9f7 4216 /*! @name RFR - SAI Receive FIFO Register */
<> 144:ef7eb2e8f9f7 4217 #define I2S_RFR_RFP_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4218 #define I2S_RFR_RFP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4219 #define I2S_RFR_RFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RFR_RFP_SHIFT)) & I2S_RFR_RFP_MASK)
<> 144:ef7eb2e8f9f7 4220 #define I2S_RFR_WFP_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 4221 #define I2S_RFR_WFP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4222 #define I2S_RFR_WFP(x) (((uint32_t)(((uint32_t)(x)) << I2S_RFR_WFP_SHIFT)) & I2S_RFR_WFP_MASK)
<> 144:ef7eb2e8f9f7 4223
<> 144:ef7eb2e8f9f7 4224 /* The count of I2S_RFR */
<> 144:ef7eb2e8f9f7 4225 #define I2S_RFR_COUNT (1U)
<> 144:ef7eb2e8f9f7 4226
<> 144:ef7eb2e8f9f7 4227 /*! @name RMR - SAI Receive Mask Register */
<> 144:ef7eb2e8f9f7 4228 #define I2S_RMR_RWM_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4229 #define I2S_RMR_RWM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4230 #define I2S_RMR_RWM(x) (((uint32_t)(((uint32_t)(x)) << I2S_RMR_RWM_SHIFT)) & I2S_RMR_RWM_MASK)
<> 144:ef7eb2e8f9f7 4231
<> 144:ef7eb2e8f9f7 4232 /*! @name MCR - SAI MCLK Control Register */
<> 144:ef7eb2e8f9f7 4233 #define I2S_MCR_MICS_MASK (0x3000000U)
<> 144:ef7eb2e8f9f7 4234 #define I2S_MCR_MICS_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4235 #define I2S_MCR_MICS(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_MICS_SHIFT)) & I2S_MCR_MICS_MASK)
<> 144:ef7eb2e8f9f7 4236 #define I2S_MCR_MOE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4237 #define I2S_MCR_MOE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4238 #define I2S_MCR_MOE(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_MOE_SHIFT)) & I2S_MCR_MOE_MASK)
<> 144:ef7eb2e8f9f7 4239 #define I2S_MCR_DUF_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4240 #define I2S_MCR_DUF_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4241 #define I2S_MCR_DUF(x) (((uint32_t)(((uint32_t)(x)) << I2S_MCR_DUF_SHIFT)) & I2S_MCR_DUF_MASK)
<> 144:ef7eb2e8f9f7 4242
<> 144:ef7eb2e8f9f7 4243 /*! @name MDR - SAI MCLK Divide Register */
<> 144:ef7eb2e8f9f7 4244 #define I2S_MDR_DIVIDE_MASK (0xFFFU)
<> 144:ef7eb2e8f9f7 4245 #define I2S_MDR_DIVIDE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4246 #define I2S_MDR_DIVIDE(x) (((uint32_t)(((uint32_t)(x)) << I2S_MDR_DIVIDE_SHIFT)) & I2S_MDR_DIVIDE_MASK)
<> 144:ef7eb2e8f9f7 4247 #define I2S_MDR_FRACT_MASK (0xFF000U)
<> 144:ef7eb2e8f9f7 4248 #define I2S_MDR_FRACT_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4249 #define I2S_MDR_FRACT(x) (((uint32_t)(((uint32_t)(x)) << I2S_MDR_FRACT_SHIFT)) & I2S_MDR_FRACT_MASK)
<> 144:ef7eb2e8f9f7 4250
<> 144:ef7eb2e8f9f7 4251
<> 144:ef7eb2e8f9f7 4252 /*!
<> 144:ef7eb2e8f9f7 4253 * @}
<> 144:ef7eb2e8f9f7 4254 */ /* end of group I2S_Register_Masks */
<> 144:ef7eb2e8f9f7 4255
<> 144:ef7eb2e8f9f7 4256
<> 144:ef7eb2e8f9f7 4257 /* I2S - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4258 /** Peripheral I2S0 base address */
<> 144:ef7eb2e8f9f7 4259 #define I2S0_BASE (0x4002F000u)
<> 144:ef7eb2e8f9f7 4260 /** Peripheral I2S0 base pointer */
<> 144:ef7eb2e8f9f7 4261 #define I2S0 ((I2S_Type *)I2S0_BASE)
<> 144:ef7eb2e8f9f7 4262 /** Array initializer of I2S peripheral base addresses */
<> 144:ef7eb2e8f9f7 4263 #define I2S_BASE_ADDRS { I2S0_BASE }
<> 144:ef7eb2e8f9f7 4264 /** Array initializer of I2S peripheral base pointers */
<> 144:ef7eb2e8f9f7 4265 #define I2S_BASE_PTRS { I2S0 }
<> 144:ef7eb2e8f9f7 4266 /** Interrupt vectors for the I2S peripheral type */
<> 144:ef7eb2e8f9f7 4267 #define I2S_RX_IRQS { I2S0_Rx_IRQn }
<> 144:ef7eb2e8f9f7 4268 #define I2S_TX_IRQS { I2S0_Tx_IRQn }
<> 144:ef7eb2e8f9f7 4269
<> 144:ef7eb2e8f9f7 4270 /*!
<> 144:ef7eb2e8f9f7 4271 * @}
<> 144:ef7eb2e8f9f7 4272 */ /* end of group I2S_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4273
<> 144:ef7eb2e8f9f7 4274
<> 144:ef7eb2e8f9f7 4275 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4276 -- LLWU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4277 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4278
<> 144:ef7eb2e8f9f7 4279 /*!
<> 144:ef7eb2e8f9f7 4280 * @addtogroup LLWU_Peripheral_Access_Layer LLWU Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4281 * @{
<> 144:ef7eb2e8f9f7 4282 */
<> 144:ef7eb2e8f9f7 4283
<> 144:ef7eb2e8f9f7 4284 /** LLWU - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4285 typedef struct {
<> 144:ef7eb2e8f9f7 4286 __IO uint8_t PE1; /**< LLWU Pin Enable 1 register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 4287 __IO uint8_t PE2; /**< LLWU Pin Enable 2 register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 4288 __IO uint8_t PE3; /**< LLWU Pin Enable 3 register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 4289 __IO uint8_t PE4; /**< LLWU Pin Enable 4 register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 4290 __IO uint8_t ME; /**< LLWU Module Enable register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 4291 __IO uint8_t F1; /**< LLWU Flag 1 register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 4292 __IO uint8_t F2; /**< LLWU Flag 2 register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 4293 __I uint8_t F3; /**< LLWU Flag 3 register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 4294 __IO uint8_t FILT1; /**< LLWU Pin Filter 1 register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 4295 __IO uint8_t FILT2; /**< LLWU Pin Filter 2 register, offset: 0x9 */
<> 144:ef7eb2e8f9f7 4296 } LLWU_Type;
<> 144:ef7eb2e8f9f7 4297
<> 144:ef7eb2e8f9f7 4298 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4299 -- LLWU Register Masks
<> 144:ef7eb2e8f9f7 4300 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4301
<> 144:ef7eb2e8f9f7 4302 /*!
<> 144:ef7eb2e8f9f7 4303 * @addtogroup LLWU_Register_Masks LLWU Register Masks
<> 144:ef7eb2e8f9f7 4304 * @{
<> 144:ef7eb2e8f9f7 4305 */
<> 144:ef7eb2e8f9f7 4306
<> 144:ef7eb2e8f9f7 4307 /*! @name PE1 - LLWU Pin Enable 1 register */
<> 144:ef7eb2e8f9f7 4308 #define LLWU_PE1_WUPE0_MASK (0x3U)
<> 144:ef7eb2e8f9f7 4309 #define LLWU_PE1_WUPE0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4310 #define LLWU_PE1_WUPE0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE0_SHIFT)) & LLWU_PE1_WUPE0_MASK)
<> 144:ef7eb2e8f9f7 4311 #define LLWU_PE1_WUPE1_MASK (0xCU)
<> 144:ef7eb2e8f9f7 4312 #define LLWU_PE1_WUPE1_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4313 #define LLWU_PE1_WUPE1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE1_SHIFT)) & LLWU_PE1_WUPE1_MASK)
<> 144:ef7eb2e8f9f7 4314 #define LLWU_PE1_WUPE2_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4315 #define LLWU_PE1_WUPE2_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4316 #define LLWU_PE1_WUPE2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE2_SHIFT)) & LLWU_PE1_WUPE2_MASK)
<> 144:ef7eb2e8f9f7 4317 #define LLWU_PE1_WUPE3_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 4318 #define LLWU_PE1_WUPE3_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4319 #define LLWU_PE1_WUPE3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE1_WUPE3_SHIFT)) & LLWU_PE1_WUPE3_MASK)
<> 144:ef7eb2e8f9f7 4320
<> 144:ef7eb2e8f9f7 4321 /*! @name PE2 - LLWU Pin Enable 2 register */
<> 144:ef7eb2e8f9f7 4322 #define LLWU_PE2_WUPE4_MASK (0x3U)
<> 144:ef7eb2e8f9f7 4323 #define LLWU_PE2_WUPE4_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4324 #define LLWU_PE2_WUPE4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE4_SHIFT)) & LLWU_PE2_WUPE4_MASK)
<> 144:ef7eb2e8f9f7 4325 #define LLWU_PE2_WUPE5_MASK (0xCU)
<> 144:ef7eb2e8f9f7 4326 #define LLWU_PE2_WUPE5_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4327 #define LLWU_PE2_WUPE5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE5_SHIFT)) & LLWU_PE2_WUPE5_MASK)
<> 144:ef7eb2e8f9f7 4328 #define LLWU_PE2_WUPE6_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4329 #define LLWU_PE2_WUPE6_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4330 #define LLWU_PE2_WUPE6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE6_SHIFT)) & LLWU_PE2_WUPE6_MASK)
<> 144:ef7eb2e8f9f7 4331 #define LLWU_PE2_WUPE7_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 4332 #define LLWU_PE2_WUPE7_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4333 #define LLWU_PE2_WUPE7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE2_WUPE7_SHIFT)) & LLWU_PE2_WUPE7_MASK)
<> 144:ef7eb2e8f9f7 4334
<> 144:ef7eb2e8f9f7 4335 /*! @name PE3 - LLWU Pin Enable 3 register */
<> 144:ef7eb2e8f9f7 4336 #define LLWU_PE3_WUPE8_MASK (0x3U)
<> 144:ef7eb2e8f9f7 4337 #define LLWU_PE3_WUPE8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4338 #define LLWU_PE3_WUPE8(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE8_SHIFT)) & LLWU_PE3_WUPE8_MASK)
<> 144:ef7eb2e8f9f7 4339 #define LLWU_PE3_WUPE9_MASK (0xCU)
<> 144:ef7eb2e8f9f7 4340 #define LLWU_PE3_WUPE9_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4341 #define LLWU_PE3_WUPE9(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE9_SHIFT)) & LLWU_PE3_WUPE9_MASK)
<> 144:ef7eb2e8f9f7 4342 #define LLWU_PE3_WUPE10_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4343 #define LLWU_PE3_WUPE10_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4344 #define LLWU_PE3_WUPE10(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE10_SHIFT)) & LLWU_PE3_WUPE10_MASK)
<> 144:ef7eb2e8f9f7 4345 #define LLWU_PE3_WUPE11_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 4346 #define LLWU_PE3_WUPE11_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4347 #define LLWU_PE3_WUPE11(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE3_WUPE11_SHIFT)) & LLWU_PE3_WUPE11_MASK)
<> 144:ef7eb2e8f9f7 4348
<> 144:ef7eb2e8f9f7 4349 /*! @name PE4 - LLWU Pin Enable 4 register */
<> 144:ef7eb2e8f9f7 4350 #define LLWU_PE4_WUPE12_MASK (0x3U)
<> 144:ef7eb2e8f9f7 4351 #define LLWU_PE4_WUPE12_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4352 #define LLWU_PE4_WUPE12(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE12_SHIFT)) & LLWU_PE4_WUPE12_MASK)
<> 144:ef7eb2e8f9f7 4353 #define LLWU_PE4_WUPE13_MASK (0xCU)
<> 144:ef7eb2e8f9f7 4354 #define LLWU_PE4_WUPE13_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4355 #define LLWU_PE4_WUPE13(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE13_SHIFT)) & LLWU_PE4_WUPE13_MASK)
<> 144:ef7eb2e8f9f7 4356 #define LLWU_PE4_WUPE14_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4357 #define LLWU_PE4_WUPE14_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4358 #define LLWU_PE4_WUPE14(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE14_SHIFT)) & LLWU_PE4_WUPE14_MASK)
<> 144:ef7eb2e8f9f7 4359 #define LLWU_PE4_WUPE15_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 4360 #define LLWU_PE4_WUPE15_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4361 #define LLWU_PE4_WUPE15(x) (((uint8_t)(((uint8_t)(x)) << LLWU_PE4_WUPE15_SHIFT)) & LLWU_PE4_WUPE15_MASK)
<> 144:ef7eb2e8f9f7 4362
<> 144:ef7eb2e8f9f7 4363 /*! @name ME - LLWU Module Enable register */
<> 144:ef7eb2e8f9f7 4364 #define LLWU_ME_WUME0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4365 #define LLWU_ME_WUME0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4366 #define LLWU_ME_WUME0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME0_SHIFT)) & LLWU_ME_WUME0_MASK)
<> 144:ef7eb2e8f9f7 4367 #define LLWU_ME_WUME1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4368 #define LLWU_ME_WUME1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4369 #define LLWU_ME_WUME1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME1_SHIFT)) & LLWU_ME_WUME1_MASK)
<> 144:ef7eb2e8f9f7 4370 #define LLWU_ME_WUME2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4371 #define LLWU_ME_WUME2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4372 #define LLWU_ME_WUME2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME2_SHIFT)) & LLWU_ME_WUME2_MASK)
<> 144:ef7eb2e8f9f7 4373 #define LLWU_ME_WUME3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4374 #define LLWU_ME_WUME3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4375 #define LLWU_ME_WUME3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME3_SHIFT)) & LLWU_ME_WUME3_MASK)
<> 144:ef7eb2e8f9f7 4376 #define LLWU_ME_WUME4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4377 #define LLWU_ME_WUME4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4378 #define LLWU_ME_WUME4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME4_SHIFT)) & LLWU_ME_WUME4_MASK)
<> 144:ef7eb2e8f9f7 4379 #define LLWU_ME_WUME5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4380 #define LLWU_ME_WUME5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4381 #define LLWU_ME_WUME5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME5_SHIFT)) & LLWU_ME_WUME5_MASK)
<> 144:ef7eb2e8f9f7 4382 #define LLWU_ME_WUME6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4383 #define LLWU_ME_WUME6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4384 #define LLWU_ME_WUME6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME6_SHIFT)) & LLWU_ME_WUME6_MASK)
<> 144:ef7eb2e8f9f7 4385 #define LLWU_ME_WUME7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4386 #define LLWU_ME_WUME7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4387 #define LLWU_ME_WUME7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_ME_WUME7_SHIFT)) & LLWU_ME_WUME7_MASK)
<> 144:ef7eb2e8f9f7 4388
<> 144:ef7eb2e8f9f7 4389 /*! @name F1 - LLWU Flag 1 register */
<> 144:ef7eb2e8f9f7 4390 #define LLWU_F1_WUF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4391 #define LLWU_F1_WUF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4392 #define LLWU_F1_WUF0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF0_SHIFT)) & LLWU_F1_WUF0_MASK)
<> 144:ef7eb2e8f9f7 4393 #define LLWU_F1_WUF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4394 #define LLWU_F1_WUF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4395 #define LLWU_F1_WUF1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF1_SHIFT)) & LLWU_F1_WUF1_MASK)
<> 144:ef7eb2e8f9f7 4396 #define LLWU_F1_WUF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4397 #define LLWU_F1_WUF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4398 #define LLWU_F1_WUF2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF2_SHIFT)) & LLWU_F1_WUF2_MASK)
<> 144:ef7eb2e8f9f7 4399 #define LLWU_F1_WUF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4400 #define LLWU_F1_WUF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4401 #define LLWU_F1_WUF3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF3_SHIFT)) & LLWU_F1_WUF3_MASK)
<> 144:ef7eb2e8f9f7 4402 #define LLWU_F1_WUF4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4403 #define LLWU_F1_WUF4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4404 #define LLWU_F1_WUF4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF4_SHIFT)) & LLWU_F1_WUF4_MASK)
<> 144:ef7eb2e8f9f7 4405 #define LLWU_F1_WUF5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4406 #define LLWU_F1_WUF5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4407 #define LLWU_F1_WUF5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF5_SHIFT)) & LLWU_F1_WUF5_MASK)
<> 144:ef7eb2e8f9f7 4408 #define LLWU_F1_WUF6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4409 #define LLWU_F1_WUF6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4410 #define LLWU_F1_WUF6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF6_SHIFT)) & LLWU_F1_WUF6_MASK)
<> 144:ef7eb2e8f9f7 4411 #define LLWU_F1_WUF7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4412 #define LLWU_F1_WUF7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4413 #define LLWU_F1_WUF7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F1_WUF7_SHIFT)) & LLWU_F1_WUF7_MASK)
<> 144:ef7eb2e8f9f7 4414
<> 144:ef7eb2e8f9f7 4415 /*! @name F2 - LLWU Flag 2 register */
<> 144:ef7eb2e8f9f7 4416 #define LLWU_F2_WUF8_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4417 #define LLWU_F2_WUF8_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4418 #define LLWU_F2_WUF8(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF8_SHIFT)) & LLWU_F2_WUF8_MASK)
<> 144:ef7eb2e8f9f7 4419 #define LLWU_F2_WUF9_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4420 #define LLWU_F2_WUF9_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4421 #define LLWU_F2_WUF9(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF9_SHIFT)) & LLWU_F2_WUF9_MASK)
<> 144:ef7eb2e8f9f7 4422 #define LLWU_F2_WUF10_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4423 #define LLWU_F2_WUF10_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4424 #define LLWU_F2_WUF10(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF10_SHIFT)) & LLWU_F2_WUF10_MASK)
<> 144:ef7eb2e8f9f7 4425 #define LLWU_F2_WUF11_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4426 #define LLWU_F2_WUF11_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4427 #define LLWU_F2_WUF11(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF11_SHIFT)) & LLWU_F2_WUF11_MASK)
<> 144:ef7eb2e8f9f7 4428 #define LLWU_F2_WUF12_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4429 #define LLWU_F2_WUF12_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4430 #define LLWU_F2_WUF12(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF12_SHIFT)) & LLWU_F2_WUF12_MASK)
<> 144:ef7eb2e8f9f7 4431 #define LLWU_F2_WUF13_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4432 #define LLWU_F2_WUF13_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4433 #define LLWU_F2_WUF13(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF13_SHIFT)) & LLWU_F2_WUF13_MASK)
<> 144:ef7eb2e8f9f7 4434 #define LLWU_F2_WUF14_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4435 #define LLWU_F2_WUF14_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4436 #define LLWU_F2_WUF14(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF14_SHIFT)) & LLWU_F2_WUF14_MASK)
<> 144:ef7eb2e8f9f7 4437 #define LLWU_F2_WUF15_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4438 #define LLWU_F2_WUF15_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4439 #define LLWU_F2_WUF15(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F2_WUF15_SHIFT)) & LLWU_F2_WUF15_MASK)
<> 144:ef7eb2e8f9f7 4440
<> 144:ef7eb2e8f9f7 4441 /*! @name F3 - LLWU Flag 3 register */
<> 144:ef7eb2e8f9f7 4442 #define LLWU_F3_MWUF0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4443 #define LLWU_F3_MWUF0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4444 #define LLWU_F3_MWUF0(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF0_SHIFT)) & LLWU_F3_MWUF0_MASK)
<> 144:ef7eb2e8f9f7 4445 #define LLWU_F3_MWUF1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4446 #define LLWU_F3_MWUF1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4447 #define LLWU_F3_MWUF1(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF1_SHIFT)) & LLWU_F3_MWUF1_MASK)
<> 144:ef7eb2e8f9f7 4448 #define LLWU_F3_MWUF2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4449 #define LLWU_F3_MWUF2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4450 #define LLWU_F3_MWUF2(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF2_SHIFT)) & LLWU_F3_MWUF2_MASK)
<> 144:ef7eb2e8f9f7 4451 #define LLWU_F3_MWUF3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4452 #define LLWU_F3_MWUF3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4453 #define LLWU_F3_MWUF3(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF3_SHIFT)) & LLWU_F3_MWUF3_MASK)
<> 144:ef7eb2e8f9f7 4454 #define LLWU_F3_MWUF4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4455 #define LLWU_F3_MWUF4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4456 #define LLWU_F3_MWUF4(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF4_SHIFT)) & LLWU_F3_MWUF4_MASK)
<> 144:ef7eb2e8f9f7 4457 #define LLWU_F3_MWUF5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4458 #define LLWU_F3_MWUF5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4459 #define LLWU_F3_MWUF5(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF5_SHIFT)) & LLWU_F3_MWUF5_MASK)
<> 144:ef7eb2e8f9f7 4460 #define LLWU_F3_MWUF6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4461 #define LLWU_F3_MWUF6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4462 #define LLWU_F3_MWUF6(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF6_SHIFT)) & LLWU_F3_MWUF6_MASK)
<> 144:ef7eb2e8f9f7 4463 #define LLWU_F3_MWUF7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4464 #define LLWU_F3_MWUF7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4465 #define LLWU_F3_MWUF7(x) (((uint8_t)(((uint8_t)(x)) << LLWU_F3_MWUF7_SHIFT)) & LLWU_F3_MWUF7_MASK)
<> 144:ef7eb2e8f9f7 4466
<> 144:ef7eb2e8f9f7 4467 /*! @name FILT1 - LLWU Pin Filter 1 register */
<> 144:ef7eb2e8f9f7 4468 #define LLWU_FILT1_FILTSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4469 #define LLWU_FILT1_FILTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4470 #define LLWU_FILT1_FILTSEL(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTSEL_SHIFT)) & LLWU_FILT1_FILTSEL_MASK)
<> 144:ef7eb2e8f9f7 4471 #define LLWU_FILT1_FILTE_MASK (0x60U)
<> 144:ef7eb2e8f9f7 4472 #define LLWU_FILT1_FILTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4473 #define LLWU_FILT1_FILTE(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTE_SHIFT)) & LLWU_FILT1_FILTE_MASK)
<> 144:ef7eb2e8f9f7 4474 #define LLWU_FILT1_FILTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4475 #define LLWU_FILT1_FILTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4476 #define LLWU_FILT1_FILTF(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT1_FILTF_SHIFT)) & LLWU_FILT1_FILTF_MASK)
<> 144:ef7eb2e8f9f7 4477
<> 144:ef7eb2e8f9f7 4478 /*! @name FILT2 - LLWU Pin Filter 2 register */
<> 144:ef7eb2e8f9f7 4479 #define LLWU_FILT2_FILTSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 4480 #define LLWU_FILT2_FILTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4481 #define LLWU_FILT2_FILTSEL(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTSEL_SHIFT)) & LLWU_FILT2_FILTSEL_MASK)
<> 144:ef7eb2e8f9f7 4482 #define LLWU_FILT2_FILTE_MASK (0x60U)
<> 144:ef7eb2e8f9f7 4483 #define LLWU_FILT2_FILTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4484 #define LLWU_FILT2_FILTE(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTE_SHIFT)) & LLWU_FILT2_FILTE_MASK)
<> 144:ef7eb2e8f9f7 4485 #define LLWU_FILT2_FILTF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4486 #define LLWU_FILT2_FILTF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4487 #define LLWU_FILT2_FILTF(x) (((uint8_t)(((uint8_t)(x)) << LLWU_FILT2_FILTF_SHIFT)) & LLWU_FILT2_FILTF_MASK)
<> 144:ef7eb2e8f9f7 4488
<> 144:ef7eb2e8f9f7 4489
<> 144:ef7eb2e8f9f7 4490 /*!
<> 144:ef7eb2e8f9f7 4491 * @}
<> 144:ef7eb2e8f9f7 4492 */ /* end of group LLWU_Register_Masks */
<> 144:ef7eb2e8f9f7 4493
<> 144:ef7eb2e8f9f7 4494
<> 144:ef7eb2e8f9f7 4495 /* LLWU - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4496 /** Peripheral LLWU base address */
<> 144:ef7eb2e8f9f7 4497 #define LLWU_BASE (0x4007C000u)
<> 144:ef7eb2e8f9f7 4498 /** Peripheral LLWU base pointer */
<> 144:ef7eb2e8f9f7 4499 #define LLWU ((LLWU_Type *)LLWU_BASE)
<> 144:ef7eb2e8f9f7 4500 /** Array initializer of LLWU peripheral base addresses */
<> 144:ef7eb2e8f9f7 4501 #define LLWU_BASE_ADDRS { LLWU_BASE }
<> 144:ef7eb2e8f9f7 4502 /** Array initializer of LLWU peripheral base pointers */
<> 144:ef7eb2e8f9f7 4503 #define LLWU_BASE_PTRS { LLWU }
<> 144:ef7eb2e8f9f7 4504 /** Interrupt vectors for the LLWU peripheral type */
<> 144:ef7eb2e8f9f7 4505 #define LLWU_IRQS { LLWU_IRQn }
<> 144:ef7eb2e8f9f7 4506
<> 144:ef7eb2e8f9f7 4507 /*!
<> 144:ef7eb2e8f9f7 4508 * @}
<> 144:ef7eb2e8f9f7 4509 */ /* end of group LLWU_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4510
<> 144:ef7eb2e8f9f7 4511
<> 144:ef7eb2e8f9f7 4512 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4513 -- LPTMR Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4514 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4515
<> 144:ef7eb2e8f9f7 4516 /*!
<> 144:ef7eb2e8f9f7 4517 * @addtogroup LPTMR_Peripheral_Access_Layer LPTMR Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4518 * @{
<> 144:ef7eb2e8f9f7 4519 */
<> 144:ef7eb2e8f9f7 4520
<> 144:ef7eb2e8f9f7 4521 /** LPTMR - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4522 typedef struct {
<> 144:ef7eb2e8f9f7 4523 __IO uint32_t CSR; /**< Low Power Timer Control Status Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 4524 __IO uint32_t PSR; /**< Low Power Timer Prescale Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 4525 __IO uint32_t CMR; /**< Low Power Timer Compare Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 4526 __IO uint32_t CNR; /**< Low Power Timer Counter Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 4527 } LPTMR_Type;
<> 144:ef7eb2e8f9f7 4528
<> 144:ef7eb2e8f9f7 4529 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4530 -- LPTMR Register Masks
<> 144:ef7eb2e8f9f7 4531 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4532
<> 144:ef7eb2e8f9f7 4533 /*!
<> 144:ef7eb2e8f9f7 4534 * @addtogroup LPTMR_Register_Masks LPTMR Register Masks
<> 144:ef7eb2e8f9f7 4535 * @{
<> 144:ef7eb2e8f9f7 4536 */
<> 144:ef7eb2e8f9f7 4537
<> 144:ef7eb2e8f9f7 4538 /*! @name CSR - Low Power Timer Control Status Register */
<> 144:ef7eb2e8f9f7 4539 #define LPTMR_CSR_TEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4540 #define LPTMR_CSR_TEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4541 #define LPTMR_CSR_TEN(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TEN_SHIFT)) & LPTMR_CSR_TEN_MASK)
<> 144:ef7eb2e8f9f7 4542 #define LPTMR_CSR_TMS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4543 #define LPTMR_CSR_TMS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4544 #define LPTMR_CSR_TMS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TMS_SHIFT)) & LPTMR_CSR_TMS_MASK)
<> 144:ef7eb2e8f9f7 4545 #define LPTMR_CSR_TFC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4546 #define LPTMR_CSR_TFC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4547 #define LPTMR_CSR_TFC(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TFC_SHIFT)) & LPTMR_CSR_TFC_MASK)
<> 144:ef7eb2e8f9f7 4548 #define LPTMR_CSR_TPP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4549 #define LPTMR_CSR_TPP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4550 #define LPTMR_CSR_TPP(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TPP_SHIFT)) & LPTMR_CSR_TPP_MASK)
<> 144:ef7eb2e8f9f7 4551 #define LPTMR_CSR_TPS_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4552 #define LPTMR_CSR_TPS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4553 #define LPTMR_CSR_TPS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TPS_SHIFT)) & LPTMR_CSR_TPS_MASK)
<> 144:ef7eb2e8f9f7 4554 #define LPTMR_CSR_TIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4555 #define LPTMR_CSR_TIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4556 #define LPTMR_CSR_TIE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TIE_SHIFT)) & LPTMR_CSR_TIE_MASK)
<> 144:ef7eb2e8f9f7 4557 #define LPTMR_CSR_TCF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4558 #define LPTMR_CSR_TCF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4559 #define LPTMR_CSR_TCF(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CSR_TCF_SHIFT)) & LPTMR_CSR_TCF_MASK)
<> 144:ef7eb2e8f9f7 4560
<> 144:ef7eb2e8f9f7 4561 /*! @name PSR - Low Power Timer Prescale Register */
<> 144:ef7eb2e8f9f7 4562 #define LPTMR_PSR_PCS_MASK (0x3U)
<> 144:ef7eb2e8f9f7 4563 #define LPTMR_PSR_PCS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4564 #define LPTMR_PSR_PCS(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PCS_SHIFT)) & LPTMR_PSR_PCS_MASK)
<> 144:ef7eb2e8f9f7 4565 #define LPTMR_PSR_PBYP_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4566 #define LPTMR_PSR_PBYP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4567 #define LPTMR_PSR_PBYP(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PBYP_SHIFT)) & LPTMR_PSR_PBYP_MASK)
<> 144:ef7eb2e8f9f7 4568 #define LPTMR_PSR_PRESCALE_MASK (0x78U)
<> 144:ef7eb2e8f9f7 4569 #define LPTMR_PSR_PRESCALE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4570 #define LPTMR_PSR_PRESCALE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_PSR_PRESCALE_SHIFT)) & LPTMR_PSR_PRESCALE_MASK)
<> 144:ef7eb2e8f9f7 4571
<> 144:ef7eb2e8f9f7 4572 /*! @name CMR - Low Power Timer Compare Register */
<> 144:ef7eb2e8f9f7 4573 #define LPTMR_CMR_COMPARE_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4574 #define LPTMR_CMR_COMPARE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4575 #define LPTMR_CMR_COMPARE(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CMR_COMPARE_SHIFT)) & LPTMR_CMR_COMPARE_MASK)
<> 144:ef7eb2e8f9f7 4576
<> 144:ef7eb2e8f9f7 4577 /*! @name CNR - Low Power Timer Counter Register */
<> 144:ef7eb2e8f9f7 4578 #define LPTMR_CNR_COUNTER_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 4579 #define LPTMR_CNR_COUNTER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4580 #define LPTMR_CNR_COUNTER(x) (((uint32_t)(((uint32_t)(x)) << LPTMR_CNR_COUNTER_SHIFT)) & LPTMR_CNR_COUNTER_MASK)
<> 144:ef7eb2e8f9f7 4581
<> 144:ef7eb2e8f9f7 4582
<> 144:ef7eb2e8f9f7 4583 /*!
<> 144:ef7eb2e8f9f7 4584 * @}
<> 144:ef7eb2e8f9f7 4585 */ /* end of group LPTMR_Register_Masks */
<> 144:ef7eb2e8f9f7 4586
<> 144:ef7eb2e8f9f7 4587
<> 144:ef7eb2e8f9f7 4588 /* LPTMR - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4589 /** Peripheral LPTMR0 base address */
<> 144:ef7eb2e8f9f7 4590 #define LPTMR0_BASE (0x40040000u)
<> 144:ef7eb2e8f9f7 4591 /** Peripheral LPTMR0 base pointer */
<> 144:ef7eb2e8f9f7 4592 #define LPTMR0 ((LPTMR_Type *)LPTMR0_BASE)
<> 144:ef7eb2e8f9f7 4593 /** Array initializer of LPTMR peripheral base addresses */
<> 144:ef7eb2e8f9f7 4594 #define LPTMR_BASE_ADDRS { LPTMR0_BASE }
<> 144:ef7eb2e8f9f7 4595 /** Array initializer of LPTMR peripheral base pointers */
<> 144:ef7eb2e8f9f7 4596 #define LPTMR_BASE_PTRS { LPTMR0 }
<> 144:ef7eb2e8f9f7 4597 /** Interrupt vectors for the LPTMR peripheral type */
<> 144:ef7eb2e8f9f7 4598 #define LPTMR_IRQS { LPTMR0_IRQn }
<> 144:ef7eb2e8f9f7 4599
<> 144:ef7eb2e8f9f7 4600 /*!
<> 144:ef7eb2e8f9f7 4601 * @}
<> 144:ef7eb2e8f9f7 4602 */ /* end of group LPTMR_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4603
<> 144:ef7eb2e8f9f7 4604
<> 144:ef7eb2e8f9f7 4605 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4606 -- LPUART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4607 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4608
<> 144:ef7eb2e8f9f7 4609 /*!
<> 144:ef7eb2e8f9f7 4610 * @addtogroup LPUART_Peripheral_Access_Layer LPUART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4611 * @{
<> 144:ef7eb2e8f9f7 4612 */
<> 144:ef7eb2e8f9f7 4613
<> 144:ef7eb2e8f9f7 4614 /** LPUART - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4615 typedef struct {
<> 144:ef7eb2e8f9f7 4616 __IO uint32_t BAUD; /**< LPUART Baud Rate Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 4617 __IO uint32_t STAT; /**< LPUART Status Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 4618 __IO uint32_t CTRL; /**< LPUART Control Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 4619 __IO uint32_t DATA; /**< LPUART Data Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 4620 __IO uint32_t MATCH; /**< LPUART Match Address Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 4621 __IO uint32_t MODIR; /**< LPUART Modem IrDA Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 4622 } LPUART_Type;
<> 144:ef7eb2e8f9f7 4623
<> 144:ef7eb2e8f9f7 4624 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4625 -- LPUART Register Masks
<> 144:ef7eb2e8f9f7 4626 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4627
<> 144:ef7eb2e8f9f7 4628 /*!
<> 144:ef7eb2e8f9f7 4629 * @addtogroup LPUART_Register_Masks LPUART Register Masks
<> 144:ef7eb2e8f9f7 4630 * @{
<> 144:ef7eb2e8f9f7 4631 */
<> 144:ef7eb2e8f9f7 4632
<> 144:ef7eb2e8f9f7 4633 /*! @name BAUD - LPUART Baud Rate Register */
<> 144:ef7eb2e8f9f7 4634 #define LPUART_BAUD_SBR_MASK (0x1FFFU)
<> 144:ef7eb2e8f9f7 4635 #define LPUART_BAUD_SBR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4636 #define LPUART_BAUD_SBR(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_SBR_SHIFT)) & LPUART_BAUD_SBR_MASK)
<> 144:ef7eb2e8f9f7 4637 #define LPUART_BAUD_SBNS_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4638 #define LPUART_BAUD_SBNS_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4639 #define LPUART_BAUD_SBNS(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_SBNS_SHIFT)) & LPUART_BAUD_SBNS_MASK)
<> 144:ef7eb2e8f9f7 4640 #define LPUART_BAUD_RXEDGIE_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4641 #define LPUART_BAUD_RXEDGIE_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4642 #define LPUART_BAUD_RXEDGIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_RXEDGIE_SHIFT)) & LPUART_BAUD_RXEDGIE_MASK)
<> 144:ef7eb2e8f9f7 4643 #define LPUART_BAUD_LBKDIE_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4644 #define LPUART_BAUD_LBKDIE_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4645 #define LPUART_BAUD_LBKDIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_LBKDIE_SHIFT)) & LPUART_BAUD_LBKDIE_MASK)
<> 144:ef7eb2e8f9f7 4646 #define LPUART_BAUD_RESYNCDIS_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4647 #define LPUART_BAUD_RESYNCDIS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4648 #define LPUART_BAUD_RESYNCDIS(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_RESYNCDIS_SHIFT)) & LPUART_BAUD_RESYNCDIS_MASK)
<> 144:ef7eb2e8f9f7 4649 #define LPUART_BAUD_BOTHEDGE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4650 #define LPUART_BAUD_BOTHEDGE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4651 #define LPUART_BAUD_BOTHEDGE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_BOTHEDGE_SHIFT)) & LPUART_BAUD_BOTHEDGE_MASK)
<> 144:ef7eb2e8f9f7 4652 #define LPUART_BAUD_MATCFG_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 4653 #define LPUART_BAUD_MATCFG_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4654 #define LPUART_BAUD_MATCFG(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_MATCFG_SHIFT)) & LPUART_BAUD_MATCFG_MASK)
<> 144:ef7eb2e8f9f7 4655 #define LPUART_BAUD_RDMAE_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 4656 #define LPUART_BAUD_RDMAE_SHIFT (21U)
<> 144:ef7eb2e8f9f7 4657 #define LPUART_BAUD_RDMAE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_RDMAE_SHIFT)) & LPUART_BAUD_RDMAE_MASK)
<> 144:ef7eb2e8f9f7 4658 #define LPUART_BAUD_TDMAE_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 4659 #define LPUART_BAUD_TDMAE_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4660 #define LPUART_BAUD_TDMAE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_TDMAE_SHIFT)) & LPUART_BAUD_TDMAE_MASK)
<> 144:ef7eb2e8f9f7 4661 #define LPUART_BAUD_OSR_MASK (0x1F000000U)
<> 144:ef7eb2e8f9f7 4662 #define LPUART_BAUD_OSR_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4663 #define LPUART_BAUD_OSR(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_OSR_SHIFT)) & LPUART_BAUD_OSR_MASK)
<> 144:ef7eb2e8f9f7 4664 #define LPUART_BAUD_M10_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4665 #define LPUART_BAUD_M10_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4666 #define LPUART_BAUD_M10(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_M10_SHIFT)) & LPUART_BAUD_M10_MASK)
<> 144:ef7eb2e8f9f7 4667 #define LPUART_BAUD_MAEN2_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4668 #define LPUART_BAUD_MAEN2_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4669 #define LPUART_BAUD_MAEN2(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_MAEN2_SHIFT)) & LPUART_BAUD_MAEN2_MASK)
<> 144:ef7eb2e8f9f7 4670 #define LPUART_BAUD_MAEN1_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4671 #define LPUART_BAUD_MAEN1_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4672 #define LPUART_BAUD_MAEN1(x) (((uint32_t)(((uint32_t)(x)) << LPUART_BAUD_MAEN1_SHIFT)) & LPUART_BAUD_MAEN1_MASK)
<> 144:ef7eb2e8f9f7 4673
<> 144:ef7eb2e8f9f7 4674 /*! @name STAT - LPUART Status Register */
<> 144:ef7eb2e8f9f7 4675 #define LPUART_STAT_MA2F_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4676 #define LPUART_STAT_MA2F_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4677 #define LPUART_STAT_MA2F(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_MA2F_SHIFT)) & LPUART_STAT_MA2F_MASK)
<> 144:ef7eb2e8f9f7 4678 #define LPUART_STAT_MA1F_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4679 #define LPUART_STAT_MA1F_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4680 #define LPUART_STAT_MA1F(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_MA1F_SHIFT)) & LPUART_STAT_MA1F_MASK)
<> 144:ef7eb2e8f9f7 4681 #define LPUART_STAT_PF_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4682 #define LPUART_STAT_PF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4683 #define LPUART_STAT_PF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_PF_SHIFT)) & LPUART_STAT_PF_MASK)
<> 144:ef7eb2e8f9f7 4684 #define LPUART_STAT_FE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4685 #define LPUART_STAT_FE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4686 #define LPUART_STAT_FE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_FE_SHIFT)) & LPUART_STAT_FE_MASK)
<> 144:ef7eb2e8f9f7 4687 #define LPUART_STAT_NF_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4688 #define LPUART_STAT_NF_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4689 #define LPUART_STAT_NF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_NF_SHIFT)) & LPUART_STAT_NF_MASK)
<> 144:ef7eb2e8f9f7 4690 #define LPUART_STAT_OR_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 4691 #define LPUART_STAT_OR_SHIFT (19U)
<> 144:ef7eb2e8f9f7 4692 #define LPUART_STAT_OR(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_OR_SHIFT)) & LPUART_STAT_OR_MASK)
<> 144:ef7eb2e8f9f7 4693 #define LPUART_STAT_IDLE_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 4694 #define LPUART_STAT_IDLE_SHIFT (20U)
<> 144:ef7eb2e8f9f7 4695 #define LPUART_STAT_IDLE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_IDLE_SHIFT)) & LPUART_STAT_IDLE_MASK)
<> 144:ef7eb2e8f9f7 4696 #define LPUART_STAT_RDRF_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 4697 #define LPUART_STAT_RDRF_SHIFT (21U)
<> 144:ef7eb2e8f9f7 4698 #define LPUART_STAT_RDRF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_RDRF_SHIFT)) & LPUART_STAT_RDRF_MASK)
<> 144:ef7eb2e8f9f7 4699 #define LPUART_STAT_TC_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 4700 #define LPUART_STAT_TC_SHIFT (22U)
<> 144:ef7eb2e8f9f7 4701 #define LPUART_STAT_TC(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_TC_SHIFT)) & LPUART_STAT_TC_MASK)
<> 144:ef7eb2e8f9f7 4702 #define LPUART_STAT_TDRE_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 4703 #define LPUART_STAT_TDRE_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4704 #define LPUART_STAT_TDRE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_TDRE_SHIFT)) & LPUART_STAT_TDRE_MASK)
<> 144:ef7eb2e8f9f7 4705 #define LPUART_STAT_RAF_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4706 #define LPUART_STAT_RAF_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4707 #define LPUART_STAT_RAF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_RAF_SHIFT)) & LPUART_STAT_RAF_MASK)
<> 144:ef7eb2e8f9f7 4708 #define LPUART_STAT_LBKDE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4709 #define LPUART_STAT_LBKDE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4710 #define LPUART_STAT_LBKDE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_LBKDE_SHIFT)) & LPUART_STAT_LBKDE_MASK)
<> 144:ef7eb2e8f9f7 4711 #define LPUART_STAT_BRK13_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 4712 #define LPUART_STAT_BRK13_SHIFT (26U)
<> 144:ef7eb2e8f9f7 4713 #define LPUART_STAT_BRK13(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_BRK13_SHIFT)) & LPUART_STAT_BRK13_MASK)
<> 144:ef7eb2e8f9f7 4714 #define LPUART_STAT_RWUID_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 4715 #define LPUART_STAT_RWUID_SHIFT (27U)
<> 144:ef7eb2e8f9f7 4716 #define LPUART_STAT_RWUID(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_RWUID_SHIFT)) & LPUART_STAT_RWUID_MASK)
<> 144:ef7eb2e8f9f7 4717 #define LPUART_STAT_RXINV_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4718 #define LPUART_STAT_RXINV_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4719 #define LPUART_STAT_RXINV(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_RXINV_SHIFT)) & LPUART_STAT_RXINV_MASK)
<> 144:ef7eb2e8f9f7 4720 #define LPUART_STAT_MSBF_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4721 #define LPUART_STAT_MSBF_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4722 #define LPUART_STAT_MSBF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_MSBF_SHIFT)) & LPUART_STAT_MSBF_MASK)
<> 144:ef7eb2e8f9f7 4723 #define LPUART_STAT_RXEDGIF_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4724 #define LPUART_STAT_RXEDGIF_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4725 #define LPUART_STAT_RXEDGIF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_RXEDGIF_SHIFT)) & LPUART_STAT_RXEDGIF_MASK)
<> 144:ef7eb2e8f9f7 4726 #define LPUART_STAT_LBKDIF_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4727 #define LPUART_STAT_LBKDIF_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4728 #define LPUART_STAT_LBKDIF(x) (((uint32_t)(((uint32_t)(x)) << LPUART_STAT_LBKDIF_SHIFT)) & LPUART_STAT_LBKDIF_MASK)
<> 144:ef7eb2e8f9f7 4729
<> 144:ef7eb2e8f9f7 4730 /*! @name CTRL - LPUART Control Register */
<> 144:ef7eb2e8f9f7 4731 #define LPUART_CTRL_PT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4732 #define LPUART_CTRL_PT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4733 #define LPUART_CTRL_PT(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_PT_SHIFT)) & LPUART_CTRL_PT_MASK)
<> 144:ef7eb2e8f9f7 4734 #define LPUART_CTRL_PE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4735 #define LPUART_CTRL_PE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4736 #define LPUART_CTRL_PE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_PE_SHIFT)) & LPUART_CTRL_PE_MASK)
<> 144:ef7eb2e8f9f7 4737 #define LPUART_CTRL_ILT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4738 #define LPUART_CTRL_ILT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4739 #define LPUART_CTRL_ILT(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_ILT_SHIFT)) & LPUART_CTRL_ILT_MASK)
<> 144:ef7eb2e8f9f7 4740 #define LPUART_CTRL_WAKE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4741 #define LPUART_CTRL_WAKE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4742 #define LPUART_CTRL_WAKE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_WAKE_SHIFT)) & LPUART_CTRL_WAKE_MASK)
<> 144:ef7eb2e8f9f7 4743 #define LPUART_CTRL_M_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4744 #define LPUART_CTRL_M_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4745 #define LPUART_CTRL_M(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_M_SHIFT)) & LPUART_CTRL_M_MASK)
<> 144:ef7eb2e8f9f7 4746 #define LPUART_CTRL_RSRC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4747 #define LPUART_CTRL_RSRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4748 #define LPUART_CTRL_RSRC(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_RSRC_SHIFT)) & LPUART_CTRL_RSRC_MASK)
<> 144:ef7eb2e8f9f7 4749 #define LPUART_CTRL_DOZEEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4750 #define LPUART_CTRL_DOZEEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4751 #define LPUART_CTRL_DOZEEN(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_DOZEEN_SHIFT)) & LPUART_CTRL_DOZEEN_MASK)
<> 144:ef7eb2e8f9f7 4752 #define LPUART_CTRL_LOOPS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4753 #define LPUART_CTRL_LOOPS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4754 #define LPUART_CTRL_LOOPS(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_LOOPS_SHIFT)) & LPUART_CTRL_LOOPS_MASK)
<> 144:ef7eb2e8f9f7 4755 #define LPUART_CTRL_IDLECFG_MASK (0x700U)
<> 144:ef7eb2e8f9f7 4756 #define LPUART_CTRL_IDLECFG_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4757 #define LPUART_CTRL_IDLECFG(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_IDLECFG_SHIFT)) & LPUART_CTRL_IDLECFG_MASK)
<> 144:ef7eb2e8f9f7 4758 #define LPUART_CTRL_MA2IE_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4759 #define LPUART_CTRL_MA2IE_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4760 #define LPUART_CTRL_MA2IE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_MA2IE_SHIFT)) & LPUART_CTRL_MA2IE_MASK)
<> 144:ef7eb2e8f9f7 4761 #define LPUART_CTRL_MA1IE_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4762 #define LPUART_CTRL_MA1IE_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4763 #define LPUART_CTRL_MA1IE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_MA1IE_SHIFT)) & LPUART_CTRL_MA1IE_MASK)
<> 144:ef7eb2e8f9f7 4764 #define LPUART_CTRL_SBK_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 4765 #define LPUART_CTRL_SBK_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4766 #define LPUART_CTRL_SBK(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_SBK_SHIFT)) & LPUART_CTRL_SBK_MASK)
<> 144:ef7eb2e8f9f7 4767 #define LPUART_CTRL_RWU_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 4768 #define LPUART_CTRL_RWU_SHIFT (17U)
<> 144:ef7eb2e8f9f7 4769 #define LPUART_CTRL_RWU(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_RWU_SHIFT)) & LPUART_CTRL_RWU_MASK)
<> 144:ef7eb2e8f9f7 4770 #define LPUART_CTRL_RE_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4771 #define LPUART_CTRL_RE_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4772 #define LPUART_CTRL_RE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_RE_SHIFT)) & LPUART_CTRL_RE_MASK)
<> 144:ef7eb2e8f9f7 4773 #define LPUART_CTRL_TE_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 4774 #define LPUART_CTRL_TE_SHIFT (19U)
<> 144:ef7eb2e8f9f7 4775 #define LPUART_CTRL_TE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_TE_SHIFT)) & LPUART_CTRL_TE_MASK)
<> 144:ef7eb2e8f9f7 4776 #define LPUART_CTRL_ILIE_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 4777 #define LPUART_CTRL_ILIE_SHIFT (20U)
<> 144:ef7eb2e8f9f7 4778 #define LPUART_CTRL_ILIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_ILIE_SHIFT)) & LPUART_CTRL_ILIE_MASK)
<> 144:ef7eb2e8f9f7 4779 #define LPUART_CTRL_RIE_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 4780 #define LPUART_CTRL_RIE_SHIFT (21U)
<> 144:ef7eb2e8f9f7 4781 #define LPUART_CTRL_RIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_RIE_SHIFT)) & LPUART_CTRL_RIE_MASK)
<> 144:ef7eb2e8f9f7 4782 #define LPUART_CTRL_TCIE_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 4783 #define LPUART_CTRL_TCIE_SHIFT (22U)
<> 144:ef7eb2e8f9f7 4784 #define LPUART_CTRL_TCIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_TCIE_SHIFT)) & LPUART_CTRL_TCIE_MASK)
<> 144:ef7eb2e8f9f7 4785 #define LPUART_CTRL_TIE_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 4786 #define LPUART_CTRL_TIE_SHIFT (23U)
<> 144:ef7eb2e8f9f7 4787 #define LPUART_CTRL_TIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_TIE_SHIFT)) & LPUART_CTRL_TIE_MASK)
<> 144:ef7eb2e8f9f7 4788 #define LPUART_CTRL_PEIE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 4789 #define LPUART_CTRL_PEIE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 4790 #define LPUART_CTRL_PEIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_PEIE_SHIFT)) & LPUART_CTRL_PEIE_MASK)
<> 144:ef7eb2e8f9f7 4791 #define LPUART_CTRL_FEIE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 4792 #define LPUART_CTRL_FEIE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 4793 #define LPUART_CTRL_FEIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_FEIE_SHIFT)) & LPUART_CTRL_FEIE_MASK)
<> 144:ef7eb2e8f9f7 4794 #define LPUART_CTRL_NEIE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 4795 #define LPUART_CTRL_NEIE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 4796 #define LPUART_CTRL_NEIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_NEIE_SHIFT)) & LPUART_CTRL_NEIE_MASK)
<> 144:ef7eb2e8f9f7 4797 #define LPUART_CTRL_ORIE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 4798 #define LPUART_CTRL_ORIE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 4799 #define LPUART_CTRL_ORIE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_ORIE_SHIFT)) & LPUART_CTRL_ORIE_MASK)
<> 144:ef7eb2e8f9f7 4800 #define LPUART_CTRL_TXINV_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 4801 #define LPUART_CTRL_TXINV_SHIFT (28U)
<> 144:ef7eb2e8f9f7 4802 #define LPUART_CTRL_TXINV(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_TXINV_SHIFT)) & LPUART_CTRL_TXINV_MASK)
<> 144:ef7eb2e8f9f7 4803 #define LPUART_CTRL_TXDIR_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 4804 #define LPUART_CTRL_TXDIR_SHIFT (29U)
<> 144:ef7eb2e8f9f7 4805 #define LPUART_CTRL_TXDIR(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_TXDIR_SHIFT)) & LPUART_CTRL_TXDIR_MASK)
<> 144:ef7eb2e8f9f7 4806 #define LPUART_CTRL_R9T8_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 4807 #define LPUART_CTRL_R9T8_SHIFT (30U)
<> 144:ef7eb2e8f9f7 4808 #define LPUART_CTRL_R9T8(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_R9T8_SHIFT)) & LPUART_CTRL_R9T8_MASK)
<> 144:ef7eb2e8f9f7 4809 #define LPUART_CTRL_R8T9_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 4810 #define LPUART_CTRL_R8T9_SHIFT (31U)
<> 144:ef7eb2e8f9f7 4811 #define LPUART_CTRL_R8T9(x) (((uint32_t)(((uint32_t)(x)) << LPUART_CTRL_R8T9_SHIFT)) & LPUART_CTRL_R8T9_MASK)
<> 144:ef7eb2e8f9f7 4812
<> 144:ef7eb2e8f9f7 4813 /*! @name DATA - LPUART Data Register */
<> 144:ef7eb2e8f9f7 4814 #define LPUART_DATA_R0T0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4815 #define LPUART_DATA_R0T0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4816 #define LPUART_DATA_R0T0(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R0T0_SHIFT)) & LPUART_DATA_R0T0_MASK)
<> 144:ef7eb2e8f9f7 4817 #define LPUART_DATA_R1T1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4818 #define LPUART_DATA_R1T1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4819 #define LPUART_DATA_R1T1(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R1T1_SHIFT)) & LPUART_DATA_R1T1_MASK)
<> 144:ef7eb2e8f9f7 4820 #define LPUART_DATA_R2T2_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4821 #define LPUART_DATA_R2T2_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4822 #define LPUART_DATA_R2T2(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R2T2_SHIFT)) & LPUART_DATA_R2T2_MASK)
<> 144:ef7eb2e8f9f7 4823 #define LPUART_DATA_R3T3_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4824 #define LPUART_DATA_R3T3_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4825 #define LPUART_DATA_R3T3(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R3T3_SHIFT)) & LPUART_DATA_R3T3_MASK)
<> 144:ef7eb2e8f9f7 4826 #define LPUART_DATA_R4T4_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4827 #define LPUART_DATA_R4T4_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4828 #define LPUART_DATA_R4T4(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R4T4_SHIFT)) & LPUART_DATA_R4T4_MASK)
<> 144:ef7eb2e8f9f7 4829 #define LPUART_DATA_R5T5_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4830 #define LPUART_DATA_R5T5_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4831 #define LPUART_DATA_R5T5(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R5T5_SHIFT)) & LPUART_DATA_R5T5_MASK)
<> 144:ef7eb2e8f9f7 4832 #define LPUART_DATA_R6T6_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4833 #define LPUART_DATA_R6T6_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4834 #define LPUART_DATA_R6T6(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R6T6_SHIFT)) & LPUART_DATA_R6T6_MASK)
<> 144:ef7eb2e8f9f7 4835 #define LPUART_DATA_R7T7_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4836 #define LPUART_DATA_R7T7_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4837 #define LPUART_DATA_R7T7(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R7T7_SHIFT)) & LPUART_DATA_R7T7_MASK)
<> 144:ef7eb2e8f9f7 4838 #define LPUART_DATA_R8T8_MASK (0x100U)
<> 144:ef7eb2e8f9f7 4839 #define LPUART_DATA_R8T8_SHIFT (8U)
<> 144:ef7eb2e8f9f7 4840 #define LPUART_DATA_R8T8(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R8T8_SHIFT)) & LPUART_DATA_R8T8_MASK)
<> 144:ef7eb2e8f9f7 4841 #define LPUART_DATA_R9T9_MASK (0x200U)
<> 144:ef7eb2e8f9f7 4842 #define LPUART_DATA_R9T9_SHIFT (9U)
<> 144:ef7eb2e8f9f7 4843 #define LPUART_DATA_R9T9(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_R9T9_SHIFT)) & LPUART_DATA_R9T9_MASK)
<> 144:ef7eb2e8f9f7 4844 #define LPUART_DATA_IDLINE_MASK (0x800U)
<> 144:ef7eb2e8f9f7 4845 #define LPUART_DATA_IDLINE_SHIFT (11U)
<> 144:ef7eb2e8f9f7 4846 #define LPUART_DATA_IDLINE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_IDLINE_SHIFT)) & LPUART_DATA_IDLINE_MASK)
<> 144:ef7eb2e8f9f7 4847 #define LPUART_DATA_RXEMPT_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 4848 #define LPUART_DATA_RXEMPT_SHIFT (12U)
<> 144:ef7eb2e8f9f7 4849 #define LPUART_DATA_RXEMPT(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_RXEMPT_SHIFT)) & LPUART_DATA_RXEMPT_MASK)
<> 144:ef7eb2e8f9f7 4850 #define LPUART_DATA_FRETSC_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 4851 #define LPUART_DATA_FRETSC_SHIFT (13U)
<> 144:ef7eb2e8f9f7 4852 #define LPUART_DATA_FRETSC(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_FRETSC_SHIFT)) & LPUART_DATA_FRETSC_MASK)
<> 144:ef7eb2e8f9f7 4853 #define LPUART_DATA_PARITYE_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 4854 #define LPUART_DATA_PARITYE_SHIFT (14U)
<> 144:ef7eb2e8f9f7 4855 #define LPUART_DATA_PARITYE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_PARITYE_SHIFT)) & LPUART_DATA_PARITYE_MASK)
<> 144:ef7eb2e8f9f7 4856 #define LPUART_DATA_NOISY_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 4857 #define LPUART_DATA_NOISY_SHIFT (15U)
<> 144:ef7eb2e8f9f7 4858 #define LPUART_DATA_NOISY(x) (((uint32_t)(((uint32_t)(x)) << LPUART_DATA_NOISY_SHIFT)) & LPUART_DATA_NOISY_MASK)
<> 144:ef7eb2e8f9f7 4859
<> 144:ef7eb2e8f9f7 4860 /*! @name MATCH - LPUART Match Address Register */
<> 144:ef7eb2e8f9f7 4861 #define LPUART_MATCH_MA1_MASK (0x3FFU)
<> 144:ef7eb2e8f9f7 4862 #define LPUART_MATCH_MA1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4863 #define LPUART_MATCH_MA1(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MATCH_MA1_SHIFT)) & LPUART_MATCH_MA1_MASK)
<> 144:ef7eb2e8f9f7 4864 #define LPUART_MATCH_MA2_MASK (0x3FF0000U)
<> 144:ef7eb2e8f9f7 4865 #define LPUART_MATCH_MA2_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4866 #define LPUART_MATCH_MA2(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MATCH_MA2_SHIFT)) & LPUART_MATCH_MA2_MASK)
<> 144:ef7eb2e8f9f7 4867
<> 144:ef7eb2e8f9f7 4868 /*! @name MODIR - LPUART Modem IrDA Register */
<> 144:ef7eb2e8f9f7 4869 #define LPUART_MODIR_TXCTSE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4870 #define LPUART_MODIR_TXCTSE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4871 #define LPUART_MODIR_TXCTSE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TXCTSE_SHIFT)) & LPUART_MODIR_TXCTSE_MASK)
<> 144:ef7eb2e8f9f7 4872 #define LPUART_MODIR_TXRTSE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4873 #define LPUART_MODIR_TXRTSE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4874 #define LPUART_MODIR_TXRTSE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TXRTSE_SHIFT)) & LPUART_MODIR_TXRTSE_MASK)
<> 144:ef7eb2e8f9f7 4875 #define LPUART_MODIR_TXRTSPOL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4876 #define LPUART_MODIR_TXRTSPOL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4877 #define LPUART_MODIR_TXRTSPOL(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TXRTSPOL_SHIFT)) & LPUART_MODIR_TXRTSPOL_MASK)
<> 144:ef7eb2e8f9f7 4878 #define LPUART_MODIR_RXRTSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4879 #define LPUART_MODIR_RXRTSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4880 #define LPUART_MODIR_RXRTSE(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_RXRTSE_SHIFT)) & LPUART_MODIR_RXRTSE_MASK)
<> 144:ef7eb2e8f9f7 4881 #define LPUART_MODIR_TXCTSC_MASK (0x10U)
<> 144:ef7eb2e8f9f7 4882 #define LPUART_MODIR_TXCTSC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4883 #define LPUART_MODIR_TXCTSC(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TXCTSC_SHIFT)) & LPUART_MODIR_TXCTSC_MASK)
<> 144:ef7eb2e8f9f7 4884 #define LPUART_MODIR_TXCTSSRC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 4885 #define LPUART_MODIR_TXCTSSRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 4886 #define LPUART_MODIR_TXCTSSRC(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TXCTSSRC_SHIFT)) & LPUART_MODIR_TXCTSSRC_MASK)
<> 144:ef7eb2e8f9f7 4887 #define LPUART_MODIR_TNP_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 4888 #define LPUART_MODIR_TNP_SHIFT (16U)
<> 144:ef7eb2e8f9f7 4889 #define LPUART_MODIR_TNP(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_TNP_SHIFT)) & LPUART_MODIR_TNP_MASK)
<> 144:ef7eb2e8f9f7 4890 #define LPUART_MODIR_IREN_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 4891 #define LPUART_MODIR_IREN_SHIFT (18U)
<> 144:ef7eb2e8f9f7 4892 #define LPUART_MODIR_IREN(x) (((uint32_t)(((uint32_t)(x)) << LPUART_MODIR_IREN_SHIFT)) & LPUART_MODIR_IREN_MASK)
<> 144:ef7eb2e8f9f7 4893
<> 144:ef7eb2e8f9f7 4894
<> 144:ef7eb2e8f9f7 4895 /*!
<> 144:ef7eb2e8f9f7 4896 * @}
<> 144:ef7eb2e8f9f7 4897 */ /* end of group LPUART_Register_Masks */
<> 144:ef7eb2e8f9f7 4898
<> 144:ef7eb2e8f9f7 4899
<> 144:ef7eb2e8f9f7 4900 /* LPUART - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 4901 /** Peripheral LPUART0 base address */
<> 144:ef7eb2e8f9f7 4902 #define LPUART0_BASE (0x4002A000u)
<> 144:ef7eb2e8f9f7 4903 /** Peripheral LPUART0 base pointer */
<> 144:ef7eb2e8f9f7 4904 #define LPUART0 ((LPUART_Type *)LPUART0_BASE)
<> 144:ef7eb2e8f9f7 4905 /** Array initializer of LPUART peripheral base addresses */
<> 144:ef7eb2e8f9f7 4906 #define LPUART_BASE_ADDRS { LPUART0_BASE }
<> 144:ef7eb2e8f9f7 4907 /** Array initializer of LPUART peripheral base pointers */
<> 144:ef7eb2e8f9f7 4908 #define LPUART_BASE_PTRS { LPUART0 }
<> 144:ef7eb2e8f9f7 4909 /** Interrupt vectors for the LPUART peripheral type */
<> 144:ef7eb2e8f9f7 4910 #define LPUART_RX_TX_IRQS { LPUART0_IRQn }
<> 144:ef7eb2e8f9f7 4911 #define LPUART_ERR_IRQS { LPUART0_IRQn }
<> 144:ef7eb2e8f9f7 4912
<> 144:ef7eb2e8f9f7 4913 /*!
<> 144:ef7eb2e8f9f7 4914 * @}
<> 144:ef7eb2e8f9f7 4915 */ /* end of group LPUART_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 4916
<> 144:ef7eb2e8f9f7 4917
<> 144:ef7eb2e8f9f7 4918 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4919 -- MCG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4920 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4921
<> 144:ef7eb2e8f9f7 4922 /*!
<> 144:ef7eb2e8f9f7 4923 * @addtogroup MCG_Peripheral_Access_Layer MCG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 4924 * @{
<> 144:ef7eb2e8f9f7 4925 */
<> 144:ef7eb2e8f9f7 4926
<> 144:ef7eb2e8f9f7 4927 /** MCG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 4928 typedef struct {
<> 144:ef7eb2e8f9f7 4929 __IO uint8_t C1; /**< MCG Control 1 Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 4930 __IO uint8_t C2; /**< MCG Control 2 Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 4931 __IO uint8_t C3; /**< MCG Control 3 Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 4932 __IO uint8_t C4; /**< MCG Control 4 Register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 4933 __IO uint8_t C5; /**< MCG Control 5 Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 4934 __IO uint8_t C6; /**< MCG Control 6 Register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 4935 __IO uint8_t S; /**< MCG Status Register, offset: 0x6 */
<> 144:ef7eb2e8f9f7 4936 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 4937 __IO uint8_t SC; /**< MCG Status and Control Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 4938 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 4939 __IO uint8_t ATCVH; /**< MCG Auto Trim Compare Value High Register, offset: 0xA */
<> 144:ef7eb2e8f9f7 4940 __IO uint8_t ATCVL; /**< MCG Auto Trim Compare Value Low Register, offset: 0xB */
<> 144:ef7eb2e8f9f7 4941 __IO uint8_t C7; /**< MCG Control 7 Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 4942 __IO uint8_t C8; /**< MCG Control 8 Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 4943 } MCG_Type;
<> 144:ef7eb2e8f9f7 4944
<> 144:ef7eb2e8f9f7 4945 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 4946 -- MCG Register Masks
<> 144:ef7eb2e8f9f7 4947 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 4948
<> 144:ef7eb2e8f9f7 4949 /*!
<> 144:ef7eb2e8f9f7 4950 * @addtogroup MCG_Register_Masks MCG Register Masks
<> 144:ef7eb2e8f9f7 4951 * @{
<> 144:ef7eb2e8f9f7 4952 */
<> 144:ef7eb2e8f9f7 4953
<> 144:ef7eb2e8f9f7 4954 /*! @name C1 - MCG Control 1 Register */
<> 144:ef7eb2e8f9f7 4955 #define MCG_C1_IREFSTEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4956 #define MCG_C1_IREFSTEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4957 #define MCG_C1_IREFSTEN(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IREFSTEN_SHIFT)) & MCG_C1_IREFSTEN_MASK)
<> 144:ef7eb2e8f9f7 4958 #define MCG_C1_IRCLKEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4959 #define MCG_C1_IRCLKEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4960 #define MCG_C1_IRCLKEN(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IRCLKEN_SHIFT)) & MCG_C1_IRCLKEN_MASK)
<> 144:ef7eb2e8f9f7 4961 #define MCG_C1_IREFS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4962 #define MCG_C1_IREFS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4963 #define MCG_C1_IREFS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_IREFS_SHIFT)) & MCG_C1_IREFS_MASK)
<> 144:ef7eb2e8f9f7 4964 #define MCG_C1_FRDIV_MASK (0x38U)
<> 144:ef7eb2e8f9f7 4965 #define MCG_C1_FRDIV_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4966 #define MCG_C1_FRDIV(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_FRDIV_SHIFT)) & MCG_C1_FRDIV_MASK)
<> 144:ef7eb2e8f9f7 4967 #define MCG_C1_CLKS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 4968 #define MCG_C1_CLKS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4969 #define MCG_C1_CLKS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C1_CLKS_SHIFT)) & MCG_C1_CLKS_MASK)
<> 144:ef7eb2e8f9f7 4970
<> 144:ef7eb2e8f9f7 4971 /*! @name C2 - MCG Control 2 Register */
<> 144:ef7eb2e8f9f7 4972 #define MCG_C2_IRCS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 4973 #define MCG_C2_IRCS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4974 #define MCG_C2_IRCS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_IRCS_SHIFT)) & MCG_C2_IRCS_MASK)
<> 144:ef7eb2e8f9f7 4975 #define MCG_C2_LP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 4976 #define MCG_C2_LP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 4977 #define MCG_C2_LP(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_LP_SHIFT)) & MCG_C2_LP_MASK)
<> 144:ef7eb2e8f9f7 4978 #define MCG_C2_EREFS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 4979 #define MCG_C2_EREFS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 4980 #define MCG_C2_EREFS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_EREFS_SHIFT)) & MCG_C2_EREFS_MASK)
<> 144:ef7eb2e8f9f7 4981 #define MCG_C2_HGO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 4982 #define MCG_C2_HGO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 4983 #define MCG_C2_HGO(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_HGO_SHIFT)) & MCG_C2_HGO_MASK)
<> 144:ef7eb2e8f9f7 4984 #define MCG_C2_RANGE_MASK (0x30U)
<> 144:ef7eb2e8f9f7 4985 #define MCG_C2_RANGE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 4986 #define MCG_C2_RANGE(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_RANGE_SHIFT)) & MCG_C2_RANGE_MASK)
<> 144:ef7eb2e8f9f7 4987 #define MCG_C2_FCFTRIM_MASK (0x40U)
<> 144:ef7eb2e8f9f7 4988 #define MCG_C2_FCFTRIM_SHIFT (6U)
<> 144:ef7eb2e8f9f7 4989 #define MCG_C2_FCFTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_FCFTRIM_SHIFT)) & MCG_C2_FCFTRIM_MASK)
<> 144:ef7eb2e8f9f7 4990 #define MCG_C2_LOCRE0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 4991 #define MCG_C2_LOCRE0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 4992 #define MCG_C2_LOCRE0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C2_LOCRE0_SHIFT)) & MCG_C2_LOCRE0_MASK)
<> 144:ef7eb2e8f9f7 4993
<> 144:ef7eb2e8f9f7 4994 /*! @name C3 - MCG Control 3 Register */
<> 144:ef7eb2e8f9f7 4995 #define MCG_C3_SCTRIM_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 4996 #define MCG_C3_SCTRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 4997 #define MCG_C3_SCTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C3_SCTRIM_SHIFT)) & MCG_C3_SCTRIM_MASK)
<> 144:ef7eb2e8f9f7 4998
<> 144:ef7eb2e8f9f7 4999 /*! @name C4 - MCG Control 4 Register */
<> 144:ef7eb2e8f9f7 5000 #define MCG_C4_SCFTRIM_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5001 #define MCG_C4_SCFTRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5002 #define MCG_C4_SCFTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_SCFTRIM_SHIFT)) & MCG_C4_SCFTRIM_MASK)
<> 144:ef7eb2e8f9f7 5003 #define MCG_C4_FCTRIM_MASK (0x1EU)
<> 144:ef7eb2e8f9f7 5004 #define MCG_C4_FCTRIM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5005 #define MCG_C4_FCTRIM(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_FCTRIM_SHIFT)) & MCG_C4_FCTRIM_MASK)
<> 144:ef7eb2e8f9f7 5006 #define MCG_C4_DRST_DRS_MASK (0x60U)
<> 144:ef7eb2e8f9f7 5007 #define MCG_C4_DRST_DRS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5008 #define MCG_C4_DRST_DRS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_DRST_DRS_SHIFT)) & MCG_C4_DRST_DRS_MASK)
<> 144:ef7eb2e8f9f7 5009 #define MCG_C4_DMX32_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5010 #define MCG_C4_DMX32_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5011 #define MCG_C4_DMX32(x) (((uint8_t)(((uint8_t)(x)) << MCG_C4_DMX32_SHIFT)) & MCG_C4_DMX32_MASK)
<> 144:ef7eb2e8f9f7 5012
<> 144:ef7eb2e8f9f7 5013 /*! @name C5 - MCG Control 5 Register */
<> 144:ef7eb2e8f9f7 5014 #define MCG_C5_PRDIV0_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 5015 #define MCG_C5_PRDIV0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5016 #define MCG_C5_PRDIV0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PRDIV0_SHIFT)) & MCG_C5_PRDIV0_MASK)
<> 144:ef7eb2e8f9f7 5017 #define MCG_C5_PLLSTEN0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5018 #define MCG_C5_PLLSTEN0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5019 #define MCG_C5_PLLSTEN0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PLLSTEN0_SHIFT)) & MCG_C5_PLLSTEN0_MASK)
<> 144:ef7eb2e8f9f7 5020 #define MCG_C5_PLLCLKEN0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5021 #define MCG_C5_PLLCLKEN0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5022 #define MCG_C5_PLLCLKEN0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C5_PLLCLKEN0_SHIFT)) & MCG_C5_PLLCLKEN0_MASK)
<> 144:ef7eb2e8f9f7 5023
<> 144:ef7eb2e8f9f7 5024 /*! @name C6 - MCG Control 6 Register */
<> 144:ef7eb2e8f9f7 5025 #define MCG_C6_VDIV0_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 5026 #define MCG_C6_VDIV0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5027 #define MCG_C6_VDIV0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_VDIV0_SHIFT)) & MCG_C6_VDIV0_MASK)
<> 144:ef7eb2e8f9f7 5028 #define MCG_C6_CME0_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5029 #define MCG_C6_CME0_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5030 #define MCG_C6_CME0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_CME0_SHIFT)) & MCG_C6_CME0_MASK)
<> 144:ef7eb2e8f9f7 5031 #define MCG_C6_PLLS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5032 #define MCG_C6_PLLS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5033 #define MCG_C6_PLLS(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_PLLS_SHIFT)) & MCG_C6_PLLS_MASK)
<> 144:ef7eb2e8f9f7 5034 #define MCG_C6_LOLIE0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5035 #define MCG_C6_LOLIE0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5036 #define MCG_C6_LOLIE0(x) (((uint8_t)(((uint8_t)(x)) << MCG_C6_LOLIE0_SHIFT)) & MCG_C6_LOLIE0_MASK)
<> 144:ef7eb2e8f9f7 5037
<> 144:ef7eb2e8f9f7 5038 /*! @name S - MCG Status Register */
<> 144:ef7eb2e8f9f7 5039 #define MCG_S_IRCST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5040 #define MCG_S_IRCST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5041 #define MCG_S_IRCST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_IRCST_SHIFT)) & MCG_S_IRCST_MASK)
<> 144:ef7eb2e8f9f7 5042 #define MCG_S_OSCINIT0_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5043 #define MCG_S_OSCINIT0_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5044 #define MCG_S_OSCINIT0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_OSCINIT0_SHIFT)) & MCG_S_OSCINIT0_MASK)
<> 144:ef7eb2e8f9f7 5045 #define MCG_S_CLKST_MASK (0xCU)
<> 144:ef7eb2e8f9f7 5046 #define MCG_S_CLKST_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5047 #define MCG_S_CLKST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_CLKST_SHIFT)) & MCG_S_CLKST_MASK)
<> 144:ef7eb2e8f9f7 5048 #define MCG_S_IREFST_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5049 #define MCG_S_IREFST_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5050 #define MCG_S_IREFST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_IREFST_SHIFT)) & MCG_S_IREFST_MASK)
<> 144:ef7eb2e8f9f7 5051 #define MCG_S_PLLST_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5052 #define MCG_S_PLLST_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5053 #define MCG_S_PLLST(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_PLLST_SHIFT)) & MCG_S_PLLST_MASK)
<> 144:ef7eb2e8f9f7 5054 #define MCG_S_LOCK0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5055 #define MCG_S_LOCK0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5056 #define MCG_S_LOCK0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_LOCK0_SHIFT)) & MCG_S_LOCK0_MASK)
<> 144:ef7eb2e8f9f7 5057 #define MCG_S_LOLS0_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5058 #define MCG_S_LOLS0_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5059 #define MCG_S_LOLS0(x) (((uint8_t)(((uint8_t)(x)) << MCG_S_LOLS0_SHIFT)) & MCG_S_LOLS0_MASK)
<> 144:ef7eb2e8f9f7 5060
<> 144:ef7eb2e8f9f7 5061 /*! @name SC - MCG Status and Control Register */
<> 144:ef7eb2e8f9f7 5062 #define MCG_SC_LOCS0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5063 #define MCG_SC_LOCS0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5064 #define MCG_SC_LOCS0(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_LOCS0_SHIFT)) & MCG_SC_LOCS0_MASK)
<> 144:ef7eb2e8f9f7 5065 #define MCG_SC_FCRDIV_MASK (0xEU)
<> 144:ef7eb2e8f9f7 5066 #define MCG_SC_FCRDIV_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5067 #define MCG_SC_FCRDIV(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_FCRDIV_SHIFT)) & MCG_SC_FCRDIV_MASK)
<> 144:ef7eb2e8f9f7 5068 #define MCG_SC_FLTPRSRV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5069 #define MCG_SC_FLTPRSRV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5070 #define MCG_SC_FLTPRSRV(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_FLTPRSRV_SHIFT)) & MCG_SC_FLTPRSRV_MASK)
<> 144:ef7eb2e8f9f7 5071 #define MCG_SC_ATMF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5072 #define MCG_SC_ATMF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5073 #define MCG_SC_ATMF(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATMF_SHIFT)) & MCG_SC_ATMF_MASK)
<> 144:ef7eb2e8f9f7 5074 #define MCG_SC_ATMS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5075 #define MCG_SC_ATMS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5076 #define MCG_SC_ATMS(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATMS_SHIFT)) & MCG_SC_ATMS_MASK)
<> 144:ef7eb2e8f9f7 5077 #define MCG_SC_ATME_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5078 #define MCG_SC_ATME_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5079 #define MCG_SC_ATME(x) (((uint8_t)(((uint8_t)(x)) << MCG_SC_ATME_SHIFT)) & MCG_SC_ATME_MASK)
<> 144:ef7eb2e8f9f7 5080
<> 144:ef7eb2e8f9f7 5081 /*! @name ATCVH - MCG Auto Trim Compare Value High Register */
<> 144:ef7eb2e8f9f7 5082 #define MCG_ATCVH_ATCVH_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5083 #define MCG_ATCVH_ATCVH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5084 #define MCG_ATCVH_ATCVH(x) (((uint8_t)(((uint8_t)(x)) << MCG_ATCVH_ATCVH_SHIFT)) & MCG_ATCVH_ATCVH_MASK)
<> 144:ef7eb2e8f9f7 5085
<> 144:ef7eb2e8f9f7 5086 /*! @name ATCVL - MCG Auto Trim Compare Value Low Register */
<> 144:ef7eb2e8f9f7 5087 #define MCG_ATCVL_ATCVL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5088 #define MCG_ATCVL_ATCVL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5089 #define MCG_ATCVL_ATCVL(x) (((uint8_t)(((uint8_t)(x)) << MCG_ATCVL_ATCVL_SHIFT)) & MCG_ATCVL_ATCVL_MASK)
<> 144:ef7eb2e8f9f7 5090
<> 144:ef7eb2e8f9f7 5091 /*! @name C7 - MCG Control 7 Register */
<> 144:ef7eb2e8f9f7 5092 #define MCG_C7_OSCSEL_MASK (0x3U)
<> 144:ef7eb2e8f9f7 5093 #define MCG_C7_OSCSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5094 #define MCG_C7_OSCSEL(x) (((uint8_t)(((uint8_t)(x)) << MCG_C7_OSCSEL_SHIFT)) & MCG_C7_OSCSEL_MASK)
<> 144:ef7eb2e8f9f7 5095
<> 144:ef7eb2e8f9f7 5096 /*! @name C8 - MCG Control 8 Register */
<> 144:ef7eb2e8f9f7 5097 #define MCG_C8_LOCS1_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5098 #define MCG_C8_LOCS1_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5099 #define MCG_C8_LOCS1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOCS1_SHIFT)) & MCG_C8_LOCS1_MASK)
<> 144:ef7eb2e8f9f7 5100 #define MCG_C8_CME1_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5101 #define MCG_C8_CME1_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5102 #define MCG_C8_CME1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_CME1_SHIFT)) & MCG_C8_CME1_MASK)
<> 144:ef7eb2e8f9f7 5103 #define MCG_C8_LOLRE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5104 #define MCG_C8_LOLRE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5105 #define MCG_C8_LOLRE(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOLRE_SHIFT)) & MCG_C8_LOLRE_MASK)
<> 144:ef7eb2e8f9f7 5106 #define MCG_C8_LOCRE1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5107 #define MCG_C8_LOCRE1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5108 #define MCG_C8_LOCRE1(x) (((uint8_t)(((uint8_t)(x)) << MCG_C8_LOCRE1_SHIFT)) & MCG_C8_LOCRE1_MASK)
<> 144:ef7eb2e8f9f7 5109
<> 144:ef7eb2e8f9f7 5110
<> 144:ef7eb2e8f9f7 5111 /*!
<> 144:ef7eb2e8f9f7 5112 * @}
<> 144:ef7eb2e8f9f7 5113 */ /* end of group MCG_Register_Masks */
<> 144:ef7eb2e8f9f7 5114
<> 144:ef7eb2e8f9f7 5115
<> 144:ef7eb2e8f9f7 5116 /* MCG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5117 /** Peripheral MCG base address */
<> 144:ef7eb2e8f9f7 5118 #define MCG_BASE (0x40064000u)
<> 144:ef7eb2e8f9f7 5119 /** Peripheral MCG base pointer */
<> 144:ef7eb2e8f9f7 5120 #define MCG ((MCG_Type *)MCG_BASE)
<> 144:ef7eb2e8f9f7 5121 /** Array initializer of MCG peripheral base addresses */
<> 144:ef7eb2e8f9f7 5122 #define MCG_BASE_ADDRS { MCG_BASE }
<> 144:ef7eb2e8f9f7 5123 /** Array initializer of MCG peripheral base pointers */
<> 144:ef7eb2e8f9f7 5124 #define MCG_BASE_PTRS { MCG }
<> 144:ef7eb2e8f9f7 5125
<> 144:ef7eb2e8f9f7 5126 /*!
<> 144:ef7eb2e8f9f7 5127 * @}
<> 144:ef7eb2e8f9f7 5128 */ /* end of group MCG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5129
<> 144:ef7eb2e8f9f7 5130
<> 144:ef7eb2e8f9f7 5131 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5132 -- MCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5133 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5134
<> 144:ef7eb2e8f9f7 5135 /*!
<> 144:ef7eb2e8f9f7 5136 * @addtogroup MCM_Peripheral_Access_Layer MCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5137 * @{
<> 144:ef7eb2e8f9f7 5138 */
<> 144:ef7eb2e8f9f7 5139
<> 144:ef7eb2e8f9f7 5140 /** MCM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5141 typedef struct {
<> 144:ef7eb2e8f9f7 5142 uint8_t RESERVED_0[8];
<> 144:ef7eb2e8f9f7 5143 __I uint16_t PLASC; /**< Crossbar Switch (AXBS) Slave Configuration, offset: 0x8 */
<> 144:ef7eb2e8f9f7 5144 __I uint16_t PLAMC; /**< Crossbar Switch (AXBS) Master Configuration, offset: 0xA */
<> 144:ef7eb2e8f9f7 5145 __IO uint32_t PLACR; /**< Crossbar Switch (AXBS) Control Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 5146 __IO uint32_t ISCR; /**< Interrupt Status and Control Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 5147 uint8_t RESERVED_1[44];
<> 144:ef7eb2e8f9f7 5148 __IO uint32_t CPO; /**< Compute Operation Control Register, offset: 0x40 */
<> 144:ef7eb2e8f9f7 5149 } MCM_Type;
<> 144:ef7eb2e8f9f7 5150
<> 144:ef7eb2e8f9f7 5151 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5152 -- MCM Register Masks
<> 144:ef7eb2e8f9f7 5153 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5154
<> 144:ef7eb2e8f9f7 5155 /*!
<> 144:ef7eb2e8f9f7 5156 * @addtogroup MCM_Register_Masks MCM Register Masks
<> 144:ef7eb2e8f9f7 5157 * @{
<> 144:ef7eb2e8f9f7 5158 */
<> 144:ef7eb2e8f9f7 5159
<> 144:ef7eb2e8f9f7 5160 /*! @name PLASC - Crossbar Switch (AXBS) Slave Configuration */
<> 144:ef7eb2e8f9f7 5161 #define MCM_PLASC_ASC_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5162 #define MCM_PLASC_ASC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5163 #define MCM_PLASC_ASC(x) (((uint16_t)(((uint16_t)(x)) << MCM_PLASC_ASC_SHIFT)) & MCM_PLASC_ASC_MASK)
<> 144:ef7eb2e8f9f7 5164
<> 144:ef7eb2e8f9f7 5165 /*! @name PLAMC - Crossbar Switch (AXBS) Master Configuration */
<> 144:ef7eb2e8f9f7 5166 #define MCM_PLAMC_AMC_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5167 #define MCM_PLAMC_AMC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5168 #define MCM_PLAMC_AMC(x) (((uint16_t)(((uint16_t)(x)) << MCM_PLAMC_AMC_SHIFT)) & MCM_PLAMC_AMC_MASK)
<> 144:ef7eb2e8f9f7 5169
<> 144:ef7eb2e8f9f7 5170 /*! @name PLACR - Crossbar Switch (AXBS) Control Register */
<> 144:ef7eb2e8f9f7 5171 #define MCM_PLACR_ARB_MASK (0x200U)
<> 144:ef7eb2e8f9f7 5172 #define MCM_PLACR_ARB_SHIFT (9U)
<> 144:ef7eb2e8f9f7 5173 #define MCM_PLACR_ARB(x) (((uint32_t)(((uint32_t)(x)) << MCM_PLACR_ARB_SHIFT)) & MCM_PLACR_ARB_MASK)
<> 144:ef7eb2e8f9f7 5174
<> 144:ef7eb2e8f9f7 5175 /*! @name ISCR - Interrupt Status and Control Register */
<> 144:ef7eb2e8f9f7 5176 #define MCM_ISCR_FIOC_MASK (0x100U)
<> 144:ef7eb2e8f9f7 5177 #define MCM_ISCR_FIOC_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5178 #define MCM_ISCR_FIOC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIOC_SHIFT)) & MCM_ISCR_FIOC_MASK)
<> 144:ef7eb2e8f9f7 5179 #define MCM_ISCR_FDZC_MASK (0x200U)
<> 144:ef7eb2e8f9f7 5180 #define MCM_ISCR_FDZC_SHIFT (9U)
<> 144:ef7eb2e8f9f7 5181 #define MCM_ISCR_FDZC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FDZC_SHIFT)) & MCM_ISCR_FDZC_MASK)
<> 144:ef7eb2e8f9f7 5182 #define MCM_ISCR_FOFC_MASK (0x400U)
<> 144:ef7eb2e8f9f7 5183 #define MCM_ISCR_FOFC_SHIFT (10U)
<> 144:ef7eb2e8f9f7 5184 #define MCM_ISCR_FOFC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FOFC_SHIFT)) & MCM_ISCR_FOFC_MASK)
<> 144:ef7eb2e8f9f7 5185 #define MCM_ISCR_FUFC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 5186 #define MCM_ISCR_FUFC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 5187 #define MCM_ISCR_FUFC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FUFC_SHIFT)) & MCM_ISCR_FUFC_MASK)
<> 144:ef7eb2e8f9f7 5188 #define MCM_ISCR_FIXC_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 5189 #define MCM_ISCR_FIXC_SHIFT (12U)
<> 144:ef7eb2e8f9f7 5190 #define MCM_ISCR_FIXC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIXC_SHIFT)) & MCM_ISCR_FIXC_MASK)
<> 144:ef7eb2e8f9f7 5191 #define MCM_ISCR_FIDC_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 5192 #define MCM_ISCR_FIDC_SHIFT (15U)
<> 144:ef7eb2e8f9f7 5193 #define MCM_ISCR_FIDC(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIDC_SHIFT)) & MCM_ISCR_FIDC_MASK)
<> 144:ef7eb2e8f9f7 5194 #define MCM_ISCR_FIOCE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 5195 #define MCM_ISCR_FIOCE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 5196 #define MCM_ISCR_FIOCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIOCE_SHIFT)) & MCM_ISCR_FIOCE_MASK)
<> 144:ef7eb2e8f9f7 5197 #define MCM_ISCR_FDZCE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 5198 #define MCM_ISCR_FDZCE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 5199 #define MCM_ISCR_FDZCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FDZCE_SHIFT)) & MCM_ISCR_FDZCE_MASK)
<> 144:ef7eb2e8f9f7 5200 #define MCM_ISCR_FOFCE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 5201 #define MCM_ISCR_FOFCE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 5202 #define MCM_ISCR_FOFCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FOFCE_SHIFT)) & MCM_ISCR_FOFCE_MASK)
<> 144:ef7eb2e8f9f7 5203 #define MCM_ISCR_FUFCE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 5204 #define MCM_ISCR_FUFCE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 5205 #define MCM_ISCR_FUFCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FUFCE_SHIFT)) & MCM_ISCR_FUFCE_MASK)
<> 144:ef7eb2e8f9f7 5206 #define MCM_ISCR_FIXCE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 5207 #define MCM_ISCR_FIXCE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 5208 #define MCM_ISCR_FIXCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIXCE_SHIFT)) & MCM_ISCR_FIXCE_MASK)
<> 144:ef7eb2e8f9f7 5209 #define MCM_ISCR_FIDCE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 5210 #define MCM_ISCR_FIDCE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 5211 #define MCM_ISCR_FIDCE(x) (((uint32_t)(((uint32_t)(x)) << MCM_ISCR_FIDCE_SHIFT)) & MCM_ISCR_FIDCE_MASK)
<> 144:ef7eb2e8f9f7 5212
<> 144:ef7eb2e8f9f7 5213 /*! @name CPO - Compute Operation Control Register */
<> 144:ef7eb2e8f9f7 5214 #define MCM_CPO_CPOREQ_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5215 #define MCM_CPO_CPOREQ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5216 #define MCM_CPO_CPOREQ(x) (((uint32_t)(((uint32_t)(x)) << MCM_CPO_CPOREQ_SHIFT)) & MCM_CPO_CPOREQ_MASK)
<> 144:ef7eb2e8f9f7 5217 #define MCM_CPO_CPOACK_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5218 #define MCM_CPO_CPOACK_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5219 #define MCM_CPO_CPOACK(x) (((uint32_t)(((uint32_t)(x)) << MCM_CPO_CPOACK_SHIFT)) & MCM_CPO_CPOACK_MASK)
<> 144:ef7eb2e8f9f7 5220 #define MCM_CPO_CPOWOI_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5221 #define MCM_CPO_CPOWOI_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5222 #define MCM_CPO_CPOWOI(x) (((uint32_t)(((uint32_t)(x)) << MCM_CPO_CPOWOI_SHIFT)) & MCM_CPO_CPOWOI_MASK)
<> 144:ef7eb2e8f9f7 5223
<> 144:ef7eb2e8f9f7 5224
<> 144:ef7eb2e8f9f7 5225 /*!
<> 144:ef7eb2e8f9f7 5226 * @}
<> 144:ef7eb2e8f9f7 5227 */ /* end of group MCM_Register_Masks */
<> 144:ef7eb2e8f9f7 5228
<> 144:ef7eb2e8f9f7 5229
<> 144:ef7eb2e8f9f7 5230 /* MCM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5231 /** Peripheral MCM base address */
<> 144:ef7eb2e8f9f7 5232 #define MCM_BASE (0xE0080000u)
<> 144:ef7eb2e8f9f7 5233 /** Peripheral MCM base pointer */
<> 144:ef7eb2e8f9f7 5234 #define MCM ((MCM_Type *)MCM_BASE)
<> 144:ef7eb2e8f9f7 5235 /** Array initializer of MCM peripheral base addresses */
<> 144:ef7eb2e8f9f7 5236 #define MCM_BASE_ADDRS { MCM_BASE }
<> 144:ef7eb2e8f9f7 5237 /** Array initializer of MCM peripheral base pointers */
<> 144:ef7eb2e8f9f7 5238 #define MCM_BASE_PTRS { MCM }
<> 144:ef7eb2e8f9f7 5239 /** Interrupt vectors for the MCM peripheral type */
<> 144:ef7eb2e8f9f7 5240 #define MCM_IRQS { MCM_IRQn }
<> 144:ef7eb2e8f9f7 5241
<> 144:ef7eb2e8f9f7 5242 /*!
<> 144:ef7eb2e8f9f7 5243 * @}
<> 144:ef7eb2e8f9f7 5244 */ /* end of group MCM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5245
<> 144:ef7eb2e8f9f7 5246
<> 144:ef7eb2e8f9f7 5247 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5248 -- NV Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5249 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5250
<> 144:ef7eb2e8f9f7 5251 /*!
<> 144:ef7eb2e8f9f7 5252 * @addtogroup NV_Peripheral_Access_Layer NV Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5253 * @{
<> 144:ef7eb2e8f9f7 5254 */
<> 144:ef7eb2e8f9f7 5255
<> 144:ef7eb2e8f9f7 5256 /** NV - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5257 typedef struct {
<> 144:ef7eb2e8f9f7 5258 __I uint8_t BACKKEY3; /**< Backdoor Comparison Key 3., offset: 0x0 */
<> 144:ef7eb2e8f9f7 5259 __I uint8_t BACKKEY2; /**< Backdoor Comparison Key 2., offset: 0x1 */
<> 144:ef7eb2e8f9f7 5260 __I uint8_t BACKKEY1; /**< Backdoor Comparison Key 1., offset: 0x2 */
<> 144:ef7eb2e8f9f7 5261 __I uint8_t BACKKEY0; /**< Backdoor Comparison Key 0., offset: 0x3 */
<> 144:ef7eb2e8f9f7 5262 __I uint8_t BACKKEY7; /**< Backdoor Comparison Key 7., offset: 0x4 */
<> 144:ef7eb2e8f9f7 5263 __I uint8_t BACKKEY6; /**< Backdoor Comparison Key 6., offset: 0x5 */
<> 144:ef7eb2e8f9f7 5264 __I uint8_t BACKKEY5; /**< Backdoor Comparison Key 5., offset: 0x6 */
<> 144:ef7eb2e8f9f7 5265 __I uint8_t BACKKEY4; /**< Backdoor Comparison Key 4., offset: 0x7 */
<> 144:ef7eb2e8f9f7 5266 __I uint8_t FPROT3; /**< Non-volatile P-Flash Protection 1 - Low Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 5267 __I uint8_t FPROT2; /**< Non-volatile P-Flash Protection 1 - High Register, offset: 0x9 */
<> 144:ef7eb2e8f9f7 5268 __I uint8_t FPROT1; /**< Non-volatile P-Flash Protection 0 - Low Register, offset: 0xA */
<> 144:ef7eb2e8f9f7 5269 __I uint8_t FPROT0; /**< Non-volatile P-Flash Protection 0 - High Register, offset: 0xB */
<> 144:ef7eb2e8f9f7 5270 __I uint8_t FSEC; /**< Non-volatile Flash Security Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 5271 __I uint8_t FOPT; /**< Non-volatile Flash Option Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 5272 } NV_Type;
<> 144:ef7eb2e8f9f7 5273
<> 144:ef7eb2e8f9f7 5274 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5275 -- NV Register Masks
<> 144:ef7eb2e8f9f7 5276 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5277
<> 144:ef7eb2e8f9f7 5278 /*!
<> 144:ef7eb2e8f9f7 5279 * @addtogroup NV_Register_Masks NV Register Masks
<> 144:ef7eb2e8f9f7 5280 * @{
<> 144:ef7eb2e8f9f7 5281 */
<> 144:ef7eb2e8f9f7 5282
<> 144:ef7eb2e8f9f7 5283 /*! @name BACKKEY3 - Backdoor Comparison Key 3. */
<> 144:ef7eb2e8f9f7 5284 #define NV_BACKKEY3_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5285 #define NV_BACKKEY3_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5286 #define NV_BACKKEY3_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY3_KEY_SHIFT)) & NV_BACKKEY3_KEY_MASK)
<> 144:ef7eb2e8f9f7 5287
<> 144:ef7eb2e8f9f7 5288 /*! @name BACKKEY2 - Backdoor Comparison Key 2. */
<> 144:ef7eb2e8f9f7 5289 #define NV_BACKKEY2_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5290 #define NV_BACKKEY2_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5291 #define NV_BACKKEY2_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY2_KEY_SHIFT)) & NV_BACKKEY2_KEY_MASK)
<> 144:ef7eb2e8f9f7 5292
<> 144:ef7eb2e8f9f7 5293 /*! @name BACKKEY1 - Backdoor Comparison Key 1. */
<> 144:ef7eb2e8f9f7 5294 #define NV_BACKKEY1_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5295 #define NV_BACKKEY1_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5296 #define NV_BACKKEY1_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY1_KEY_SHIFT)) & NV_BACKKEY1_KEY_MASK)
<> 144:ef7eb2e8f9f7 5297
<> 144:ef7eb2e8f9f7 5298 /*! @name BACKKEY0 - Backdoor Comparison Key 0. */
<> 144:ef7eb2e8f9f7 5299 #define NV_BACKKEY0_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5300 #define NV_BACKKEY0_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5301 #define NV_BACKKEY0_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY0_KEY_SHIFT)) & NV_BACKKEY0_KEY_MASK)
<> 144:ef7eb2e8f9f7 5302
<> 144:ef7eb2e8f9f7 5303 /*! @name BACKKEY7 - Backdoor Comparison Key 7. */
<> 144:ef7eb2e8f9f7 5304 #define NV_BACKKEY7_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5305 #define NV_BACKKEY7_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5306 #define NV_BACKKEY7_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY7_KEY_SHIFT)) & NV_BACKKEY7_KEY_MASK)
<> 144:ef7eb2e8f9f7 5307
<> 144:ef7eb2e8f9f7 5308 /*! @name BACKKEY6 - Backdoor Comparison Key 6. */
<> 144:ef7eb2e8f9f7 5309 #define NV_BACKKEY6_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5310 #define NV_BACKKEY6_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5311 #define NV_BACKKEY6_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY6_KEY_SHIFT)) & NV_BACKKEY6_KEY_MASK)
<> 144:ef7eb2e8f9f7 5312
<> 144:ef7eb2e8f9f7 5313 /*! @name BACKKEY5 - Backdoor Comparison Key 5. */
<> 144:ef7eb2e8f9f7 5314 #define NV_BACKKEY5_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5315 #define NV_BACKKEY5_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5316 #define NV_BACKKEY5_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY5_KEY_SHIFT)) & NV_BACKKEY5_KEY_MASK)
<> 144:ef7eb2e8f9f7 5317
<> 144:ef7eb2e8f9f7 5318 /*! @name BACKKEY4 - Backdoor Comparison Key 4. */
<> 144:ef7eb2e8f9f7 5319 #define NV_BACKKEY4_KEY_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5320 #define NV_BACKKEY4_KEY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5321 #define NV_BACKKEY4_KEY(x) (((uint8_t)(((uint8_t)(x)) << NV_BACKKEY4_KEY_SHIFT)) & NV_BACKKEY4_KEY_MASK)
<> 144:ef7eb2e8f9f7 5322
<> 144:ef7eb2e8f9f7 5323 /*! @name FPROT3 - Non-volatile P-Flash Protection 1 - Low Register */
<> 144:ef7eb2e8f9f7 5324 #define NV_FPROT3_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5325 #define NV_FPROT3_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5326 #define NV_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT3_PROT_SHIFT)) & NV_FPROT3_PROT_MASK)
<> 144:ef7eb2e8f9f7 5327
<> 144:ef7eb2e8f9f7 5328 /*! @name FPROT2 - Non-volatile P-Flash Protection 1 - High Register */
<> 144:ef7eb2e8f9f7 5329 #define NV_FPROT2_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5330 #define NV_FPROT2_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5331 #define NV_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT2_PROT_SHIFT)) & NV_FPROT2_PROT_MASK)
<> 144:ef7eb2e8f9f7 5332
<> 144:ef7eb2e8f9f7 5333 /*! @name FPROT1 - Non-volatile P-Flash Protection 0 - Low Register */
<> 144:ef7eb2e8f9f7 5334 #define NV_FPROT1_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5335 #define NV_FPROT1_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5336 #define NV_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT1_PROT_SHIFT)) & NV_FPROT1_PROT_MASK)
<> 144:ef7eb2e8f9f7 5337
<> 144:ef7eb2e8f9f7 5338 /*! @name FPROT0 - Non-volatile P-Flash Protection 0 - High Register */
<> 144:ef7eb2e8f9f7 5339 #define NV_FPROT0_PROT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5340 #define NV_FPROT0_PROT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5341 #define NV_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x)) << NV_FPROT0_PROT_SHIFT)) & NV_FPROT0_PROT_MASK)
<> 144:ef7eb2e8f9f7 5342
<> 144:ef7eb2e8f9f7 5343 /*! @name FSEC - Non-volatile Flash Security Register */
<> 144:ef7eb2e8f9f7 5344 #define NV_FSEC_SEC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 5345 #define NV_FSEC_SEC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5346 #define NV_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_SEC_SHIFT)) & NV_FSEC_SEC_MASK)
<> 144:ef7eb2e8f9f7 5347 #define NV_FSEC_FSLACC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 5348 #define NV_FSEC_FSLACC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5349 #define NV_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_FSLACC_SHIFT)) & NV_FSEC_FSLACC_MASK)
<> 144:ef7eb2e8f9f7 5350 #define NV_FSEC_MEEN_MASK (0x30U)
<> 144:ef7eb2e8f9f7 5351 #define NV_FSEC_MEEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5352 #define NV_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_MEEN_SHIFT)) & NV_FSEC_MEEN_MASK)
<> 144:ef7eb2e8f9f7 5353 #define NV_FSEC_KEYEN_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 5354 #define NV_FSEC_KEYEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5355 #define NV_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x)) << NV_FSEC_KEYEN_SHIFT)) & NV_FSEC_KEYEN_MASK)
<> 144:ef7eb2e8f9f7 5356
<> 144:ef7eb2e8f9f7 5357 /*! @name FOPT - Non-volatile Flash Option Register */
<> 144:ef7eb2e8f9f7 5358 #define NV_FOPT_LPBOOT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5359 #define NV_FOPT_LPBOOT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5360 #define NV_FOPT_LPBOOT(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_LPBOOT_SHIFT)) & NV_FOPT_LPBOOT_MASK)
<> 144:ef7eb2e8f9f7 5361 #define NV_FOPT_EZPORT_DIS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5362 #define NV_FOPT_EZPORT_DIS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5363 #define NV_FOPT_EZPORT_DIS(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_EZPORT_DIS_SHIFT)) & NV_FOPT_EZPORT_DIS_MASK)
<> 144:ef7eb2e8f9f7 5364 #define NV_FOPT_NMI_DIS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5365 #define NV_FOPT_NMI_DIS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5366 #define NV_FOPT_NMI_DIS(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_NMI_DIS_SHIFT)) & NV_FOPT_NMI_DIS_MASK)
<> 144:ef7eb2e8f9f7 5367 #define NV_FOPT_FAST_INIT_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5368 #define NV_FOPT_FAST_INIT_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5369 #define NV_FOPT_FAST_INIT(x) (((uint8_t)(((uint8_t)(x)) << NV_FOPT_FAST_INIT_SHIFT)) & NV_FOPT_FAST_INIT_MASK)
<> 144:ef7eb2e8f9f7 5370
<> 144:ef7eb2e8f9f7 5371
<> 144:ef7eb2e8f9f7 5372 /*!
<> 144:ef7eb2e8f9f7 5373 * @}
<> 144:ef7eb2e8f9f7 5374 */ /* end of group NV_Register_Masks */
<> 144:ef7eb2e8f9f7 5375
<> 144:ef7eb2e8f9f7 5376
<> 144:ef7eb2e8f9f7 5377 /* NV - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5378 /** Peripheral FTFA_FlashConfig base address */
<> 144:ef7eb2e8f9f7 5379 #define FTFA_FlashConfig_BASE (0x400u)
<> 144:ef7eb2e8f9f7 5380 /** Peripheral FTFA_FlashConfig base pointer */
<> 144:ef7eb2e8f9f7 5381 #define FTFA_FlashConfig ((NV_Type *)FTFA_FlashConfig_BASE)
<> 144:ef7eb2e8f9f7 5382 /** Array initializer of NV peripheral base addresses */
<> 144:ef7eb2e8f9f7 5383 #define NV_BASE_ADDRS { FTFA_FlashConfig_BASE }
<> 144:ef7eb2e8f9f7 5384 /** Array initializer of NV peripheral base pointers */
<> 144:ef7eb2e8f9f7 5385 #define NV_BASE_PTRS { FTFA_FlashConfig }
<> 144:ef7eb2e8f9f7 5386
<> 144:ef7eb2e8f9f7 5387 /*!
<> 144:ef7eb2e8f9f7 5388 * @}
<> 144:ef7eb2e8f9f7 5389 */ /* end of group NV_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5390
<> 144:ef7eb2e8f9f7 5391
<> 144:ef7eb2e8f9f7 5392 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5393 -- OSC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5394 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5395
<> 144:ef7eb2e8f9f7 5396 /*!
<> 144:ef7eb2e8f9f7 5397 * @addtogroup OSC_Peripheral_Access_Layer OSC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5398 * @{
<> 144:ef7eb2e8f9f7 5399 */
<> 144:ef7eb2e8f9f7 5400
<> 144:ef7eb2e8f9f7 5401 /** OSC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5402 typedef struct {
<> 144:ef7eb2e8f9f7 5403 __IO uint8_t CR; /**< OSC Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5404 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 5405 __IO uint8_t DIV; /**< OSC_DIV, offset: 0x2 */
<> 144:ef7eb2e8f9f7 5406 } OSC_Type;
<> 144:ef7eb2e8f9f7 5407
<> 144:ef7eb2e8f9f7 5408 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5409 -- OSC Register Masks
<> 144:ef7eb2e8f9f7 5410 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5411
<> 144:ef7eb2e8f9f7 5412 /*!
<> 144:ef7eb2e8f9f7 5413 * @addtogroup OSC_Register_Masks OSC Register Masks
<> 144:ef7eb2e8f9f7 5414 * @{
<> 144:ef7eb2e8f9f7 5415 */
<> 144:ef7eb2e8f9f7 5416
<> 144:ef7eb2e8f9f7 5417 /*! @name CR - OSC Control Register */
<> 144:ef7eb2e8f9f7 5418 #define OSC_CR_SC16P_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5419 #define OSC_CR_SC16P_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5420 #define OSC_CR_SC16P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC16P_SHIFT)) & OSC_CR_SC16P_MASK)
<> 144:ef7eb2e8f9f7 5421 #define OSC_CR_SC8P_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5422 #define OSC_CR_SC8P_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5423 #define OSC_CR_SC8P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC8P_SHIFT)) & OSC_CR_SC8P_MASK)
<> 144:ef7eb2e8f9f7 5424 #define OSC_CR_SC4P_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5425 #define OSC_CR_SC4P_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5426 #define OSC_CR_SC4P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC4P_SHIFT)) & OSC_CR_SC4P_MASK)
<> 144:ef7eb2e8f9f7 5427 #define OSC_CR_SC2P_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5428 #define OSC_CR_SC2P_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5429 #define OSC_CR_SC2P(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_SC2P_SHIFT)) & OSC_CR_SC2P_MASK)
<> 144:ef7eb2e8f9f7 5430 #define OSC_CR_EREFSTEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5431 #define OSC_CR_EREFSTEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5432 #define OSC_CR_EREFSTEN(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_EREFSTEN_SHIFT)) & OSC_CR_EREFSTEN_MASK)
<> 144:ef7eb2e8f9f7 5433 #define OSC_CR_ERCLKEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5434 #define OSC_CR_ERCLKEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5435 #define OSC_CR_ERCLKEN(x) (((uint8_t)(((uint8_t)(x)) << OSC_CR_ERCLKEN_SHIFT)) & OSC_CR_ERCLKEN_MASK)
<> 144:ef7eb2e8f9f7 5436
<> 144:ef7eb2e8f9f7 5437 /*! @name DIV - OSC_DIV */
<> 144:ef7eb2e8f9f7 5438 #define OSC_DIV_ERPS_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 5439 #define OSC_DIV_ERPS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5440 #define OSC_DIV_ERPS(x) (((uint8_t)(((uint8_t)(x)) << OSC_DIV_ERPS_SHIFT)) & OSC_DIV_ERPS_MASK)
<> 144:ef7eb2e8f9f7 5441
<> 144:ef7eb2e8f9f7 5442
<> 144:ef7eb2e8f9f7 5443 /*!
<> 144:ef7eb2e8f9f7 5444 * @}
<> 144:ef7eb2e8f9f7 5445 */ /* end of group OSC_Register_Masks */
<> 144:ef7eb2e8f9f7 5446
<> 144:ef7eb2e8f9f7 5447
<> 144:ef7eb2e8f9f7 5448 /* OSC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5449 /** Peripheral OSC base address */
<> 144:ef7eb2e8f9f7 5450 #define OSC_BASE (0x40065000u)
<> 144:ef7eb2e8f9f7 5451 /** Peripheral OSC base pointer */
<> 144:ef7eb2e8f9f7 5452 #define OSC ((OSC_Type *)OSC_BASE)
<> 144:ef7eb2e8f9f7 5453 /** Array initializer of OSC peripheral base addresses */
<> 144:ef7eb2e8f9f7 5454 #define OSC_BASE_ADDRS { OSC_BASE }
<> 144:ef7eb2e8f9f7 5455 /** Array initializer of OSC peripheral base pointers */
<> 144:ef7eb2e8f9f7 5456 #define OSC_BASE_PTRS { OSC }
<> 144:ef7eb2e8f9f7 5457
<> 144:ef7eb2e8f9f7 5458 /*!
<> 144:ef7eb2e8f9f7 5459 * @}
<> 144:ef7eb2e8f9f7 5460 */ /* end of group OSC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5461
<> 144:ef7eb2e8f9f7 5462
<> 144:ef7eb2e8f9f7 5463 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5464 -- PDB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5465 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5466
<> 144:ef7eb2e8f9f7 5467 /*!
<> 144:ef7eb2e8f9f7 5468 * @addtogroup PDB_Peripheral_Access_Layer PDB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5469 * @{
<> 144:ef7eb2e8f9f7 5470 */
<> 144:ef7eb2e8f9f7 5471
<> 144:ef7eb2e8f9f7 5472 /** PDB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5473 typedef struct {
<> 144:ef7eb2e8f9f7 5474 __IO uint32_t SC; /**< Status and Control register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5475 __IO uint32_t MOD; /**< Modulus register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 5476 __I uint32_t CNT; /**< Counter register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 5477 __IO uint32_t IDLY; /**< Interrupt Delay register, offset: 0xC */
<> 144:ef7eb2e8f9f7 5478 struct { /* offset: 0x10, array step: 0x28 */
<> 144:ef7eb2e8f9f7 5479 __IO uint32_t C1; /**< Channel n Control register 1, array offset: 0x10, array step: 0x28 */
<> 144:ef7eb2e8f9f7 5480 __IO uint32_t S; /**< Channel n Status register, array offset: 0x14, array step: 0x28 */
<> 144:ef7eb2e8f9f7 5481 __IO uint32_t DLY[2]; /**< Channel n Delay 0 register..Channel n Delay 1 register, array offset: 0x18, array step: index*0x28, index2*0x4 */
<> 144:ef7eb2e8f9f7 5482 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 5483 } CH[2];
<> 144:ef7eb2e8f9f7 5484 uint8_t RESERVED_0[240];
<> 144:ef7eb2e8f9f7 5485 struct { /* offset: 0x150, array step: 0x8 */
<> 144:ef7eb2e8f9f7 5486 __IO uint32_t INTC; /**< DAC Interval Trigger n Control register, array offset: 0x150, array step: 0x8 */
<> 144:ef7eb2e8f9f7 5487 __IO uint32_t INT; /**< DAC Interval n register, array offset: 0x154, array step: 0x8 */
<> 144:ef7eb2e8f9f7 5488 } DAC[2];
<> 144:ef7eb2e8f9f7 5489 uint8_t RESERVED_1[48];
<> 144:ef7eb2e8f9f7 5490 __IO uint32_t POEN; /**< Pulse-Out n Enable register, offset: 0x190 */
<> 144:ef7eb2e8f9f7 5491 __IO uint32_t PODLY[2]; /**< Pulse-Out n Delay register, array offset: 0x194, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5492 } PDB_Type;
<> 144:ef7eb2e8f9f7 5493
<> 144:ef7eb2e8f9f7 5494 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5495 -- PDB Register Masks
<> 144:ef7eb2e8f9f7 5496 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5497
<> 144:ef7eb2e8f9f7 5498 /*!
<> 144:ef7eb2e8f9f7 5499 * @addtogroup PDB_Register_Masks PDB Register Masks
<> 144:ef7eb2e8f9f7 5500 * @{
<> 144:ef7eb2e8f9f7 5501 */
<> 144:ef7eb2e8f9f7 5502
<> 144:ef7eb2e8f9f7 5503 /*! @name SC - Status and Control register */
<> 144:ef7eb2e8f9f7 5504 #define PDB_SC_LDOK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5505 #define PDB_SC_LDOK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5506 #define PDB_SC_LDOK(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_LDOK_SHIFT)) & PDB_SC_LDOK_MASK)
<> 144:ef7eb2e8f9f7 5507 #define PDB_SC_CONT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5508 #define PDB_SC_CONT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5509 #define PDB_SC_CONT(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_CONT_SHIFT)) & PDB_SC_CONT_MASK)
<> 144:ef7eb2e8f9f7 5510 #define PDB_SC_MULT_MASK (0xCU)
<> 144:ef7eb2e8f9f7 5511 #define PDB_SC_MULT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5512 #define PDB_SC_MULT(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_MULT_SHIFT)) & PDB_SC_MULT_MASK)
<> 144:ef7eb2e8f9f7 5513 #define PDB_SC_PDBIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5514 #define PDB_SC_PDBIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5515 #define PDB_SC_PDBIE(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBIE_SHIFT)) & PDB_SC_PDBIE_MASK)
<> 144:ef7eb2e8f9f7 5516 #define PDB_SC_PDBIF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5517 #define PDB_SC_PDBIF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5518 #define PDB_SC_PDBIF(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBIF_SHIFT)) & PDB_SC_PDBIF_MASK)
<> 144:ef7eb2e8f9f7 5519 #define PDB_SC_PDBEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5520 #define PDB_SC_PDBEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5521 #define PDB_SC_PDBEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBEN_SHIFT)) & PDB_SC_PDBEN_MASK)
<> 144:ef7eb2e8f9f7 5522 #define PDB_SC_TRGSEL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 5523 #define PDB_SC_TRGSEL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5524 #define PDB_SC_TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_TRGSEL_SHIFT)) & PDB_SC_TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 5525 #define PDB_SC_PRESCALER_MASK (0x7000U)
<> 144:ef7eb2e8f9f7 5526 #define PDB_SC_PRESCALER_SHIFT (12U)
<> 144:ef7eb2e8f9f7 5527 #define PDB_SC_PRESCALER(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PRESCALER_SHIFT)) & PDB_SC_PRESCALER_MASK)
<> 144:ef7eb2e8f9f7 5528 #define PDB_SC_DMAEN_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 5529 #define PDB_SC_DMAEN_SHIFT (15U)
<> 144:ef7eb2e8f9f7 5530 #define PDB_SC_DMAEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_DMAEN_SHIFT)) & PDB_SC_DMAEN_MASK)
<> 144:ef7eb2e8f9f7 5531 #define PDB_SC_SWTRIG_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 5532 #define PDB_SC_SWTRIG_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5533 #define PDB_SC_SWTRIG(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_SWTRIG_SHIFT)) & PDB_SC_SWTRIG_MASK)
<> 144:ef7eb2e8f9f7 5534 #define PDB_SC_PDBEIE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 5535 #define PDB_SC_PDBEIE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 5536 #define PDB_SC_PDBEIE(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_PDBEIE_SHIFT)) & PDB_SC_PDBEIE_MASK)
<> 144:ef7eb2e8f9f7 5537 #define PDB_SC_LDMOD_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 5538 #define PDB_SC_LDMOD_SHIFT (18U)
<> 144:ef7eb2e8f9f7 5539 #define PDB_SC_LDMOD(x) (((uint32_t)(((uint32_t)(x)) << PDB_SC_LDMOD_SHIFT)) & PDB_SC_LDMOD_MASK)
<> 144:ef7eb2e8f9f7 5540
<> 144:ef7eb2e8f9f7 5541 /*! @name MOD - Modulus register */
<> 144:ef7eb2e8f9f7 5542 #define PDB_MOD_MOD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5543 #define PDB_MOD_MOD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5544 #define PDB_MOD_MOD(x) (((uint32_t)(((uint32_t)(x)) << PDB_MOD_MOD_SHIFT)) & PDB_MOD_MOD_MASK)
<> 144:ef7eb2e8f9f7 5545
<> 144:ef7eb2e8f9f7 5546 /*! @name CNT - Counter register */
<> 144:ef7eb2e8f9f7 5547 #define PDB_CNT_CNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5548 #define PDB_CNT_CNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5549 #define PDB_CNT_CNT(x) (((uint32_t)(((uint32_t)(x)) << PDB_CNT_CNT_SHIFT)) & PDB_CNT_CNT_MASK)
<> 144:ef7eb2e8f9f7 5550
<> 144:ef7eb2e8f9f7 5551 /*! @name IDLY - Interrupt Delay register */
<> 144:ef7eb2e8f9f7 5552 #define PDB_IDLY_IDLY_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5553 #define PDB_IDLY_IDLY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5554 #define PDB_IDLY_IDLY(x) (((uint32_t)(((uint32_t)(x)) << PDB_IDLY_IDLY_SHIFT)) & PDB_IDLY_IDLY_MASK)
<> 144:ef7eb2e8f9f7 5555
<> 144:ef7eb2e8f9f7 5556 /*! @name C1 - Channel n Control register 1 */
<> 144:ef7eb2e8f9f7 5557 #define PDB_C1_EN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5558 #define PDB_C1_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5559 #define PDB_C1_EN(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_EN_SHIFT)) & PDB_C1_EN_MASK)
<> 144:ef7eb2e8f9f7 5560 #define PDB_C1_TOS_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 5561 #define PDB_C1_TOS_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5562 #define PDB_C1_TOS(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_TOS_SHIFT)) & PDB_C1_TOS_MASK)
<> 144:ef7eb2e8f9f7 5563 #define PDB_C1_BB_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 5564 #define PDB_C1_BB_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5565 #define PDB_C1_BB(x) (((uint32_t)(((uint32_t)(x)) << PDB_C1_BB_SHIFT)) & PDB_C1_BB_MASK)
<> 144:ef7eb2e8f9f7 5566
<> 144:ef7eb2e8f9f7 5567 /* The count of PDB_C1 */
<> 144:ef7eb2e8f9f7 5568 #define PDB_C1_COUNT (2U)
<> 144:ef7eb2e8f9f7 5569
<> 144:ef7eb2e8f9f7 5570 /*! @name S - Channel n Status register */
<> 144:ef7eb2e8f9f7 5571 #define PDB_S_ERR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5572 #define PDB_S_ERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5573 #define PDB_S_ERR(x) (((uint32_t)(((uint32_t)(x)) << PDB_S_ERR_SHIFT)) & PDB_S_ERR_MASK)
<> 144:ef7eb2e8f9f7 5574 #define PDB_S_CF_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 5575 #define PDB_S_CF_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5576 #define PDB_S_CF(x) (((uint32_t)(((uint32_t)(x)) << PDB_S_CF_SHIFT)) & PDB_S_CF_MASK)
<> 144:ef7eb2e8f9f7 5577
<> 144:ef7eb2e8f9f7 5578 /* The count of PDB_S */
<> 144:ef7eb2e8f9f7 5579 #define PDB_S_COUNT (2U)
<> 144:ef7eb2e8f9f7 5580
<> 144:ef7eb2e8f9f7 5581 /*! @name DLY - Channel n Delay 0 register..Channel n Delay 1 register */
<> 144:ef7eb2e8f9f7 5582 #define PDB_DLY_DLY_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5583 #define PDB_DLY_DLY_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5584 #define PDB_DLY_DLY(x) (((uint32_t)(((uint32_t)(x)) << PDB_DLY_DLY_SHIFT)) & PDB_DLY_DLY_MASK)
<> 144:ef7eb2e8f9f7 5585
<> 144:ef7eb2e8f9f7 5586 /* The count of PDB_DLY */
<> 144:ef7eb2e8f9f7 5587 #define PDB_DLY_COUNT (2U)
<> 144:ef7eb2e8f9f7 5588
<> 144:ef7eb2e8f9f7 5589 /* The count of PDB_DLY */
<> 144:ef7eb2e8f9f7 5590 #define PDB_DLY_COUNT2 (2U)
<> 144:ef7eb2e8f9f7 5591
<> 144:ef7eb2e8f9f7 5592 /*! @name INTC - DAC Interval Trigger n Control register */
<> 144:ef7eb2e8f9f7 5593 #define PDB_INTC_TOE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5594 #define PDB_INTC_TOE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5595 #define PDB_INTC_TOE(x) (((uint32_t)(((uint32_t)(x)) << PDB_INTC_TOE_SHIFT)) & PDB_INTC_TOE_MASK)
<> 144:ef7eb2e8f9f7 5596 #define PDB_INTC_EXT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5597 #define PDB_INTC_EXT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5598 #define PDB_INTC_EXT(x) (((uint32_t)(((uint32_t)(x)) << PDB_INTC_EXT_SHIFT)) & PDB_INTC_EXT_MASK)
<> 144:ef7eb2e8f9f7 5599
<> 144:ef7eb2e8f9f7 5600 /* The count of PDB_INTC */
<> 144:ef7eb2e8f9f7 5601 #define PDB_INTC_COUNT (2U)
<> 144:ef7eb2e8f9f7 5602
<> 144:ef7eb2e8f9f7 5603 /*! @name INT - DAC Interval n register */
<> 144:ef7eb2e8f9f7 5604 #define PDB_INT_INT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5605 #define PDB_INT_INT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5606 #define PDB_INT_INT(x) (((uint32_t)(((uint32_t)(x)) << PDB_INT_INT_SHIFT)) & PDB_INT_INT_MASK)
<> 144:ef7eb2e8f9f7 5607
<> 144:ef7eb2e8f9f7 5608 /* The count of PDB_INT */
<> 144:ef7eb2e8f9f7 5609 #define PDB_INT_COUNT (2U)
<> 144:ef7eb2e8f9f7 5610
<> 144:ef7eb2e8f9f7 5611 /*! @name POEN - Pulse-Out n Enable register */
<> 144:ef7eb2e8f9f7 5612 #define PDB_POEN_POEN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 5613 #define PDB_POEN_POEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5614 #define PDB_POEN_POEN(x) (((uint32_t)(((uint32_t)(x)) << PDB_POEN_POEN_SHIFT)) & PDB_POEN_POEN_MASK)
<> 144:ef7eb2e8f9f7 5615
<> 144:ef7eb2e8f9f7 5616 /*! @name PODLY - Pulse-Out n Delay register */
<> 144:ef7eb2e8f9f7 5617 #define PDB_PODLY_DLY2_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5618 #define PDB_PODLY_DLY2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5619 #define PDB_PODLY_DLY2(x) (((uint32_t)(((uint32_t)(x)) << PDB_PODLY_DLY2_SHIFT)) & PDB_PODLY_DLY2_MASK)
<> 144:ef7eb2e8f9f7 5620 #define PDB_PODLY_DLY1_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5621 #define PDB_PODLY_DLY1_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5622 #define PDB_PODLY_DLY1(x) (((uint32_t)(((uint32_t)(x)) << PDB_PODLY_DLY1_SHIFT)) & PDB_PODLY_DLY1_MASK)
<> 144:ef7eb2e8f9f7 5623
<> 144:ef7eb2e8f9f7 5624 /* The count of PDB_PODLY */
<> 144:ef7eb2e8f9f7 5625 #define PDB_PODLY_COUNT (2U)
<> 144:ef7eb2e8f9f7 5626
<> 144:ef7eb2e8f9f7 5627
<> 144:ef7eb2e8f9f7 5628 /*!
<> 144:ef7eb2e8f9f7 5629 * @}
<> 144:ef7eb2e8f9f7 5630 */ /* end of group PDB_Register_Masks */
<> 144:ef7eb2e8f9f7 5631
<> 144:ef7eb2e8f9f7 5632
<> 144:ef7eb2e8f9f7 5633 /* PDB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5634 /** Peripheral PDB0 base address */
<> 144:ef7eb2e8f9f7 5635 #define PDB0_BASE (0x40036000u)
<> 144:ef7eb2e8f9f7 5636 /** Peripheral PDB0 base pointer */
<> 144:ef7eb2e8f9f7 5637 #define PDB0 ((PDB_Type *)PDB0_BASE)
<> 144:ef7eb2e8f9f7 5638 /** Array initializer of PDB peripheral base addresses */
<> 144:ef7eb2e8f9f7 5639 #define PDB_BASE_ADDRS { PDB0_BASE }
<> 144:ef7eb2e8f9f7 5640 /** Array initializer of PDB peripheral base pointers */
<> 144:ef7eb2e8f9f7 5641 #define PDB_BASE_PTRS { PDB0 }
<> 144:ef7eb2e8f9f7 5642 /** Interrupt vectors for the PDB peripheral type */
<> 144:ef7eb2e8f9f7 5643 #define PDB_IRQS { PDB0_IRQn }
<> 144:ef7eb2e8f9f7 5644
<> 144:ef7eb2e8f9f7 5645 /*!
<> 144:ef7eb2e8f9f7 5646 * @}
<> 144:ef7eb2e8f9f7 5647 */ /* end of group PDB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5648
<> 144:ef7eb2e8f9f7 5649
<> 144:ef7eb2e8f9f7 5650 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5651 -- PIT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5652 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5653
<> 144:ef7eb2e8f9f7 5654 /*!
<> 144:ef7eb2e8f9f7 5655 * @addtogroup PIT_Peripheral_Access_Layer PIT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5656 * @{
<> 144:ef7eb2e8f9f7 5657 */
<> 144:ef7eb2e8f9f7 5658
<> 144:ef7eb2e8f9f7 5659 /** PIT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5660 typedef struct {
<> 144:ef7eb2e8f9f7 5661 __IO uint32_t MCR; /**< PIT Module Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5662 uint8_t RESERVED_0[252];
<> 144:ef7eb2e8f9f7 5663 struct { /* offset: 0x100, array step: 0x10 */
<> 144:ef7eb2e8f9f7 5664 __IO uint32_t LDVAL; /**< Timer Load Value Register, array offset: 0x100, array step: 0x10 */
<> 144:ef7eb2e8f9f7 5665 __I uint32_t CVAL; /**< Current Timer Value Register, array offset: 0x104, array step: 0x10 */
<> 144:ef7eb2e8f9f7 5666 __IO uint32_t TCTRL; /**< Timer Control Register, array offset: 0x108, array step: 0x10 */
<> 144:ef7eb2e8f9f7 5667 __IO uint32_t TFLG; /**< Timer Flag Register, array offset: 0x10C, array step: 0x10 */
<> 144:ef7eb2e8f9f7 5668 } CHANNEL[4];
<> 144:ef7eb2e8f9f7 5669 } PIT_Type;
<> 144:ef7eb2e8f9f7 5670
<> 144:ef7eb2e8f9f7 5671 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5672 -- PIT Register Masks
<> 144:ef7eb2e8f9f7 5673 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5674
<> 144:ef7eb2e8f9f7 5675 /*!
<> 144:ef7eb2e8f9f7 5676 * @addtogroup PIT_Register_Masks PIT Register Masks
<> 144:ef7eb2e8f9f7 5677 * @{
<> 144:ef7eb2e8f9f7 5678 */
<> 144:ef7eb2e8f9f7 5679
<> 144:ef7eb2e8f9f7 5680 /*! @name MCR - PIT Module Control Register */
<> 144:ef7eb2e8f9f7 5681 #define PIT_MCR_FRZ_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5682 #define PIT_MCR_FRZ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5683 #define PIT_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << PIT_MCR_FRZ_SHIFT)) & PIT_MCR_FRZ_MASK)
<> 144:ef7eb2e8f9f7 5684 #define PIT_MCR_MDIS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5685 #define PIT_MCR_MDIS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5686 #define PIT_MCR_MDIS(x) (((uint32_t)(((uint32_t)(x)) << PIT_MCR_MDIS_SHIFT)) & PIT_MCR_MDIS_MASK)
<> 144:ef7eb2e8f9f7 5687
<> 144:ef7eb2e8f9f7 5688 /*! @name LDVAL - Timer Load Value Register */
<> 144:ef7eb2e8f9f7 5689 #define PIT_LDVAL_TSV_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5690 #define PIT_LDVAL_TSV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5691 #define PIT_LDVAL_TSV(x) (((uint32_t)(((uint32_t)(x)) << PIT_LDVAL_TSV_SHIFT)) & PIT_LDVAL_TSV_MASK)
<> 144:ef7eb2e8f9f7 5692
<> 144:ef7eb2e8f9f7 5693 /* The count of PIT_LDVAL */
<> 144:ef7eb2e8f9f7 5694 #define PIT_LDVAL_COUNT (4U)
<> 144:ef7eb2e8f9f7 5695
<> 144:ef7eb2e8f9f7 5696 /*! @name CVAL - Current Timer Value Register */
<> 144:ef7eb2e8f9f7 5697 #define PIT_CVAL_TVL_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5698 #define PIT_CVAL_TVL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5699 #define PIT_CVAL_TVL(x) (((uint32_t)(((uint32_t)(x)) << PIT_CVAL_TVL_SHIFT)) & PIT_CVAL_TVL_MASK)
<> 144:ef7eb2e8f9f7 5700
<> 144:ef7eb2e8f9f7 5701 /* The count of PIT_CVAL */
<> 144:ef7eb2e8f9f7 5702 #define PIT_CVAL_COUNT (4U)
<> 144:ef7eb2e8f9f7 5703
<> 144:ef7eb2e8f9f7 5704 /*! @name TCTRL - Timer Control Register */
<> 144:ef7eb2e8f9f7 5705 #define PIT_TCTRL_TEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5706 #define PIT_TCTRL_TEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5707 #define PIT_TCTRL_TEN(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_TEN_SHIFT)) & PIT_TCTRL_TEN_MASK)
<> 144:ef7eb2e8f9f7 5708 #define PIT_TCTRL_TIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5709 #define PIT_TCTRL_TIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5710 #define PIT_TCTRL_TIE(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_TIE_SHIFT)) & PIT_TCTRL_TIE_MASK)
<> 144:ef7eb2e8f9f7 5711 #define PIT_TCTRL_CHN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5712 #define PIT_TCTRL_CHN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5713 #define PIT_TCTRL_CHN(x) (((uint32_t)(((uint32_t)(x)) << PIT_TCTRL_CHN_SHIFT)) & PIT_TCTRL_CHN_MASK)
<> 144:ef7eb2e8f9f7 5714
<> 144:ef7eb2e8f9f7 5715 /* The count of PIT_TCTRL */
<> 144:ef7eb2e8f9f7 5716 #define PIT_TCTRL_COUNT (4U)
<> 144:ef7eb2e8f9f7 5717
<> 144:ef7eb2e8f9f7 5718 /*! @name TFLG - Timer Flag Register */
<> 144:ef7eb2e8f9f7 5719 #define PIT_TFLG_TIF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5720 #define PIT_TFLG_TIF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5721 #define PIT_TFLG_TIF(x) (((uint32_t)(((uint32_t)(x)) << PIT_TFLG_TIF_SHIFT)) & PIT_TFLG_TIF_MASK)
<> 144:ef7eb2e8f9f7 5722
<> 144:ef7eb2e8f9f7 5723 /* The count of PIT_TFLG */
<> 144:ef7eb2e8f9f7 5724 #define PIT_TFLG_COUNT (4U)
<> 144:ef7eb2e8f9f7 5725
<> 144:ef7eb2e8f9f7 5726
<> 144:ef7eb2e8f9f7 5727 /*!
<> 144:ef7eb2e8f9f7 5728 * @}
<> 144:ef7eb2e8f9f7 5729 */ /* end of group PIT_Register_Masks */
<> 144:ef7eb2e8f9f7 5730
<> 144:ef7eb2e8f9f7 5731
<> 144:ef7eb2e8f9f7 5732 /* PIT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5733 /** Peripheral PIT base address */
<> 144:ef7eb2e8f9f7 5734 #define PIT_BASE (0x40037000u)
<> 144:ef7eb2e8f9f7 5735 /** Peripheral PIT base pointer */
<> 144:ef7eb2e8f9f7 5736 #define PIT ((PIT_Type *)PIT_BASE)
<> 144:ef7eb2e8f9f7 5737 /** Array initializer of PIT peripheral base addresses */
<> 144:ef7eb2e8f9f7 5738 #define PIT_BASE_ADDRS { PIT_BASE }
<> 144:ef7eb2e8f9f7 5739 /** Array initializer of PIT peripheral base pointers */
<> 144:ef7eb2e8f9f7 5740 #define PIT_BASE_PTRS { PIT }
<> 144:ef7eb2e8f9f7 5741 /** Interrupt vectors for the PIT peripheral type */
<> 144:ef7eb2e8f9f7 5742 #define PIT_IRQS { PIT0_IRQn, PIT1_IRQn, PIT2_IRQn, PIT3_IRQn }
<> 144:ef7eb2e8f9f7 5743
<> 144:ef7eb2e8f9f7 5744 /*!
<> 144:ef7eb2e8f9f7 5745 * @}
<> 144:ef7eb2e8f9f7 5746 */ /* end of group PIT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5747
<> 144:ef7eb2e8f9f7 5748
<> 144:ef7eb2e8f9f7 5749 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5750 -- PMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5751 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5752
<> 144:ef7eb2e8f9f7 5753 /*!
<> 144:ef7eb2e8f9f7 5754 * @addtogroup PMC_Peripheral_Access_Layer PMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5755 * @{
<> 144:ef7eb2e8f9f7 5756 */
<> 144:ef7eb2e8f9f7 5757
<> 144:ef7eb2e8f9f7 5758 /** PMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5759 typedef struct {
<> 144:ef7eb2e8f9f7 5760 __IO uint8_t LVDSC1; /**< Low Voltage Detect Status And Control 1 register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5761 __IO uint8_t LVDSC2; /**< Low Voltage Detect Status And Control 2 register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 5762 __IO uint8_t REGSC; /**< Regulator Status And Control register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 5763 } PMC_Type;
<> 144:ef7eb2e8f9f7 5764
<> 144:ef7eb2e8f9f7 5765 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5766 -- PMC Register Masks
<> 144:ef7eb2e8f9f7 5767 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5768
<> 144:ef7eb2e8f9f7 5769 /*!
<> 144:ef7eb2e8f9f7 5770 * @addtogroup PMC_Register_Masks PMC Register Masks
<> 144:ef7eb2e8f9f7 5771 * @{
<> 144:ef7eb2e8f9f7 5772 */
<> 144:ef7eb2e8f9f7 5773
<> 144:ef7eb2e8f9f7 5774 /*! @name LVDSC1 - Low Voltage Detect Status And Control 1 register */
<> 144:ef7eb2e8f9f7 5775 #define PMC_LVDSC1_LVDV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 5776 #define PMC_LVDSC1_LVDV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5777 #define PMC_LVDSC1_LVDV(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDV_SHIFT)) & PMC_LVDSC1_LVDV_MASK)
<> 144:ef7eb2e8f9f7 5778 #define PMC_LVDSC1_LVDRE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5779 #define PMC_LVDSC1_LVDRE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5780 #define PMC_LVDSC1_LVDRE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDRE_SHIFT)) & PMC_LVDSC1_LVDRE_MASK)
<> 144:ef7eb2e8f9f7 5781 #define PMC_LVDSC1_LVDIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5782 #define PMC_LVDSC1_LVDIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5783 #define PMC_LVDSC1_LVDIE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDIE_SHIFT)) & PMC_LVDSC1_LVDIE_MASK)
<> 144:ef7eb2e8f9f7 5784 #define PMC_LVDSC1_LVDACK_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5785 #define PMC_LVDSC1_LVDACK_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5786 #define PMC_LVDSC1_LVDACK(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDACK_SHIFT)) & PMC_LVDSC1_LVDACK_MASK)
<> 144:ef7eb2e8f9f7 5787 #define PMC_LVDSC1_LVDF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5788 #define PMC_LVDSC1_LVDF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5789 #define PMC_LVDSC1_LVDF(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC1_LVDF_SHIFT)) & PMC_LVDSC1_LVDF_MASK)
<> 144:ef7eb2e8f9f7 5790
<> 144:ef7eb2e8f9f7 5791 /*! @name LVDSC2 - Low Voltage Detect Status And Control 2 register */
<> 144:ef7eb2e8f9f7 5792 #define PMC_LVDSC2_LVWV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 5793 #define PMC_LVDSC2_LVWV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5794 #define PMC_LVDSC2_LVWV(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWV_SHIFT)) & PMC_LVDSC2_LVWV_MASK)
<> 144:ef7eb2e8f9f7 5795 #define PMC_LVDSC2_LVWIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5796 #define PMC_LVDSC2_LVWIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5797 #define PMC_LVDSC2_LVWIE(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWIE_SHIFT)) & PMC_LVDSC2_LVWIE_MASK)
<> 144:ef7eb2e8f9f7 5798 #define PMC_LVDSC2_LVWACK_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5799 #define PMC_LVDSC2_LVWACK_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5800 #define PMC_LVDSC2_LVWACK(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWACK_SHIFT)) & PMC_LVDSC2_LVWACK_MASK)
<> 144:ef7eb2e8f9f7 5801 #define PMC_LVDSC2_LVWF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 5802 #define PMC_LVDSC2_LVWF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 5803 #define PMC_LVDSC2_LVWF(x) (((uint8_t)(((uint8_t)(x)) << PMC_LVDSC2_LVWF_SHIFT)) & PMC_LVDSC2_LVWF_MASK)
<> 144:ef7eb2e8f9f7 5804
<> 144:ef7eb2e8f9f7 5805 /*! @name REGSC - Regulator Status And Control register */
<> 144:ef7eb2e8f9f7 5806 #define PMC_REGSC_BGBE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5807 #define PMC_REGSC_BGBE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5808 #define PMC_REGSC_BGBE(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_BGBE_SHIFT)) & PMC_REGSC_BGBE_MASK)
<> 144:ef7eb2e8f9f7 5809 #define PMC_REGSC_REGONS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5810 #define PMC_REGSC_REGONS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5811 #define PMC_REGSC_REGONS(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_REGONS_SHIFT)) & PMC_REGSC_REGONS_MASK)
<> 144:ef7eb2e8f9f7 5812 #define PMC_REGSC_ACKISO_MASK (0x8U)
<> 144:ef7eb2e8f9f7 5813 #define PMC_REGSC_ACKISO_SHIFT (3U)
<> 144:ef7eb2e8f9f7 5814 #define PMC_REGSC_ACKISO(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_ACKISO_SHIFT)) & PMC_REGSC_ACKISO_MASK)
<> 144:ef7eb2e8f9f7 5815 #define PMC_REGSC_BGEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5816 #define PMC_REGSC_BGEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5817 #define PMC_REGSC_BGEN(x) (((uint8_t)(((uint8_t)(x)) << PMC_REGSC_BGEN_SHIFT)) & PMC_REGSC_BGEN_MASK)
<> 144:ef7eb2e8f9f7 5818
<> 144:ef7eb2e8f9f7 5819
<> 144:ef7eb2e8f9f7 5820 /*!
<> 144:ef7eb2e8f9f7 5821 * @}
<> 144:ef7eb2e8f9f7 5822 */ /* end of group PMC_Register_Masks */
<> 144:ef7eb2e8f9f7 5823
<> 144:ef7eb2e8f9f7 5824
<> 144:ef7eb2e8f9f7 5825 /* PMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5826 /** Peripheral PMC base address */
<> 144:ef7eb2e8f9f7 5827 #define PMC_BASE (0x4007D000u)
<> 144:ef7eb2e8f9f7 5828 /** Peripheral PMC base pointer */
<> 144:ef7eb2e8f9f7 5829 #define PMC ((PMC_Type *)PMC_BASE)
<> 144:ef7eb2e8f9f7 5830 /** Array initializer of PMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 5831 #define PMC_BASE_ADDRS { PMC_BASE }
<> 144:ef7eb2e8f9f7 5832 /** Array initializer of PMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 5833 #define PMC_BASE_PTRS { PMC }
<> 144:ef7eb2e8f9f7 5834 /** Interrupt vectors for the PMC peripheral type */
<> 144:ef7eb2e8f9f7 5835 #define PMC_IRQS { LVD_LVW_IRQn }
<> 144:ef7eb2e8f9f7 5836
<> 144:ef7eb2e8f9f7 5837 /*!
<> 144:ef7eb2e8f9f7 5838 * @}
<> 144:ef7eb2e8f9f7 5839 */ /* end of group PMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5840
<> 144:ef7eb2e8f9f7 5841
<> 144:ef7eb2e8f9f7 5842 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5843 -- PORT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5844 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5845
<> 144:ef7eb2e8f9f7 5846 /*!
<> 144:ef7eb2e8f9f7 5847 * @addtogroup PORT_Peripheral_Access_Layer PORT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5848 * @{
<> 144:ef7eb2e8f9f7 5849 */
<> 144:ef7eb2e8f9f7 5850
<> 144:ef7eb2e8f9f7 5851 /** PORT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5852 typedef struct {
<> 144:ef7eb2e8f9f7 5853 __IO uint32_t PCR[32]; /**< Pin Control Register n, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 5854 __O uint32_t GPCLR; /**< Global Pin Control Low Register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 5855 __O uint32_t GPCHR; /**< Global Pin Control High Register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 5856 uint8_t RESERVED_0[24];
<> 144:ef7eb2e8f9f7 5857 __IO uint32_t ISFR; /**< Interrupt Status Flag Register, offset: 0xA0 */
<> 144:ef7eb2e8f9f7 5858 uint8_t RESERVED_1[28];
<> 144:ef7eb2e8f9f7 5859 __IO uint32_t DFER; /**< Digital Filter Enable Register, offset: 0xC0 */
<> 144:ef7eb2e8f9f7 5860 __IO uint32_t DFCR; /**< Digital Filter Clock Register, offset: 0xC4 */
<> 144:ef7eb2e8f9f7 5861 __IO uint32_t DFWR; /**< Digital Filter Width Register, offset: 0xC8 */
<> 144:ef7eb2e8f9f7 5862 } PORT_Type;
<> 144:ef7eb2e8f9f7 5863
<> 144:ef7eb2e8f9f7 5864 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5865 -- PORT Register Masks
<> 144:ef7eb2e8f9f7 5866 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5867
<> 144:ef7eb2e8f9f7 5868 /*!
<> 144:ef7eb2e8f9f7 5869 * @addtogroup PORT_Register_Masks PORT Register Masks
<> 144:ef7eb2e8f9f7 5870 * @{
<> 144:ef7eb2e8f9f7 5871 */
<> 144:ef7eb2e8f9f7 5872
<> 144:ef7eb2e8f9f7 5873 /*! @name PCR - Pin Control Register n */
<> 144:ef7eb2e8f9f7 5874 #define PORT_PCR_PS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5875 #define PORT_PCR_PS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5876 #define PORT_PCR_PS(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PS_SHIFT)) & PORT_PCR_PS_MASK)
<> 144:ef7eb2e8f9f7 5877 #define PORT_PCR_PE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 5878 #define PORT_PCR_PE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 5879 #define PORT_PCR_PE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PE_SHIFT)) & PORT_PCR_PE_MASK)
<> 144:ef7eb2e8f9f7 5880 #define PORT_PCR_SRE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 5881 #define PORT_PCR_SRE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 5882 #define PORT_PCR_SRE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_SRE_SHIFT)) & PORT_PCR_SRE_MASK)
<> 144:ef7eb2e8f9f7 5883 #define PORT_PCR_PFE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 5884 #define PORT_PCR_PFE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 5885 #define PORT_PCR_PFE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_PFE_SHIFT)) & PORT_PCR_PFE_MASK)
<> 144:ef7eb2e8f9f7 5886 #define PORT_PCR_ODE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 5887 #define PORT_PCR_ODE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 5888 #define PORT_PCR_ODE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_ODE_SHIFT)) & PORT_PCR_ODE_MASK)
<> 144:ef7eb2e8f9f7 5889 #define PORT_PCR_DSE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 5890 #define PORT_PCR_DSE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 5891 #define PORT_PCR_DSE(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_DSE_SHIFT)) & PORT_PCR_DSE_MASK)
<> 144:ef7eb2e8f9f7 5892 #define PORT_PCR_MUX_MASK (0x700U)
<> 144:ef7eb2e8f9f7 5893 #define PORT_PCR_MUX_SHIFT (8U)
<> 144:ef7eb2e8f9f7 5894 #define PORT_PCR_MUX(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_MUX_SHIFT)) & PORT_PCR_MUX_MASK)
<> 144:ef7eb2e8f9f7 5895 #define PORT_PCR_LK_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 5896 #define PORT_PCR_LK_SHIFT (15U)
<> 144:ef7eb2e8f9f7 5897 #define PORT_PCR_LK(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_LK_SHIFT)) & PORT_PCR_LK_MASK)
<> 144:ef7eb2e8f9f7 5898 #define PORT_PCR_IRQC_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 5899 #define PORT_PCR_IRQC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5900 #define PORT_PCR_IRQC(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_IRQC_SHIFT)) & PORT_PCR_IRQC_MASK)
<> 144:ef7eb2e8f9f7 5901 #define PORT_PCR_ISF_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 5902 #define PORT_PCR_ISF_SHIFT (24U)
<> 144:ef7eb2e8f9f7 5903 #define PORT_PCR_ISF(x) (((uint32_t)(((uint32_t)(x)) << PORT_PCR_ISF_SHIFT)) & PORT_PCR_ISF_MASK)
<> 144:ef7eb2e8f9f7 5904
<> 144:ef7eb2e8f9f7 5905 /* The count of PORT_PCR */
<> 144:ef7eb2e8f9f7 5906 #define PORT_PCR_COUNT (32U)
<> 144:ef7eb2e8f9f7 5907
<> 144:ef7eb2e8f9f7 5908 /*! @name GPCLR - Global Pin Control Low Register */
<> 144:ef7eb2e8f9f7 5909 #define PORT_GPCLR_GPWD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5910 #define PORT_GPCLR_GPWD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5911 #define PORT_GPCLR_GPWD(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCLR_GPWD_SHIFT)) & PORT_GPCLR_GPWD_MASK)
<> 144:ef7eb2e8f9f7 5912 #define PORT_GPCLR_GPWE_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5913 #define PORT_GPCLR_GPWE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5914 #define PORT_GPCLR_GPWE(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCLR_GPWE_SHIFT)) & PORT_GPCLR_GPWE_MASK)
<> 144:ef7eb2e8f9f7 5915
<> 144:ef7eb2e8f9f7 5916 /*! @name GPCHR - Global Pin Control High Register */
<> 144:ef7eb2e8f9f7 5917 #define PORT_GPCHR_GPWD_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 5918 #define PORT_GPCHR_GPWD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5919 #define PORT_GPCHR_GPWD(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCHR_GPWD_SHIFT)) & PORT_GPCHR_GPWD_MASK)
<> 144:ef7eb2e8f9f7 5920 #define PORT_GPCHR_GPWE_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 5921 #define PORT_GPCHR_GPWE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 5922 #define PORT_GPCHR_GPWE(x) (((uint32_t)(((uint32_t)(x)) << PORT_GPCHR_GPWE_SHIFT)) & PORT_GPCHR_GPWE_MASK)
<> 144:ef7eb2e8f9f7 5923
<> 144:ef7eb2e8f9f7 5924 /*! @name ISFR - Interrupt Status Flag Register */
<> 144:ef7eb2e8f9f7 5925 #define PORT_ISFR_ISF_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5926 #define PORT_ISFR_ISF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5927 #define PORT_ISFR_ISF(x) (((uint32_t)(((uint32_t)(x)) << PORT_ISFR_ISF_SHIFT)) & PORT_ISFR_ISF_MASK)
<> 144:ef7eb2e8f9f7 5928
<> 144:ef7eb2e8f9f7 5929 /*! @name DFER - Digital Filter Enable Register */
<> 144:ef7eb2e8f9f7 5930 #define PORT_DFER_DFE_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 5931 #define PORT_DFER_DFE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5932 #define PORT_DFER_DFE(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFER_DFE_SHIFT)) & PORT_DFER_DFE_MASK)
<> 144:ef7eb2e8f9f7 5933
<> 144:ef7eb2e8f9f7 5934 /*! @name DFCR - Digital Filter Clock Register */
<> 144:ef7eb2e8f9f7 5935 #define PORT_DFCR_CS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 5936 #define PORT_DFCR_CS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5937 #define PORT_DFCR_CS(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFCR_CS_SHIFT)) & PORT_DFCR_CS_MASK)
<> 144:ef7eb2e8f9f7 5938
<> 144:ef7eb2e8f9f7 5939 /*! @name DFWR - Digital Filter Width Register */
<> 144:ef7eb2e8f9f7 5940 #define PORT_DFWR_FILT_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 5941 #define PORT_DFWR_FILT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 5942 #define PORT_DFWR_FILT(x) (((uint32_t)(((uint32_t)(x)) << PORT_DFWR_FILT_SHIFT)) & PORT_DFWR_FILT_MASK)
<> 144:ef7eb2e8f9f7 5943
<> 144:ef7eb2e8f9f7 5944
<> 144:ef7eb2e8f9f7 5945 /*!
<> 144:ef7eb2e8f9f7 5946 * @}
<> 144:ef7eb2e8f9f7 5947 */ /* end of group PORT_Register_Masks */
<> 144:ef7eb2e8f9f7 5948
<> 144:ef7eb2e8f9f7 5949
<> 144:ef7eb2e8f9f7 5950 /* PORT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 5951 /** Peripheral PORTA base address */
<> 144:ef7eb2e8f9f7 5952 #define PORTA_BASE (0x40049000u)
<> 144:ef7eb2e8f9f7 5953 /** Peripheral PORTA base pointer */
<> 144:ef7eb2e8f9f7 5954 #define PORTA ((PORT_Type *)PORTA_BASE)
<> 144:ef7eb2e8f9f7 5955 /** Peripheral PORTB base address */
<> 144:ef7eb2e8f9f7 5956 #define PORTB_BASE (0x4004A000u)
<> 144:ef7eb2e8f9f7 5957 /** Peripheral PORTB base pointer */
<> 144:ef7eb2e8f9f7 5958 #define PORTB ((PORT_Type *)PORTB_BASE)
<> 144:ef7eb2e8f9f7 5959 /** Peripheral PORTC base address */
<> 144:ef7eb2e8f9f7 5960 #define PORTC_BASE (0x4004B000u)
<> 144:ef7eb2e8f9f7 5961 /** Peripheral PORTC base pointer */
<> 144:ef7eb2e8f9f7 5962 #define PORTC ((PORT_Type *)PORTC_BASE)
<> 144:ef7eb2e8f9f7 5963 /** Peripheral PORTD base address */
<> 144:ef7eb2e8f9f7 5964 #define PORTD_BASE (0x4004C000u)
<> 144:ef7eb2e8f9f7 5965 /** Peripheral PORTD base pointer */
<> 144:ef7eb2e8f9f7 5966 #define PORTD ((PORT_Type *)PORTD_BASE)
<> 144:ef7eb2e8f9f7 5967 /** Peripheral PORTE base address */
<> 144:ef7eb2e8f9f7 5968 #define PORTE_BASE (0x4004D000u)
<> 144:ef7eb2e8f9f7 5969 /** Peripheral PORTE base pointer */
<> 144:ef7eb2e8f9f7 5970 #define PORTE ((PORT_Type *)PORTE_BASE)
<> 144:ef7eb2e8f9f7 5971 /** Array initializer of PORT peripheral base addresses */
<> 144:ef7eb2e8f9f7 5972 #define PORT_BASE_ADDRS { PORTA_BASE, PORTB_BASE, PORTC_BASE, PORTD_BASE, PORTE_BASE }
<> 144:ef7eb2e8f9f7 5973 /** Array initializer of PORT peripheral base pointers */
<> 144:ef7eb2e8f9f7 5974 #define PORT_BASE_PTRS { PORTA, PORTB, PORTC, PORTD, PORTE }
<> 144:ef7eb2e8f9f7 5975 /** Interrupt vectors for the PORT peripheral type */
<> 144:ef7eb2e8f9f7 5976 #define PORT_IRQS { PORTA_IRQn, PORTB_IRQn, PORTC_IRQn, PORTD_IRQn, PORTE_IRQn }
<> 144:ef7eb2e8f9f7 5977
<> 144:ef7eb2e8f9f7 5978 /*!
<> 144:ef7eb2e8f9f7 5979 * @}
<> 144:ef7eb2e8f9f7 5980 */ /* end of group PORT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 5981
<> 144:ef7eb2e8f9f7 5982
<> 144:ef7eb2e8f9f7 5983 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 5984 -- RCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5985 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 5986
<> 144:ef7eb2e8f9f7 5987 /*!
<> 144:ef7eb2e8f9f7 5988 * @addtogroup RCM_Peripheral_Access_Layer RCM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 5989 * @{
<> 144:ef7eb2e8f9f7 5990 */
<> 144:ef7eb2e8f9f7 5991
<> 144:ef7eb2e8f9f7 5992 /** RCM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 5993 typedef struct {
<> 144:ef7eb2e8f9f7 5994 __I uint8_t SRS0; /**< System Reset Status Register 0, offset: 0x0 */
<> 144:ef7eb2e8f9f7 5995 __I uint8_t SRS1; /**< System Reset Status Register 1, offset: 0x1 */
<> 144:ef7eb2e8f9f7 5996 uint8_t RESERVED_0[2];
<> 144:ef7eb2e8f9f7 5997 __IO uint8_t RPFC; /**< Reset Pin Filter Control register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 5998 __IO uint8_t RPFW; /**< Reset Pin Filter Width register, offset: 0x5 */
<> 144:ef7eb2e8f9f7 5999 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 6000 __I uint8_t MR; /**< Mode Register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 6001 __IO uint8_t SSRS0; /**< Sticky System Reset Status Register 0, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6002 __IO uint8_t SSRS1; /**< Sticky System Reset Status Register 1, offset: 0x9 */
<> 144:ef7eb2e8f9f7 6003 } RCM_Type;
<> 144:ef7eb2e8f9f7 6004
<> 144:ef7eb2e8f9f7 6005 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6006 -- RCM Register Masks
<> 144:ef7eb2e8f9f7 6007 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6008
<> 144:ef7eb2e8f9f7 6009 /*!
<> 144:ef7eb2e8f9f7 6010 * @addtogroup RCM_Register_Masks RCM Register Masks
<> 144:ef7eb2e8f9f7 6011 * @{
<> 144:ef7eb2e8f9f7 6012 */
<> 144:ef7eb2e8f9f7 6013
<> 144:ef7eb2e8f9f7 6014 /*! @name SRS0 - System Reset Status Register 0 */
<> 144:ef7eb2e8f9f7 6015 #define RCM_SRS0_WAKEUP_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6016 #define RCM_SRS0_WAKEUP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6017 #define RCM_SRS0_WAKEUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_WAKEUP_SHIFT)) & RCM_SRS0_WAKEUP_MASK)
<> 144:ef7eb2e8f9f7 6018 #define RCM_SRS0_LVD_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6019 #define RCM_SRS0_LVD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6020 #define RCM_SRS0_LVD(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LVD_SHIFT)) & RCM_SRS0_LVD_MASK)
<> 144:ef7eb2e8f9f7 6021 #define RCM_SRS0_LOC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6022 #define RCM_SRS0_LOC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6023 #define RCM_SRS0_LOC(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LOC_SHIFT)) & RCM_SRS0_LOC_MASK)
<> 144:ef7eb2e8f9f7 6024 #define RCM_SRS0_LOL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6025 #define RCM_SRS0_LOL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6026 #define RCM_SRS0_LOL(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_LOL_SHIFT)) & RCM_SRS0_LOL_MASK)
<> 144:ef7eb2e8f9f7 6027 #define RCM_SRS0_WDOG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6028 #define RCM_SRS0_WDOG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6029 #define RCM_SRS0_WDOG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_WDOG_SHIFT)) & RCM_SRS0_WDOG_MASK)
<> 144:ef7eb2e8f9f7 6030 #define RCM_SRS0_PIN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6031 #define RCM_SRS0_PIN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6032 #define RCM_SRS0_PIN(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_PIN_SHIFT)) & RCM_SRS0_PIN_MASK)
<> 144:ef7eb2e8f9f7 6033 #define RCM_SRS0_POR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6034 #define RCM_SRS0_POR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6035 #define RCM_SRS0_POR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS0_POR_SHIFT)) & RCM_SRS0_POR_MASK)
<> 144:ef7eb2e8f9f7 6036
<> 144:ef7eb2e8f9f7 6037 /*! @name SRS1 - System Reset Status Register 1 */
<> 144:ef7eb2e8f9f7 6038 #define RCM_SRS1_JTAG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6039 #define RCM_SRS1_JTAG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6040 #define RCM_SRS1_JTAG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_JTAG_SHIFT)) & RCM_SRS1_JTAG_MASK)
<> 144:ef7eb2e8f9f7 6041 #define RCM_SRS1_LOCKUP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6042 #define RCM_SRS1_LOCKUP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6043 #define RCM_SRS1_LOCKUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_LOCKUP_SHIFT)) & RCM_SRS1_LOCKUP_MASK)
<> 144:ef7eb2e8f9f7 6044 #define RCM_SRS1_SW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6045 #define RCM_SRS1_SW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6046 #define RCM_SRS1_SW(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_SW_SHIFT)) & RCM_SRS1_SW_MASK)
<> 144:ef7eb2e8f9f7 6047 #define RCM_SRS1_MDM_AP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6048 #define RCM_SRS1_MDM_AP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6049 #define RCM_SRS1_MDM_AP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_MDM_AP_SHIFT)) & RCM_SRS1_MDM_AP_MASK)
<> 144:ef7eb2e8f9f7 6050 #define RCM_SRS1_EZPT_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6051 #define RCM_SRS1_EZPT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6052 #define RCM_SRS1_EZPT(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_EZPT_SHIFT)) & RCM_SRS1_EZPT_MASK)
<> 144:ef7eb2e8f9f7 6053 #define RCM_SRS1_SACKERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6054 #define RCM_SRS1_SACKERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6055 #define RCM_SRS1_SACKERR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SRS1_SACKERR_SHIFT)) & RCM_SRS1_SACKERR_MASK)
<> 144:ef7eb2e8f9f7 6056
<> 144:ef7eb2e8f9f7 6057 /*! @name RPFC - Reset Pin Filter Control register */
<> 144:ef7eb2e8f9f7 6058 #define RCM_RPFC_RSTFLTSRW_MASK (0x3U)
<> 144:ef7eb2e8f9f7 6059 #define RCM_RPFC_RSTFLTSRW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6060 #define RCM_RPFC_RSTFLTSRW(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFC_RSTFLTSRW_SHIFT)) & RCM_RPFC_RSTFLTSRW_MASK)
<> 144:ef7eb2e8f9f7 6061 #define RCM_RPFC_RSTFLTSS_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6062 #define RCM_RPFC_RSTFLTSS_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6063 #define RCM_RPFC_RSTFLTSS(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFC_RSTFLTSS_SHIFT)) & RCM_RPFC_RSTFLTSS_MASK)
<> 144:ef7eb2e8f9f7 6064
<> 144:ef7eb2e8f9f7 6065 /*! @name RPFW - Reset Pin Filter Width register */
<> 144:ef7eb2e8f9f7 6066 #define RCM_RPFW_RSTFLTSEL_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 6067 #define RCM_RPFW_RSTFLTSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6068 #define RCM_RPFW_RSTFLTSEL(x) (((uint8_t)(((uint8_t)(x)) << RCM_RPFW_RSTFLTSEL_SHIFT)) & RCM_RPFW_RSTFLTSEL_MASK)
<> 144:ef7eb2e8f9f7 6069
<> 144:ef7eb2e8f9f7 6070 /*! @name MR - Mode Register */
<> 144:ef7eb2e8f9f7 6071 #define RCM_MR_EZP_MS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6072 #define RCM_MR_EZP_MS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6073 #define RCM_MR_EZP_MS(x) (((uint8_t)(((uint8_t)(x)) << RCM_MR_EZP_MS_SHIFT)) & RCM_MR_EZP_MS_MASK)
<> 144:ef7eb2e8f9f7 6074
<> 144:ef7eb2e8f9f7 6075 /*! @name SSRS0 - Sticky System Reset Status Register 0 */
<> 144:ef7eb2e8f9f7 6076 #define RCM_SSRS0_SWAKEUP_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6077 #define RCM_SSRS0_SWAKEUP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6078 #define RCM_SSRS0_SWAKEUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SWAKEUP_SHIFT)) & RCM_SSRS0_SWAKEUP_MASK)
<> 144:ef7eb2e8f9f7 6079 #define RCM_SSRS0_SLVD_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6080 #define RCM_SSRS0_SLVD_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6081 #define RCM_SSRS0_SLVD(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SLVD_SHIFT)) & RCM_SSRS0_SLVD_MASK)
<> 144:ef7eb2e8f9f7 6082 #define RCM_SSRS0_SLOC_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6083 #define RCM_SSRS0_SLOC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6084 #define RCM_SSRS0_SLOC(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SLOC_SHIFT)) & RCM_SSRS0_SLOC_MASK)
<> 144:ef7eb2e8f9f7 6085 #define RCM_SSRS0_SLOL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6086 #define RCM_SSRS0_SLOL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6087 #define RCM_SSRS0_SLOL(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SLOL_SHIFT)) & RCM_SSRS0_SLOL_MASK)
<> 144:ef7eb2e8f9f7 6088 #define RCM_SSRS0_SWDOG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6089 #define RCM_SSRS0_SWDOG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6090 #define RCM_SSRS0_SWDOG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SWDOG_SHIFT)) & RCM_SSRS0_SWDOG_MASK)
<> 144:ef7eb2e8f9f7 6091 #define RCM_SSRS0_SPIN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6092 #define RCM_SSRS0_SPIN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6093 #define RCM_SSRS0_SPIN(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SPIN_SHIFT)) & RCM_SSRS0_SPIN_MASK)
<> 144:ef7eb2e8f9f7 6094 #define RCM_SSRS0_SPOR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6095 #define RCM_SSRS0_SPOR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6096 #define RCM_SSRS0_SPOR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS0_SPOR_SHIFT)) & RCM_SSRS0_SPOR_MASK)
<> 144:ef7eb2e8f9f7 6097
<> 144:ef7eb2e8f9f7 6098 /*! @name SSRS1 - Sticky System Reset Status Register 1 */
<> 144:ef7eb2e8f9f7 6099 #define RCM_SSRS1_SJTAG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6100 #define RCM_SSRS1_SJTAG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6101 #define RCM_SSRS1_SJTAG(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SJTAG_SHIFT)) & RCM_SSRS1_SJTAG_MASK)
<> 144:ef7eb2e8f9f7 6102 #define RCM_SSRS1_SLOCKUP_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6103 #define RCM_SSRS1_SLOCKUP_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6104 #define RCM_SSRS1_SLOCKUP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SLOCKUP_SHIFT)) & RCM_SSRS1_SLOCKUP_MASK)
<> 144:ef7eb2e8f9f7 6105 #define RCM_SSRS1_SSW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6106 #define RCM_SSRS1_SSW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6107 #define RCM_SSRS1_SSW(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SSW_SHIFT)) & RCM_SSRS1_SSW_MASK)
<> 144:ef7eb2e8f9f7 6108 #define RCM_SSRS1_SMDM_AP_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6109 #define RCM_SSRS1_SMDM_AP_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6110 #define RCM_SSRS1_SMDM_AP(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SMDM_AP_SHIFT)) & RCM_SSRS1_SMDM_AP_MASK)
<> 144:ef7eb2e8f9f7 6111 #define RCM_SSRS1_SEZPT_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6112 #define RCM_SSRS1_SEZPT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6113 #define RCM_SSRS1_SEZPT(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SEZPT_SHIFT)) & RCM_SSRS1_SEZPT_MASK)
<> 144:ef7eb2e8f9f7 6114 #define RCM_SSRS1_SSACKERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6115 #define RCM_SSRS1_SSACKERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6116 #define RCM_SSRS1_SSACKERR(x) (((uint8_t)(((uint8_t)(x)) << RCM_SSRS1_SSACKERR_SHIFT)) & RCM_SSRS1_SSACKERR_MASK)
<> 144:ef7eb2e8f9f7 6117
<> 144:ef7eb2e8f9f7 6118
<> 144:ef7eb2e8f9f7 6119 /*!
<> 144:ef7eb2e8f9f7 6120 * @}
<> 144:ef7eb2e8f9f7 6121 */ /* end of group RCM_Register_Masks */
<> 144:ef7eb2e8f9f7 6122
<> 144:ef7eb2e8f9f7 6123
<> 144:ef7eb2e8f9f7 6124 /* RCM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6125 /** Peripheral RCM base address */
<> 144:ef7eb2e8f9f7 6126 #define RCM_BASE (0x4007F000u)
<> 144:ef7eb2e8f9f7 6127 /** Peripheral RCM base pointer */
<> 144:ef7eb2e8f9f7 6128 #define RCM ((RCM_Type *)RCM_BASE)
<> 144:ef7eb2e8f9f7 6129 /** Array initializer of RCM peripheral base addresses */
<> 144:ef7eb2e8f9f7 6130 #define RCM_BASE_ADDRS { RCM_BASE }
<> 144:ef7eb2e8f9f7 6131 /** Array initializer of RCM peripheral base pointers */
<> 144:ef7eb2e8f9f7 6132 #define RCM_BASE_PTRS { RCM }
<> 144:ef7eb2e8f9f7 6133
<> 144:ef7eb2e8f9f7 6134 /*!
<> 144:ef7eb2e8f9f7 6135 * @}
<> 144:ef7eb2e8f9f7 6136 */ /* end of group RCM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6137
<> 144:ef7eb2e8f9f7 6138
<> 144:ef7eb2e8f9f7 6139 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6140 -- RFSYS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6141 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6142
<> 144:ef7eb2e8f9f7 6143 /*!
<> 144:ef7eb2e8f9f7 6144 * @addtogroup RFSYS_Peripheral_Access_Layer RFSYS Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6145 * @{
<> 144:ef7eb2e8f9f7 6146 */
<> 144:ef7eb2e8f9f7 6147
<> 144:ef7eb2e8f9f7 6148 /** RFSYS - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6149 typedef struct {
<> 144:ef7eb2e8f9f7 6150 __IO uint32_t REG[8]; /**< Register file register, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 6151 } RFSYS_Type;
<> 144:ef7eb2e8f9f7 6152
<> 144:ef7eb2e8f9f7 6153 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6154 -- RFSYS Register Masks
<> 144:ef7eb2e8f9f7 6155 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6156
<> 144:ef7eb2e8f9f7 6157 /*!
<> 144:ef7eb2e8f9f7 6158 * @addtogroup RFSYS_Register_Masks RFSYS Register Masks
<> 144:ef7eb2e8f9f7 6159 * @{
<> 144:ef7eb2e8f9f7 6160 */
<> 144:ef7eb2e8f9f7 6161
<> 144:ef7eb2e8f9f7 6162 /*! @name REG - Register file register */
<> 144:ef7eb2e8f9f7 6163 #define RFSYS_REG_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6164 #define RFSYS_REG_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6165 #define RFSYS_REG_LL(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_LL_SHIFT)) & RFSYS_REG_LL_MASK)
<> 144:ef7eb2e8f9f7 6166 #define RFSYS_REG_LH_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 6167 #define RFSYS_REG_LH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6168 #define RFSYS_REG_LH(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_LH_SHIFT)) & RFSYS_REG_LH_MASK)
<> 144:ef7eb2e8f9f7 6169 #define RFSYS_REG_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 6170 #define RFSYS_REG_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6171 #define RFSYS_REG_HL(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_HL_SHIFT)) & RFSYS_REG_HL_MASK)
<> 144:ef7eb2e8f9f7 6172 #define RFSYS_REG_HH_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 6173 #define RFSYS_REG_HH_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6174 #define RFSYS_REG_HH(x) (((uint32_t)(((uint32_t)(x)) << RFSYS_REG_HH_SHIFT)) & RFSYS_REG_HH_MASK)
<> 144:ef7eb2e8f9f7 6175
<> 144:ef7eb2e8f9f7 6176 /* The count of RFSYS_REG */
<> 144:ef7eb2e8f9f7 6177 #define RFSYS_REG_COUNT (8U)
<> 144:ef7eb2e8f9f7 6178
<> 144:ef7eb2e8f9f7 6179
<> 144:ef7eb2e8f9f7 6180 /*!
<> 144:ef7eb2e8f9f7 6181 * @}
<> 144:ef7eb2e8f9f7 6182 */ /* end of group RFSYS_Register_Masks */
<> 144:ef7eb2e8f9f7 6183
<> 144:ef7eb2e8f9f7 6184
<> 144:ef7eb2e8f9f7 6185 /* RFSYS - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6186 /** Peripheral RFSYS base address */
<> 144:ef7eb2e8f9f7 6187 #define RFSYS_BASE (0x40041000u)
<> 144:ef7eb2e8f9f7 6188 /** Peripheral RFSYS base pointer */
<> 144:ef7eb2e8f9f7 6189 #define RFSYS ((RFSYS_Type *)RFSYS_BASE)
<> 144:ef7eb2e8f9f7 6190 /** Array initializer of RFSYS peripheral base addresses */
<> 144:ef7eb2e8f9f7 6191 #define RFSYS_BASE_ADDRS { RFSYS_BASE }
<> 144:ef7eb2e8f9f7 6192 /** Array initializer of RFSYS peripheral base pointers */
<> 144:ef7eb2e8f9f7 6193 #define RFSYS_BASE_PTRS { RFSYS }
<> 144:ef7eb2e8f9f7 6194
<> 144:ef7eb2e8f9f7 6195 /*!
<> 144:ef7eb2e8f9f7 6196 * @}
<> 144:ef7eb2e8f9f7 6197 */ /* end of group RFSYS_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6198
<> 144:ef7eb2e8f9f7 6199
<> 144:ef7eb2e8f9f7 6200 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6201 -- RFVBAT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6202 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6203
<> 144:ef7eb2e8f9f7 6204 /*!
<> 144:ef7eb2e8f9f7 6205 * @addtogroup RFVBAT_Peripheral_Access_Layer RFVBAT Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6206 * @{
<> 144:ef7eb2e8f9f7 6207 */
<> 144:ef7eb2e8f9f7 6208
<> 144:ef7eb2e8f9f7 6209 /** RFVBAT - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6210 typedef struct {
<> 144:ef7eb2e8f9f7 6211 __IO uint32_t REG[8]; /**< VBAT register file register, array offset: 0x0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 6212 } RFVBAT_Type;
<> 144:ef7eb2e8f9f7 6213
<> 144:ef7eb2e8f9f7 6214 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6215 -- RFVBAT Register Masks
<> 144:ef7eb2e8f9f7 6216 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6217
<> 144:ef7eb2e8f9f7 6218 /*!
<> 144:ef7eb2e8f9f7 6219 * @addtogroup RFVBAT_Register_Masks RFVBAT Register Masks
<> 144:ef7eb2e8f9f7 6220 * @{
<> 144:ef7eb2e8f9f7 6221 */
<> 144:ef7eb2e8f9f7 6222
<> 144:ef7eb2e8f9f7 6223 /*! @name REG - VBAT register file register */
<> 144:ef7eb2e8f9f7 6224 #define RFVBAT_REG_LL_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6225 #define RFVBAT_REG_LL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6226 #define RFVBAT_REG_LL(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_LL_SHIFT)) & RFVBAT_REG_LL_MASK)
<> 144:ef7eb2e8f9f7 6227 #define RFVBAT_REG_LH_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 6228 #define RFVBAT_REG_LH_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6229 #define RFVBAT_REG_LH(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_LH_SHIFT)) & RFVBAT_REG_LH_MASK)
<> 144:ef7eb2e8f9f7 6230 #define RFVBAT_REG_HL_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 6231 #define RFVBAT_REG_HL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6232 #define RFVBAT_REG_HL(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_HL_SHIFT)) & RFVBAT_REG_HL_MASK)
<> 144:ef7eb2e8f9f7 6233 #define RFVBAT_REG_HH_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 6234 #define RFVBAT_REG_HH_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6235 #define RFVBAT_REG_HH(x) (((uint32_t)(((uint32_t)(x)) << RFVBAT_REG_HH_SHIFT)) & RFVBAT_REG_HH_MASK)
<> 144:ef7eb2e8f9f7 6236
<> 144:ef7eb2e8f9f7 6237 /* The count of RFVBAT_REG */
<> 144:ef7eb2e8f9f7 6238 #define RFVBAT_REG_COUNT (8U)
<> 144:ef7eb2e8f9f7 6239
<> 144:ef7eb2e8f9f7 6240
<> 144:ef7eb2e8f9f7 6241 /*!
<> 144:ef7eb2e8f9f7 6242 * @}
<> 144:ef7eb2e8f9f7 6243 */ /* end of group RFVBAT_Register_Masks */
<> 144:ef7eb2e8f9f7 6244
<> 144:ef7eb2e8f9f7 6245
<> 144:ef7eb2e8f9f7 6246 /* RFVBAT - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6247 /** Peripheral RFVBAT base address */
<> 144:ef7eb2e8f9f7 6248 #define RFVBAT_BASE (0x4003E000u)
<> 144:ef7eb2e8f9f7 6249 /** Peripheral RFVBAT base pointer */
<> 144:ef7eb2e8f9f7 6250 #define RFVBAT ((RFVBAT_Type *)RFVBAT_BASE)
<> 144:ef7eb2e8f9f7 6251 /** Array initializer of RFVBAT peripheral base addresses */
<> 144:ef7eb2e8f9f7 6252 #define RFVBAT_BASE_ADDRS { RFVBAT_BASE }
<> 144:ef7eb2e8f9f7 6253 /** Array initializer of RFVBAT peripheral base pointers */
<> 144:ef7eb2e8f9f7 6254 #define RFVBAT_BASE_PTRS { RFVBAT }
<> 144:ef7eb2e8f9f7 6255
<> 144:ef7eb2e8f9f7 6256 /*!
<> 144:ef7eb2e8f9f7 6257 * @}
<> 144:ef7eb2e8f9f7 6258 */ /* end of group RFVBAT_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6259
<> 144:ef7eb2e8f9f7 6260
<> 144:ef7eb2e8f9f7 6261 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6262 -- RNG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6263 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6264
<> 144:ef7eb2e8f9f7 6265 /*!
<> 144:ef7eb2e8f9f7 6266 * @addtogroup RNG_Peripheral_Access_Layer RNG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6267 * @{
<> 144:ef7eb2e8f9f7 6268 */
<> 144:ef7eb2e8f9f7 6269
<> 144:ef7eb2e8f9f7 6270 /** RNG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6271 typedef struct {
<> 144:ef7eb2e8f9f7 6272 __IO uint32_t CR; /**< RNGA Control Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6273 __I uint32_t SR; /**< RNGA Status Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6274 __O uint32_t ER; /**< RNGA Entropy Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6275 __I uint32_t OR; /**< RNGA Output Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 6276 } RNG_Type;
<> 144:ef7eb2e8f9f7 6277
<> 144:ef7eb2e8f9f7 6278 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6279 -- RNG Register Masks
<> 144:ef7eb2e8f9f7 6280 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6281
<> 144:ef7eb2e8f9f7 6282 /*!
<> 144:ef7eb2e8f9f7 6283 * @addtogroup RNG_Register_Masks RNG Register Masks
<> 144:ef7eb2e8f9f7 6284 * @{
<> 144:ef7eb2e8f9f7 6285 */
<> 144:ef7eb2e8f9f7 6286
<> 144:ef7eb2e8f9f7 6287 /*! @name CR - RNGA Control Register */
<> 144:ef7eb2e8f9f7 6288 #define RNG_CR_GO_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6289 #define RNG_CR_GO_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6290 #define RNG_CR_GO(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_GO_SHIFT)) & RNG_CR_GO_MASK)
<> 144:ef7eb2e8f9f7 6291 #define RNG_CR_HA_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6292 #define RNG_CR_HA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6293 #define RNG_CR_HA(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_HA_SHIFT)) & RNG_CR_HA_MASK)
<> 144:ef7eb2e8f9f7 6294 #define RNG_CR_INTM_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6295 #define RNG_CR_INTM_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6296 #define RNG_CR_INTM(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_INTM_SHIFT)) & RNG_CR_INTM_MASK)
<> 144:ef7eb2e8f9f7 6297 #define RNG_CR_CLRI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6298 #define RNG_CR_CLRI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6299 #define RNG_CR_CLRI(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_CLRI_SHIFT)) & RNG_CR_CLRI_MASK)
<> 144:ef7eb2e8f9f7 6300 #define RNG_CR_SLP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6301 #define RNG_CR_SLP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6302 #define RNG_CR_SLP(x) (((uint32_t)(((uint32_t)(x)) << RNG_CR_SLP_SHIFT)) & RNG_CR_SLP_MASK)
<> 144:ef7eb2e8f9f7 6303
<> 144:ef7eb2e8f9f7 6304 /*! @name SR - RNGA Status Register */
<> 144:ef7eb2e8f9f7 6305 #define RNG_SR_SECV_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6306 #define RNG_SR_SECV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6307 #define RNG_SR_SECV(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_SECV_SHIFT)) & RNG_SR_SECV_MASK)
<> 144:ef7eb2e8f9f7 6308 #define RNG_SR_LRS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6309 #define RNG_SR_LRS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6310 #define RNG_SR_LRS(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_LRS_SHIFT)) & RNG_SR_LRS_MASK)
<> 144:ef7eb2e8f9f7 6311 #define RNG_SR_ORU_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6312 #define RNG_SR_ORU_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6313 #define RNG_SR_ORU(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_ORU_SHIFT)) & RNG_SR_ORU_MASK)
<> 144:ef7eb2e8f9f7 6314 #define RNG_SR_ERRI_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6315 #define RNG_SR_ERRI_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6316 #define RNG_SR_ERRI(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_ERRI_SHIFT)) & RNG_SR_ERRI_MASK)
<> 144:ef7eb2e8f9f7 6317 #define RNG_SR_SLP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6318 #define RNG_SR_SLP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6319 #define RNG_SR_SLP(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_SLP_SHIFT)) & RNG_SR_SLP_MASK)
<> 144:ef7eb2e8f9f7 6320 #define RNG_SR_OREG_LVL_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 6321 #define RNG_SR_OREG_LVL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6322 #define RNG_SR_OREG_LVL(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_OREG_LVL_SHIFT)) & RNG_SR_OREG_LVL_MASK)
<> 144:ef7eb2e8f9f7 6323 #define RNG_SR_OREG_SIZE_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 6324 #define RNG_SR_OREG_SIZE_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6325 #define RNG_SR_OREG_SIZE(x) (((uint32_t)(((uint32_t)(x)) << RNG_SR_OREG_SIZE_SHIFT)) & RNG_SR_OREG_SIZE_MASK)
<> 144:ef7eb2e8f9f7 6326
<> 144:ef7eb2e8f9f7 6327 /*! @name ER - RNGA Entropy Register */
<> 144:ef7eb2e8f9f7 6328 #define RNG_ER_EXT_ENT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6329 #define RNG_ER_EXT_ENT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6330 #define RNG_ER_EXT_ENT(x) (((uint32_t)(((uint32_t)(x)) << RNG_ER_EXT_ENT_SHIFT)) & RNG_ER_EXT_ENT_MASK)
<> 144:ef7eb2e8f9f7 6331
<> 144:ef7eb2e8f9f7 6332 /*! @name OR - RNGA Output Register */
<> 144:ef7eb2e8f9f7 6333 #define RNG_OR_RANDOUT_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6334 #define RNG_OR_RANDOUT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6335 #define RNG_OR_RANDOUT(x) (((uint32_t)(((uint32_t)(x)) << RNG_OR_RANDOUT_SHIFT)) & RNG_OR_RANDOUT_MASK)
<> 144:ef7eb2e8f9f7 6336
<> 144:ef7eb2e8f9f7 6337
<> 144:ef7eb2e8f9f7 6338 /*!
<> 144:ef7eb2e8f9f7 6339 * @}
<> 144:ef7eb2e8f9f7 6340 */ /* end of group RNG_Register_Masks */
<> 144:ef7eb2e8f9f7 6341
<> 144:ef7eb2e8f9f7 6342
<> 144:ef7eb2e8f9f7 6343 /* RNG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6344 /** Peripheral RNG base address */
<> 144:ef7eb2e8f9f7 6345 #define RNG_BASE (0x40029000u)
<> 144:ef7eb2e8f9f7 6346 /** Peripheral RNG base pointer */
<> 144:ef7eb2e8f9f7 6347 #define RNG ((RNG_Type *)RNG_BASE)
<> 144:ef7eb2e8f9f7 6348 /** Array initializer of RNG peripheral base addresses */
<> 144:ef7eb2e8f9f7 6349 #define RNG_BASE_ADDRS { RNG_BASE }
<> 144:ef7eb2e8f9f7 6350 /** Array initializer of RNG peripheral base pointers */
<> 144:ef7eb2e8f9f7 6351 #define RNG_BASE_PTRS { RNG }
<> 144:ef7eb2e8f9f7 6352 /** Interrupt vectors for the RNG peripheral type */
<> 144:ef7eb2e8f9f7 6353 #define RNG_IRQS { RNG_IRQn }
<> 144:ef7eb2e8f9f7 6354
<> 144:ef7eb2e8f9f7 6355 /*!
<> 144:ef7eb2e8f9f7 6356 * @}
<> 144:ef7eb2e8f9f7 6357 */ /* end of group RNG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6358
<> 144:ef7eb2e8f9f7 6359
<> 144:ef7eb2e8f9f7 6360 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6361 -- RTC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6362 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6363
<> 144:ef7eb2e8f9f7 6364 /*!
<> 144:ef7eb2e8f9f7 6365 * @addtogroup RTC_Peripheral_Access_Layer RTC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6366 * @{
<> 144:ef7eb2e8f9f7 6367 */
<> 144:ef7eb2e8f9f7 6368
<> 144:ef7eb2e8f9f7 6369 /** RTC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6370 typedef struct {
<> 144:ef7eb2e8f9f7 6371 __IO uint32_t TSR; /**< RTC Time Seconds Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6372 __IO uint32_t TPR; /**< RTC Time Prescaler Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6373 __IO uint32_t TAR; /**< RTC Time Alarm Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 6374 __IO uint32_t TCR; /**< RTC Time Compensation Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 6375 __IO uint32_t CR; /**< RTC Control Register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 6376 __IO uint32_t SR; /**< RTC Status Register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 6377 __IO uint32_t LR; /**< RTC Lock Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 6378 __IO uint32_t IER; /**< RTC Interrupt Enable Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 6379 uint8_t RESERVED_0[2016];
<> 144:ef7eb2e8f9f7 6380 __IO uint32_t WAR; /**< RTC Write Access Register, offset: 0x800 */
<> 144:ef7eb2e8f9f7 6381 __IO uint32_t RAR; /**< RTC Read Access Register, offset: 0x804 */
<> 144:ef7eb2e8f9f7 6382 } RTC_Type;
<> 144:ef7eb2e8f9f7 6383
<> 144:ef7eb2e8f9f7 6384 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6385 -- RTC Register Masks
<> 144:ef7eb2e8f9f7 6386 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6387
<> 144:ef7eb2e8f9f7 6388 /*!
<> 144:ef7eb2e8f9f7 6389 * @addtogroup RTC_Register_Masks RTC Register Masks
<> 144:ef7eb2e8f9f7 6390 * @{
<> 144:ef7eb2e8f9f7 6391 */
<> 144:ef7eb2e8f9f7 6392
<> 144:ef7eb2e8f9f7 6393 /*! @name TSR - RTC Time Seconds Register */
<> 144:ef7eb2e8f9f7 6394 #define RTC_TSR_TSR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6395 #define RTC_TSR_TSR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6396 #define RTC_TSR_TSR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TSR_TSR_SHIFT)) & RTC_TSR_TSR_MASK)
<> 144:ef7eb2e8f9f7 6397
<> 144:ef7eb2e8f9f7 6398 /*! @name TPR - RTC Time Prescaler Register */
<> 144:ef7eb2e8f9f7 6399 #define RTC_TPR_TPR_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 6400 #define RTC_TPR_TPR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6401 #define RTC_TPR_TPR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TPR_TPR_SHIFT)) & RTC_TPR_TPR_MASK)
<> 144:ef7eb2e8f9f7 6402
<> 144:ef7eb2e8f9f7 6403 /*! @name TAR - RTC Time Alarm Register */
<> 144:ef7eb2e8f9f7 6404 #define RTC_TAR_TAR_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 6405 #define RTC_TAR_TAR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6406 #define RTC_TAR_TAR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TAR_TAR_SHIFT)) & RTC_TAR_TAR_MASK)
<> 144:ef7eb2e8f9f7 6407
<> 144:ef7eb2e8f9f7 6408 /*! @name TCR - RTC Time Compensation Register */
<> 144:ef7eb2e8f9f7 6409 #define RTC_TCR_TCR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 6410 #define RTC_TCR_TCR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6411 #define RTC_TCR_TCR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_TCR_SHIFT)) & RTC_TCR_TCR_MASK)
<> 144:ef7eb2e8f9f7 6412 #define RTC_TCR_CIR_MASK (0xFF00U)
<> 144:ef7eb2e8f9f7 6413 #define RTC_TCR_CIR_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6414 #define RTC_TCR_CIR(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_CIR_SHIFT)) & RTC_TCR_CIR_MASK)
<> 144:ef7eb2e8f9f7 6415 #define RTC_TCR_TCV_MASK (0xFF0000U)
<> 144:ef7eb2e8f9f7 6416 #define RTC_TCR_TCV_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6417 #define RTC_TCR_TCV(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_TCV_SHIFT)) & RTC_TCR_TCV_MASK)
<> 144:ef7eb2e8f9f7 6418 #define RTC_TCR_CIC_MASK (0xFF000000U)
<> 144:ef7eb2e8f9f7 6419 #define RTC_TCR_CIC_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6420 #define RTC_TCR_CIC(x) (((uint32_t)(((uint32_t)(x)) << RTC_TCR_CIC_SHIFT)) & RTC_TCR_CIC_MASK)
<> 144:ef7eb2e8f9f7 6421
<> 144:ef7eb2e8f9f7 6422 /*! @name CR - RTC Control Register */
<> 144:ef7eb2e8f9f7 6423 #define RTC_CR_SWR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6424 #define RTC_CR_SWR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6425 #define RTC_CR_SWR(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SWR_SHIFT)) & RTC_CR_SWR_MASK)
<> 144:ef7eb2e8f9f7 6426 #define RTC_CR_WPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6427 #define RTC_CR_WPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6428 #define RTC_CR_WPE(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_WPE_SHIFT)) & RTC_CR_WPE_MASK)
<> 144:ef7eb2e8f9f7 6429 #define RTC_CR_SUP_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6430 #define RTC_CR_SUP_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6431 #define RTC_CR_SUP(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SUP_SHIFT)) & RTC_CR_SUP_MASK)
<> 144:ef7eb2e8f9f7 6432 #define RTC_CR_UM_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6433 #define RTC_CR_UM_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6434 #define RTC_CR_UM(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_UM_SHIFT)) & RTC_CR_UM_MASK)
<> 144:ef7eb2e8f9f7 6435 #define RTC_CR_WPS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6436 #define RTC_CR_WPS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6437 #define RTC_CR_WPS(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_WPS_SHIFT)) & RTC_CR_WPS_MASK)
<> 144:ef7eb2e8f9f7 6438 #define RTC_CR_OSCE_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6439 #define RTC_CR_OSCE_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6440 #define RTC_CR_OSCE(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_OSCE_SHIFT)) & RTC_CR_OSCE_MASK)
<> 144:ef7eb2e8f9f7 6441 #define RTC_CR_CLKO_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6442 #define RTC_CR_CLKO_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6443 #define RTC_CR_CLKO(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_CLKO_SHIFT)) & RTC_CR_CLKO_MASK)
<> 144:ef7eb2e8f9f7 6444 #define RTC_CR_SC16P_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6445 #define RTC_CR_SC16P_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6446 #define RTC_CR_SC16P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC16P_SHIFT)) & RTC_CR_SC16P_MASK)
<> 144:ef7eb2e8f9f7 6447 #define RTC_CR_SC8P_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6448 #define RTC_CR_SC8P_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6449 #define RTC_CR_SC8P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC8P_SHIFT)) & RTC_CR_SC8P_MASK)
<> 144:ef7eb2e8f9f7 6450 #define RTC_CR_SC4P_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6451 #define RTC_CR_SC4P_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6452 #define RTC_CR_SC4P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC4P_SHIFT)) & RTC_CR_SC4P_MASK)
<> 144:ef7eb2e8f9f7 6453 #define RTC_CR_SC2P_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 6454 #define RTC_CR_SC2P_SHIFT (13U)
<> 144:ef7eb2e8f9f7 6455 #define RTC_CR_SC2P(x) (((uint32_t)(((uint32_t)(x)) << RTC_CR_SC2P_SHIFT)) & RTC_CR_SC2P_MASK)
<> 144:ef7eb2e8f9f7 6456
<> 144:ef7eb2e8f9f7 6457 /*! @name SR - RTC Status Register */
<> 144:ef7eb2e8f9f7 6458 #define RTC_SR_TIF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6459 #define RTC_SR_TIF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6460 #define RTC_SR_TIF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TIF_SHIFT)) & RTC_SR_TIF_MASK)
<> 144:ef7eb2e8f9f7 6461 #define RTC_SR_TOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6462 #define RTC_SR_TOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6463 #define RTC_SR_TOF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TOF_SHIFT)) & RTC_SR_TOF_MASK)
<> 144:ef7eb2e8f9f7 6464 #define RTC_SR_TAF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6465 #define RTC_SR_TAF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6466 #define RTC_SR_TAF(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TAF_SHIFT)) & RTC_SR_TAF_MASK)
<> 144:ef7eb2e8f9f7 6467 #define RTC_SR_TCE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6468 #define RTC_SR_TCE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6469 #define RTC_SR_TCE(x) (((uint32_t)(((uint32_t)(x)) << RTC_SR_TCE_SHIFT)) & RTC_SR_TCE_MASK)
<> 144:ef7eb2e8f9f7 6470
<> 144:ef7eb2e8f9f7 6471 /*! @name LR - RTC Lock Register */
<> 144:ef7eb2e8f9f7 6472 #define RTC_LR_TCL_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6473 #define RTC_LR_TCL_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6474 #define RTC_LR_TCL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_TCL_SHIFT)) & RTC_LR_TCL_MASK)
<> 144:ef7eb2e8f9f7 6475 #define RTC_LR_CRL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6476 #define RTC_LR_CRL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6477 #define RTC_LR_CRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_CRL_SHIFT)) & RTC_LR_CRL_MASK)
<> 144:ef7eb2e8f9f7 6478 #define RTC_LR_SRL_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6479 #define RTC_LR_SRL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6480 #define RTC_LR_SRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_SRL_SHIFT)) & RTC_LR_SRL_MASK)
<> 144:ef7eb2e8f9f7 6481 #define RTC_LR_LRL_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6482 #define RTC_LR_LRL_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6483 #define RTC_LR_LRL(x) (((uint32_t)(((uint32_t)(x)) << RTC_LR_LRL_SHIFT)) & RTC_LR_LRL_MASK)
<> 144:ef7eb2e8f9f7 6484
<> 144:ef7eb2e8f9f7 6485 /*! @name IER - RTC Interrupt Enable Register */
<> 144:ef7eb2e8f9f7 6486 #define RTC_IER_TIIE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6487 #define RTC_IER_TIIE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6488 #define RTC_IER_TIIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TIIE_SHIFT)) & RTC_IER_TIIE_MASK)
<> 144:ef7eb2e8f9f7 6489 #define RTC_IER_TOIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6490 #define RTC_IER_TOIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6491 #define RTC_IER_TOIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TOIE_SHIFT)) & RTC_IER_TOIE_MASK)
<> 144:ef7eb2e8f9f7 6492 #define RTC_IER_TAIE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6493 #define RTC_IER_TAIE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6494 #define RTC_IER_TAIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TAIE_SHIFT)) & RTC_IER_TAIE_MASK)
<> 144:ef7eb2e8f9f7 6495 #define RTC_IER_TSIE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6496 #define RTC_IER_TSIE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6497 #define RTC_IER_TSIE(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_TSIE_SHIFT)) & RTC_IER_TSIE_MASK)
<> 144:ef7eb2e8f9f7 6498 #define RTC_IER_WPON_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6499 #define RTC_IER_WPON_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6500 #define RTC_IER_WPON(x) (((uint32_t)(((uint32_t)(x)) << RTC_IER_WPON_SHIFT)) & RTC_IER_WPON_MASK)
<> 144:ef7eb2e8f9f7 6501
<> 144:ef7eb2e8f9f7 6502 /*! @name WAR - RTC Write Access Register */
<> 144:ef7eb2e8f9f7 6503 #define RTC_WAR_TSRW_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6504 #define RTC_WAR_TSRW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6505 #define RTC_WAR_TSRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TSRW_SHIFT)) & RTC_WAR_TSRW_MASK)
<> 144:ef7eb2e8f9f7 6506 #define RTC_WAR_TPRW_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6507 #define RTC_WAR_TPRW_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6508 #define RTC_WAR_TPRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TPRW_SHIFT)) & RTC_WAR_TPRW_MASK)
<> 144:ef7eb2e8f9f7 6509 #define RTC_WAR_TARW_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6510 #define RTC_WAR_TARW_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6511 #define RTC_WAR_TARW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TARW_SHIFT)) & RTC_WAR_TARW_MASK)
<> 144:ef7eb2e8f9f7 6512 #define RTC_WAR_TCRW_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6513 #define RTC_WAR_TCRW_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6514 #define RTC_WAR_TCRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_TCRW_SHIFT)) & RTC_WAR_TCRW_MASK)
<> 144:ef7eb2e8f9f7 6515 #define RTC_WAR_CRW_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6516 #define RTC_WAR_CRW_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6517 #define RTC_WAR_CRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_CRW_SHIFT)) & RTC_WAR_CRW_MASK)
<> 144:ef7eb2e8f9f7 6518 #define RTC_WAR_SRW_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6519 #define RTC_WAR_SRW_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6520 #define RTC_WAR_SRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_SRW_SHIFT)) & RTC_WAR_SRW_MASK)
<> 144:ef7eb2e8f9f7 6521 #define RTC_WAR_LRW_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6522 #define RTC_WAR_LRW_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6523 #define RTC_WAR_LRW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_LRW_SHIFT)) & RTC_WAR_LRW_MASK)
<> 144:ef7eb2e8f9f7 6524 #define RTC_WAR_IERW_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6525 #define RTC_WAR_IERW_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6526 #define RTC_WAR_IERW(x) (((uint32_t)(((uint32_t)(x)) << RTC_WAR_IERW_SHIFT)) & RTC_WAR_IERW_MASK)
<> 144:ef7eb2e8f9f7 6527
<> 144:ef7eb2e8f9f7 6528 /*! @name RAR - RTC Read Access Register */
<> 144:ef7eb2e8f9f7 6529 #define RTC_RAR_TSRR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6530 #define RTC_RAR_TSRR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6531 #define RTC_RAR_TSRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TSRR_SHIFT)) & RTC_RAR_TSRR_MASK)
<> 144:ef7eb2e8f9f7 6532 #define RTC_RAR_TPRR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6533 #define RTC_RAR_TPRR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6534 #define RTC_RAR_TPRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TPRR_SHIFT)) & RTC_RAR_TPRR_MASK)
<> 144:ef7eb2e8f9f7 6535 #define RTC_RAR_TARR_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6536 #define RTC_RAR_TARR_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6537 #define RTC_RAR_TARR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TARR_SHIFT)) & RTC_RAR_TARR_MASK)
<> 144:ef7eb2e8f9f7 6538 #define RTC_RAR_TCRR_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6539 #define RTC_RAR_TCRR_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6540 #define RTC_RAR_TCRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_TCRR_SHIFT)) & RTC_RAR_TCRR_MASK)
<> 144:ef7eb2e8f9f7 6541 #define RTC_RAR_CRR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6542 #define RTC_RAR_CRR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6543 #define RTC_RAR_CRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_CRR_SHIFT)) & RTC_RAR_CRR_MASK)
<> 144:ef7eb2e8f9f7 6544 #define RTC_RAR_SRR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 6545 #define RTC_RAR_SRR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6546 #define RTC_RAR_SRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_SRR_SHIFT)) & RTC_RAR_SRR_MASK)
<> 144:ef7eb2e8f9f7 6547 #define RTC_RAR_LRR_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6548 #define RTC_RAR_LRR_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6549 #define RTC_RAR_LRR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_LRR_SHIFT)) & RTC_RAR_LRR_MASK)
<> 144:ef7eb2e8f9f7 6550 #define RTC_RAR_IERR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6551 #define RTC_RAR_IERR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6552 #define RTC_RAR_IERR(x) (((uint32_t)(((uint32_t)(x)) << RTC_RAR_IERR_SHIFT)) & RTC_RAR_IERR_MASK)
<> 144:ef7eb2e8f9f7 6553
<> 144:ef7eb2e8f9f7 6554
<> 144:ef7eb2e8f9f7 6555 /*!
<> 144:ef7eb2e8f9f7 6556 * @}
<> 144:ef7eb2e8f9f7 6557 */ /* end of group RTC_Register_Masks */
<> 144:ef7eb2e8f9f7 6558
<> 144:ef7eb2e8f9f7 6559
<> 144:ef7eb2e8f9f7 6560 /* RTC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 6561 /** Peripheral RTC base address */
<> 144:ef7eb2e8f9f7 6562 #define RTC_BASE (0x4003D000u)
<> 144:ef7eb2e8f9f7 6563 /** Peripheral RTC base pointer */
<> 144:ef7eb2e8f9f7 6564 #define RTC ((RTC_Type *)RTC_BASE)
<> 144:ef7eb2e8f9f7 6565 /** Array initializer of RTC peripheral base addresses */
<> 144:ef7eb2e8f9f7 6566 #define RTC_BASE_ADDRS { RTC_BASE }
<> 144:ef7eb2e8f9f7 6567 /** Array initializer of RTC peripheral base pointers */
<> 144:ef7eb2e8f9f7 6568 #define RTC_BASE_PTRS { RTC }
<> 144:ef7eb2e8f9f7 6569 /** Interrupt vectors for the RTC peripheral type */
<> 144:ef7eb2e8f9f7 6570 #define RTC_IRQS { RTC_IRQn }
<> 144:ef7eb2e8f9f7 6571 #define RTC_SECONDS_IRQS { RTC_Seconds_IRQn }
<> 144:ef7eb2e8f9f7 6572
<> 144:ef7eb2e8f9f7 6573 /*!
<> 144:ef7eb2e8f9f7 6574 * @}
<> 144:ef7eb2e8f9f7 6575 */ /* end of group RTC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 6576
<> 144:ef7eb2e8f9f7 6577
<> 144:ef7eb2e8f9f7 6578 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6579 -- SIM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6580 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6581
<> 144:ef7eb2e8f9f7 6582 /*!
<> 144:ef7eb2e8f9f7 6583 * @addtogroup SIM_Peripheral_Access_Layer SIM Peripheral Access Layer
<> 144:ef7eb2e8f9f7 6584 * @{
<> 144:ef7eb2e8f9f7 6585 */
<> 144:ef7eb2e8f9f7 6586
<> 144:ef7eb2e8f9f7 6587 /** SIM - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 6588 typedef struct {
<> 144:ef7eb2e8f9f7 6589 __IO uint32_t SOPT1; /**< System Options Register 1, offset: 0x0 */
<> 144:ef7eb2e8f9f7 6590 __IO uint32_t SOPT1CFG; /**< SOPT1 Configuration Register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 6591 uint8_t RESERVED_0[4092];
<> 144:ef7eb2e8f9f7 6592 __IO uint32_t SOPT2; /**< System Options Register 2, offset: 0x1004 */
<> 144:ef7eb2e8f9f7 6593 uint8_t RESERVED_1[4];
<> 144:ef7eb2e8f9f7 6594 __IO uint32_t SOPT4; /**< System Options Register 4, offset: 0x100C */
<> 144:ef7eb2e8f9f7 6595 __IO uint32_t SOPT5; /**< System Options Register 5, offset: 0x1010 */
<> 144:ef7eb2e8f9f7 6596 uint8_t RESERVED_2[4];
<> 144:ef7eb2e8f9f7 6597 __IO uint32_t SOPT7; /**< System Options Register 7, offset: 0x1018 */
<> 144:ef7eb2e8f9f7 6598 __IO uint32_t SOPT8; /**< System Options Register 8, offset: 0x101C */
<> 144:ef7eb2e8f9f7 6599 uint8_t RESERVED_3[4];
<> 144:ef7eb2e8f9f7 6600 __I uint32_t SDID; /**< System Device Identification Register, offset: 0x1024 */
<> 144:ef7eb2e8f9f7 6601 uint8_t RESERVED_4[12];
<> 144:ef7eb2e8f9f7 6602 __IO uint32_t SCGC4; /**< System Clock Gating Control Register 4, offset: 0x1034 */
<> 144:ef7eb2e8f9f7 6603 __IO uint32_t SCGC5; /**< System Clock Gating Control Register 5, offset: 0x1038 */
<> 144:ef7eb2e8f9f7 6604 __IO uint32_t SCGC6; /**< System Clock Gating Control Register 6, offset: 0x103C */
<> 144:ef7eb2e8f9f7 6605 __IO uint32_t SCGC7; /**< System Clock Gating Control Register 7, offset: 0x1040 */
<> 144:ef7eb2e8f9f7 6606 __IO uint32_t CLKDIV1; /**< System Clock Divider Register 1, offset: 0x1044 */
<> 144:ef7eb2e8f9f7 6607 __IO uint32_t CLKDIV2; /**< System Clock Divider Register 2, offset: 0x1048 */
<> 144:ef7eb2e8f9f7 6608 __IO uint32_t FCFG1; /**< Flash Configuration Register 1, offset: 0x104C */
<> 144:ef7eb2e8f9f7 6609 __I uint32_t FCFG2; /**< Flash Configuration Register 2, offset: 0x1050 */
<> 144:ef7eb2e8f9f7 6610 __I uint32_t UIDH; /**< Unique Identification Register High, offset: 0x1054 */
<> 144:ef7eb2e8f9f7 6611 __I uint32_t UIDMH; /**< Unique Identification Register Mid-High, offset: 0x1058 */
<> 144:ef7eb2e8f9f7 6612 __I uint32_t UIDML; /**< Unique Identification Register Mid Low, offset: 0x105C */
<> 144:ef7eb2e8f9f7 6613 __I uint32_t UIDL; /**< Unique Identification Register Low, offset: 0x1060 */
<> 144:ef7eb2e8f9f7 6614 } SIM_Type;
<> 144:ef7eb2e8f9f7 6615
<> 144:ef7eb2e8f9f7 6616 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 6617 -- SIM Register Masks
<> 144:ef7eb2e8f9f7 6618 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 6619
<> 144:ef7eb2e8f9f7 6620 /*!
<> 144:ef7eb2e8f9f7 6621 * @addtogroup SIM_Register_Masks SIM Register Masks
<> 144:ef7eb2e8f9f7 6622 * @{
<> 144:ef7eb2e8f9f7 6623 */
<> 144:ef7eb2e8f9f7 6624
<> 144:ef7eb2e8f9f7 6625 /*! @name SOPT1 - System Options Register 1 */
<> 144:ef7eb2e8f9f7 6626 #define SIM_SOPT1_RAMSIZE_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 6627 #define SIM_SOPT1_RAMSIZE_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6628 #define SIM_SOPT1_RAMSIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_RAMSIZE_SHIFT)) & SIM_SOPT1_RAMSIZE_MASK)
<> 144:ef7eb2e8f9f7 6629 #define SIM_SOPT1_OSC32KOUT_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 6630 #define SIM_SOPT1_OSC32KOUT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6631 #define SIM_SOPT1_OSC32KOUT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_OSC32KOUT_SHIFT)) & SIM_SOPT1_OSC32KOUT_MASK)
<> 144:ef7eb2e8f9f7 6632 #define SIM_SOPT1_OSC32KSEL_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 6633 #define SIM_SOPT1_OSC32KSEL_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6634 #define SIM_SOPT1_OSC32KSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_OSC32KSEL_SHIFT)) & SIM_SOPT1_OSC32KSEL_MASK)
<> 144:ef7eb2e8f9f7 6635 #define SIM_SOPT1_USBVSTBY_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 6636 #define SIM_SOPT1_USBVSTBY_SHIFT (29U)
<> 144:ef7eb2e8f9f7 6637 #define SIM_SOPT1_USBVSTBY(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBVSTBY_SHIFT)) & SIM_SOPT1_USBVSTBY_MASK)
<> 144:ef7eb2e8f9f7 6638 #define SIM_SOPT1_USBSSTBY_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 6639 #define SIM_SOPT1_USBSSTBY_SHIFT (30U)
<> 144:ef7eb2e8f9f7 6640 #define SIM_SOPT1_USBSSTBY(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBSSTBY_SHIFT)) & SIM_SOPT1_USBSSTBY_MASK)
<> 144:ef7eb2e8f9f7 6641 #define SIM_SOPT1_USBREGEN_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 6642 #define SIM_SOPT1_USBREGEN_SHIFT (31U)
<> 144:ef7eb2e8f9f7 6643 #define SIM_SOPT1_USBREGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1_USBREGEN_SHIFT)) & SIM_SOPT1_USBREGEN_MASK)
<> 144:ef7eb2e8f9f7 6644
<> 144:ef7eb2e8f9f7 6645 /*! @name SOPT1CFG - SOPT1 Configuration Register */
<> 144:ef7eb2e8f9f7 6646 #define SIM_SOPT1CFG_URWE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 6647 #define SIM_SOPT1CFG_URWE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6648 #define SIM_SOPT1CFG_URWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_URWE_SHIFT)) & SIM_SOPT1CFG_URWE_MASK)
<> 144:ef7eb2e8f9f7 6649 #define SIM_SOPT1CFG_UVSWE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 6650 #define SIM_SOPT1CFG_UVSWE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 6651 #define SIM_SOPT1CFG_UVSWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_UVSWE_SHIFT)) & SIM_SOPT1CFG_UVSWE_MASK)
<> 144:ef7eb2e8f9f7 6652 #define SIM_SOPT1CFG_USSWE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 6653 #define SIM_SOPT1CFG_USSWE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6654 #define SIM_SOPT1CFG_USSWE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT1CFG_USSWE_SHIFT)) & SIM_SOPT1CFG_USSWE_MASK)
<> 144:ef7eb2e8f9f7 6655
<> 144:ef7eb2e8f9f7 6656 /*! @name SOPT2 - System Options Register 2 */
<> 144:ef7eb2e8f9f7 6657 #define SIM_SOPT2_RTCCLKOUTSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6658 #define SIM_SOPT2_RTCCLKOUTSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6659 #define SIM_SOPT2_RTCCLKOUTSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_RTCCLKOUTSEL_SHIFT)) & SIM_SOPT2_RTCCLKOUTSEL_MASK)
<> 144:ef7eb2e8f9f7 6660 #define SIM_SOPT2_CLKOUTSEL_MASK (0xE0U)
<> 144:ef7eb2e8f9f7 6661 #define SIM_SOPT2_CLKOUTSEL_SHIFT (5U)
<> 144:ef7eb2e8f9f7 6662 #define SIM_SOPT2_CLKOUTSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_CLKOUTSEL_SHIFT)) & SIM_SOPT2_CLKOUTSEL_MASK)
<> 144:ef7eb2e8f9f7 6663 #define SIM_SOPT2_FBSL_MASK (0x300U)
<> 144:ef7eb2e8f9f7 6664 #define SIM_SOPT2_FBSL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6665 #define SIM_SOPT2_FBSL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_FBSL_SHIFT)) & SIM_SOPT2_FBSL_MASK)
<> 144:ef7eb2e8f9f7 6666 #define SIM_SOPT2_TRACECLKSEL_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6667 #define SIM_SOPT2_TRACECLKSEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6668 #define SIM_SOPT2_TRACECLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_TRACECLKSEL_SHIFT)) & SIM_SOPT2_TRACECLKSEL_MASK)
<> 144:ef7eb2e8f9f7 6669 #define SIM_SOPT2_PLLFLLSEL_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 6670 #define SIM_SOPT2_PLLFLLSEL_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6671 #define SIM_SOPT2_PLLFLLSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_PLLFLLSEL_SHIFT)) & SIM_SOPT2_PLLFLLSEL_MASK)
<> 144:ef7eb2e8f9f7 6672 #define SIM_SOPT2_USBSRC_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6673 #define SIM_SOPT2_USBSRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6674 #define SIM_SOPT2_USBSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_USBSRC_SHIFT)) & SIM_SOPT2_USBSRC_MASK)
<> 144:ef7eb2e8f9f7 6675 #define SIM_SOPT2_LPUARTSRC_MASK (0xC000000U)
<> 144:ef7eb2e8f9f7 6676 #define SIM_SOPT2_LPUARTSRC_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6677 #define SIM_SOPT2_LPUARTSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT2_LPUARTSRC_SHIFT)) & SIM_SOPT2_LPUARTSRC_MASK)
<> 144:ef7eb2e8f9f7 6678
<> 144:ef7eb2e8f9f7 6679 /*! @name SOPT4 - System Options Register 4 */
<> 144:ef7eb2e8f9f7 6680 #define SIM_SOPT4_FTM0FLT0_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6681 #define SIM_SOPT4_FTM0FLT0_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6682 #define SIM_SOPT4_FTM0FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0FLT0_SHIFT)) & SIM_SOPT4_FTM0FLT0_MASK)
<> 144:ef7eb2e8f9f7 6683 #define SIM_SOPT4_FTM0FLT1_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6684 #define SIM_SOPT4_FTM0FLT1_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6685 #define SIM_SOPT4_FTM0FLT1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0FLT1_SHIFT)) & SIM_SOPT4_FTM0FLT1_MASK)
<> 144:ef7eb2e8f9f7 6686 #define SIM_SOPT4_FTM1FLT0_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6687 #define SIM_SOPT4_FTM1FLT0_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6688 #define SIM_SOPT4_FTM1FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1FLT0_SHIFT)) & SIM_SOPT4_FTM1FLT0_MASK)
<> 144:ef7eb2e8f9f7 6689 #define SIM_SOPT4_FTM2FLT0_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6690 #define SIM_SOPT4_FTM2FLT0_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6691 #define SIM_SOPT4_FTM2FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2FLT0_SHIFT)) & SIM_SOPT4_FTM2FLT0_MASK)
<> 144:ef7eb2e8f9f7 6692 #define SIM_SOPT4_FTM3FLT0_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6693 #define SIM_SOPT4_FTM3FLT0_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6694 #define SIM_SOPT4_FTM3FLT0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3FLT0_SHIFT)) & SIM_SOPT4_FTM3FLT0_MASK)
<> 144:ef7eb2e8f9f7 6695 #define SIM_SOPT4_FTM1CH0SRC_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 6696 #define SIM_SOPT4_FTM1CH0SRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6697 #define SIM_SOPT4_FTM1CH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1CH0SRC_SHIFT)) & SIM_SOPT4_FTM1CH0SRC_MASK)
<> 144:ef7eb2e8f9f7 6698 #define SIM_SOPT4_FTM2CH0SRC_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 6699 #define SIM_SOPT4_FTM2CH0SRC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6700 #define SIM_SOPT4_FTM2CH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2CH0SRC_SHIFT)) & SIM_SOPT4_FTM2CH0SRC_MASK)
<> 144:ef7eb2e8f9f7 6701 #define SIM_SOPT4_FTM2CH1SRC_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 6702 #define SIM_SOPT4_FTM2CH1SRC_SHIFT (22U)
<> 144:ef7eb2e8f9f7 6703 #define SIM_SOPT4_FTM2CH1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2CH1SRC_SHIFT)) & SIM_SOPT4_FTM2CH1SRC_MASK)
<> 144:ef7eb2e8f9f7 6704 #define SIM_SOPT4_FTM0CLKSEL_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 6705 #define SIM_SOPT4_FTM0CLKSEL_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6706 #define SIM_SOPT4_FTM0CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0CLKSEL_SHIFT)) & SIM_SOPT4_FTM0CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 6707 #define SIM_SOPT4_FTM1CLKSEL_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 6708 #define SIM_SOPT4_FTM1CLKSEL_SHIFT (25U)
<> 144:ef7eb2e8f9f7 6709 #define SIM_SOPT4_FTM1CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM1CLKSEL_SHIFT)) & SIM_SOPT4_FTM1CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 6710 #define SIM_SOPT4_FTM2CLKSEL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 6711 #define SIM_SOPT4_FTM2CLKSEL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6712 #define SIM_SOPT4_FTM2CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM2CLKSEL_SHIFT)) & SIM_SOPT4_FTM2CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 6713 #define SIM_SOPT4_FTM3CLKSEL_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 6714 #define SIM_SOPT4_FTM3CLKSEL_SHIFT (27U)
<> 144:ef7eb2e8f9f7 6715 #define SIM_SOPT4_FTM3CLKSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3CLKSEL_SHIFT)) & SIM_SOPT4_FTM3CLKSEL_MASK)
<> 144:ef7eb2e8f9f7 6716 #define SIM_SOPT4_FTM0TRG0SRC_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 6717 #define SIM_SOPT4_FTM0TRG0SRC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 6718 #define SIM_SOPT4_FTM0TRG0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0TRG0SRC_SHIFT)) & SIM_SOPT4_FTM0TRG0SRC_MASK)
<> 144:ef7eb2e8f9f7 6719 #define SIM_SOPT4_FTM0TRG1SRC_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 6720 #define SIM_SOPT4_FTM0TRG1SRC_SHIFT (29U)
<> 144:ef7eb2e8f9f7 6721 #define SIM_SOPT4_FTM0TRG1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM0TRG1SRC_SHIFT)) & SIM_SOPT4_FTM0TRG1SRC_MASK)
<> 144:ef7eb2e8f9f7 6722 #define SIM_SOPT4_FTM3TRG0SRC_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 6723 #define SIM_SOPT4_FTM3TRG0SRC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 6724 #define SIM_SOPT4_FTM3TRG0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3TRG0SRC_SHIFT)) & SIM_SOPT4_FTM3TRG0SRC_MASK)
<> 144:ef7eb2e8f9f7 6725 #define SIM_SOPT4_FTM3TRG1SRC_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 6726 #define SIM_SOPT4_FTM3TRG1SRC_SHIFT (31U)
<> 144:ef7eb2e8f9f7 6727 #define SIM_SOPT4_FTM3TRG1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT4_FTM3TRG1SRC_SHIFT)) & SIM_SOPT4_FTM3TRG1SRC_MASK)
<> 144:ef7eb2e8f9f7 6728
<> 144:ef7eb2e8f9f7 6729 /*! @name SOPT5 - System Options Register 5 */
<> 144:ef7eb2e8f9f7 6730 #define SIM_SOPT5_UART0TXSRC_MASK (0x3U)
<> 144:ef7eb2e8f9f7 6731 #define SIM_SOPT5_UART0TXSRC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6732 #define SIM_SOPT5_UART0TXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART0TXSRC_SHIFT)) & SIM_SOPT5_UART0TXSRC_MASK)
<> 144:ef7eb2e8f9f7 6733 #define SIM_SOPT5_UART0RXSRC_MASK (0xCU)
<> 144:ef7eb2e8f9f7 6734 #define SIM_SOPT5_UART0RXSRC_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6735 #define SIM_SOPT5_UART0RXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART0RXSRC_SHIFT)) & SIM_SOPT5_UART0RXSRC_MASK)
<> 144:ef7eb2e8f9f7 6736 #define SIM_SOPT5_UART1TXSRC_MASK (0x30U)
<> 144:ef7eb2e8f9f7 6737 #define SIM_SOPT5_UART1TXSRC_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6738 #define SIM_SOPT5_UART1TXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART1TXSRC_SHIFT)) & SIM_SOPT5_UART1TXSRC_MASK)
<> 144:ef7eb2e8f9f7 6739 #define SIM_SOPT5_UART1RXSRC_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 6740 #define SIM_SOPT5_UART1RXSRC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6741 #define SIM_SOPT5_UART1RXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_UART1RXSRC_SHIFT)) & SIM_SOPT5_UART1RXSRC_MASK)
<> 144:ef7eb2e8f9f7 6742 #define SIM_SOPT5_LPUART0RXSRC_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 6743 #define SIM_SOPT5_LPUART0RXSRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6744 #define SIM_SOPT5_LPUART0RXSRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT5_LPUART0RXSRC_SHIFT)) & SIM_SOPT5_LPUART0RXSRC_MASK)
<> 144:ef7eb2e8f9f7 6745
<> 144:ef7eb2e8f9f7 6746 /*! @name SOPT7 - System Options Register 7 */
<> 144:ef7eb2e8f9f7 6747 #define SIM_SOPT7_ADC0TRGSEL_MASK (0xFU)
<> 144:ef7eb2e8f9f7 6748 #define SIM_SOPT7_ADC0TRGSEL_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6749 #define SIM_SOPT7_ADC0TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0TRGSEL_SHIFT)) & SIM_SOPT7_ADC0TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 6750 #define SIM_SOPT7_ADC0PRETRGSEL_MASK (0x10U)
<> 144:ef7eb2e8f9f7 6751 #define SIM_SOPT7_ADC0PRETRGSEL_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6752 #define SIM_SOPT7_ADC0PRETRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0PRETRGSEL_SHIFT)) & SIM_SOPT7_ADC0PRETRGSEL_MASK)
<> 144:ef7eb2e8f9f7 6753 #define SIM_SOPT7_ADC0ALTTRGEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6754 #define SIM_SOPT7_ADC0ALTTRGEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6755 #define SIM_SOPT7_ADC0ALTTRGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC0ALTTRGEN_SHIFT)) & SIM_SOPT7_ADC0ALTTRGEN_MASK)
<> 144:ef7eb2e8f9f7 6756 #define SIM_SOPT7_ADC1TRGSEL_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 6757 #define SIM_SOPT7_ADC1TRGSEL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6758 #define SIM_SOPT7_ADC1TRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1TRGSEL_SHIFT)) & SIM_SOPT7_ADC1TRGSEL_MASK)
<> 144:ef7eb2e8f9f7 6759 #define SIM_SOPT7_ADC1PRETRGSEL_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6760 #define SIM_SOPT7_ADC1PRETRGSEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6761 #define SIM_SOPT7_ADC1PRETRGSEL(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1PRETRGSEL_SHIFT)) & SIM_SOPT7_ADC1PRETRGSEL_MASK)
<> 144:ef7eb2e8f9f7 6762 #define SIM_SOPT7_ADC1ALTTRGEN_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 6763 #define SIM_SOPT7_ADC1ALTTRGEN_SHIFT (15U)
<> 144:ef7eb2e8f9f7 6764 #define SIM_SOPT7_ADC1ALTTRGEN(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT7_ADC1ALTTRGEN_SHIFT)) & SIM_SOPT7_ADC1ALTTRGEN_MASK)
<> 144:ef7eb2e8f9f7 6765
<> 144:ef7eb2e8f9f7 6766 /*! @name SOPT8 - System Options Register 8 */
<> 144:ef7eb2e8f9f7 6767 #define SIM_SOPT8_FTM0SYNCBIT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6768 #define SIM_SOPT8_FTM0SYNCBIT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6769 #define SIM_SOPT8_FTM0SYNCBIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0SYNCBIT_SHIFT)) & SIM_SOPT8_FTM0SYNCBIT_MASK)
<> 144:ef7eb2e8f9f7 6770 #define SIM_SOPT8_FTM1SYNCBIT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6771 #define SIM_SOPT8_FTM1SYNCBIT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6772 #define SIM_SOPT8_FTM1SYNCBIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM1SYNCBIT_SHIFT)) & SIM_SOPT8_FTM1SYNCBIT_MASK)
<> 144:ef7eb2e8f9f7 6773 #define SIM_SOPT8_FTM2SYNCBIT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 6774 #define SIM_SOPT8_FTM2SYNCBIT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 6775 #define SIM_SOPT8_FTM2SYNCBIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM2SYNCBIT_SHIFT)) & SIM_SOPT8_FTM2SYNCBIT_MASK)
<> 144:ef7eb2e8f9f7 6776 #define SIM_SOPT8_FTM3SYNCBIT_MASK (0x8U)
<> 144:ef7eb2e8f9f7 6777 #define SIM_SOPT8_FTM3SYNCBIT_SHIFT (3U)
<> 144:ef7eb2e8f9f7 6778 #define SIM_SOPT8_FTM3SYNCBIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3SYNCBIT_SHIFT)) & SIM_SOPT8_FTM3SYNCBIT_MASK)
<> 144:ef7eb2e8f9f7 6779 #define SIM_SOPT8_FTM0OCH0SRC_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 6780 #define SIM_SOPT8_FTM0OCH0SRC_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6781 #define SIM_SOPT8_FTM0OCH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH0SRC_SHIFT)) & SIM_SOPT8_FTM0OCH0SRC_MASK)
<> 144:ef7eb2e8f9f7 6782 #define SIM_SOPT8_FTM0OCH1SRC_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 6783 #define SIM_SOPT8_FTM0OCH1SRC_SHIFT (17U)
<> 144:ef7eb2e8f9f7 6784 #define SIM_SOPT8_FTM0OCH1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH1SRC_SHIFT)) & SIM_SOPT8_FTM0OCH1SRC_MASK)
<> 144:ef7eb2e8f9f7 6785 #define SIM_SOPT8_FTM0OCH2SRC_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6786 #define SIM_SOPT8_FTM0OCH2SRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6787 #define SIM_SOPT8_FTM0OCH2SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH2SRC_SHIFT)) & SIM_SOPT8_FTM0OCH2SRC_MASK)
<> 144:ef7eb2e8f9f7 6788 #define SIM_SOPT8_FTM0OCH3SRC_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 6789 #define SIM_SOPT8_FTM0OCH3SRC_SHIFT (19U)
<> 144:ef7eb2e8f9f7 6790 #define SIM_SOPT8_FTM0OCH3SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH3SRC_SHIFT)) & SIM_SOPT8_FTM0OCH3SRC_MASK)
<> 144:ef7eb2e8f9f7 6791 #define SIM_SOPT8_FTM0OCH4SRC_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 6792 #define SIM_SOPT8_FTM0OCH4SRC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6793 #define SIM_SOPT8_FTM0OCH4SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH4SRC_SHIFT)) & SIM_SOPT8_FTM0OCH4SRC_MASK)
<> 144:ef7eb2e8f9f7 6794 #define SIM_SOPT8_FTM0OCH5SRC_MASK (0x200000U)
<> 144:ef7eb2e8f9f7 6795 #define SIM_SOPT8_FTM0OCH5SRC_SHIFT (21U)
<> 144:ef7eb2e8f9f7 6796 #define SIM_SOPT8_FTM0OCH5SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH5SRC_SHIFT)) & SIM_SOPT8_FTM0OCH5SRC_MASK)
<> 144:ef7eb2e8f9f7 6797 #define SIM_SOPT8_FTM0OCH6SRC_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 6798 #define SIM_SOPT8_FTM0OCH6SRC_SHIFT (22U)
<> 144:ef7eb2e8f9f7 6799 #define SIM_SOPT8_FTM0OCH6SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH6SRC_SHIFT)) & SIM_SOPT8_FTM0OCH6SRC_MASK)
<> 144:ef7eb2e8f9f7 6800 #define SIM_SOPT8_FTM0OCH7SRC_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 6801 #define SIM_SOPT8_FTM0OCH7SRC_SHIFT (23U)
<> 144:ef7eb2e8f9f7 6802 #define SIM_SOPT8_FTM0OCH7SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM0OCH7SRC_SHIFT)) & SIM_SOPT8_FTM0OCH7SRC_MASK)
<> 144:ef7eb2e8f9f7 6803 #define SIM_SOPT8_FTM3OCH0SRC_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 6804 #define SIM_SOPT8_FTM3OCH0SRC_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6805 #define SIM_SOPT8_FTM3OCH0SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH0SRC_SHIFT)) & SIM_SOPT8_FTM3OCH0SRC_MASK)
<> 144:ef7eb2e8f9f7 6806 #define SIM_SOPT8_FTM3OCH1SRC_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 6807 #define SIM_SOPT8_FTM3OCH1SRC_SHIFT (25U)
<> 144:ef7eb2e8f9f7 6808 #define SIM_SOPT8_FTM3OCH1SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH1SRC_SHIFT)) & SIM_SOPT8_FTM3OCH1SRC_MASK)
<> 144:ef7eb2e8f9f7 6809 #define SIM_SOPT8_FTM3OCH2SRC_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 6810 #define SIM_SOPT8_FTM3OCH2SRC_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6811 #define SIM_SOPT8_FTM3OCH2SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH2SRC_SHIFT)) & SIM_SOPT8_FTM3OCH2SRC_MASK)
<> 144:ef7eb2e8f9f7 6812 #define SIM_SOPT8_FTM3OCH3SRC_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 6813 #define SIM_SOPT8_FTM3OCH3SRC_SHIFT (27U)
<> 144:ef7eb2e8f9f7 6814 #define SIM_SOPT8_FTM3OCH3SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH3SRC_SHIFT)) & SIM_SOPT8_FTM3OCH3SRC_MASK)
<> 144:ef7eb2e8f9f7 6815 #define SIM_SOPT8_FTM3OCH4SRC_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 6816 #define SIM_SOPT8_FTM3OCH4SRC_SHIFT (28U)
<> 144:ef7eb2e8f9f7 6817 #define SIM_SOPT8_FTM3OCH4SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH4SRC_SHIFT)) & SIM_SOPT8_FTM3OCH4SRC_MASK)
<> 144:ef7eb2e8f9f7 6818 #define SIM_SOPT8_FTM3OCH5SRC_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 6819 #define SIM_SOPT8_FTM3OCH5SRC_SHIFT (29U)
<> 144:ef7eb2e8f9f7 6820 #define SIM_SOPT8_FTM3OCH5SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH5SRC_SHIFT)) & SIM_SOPT8_FTM3OCH5SRC_MASK)
<> 144:ef7eb2e8f9f7 6821 #define SIM_SOPT8_FTM3OCH6SRC_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 6822 #define SIM_SOPT8_FTM3OCH6SRC_SHIFT (30U)
<> 144:ef7eb2e8f9f7 6823 #define SIM_SOPT8_FTM3OCH6SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH6SRC_SHIFT)) & SIM_SOPT8_FTM3OCH6SRC_MASK)
<> 144:ef7eb2e8f9f7 6824 #define SIM_SOPT8_FTM3OCH7SRC_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 6825 #define SIM_SOPT8_FTM3OCH7SRC_SHIFT (31U)
<> 144:ef7eb2e8f9f7 6826 #define SIM_SOPT8_FTM3OCH7SRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SOPT8_FTM3OCH7SRC_SHIFT)) & SIM_SOPT8_FTM3OCH7SRC_MASK)
<> 144:ef7eb2e8f9f7 6827
<> 144:ef7eb2e8f9f7 6828 /*! @name SDID - System Device Identification Register */
<> 144:ef7eb2e8f9f7 6829 #define SIM_SDID_PINID_MASK (0xFU)
<> 144:ef7eb2e8f9f7 6830 #define SIM_SDID_PINID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6831 #define SIM_SDID_PINID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_PINID_SHIFT)) & SIM_SDID_PINID_MASK)
<> 144:ef7eb2e8f9f7 6832 #define SIM_SDID_FAMID_MASK (0x70U)
<> 144:ef7eb2e8f9f7 6833 #define SIM_SDID_FAMID_SHIFT (4U)
<> 144:ef7eb2e8f9f7 6834 #define SIM_SDID_FAMID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_FAMID_SHIFT)) & SIM_SDID_FAMID_MASK)
<> 144:ef7eb2e8f9f7 6835 #define SIM_SDID_DIEID_MASK (0xF80U)
<> 144:ef7eb2e8f9f7 6836 #define SIM_SDID_DIEID_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6837 #define SIM_SDID_DIEID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_DIEID_SHIFT)) & SIM_SDID_DIEID_MASK)
<> 144:ef7eb2e8f9f7 6838 #define SIM_SDID_REVID_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 6839 #define SIM_SDID_REVID_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6840 #define SIM_SDID_REVID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_REVID_SHIFT)) & SIM_SDID_REVID_MASK)
<> 144:ef7eb2e8f9f7 6841 #define SIM_SDID_SERIESID_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 6842 #define SIM_SDID_SERIESID_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6843 #define SIM_SDID_SERIESID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_SERIESID_SHIFT)) & SIM_SDID_SERIESID_MASK)
<> 144:ef7eb2e8f9f7 6844 #define SIM_SDID_SUBFAMID_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 6845 #define SIM_SDID_SUBFAMID_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6846 #define SIM_SDID_SUBFAMID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_SUBFAMID_SHIFT)) & SIM_SDID_SUBFAMID_MASK)
<> 144:ef7eb2e8f9f7 6847 #define SIM_SDID_FAMILYID_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 6848 #define SIM_SDID_FAMILYID_SHIFT (28U)
<> 144:ef7eb2e8f9f7 6849 #define SIM_SDID_FAMILYID(x) (((uint32_t)(((uint32_t)(x)) << SIM_SDID_FAMILYID_SHIFT)) & SIM_SDID_FAMILYID_MASK)
<> 144:ef7eb2e8f9f7 6850
<> 144:ef7eb2e8f9f7 6851 /*! @name SCGC4 - System Clock Gating Control Register 4 */
<> 144:ef7eb2e8f9f7 6852 #define SIM_SCGC4_EWM_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6853 #define SIM_SCGC4_EWM_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6854 #define SIM_SCGC4_EWM(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_EWM_SHIFT)) & SIM_SCGC4_EWM_MASK)
<> 144:ef7eb2e8f9f7 6855 #define SIM_SCGC4_I2C0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6856 #define SIM_SCGC4_I2C0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6857 #define SIM_SCGC4_I2C0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_I2C0_SHIFT)) & SIM_SCGC4_I2C0_MASK)
<> 144:ef7eb2e8f9f7 6858 #define SIM_SCGC4_I2C1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6859 #define SIM_SCGC4_I2C1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6860 #define SIM_SCGC4_I2C1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_I2C1_SHIFT)) & SIM_SCGC4_I2C1_MASK)
<> 144:ef7eb2e8f9f7 6861 #define SIM_SCGC4_UART0_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6862 #define SIM_SCGC4_UART0_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6863 #define SIM_SCGC4_UART0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART0_SHIFT)) & SIM_SCGC4_UART0_MASK)
<> 144:ef7eb2e8f9f7 6864 #define SIM_SCGC4_UART1_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6865 #define SIM_SCGC4_UART1_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6866 #define SIM_SCGC4_UART1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART1_SHIFT)) & SIM_SCGC4_UART1_MASK)
<> 144:ef7eb2e8f9f7 6867 #define SIM_SCGC4_UART2_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6868 #define SIM_SCGC4_UART2_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6869 #define SIM_SCGC4_UART2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_UART2_SHIFT)) & SIM_SCGC4_UART2_MASK)
<> 144:ef7eb2e8f9f7 6870 #define SIM_SCGC4_USBOTG_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6871 #define SIM_SCGC4_USBOTG_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6872 #define SIM_SCGC4_USBOTG(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_USBOTG_SHIFT)) & SIM_SCGC4_USBOTG_MASK)
<> 144:ef7eb2e8f9f7 6873 #define SIM_SCGC4_CMP_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 6874 #define SIM_SCGC4_CMP_SHIFT (19U)
<> 144:ef7eb2e8f9f7 6875 #define SIM_SCGC4_CMP(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_CMP_SHIFT)) & SIM_SCGC4_CMP_MASK)
<> 144:ef7eb2e8f9f7 6876 #define SIM_SCGC4_VREF_MASK (0x100000U)
<> 144:ef7eb2e8f9f7 6877 #define SIM_SCGC4_VREF_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6878 #define SIM_SCGC4_VREF(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC4_VREF_SHIFT)) & SIM_SCGC4_VREF_MASK)
<> 144:ef7eb2e8f9f7 6879
<> 144:ef7eb2e8f9f7 6880 /*! @name SCGC5 - System Clock Gating Control Register 5 */
<> 144:ef7eb2e8f9f7 6881 #define SIM_SCGC5_LPTMR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6882 #define SIM_SCGC5_LPTMR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6883 #define SIM_SCGC5_LPTMR(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_LPTMR_SHIFT)) & SIM_SCGC5_LPTMR_MASK)
<> 144:ef7eb2e8f9f7 6884 #define SIM_SCGC5_PORTA_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6885 #define SIM_SCGC5_PORTA_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6886 #define SIM_SCGC5_PORTA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTA_SHIFT)) & SIM_SCGC5_PORTA_MASK)
<> 144:ef7eb2e8f9f7 6887 #define SIM_SCGC5_PORTB_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6888 #define SIM_SCGC5_PORTB_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6889 #define SIM_SCGC5_PORTB(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTB_SHIFT)) & SIM_SCGC5_PORTB_MASK)
<> 144:ef7eb2e8f9f7 6890 #define SIM_SCGC5_PORTC_MASK (0x800U)
<> 144:ef7eb2e8f9f7 6891 #define SIM_SCGC5_PORTC_SHIFT (11U)
<> 144:ef7eb2e8f9f7 6892 #define SIM_SCGC5_PORTC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTC_SHIFT)) & SIM_SCGC5_PORTC_MASK)
<> 144:ef7eb2e8f9f7 6893 #define SIM_SCGC5_PORTD_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6894 #define SIM_SCGC5_PORTD_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6895 #define SIM_SCGC5_PORTD(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTD_SHIFT)) & SIM_SCGC5_PORTD_MASK)
<> 144:ef7eb2e8f9f7 6896 #define SIM_SCGC5_PORTE_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 6897 #define SIM_SCGC5_PORTE_SHIFT (13U)
<> 144:ef7eb2e8f9f7 6898 #define SIM_SCGC5_PORTE(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC5_PORTE_SHIFT)) & SIM_SCGC5_PORTE_MASK)
<> 144:ef7eb2e8f9f7 6899
<> 144:ef7eb2e8f9f7 6900 /*! @name SCGC6 - System Clock Gating Control Register 6 */
<> 144:ef7eb2e8f9f7 6901 #define SIM_SCGC6_FTF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6902 #define SIM_SCGC6_FTF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6903 #define SIM_SCGC6_FTF(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTF_SHIFT)) & SIM_SCGC6_FTF_MASK)
<> 144:ef7eb2e8f9f7 6904 #define SIM_SCGC6_DMAMUX_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6905 #define SIM_SCGC6_DMAMUX_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6906 #define SIM_SCGC6_DMAMUX(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_DMAMUX_SHIFT)) & SIM_SCGC6_DMAMUX_MASK)
<> 144:ef7eb2e8f9f7 6907 #define SIM_SCGC6_FTM3_MASK (0x40U)
<> 144:ef7eb2e8f9f7 6908 #define SIM_SCGC6_FTM3_SHIFT (6U)
<> 144:ef7eb2e8f9f7 6909 #define SIM_SCGC6_FTM3(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM3_SHIFT)) & SIM_SCGC6_FTM3_MASK)
<> 144:ef7eb2e8f9f7 6910 #define SIM_SCGC6_ADC1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 6911 #define SIM_SCGC6_ADC1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 6912 #define SIM_SCGC6_ADC1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_ADC1_SHIFT)) & SIM_SCGC6_ADC1_MASK)
<> 144:ef7eb2e8f9f7 6913 #define SIM_SCGC6_DAC1_MASK (0x100U)
<> 144:ef7eb2e8f9f7 6914 #define SIM_SCGC6_DAC1_SHIFT (8U)
<> 144:ef7eb2e8f9f7 6915 #define SIM_SCGC6_DAC1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_DAC1_SHIFT)) & SIM_SCGC6_DAC1_MASK)
<> 144:ef7eb2e8f9f7 6916 #define SIM_SCGC6_RNGA_MASK (0x200U)
<> 144:ef7eb2e8f9f7 6917 #define SIM_SCGC6_RNGA_SHIFT (9U)
<> 144:ef7eb2e8f9f7 6918 #define SIM_SCGC6_RNGA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_RNGA_SHIFT)) & SIM_SCGC6_RNGA_MASK)
<> 144:ef7eb2e8f9f7 6919 #define SIM_SCGC6_LPUART0_MASK (0x400U)
<> 144:ef7eb2e8f9f7 6920 #define SIM_SCGC6_LPUART0_SHIFT (10U)
<> 144:ef7eb2e8f9f7 6921 #define SIM_SCGC6_LPUART0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_LPUART0_SHIFT)) & SIM_SCGC6_LPUART0_MASK)
<> 144:ef7eb2e8f9f7 6922 #define SIM_SCGC6_SPI0_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 6923 #define SIM_SCGC6_SPI0_SHIFT (12U)
<> 144:ef7eb2e8f9f7 6924 #define SIM_SCGC6_SPI0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_SPI0_SHIFT)) & SIM_SCGC6_SPI0_MASK)
<> 144:ef7eb2e8f9f7 6925 #define SIM_SCGC6_SPI1_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 6926 #define SIM_SCGC6_SPI1_SHIFT (13U)
<> 144:ef7eb2e8f9f7 6927 #define SIM_SCGC6_SPI1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_SPI1_SHIFT)) & SIM_SCGC6_SPI1_MASK)
<> 144:ef7eb2e8f9f7 6928 #define SIM_SCGC6_I2S_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 6929 #define SIM_SCGC6_I2S_SHIFT (15U)
<> 144:ef7eb2e8f9f7 6930 #define SIM_SCGC6_I2S(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_I2S_SHIFT)) & SIM_SCGC6_I2S_MASK)
<> 144:ef7eb2e8f9f7 6931 #define SIM_SCGC6_CRC_MASK (0x40000U)
<> 144:ef7eb2e8f9f7 6932 #define SIM_SCGC6_CRC_SHIFT (18U)
<> 144:ef7eb2e8f9f7 6933 #define SIM_SCGC6_CRC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_CRC_SHIFT)) & SIM_SCGC6_CRC_MASK)
<> 144:ef7eb2e8f9f7 6934 #define SIM_SCGC6_PDB_MASK (0x400000U)
<> 144:ef7eb2e8f9f7 6935 #define SIM_SCGC6_PDB_SHIFT (22U)
<> 144:ef7eb2e8f9f7 6936 #define SIM_SCGC6_PDB(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_PDB_SHIFT)) & SIM_SCGC6_PDB_MASK)
<> 144:ef7eb2e8f9f7 6937 #define SIM_SCGC6_PIT_MASK (0x800000U)
<> 144:ef7eb2e8f9f7 6938 #define SIM_SCGC6_PIT_SHIFT (23U)
<> 144:ef7eb2e8f9f7 6939 #define SIM_SCGC6_PIT(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_PIT_SHIFT)) & SIM_SCGC6_PIT_MASK)
<> 144:ef7eb2e8f9f7 6940 #define SIM_SCGC6_FTM0_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 6941 #define SIM_SCGC6_FTM0_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6942 #define SIM_SCGC6_FTM0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM0_SHIFT)) & SIM_SCGC6_FTM0_MASK)
<> 144:ef7eb2e8f9f7 6943 #define SIM_SCGC6_FTM1_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 6944 #define SIM_SCGC6_FTM1_SHIFT (25U)
<> 144:ef7eb2e8f9f7 6945 #define SIM_SCGC6_FTM1(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM1_SHIFT)) & SIM_SCGC6_FTM1_MASK)
<> 144:ef7eb2e8f9f7 6946 #define SIM_SCGC6_FTM2_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 6947 #define SIM_SCGC6_FTM2_SHIFT (26U)
<> 144:ef7eb2e8f9f7 6948 #define SIM_SCGC6_FTM2(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_FTM2_SHIFT)) & SIM_SCGC6_FTM2_MASK)
<> 144:ef7eb2e8f9f7 6949 #define SIM_SCGC6_ADC0_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 6950 #define SIM_SCGC6_ADC0_SHIFT (27U)
<> 144:ef7eb2e8f9f7 6951 #define SIM_SCGC6_ADC0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_ADC0_SHIFT)) & SIM_SCGC6_ADC0_MASK)
<> 144:ef7eb2e8f9f7 6952 #define SIM_SCGC6_RTC_MASK (0x20000000U)
<> 144:ef7eb2e8f9f7 6953 #define SIM_SCGC6_RTC_SHIFT (29U)
<> 144:ef7eb2e8f9f7 6954 #define SIM_SCGC6_RTC(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_RTC_SHIFT)) & SIM_SCGC6_RTC_MASK)
<> 144:ef7eb2e8f9f7 6955 #define SIM_SCGC6_DAC0_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 6956 #define SIM_SCGC6_DAC0_SHIFT (31U)
<> 144:ef7eb2e8f9f7 6957 #define SIM_SCGC6_DAC0(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC6_DAC0_SHIFT)) & SIM_SCGC6_DAC0_MASK)
<> 144:ef7eb2e8f9f7 6958
<> 144:ef7eb2e8f9f7 6959 /*! @name SCGC7 - System Clock Gating Control Register 7 */
<> 144:ef7eb2e8f9f7 6960 #define SIM_SCGC7_FLEXBUS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6961 #define SIM_SCGC7_FLEXBUS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6962 #define SIM_SCGC7_FLEXBUS(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC7_FLEXBUS_SHIFT)) & SIM_SCGC7_FLEXBUS_MASK)
<> 144:ef7eb2e8f9f7 6963 #define SIM_SCGC7_DMA_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6964 #define SIM_SCGC7_DMA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6965 #define SIM_SCGC7_DMA(x) (((uint32_t)(((uint32_t)(x)) << SIM_SCGC7_DMA_SHIFT)) & SIM_SCGC7_DMA_MASK)
<> 144:ef7eb2e8f9f7 6966
<> 144:ef7eb2e8f9f7 6967 /*! @name CLKDIV1 - System Clock Divider Register 1 */
<> 144:ef7eb2e8f9f7 6968 #define SIM_CLKDIV1_OUTDIV4_MASK (0xF0000U)
<> 144:ef7eb2e8f9f7 6969 #define SIM_CLKDIV1_OUTDIV4_SHIFT (16U)
<> 144:ef7eb2e8f9f7 6970 #define SIM_CLKDIV1_OUTDIV4(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV4_SHIFT)) & SIM_CLKDIV1_OUTDIV4_MASK)
<> 144:ef7eb2e8f9f7 6971 #define SIM_CLKDIV1_OUTDIV3_MASK (0xF00000U)
<> 144:ef7eb2e8f9f7 6972 #define SIM_CLKDIV1_OUTDIV3_SHIFT (20U)
<> 144:ef7eb2e8f9f7 6973 #define SIM_CLKDIV1_OUTDIV3(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV3_SHIFT)) & SIM_CLKDIV1_OUTDIV3_MASK)
<> 144:ef7eb2e8f9f7 6974 #define SIM_CLKDIV1_OUTDIV2_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 6975 #define SIM_CLKDIV1_OUTDIV2_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6976 #define SIM_CLKDIV1_OUTDIV2(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV2_SHIFT)) & SIM_CLKDIV1_OUTDIV2_MASK)
<> 144:ef7eb2e8f9f7 6977 #define SIM_CLKDIV1_OUTDIV1_MASK (0xF0000000U)
<> 144:ef7eb2e8f9f7 6978 #define SIM_CLKDIV1_OUTDIV1_SHIFT (28U)
<> 144:ef7eb2e8f9f7 6979 #define SIM_CLKDIV1_OUTDIV1(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV1_OUTDIV1_SHIFT)) & SIM_CLKDIV1_OUTDIV1_MASK)
<> 144:ef7eb2e8f9f7 6980
<> 144:ef7eb2e8f9f7 6981 /*! @name CLKDIV2 - System Clock Divider Register 2 */
<> 144:ef7eb2e8f9f7 6982 #define SIM_CLKDIV2_USBFRAC_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6983 #define SIM_CLKDIV2_USBFRAC_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6984 #define SIM_CLKDIV2_USBFRAC(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV2_USBFRAC_SHIFT)) & SIM_CLKDIV2_USBFRAC_MASK)
<> 144:ef7eb2e8f9f7 6985 #define SIM_CLKDIV2_USBDIV_MASK (0xEU)
<> 144:ef7eb2e8f9f7 6986 #define SIM_CLKDIV2_USBDIV_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6987 #define SIM_CLKDIV2_USBDIV(x) (((uint32_t)(((uint32_t)(x)) << SIM_CLKDIV2_USBDIV_SHIFT)) & SIM_CLKDIV2_USBDIV_MASK)
<> 144:ef7eb2e8f9f7 6988
<> 144:ef7eb2e8f9f7 6989 /*! @name FCFG1 - Flash Configuration Register 1 */
<> 144:ef7eb2e8f9f7 6990 #define SIM_FCFG1_FLASHDIS_MASK (0x1U)
<> 144:ef7eb2e8f9f7 6991 #define SIM_FCFG1_FLASHDIS_SHIFT (0U)
<> 144:ef7eb2e8f9f7 6992 #define SIM_FCFG1_FLASHDIS(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_FLASHDIS_SHIFT)) & SIM_FCFG1_FLASHDIS_MASK)
<> 144:ef7eb2e8f9f7 6993 #define SIM_FCFG1_FLASHDOZE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 6994 #define SIM_FCFG1_FLASHDOZE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 6995 #define SIM_FCFG1_FLASHDOZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_FLASHDOZE_SHIFT)) & SIM_FCFG1_FLASHDOZE_MASK)
<> 144:ef7eb2e8f9f7 6996 #define SIM_FCFG1_PFSIZE_MASK (0xF000000U)
<> 144:ef7eb2e8f9f7 6997 #define SIM_FCFG1_PFSIZE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 6998 #define SIM_FCFG1_PFSIZE(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG1_PFSIZE_SHIFT)) & SIM_FCFG1_PFSIZE_MASK)
<> 144:ef7eb2e8f9f7 6999
<> 144:ef7eb2e8f9f7 7000 /*! @name FCFG2 - Flash Configuration Register 2 */
<> 144:ef7eb2e8f9f7 7001 #define SIM_FCFG2_MAXADDR1_MASK (0x7F0000U)
<> 144:ef7eb2e8f9f7 7002 #define SIM_FCFG2_MAXADDR1_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7003 #define SIM_FCFG2_MAXADDR1(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG2_MAXADDR1_SHIFT)) & SIM_FCFG2_MAXADDR1_MASK)
<> 144:ef7eb2e8f9f7 7004 #define SIM_FCFG2_MAXADDR0_MASK (0x7F000000U)
<> 144:ef7eb2e8f9f7 7005 #define SIM_FCFG2_MAXADDR0_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7006 #define SIM_FCFG2_MAXADDR0(x) (((uint32_t)(((uint32_t)(x)) << SIM_FCFG2_MAXADDR0_SHIFT)) & SIM_FCFG2_MAXADDR0_MASK)
<> 144:ef7eb2e8f9f7 7007
<> 144:ef7eb2e8f9f7 7008 /*! @name UIDH - Unique Identification Register High */
<> 144:ef7eb2e8f9f7 7009 #define SIM_UIDH_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7010 #define SIM_UIDH_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7011 #define SIM_UIDH_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDH_UID_SHIFT)) & SIM_UIDH_UID_MASK)
<> 144:ef7eb2e8f9f7 7012
<> 144:ef7eb2e8f9f7 7013 /*! @name UIDMH - Unique Identification Register Mid-High */
<> 144:ef7eb2e8f9f7 7014 #define SIM_UIDMH_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7015 #define SIM_UIDMH_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7016 #define SIM_UIDMH_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDMH_UID_SHIFT)) & SIM_UIDMH_UID_MASK)
<> 144:ef7eb2e8f9f7 7017
<> 144:ef7eb2e8f9f7 7018 /*! @name UIDML - Unique Identification Register Mid Low */
<> 144:ef7eb2e8f9f7 7019 #define SIM_UIDML_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7020 #define SIM_UIDML_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7021 #define SIM_UIDML_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDML_UID_SHIFT)) & SIM_UIDML_UID_MASK)
<> 144:ef7eb2e8f9f7 7022
<> 144:ef7eb2e8f9f7 7023 /*! @name UIDL - Unique Identification Register Low */
<> 144:ef7eb2e8f9f7 7024 #define SIM_UIDL_UID_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7025 #define SIM_UIDL_UID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7026 #define SIM_UIDL_UID(x) (((uint32_t)(((uint32_t)(x)) << SIM_UIDL_UID_SHIFT)) & SIM_UIDL_UID_MASK)
<> 144:ef7eb2e8f9f7 7027
<> 144:ef7eb2e8f9f7 7028
<> 144:ef7eb2e8f9f7 7029 /*!
<> 144:ef7eb2e8f9f7 7030 * @}
<> 144:ef7eb2e8f9f7 7031 */ /* end of group SIM_Register_Masks */
<> 144:ef7eb2e8f9f7 7032
<> 144:ef7eb2e8f9f7 7033
<> 144:ef7eb2e8f9f7 7034 /* SIM - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7035 /** Peripheral SIM base address */
<> 144:ef7eb2e8f9f7 7036 #define SIM_BASE (0x40047000u)
<> 144:ef7eb2e8f9f7 7037 /** Peripheral SIM base pointer */
<> 144:ef7eb2e8f9f7 7038 #define SIM ((SIM_Type *)SIM_BASE)
<> 144:ef7eb2e8f9f7 7039 /** Array initializer of SIM peripheral base addresses */
<> 144:ef7eb2e8f9f7 7040 #define SIM_BASE_ADDRS { SIM_BASE }
<> 144:ef7eb2e8f9f7 7041 /** Array initializer of SIM peripheral base pointers */
<> 144:ef7eb2e8f9f7 7042 #define SIM_BASE_PTRS { SIM }
<> 144:ef7eb2e8f9f7 7043
<> 144:ef7eb2e8f9f7 7044 /*!
<> 144:ef7eb2e8f9f7 7045 * @}
<> 144:ef7eb2e8f9f7 7046 */ /* end of group SIM_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7047
<> 144:ef7eb2e8f9f7 7048
<> 144:ef7eb2e8f9f7 7049 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7050 -- SMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7051 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7052
<> 144:ef7eb2e8f9f7 7053 /*!
<> 144:ef7eb2e8f9f7 7054 * @addtogroup SMC_Peripheral_Access_Layer SMC Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7055 * @{
<> 144:ef7eb2e8f9f7 7056 */
<> 144:ef7eb2e8f9f7 7057
<> 144:ef7eb2e8f9f7 7058 /** SMC - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7059 typedef struct {
<> 144:ef7eb2e8f9f7 7060 __IO uint8_t PMPROT; /**< Power Mode Protection register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7061 __IO uint8_t PMCTRL; /**< Power Mode Control register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 7062 __IO uint8_t STOPCTRL; /**< Stop Control Register, offset: 0x2 */
<> 144:ef7eb2e8f9f7 7063 __I uint8_t PMSTAT; /**< Power Mode Status register, offset: 0x3 */
<> 144:ef7eb2e8f9f7 7064 } SMC_Type;
<> 144:ef7eb2e8f9f7 7065
<> 144:ef7eb2e8f9f7 7066 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7067 -- SMC Register Masks
<> 144:ef7eb2e8f9f7 7068 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7069
<> 144:ef7eb2e8f9f7 7070 /*!
<> 144:ef7eb2e8f9f7 7071 * @addtogroup SMC_Register_Masks SMC Register Masks
<> 144:ef7eb2e8f9f7 7072 * @{
<> 144:ef7eb2e8f9f7 7073 */
<> 144:ef7eb2e8f9f7 7074
<> 144:ef7eb2e8f9f7 7075 /*! @name PMPROT - Power Mode Protection register */
<> 144:ef7eb2e8f9f7 7076 #define SMC_PMPROT_AVLLS_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7077 #define SMC_PMPROT_AVLLS_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7078 #define SMC_PMPROT_AVLLS(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_AVLLS_SHIFT)) & SMC_PMPROT_AVLLS_MASK)
<> 144:ef7eb2e8f9f7 7079 #define SMC_PMPROT_ALLS_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7080 #define SMC_PMPROT_ALLS_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7081 #define SMC_PMPROT_ALLS(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_ALLS_SHIFT)) & SMC_PMPROT_ALLS_MASK)
<> 144:ef7eb2e8f9f7 7082 #define SMC_PMPROT_AVLP_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7083 #define SMC_PMPROT_AVLP_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7084 #define SMC_PMPROT_AVLP(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_AVLP_SHIFT)) & SMC_PMPROT_AVLP_MASK)
<> 144:ef7eb2e8f9f7 7085 #define SMC_PMPROT_AHSRUN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7086 #define SMC_PMPROT_AHSRUN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7087 #define SMC_PMPROT_AHSRUN(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMPROT_AHSRUN_SHIFT)) & SMC_PMPROT_AHSRUN_MASK)
<> 144:ef7eb2e8f9f7 7088
<> 144:ef7eb2e8f9f7 7089 /*! @name PMCTRL - Power Mode Control register */
<> 144:ef7eb2e8f9f7 7090 #define SMC_PMCTRL_STOPM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7091 #define SMC_PMCTRL_STOPM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7092 #define SMC_PMCTRL_STOPM(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_STOPM_SHIFT)) & SMC_PMCTRL_STOPM_MASK)
<> 144:ef7eb2e8f9f7 7093 #define SMC_PMCTRL_STOPA_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7094 #define SMC_PMCTRL_STOPA_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7095 #define SMC_PMCTRL_STOPA(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_STOPA_SHIFT)) & SMC_PMCTRL_STOPA_MASK)
<> 144:ef7eb2e8f9f7 7096 #define SMC_PMCTRL_RUNM_MASK (0x60U)
<> 144:ef7eb2e8f9f7 7097 #define SMC_PMCTRL_RUNM_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7098 #define SMC_PMCTRL_RUNM(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMCTRL_RUNM_SHIFT)) & SMC_PMCTRL_RUNM_MASK)
<> 144:ef7eb2e8f9f7 7099
<> 144:ef7eb2e8f9f7 7100 /*! @name STOPCTRL - Stop Control Register */
<> 144:ef7eb2e8f9f7 7101 #define SMC_STOPCTRL_LLSM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7102 #define SMC_STOPCTRL_LLSM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7103 #define SMC_STOPCTRL_LLSM(x) (((uint8_t)(((uint8_t)(x)) << SMC_STOPCTRL_LLSM_SHIFT)) & SMC_STOPCTRL_LLSM_MASK)
<> 144:ef7eb2e8f9f7 7104 #define SMC_STOPCTRL_PORPO_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7105 #define SMC_STOPCTRL_PORPO_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7106 #define SMC_STOPCTRL_PORPO(x) (((uint8_t)(((uint8_t)(x)) << SMC_STOPCTRL_PORPO_SHIFT)) & SMC_STOPCTRL_PORPO_MASK)
<> 144:ef7eb2e8f9f7 7107 #define SMC_STOPCTRL_PSTOPO_MASK (0xC0U)
<> 144:ef7eb2e8f9f7 7108 #define SMC_STOPCTRL_PSTOPO_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7109 #define SMC_STOPCTRL_PSTOPO(x) (((uint8_t)(((uint8_t)(x)) << SMC_STOPCTRL_PSTOPO_SHIFT)) & SMC_STOPCTRL_PSTOPO_MASK)
<> 144:ef7eb2e8f9f7 7110
<> 144:ef7eb2e8f9f7 7111 /*! @name PMSTAT - Power Mode Status register */
<> 144:ef7eb2e8f9f7 7112 #define SMC_PMSTAT_PMSTAT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7113 #define SMC_PMSTAT_PMSTAT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7114 #define SMC_PMSTAT_PMSTAT(x) (((uint8_t)(((uint8_t)(x)) << SMC_PMSTAT_PMSTAT_SHIFT)) & SMC_PMSTAT_PMSTAT_MASK)
<> 144:ef7eb2e8f9f7 7115
<> 144:ef7eb2e8f9f7 7116
<> 144:ef7eb2e8f9f7 7117 /*!
<> 144:ef7eb2e8f9f7 7118 * @}
<> 144:ef7eb2e8f9f7 7119 */ /* end of group SMC_Register_Masks */
<> 144:ef7eb2e8f9f7 7120
<> 144:ef7eb2e8f9f7 7121
<> 144:ef7eb2e8f9f7 7122 /* SMC - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7123 /** Peripheral SMC base address */
<> 144:ef7eb2e8f9f7 7124 #define SMC_BASE (0x4007E000u)
<> 144:ef7eb2e8f9f7 7125 /** Peripheral SMC base pointer */
<> 144:ef7eb2e8f9f7 7126 #define SMC ((SMC_Type *)SMC_BASE)
<> 144:ef7eb2e8f9f7 7127 /** Array initializer of SMC peripheral base addresses */
<> 144:ef7eb2e8f9f7 7128 #define SMC_BASE_ADDRS { SMC_BASE }
<> 144:ef7eb2e8f9f7 7129 /** Array initializer of SMC peripheral base pointers */
<> 144:ef7eb2e8f9f7 7130 #define SMC_BASE_PTRS { SMC }
<> 144:ef7eb2e8f9f7 7131
<> 144:ef7eb2e8f9f7 7132 /*!
<> 144:ef7eb2e8f9f7 7133 * @}
<> 144:ef7eb2e8f9f7 7134 */ /* end of group SMC_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7135
<> 144:ef7eb2e8f9f7 7136
<> 144:ef7eb2e8f9f7 7137 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7138 -- SPI Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7139 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7140
<> 144:ef7eb2e8f9f7 7141 /*!
<> 144:ef7eb2e8f9f7 7142 * @addtogroup SPI_Peripheral_Access_Layer SPI Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7143 * @{
<> 144:ef7eb2e8f9f7 7144 */
<> 144:ef7eb2e8f9f7 7145
<> 144:ef7eb2e8f9f7 7146 /** SPI - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7147 typedef struct {
<> 144:ef7eb2e8f9f7 7148 __IO uint32_t MCR; /**< Module Configuration Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7149 uint8_t RESERVED_0[4];
<> 144:ef7eb2e8f9f7 7150 __IO uint32_t TCR; /**< Transfer Count Register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7151 union { /* offset: 0xC */
<> 144:ef7eb2e8f9f7 7152 __IO uint32_t CTAR[2]; /**< Clock and Transfer Attributes Register (In Master Mode), array offset: 0xC, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7153 __IO uint32_t CTAR_SLAVE[1]; /**< Clock and Transfer Attributes Register (In Slave Mode), array offset: 0xC, array step: 0x4 */
<> 144:ef7eb2e8f9f7 7154 };
<> 144:ef7eb2e8f9f7 7155 uint8_t RESERVED_1[24];
<> 144:ef7eb2e8f9f7 7156 __IO uint32_t SR; /**< Status Register, offset: 0x2C */
<> 144:ef7eb2e8f9f7 7157 __IO uint32_t RSER; /**< DMA/Interrupt Request Select and Enable Register, offset: 0x30 */
<> 144:ef7eb2e8f9f7 7158 union { /* offset: 0x34 */
<> 144:ef7eb2e8f9f7 7159 __IO uint32_t PUSHR; /**< PUSH TX FIFO Register In Master Mode, offset: 0x34 */
<> 144:ef7eb2e8f9f7 7160 __IO uint32_t PUSHR_SLAVE; /**< PUSH TX FIFO Register In Slave Mode, offset: 0x34 */
<> 144:ef7eb2e8f9f7 7161 };
<> 144:ef7eb2e8f9f7 7162 __I uint32_t POPR; /**< POP RX FIFO Register, offset: 0x38 */
<> 144:ef7eb2e8f9f7 7163 __I uint32_t TXFR0; /**< Transmit FIFO Registers, offset: 0x3C */
<> 144:ef7eb2e8f9f7 7164 __I uint32_t TXFR1; /**< Transmit FIFO Registers, offset: 0x40 */
<> 144:ef7eb2e8f9f7 7165 __I uint32_t TXFR2; /**< Transmit FIFO Registers, offset: 0x44 */
<> 144:ef7eb2e8f9f7 7166 __I uint32_t TXFR3; /**< Transmit FIFO Registers, offset: 0x48 */
<> 144:ef7eb2e8f9f7 7167 uint8_t RESERVED_2[48];
<> 144:ef7eb2e8f9f7 7168 __I uint32_t RXFR0; /**< Receive FIFO Registers, offset: 0x7C */
<> 144:ef7eb2e8f9f7 7169 __I uint32_t RXFR1; /**< Receive FIFO Registers, offset: 0x80 */
<> 144:ef7eb2e8f9f7 7170 __I uint32_t RXFR2; /**< Receive FIFO Registers, offset: 0x84 */
<> 144:ef7eb2e8f9f7 7171 __I uint32_t RXFR3; /**< Receive FIFO Registers, offset: 0x88 */
<> 144:ef7eb2e8f9f7 7172 } SPI_Type;
<> 144:ef7eb2e8f9f7 7173
<> 144:ef7eb2e8f9f7 7174 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7175 -- SPI Register Masks
<> 144:ef7eb2e8f9f7 7176 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7177
<> 144:ef7eb2e8f9f7 7178 /*!
<> 144:ef7eb2e8f9f7 7179 * @addtogroup SPI_Register_Masks SPI Register Masks
<> 144:ef7eb2e8f9f7 7180 * @{
<> 144:ef7eb2e8f9f7 7181 */
<> 144:ef7eb2e8f9f7 7182
<> 144:ef7eb2e8f9f7 7183 /*! @name MCR - Module Configuration Register */
<> 144:ef7eb2e8f9f7 7184 #define SPI_MCR_HALT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7185 #define SPI_MCR_HALT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7186 #define SPI_MCR_HALT(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_HALT_SHIFT)) & SPI_MCR_HALT_MASK)
<> 144:ef7eb2e8f9f7 7187 #define SPI_MCR_SMPL_PT_MASK (0x300U)
<> 144:ef7eb2e8f9f7 7188 #define SPI_MCR_SMPL_PT_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7189 #define SPI_MCR_SMPL_PT(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_SMPL_PT_SHIFT)) & SPI_MCR_SMPL_PT_MASK)
<> 144:ef7eb2e8f9f7 7190 #define SPI_MCR_CLR_RXF_MASK (0x400U)
<> 144:ef7eb2e8f9f7 7191 #define SPI_MCR_CLR_RXF_SHIFT (10U)
<> 144:ef7eb2e8f9f7 7192 #define SPI_MCR_CLR_RXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CLR_RXF_SHIFT)) & SPI_MCR_CLR_RXF_MASK)
<> 144:ef7eb2e8f9f7 7193 #define SPI_MCR_CLR_TXF_MASK (0x800U)
<> 144:ef7eb2e8f9f7 7194 #define SPI_MCR_CLR_TXF_SHIFT (11U)
<> 144:ef7eb2e8f9f7 7195 #define SPI_MCR_CLR_TXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CLR_TXF_SHIFT)) & SPI_MCR_CLR_TXF_MASK)
<> 144:ef7eb2e8f9f7 7196 #define SPI_MCR_DIS_RXF_MASK (0x1000U)
<> 144:ef7eb2e8f9f7 7197 #define SPI_MCR_DIS_RXF_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7198 #define SPI_MCR_DIS_RXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DIS_RXF_SHIFT)) & SPI_MCR_DIS_RXF_MASK)
<> 144:ef7eb2e8f9f7 7199 #define SPI_MCR_DIS_TXF_MASK (0x2000U)
<> 144:ef7eb2e8f9f7 7200 #define SPI_MCR_DIS_TXF_SHIFT (13U)
<> 144:ef7eb2e8f9f7 7201 #define SPI_MCR_DIS_TXF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DIS_TXF_SHIFT)) & SPI_MCR_DIS_TXF_MASK)
<> 144:ef7eb2e8f9f7 7202 #define SPI_MCR_MDIS_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 7203 #define SPI_MCR_MDIS_SHIFT (14U)
<> 144:ef7eb2e8f9f7 7204 #define SPI_MCR_MDIS(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MDIS_SHIFT)) & SPI_MCR_MDIS_MASK)
<> 144:ef7eb2e8f9f7 7205 #define SPI_MCR_DOZE_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 7206 #define SPI_MCR_DOZE_SHIFT (15U)
<> 144:ef7eb2e8f9f7 7207 #define SPI_MCR_DOZE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DOZE_SHIFT)) & SPI_MCR_DOZE_MASK)
<> 144:ef7eb2e8f9f7 7208 #define SPI_MCR_PCSIS_MASK (0x3F0000U)
<> 144:ef7eb2e8f9f7 7209 #define SPI_MCR_PCSIS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7210 #define SPI_MCR_PCSIS(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_PCSIS_SHIFT)) & SPI_MCR_PCSIS_MASK)
<> 144:ef7eb2e8f9f7 7211 #define SPI_MCR_ROOE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7212 #define SPI_MCR_ROOE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7213 #define SPI_MCR_ROOE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_ROOE_SHIFT)) & SPI_MCR_ROOE_MASK)
<> 144:ef7eb2e8f9f7 7214 #define SPI_MCR_PCSSE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7215 #define SPI_MCR_PCSSE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7216 #define SPI_MCR_PCSSE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_PCSSE_SHIFT)) & SPI_MCR_PCSSE_MASK)
<> 144:ef7eb2e8f9f7 7217 #define SPI_MCR_MTFE_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 7218 #define SPI_MCR_MTFE_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7219 #define SPI_MCR_MTFE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MTFE_SHIFT)) & SPI_MCR_MTFE_MASK)
<> 144:ef7eb2e8f9f7 7220 #define SPI_MCR_FRZ_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 7221 #define SPI_MCR_FRZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7222 #define SPI_MCR_FRZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_FRZ_SHIFT)) & SPI_MCR_FRZ_MASK)
<> 144:ef7eb2e8f9f7 7223 #define SPI_MCR_DCONF_MASK (0x30000000U)
<> 144:ef7eb2e8f9f7 7224 #define SPI_MCR_DCONF_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7225 #define SPI_MCR_DCONF(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_DCONF_SHIFT)) & SPI_MCR_DCONF_MASK)
<> 144:ef7eb2e8f9f7 7226 #define SPI_MCR_CONT_SCKE_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 7227 #define SPI_MCR_CONT_SCKE_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7228 #define SPI_MCR_CONT_SCKE(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_CONT_SCKE_SHIFT)) & SPI_MCR_CONT_SCKE_MASK)
<> 144:ef7eb2e8f9f7 7229 #define SPI_MCR_MSTR_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7230 #define SPI_MCR_MSTR_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7231 #define SPI_MCR_MSTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_MCR_MSTR_SHIFT)) & SPI_MCR_MSTR_MASK)
<> 144:ef7eb2e8f9f7 7232
<> 144:ef7eb2e8f9f7 7233 /*! @name TCR - Transfer Count Register */
<> 144:ef7eb2e8f9f7 7234 #define SPI_TCR_SPI_TCNT_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 7235 #define SPI_TCR_SPI_TCNT_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7236 #define SPI_TCR_SPI_TCNT(x) (((uint32_t)(((uint32_t)(x)) << SPI_TCR_SPI_TCNT_SHIFT)) & SPI_TCR_SPI_TCNT_MASK)
<> 144:ef7eb2e8f9f7 7237
<> 144:ef7eb2e8f9f7 7238 /*! @name CTAR - Clock and Transfer Attributes Register (In Master Mode) */
<> 144:ef7eb2e8f9f7 7239 #define SPI_CTAR_BR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7240 #define SPI_CTAR_BR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7241 #define SPI_CTAR_BR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_BR_SHIFT)) & SPI_CTAR_BR_MASK)
<> 144:ef7eb2e8f9f7 7242 #define SPI_CTAR_DT_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 7243 #define SPI_CTAR_DT_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7244 #define SPI_CTAR_DT(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_DT_SHIFT)) & SPI_CTAR_DT_MASK)
<> 144:ef7eb2e8f9f7 7245 #define SPI_CTAR_ASC_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 7246 #define SPI_CTAR_ASC_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7247 #define SPI_CTAR_ASC(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_ASC_SHIFT)) & SPI_CTAR_ASC_MASK)
<> 144:ef7eb2e8f9f7 7248 #define SPI_CTAR_CSSCK_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 7249 #define SPI_CTAR_CSSCK_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7250 #define SPI_CTAR_CSSCK(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CSSCK_SHIFT)) & SPI_CTAR_CSSCK_MASK)
<> 144:ef7eb2e8f9f7 7251 #define SPI_CTAR_PBR_MASK (0x30000U)
<> 144:ef7eb2e8f9f7 7252 #define SPI_CTAR_PBR_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7253 #define SPI_CTAR_PBR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PBR_SHIFT)) & SPI_CTAR_PBR_MASK)
<> 144:ef7eb2e8f9f7 7254 #define SPI_CTAR_PDT_MASK (0xC0000U)
<> 144:ef7eb2e8f9f7 7255 #define SPI_CTAR_PDT_SHIFT (18U)
<> 144:ef7eb2e8f9f7 7256 #define SPI_CTAR_PDT(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PDT_SHIFT)) & SPI_CTAR_PDT_MASK)
<> 144:ef7eb2e8f9f7 7257 #define SPI_CTAR_PASC_MASK (0x300000U)
<> 144:ef7eb2e8f9f7 7258 #define SPI_CTAR_PASC_SHIFT (20U)
<> 144:ef7eb2e8f9f7 7259 #define SPI_CTAR_PASC(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PASC_SHIFT)) & SPI_CTAR_PASC_MASK)
<> 144:ef7eb2e8f9f7 7260 #define SPI_CTAR_PCSSCK_MASK (0xC00000U)
<> 144:ef7eb2e8f9f7 7261 #define SPI_CTAR_PCSSCK_SHIFT (22U)
<> 144:ef7eb2e8f9f7 7262 #define SPI_CTAR_PCSSCK(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_PCSSCK_SHIFT)) & SPI_CTAR_PCSSCK_MASK)
<> 144:ef7eb2e8f9f7 7263 #define SPI_CTAR_LSBFE_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7264 #define SPI_CTAR_LSBFE_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7265 #define SPI_CTAR_LSBFE(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_LSBFE_SHIFT)) & SPI_CTAR_LSBFE_MASK)
<> 144:ef7eb2e8f9f7 7266 #define SPI_CTAR_CPHA_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7267 #define SPI_CTAR_CPHA_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7268 #define SPI_CTAR_CPHA(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CPHA_SHIFT)) & SPI_CTAR_CPHA_MASK)
<> 144:ef7eb2e8f9f7 7269 #define SPI_CTAR_CPOL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 7270 #define SPI_CTAR_CPOL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7271 #define SPI_CTAR_CPOL(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_CPOL_SHIFT)) & SPI_CTAR_CPOL_MASK)
<> 144:ef7eb2e8f9f7 7272 #define SPI_CTAR_FMSZ_MASK (0x78000000U)
<> 144:ef7eb2e8f9f7 7273 #define SPI_CTAR_FMSZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7274 #define SPI_CTAR_FMSZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_FMSZ_SHIFT)) & SPI_CTAR_FMSZ_MASK)
<> 144:ef7eb2e8f9f7 7275 #define SPI_CTAR_DBR_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7276 #define SPI_CTAR_DBR_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7277 #define SPI_CTAR_DBR(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_DBR_SHIFT)) & SPI_CTAR_DBR_MASK)
<> 144:ef7eb2e8f9f7 7278
<> 144:ef7eb2e8f9f7 7279 /* The count of SPI_CTAR */
<> 144:ef7eb2e8f9f7 7280 #define SPI_CTAR_COUNT (2U)
<> 144:ef7eb2e8f9f7 7281
<> 144:ef7eb2e8f9f7 7282 /*! @name CTAR_SLAVE - Clock and Transfer Attributes Register (In Slave Mode) */
<> 144:ef7eb2e8f9f7 7283 #define SPI_CTAR_SLAVE_CPHA_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7284 #define SPI_CTAR_SLAVE_CPHA_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7285 #define SPI_CTAR_SLAVE_CPHA(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_CPHA_SHIFT)) & SPI_CTAR_SLAVE_CPHA_MASK)
<> 144:ef7eb2e8f9f7 7286 #define SPI_CTAR_SLAVE_CPOL_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 7287 #define SPI_CTAR_SLAVE_CPOL_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7288 #define SPI_CTAR_SLAVE_CPOL(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_CPOL_SHIFT)) & SPI_CTAR_SLAVE_CPOL_MASK)
<> 144:ef7eb2e8f9f7 7289 #define SPI_CTAR_SLAVE_FMSZ_MASK (0xF8000000U)
<> 144:ef7eb2e8f9f7 7290 #define SPI_CTAR_SLAVE_FMSZ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7291 #define SPI_CTAR_SLAVE_FMSZ(x) (((uint32_t)(((uint32_t)(x)) << SPI_CTAR_SLAVE_FMSZ_SHIFT)) & SPI_CTAR_SLAVE_FMSZ_MASK)
<> 144:ef7eb2e8f9f7 7292
<> 144:ef7eb2e8f9f7 7293 /* The count of SPI_CTAR_SLAVE */
<> 144:ef7eb2e8f9f7 7294 #define SPI_CTAR_SLAVE_COUNT (1U)
<> 144:ef7eb2e8f9f7 7295
<> 144:ef7eb2e8f9f7 7296 /*! @name SR - Status Register */
<> 144:ef7eb2e8f9f7 7297 #define SPI_SR_POPNXTPTR_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7298 #define SPI_SR_POPNXTPTR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7299 #define SPI_SR_POPNXTPTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_POPNXTPTR_SHIFT)) & SPI_SR_POPNXTPTR_MASK)
<> 144:ef7eb2e8f9f7 7300 #define SPI_SR_RXCTR_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 7301 #define SPI_SR_RXCTR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7302 #define SPI_SR_RXCTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RXCTR_SHIFT)) & SPI_SR_RXCTR_MASK)
<> 144:ef7eb2e8f9f7 7303 #define SPI_SR_TXNXTPTR_MASK (0xF00U)
<> 144:ef7eb2e8f9f7 7304 #define SPI_SR_TXNXTPTR_SHIFT (8U)
<> 144:ef7eb2e8f9f7 7305 #define SPI_SR_TXNXTPTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXNXTPTR_SHIFT)) & SPI_SR_TXNXTPTR_MASK)
<> 144:ef7eb2e8f9f7 7306 #define SPI_SR_TXCTR_MASK (0xF000U)
<> 144:ef7eb2e8f9f7 7307 #define SPI_SR_TXCTR_SHIFT (12U)
<> 144:ef7eb2e8f9f7 7308 #define SPI_SR_TXCTR(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXCTR_SHIFT)) & SPI_SR_TXCTR_MASK)
<> 144:ef7eb2e8f9f7 7309 #define SPI_SR_RFDF_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 7310 #define SPI_SR_RFDF_SHIFT (17U)
<> 144:ef7eb2e8f9f7 7311 #define SPI_SR_RFDF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RFDF_SHIFT)) & SPI_SR_RFDF_MASK)
<> 144:ef7eb2e8f9f7 7312 #define SPI_SR_RFOF_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 7313 #define SPI_SR_RFOF_SHIFT (19U)
<> 144:ef7eb2e8f9f7 7314 #define SPI_SR_RFOF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_RFOF_SHIFT)) & SPI_SR_RFOF_MASK)
<> 144:ef7eb2e8f9f7 7315 #define SPI_SR_TFFF_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7316 #define SPI_SR_TFFF_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7317 #define SPI_SR_TFFF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TFFF_SHIFT)) & SPI_SR_TFFF_MASK)
<> 144:ef7eb2e8f9f7 7318 #define SPI_SR_TFUF_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 7319 #define SPI_SR_TFUF_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7320 #define SPI_SR_TFUF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TFUF_SHIFT)) & SPI_SR_TFUF_MASK)
<> 144:ef7eb2e8f9f7 7321 #define SPI_SR_EOQF_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7322 #define SPI_SR_EOQF_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7323 #define SPI_SR_EOQF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_EOQF_SHIFT)) & SPI_SR_EOQF_MASK)
<> 144:ef7eb2e8f9f7 7324 #define SPI_SR_TXRXS_MASK (0x40000000U)
<> 144:ef7eb2e8f9f7 7325 #define SPI_SR_TXRXS_SHIFT (30U)
<> 144:ef7eb2e8f9f7 7326 #define SPI_SR_TXRXS(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TXRXS_SHIFT)) & SPI_SR_TXRXS_MASK)
<> 144:ef7eb2e8f9f7 7327 #define SPI_SR_TCF_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7328 #define SPI_SR_TCF_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7329 #define SPI_SR_TCF(x) (((uint32_t)(((uint32_t)(x)) << SPI_SR_TCF_SHIFT)) & SPI_SR_TCF_MASK)
<> 144:ef7eb2e8f9f7 7330
<> 144:ef7eb2e8f9f7 7331 /*! @name RSER - DMA/Interrupt Request Select and Enable Register */
<> 144:ef7eb2e8f9f7 7332 #define SPI_RSER_RFDF_DIRS_MASK (0x10000U)
<> 144:ef7eb2e8f9f7 7333 #define SPI_RSER_RFDF_DIRS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7334 #define SPI_RSER_RFDF_DIRS(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFDF_DIRS_SHIFT)) & SPI_RSER_RFDF_DIRS_MASK)
<> 144:ef7eb2e8f9f7 7335 #define SPI_RSER_RFDF_RE_MASK (0x20000U)
<> 144:ef7eb2e8f9f7 7336 #define SPI_RSER_RFDF_RE_SHIFT (17U)
<> 144:ef7eb2e8f9f7 7337 #define SPI_RSER_RFDF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFDF_RE_SHIFT)) & SPI_RSER_RFDF_RE_MASK)
<> 144:ef7eb2e8f9f7 7338 #define SPI_RSER_RFOF_RE_MASK (0x80000U)
<> 144:ef7eb2e8f9f7 7339 #define SPI_RSER_RFOF_RE_SHIFT (19U)
<> 144:ef7eb2e8f9f7 7340 #define SPI_RSER_RFOF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_RFOF_RE_SHIFT)) & SPI_RSER_RFOF_RE_MASK)
<> 144:ef7eb2e8f9f7 7341 #define SPI_RSER_TFFF_DIRS_MASK (0x1000000U)
<> 144:ef7eb2e8f9f7 7342 #define SPI_RSER_TFFF_DIRS_SHIFT (24U)
<> 144:ef7eb2e8f9f7 7343 #define SPI_RSER_TFFF_DIRS(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFFF_DIRS_SHIFT)) & SPI_RSER_TFFF_DIRS_MASK)
<> 144:ef7eb2e8f9f7 7344 #define SPI_RSER_TFFF_RE_MASK (0x2000000U)
<> 144:ef7eb2e8f9f7 7345 #define SPI_RSER_TFFF_RE_SHIFT (25U)
<> 144:ef7eb2e8f9f7 7346 #define SPI_RSER_TFFF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFFF_RE_SHIFT)) & SPI_RSER_TFFF_RE_MASK)
<> 144:ef7eb2e8f9f7 7347 #define SPI_RSER_TFUF_RE_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 7348 #define SPI_RSER_TFUF_RE_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7349 #define SPI_RSER_TFUF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TFUF_RE_SHIFT)) & SPI_RSER_TFUF_RE_MASK)
<> 144:ef7eb2e8f9f7 7350 #define SPI_RSER_EOQF_RE_MASK (0x10000000U)
<> 144:ef7eb2e8f9f7 7351 #define SPI_RSER_EOQF_RE_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7352 #define SPI_RSER_EOQF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_EOQF_RE_SHIFT)) & SPI_RSER_EOQF_RE_MASK)
<> 144:ef7eb2e8f9f7 7353 #define SPI_RSER_TCF_RE_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7354 #define SPI_RSER_TCF_RE_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7355 #define SPI_RSER_TCF_RE(x) (((uint32_t)(((uint32_t)(x)) << SPI_RSER_TCF_RE_SHIFT)) & SPI_RSER_TCF_RE_MASK)
<> 144:ef7eb2e8f9f7 7356
<> 144:ef7eb2e8f9f7 7357 /*! @name PUSHR - PUSH TX FIFO Register In Master Mode */
<> 144:ef7eb2e8f9f7 7358 #define SPI_PUSHR_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7359 #define SPI_PUSHR_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7360 #define SPI_PUSHR_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_TXDATA_SHIFT)) & SPI_PUSHR_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7361 #define SPI_PUSHR_PCS_MASK (0x3F0000U)
<> 144:ef7eb2e8f9f7 7362 #define SPI_PUSHR_PCS_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7363 #define SPI_PUSHR_PCS(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_PCS_SHIFT)) & SPI_PUSHR_PCS_MASK)
<> 144:ef7eb2e8f9f7 7364 #define SPI_PUSHR_CTCNT_MASK (0x4000000U)
<> 144:ef7eb2e8f9f7 7365 #define SPI_PUSHR_CTCNT_SHIFT (26U)
<> 144:ef7eb2e8f9f7 7366 #define SPI_PUSHR_CTCNT(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CTCNT_SHIFT)) & SPI_PUSHR_CTCNT_MASK)
<> 144:ef7eb2e8f9f7 7367 #define SPI_PUSHR_EOQ_MASK (0x8000000U)
<> 144:ef7eb2e8f9f7 7368 #define SPI_PUSHR_EOQ_SHIFT (27U)
<> 144:ef7eb2e8f9f7 7369 #define SPI_PUSHR_EOQ(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_EOQ_SHIFT)) & SPI_PUSHR_EOQ_MASK)
<> 144:ef7eb2e8f9f7 7370 #define SPI_PUSHR_CTAS_MASK (0x70000000U)
<> 144:ef7eb2e8f9f7 7371 #define SPI_PUSHR_CTAS_SHIFT (28U)
<> 144:ef7eb2e8f9f7 7372 #define SPI_PUSHR_CTAS(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CTAS_SHIFT)) & SPI_PUSHR_CTAS_MASK)
<> 144:ef7eb2e8f9f7 7373 #define SPI_PUSHR_CONT_MASK (0x80000000U)
<> 144:ef7eb2e8f9f7 7374 #define SPI_PUSHR_CONT_SHIFT (31U)
<> 144:ef7eb2e8f9f7 7375 #define SPI_PUSHR_CONT(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_CONT_SHIFT)) & SPI_PUSHR_CONT_MASK)
<> 144:ef7eb2e8f9f7 7376
<> 144:ef7eb2e8f9f7 7377 /*! @name PUSHR_SLAVE - PUSH TX FIFO Register In Slave Mode */
<> 144:ef7eb2e8f9f7 7378 #define SPI_PUSHR_SLAVE_TXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7379 #define SPI_PUSHR_SLAVE_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7380 #define SPI_PUSHR_SLAVE_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_PUSHR_SLAVE_TXDATA_SHIFT)) & SPI_PUSHR_SLAVE_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7381
<> 144:ef7eb2e8f9f7 7382 /*! @name POPR - POP RX FIFO Register */
<> 144:ef7eb2e8f9f7 7383 #define SPI_POPR_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7384 #define SPI_POPR_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7385 #define SPI_POPR_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_POPR_RXDATA_SHIFT)) & SPI_POPR_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 7386
<> 144:ef7eb2e8f9f7 7387 /*! @name TXFR0 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 7388 #define SPI_TXFR0_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7389 #define SPI_TXFR0_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7390 #define SPI_TXFR0_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR0_TXDATA_SHIFT)) & SPI_TXFR0_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7391 #define SPI_TXFR0_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 7392 #define SPI_TXFR0_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7393 #define SPI_TXFR0_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR0_TXCMD_TXDATA_SHIFT)) & SPI_TXFR0_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7394
<> 144:ef7eb2e8f9f7 7395 /*! @name TXFR1 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 7396 #define SPI_TXFR1_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7397 #define SPI_TXFR1_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7398 #define SPI_TXFR1_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR1_TXDATA_SHIFT)) & SPI_TXFR1_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7399 #define SPI_TXFR1_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 7400 #define SPI_TXFR1_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7401 #define SPI_TXFR1_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR1_TXCMD_TXDATA_SHIFT)) & SPI_TXFR1_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7402
<> 144:ef7eb2e8f9f7 7403 /*! @name TXFR2 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 7404 #define SPI_TXFR2_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7405 #define SPI_TXFR2_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7406 #define SPI_TXFR2_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR2_TXDATA_SHIFT)) & SPI_TXFR2_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7407 #define SPI_TXFR2_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 7408 #define SPI_TXFR2_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7409 #define SPI_TXFR2_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR2_TXCMD_TXDATA_SHIFT)) & SPI_TXFR2_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7410
<> 144:ef7eb2e8f9f7 7411 /*! @name TXFR3 - Transmit FIFO Registers */
<> 144:ef7eb2e8f9f7 7412 #define SPI_TXFR3_TXDATA_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 7413 #define SPI_TXFR3_TXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7414 #define SPI_TXFR3_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR3_TXDATA_SHIFT)) & SPI_TXFR3_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7415 #define SPI_TXFR3_TXCMD_TXDATA_MASK (0xFFFF0000U)
<> 144:ef7eb2e8f9f7 7416 #define SPI_TXFR3_TXCMD_TXDATA_SHIFT (16U)
<> 144:ef7eb2e8f9f7 7417 #define SPI_TXFR3_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_TXFR3_TXCMD_TXDATA_SHIFT)) & SPI_TXFR3_TXCMD_TXDATA_MASK)
<> 144:ef7eb2e8f9f7 7418
<> 144:ef7eb2e8f9f7 7419 /*! @name RXFR0 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 7420 #define SPI_RXFR0_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7421 #define SPI_RXFR0_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7422 #define SPI_RXFR0_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR0_RXDATA_SHIFT)) & SPI_RXFR0_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 7423
<> 144:ef7eb2e8f9f7 7424 /*! @name RXFR1 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 7425 #define SPI_RXFR1_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7426 #define SPI_RXFR1_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7427 #define SPI_RXFR1_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR1_RXDATA_SHIFT)) & SPI_RXFR1_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 7428
<> 144:ef7eb2e8f9f7 7429 /*! @name RXFR2 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 7430 #define SPI_RXFR2_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7431 #define SPI_RXFR2_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7432 #define SPI_RXFR2_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR2_RXDATA_SHIFT)) & SPI_RXFR2_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 7433
<> 144:ef7eb2e8f9f7 7434 /*! @name RXFR3 - Receive FIFO Registers */
<> 144:ef7eb2e8f9f7 7435 #define SPI_RXFR3_RXDATA_MASK (0xFFFFFFFFU)
<> 144:ef7eb2e8f9f7 7436 #define SPI_RXFR3_RXDATA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7437 #define SPI_RXFR3_RXDATA(x) (((uint32_t)(((uint32_t)(x)) << SPI_RXFR3_RXDATA_SHIFT)) & SPI_RXFR3_RXDATA_MASK)
<> 144:ef7eb2e8f9f7 7438
<> 144:ef7eb2e8f9f7 7439
<> 144:ef7eb2e8f9f7 7440 /*!
<> 144:ef7eb2e8f9f7 7441 * @}
<> 144:ef7eb2e8f9f7 7442 */ /* end of group SPI_Register_Masks */
<> 144:ef7eb2e8f9f7 7443
<> 144:ef7eb2e8f9f7 7444
<> 144:ef7eb2e8f9f7 7445 /* SPI - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7446 /** Peripheral SPI0 base address */
<> 144:ef7eb2e8f9f7 7447 #define SPI0_BASE (0x4002C000u)
<> 144:ef7eb2e8f9f7 7448 /** Peripheral SPI0 base pointer */
<> 144:ef7eb2e8f9f7 7449 #define SPI0 ((SPI_Type *)SPI0_BASE)
<> 144:ef7eb2e8f9f7 7450 /** Peripheral SPI1 base address */
<> 144:ef7eb2e8f9f7 7451 #define SPI1_BASE (0x4002D000u)
<> 144:ef7eb2e8f9f7 7452 /** Peripheral SPI1 base pointer */
<> 144:ef7eb2e8f9f7 7453 #define SPI1 ((SPI_Type *)SPI1_BASE)
<> 144:ef7eb2e8f9f7 7454 /** Array initializer of SPI peripheral base addresses */
<> 144:ef7eb2e8f9f7 7455 #define SPI_BASE_ADDRS { SPI0_BASE, SPI1_BASE }
<> 144:ef7eb2e8f9f7 7456 /** Array initializer of SPI peripheral base pointers */
<> 144:ef7eb2e8f9f7 7457 #define SPI_BASE_PTRS { SPI0, SPI1 }
<> 144:ef7eb2e8f9f7 7458 /** Interrupt vectors for the SPI peripheral type */
<> 144:ef7eb2e8f9f7 7459 #define SPI_IRQS { SPI0_IRQn, SPI1_IRQn }
<> 144:ef7eb2e8f9f7 7460
<> 144:ef7eb2e8f9f7 7461 /*!
<> 144:ef7eb2e8f9f7 7462 * @}
<> 144:ef7eb2e8f9f7 7463 */ /* end of group SPI_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7464
<> 144:ef7eb2e8f9f7 7465
<> 144:ef7eb2e8f9f7 7466 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7467 -- UART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7468 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7469
<> 144:ef7eb2e8f9f7 7470 /*!
<> 144:ef7eb2e8f9f7 7471 * @addtogroup UART_Peripheral_Access_Layer UART Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7472 * @{
<> 144:ef7eb2e8f9f7 7473 */
<> 144:ef7eb2e8f9f7 7474
<> 144:ef7eb2e8f9f7 7475 /** UART - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7476 typedef struct {
<> 144:ef7eb2e8f9f7 7477 __IO uint8_t BDH; /**< UART Baud Rate Registers: High, offset: 0x0 */
<> 144:ef7eb2e8f9f7 7478 __IO uint8_t BDL; /**< UART Baud Rate Registers: Low, offset: 0x1 */
<> 144:ef7eb2e8f9f7 7479 __IO uint8_t C1; /**< UART Control Register 1, offset: 0x2 */
<> 144:ef7eb2e8f9f7 7480 __IO uint8_t C2; /**< UART Control Register 2, offset: 0x3 */
<> 144:ef7eb2e8f9f7 7481 __I uint8_t S1; /**< UART Status Register 1, offset: 0x4 */
<> 144:ef7eb2e8f9f7 7482 __IO uint8_t S2; /**< UART Status Register 2, offset: 0x5 */
<> 144:ef7eb2e8f9f7 7483 __IO uint8_t C3; /**< UART Control Register 3, offset: 0x6 */
<> 144:ef7eb2e8f9f7 7484 __IO uint8_t D; /**< UART Data Register, offset: 0x7 */
<> 144:ef7eb2e8f9f7 7485 __IO uint8_t MA1; /**< UART Match Address Registers 1, offset: 0x8 */
<> 144:ef7eb2e8f9f7 7486 __IO uint8_t MA2; /**< UART Match Address Registers 2, offset: 0x9 */
<> 144:ef7eb2e8f9f7 7487 __IO uint8_t C4; /**< UART Control Register 4, offset: 0xA */
<> 144:ef7eb2e8f9f7 7488 __IO uint8_t C5; /**< UART Control Register 5, offset: 0xB */
<> 144:ef7eb2e8f9f7 7489 __I uint8_t ED; /**< UART Extended Data Register, offset: 0xC */
<> 144:ef7eb2e8f9f7 7490 __IO uint8_t MODEM; /**< UART Modem Register, offset: 0xD */
<> 144:ef7eb2e8f9f7 7491 __IO uint8_t IR; /**< UART Infrared Register, offset: 0xE */
<> 144:ef7eb2e8f9f7 7492 uint8_t RESERVED_0[1];
<> 144:ef7eb2e8f9f7 7493 __IO uint8_t PFIFO; /**< UART FIFO Parameters, offset: 0x10 */
<> 144:ef7eb2e8f9f7 7494 __IO uint8_t CFIFO; /**< UART FIFO Control Register, offset: 0x11 */
<> 144:ef7eb2e8f9f7 7495 __IO uint8_t SFIFO; /**< UART FIFO Status Register, offset: 0x12 */
<> 144:ef7eb2e8f9f7 7496 __IO uint8_t TWFIFO; /**< UART FIFO Transmit Watermark, offset: 0x13 */
<> 144:ef7eb2e8f9f7 7497 __I uint8_t TCFIFO; /**< UART FIFO Transmit Count, offset: 0x14 */
<> 144:ef7eb2e8f9f7 7498 __IO uint8_t RWFIFO; /**< UART FIFO Receive Watermark, offset: 0x15 */
<> 144:ef7eb2e8f9f7 7499 __I uint8_t RCFIFO; /**< UART FIFO Receive Count, offset: 0x16 */
<> 144:ef7eb2e8f9f7 7500 uint8_t RESERVED_1[1];
<> 144:ef7eb2e8f9f7 7501 __IO uint8_t C7816; /**< UART 7816 Control Register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 7502 __IO uint8_t IE7816; /**< UART 7816 Interrupt Enable Register, offset: 0x19 */
<> 144:ef7eb2e8f9f7 7503 __IO uint8_t IS7816; /**< UART 7816 Interrupt Status Register, offset: 0x1A */
<> 144:ef7eb2e8f9f7 7504 __IO uint8_t WP7816; /**< UART 7816 Wait Parameter Register, offset: 0x1B */
<> 144:ef7eb2e8f9f7 7505 __IO uint8_t WN7816; /**< UART 7816 Wait N Register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 7506 __IO uint8_t WF7816; /**< UART 7816 Wait FD Register, offset: 0x1D */
<> 144:ef7eb2e8f9f7 7507 __IO uint8_t ET7816; /**< UART 7816 Error Threshold Register, offset: 0x1E */
<> 144:ef7eb2e8f9f7 7508 __IO uint8_t TL7816; /**< UART 7816 Transmit Length Register, offset: 0x1F */
<> 144:ef7eb2e8f9f7 7509 uint8_t RESERVED_2[26];
<> 144:ef7eb2e8f9f7 7510 __IO uint8_t AP7816A_T0; /**< UART 7816 ATR Duration Timer Register A, offset: 0x3A */
<> 144:ef7eb2e8f9f7 7511 __IO uint8_t AP7816B_T0; /**< UART 7816 ATR Duration Timer Register B, offset: 0x3B */
<> 144:ef7eb2e8f9f7 7512 union { /* offset: 0x3C */
<> 144:ef7eb2e8f9f7 7513 struct { /* offset: 0x3C */
<> 144:ef7eb2e8f9f7 7514 __IO uint8_t WP7816A_T0; /**< UART 7816 Wait Parameter Register A, offset: 0x3C */
<> 144:ef7eb2e8f9f7 7515 __IO uint8_t WP7816B_T0; /**< UART 7816 Wait Parameter Register B, offset: 0x3D */
<> 144:ef7eb2e8f9f7 7516 } TYPE0;
<> 144:ef7eb2e8f9f7 7517 struct { /* offset: 0x3C */
<> 144:ef7eb2e8f9f7 7518 __IO uint8_t WP7816A_T1; /**< UART 7816 Wait Parameter Register A, offset: 0x3C */
<> 144:ef7eb2e8f9f7 7519 __IO uint8_t WP7816B_T1; /**< UART 7816 Wait Parameter Register B, offset: 0x3D */
<> 144:ef7eb2e8f9f7 7520 } TYPE1;
<> 144:ef7eb2e8f9f7 7521 };
<> 144:ef7eb2e8f9f7 7522 __IO uint8_t WGP7816_T1; /**< UART 7816 Wait and Guard Parameter Register, offset: 0x3E */
<> 144:ef7eb2e8f9f7 7523 __IO uint8_t WP7816C_T1; /**< UART 7816 Wait Parameter Register C, offset: 0x3F */
<> 144:ef7eb2e8f9f7 7524 } UART_Type;
<> 144:ef7eb2e8f9f7 7525
<> 144:ef7eb2e8f9f7 7526 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7527 -- UART Register Masks
<> 144:ef7eb2e8f9f7 7528 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7529
<> 144:ef7eb2e8f9f7 7530 /*!
<> 144:ef7eb2e8f9f7 7531 * @addtogroup UART_Register_Masks UART Register Masks
<> 144:ef7eb2e8f9f7 7532 * @{
<> 144:ef7eb2e8f9f7 7533 */
<> 144:ef7eb2e8f9f7 7534
<> 144:ef7eb2e8f9f7 7535 /*! @name BDH - UART Baud Rate Registers: High */
<> 144:ef7eb2e8f9f7 7536 #define UART_BDH_SBR_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 7537 #define UART_BDH_SBR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7538 #define UART_BDH_SBR(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_SBR_SHIFT)) & UART_BDH_SBR_MASK)
<> 144:ef7eb2e8f9f7 7539 #define UART_BDH_RXEDGIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7540 #define UART_BDH_RXEDGIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7541 #define UART_BDH_RXEDGIE(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_RXEDGIE_SHIFT)) & UART_BDH_RXEDGIE_MASK)
<> 144:ef7eb2e8f9f7 7542 #define UART_BDH_LBKDIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7543 #define UART_BDH_LBKDIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7544 #define UART_BDH_LBKDIE(x) (((uint8_t)(((uint8_t)(x)) << UART_BDH_LBKDIE_SHIFT)) & UART_BDH_LBKDIE_MASK)
<> 144:ef7eb2e8f9f7 7545
<> 144:ef7eb2e8f9f7 7546 /*! @name BDL - UART Baud Rate Registers: Low */
<> 144:ef7eb2e8f9f7 7547 #define UART_BDL_SBR_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7548 #define UART_BDL_SBR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7549 #define UART_BDL_SBR(x) (((uint8_t)(((uint8_t)(x)) << UART_BDL_SBR_SHIFT)) & UART_BDL_SBR_MASK)
<> 144:ef7eb2e8f9f7 7550
<> 144:ef7eb2e8f9f7 7551 /*! @name C1 - UART Control Register 1 */
<> 144:ef7eb2e8f9f7 7552 #define UART_C1_PT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7553 #define UART_C1_PT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7554 #define UART_C1_PT(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_PT_SHIFT)) & UART_C1_PT_MASK)
<> 144:ef7eb2e8f9f7 7555 #define UART_C1_PE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7556 #define UART_C1_PE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7557 #define UART_C1_PE(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_PE_SHIFT)) & UART_C1_PE_MASK)
<> 144:ef7eb2e8f9f7 7558 #define UART_C1_ILT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7559 #define UART_C1_ILT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7560 #define UART_C1_ILT(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_ILT_SHIFT)) & UART_C1_ILT_MASK)
<> 144:ef7eb2e8f9f7 7561 #define UART_C1_WAKE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7562 #define UART_C1_WAKE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7563 #define UART_C1_WAKE(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_WAKE_SHIFT)) & UART_C1_WAKE_MASK)
<> 144:ef7eb2e8f9f7 7564 #define UART_C1_M_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7565 #define UART_C1_M_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7566 #define UART_C1_M(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_M_SHIFT)) & UART_C1_M_MASK)
<> 144:ef7eb2e8f9f7 7567 #define UART_C1_RSRC_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7568 #define UART_C1_RSRC_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7569 #define UART_C1_RSRC(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_RSRC_SHIFT)) & UART_C1_RSRC_MASK)
<> 144:ef7eb2e8f9f7 7570 #define UART_C1_UARTSWAI_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7571 #define UART_C1_UARTSWAI_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7572 #define UART_C1_UARTSWAI(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_UARTSWAI_SHIFT)) & UART_C1_UARTSWAI_MASK)
<> 144:ef7eb2e8f9f7 7573 #define UART_C1_LOOPS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7574 #define UART_C1_LOOPS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7575 #define UART_C1_LOOPS(x) (((uint8_t)(((uint8_t)(x)) << UART_C1_LOOPS_SHIFT)) & UART_C1_LOOPS_MASK)
<> 144:ef7eb2e8f9f7 7576
<> 144:ef7eb2e8f9f7 7577 /*! @name C2 - UART Control Register 2 */
<> 144:ef7eb2e8f9f7 7578 #define UART_C2_SBK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7579 #define UART_C2_SBK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7580 #define UART_C2_SBK(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_SBK_SHIFT)) & UART_C2_SBK_MASK)
<> 144:ef7eb2e8f9f7 7581 #define UART_C2_RWU_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7582 #define UART_C2_RWU_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7583 #define UART_C2_RWU(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RWU_SHIFT)) & UART_C2_RWU_MASK)
<> 144:ef7eb2e8f9f7 7584 #define UART_C2_RE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7585 #define UART_C2_RE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7586 #define UART_C2_RE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RE_SHIFT)) & UART_C2_RE_MASK)
<> 144:ef7eb2e8f9f7 7587 #define UART_C2_TE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7588 #define UART_C2_TE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7589 #define UART_C2_TE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TE_SHIFT)) & UART_C2_TE_MASK)
<> 144:ef7eb2e8f9f7 7590 #define UART_C2_ILIE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7591 #define UART_C2_ILIE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7592 #define UART_C2_ILIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_ILIE_SHIFT)) & UART_C2_ILIE_MASK)
<> 144:ef7eb2e8f9f7 7593 #define UART_C2_RIE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7594 #define UART_C2_RIE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7595 #define UART_C2_RIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_RIE_SHIFT)) & UART_C2_RIE_MASK)
<> 144:ef7eb2e8f9f7 7596 #define UART_C2_TCIE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7597 #define UART_C2_TCIE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7598 #define UART_C2_TCIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TCIE_SHIFT)) & UART_C2_TCIE_MASK)
<> 144:ef7eb2e8f9f7 7599 #define UART_C2_TIE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7600 #define UART_C2_TIE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7601 #define UART_C2_TIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C2_TIE_SHIFT)) & UART_C2_TIE_MASK)
<> 144:ef7eb2e8f9f7 7602
<> 144:ef7eb2e8f9f7 7603 /*! @name S1 - UART Status Register 1 */
<> 144:ef7eb2e8f9f7 7604 #define UART_S1_PF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7605 #define UART_S1_PF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7606 #define UART_S1_PF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_PF_SHIFT)) & UART_S1_PF_MASK)
<> 144:ef7eb2e8f9f7 7607 #define UART_S1_FE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7608 #define UART_S1_FE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7609 #define UART_S1_FE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_FE_SHIFT)) & UART_S1_FE_MASK)
<> 144:ef7eb2e8f9f7 7610 #define UART_S1_NF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7611 #define UART_S1_NF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7612 #define UART_S1_NF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_NF_SHIFT)) & UART_S1_NF_MASK)
<> 144:ef7eb2e8f9f7 7613 #define UART_S1_OR_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7614 #define UART_S1_OR_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7615 #define UART_S1_OR(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_OR_SHIFT)) & UART_S1_OR_MASK)
<> 144:ef7eb2e8f9f7 7616 #define UART_S1_IDLE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7617 #define UART_S1_IDLE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7618 #define UART_S1_IDLE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_IDLE_SHIFT)) & UART_S1_IDLE_MASK)
<> 144:ef7eb2e8f9f7 7619 #define UART_S1_RDRF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7620 #define UART_S1_RDRF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7621 #define UART_S1_RDRF(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_RDRF_SHIFT)) & UART_S1_RDRF_MASK)
<> 144:ef7eb2e8f9f7 7622 #define UART_S1_TC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7623 #define UART_S1_TC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7624 #define UART_S1_TC(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_TC_SHIFT)) & UART_S1_TC_MASK)
<> 144:ef7eb2e8f9f7 7625 #define UART_S1_TDRE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7626 #define UART_S1_TDRE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7627 #define UART_S1_TDRE(x) (((uint8_t)(((uint8_t)(x)) << UART_S1_TDRE_SHIFT)) & UART_S1_TDRE_MASK)
<> 144:ef7eb2e8f9f7 7628
<> 144:ef7eb2e8f9f7 7629 /*! @name S2 - UART Status Register 2 */
<> 144:ef7eb2e8f9f7 7630 #define UART_S2_RAF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7631 #define UART_S2_RAF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7632 #define UART_S2_RAF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RAF_SHIFT)) & UART_S2_RAF_MASK)
<> 144:ef7eb2e8f9f7 7633 #define UART_S2_LBKDE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7634 #define UART_S2_LBKDE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7635 #define UART_S2_LBKDE(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_LBKDE_SHIFT)) & UART_S2_LBKDE_MASK)
<> 144:ef7eb2e8f9f7 7636 #define UART_S2_BRK13_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7637 #define UART_S2_BRK13_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7638 #define UART_S2_BRK13(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_BRK13_SHIFT)) & UART_S2_BRK13_MASK)
<> 144:ef7eb2e8f9f7 7639 #define UART_S2_RWUID_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7640 #define UART_S2_RWUID_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7641 #define UART_S2_RWUID(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RWUID_SHIFT)) & UART_S2_RWUID_MASK)
<> 144:ef7eb2e8f9f7 7642 #define UART_S2_RXINV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7643 #define UART_S2_RXINV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7644 #define UART_S2_RXINV(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RXINV_SHIFT)) & UART_S2_RXINV_MASK)
<> 144:ef7eb2e8f9f7 7645 #define UART_S2_MSBF_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7646 #define UART_S2_MSBF_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7647 #define UART_S2_MSBF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_MSBF_SHIFT)) & UART_S2_MSBF_MASK)
<> 144:ef7eb2e8f9f7 7648 #define UART_S2_RXEDGIF_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7649 #define UART_S2_RXEDGIF_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7650 #define UART_S2_RXEDGIF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_RXEDGIF_SHIFT)) & UART_S2_RXEDGIF_MASK)
<> 144:ef7eb2e8f9f7 7651 #define UART_S2_LBKDIF_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7652 #define UART_S2_LBKDIF_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7653 #define UART_S2_LBKDIF(x) (((uint8_t)(((uint8_t)(x)) << UART_S2_LBKDIF_SHIFT)) & UART_S2_LBKDIF_MASK)
<> 144:ef7eb2e8f9f7 7654
<> 144:ef7eb2e8f9f7 7655 /*! @name C3 - UART Control Register 3 */
<> 144:ef7eb2e8f9f7 7656 #define UART_C3_PEIE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7657 #define UART_C3_PEIE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7658 #define UART_C3_PEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_PEIE_SHIFT)) & UART_C3_PEIE_MASK)
<> 144:ef7eb2e8f9f7 7659 #define UART_C3_FEIE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7660 #define UART_C3_FEIE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7661 #define UART_C3_FEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_FEIE_SHIFT)) & UART_C3_FEIE_MASK)
<> 144:ef7eb2e8f9f7 7662 #define UART_C3_NEIE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7663 #define UART_C3_NEIE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7664 #define UART_C3_NEIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_NEIE_SHIFT)) & UART_C3_NEIE_MASK)
<> 144:ef7eb2e8f9f7 7665 #define UART_C3_ORIE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7666 #define UART_C3_ORIE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7667 #define UART_C3_ORIE(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_ORIE_SHIFT)) & UART_C3_ORIE_MASK)
<> 144:ef7eb2e8f9f7 7668 #define UART_C3_TXINV_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7669 #define UART_C3_TXINV_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7670 #define UART_C3_TXINV(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_TXINV_SHIFT)) & UART_C3_TXINV_MASK)
<> 144:ef7eb2e8f9f7 7671 #define UART_C3_TXDIR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7672 #define UART_C3_TXDIR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7673 #define UART_C3_TXDIR(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_TXDIR_SHIFT)) & UART_C3_TXDIR_MASK)
<> 144:ef7eb2e8f9f7 7674 #define UART_C3_T8_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7675 #define UART_C3_T8_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7676 #define UART_C3_T8(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_T8_SHIFT)) & UART_C3_T8_MASK)
<> 144:ef7eb2e8f9f7 7677 #define UART_C3_R8_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7678 #define UART_C3_R8_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7679 #define UART_C3_R8(x) (((uint8_t)(((uint8_t)(x)) << UART_C3_R8_SHIFT)) & UART_C3_R8_MASK)
<> 144:ef7eb2e8f9f7 7680
<> 144:ef7eb2e8f9f7 7681 /*! @name D - UART Data Register */
<> 144:ef7eb2e8f9f7 7682 #define UART_D_RT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7683 #define UART_D_RT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7684 #define UART_D_RT(x) (((uint8_t)(((uint8_t)(x)) << UART_D_RT_SHIFT)) & UART_D_RT_MASK)
<> 144:ef7eb2e8f9f7 7685
<> 144:ef7eb2e8f9f7 7686 /*! @name MA1 - UART Match Address Registers 1 */
<> 144:ef7eb2e8f9f7 7687 #define UART_MA1_MA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7688 #define UART_MA1_MA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7689 #define UART_MA1_MA(x) (((uint8_t)(((uint8_t)(x)) << UART_MA1_MA_SHIFT)) & UART_MA1_MA_MASK)
<> 144:ef7eb2e8f9f7 7690
<> 144:ef7eb2e8f9f7 7691 /*! @name MA2 - UART Match Address Registers 2 */
<> 144:ef7eb2e8f9f7 7692 #define UART_MA2_MA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7693 #define UART_MA2_MA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7694 #define UART_MA2_MA(x) (((uint8_t)(((uint8_t)(x)) << UART_MA2_MA_SHIFT)) & UART_MA2_MA_MASK)
<> 144:ef7eb2e8f9f7 7695
<> 144:ef7eb2e8f9f7 7696 /*! @name C4 - UART Control Register 4 */
<> 144:ef7eb2e8f9f7 7697 #define UART_C4_BRFA_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 7698 #define UART_C4_BRFA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7699 #define UART_C4_BRFA(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_BRFA_SHIFT)) & UART_C4_BRFA_MASK)
<> 144:ef7eb2e8f9f7 7700 #define UART_C4_M10_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7701 #define UART_C4_M10_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7702 #define UART_C4_M10(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_M10_SHIFT)) & UART_C4_M10_MASK)
<> 144:ef7eb2e8f9f7 7703 #define UART_C4_MAEN2_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7704 #define UART_C4_MAEN2_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7705 #define UART_C4_MAEN2(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_MAEN2_SHIFT)) & UART_C4_MAEN2_MASK)
<> 144:ef7eb2e8f9f7 7706 #define UART_C4_MAEN1_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7707 #define UART_C4_MAEN1_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7708 #define UART_C4_MAEN1(x) (((uint8_t)(((uint8_t)(x)) << UART_C4_MAEN1_SHIFT)) & UART_C4_MAEN1_MASK)
<> 144:ef7eb2e8f9f7 7709
<> 144:ef7eb2e8f9f7 7710 /*! @name C5 - UART Control Register 5 */
<> 144:ef7eb2e8f9f7 7711 #define UART_C5_RDMAS_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7712 #define UART_C5_RDMAS_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7713 #define UART_C5_RDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_RDMAS_SHIFT)) & UART_C5_RDMAS_MASK)
<> 144:ef7eb2e8f9f7 7714 #define UART_C5_TDMAS_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7715 #define UART_C5_TDMAS_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7716 #define UART_C5_TDMAS(x) (((uint8_t)(((uint8_t)(x)) << UART_C5_TDMAS_SHIFT)) & UART_C5_TDMAS_MASK)
<> 144:ef7eb2e8f9f7 7717
<> 144:ef7eb2e8f9f7 7718 /*! @name ED - UART Extended Data Register */
<> 144:ef7eb2e8f9f7 7719 #define UART_ED_PARITYE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7720 #define UART_ED_PARITYE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7721 #define UART_ED_PARITYE(x) (((uint8_t)(((uint8_t)(x)) << UART_ED_PARITYE_SHIFT)) & UART_ED_PARITYE_MASK)
<> 144:ef7eb2e8f9f7 7722 #define UART_ED_NOISY_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7723 #define UART_ED_NOISY_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7724 #define UART_ED_NOISY(x) (((uint8_t)(((uint8_t)(x)) << UART_ED_NOISY_SHIFT)) & UART_ED_NOISY_MASK)
<> 144:ef7eb2e8f9f7 7725
<> 144:ef7eb2e8f9f7 7726 /*! @name MODEM - UART Modem Register */
<> 144:ef7eb2e8f9f7 7727 #define UART_MODEM_TXCTSE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7728 #define UART_MODEM_TXCTSE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7729 #define UART_MODEM_TXCTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXCTSE_SHIFT)) & UART_MODEM_TXCTSE_MASK)
<> 144:ef7eb2e8f9f7 7730 #define UART_MODEM_TXRTSE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7731 #define UART_MODEM_TXRTSE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7732 #define UART_MODEM_TXRTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXRTSE_SHIFT)) & UART_MODEM_TXRTSE_MASK)
<> 144:ef7eb2e8f9f7 7733 #define UART_MODEM_TXRTSPOL_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7734 #define UART_MODEM_TXRTSPOL_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7735 #define UART_MODEM_TXRTSPOL(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_TXRTSPOL_SHIFT)) & UART_MODEM_TXRTSPOL_MASK)
<> 144:ef7eb2e8f9f7 7736 #define UART_MODEM_RXRTSE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7737 #define UART_MODEM_RXRTSE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7738 #define UART_MODEM_RXRTSE(x) (((uint8_t)(((uint8_t)(x)) << UART_MODEM_RXRTSE_SHIFT)) & UART_MODEM_RXRTSE_MASK)
<> 144:ef7eb2e8f9f7 7739
<> 144:ef7eb2e8f9f7 7740 /*! @name IR - UART Infrared Register */
<> 144:ef7eb2e8f9f7 7741 #define UART_IR_TNP_MASK (0x3U)
<> 144:ef7eb2e8f9f7 7742 #define UART_IR_TNP_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7743 #define UART_IR_TNP(x) (((uint8_t)(((uint8_t)(x)) << UART_IR_TNP_SHIFT)) & UART_IR_TNP_MASK)
<> 144:ef7eb2e8f9f7 7744 #define UART_IR_IREN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7745 #define UART_IR_IREN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7746 #define UART_IR_IREN(x) (((uint8_t)(((uint8_t)(x)) << UART_IR_IREN_SHIFT)) & UART_IR_IREN_MASK)
<> 144:ef7eb2e8f9f7 7747
<> 144:ef7eb2e8f9f7 7748 /*! @name PFIFO - UART FIFO Parameters */
<> 144:ef7eb2e8f9f7 7749 #define UART_PFIFO_RXFIFOSIZE_MASK (0x7U)
<> 144:ef7eb2e8f9f7 7750 #define UART_PFIFO_RXFIFOSIZE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7751 #define UART_PFIFO_RXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_RXFIFOSIZE_SHIFT)) & UART_PFIFO_RXFIFOSIZE_MASK)
<> 144:ef7eb2e8f9f7 7752 #define UART_PFIFO_RXFE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7753 #define UART_PFIFO_RXFE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7754 #define UART_PFIFO_RXFE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_RXFE_SHIFT)) & UART_PFIFO_RXFE_MASK)
<> 144:ef7eb2e8f9f7 7755 #define UART_PFIFO_TXFIFOSIZE_MASK (0x70U)
<> 144:ef7eb2e8f9f7 7756 #define UART_PFIFO_TXFIFOSIZE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7757 #define UART_PFIFO_TXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_TXFIFOSIZE_SHIFT)) & UART_PFIFO_TXFIFOSIZE_MASK)
<> 144:ef7eb2e8f9f7 7758 #define UART_PFIFO_TXFE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7759 #define UART_PFIFO_TXFE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7760 #define UART_PFIFO_TXFE(x) (((uint8_t)(((uint8_t)(x)) << UART_PFIFO_TXFE_SHIFT)) & UART_PFIFO_TXFE_MASK)
<> 144:ef7eb2e8f9f7 7761
<> 144:ef7eb2e8f9f7 7762 /*! @name CFIFO - UART FIFO Control Register */
<> 144:ef7eb2e8f9f7 7763 #define UART_CFIFO_RXUFE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7764 #define UART_CFIFO_RXUFE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7765 #define UART_CFIFO_RXUFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXUFE_SHIFT)) & UART_CFIFO_RXUFE_MASK)
<> 144:ef7eb2e8f9f7 7766 #define UART_CFIFO_TXOFE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7767 #define UART_CFIFO_TXOFE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7768 #define UART_CFIFO_TXOFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_TXOFE_SHIFT)) & UART_CFIFO_TXOFE_MASK)
<> 144:ef7eb2e8f9f7 7769 #define UART_CFIFO_RXOFE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7770 #define UART_CFIFO_RXOFE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7771 #define UART_CFIFO_RXOFE(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXOFE_SHIFT)) & UART_CFIFO_RXOFE_MASK)
<> 144:ef7eb2e8f9f7 7772 #define UART_CFIFO_RXFLUSH_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7773 #define UART_CFIFO_RXFLUSH_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7774 #define UART_CFIFO_RXFLUSH(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_RXFLUSH_SHIFT)) & UART_CFIFO_RXFLUSH_MASK)
<> 144:ef7eb2e8f9f7 7775 #define UART_CFIFO_TXFLUSH_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7776 #define UART_CFIFO_TXFLUSH_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7777 #define UART_CFIFO_TXFLUSH(x) (((uint8_t)(((uint8_t)(x)) << UART_CFIFO_TXFLUSH_SHIFT)) & UART_CFIFO_TXFLUSH_MASK)
<> 144:ef7eb2e8f9f7 7778
<> 144:ef7eb2e8f9f7 7779 /*! @name SFIFO - UART FIFO Status Register */
<> 144:ef7eb2e8f9f7 7780 #define UART_SFIFO_RXUF_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7781 #define UART_SFIFO_RXUF_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7782 #define UART_SFIFO_RXUF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXUF_SHIFT)) & UART_SFIFO_RXUF_MASK)
<> 144:ef7eb2e8f9f7 7783 #define UART_SFIFO_TXOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7784 #define UART_SFIFO_TXOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7785 #define UART_SFIFO_TXOF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_TXOF_SHIFT)) & UART_SFIFO_TXOF_MASK)
<> 144:ef7eb2e8f9f7 7786 #define UART_SFIFO_RXOF_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7787 #define UART_SFIFO_RXOF_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7788 #define UART_SFIFO_RXOF(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXOF_SHIFT)) & UART_SFIFO_RXOF_MASK)
<> 144:ef7eb2e8f9f7 7789 #define UART_SFIFO_RXEMPT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7790 #define UART_SFIFO_RXEMPT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7791 #define UART_SFIFO_RXEMPT(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_RXEMPT_SHIFT)) & UART_SFIFO_RXEMPT_MASK)
<> 144:ef7eb2e8f9f7 7792 #define UART_SFIFO_TXEMPT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7793 #define UART_SFIFO_TXEMPT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7794 #define UART_SFIFO_TXEMPT(x) (((uint8_t)(((uint8_t)(x)) << UART_SFIFO_TXEMPT_SHIFT)) & UART_SFIFO_TXEMPT_MASK)
<> 144:ef7eb2e8f9f7 7795
<> 144:ef7eb2e8f9f7 7796 /*! @name TWFIFO - UART FIFO Transmit Watermark */
<> 144:ef7eb2e8f9f7 7797 #define UART_TWFIFO_TXWATER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7798 #define UART_TWFIFO_TXWATER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7799 #define UART_TWFIFO_TXWATER(x) (((uint8_t)(((uint8_t)(x)) << UART_TWFIFO_TXWATER_SHIFT)) & UART_TWFIFO_TXWATER_MASK)
<> 144:ef7eb2e8f9f7 7800
<> 144:ef7eb2e8f9f7 7801 /*! @name TCFIFO - UART FIFO Transmit Count */
<> 144:ef7eb2e8f9f7 7802 #define UART_TCFIFO_TXCOUNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7803 #define UART_TCFIFO_TXCOUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7804 #define UART_TCFIFO_TXCOUNT(x) (((uint8_t)(((uint8_t)(x)) << UART_TCFIFO_TXCOUNT_SHIFT)) & UART_TCFIFO_TXCOUNT_MASK)
<> 144:ef7eb2e8f9f7 7805
<> 144:ef7eb2e8f9f7 7806 /*! @name RWFIFO - UART FIFO Receive Watermark */
<> 144:ef7eb2e8f9f7 7807 #define UART_RWFIFO_RXWATER_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7808 #define UART_RWFIFO_RXWATER_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7809 #define UART_RWFIFO_RXWATER(x) (((uint8_t)(((uint8_t)(x)) << UART_RWFIFO_RXWATER_SHIFT)) & UART_RWFIFO_RXWATER_MASK)
<> 144:ef7eb2e8f9f7 7810
<> 144:ef7eb2e8f9f7 7811 /*! @name RCFIFO - UART FIFO Receive Count */
<> 144:ef7eb2e8f9f7 7812 #define UART_RCFIFO_RXCOUNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7813 #define UART_RCFIFO_RXCOUNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7814 #define UART_RCFIFO_RXCOUNT(x) (((uint8_t)(((uint8_t)(x)) << UART_RCFIFO_RXCOUNT_SHIFT)) & UART_RCFIFO_RXCOUNT_MASK)
<> 144:ef7eb2e8f9f7 7815
<> 144:ef7eb2e8f9f7 7816 /*! @name C7816 - UART 7816 Control Register */
<> 144:ef7eb2e8f9f7 7817 #define UART_C7816_ISO_7816E_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7818 #define UART_C7816_ISO_7816E_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7819 #define UART_C7816_ISO_7816E(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ISO_7816E_SHIFT)) & UART_C7816_ISO_7816E_MASK)
<> 144:ef7eb2e8f9f7 7820 #define UART_C7816_TTYPE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7821 #define UART_C7816_TTYPE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7822 #define UART_C7816_TTYPE(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_TTYPE_SHIFT)) & UART_C7816_TTYPE_MASK)
<> 144:ef7eb2e8f9f7 7823 #define UART_C7816_INIT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7824 #define UART_C7816_INIT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7825 #define UART_C7816_INIT(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_INIT_SHIFT)) & UART_C7816_INIT_MASK)
<> 144:ef7eb2e8f9f7 7826 #define UART_C7816_ANACK_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7827 #define UART_C7816_ANACK_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7828 #define UART_C7816_ANACK(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ANACK_SHIFT)) & UART_C7816_ANACK_MASK)
<> 144:ef7eb2e8f9f7 7829 #define UART_C7816_ONACK_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7830 #define UART_C7816_ONACK_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7831 #define UART_C7816_ONACK(x) (((uint8_t)(((uint8_t)(x)) << UART_C7816_ONACK_SHIFT)) & UART_C7816_ONACK_MASK)
<> 144:ef7eb2e8f9f7 7832
<> 144:ef7eb2e8f9f7 7833 /*! @name IE7816 - UART 7816 Interrupt Enable Register */
<> 144:ef7eb2e8f9f7 7834 #define UART_IE7816_RXTE_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7835 #define UART_IE7816_RXTE_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7836 #define UART_IE7816_RXTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_RXTE_SHIFT)) & UART_IE7816_RXTE_MASK)
<> 144:ef7eb2e8f9f7 7837 #define UART_IE7816_TXTE_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7838 #define UART_IE7816_TXTE_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7839 #define UART_IE7816_TXTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_TXTE_SHIFT)) & UART_IE7816_TXTE_MASK)
<> 144:ef7eb2e8f9f7 7840 #define UART_IE7816_GTVE_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7841 #define UART_IE7816_GTVE_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7842 #define UART_IE7816_GTVE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_GTVE_SHIFT)) & UART_IE7816_GTVE_MASK)
<> 144:ef7eb2e8f9f7 7843 #define UART_IE7816_ADTE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7844 #define UART_IE7816_ADTE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7845 #define UART_IE7816_ADTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_ADTE_SHIFT)) & UART_IE7816_ADTE_MASK)
<> 144:ef7eb2e8f9f7 7846 #define UART_IE7816_INITDE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7847 #define UART_IE7816_INITDE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7848 #define UART_IE7816_INITDE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_INITDE_SHIFT)) & UART_IE7816_INITDE_MASK)
<> 144:ef7eb2e8f9f7 7849 #define UART_IE7816_BWTE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7850 #define UART_IE7816_BWTE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7851 #define UART_IE7816_BWTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_BWTE_SHIFT)) & UART_IE7816_BWTE_MASK)
<> 144:ef7eb2e8f9f7 7852 #define UART_IE7816_CWTE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7853 #define UART_IE7816_CWTE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7854 #define UART_IE7816_CWTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_CWTE_SHIFT)) & UART_IE7816_CWTE_MASK)
<> 144:ef7eb2e8f9f7 7855 #define UART_IE7816_WTE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7856 #define UART_IE7816_WTE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7857 #define UART_IE7816_WTE(x) (((uint8_t)(((uint8_t)(x)) << UART_IE7816_WTE_SHIFT)) & UART_IE7816_WTE_MASK)
<> 144:ef7eb2e8f9f7 7858
<> 144:ef7eb2e8f9f7 7859 /*! @name IS7816 - UART 7816 Interrupt Status Register */
<> 144:ef7eb2e8f9f7 7860 #define UART_IS7816_RXT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 7861 #define UART_IS7816_RXT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7862 #define UART_IS7816_RXT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_RXT_SHIFT)) & UART_IS7816_RXT_MASK)
<> 144:ef7eb2e8f9f7 7863 #define UART_IS7816_TXT_MASK (0x2U)
<> 144:ef7eb2e8f9f7 7864 #define UART_IS7816_TXT_SHIFT (1U)
<> 144:ef7eb2e8f9f7 7865 #define UART_IS7816_TXT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_TXT_SHIFT)) & UART_IS7816_TXT_MASK)
<> 144:ef7eb2e8f9f7 7866 #define UART_IS7816_GTV_MASK (0x4U)
<> 144:ef7eb2e8f9f7 7867 #define UART_IS7816_GTV_SHIFT (2U)
<> 144:ef7eb2e8f9f7 7868 #define UART_IS7816_GTV(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_GTV_SHIFT)) & UART_IS7816_GTV_MASK)
<> 144:ef7eb2e8f9f7 7869 #define UART_IS7816_ADT_MASK (0x8U)
<> 144:ef7eb2e8f9f7 7870 #define UART_IS7816_ADT_SHIFT (3U)
<> 144:ef7eb2e8f9f7 7871 #define UART_IS7816_ADT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_ADT_SHIFT)) & UART_IS7816_ADT_MASK)
<> 144:ef7eb2e8f9f7 7872 #define UART_IS7816_INITD_MASK (0x10U)
<> 144:ef7eb2e8f9f7 7873 #define UART_IS7816_INITD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7874 #define UART_IS7816_INITD(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_INITD_SHIFT)) & UART_IS7816_INITD_MASK)
<> 144:ef7eb2e8f9f7 7875 #define UART_IS7816_BWT_MASK (0x20U)
<> 144:ef7eb2e8f9f7 7876 #define UART_IS7816_BWT_SHIFT (5U)
<> 144:ef7eb2e8f9f7 7877 #define UART_IS7816_BWT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_BWT_SHIFT)) & UART_IS7816_BWT_MASK)
<> 144:ef7eb2e8f9f7 7878 #define UART_IS7816_CWT_MASK (0x40U)
<> 144:ef7eb2e8f9f7 7879 #define UART_IS7816_CWT_SHIFT (6U)
<> 144:ef7eb2e8f9f7 7880 #define UART_IS7816_CWT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_CWT_SHIFT)) & UART_IS7816_CWT_MASK)
<> 144:ef7eb2e8f9f7 7881 #define UART_IS7816_WT_MASK (0x80U)
<> 144:ef7eb2e8f9f7 7882 #define UART_IS7816_WT_SHIFT (7U)
<> 144:ef7eb2e8f9f7 7883 #define UART_IS7816_WT(x) (((uint8_t)(((uint8_t)(x)) << UART_IS7816_WT_SHIFT)) & UART_IS7816_WT_MASK)
<> 144:ef7eb2e8f9f7 7884
<> 144:ef7eb2e8f9f7 7885 /*! @name WP7816 - UART 7816 Wait Parameter Register */
<> 144:ef7eb2e8f9f7 7886 #define UART_WP7816_WTX_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7887 #define UART_WP7816_WTX_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7888 #define UART_WP7816_WTX(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816_WTX_SHIFT)) & UART_WP7816_WTX_MASK)
<> 144:ef7eb2e8f9f7 7889
<> 144:ef7eb2e8f9f7 7890 /*! @name WN7816 - UART 7816 Wait N Register */
<> 144:ef7eb2e8f9f7 7891 #define UART_WN7816_GTN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7892 #define UART_WN7816_GTN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7893 #define UART_WN7816_GTN(x) (((uint8_t)(((uint8_t)(x)) << UART_WN7816_GTN_SHIFT)) & UART_WN7816_GTN_MASK)
<> 144:ef7eb2e8f9f7 7894
<> 144:ef7eb2e8f9f7 7895 /*! @name WF7816 - UART 7816 Wait FD Register */
<> 144:ef7eb2e8f9f7 7896 #define UART_WF7816_GTFD_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7897 #define UART_WF7816_GTFD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7898 #define UART_WF7816_GTFD(x) (((uint8_t)(((uint8_t)(x)) << UART_WF7816_GTFD_SHIFT)) & UART_WF7816_GTFD_MASK)
<> 144:ef7eb2e8f9f7 7899
<> 144:ef7eb2e8f9f7 7900 /*! @name ET7816 - UART 7816 Error Threshold Register */
<> 144:ef7eb2e8f9f7 7901 #define UART_ET7816_RXTHRESHOLD_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7902 #define UART_ET7816_RXTHRESHOLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7903 #define UART_ET7816_RXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x)) << UART_ET7816_RXTHRESHOLD_SHIFT)) & UART_ET7816_RXTHRESHOLD_MASK)
<> 144:ef7eb2e8f9f7 7904 #define UART_ET7816_TXTHRESHOLD_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 7905 #define UART_ET7816_TXTHRESHOLD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7906 #define UART_ET7816_TXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x)) << UART_ET7816_TXTHRESHOLD_SHIFT)) & UART_ET7816_TXTHRESHOLD_MASK)
<> 144:ef7eb2e8f9f7 7907
<> 144:ef7eb2e8f9f7 7908 /*! @name TL7816 - UART 7816 Transmit Length Register */
<> 144:ef7eb2e8f9f7 7909 #define UART_TL7816_TLEN_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7910 #define UART_TL7816_TLEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7911 #define UART_TL7816_TLEN(x) (((uint8_t)(((uint8_t)(x)) << UART_TL7816_TLEN_SHIFT)) & UART_TL7816_TLEN_MASK)
<> 144:ef7eb2e8f9f7 7912
<> 144:ef7eb2e8f9f7 7913 /*! @name AP7816A_T0 - UART 7816 ATR Duration Timer Register A */
<> 144:ef7eb2e8f9f7 7914 #define UART_AP7816A_T0_ADTI_H_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7915 #define UART_AP7816A_T0_ADTI_H_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7916 #define UART_AP7816A_T0_ADTI_H(x) (((uint8_t)(((uint8_t)(x)) << UART_AP7816A_T0_ADTI_H_SHIFT)) & UART_AP7816A_T0_ADTI_H_MASK)
<> 144:ef7eb2e8f9f7 7917
<> 144:ef7eb2e8f9f7 7918 /*! @name AP7816B_T0 - UART 7816 ATR Duration Timer Register B */
<> 144:ef7eb2e8f9f7 7919 #define UART_AP7816B_T0_ADTI_L_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7920 #define UART_AP7816B_T0_ADTI_L_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7921 #define UART_AP7816B_T0_ADTI_L(x) (((uint8_t)(((uint8_t)(x)) << UART_AP7816B_T0_ADTI_L_SHIFT)) & UART_AP7816B_T0_ADTI_L_MASK)
<> 144:ef7eb2e8f9f7 7922
<> 144:ef7eb2e8f9f7 7923 /*! @name WP7816A_T0 - UART 7816 Wait Parameter Register A */
<> 144:ef7eb2e8f9f7 7924 #define UART_WP7816A_T0_WI_H_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7925 #define UART_WP7816A_T0_WI_H_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7926 #define UART_WP7816A_T0_WI_H(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816A_T0_WI_H_SHIFT)) & UART_WP7816A_T0_WI_H_MASK)
<> 144:ef7eb2e8f9f7 7927
<> 144:ef7eb2e8f9f7 7928 /*! @name WP7816B_T0 - UART 7816 Wait Parameter Register B */
<> 144:ef7eb2e8f9f7 7929 #define UART_WP7816B_T0_WI_L_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7930 #define UART_WP7816B_T0_WI_L_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7931 #define UART_WP7816B_T0_WI_L(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816B_T0_WI_L_SHIFT)) & UART_WP7816B_T0_WI_L_MASK)
<> 144:ef7eb2e8f9f7 7932
<> 144:ef7eb2e8f9f7 7933 /*! @name WP7816A_T1 - UART 7816 Wait Parameter Register A */
<> 144:ef7eb2e8f9f7 7934 #define UART_WP7816A_T1_BWI_H_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7935 #define UART_WP7816A_T1_BWI_H_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7936 #define UART_WP7816A_T1_BWI_H(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816A_T1_BWI_H_SHIFT)) & UART_WP7816A_T1_BWI_H_MASK)
<> 144:ef7eb2e8f9f7 7937
<> 144:ef7eb2e8f9f7 7938 /*! @name WP7816B_T1 - UART 7816 Wait Parameter Register B */
<> 144:ef7eb2e8f9f7 7939 #define UART_WP7816B_T1_BWI_L_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 7940 #define UART_WP7816B_T1_BWI_L_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7941 #define UART_WP7816B_T1_BWI_L(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816B_T1_BWI_L_SHIFT)) & UART_WP7816B_T1_BWI_L_MASK)
<> 144:ef7eb2e8f9f7 7942
<> 144:ef7eb2e8f9f7 7943 /*! @name WGP7816_T1 - UART 7816 Wait and Guard Parameter Register */
<> 144:ef7eb2e8f9f7 7944 #define UART_WGP7816_T1_BGI_MASK (0xFU)
<> 144:ef7eb2e8f9f7 7945 #define UART_WGP7816_T1_BGI_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7946 #define UART_WGP7816_T1_BGI(x) (((uint8_t)(((uint8_t)(x)) << UART_WGP7816_T1_BGI_SHIFT)) & UART_WGP7816_T1_BGI_MASK)
<> 144:ef7eb2e8f9f7 7947 #define UART_WGP7816_T1_CWI1_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 7948 #define UART_WGP7816_T1_CWI1_SHIFT (4U)
<> 144:ef7eb2e8f9f7 7949 #define UART_WGP7816_T1_CWI1(x) (((uint8_t)(((uint8_t)(x)) << UART_WGP7816_T1_CWI1_SHIFT)) & UART_WGP7816_T1_CWI1_MASK)
<> 144:ef7eb2e8f9f7 7950
<> 144:ef7eb2e8f9f7 7951 /*! @name WP7816C_T1 - UART 7816 Wait Parameter Register C */
<> 144:ef7eb2e8f9f7 7952 #define UART_WP7816C_T1_CWI2_MASK (0x1FU)
<> 144:ef7eb2e8f9f7 7953 #define UART_WP7816C_T1_CWI2_SHIFT (0U)
<> 144:ef7eb2e8f9f7 7954 #define UART_WP7816C_T1_CWI2(x) (((uint8_t)(((uint8_t)(x)) << UART_WP7816C_T1_CWI2_SHIFT)) & UART_WP7816C_T1_CWI2_MASK)
<> 144:ef7eb2e8f9f7 7955
<> 144:ef7eb2e8f9f7 7956
<> 144:ef7eb2e8f9f7 7957 /*!
<> 144:ef7eb2e8f9f7 7958 * @}
<> 144:ef7eb2e8f9f7 7959 */ /* end of group UART_Register_Masks */
<> 144:ef7eb2e8f9f7 7960
<> 144:ef7eb2e8f9f7 7961
<> 144:ef7eb2e8f9f7 7962 /* UART - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 7963 /** Peripheral UART0 base address */
<> 144:ef7eb2e8f9f7 7964 #define UART0_BASE (0x4006A000u)
<> 144:ef7eb2e8f9f7 7965 /** Peripheral UART0 base pointer */
<> 144:ef7eb2e8f9f7 7966 #define UART0 ((UART_Type *)UART0_BASE)
<> 144:ef7eb2e8f9f7 7967 /** Peripheral UART1 base address */
<> 144:ef7eb2e8f9f7 7968 #define UART1_BASE (0x4006B000u)
<> 144:ef7eb2e8f9f7 7969 /** Peripheral UART1 base pointer */
<> 144:ef7eb2e8f9f7 7970 #define UART1 ((UART_Type *)UART1_BASE)
<> 144:ef7eb2e8f9f7 7971 /** Peripheral UART2 base address */
<> 144:ef7eb2e8f9f7 7972 #define UART2_BASE (0x4006C000u)
<> 144:ef7eb2e8f9f7 7973 /** Peripheral UART2 base pointer */
<> 144:ef7eb2e8f9f7 7974 #define UART2 ((UART_Type *)UART2_BASE)
<> 144:ef7eb2e8f9f7 7975 /** Array initializer of UART peripheral base addresses */
<> 144:ef7eb2e8f9f7 7976 #define UART_BASE_ADDRS { UART0_BASE, UART1_BASE, UART2_BASE }
<> 144:ef7eb2e8f9f7 7977 /** Array initializer of UART peripheral base pointers */
<> 144:ef7eb2e8f9f7 7978 #define UART_BASE_PTRS { UART0, UART1, UART2 }
<> 144:ef7eb2e8f9f7 7979 /** Interrupt vectors for the UART peripheral type */
<> 144:ef7eb2e8f9f7 7980 #define UART_RX_TX_IRQS { UART0_RX_TX_IRQn, UART1_RX_TX_IRQn, UART2_RX_TX_IRQn }
<> 144:ef7eb2e8f9f7 7981 #define UART_ERR_IRQS { UART0_ERR_IRQn, UART1_ERR_IRQn, UART2_ERR_IRQn }
<> 144:ef7eb2e8f9f7 7982
<> 144:ef7eb2e8f9f7 7983 /*!
<> 144:ef7eb2e8f9f7 7984 * @}
<> 144:ef7eb2e8f9f7 7985 */ /* end of group UART_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 7986
<> 144:ef7eb2e8f9f7 7987
<> 144:ef7eb2e8f9f7 7988 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 7989 -- USB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7990 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 7991
<> 144:ef7eb2e8f9f7 7992 /*!
<> 144:ef7eb2e8f9f7 7993 * @addtogroup USB_Peripheral_Access_Layer USB Peripheral Access Layer
<> 144:ef7eb2e8f9f7 7994 * @{
<> 144:ef7eb2e8f9f7 7995 */
<> 144:ef7eb2e8f9f7 7996
<> 144:ef7eb2e8f9f7 7997 /** USB - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 7998 typedef struct {
<> 144:ef7eb2e8f9f7 7999 __I uint8_t PERID; /**< Peripheral ID register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8000 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 8001 __I uint8_t IDCOMP; /**< Peripheral ID Complement register, offset: 0x4 */
<> 144:ef7eb2e8f9f7 8002 uint8_t RESERVED_1[3];
<> 144:ef7eb2e8f9f7 8003 __I uint8_t REV; /**< Peripheral Revision register, offset: 0x8 */
<> 144:ef7eb2e8f9f7 8004 uint8_t RESERVED_2[3];
<> 144:ef7eb2e8f9f7 8005 __I uint8_t ADDINFO; /**< Peripheral Additional Info register, offset: 0xC */
<> 144:ef7eb2e8f9f7 8006 uint8_t RESERVED_3[3];
<> 144:ef7eb2e8f9f7 8007 __IO uint8_t OTGISTAT; /**< OTG Interrupt Status register, offset: 0x10 */
<> 144:ef7eb2e8f9f7 8008 uint8_t RESERVED_4[3];
<> 144:ef7eb2e8f9f7 8009 __IO uint8_t OTGICR; /**< OTG Interrupt Control register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 8010 uint8_t RESERVED_5[3];
<> 144:ef7eb2e8f9f7 8011 __IO uint8_t OTGSTAT; /**< OTG Status register, offset: 0x18 */
<> 144:ef7eb2e8f9f7 8012 uint8_t RESERVED_6[3];
<> 144:ef7eb2e8f9f7 8013 __IO uint8_t OTGCTL; /**< OTG Control register, offset: 0x1C */
<> 144:ef7eb2e8f9f7 8014 uint8_t RESERVED_7[99];
<> 144:ef7eb2e8f9f7 8015 __IO uint8_t ISTAT; /**< Interrupt Status register, offset: 0x80 */
<> 144:ef7eb2e8f9f7 8016 uint8_t RESERVED_8[3];
<> 144:ef7eb2e8f9f7 8017 __IO uint8_t INTEN; /**< Interrupt Enable register, offset: 0x84 */
<> 144:ef7eb2e8f9f7 8018 uint8_t RESERVED_9[3];
<> 144:ef7eb2e8f9f7 8019 __IO uint8_t ERRSTAT; /**< Error Interrupt Status register, offset: 0x88 */
<> 144:ef7eb2e8f9f7 8020 uint8_t RESERVED_10[3];
<> 144:ef7eb2e8f9f7 8021 __IO uint8_t ERREN; /**< Error Interrupt Enable register, offset: 0x8C */
<> 144:ef7eb2e8f9f7 8022 uint8_t RESERVED_11[3];
<> 144:ef7eb2e8f9f7 8023 __I uint8_t STAT; /**< Status register, offset: 0x90 */
<> 144:ef7eb2e8f9f7 8024 uint8_t RESERVED_12[3];
<> 144:ef7eb2e8f9f7 8025 __IO uint8_t CTL; /**< Control register, offset: 0x94 */
<> 144:ef7eb2e8f9f7 8026 uint8_t RESERVED_13[3];
<> 144:ef7eb2e8f9f7 8027 __IO uint8_t ADDR; /**< Address register, offset: 0x98 */
<> 144:ef7eb2e8f9f7 8028 uint8_t RESERVED_14[3];
<> 144:ef7eb2e8f9f7 8029 __IO uint8_t BDTPAGE1; /**< BDT Page register 1, offset: 0x9C */
<> 144:ef7eb2e8f9f7 8030 uint8_t RESERVED_15[3];
<> 144:ef7eb2e8f9f7 8031 __IO uint8_t FRMNUML; /**< Frame Number register Low, offset: 0xA0 */
<> 144:ef7eb2e8f9f7 8032 uint8_t RESERVED_16[3];
<> 144:ef7eb2e8f9f7 8033 __IO uint8_t FRMNUMH; /**< Frame Number register High, offset: 0xA4 */
<> 144:ef7eb2e8f9f7 8034 uint8_t RESERVED_17[3];
<> 144:ef7eb2e8f9f7 8035 __IO uint8_t TOKEN; /**< Token register, offset: 0xA8 */
<> 144:ef7eb2e8f9f7 8036 uint8_t RESERVED_18[3];
<> 144:ef7eb2e8f9f7 8037 __IO uint8_t SOFTHLD; /**< SOF Threshold register, offset: 0xAC */
<> 144:ef7eb2e8f9f7 8038 uint8_t RESERVED_19[3];
<> 144:ef7eb2e8f9f7 8039 __IO uint8_t BDTPAGE2; /**< BDT Page Register 2, offset: 0xB0 */
<> 144:ef7eb2e8f9f7 8040 uint8_t RESERVED_20[3];
<> 144:ef7eb2e8f9f7 8041 __IO uint8_t BDTPAGE3; /**< BDT Page Register 3, offset: 0xB4 */
<> 144:ef7eb2e8f9f7 8042 uint8_t RESERVED_21[11];
<> 144:ef7eb2e8f9f7 8043 struct { /* offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 8044 __IO uint8_t ENDPT; /**< Endpoint Control register, array offset: 0xC0, array step: 0x4 */
<> 144:ef7eb2e8f9f7 8045 uint8_t RESERVED_0[3];
<> 144:ef7eb2e8f9f7 8046 } ENDPOINT[16];
<> 144:ef7eb2e8f9f7 8047 __IO uint8_t USBCTRL; /**< USB Control register, offset: 0x100 */
<> 144:ef7eb2e8f9f7 8048 uint8_t RESERVED_22[3];
<> 144:ef7eb2e8f9f7 8049 __I uint8_t OBSERVE; /**< USB OTG Observe register, offset: 0x104 */
<> 144:ef7eb2e8f9f7 8050 uint8_t RESERVED_23[3];
<> 144:ef7eb2e8f9f7 8051 __IO uint8_t CONTROL; /**< USB OTG Control register, offset: 0x108 */
<> 144:ef7eb2e8f9f7 8052 uint8_t RESERVED_24[3];
<> 144:ef7eb2e8f9f7 8053 __IO uint8_t USBTRC0; /**< USB Transceiver Control register 0, offset: 0x10C */
<> 144:ef7eb2e8f9f7 8054 uint8_t RESERVED_25[7];
<> 144:ef7eb2e8f9f7 8055 __IO uint8_t USBFRMADJUST; /**< Frame Adjust Register, offset: 0x114 */
<> 144:ef7eb2e8f9f7 8056 uint8_t RESERVED_26[43];
<> 144:ef7eb2e8f9f7 8057 __IO uint8_t CLK_RECOVER_CTRL; /**< USB Clock recovery control, offset: 0x140 */
<> 144:ef7eb2e8f9f7 8058 uint8_t RESERVED_27[3];
<> 144:ef7eb2e8f9f7 8059 __IO uint8_t CLK_RECOVER_IRC_EN; /**< IRC48M oscillator enable register, offset: 0x144 */
<> 144:ef7eb2e8f9f7 8060 uint8_t RESERVED_28[23];
<> 144:ef7eb2e8f9f7 8061 __IO uint8_t CLK_RECOVER_INT_STATUS; /**< Clock recovery separated interrupt status, offset: 0x15C */
<> 144:ef7eb2e8f9f7 8062 } USB_Type;
<> 144:ef7eb2e8f9f7 8063
<> 144:ef7eb2e8f9f7 8064 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8065 -- USB Register Masks
<> 144:ef7eb2e8f9f7 8066 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8067
<> 144:ef7eb2e8f9f7 8068 /*!
<> 144:ef7eb2e8f9f7 8069 * @addtogroup USB_Register_Masks USB Register Masks
<> 144:ef7eb2e8f9f7 8070 * @{
<> 144:ef7eb2e8f9f7 8071 */
<> 144:ef7eb2e8f9f7 8072
<> 144:ef7eb2e8f9f7 8073 /*! @name PERID - Peripheral ID register */
<> 144:ef7eb2e8f9f7 8074 #define USB_PERID_ID_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 8075 #define USB_PERID_ID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8076 #define USB_PERID_ID(x) (((uint8_t)(((uint8_t)(x)) << USB_PERID_ID_SHIFT)) & USB_PERID_ID_MASK)
<> 144:ef7eb2e8f9f7 8077
<> 144:ef7eb2e8f9f7 8078 /*! @name IDCOMP - Peripheral ID Complement register */
<> 144:ef7eb2e8f9f7 8079 #define USB_IDCOMP_NID_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 8080 #define USB_IDCOMP_NID_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8081 #define USB_IDCOMP_NID(x) (((uint8_t)(((uint8_t)(x)) << USB_IDCOMP_NID_SHIFT)) & USB_IDCOMP_NID_MASK)
<> 144:ef7eb2e8f9f7 8082
<> 144:ef7eb2e8f9f7 8083 /*! @name REV - Peripheral Revision register */
<> 144:ef7eb2e8f9f7 8084 #define USB_REV_REV_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8085 #define USB_REV_REV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8086 #define USB_REV_REV(x) (((uint8_t)(((uint8_t)(x)) << USB_REV_REV_SHIFT)) & USB_REV_REV_MASK)
<> 144:ef7eb2e8f9f7 8087
<> 144:ef7eb2e8f9f7 8088 /*! @name ADDINFO - Peripheral Additional Info register */
<> 144:ef7eb2e8f9f7 8089 #define USB_ADDINFO_IEHOST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8090 #define USB_ADDINFO_IEHOST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8091 #define USB_ADDINFO_IEHOST(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDINFO_IEHOST_SHIFT)) & USB_ADDINFO_IEHOST_MASK)
<> 144:ef7eb2e8f9f7 8092
<> 144:ef7eb2e8f9f7 8093 /*! @name OTGISTAT - OTG Interrupt Status register */
<> 144:ef7eb2e8f9f7 8094 #define USB_OTGISTAT_AVBUSCHG_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8095 #define USB_OTGISTAT_AVBUSCHG_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8096 #define USB_OTGISTAT_AVBUSCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_AVBUSCHG_SHIFT)) & USB_OTGISTAT_AVBUSCHG_MASK)
<> 144:ef7eb2e8f9f7 8097 #define USB_OTGISTAT_B_SESS_CHG_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8098 #define USB_OTGISTAT_B_SESS_CHG_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8099 #define USB_OTGISTAT_B_SESS_CHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_B_SESS_CHG_SHIFT)) & USB_OTGISTAT_B_SESS_CHG_MASK)
<> 144:ef7eb2e8f9f7 8100 #define USB_OTGISTAT_SESSVLDCHG_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8101 #define USB_OTGISTAT_SESSVLDCHG_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8102 #define USB_OTGISTAT_SESSVLDCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_SESSVLDCHG_SHIFT)) & USB_OTGISTAT_SESSVLDCHG_MASK)
<> 144:ef7eb2e8f9f7 8103 #define USB_OTGISTAT_LINE_STATE_CHG_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8104 #define USB_OTGISTAT_LINE_STATE_CHG_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8105 #define USB_OTGISTAT_LINE_STATE_CHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_LINE_STATE_CHG_SHIFT)) & USB_OTGISTAT_LINE_STATE_CHG_MASK)
<> 144:ef7eb2e8f9f7 8106 #define USB_OTGISTAT_ONEMSEC_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8107 #define USB_OTGISTAT_ONEMSEC_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8108 #define USB_OTGISTAT_ONEMSEC(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_ONEMSEC_SHIFT)) & USB_OTGISTAT_ONEMSEC_MASK)
<> 144:ef7eb2e8f9f7 8109 #define USB_OTGISTAT_IDCHG_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8110 #define USB_OTGISTAT_IDCHG_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8111 #define USB_OTGISTAT_IDCHG(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGISTAT_IDCHG_SHIFT)) & USB_OTGISTAT_IDCHG_MASK)
<> 144:ef7eb2e8f9f7 8112
<> 144:ef7eb2e8f9f7 8113 /*! @name OTGICR - OTG Interrupt Control register */
<> 144:ef7eb2e8f9f7 8114 #define USB_OTGICR_AVBUSEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8115 #define USB_OTGICR_AVBUSEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8116 #define USB_OTGICR_AVBUSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_AVBUSEN_SHIFT)) & USB_OTGICR_AVBUSEN_MASK)
<> 144:ef7eb2e8f9f7 8117 #define USB_OTGICR_BSESSEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8118 #define USB_OTGICR_BSESSEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8119 #define USB_OTGICR_BSESSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_BSESSEN_SHIFT)) & USB_OTGICR_BSESSEN_MASK)
<> 144:ef7eb2e8f9f7 8120 #define USB_OTGICR_SESSVLDEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8121 #define USB_OTGICR_SESSVLDEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8122 #define USB_OTGICR_SESSVLDEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_SESSVLDEN_SHIFT)) & USB_OTGICR_SESSVLDEN_MASK)
<> 144:ef7eb2e8f9f7 8123 #define USB_OTGICR_LINESTATEEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8124 #define USB_OTGICR_LINESTATEEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8125 #define USB_OTGICR_LINESTATEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_LINESTATEEN_SHIFT)) & USB_OTGICR_LINESTATEEN_MASK)
<> 144:ef7eb2e8f9f7 8126 #define USB_OTGICR_ONEMSECEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8127 #define USB_OTGICR_ONEMSECEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8128 #define USB_OTGICR_ONEMSECEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_ONEMSECEN_SHIFT)) & USB_OTGICR_ONEMSECEN_MASK)
<> 144:ef7eb2e8f9f7 8129 #define USB_OTGICR_IDEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8130 #define USB_OTGICR_IDEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8131 #define USB_OTGICR_IDEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGICR_IDEN_SHIFT)) & USB_OTGICR_IDEN_MASK)
<> 144:ef7eb2e8f9f7 8132
<> 144:ef7eb2e8f9f7 8133 /*! @name OTGSTAT - OTG Status register */
<> 144:ef7eb2e8f9f7 8134 #define USB_OTGSTAT_AVBUSVLD_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8135 #define USB_OTGSTAT_AVBUSVLD_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8136 #define USB_OTGSTAT_AVBUSVLD(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_AVBUSVLD_SHIFT)) & USB_OTGSTAT_AVBUSVLD_MASK)
<> 144:ef7eb2e8f9f7 8137 #define USB_OTGSTAT_BSESSEND_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8138 #define USB_OTGSTAT_BSESSEND_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8139 #define USB_OTGSTAT_BSESSEND(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_BSESSEND_SHIFT)) & USB_OTGSTAT_BSESSEND_MASK)
<> 144:ef7eb2e8f9f7 8140 #define USB_OTGSTAT_SESS_VLD_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8141 #define USB_OTGSTAT_SESS_VLD_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8142 #define USB_OTGSTAT_SESS_VLD(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_SESS_VLD_SHIFT)) & USB_OTGSTAT_SESS_VLD_MASK)
<> 144:ef7eb2e8f9f7 8143 #define USB_OTGSTAT_LINESTATESTABLE_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8144 #define USB_OTGSTAT_LINESTATESTABLE_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8145 #define USB_OTGSTAT_LINESTATESTABLE(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_LINESTATESTABLE_SHIFT)) & USB_OTGSTAT_LINESTATESTABLE_MASK)
<> 144:ef7eb2e8f9f7 8146 #define USB_OTGSTAT_ONEMSECEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8147 #define USB_OTGSTAT_ONEMSECEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8148 #define USB_OTGSTAT_ONEMSECEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_ONEMSECEN_SHIFT)) & USB_OTGSTAT_ONEMSECEN_MASK)
<> 144:ef7eb2e8f9f7 8149 #define USB_OTGSTAT_ID_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8150 #define USB_OTGSTAT_ID_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8151 #define USB_OTGSTAT_ID(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGSTAT_ID_SHIFT)) & USB_OTGSTAT_ID_MASK)
<> 144:ef7eb2e8f9f7 8152
<> 144:ef7eb2e8f9f7 8153 /*! @name OTGCTL - OTG Control register */
<> 144:ef7eb2e8f9f7 8154 #define USB_OTGCTL_OTGEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8155 #define USB_OTGCTL_OTGEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8156 #define USB_OTGCTL_OTGEN(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_OTGEN_SHIFT)) & USB_OTGCTL_OTGEN_MASK)
<> 144:ef7eb2e8f9f7 8157 #define USB_OTGCTL_DMLOW_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8158 #define USB_OTGCTL_DMLOW_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8159 #define USB_OTGCTL_DMLOW(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DMLOW_SHIFT)) & USB_OTGCTL_DMLOW_MASK)
<> 144:ef7eb2e8f9f7 8160 #define USB_OTGCTL_DPLOW_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8161 #define USB_OTGCTL_DPLOW_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8162 #define USB_OTGCTL_DPLOW(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DPLOW_SHIFT)) & USB_OTGCTL_DPLOW_MASK)
<> 144:ef7eb2e8f9f7 8163 #define USB_OTGCTL_DPHIGH_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8164 #define USB_OTGCTL_DPHIGH_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8165 #define USB_OTGCTL_DPHIGH(x) (((uint8_t)(((uint8_t)(x)) << USB_OTGCTL_DPHIGH_SHIFT)) & USB_OTGCTL_DPHIGH_MASK)
<> 144:ef7eb2e8f9f7 8166
<> 144:ef7eb2e8f9f7 8167 /*! @name ISTAT - Interrupt Status register */
<> 144:ef7eb2e8f9f7 8168 #define USB_ISTAT_USBRST_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8169 #define USB_ISTAT_USBRST_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8170 #define USB_ISTAT_USBRST(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_USBRST_SHIFT)) & USB_ISTAT_USBRST_MASK)
<> 144:ef7eb2e8f9f7 8171 #define USB_ISTAT_ERROR_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8172 #define USB_ISTAT_ERROR_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8173 #define USB_ISTAT_ERROR(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_ERROR_SHIFT)) & USB_ISTAT_ERROR_MASK)
<> 144:ef7eb2e8f9f7 8174 #define USB_ISTAT_SOFTOK_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8175 #define USB_ISTAT_SOFTOK_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8176 #define USB_ISTAT_SOFTOK(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_SOFTOK_SHIFT)) & USB_ISTAT_SOFTOK_MASK)
<> 144:ef7eb2e8f9f7 8177 #define USB_ISTAT_TOKDNE_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8178 #define USB_ISTAT_TOKDNE_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8179 #define USB_ISTAT_TOKDNE(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_TOKDNE_SHIFT)) & USB_ISTAT_TOKDNE_MASK)
<> 144:ef7eb2e8f9f7 8180 #define USB_ISTAT_SLEEP_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8181 #define USB_ISTAT_SLEEP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8182 #define USB_ISTAT_SLEEP(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_SLEEP_SHIFT)) & USB_ISTAT_SLEEP_MASK)
<> 144:ef7eb2e8f9f7 8183 #define USB_ISTAT_RESUME_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8184 #define USB_ISTAT_RESUME_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8185 #define USB_ISTAT_RESUME(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_RESUME_SHIFT)) & USB_ISTAT_RESUME_MASK)
<> 144:ef7eb2e8f9f7 8186 #define USB_ISTAT_ATTACH_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8187 #define USB_ISTAT_ATTACH_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8188 #define USB_ISTAT_ATTACH(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_ATTACH_SHIFT)) & USB_ISTAT_ATTACH_MASK)
<> 144:ef7eb2e8f9f7 8189 #define USB_ISTAT_STALL_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8190 #define USB_ISTAT_STALL_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8191 #define USB_ISTAT_STALL(x) (((uint8_t)(((uint8_t)(x)) << USB_ISTAT_STALL_SHIFT)) & USB_ISTAT_STALL_MASK)
<> 144:ef7eb2e8f9f7 8192
<> 144:ef7eb2e8f9f7 8193 /*! @name INTEN - Interrupt Enable register */
<> 144:ef7eb2e8f9f7 8194 #define USB_INTEN_USBRSTEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8195 #define USB_INTEN_USBRSTEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8196 #define USB_INTEN_USBRSTEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_USBRSTEN_SHIFT)) & USB_INTEN_USBRSTEN_MASK)
<> 144:ef7eb2e8f9f7 8197 #define USB_INTEN_ERROREN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8198 #define USB_INTEN_ERROREN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8199 #define USB_INTEN_ERROREN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_ERROREN_SHIFT)) & USB_INTEN_ERROREN_MASK)
<> 144:ef7eb2e8f9f7 8200 #define USB_INTEN_SOFTOKEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8201 #define USB_INTEN_SOFTOKEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8202 #define USB_INTEN_SOFTOKEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_SOFTOKEN_SHIFT)) & USB_INTEN_SOFTOKEN_MASK)
<> 144:ef7eb2e8f9f7 8203 #define USB_INTEN_TOKDNEEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8204 #define USB_INTEN_TOKDNEEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8205 #define USB_INTEN_TOKDNEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_TOKDNEEN_SHIFT)) & USB_INTEN_TOKDNEEN_MASK)
<> 144:ef7eb2e8f9f7 8206 #define USB_INTEN_SLEEPEN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8207 #define USB_INTEN_SLEEPEN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8208 #define USB_INTEN_SLEEPEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_SLEEPEN_SHIFT)) & USB_INTEN_SLEEPEN_MASK)
<> 144:ef7eb2e8f9f7 8209 #define USB_INTEN_RESUMEEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8210 #define USB_INTEN_RESUMEEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8211 #define USB_INTEN_RESUMEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_RESUMEEN_SHIFT)) & USB_INTEN_RESUMEEN_MASK)
<> 144:ef7eb2e8f9f7 8212 #define USB_INTEN_ATTACHEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8213 #define USB_INTEN_ATTACHEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8214 #define USB_INTEN_ATTACHEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_ATTACHEN_SHIFT)) & USB_INTEN_ATTACHEN_MASK)
<> 144:ef7eb2e8f9f7 8215 #define USB_INTEN_STALLEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8216 #define USB_INTEN_STALLEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8217 #define USB_INTEN_STALLEN(x) (((uint8_t)(((uint8_t)(x)) << USB_INTEN_STALLEN_SHIFT)) & USB_INTEN_STALLEN_MASK)
<> 144:ef7eb2e8f9f7 8218
<> 144:ef7eb2e8f9f7 8219 /*! @name ERRSTAT - Error Interrupt Status register */
<> 144:ef7eb2e8f9f7 8220 #define USB_ERRSTAT_PIDERR_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8221 #define USB_ERRSTAT_PIDERR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8222 #define USB_ERRSTAT_PIDERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_PIDERR_SHIFT)) & USB_ERRSTAT_PIDERR_MASK)
<> 144:ef7eb2e8f9f7 8223 #define USB_ERRSTAT_CRC5EOF_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8224 #define USB_ERRSTAT_CRC5EOF_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8225 #define USB_ERRSTAT_CRC5EOF(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_CRC5EOF_SHIFT)) & USB_ERRSTAT_CRC5EOF_MASK)
<> 144:ef7eb2e8f9f7 8226 #define USB_ERRSTAT_CRC16_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8227 #define USB_ERRSTAT_CRC16_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8228 #define USB_ERRSTAT_CRC16(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_CRC16_SHIFT)) & USB_ERRSTAT_CRC16_MASK)
<> 144:ef7eb2e8f9f7 8229 #define USB_ERRSTAT_DFN8_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8230 #define USB_ERRSTAT_DFN8_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8231 #define USB_ERRSTAT_DFN8(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_DFN8_SHIFT)) & USB_ERRSTAT_DFN8_MASK)
<> 144:ef7eb2e8f9f7 8232 #define USB_ERRSTAT_BTOERR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8233 #define USB_ERRSTAT_BTOERR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8234 #define USB_ERRSTAT_BTOERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_BTOERR_SHIFT)) & USB_ERRSTAT_BTOERR_MASK)
<> 144:ef7eb2e8f9f7 8235 #define USB_ERRSTAT_DMAERR_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8236 #define USB_ERRSTAT_DMAERR_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8237 #define USB_ERRSTAT_DMAERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_DMAERR_SHIFT)) & USB_ERRSTAT_DMAERR_MASK)
<> 144:ef7eb2e8f9f7 8238 #define USB_ERRSTAT_BTSERR_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8239 #define USB_ERRSTAT_BTSERR_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8240 #define USB_ERRSTAT_BTSERR(x) (((uint8_t)(((uint8_t)(x)) << USB_ERRSTAT_BTSERR_SHIFT)) & USB_ERRSTAT_BTSERR_MASK)
<> 144:ef7eb2e8f9f7 8241
<> 144:ef7eb2e8f9f7 8242 /*! @name ERREN - Error Interrupt Enable register */
<> 144:ef7eb2e8f9f7 8243 #define USB_ERREN_PIDERREN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8244 #define USB_ERREN_PIDERREN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8245 #define USB_ERREN_PIDERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_PIDERREN_SHIFT)) & USB_ERREN_PIDERREN_MASK)
<> 144:ef7eb2e8f9f7 8246 #define USB_ERREN_CRC5EOFEN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8247 #define USB_ERREN_CRC5EOFEN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8248 #define USB_ERREN_CRC5EOFEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_CRC5EOFEN_SHIFT)) & USB_ERREN_CRC5EOFEN_MASK)
<> 144:ef7eb2e8f9f7 8249 #define USB_ERREN_CRC16EN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8250 #define USB_ERREN_CRC16EN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8251 #define USB_ERREN_CRC16EN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_CRC16EN_SHIFT)) & USB_ERREN_CRC16EN_MASK)
<> 144:ef7eb2e8f9f7 8252 #define USB_ERREN_DFN8EN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8253 #define USB_ERREN_DFN8EN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8254 #define USB_ERREN_DFN8EN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_DFN8EN_SHIFT)) & USB_ERREN_DFN8EN_MASK)
<> 144:ef7eb2e8f9f7 8255 #define USB_ERREN_BTOERREN_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8256 #define USB_ERREN_BTOERREN_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8257 #define USB_ERREN_BTOERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_BTOERREN_SHIFT)) & USB_ERREN_BTOERREN_MASK)
<> 144:ef7eb2e8f9f7 8258 #define USB_ERREN_DMAERREN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8259 #define USB_ERREN_DMAERREN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8260 #define USB_ERREN_DMAERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_DMAERREN_SHIFT)) & USB_ERREN_DMAERREN_MASK)
<> 144:ef7eb2e8f9f7 8261 #define USB_ERREN_BTSERREN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8262 #define USB_ERREN_BTSERREN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8263 #define USB_ERREN_BTSERREN(x) (((uint8_t)(((uint8_t)(x)) << USB_ERREN_BTSERREN_SHIFT)) & USB_ERREN_BTSERREN_MASK)
<> 144:ef7eb2e8f9f7 8264
<> 144:ef7eb2e8f9f7 8265 /*! @name STAT - Status register */
<> 144:ef7eb2e8f9f7 8266 #define USB_STAT_ODD_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8267 #define USB_STAT_ODD_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8268 #define USB_STAT_ODD(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_ODD_SHIFT)) & USB_STAT_ODD_MASK)
<> 144:ef7eb2e8f9f7 8269 #define USB_STAT_TX_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8270 #define USB_STAT_TX_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8271 #define USB_STAT_TX(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_TX_SHIFT)) & USB_STAT_TX_MASK)
<> 144:ef7eb2e8f9f7 8272 #define USB_STAT_ENDP_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 8273 #define USB_STAT_ENDP_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8274 #define USB_STAT_ENDP(x) (((uint8_t)(((uint8_t)(x)) << USB_STAT_ENDP_SHIFT)) & USB_STAT_ENDP_MASK)
<> 144:ef7eb2e8f9f7 8275
<> 144:ef7eb2e8f9f7 8276 /*! @name CTL - Control register */
<> 144:ef7eb2e8f9f7 8277 #define USB_CTL_USBENSOFEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8278 #define USB_CTL_USBENSOFEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8279 #define USB_CTL_USBENSOFEN(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_USBENSOFEN_SHIFT)) & USB_CTL_USBENSOFEN_MASK)
<> 144:ef7eb2e8f9f7 8280 #define USB_CTL_ODDRST_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8281 #define USB_CTL_ODDRST_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8282 #define USB_CTL_ODDRST(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_ODDRST_SHIFT)) & USB_CTL_ODDRST_MASK)
<> 144:ef7eb2e8f9f7 8283 #define USB_CTL_RESUME_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8284 #define USB_CTL_RESUME_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8285 #define USB_CTL_RESUME(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_RESUME_SHIFT)) & USB_CTL_RESUME_MASK)
<> 144:ef7eb2e8f9f7 8286 #define USB_CTL_HOSTMODEEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8287 #define USB_CTL_HOSTMODEEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8288 #define USB_CTL_HOSTMODEEN(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_HOSTMODEEN_SHIFT)) & USB_CTL_HOSTMODEEN_MASK)
<> 144:ef7eb2e8f9f7 8289 #define USB_CTL_RESET_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8290 #define USB_CTL_RESET_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8291 #define USB_CTL_RESET(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_RESET_SHIFT)) & USB_CTL_RESET_MASK)
<> 144:ef7eb2e8f9f7 8292 #define USB_CTL_TXSUSPENDTOKENBUSY_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8293 #define USB_CTL_TXSUSPENDTOKENBUSY_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8294 #define USB_CTL_TXSUSPENDTOKENBUSY(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_TXSUSPENDTOKENBUSY_SHIFT)) & USB_CTL_TXSUSPENDTOKENBUSY_MASK)
<> 144:ef7eb2e8f9f7 8295 #define USB_CTL_SE0_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8296 #define USB_CTL_SE0_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8297 #define USB_CTL_SE0(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_SE0_SHIFT)) & USB_CTL_SE0_MASK)
<> 144:ef7eb2e8f9f7 8298 #define USB_CTL_JSTATE_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8299 #define USB_CTL_JSTATE_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8300 #define USB_CTL_JSTATE(x) (((uint8_t)(((uint8_t)(x)) << USB_CTL_JSTATE_SHIFT)) & USB_CTL_JSTATE_MASK)
<> 144:ef7eb2e8f9f7 8301
<> 144:ef7eb2e8f9f7 8302 /*! @name ADDR - Address register */
<> 144:ef7eb2e8f9f7 8303 #define USB_ADDR_ADDR_MASK (0x7FU)
<> 144:ef7eb2e8f9f7 8304 #define USB_ADDR_ADDR_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8305 #define USB_ADDR_ADDR(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDR_ADDR_SHIFT)) & USB_ADDR_ADDR_MASK)
<> 144:ef7eb2e8f9f7 8306 #define USB_ADDR_LSEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8307 #define USB_ADDR_LSEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8308 #define USB_ADDR_LSEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ADDR_LSEN_SHIFT)) & USB_ADDR_LSEN_MASK)
<> 144:ef7eb2e8f9f7 8309
<> 144:ef7eb2e8f9f7 8310 /*! @name BDTPAGE1 - BDT Page register 1 */
<> 144:ef7eb2e8f9f7 8311 #define USB_BDTPAGE1_BDTBA_MASK (0xFEU)
<> 144:ef7eb2e8f9f7 8312 #define USB_BDTPAGE1_BDTBA_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8313 #define USB_BDTPAGE1_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE1_BDTBA_SHIFT)) & USB_BDTPAGE1_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 8314
<> 144:ef7eb2e8f9f7 8315 /*! @name FRMNUML - Frame Number register Low */
<> 144:ef7eb2e8f9f7 8316 #define USB_FRMNUML_FRM_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8317 #define USB_FRMNUML_FRM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8318 #define USB_FRMNUML_FRM(x) (((uint8_t)(((uint8_t)(x)) << USB_FRMNUML_FRM_SHIFT)) & USB_FRMNUML_FRM_MASK)
<> 144:ef7eb2e8f9f7 8319
<> 144:ef7eb2e8f9f7 8320 /*! @name FRMNUMH - Frame Number register High */
<> 144:ef7eb2e8f9f7 8321 #define USB_FRMNUMH_FRM_MASK (0x7U)
<> 144:ef7eb2e8f9f7 8322 #define USB_FRMNUMH_FRM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8323 #define USB_FRMNUMH_FRM(x) (((uint8_t)(((uint8_t)(x)) << USB_FRMNUMH_FRM_SHIFT)) & USB_FRMNUMH_FRM_MASK)
<> 144:ef7eb2e8f9f7 8324
<> 144:ef7eb2e8f9f7 8325 /*! @name TOKEN - Token register */
<> 144:ef7eb2e8f9f7 8326 #define USB_TOKEN_TOKENENDPT_MASK (0xFU)
<> 144:ef7eb2e8f9f7 8327 #define USB_TOKEN_TOKENENDPT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8328 #define USB_TOKEN_TOKENENDPT(x) (((uint8_t)(((uint8_t)(x)) << USB_TOKEN_TOKENENDPT_SHIFT)) & USB_TOKEN_TOKENENDPT_MASK)
<> 144:ef7eb2e8f9f7 8329 #define USB_TOKEN_TOKENPID_MASK (0xF0U)
<> 144:ef7eb2e8f9f7 8330 #define USB_TOKEN_TOKENPID_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8331 #define USB_TOKEN_TOKENPID(x) (((uint8_t)(((uint8_t)(x)) << USB_TOKEN_TOKENPID_SHIFT)) & USB_TOKEN_TOKENPID_MASK)
<> 144:ef7eb2e8f9f7 8332
<> 144:ef7eb2e8f9f7 8333 /*! @name SOFTHLD - SOF Threshold register */
<> 144:ef7eb2e8f9f7 8334 #define USB_SOFTHLD_CNT_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8335 #define USB_SOFTHLD_CNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8336 #define USB_SOFTHLD_CNT(x) (((uint8_t)(((uint8_t)(x)) << USB_SOFTHLD_CNT_SHIFT)) & USB_SOFTHLD_CNT_MASK)
<> 144:ef7eb2e8f9f7 8337
<> 144:ef7eb2e8f9f7 8338 /*! @name BDTPAGE2 - BDT Page Register 2 */
<> 144:ef7eb2e8f9f7 8339 #define USB_BDTPAGE2_BDTBA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8340 #define USB_BDTPAGE2_BDTBA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8341 #define USB_BDTPAGE2_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE2_BDTBA_SHIFT)) & USB_BDTPAGE2_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 8342
<> 144:ef7eb2e8f9f7 8343 /*! @name BDTPAGE3 - BDT Page Register 3 */
<> 144:ef7eb2e8f9f7 8344 #define USB_BDTPAGE3_BDTBA_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8345 #define USB_BDTPAGE3_BDTBA_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8346 #define USB_BDTPAGE3_BDTBA(x) (((uint8_t)(((uint8_t)(x)) << USB_BDTPAGE3_BDTBA_SHIFT)) & USB_BDTPAGE3_BDTBA_MASK)
<> 144:ef7eb2e8f9f7 8347
<> 144:ef7eb2e8f9f7 8348 /*! @name ENDPT - Endpoint Control register */
<> 144:ef7eb2e8f9f7 8349 #define USB_ENDPT_EPHSHK_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8350 #define USB_ENDPT_EPHSHK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8351 #define USB_ENDPT_EPHSHK(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPHSHK_SHIFT)) & USB_ENDPT_EPHSHK_MASK)
<> 144:ef7eb2e8f9f7 8352 #define USB_ENDPT_EPSTALL_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8353 #define USB_ENDPT_EPSTALL_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8354 #define USB_ENDPT_EPSTALL(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPSTALL_SHIFT)) & USB_ENDPT_EPSTALL_MASK)
<> 144:ef7eb2e8f9f7 8355 #define USB_ENDPT_EPTXEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8356 #define USB_ENDPT_EPTXEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8357 #define USB_ENDPT_EPTXEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPTXEN_SHIFT)) & USB_ENDPT_EPTXEN_MASK)
<> 144:ef7eb2e8f9f7 8358 #define USB_ENDPT_EPRXEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8359 #define USB_ENDPT_EPRXEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8360 #define USB_ENDPT_EPRXEN(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPRXEN_SHIFT)) & USB_ENDPT_EPRXEN_MASK)
<> 144:ef7eb2e8f9f7 8361 #define USB_ENDPT_EPCTLDIS_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8362 #define USB_ENDPT_EPCTLDIS_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8363 #define USB_ENDPT_EPCTLDIS(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_EPCTLDIS_SHIFT)) & USB_ENDPT_EPCTLDIS_MASK)
<> 144:ef7eb2e8f9f7 8364 #define USB_ENDPT_RETRYDIS_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8365 #define USB_ENDPT_RETRYDIS_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8366 #define USB_ENDPT_RETRYDIS(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_RETRYDIS_SHIFT)) & USB_ENDPT_RETRYDIS_MASK)
<> 144:ef7eb2e8f9f7 8367 #define USB_ENDPT_HOSTWOHUB_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8368 #define USB_ENDPT_HOSTWOHUB_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8369 #define USB_ENDPT_HOSTWOHUB(x) (((uint8_t)(((uint8_t)(x)) << USB_ENDPT_HOSTWOHUB_SHIFT)) & USB_ENDPT_HOSTWOHUB_MASK)
<> 144:ef7eb2e8f9f7 8370
<> 144:ef7eb2e8f9f7 8371 /* The count of USB_ENDPT */
<> 144:ef7eb2e8f9f7 8372 #define USB_ENDPT_COUNT (16U)
<> 144:ef7eb2e8f9f7 8373
<> 144:ef7eb2e8f9f7 8374 /*! @name USBCTRL - USB Control register */
<> 144:ef7eb2e8f9f7 8375 #define USB_USBCTRL_PDE_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8376 #define USB_USBCTRL_PDE_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8377 #define USB_USBCTRL_PDE(x) (((uint8_t)(((uint8_t)(x)) << USB_USBCTRL_PDE_SHIFT)) & USB_USBCTRL_PDE_MASK)
<> 144:ef7eb2e8f9f7 8378 #define USB_USBCTRL_SUSP_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8379 #define USB_USBCTRL_SUSP_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8380 #define USB_USBCTRL_SUSP(x) (((uint8_t)(((uint8_t)(x)) << USB_USBCTRL_SUSP_SHIFT)) & USB_USBCTRL_SUSP_MASK)
<> 144:ef7eb2e8f9f7 8381
<> 144:ef7eb2e8f9f7 8382 /*! @name OBSERVE - USB OTG Observe register */
<> 144:ef7eb2e8f9f7 8383 #define USB_OBSERVE_DMPD_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8384 #define USB_OBSERVE_DMPD_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8385 #define USB_OBSERVE_DMPD(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DMPD_SHIFT)) & USB_OBSERVE_DMPD_MASK)
<> 144:ef7eb2e8f9f7 8386 #define USB_OBSERVE_DPPD_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8387 #define USB_OBSERVE_DPPD_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8388 #define USB_OBSERVE_DPPD(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DPPD_SHIFT)) & USB_OBSERVE_DPPD_MASK)
<> 144:ef7eb2e8f9f7 8389 #define USB_OBSERVE_DPPU_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8390 #define USB_OBSERVE_DPPU_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8391 #define USB_OBSERVE_DPPU(x) (((uint8_t)(((uint8_t)(x)) << USB_OBSERVE_DPPU_SHIFT)) & USB_OBSERVE_DPPU_MASK)
<> 144:ef7eb2e8f9f7 8392
<> 144:ef7eb2e8f9f7 8393 /*! @name CONTROL - USB OTG Control register */
<> 144:ef7eb2e8f9f7 8394 #define USB_CONTROL_DPPULLUPNONOTG_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8395 #define USB_CONTROL_DPPULLUPNONOTG_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8396 #define USB_CONTROL_DPPULLUPNONOTG(x) (((uint8_t)(((uint8_t)(x)) << USB_CONTROL_DPPULLUPNONOTG_SHIFT)) & USB_CONTROL_DPPULLUPNONOTG_MASK)
<> 144:ef7eb2e8f9f7 8397
<> 144:ef7eb2e8f9f7 8398 /*! @name USBTRC0 - USB Transceiver Control register 0 */
<> 144:ef7eb2e8f9f7 8399 #define USB_USBTRC0_USB_RESUME_INT_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8400 #define USB_USBTRC0_USB_RESUME_INT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8401 #define USB_USBTRC0_USB_RESUME_INT(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USB_RESUME_INT_SHIFT)) & USB_USBTRC0_USB_RESUME_INT_MASK)
<> 144:ef7eb2e8f9f7 8402 #define USB_USBTRC0_SYNC_DET_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8403 #define USB_USBTRC0_SYNC_DET_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8404 #define USB_USBTRC0_SYNC_DET(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_SYNC_DET_SHIFT)) & USB_USBTRC0_SYNC_DET_MASK)
<> 144:ef7eb2e8f9f7 8405 #define USB_USBTRC0_USB_CLK_RECOVERY_INT_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8406 #define USB_USBTRC0_USB_CLK_RECOVERY_INT_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8407 #define USB_USBTRC0_USB_CLK_RECOVERY_INT(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USB_CLK_RECOVERY_INT_SHIFT)) & USB_USBTRC0_USB_CLK_RECOVERY_INT_MASK)
<> 144:ef7eb2e8f9f7 8408 #define USB_USBTRC0_USBRESMEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8409 #define USB_USBTRC0_USBRESMEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8410 #define USB_USBTRC0_USBRESMEN(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USBRESMEN_SHIFT)) & USB_USBTRC0_USBRESMEN_MASK)
<> 144:ef7eb2e8f9f7 8411 #define USB_USBTRC0_USBRESET_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8412 #define USB_USBTRC0_USBRESET_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8413 #define USB_USBTRC0_USBRESET(x) (((uint8_t)(((uint8_t)(x)) << USB_USBTRC0_USBRESET_SHIFT)) & USB_USBTRC0_USBRESET_MASK)
<> 144:ef7eb2e8f9f7 8414
<> 144:ef7eb2e8f9f7 8415 /*! @name USBFRMADJUST - Frame Adjust Register */
<> 144:ef7eb2e8f9f7 8416 #define USB_USBFRMADJUST_ADJ_MASK (0xFFU)
<> 144:ef7eb2e8f9f7 8417 #define USB_USBFRMADJUST_ADJ_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8418 #define USB_USBFRMADJUST_ADJ(x) (((uint8_t)(((uint8_t)(x)) << USB_USBFRMADJUST_ADJ_SHIFT)) & USB_USBFRMADJUST_ADJ_MASK)
<> 144:ef7eb2e8f9f7 8419
<> 144:ef7eb2e8f9f7 8420 /*! @name CLK_RECOVER_CTRL - USB Clock recovery control */
<> 144:ef7eb2e8f9f7 8421 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8422 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8423 #define USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_RESTART_IFRTRIM_EN_MASK)
<> 144:ef7eb2e8f9f7 8424 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8425 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8426 #define USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_RESET_RESUME_ROUGH_EN_MASK)
<> 144:ef7eb2e8f9f7 8427 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8428 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8429 #define USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_SHIFT)) & USB_CLK_RECOVER_CTRL_CLOCK_RECOVER_EN_MASK)
<> 144:ef7eb2e8f9f7 8430
<> 144:ef7eb2e8f9f7 8431 /*! @name CLK_RECOVER_IRC_EN - IRC48M oscillator enable register */
<> 144:ef7eb2e8f9f7 8432 #define USB_CLK_RECOVER_IRC_EN_REG_EN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8433 #define USB_CLK_RECOVER_IRC_EN_REG_EN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8434 #define USB_CLK_RECOVER_IRC_EN_REG_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_IRC_EN_REG_EN_SHIFT)) & USB_CLK_RECOVER_IRC_EN_REG_EN_MASK)
<> 144:ef7eb2e8f9f7 8435 #define USB_CLK_RECOVER_IRC_EN_IRC_EN_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8436 #define USB_CLK_RECOVER_IRC_EN_IRC_EN_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8437 #define USB_CLK_RECOVER_IRC_EN_IRC_EN(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_IRC_EN_IRC_EN_SHIFT)) & USB_CLK_RECOVER_IRC_EN_IRC_EN_MASK)
<> 144:ef7eb2e8f9f7 8438
<> 144:ef7eb2e8f9f7 8439 /*! @name CLK_RECOVER_INT_STATUS - Clock recovery separated interrupt status */
<> 144:ef7eb2e8f9f7 8440 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8441 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8442 #define USB_CLK_RECOVER_INT_STATUS_OVF_ERROR(x) (((uint8_t)(((uint8_t)(x)) << USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_SHIFT)) & USB_CLK_RECOVER_INT_STATUS_OVF_ERROR_MASK)
<> 144:ef7eb2e8f9f7 8443
<> 144:ef7eb2e8f9f7 8444
<> 144:ef7eb2e8f9f7 8445 /*!
<> 144:ef7eb2e8f9f7 8446 * @}
<> 144:ef7eb2e8f9f7 8447 */ /* end of group USB_Register_Masks */
<> 144:ef7eb2e8f9f7 8448
<> 144:ef7eb2e8f9f7 8449
<> 144:ef7eb2e8f9f7 8450 /* USB - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8451 /** Peripheral USB0 base address */
<> 144:ef7eb2e8f9f7 8452 #define USB0_BASE (0x40072000u)
<> 144:ef7eb2e8f9f7 8453 /** Peripheral USB0 base pointer */
<> 144:ef7eb2e8f9f7 8454 #define USB0 ((USB_Type *)USB0_BASE)
<> 144:ef7eb2e8f9f7 8455 /** Array initializer of USB peripheral base addresses */
<> 144:ef7eb2e8f9f7 8456 #define USB_BASE_ADDRS { USB0_BASE }
<> 144:ef7eb2e8f9f7 8457 /** Array initializer of USB peripheral base pointers */
<> 144:ef7eb2e8f9f7 8458 #define USB_BASE_PTRS { USB0 }
<> 144:ef7eb2e8f9f7 8459 /** Interrupt vectors for the USB peripheral type */
<> 144:ef7eb2e8f9f7 8460 #define USB_IRQS { USB0_IRQn }
<> 144:ef7eb2e8f9f7 8461
<> 144:ef7eb2e8f9f7 8462 /*!
<> 144:ef7eb2e8f9f7 8463 * @}
<> 144:ef7eb2e8f9f7 8464 */ /* end of group USB_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8465
<> 144:ef7eb2e8f9f7 8466
<> 144:ef7eb2e8f9f7 8467 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8468 -- VREF Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8469 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8470
<> 144:ef7eb2e8f9f7 8471 /*!
<> 144:ef7eb2e8f9f7 8472 * @addtogroup VREF_Peripheral_Access_Layer VREF Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8473 * @{
<> 144:ef7eb2e8f9f7 8474 */
<> 144:ef7eb2e8f9f7 8475
<> 144:ef7eb2e8f9f7 8476 /** VREF - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8477 typedef struct {
<> 144:ef7eb2e8f9f7 8478 __IO uint8_t TRM; /**< VREF Trim Register, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8479 __IO uint8_t SC; /**< VREF Status and Control Register, offset: 0x1 */
<> 144:ef7eb2e8f9f7 8480 } VREF_Type;
<> 144:ef7eb2e8f9f7 8481
<> 144:ef7eb2e8f9f7 8482 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8483 -- VREF Register Masks
<> 144:ef7eb2e8f9f7 8484 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8485
<> 144:ef7eb2e8f9f7 8486 /*!
<> 144:ef7eb2e8f9f7 8487 * @addtogroup VREF_Register_Masks VREF Register Masks
<> 144:ef7eb2e8f9f7 8488 * @{
<> 144:ef7eb2e8f9f7 8489 */
<> 144:ef7eb2e8f9f7 8490
<> 144:ef7eb2e8f9f7 8491 /*! @name TRM - VREF Trim Register */
<> 144:ef7eb2e8f9f7 8492 #define VREF_TRM_TRIM_MASK (0x3FU)
<> 144:ef7eb2e8f9f7 8493 #define VREF_TRM_TRIM_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8494 #define VREF_TRM_TRIM(x) (((uint8_t)(((uint8_t)(x)) << VREF_TRM_TRIM_SHIFT)) & VREF_TRM_TRIM_MASK)
<> 144:ef7eb2e8f9f7 8495 #define VREF_TRM_CHOPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8496 #define VREF_TRM_CHOPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8497 #define VREF_TRM_CHOPEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_TRM_CHOPEN_SHIFT)) & VREF_TRM_CHOPEN_MASK)
<> 144:ef7eb2e8f9f7 8498
<> 144:ef7eb2e8f9f7 8499 /*! @name SC - VREF Status and Control Register */
<> 144:ef7eb2e8f9f7 8500 #define VREF_SC_MODE_LV_MASK (0x3U)
<> 144:ef7eb2e8f9f7 8501 #define VREF_SC_MODE_LV_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8502 #define VREF_SC_MODE_LV(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_MODE_LV_SHIFT)) & VREF_SC_MODE_LV_MASK)
<> 144:ef7eb2e8f9f7 8503 #define VREF_SC_VREFST_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8504 #define VREF_SC_VREFST_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8505 #define VREF_SC_VREFST(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_VREFST_SHIFT)) & VREF_SC_VREFST_MASK)
<> 144:ef7eb2e8f9f7 8506 #define VREF_SC_ICOMPEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8507 #define VREF_SC_ICOMPEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8508 #define VREF_SC_ICOMPEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_ICOMPEN_SHIFT)) & VREF_SC_ICOMPEN_MASK)
<> 144:ef7eb2e8f9f7 8509 #define VREF_SC_REGEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8510 #define VREF_SC_REGEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8511 #define VREF_SC_REGEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_REGEN_SHIFT)) & VREF_SC_REGEN_MASK)
<> 144:ef7eb2e8f9f7 8512 #define VREF_SC_VREFEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8513 #define VREF_SC_VREFEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8514 #define VREF_SC_VREFEN(x) (((uint8_t)(((uint8_t)(x)) << VREF_SC_VREFEN_SHIFT)) & VREF_SC_VREFEN_MASK)
<> 144:ef7eb2e8f9f7 8515
<> 144:ef7eb2e8f9f7 8516
<> 144:ef7eb2e8f9f7 8517 /*!
<> 144:ef7eb2e8f9f7 8518 * @}
<> 144:ef7eb2e8f9f7 8519 */ /* end of group VREF_Register_Masks */
<> 144:ef7eb2e8f9f7 8520
<> 144:ef7eb2e8f9f7 8521
<> 144:ef7eb2e8f9f7 8522 /* VREF - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8523 /** Peripheral VREF base address */
<> 144:ef7eb2e8f9f7 8524 #define VREF_BASE (0x40074000u)
<> 144:ef7eb2e8f9f7 8525 /** Peripheral VREF base pointer */
<> 144:ef7eb2e8f9f7 8526 #define VREF ((VREF_Type *)VREF_BASE)
<> 144:ef7eb2e8f9f7 8527 /** Array initializer of VREF peripheral base addresses */
<> 144:ef7eb2e8f9f7 8528 #define VREF_BASE_ADDRS { VREF_BASE }
<> 144:ef7eb2e8f9f7 8529 /** Array initializer of VREF peripheral base pointers */
<> 144:ef7eb2e8f9f7 8530 #define VREF_BASE_PTRS { VREF }
<> 144:ef7eb2e8f9f7 8531
<> 144:ef7eb2e8f9f7 8532 /*!
<> 144:ef7eb2e8f9f7 8533 * @}
<> 144:ef7eb2e8f9f7 8534 */ /* end of group VREF_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8535
<> 144:ef7eb2e8f9f7 8536
<> 144:ef7eb2e8f9f7 8537 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8538 -- WDOG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8539 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8540
<> 144:ef7eb2e8f9f7 8541 /*!
<> 144:ef7eb2e8f9f7 8542 * @addtogroup WDOG_Peripheral_Access_Layer WDOG Peripheral Access Layer
<> 144:ef7eb2e8f9f7 8543 * @{
<> 144:ef7eb2e8f9f7 8544 */
<> 144:ef7eb2e8f9f7 8545
<> 144:ef7eb2e8f9f7 8546 /** WDOG - Register Layout Typedef */
<> 144:ef7eb2e8f9f7 8547 typedef struct {
<> 144:ef7eb2e8f9f7 8548 __IO uint16_t STCTRLH; /**< Watchdog Status and Control Register High, offset: 0x0 */
<> 144:ef7eb2e8f9f7 8549 __IO uint16_t STCTRLL; /**< Watchdog Status and Control Register Low, offset: 0x2 */
<> 144:ef7eb2e8f9f7 8550 __IO uint16_t TOVALH; /**< Watchdog Time-out Value Register High, offset: 0x4 */
<> 144:ef7eb2e8f9f7 8551 __IO uint16_t TOVALL; /**< Watchdog Time-out Value Register Low, offset: 0x6 */
<> 144:ef7eb2e8f9f7 8552 __IO uint16_t WINH; /**< Watchdog Window Register High, offset: 0x8 */
<> 144:ef7eb2e8f9f7 8553 __IO uint16_t WINL; /**< Watchdog Window Register Low, offset: 0xA */
<> 144:ef7eb2e8f9f7 8554 __IO uint16_t REFRESH; /**< Watchdog Refresh register, offset: 0xC */
<> 144:ef7eb2e8f9f7 8555 __IO uint16_t UNLOCK; /**< Watchdog Unlock register, offset: 0xE */
<> 144:ef7eb2e8f9f7 8556 __IO uint16_t TMROUTH; /**< Watchdog Timer Output Register High, offset: 0x10 */
<> 144:ef7eb2e8f9f7 8557 __IO uint16_t TMROUTL; /**< Watchdog Timer Output Register Low, offset: 0x12 */
<> 144:ef7eb2e8f9f7 8558 __IO uint16_t RSTCNT; /**< Watchdog Reset Count register, offset: 0x14 */
<> 144:ef7eb2e8f9f7 8559 __IO uint16_t PRESC; /**< Watchdog Prescaler register, offset: 0x16 */
<> 144:ef7eb2e8f9f7 8560 } WDOG_Type;
<> 144:ef7eb2e8f9f7 8561
<> 144:ef7eb2e8f9f7 8562 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8563 -- WDOG Register Masks
<> 144:ef7eb2e8f9f7 8564 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8565
<> 144:ef7eb2e8f9f7 8566 /*!
<> 144:ef7eb2e8f9f7 8567 * @addtogroup WDOG_Register_Masks WDOG Register Masks
<> 144:ef7eb2e8f9f7 8568 * @{
<> 144:ef7eb2e8f9f7 8569 */
<> 144:ef7eb2e8f9f7 8570
<> 144:ef7eb2e8f9f7 8571 /*! @name STCTRLH - Watchdog Status and Control Register High */
<> 144:ef7eb2e8f9f7 8572 #define WDOG_STCTRLH_WDOGEN_MASK (0x1U)
<> 144:ef7eb2e8f9f7 8573 #define WDOG_STCTRLH_WDOGEN_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8574 #define WDOG_STCTRLH_WDOGEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WDOGEN_SHIFT)) & WDOG_STCTRLH_WDOGEN_MASK)
<> 144:ef7eb2e8f9f7 8575 #define WDOG_STCTRLH_CLKSRC_MASK (0x2U)
<> 144:ef7eb2e8f9f7 8576 #define WDOG_STCTRLH_CLKSRC_SHIFT (1U)
<> 144:ef7eb2e8f9f7 8577 #define WDOG_STCTRLH_CLKSRC(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_CLKSRC_SHIFT)) & WDOG_STCTRLH_CLKSRC_MASK)
<> 144:ef7eb2e8f9f7 8578 #define WDOG_STCTRLH_IRQRSTEN_MASK (0x4U)
<> 144:ef7eb2e8f9f7 8579 #define WDOG_STCTRLH_IRQRSTEN_SHIFT (2U)
<> 144:ef7eb2e8f9f7 8580 #define WDOG_STCTRLH_IRQRSTEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_IRQRSTEN_SHIFT)) & WDOG_STCTRLH_IRQRSTEN_MASK)
<> 144:ef7eb2e8f9f7 8581 #define WDOG_STCTRLH_WINEN_MASK (0x8U)
<> 144:ef7eb2e8f9f7 8582 #define WDOG_STCTRLH_WINEN_SHIFT (3U)
<> 144:ef7eb2e8f9f7 8583 #define WDOG_STCTRLH_WINEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WINEN_SHIFT)) & WDOG_STCTRLH_WINEN_MASK)
<> 144:ef7eb2e8f9f7 8584 #define WDOG_STCTRLH_ALLOWUPDATE_MASK (0x10U)
<> 144:ef7eb2e8f9f7 8585 #define WDOG_STCTRLH_ALLOWUPDATE_SHIFT (4U)
<> 144:ef7eb2e8f9f7 8586 #define WDOG_STCTRLH_ALLOWUPDATE(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_ALLOWUPDATE_SHIFT)) & WDOG_STCTRLH_ALLOWUPDATE_MASK)
<> 144:ef7eb2e8f9f7 8587 #define WDOG_STCTRLH_DBGEN_MASK (0x20U)
<> 144:ef7eb2e8f9f7 8588 #define WDOG_STCTRLH_DBGEN_SHIFT (5U)
<> 144:ef7eb2e8f9f7 8589 #define WDOG_STCTRLH_DBGEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_DBGEN_SHIFT)) & WDOG_STCTRLH_DBGEN_MASK)
<> 144:ef7eb2e8f9f7 8590 #define WDOG_STCTRLH_STOPEN_MASK (0x40U)
<> 144:ef7eb2e8f9f7 8591 #define WDOG_STCTRLH_STOPEN_SHIFT (6U)
<> 144:ef7eb2e8f9f7 8592 #define WDOG_STCTRLH_STOPEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_STOPEN_SHIFT)) & WDOG_STCTRLH_STOPEN_MASK)
<> 144:ef7eb2e8f9f7 8593 #define WDOG_STCTRLH_WAITEN_MASK (0x80U)
<> 144:ef7eb2e8f9f7 8594 #define WDOG_STCTRLH_WAITEN_SHIFT (7U)
<> 144:ef7eb2e8f9f7 8595 #define WDOG_STCTRLH_WAITEN(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_WAITEN_SHIFT)) & WDOG_STCTRLH_WAITEN_MASK)
<> 144:ef7eb2e8f9f7 8596 #define WDOG_STCTRLH_TESTWDOG_MASK (0x400U)
<> 144:ef7eb2e8f9f7 8597 #define WDOG_STCTRLH_TESTWDOG_SHIFT (10U)
<> 144:ef7eb2e8f9f7 8598 #define WDOG_STCTRLH_TESTWDOG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_TESTWDOG_SHIFT)) & WDOG_STCTRLH_TESTWDOG_MASK)
<> 144:ef7eb2e8f9f7 8599 #define WDOG_STCTRLH_TESTSEL_MASK (0x800U)
<> 144:ef7eb2e8f9f7 8600 #define WDOG_STCTRLH_TESTSEL_SHIFT (11U)
<> 144:ef7eb2e8f9f7 8601 #define WDOG_STCTRLH_TESTSEL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_TESTSEL_SHIFT)) & WDOG_STCTRLH_TESTSEL_MASK)
<> 144:ef7eb2e8f9f7 8602 #define WDOG_STCTRLH_BYTESEL_MASK (0x3000U)
<> 144:ef7eb2e8f9f7 8603 #define WDOG_STCTRLH_BYTESEL_SHIFT (12U)
<> 144:ef7eb2e8f9f7 8604 #define WDOG_STCTRLH_BYTESEL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_BYTESEL_SHIFT)) & WDOG_STCTRLH_BYTESEL_MASK)
<> 144:ef7eb2e8f9f7 8605 #define WDOG_STCTRLH_DISTESTWDOG_MASK (0x4000U)
<> 144:ef7eb2e8f9f7 8606 #define WDOG_STCTRLH_DISTESTWDOG_SHIFT (14U)
<> 144:ef7eb2e8f9f7 8607 #define WDOG_STCTRLH_DISTESTWDOG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLH_DISTESTWDOG_SHIFT)) & WDOG_STCTRLH_DISTESTWDOG_MASK)
<> 144:ef7eb2e8f9f7 8608
<> 144:ef7eb2e8f9f7 8609 /*! @name STCTRLL - Watchdog Status and Control Register Low */
<> 144:ef7eb2e8f9f7 8610 #define WDOG_STCTRLL_INTFLG_MASK (0x8000U)
<> 144:ef7eb2e8f9f7 8611 #define WDOG_STCTRLL_INTFLG_SHIFT (15U)
<> 144:ef7eb2e8f9f7 8612 #define WDOG_STCTRLL_INTFLG(x) (((uint16_t)(((uint16_t)(x)) << WDOG_STCTRLL_INTFLG_SHIFT)) & WDOG_STCTRLL_INTFLG_MASK)
<> 144:ef7eb2e8f9f7 8613
<> 144:ef7eb2e8f9f7 8614 /*! @name TOVALH - Watchdog Time-out Value Register High */
<> 144:ef7eb2e8f9f7 8615 #define WDOG_TOVALH_TOVALHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8616 #define WDOG_TOVALH_TOVALHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8617 #define WDOG_TOVALH_TOVALHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TOVALH_TOVALHIGH_SHIFT)) & WDOG_TOVALH_TOVALHIGH_MASK)
<> 144:ef7eb2e8f9f7 8618
<> 144:ef7eb2e8f9f7 8619 /*! @name TOVALL - Watchdog Time-out Value Register Low */
<> 144:ef7eb2e8f9f7 8620 #define WDOG_TOVALL_TOVALLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8621 #define WDOG_TOVALL_TOVALLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8622 #define WDOG_TOVALL_TOVALLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TOVALL_TOVALLOW_SHIFT)) & WDOG_TOVALL_TOVALLOW_MASK)
<> 144:ef7eb2e8f9f7 8623
<> 144:ef7eb2e8f9f7 8624 /*! @name WINH - Watchdog Window Register High */
<> 144:ef7eb2e8f9f7 8625 #define WDOG_WINH_WINHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8626 #define WDOG_WINH_WINHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8627 #define WDOG_WINH_WINHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_WINH_WINHIGH_SHIFT)) & WDOG_WINH_WINHIGH_MASK)
<> 144:ef7eb2e8f9f7 8628
<> 144:ef7eb2e8f9f7 8629 /*! @name WINL - Watchdog Window Register Low */
<> 144:ef7eb2e8f9f7 8630 #define WDOG_WINL_WINLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8631 #define WDOG_WINL_WINLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8632 #define WDOG_WINL_WINLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_WINL_WINLOW_SHIFT)) & WDOG_WINL_WINLOW_MASK)
<> 144:ef7eb2e8f9f7 8633
<> 144:ef7eb2e8f9f7 8634 /*! @name REFRESH - Watchdog Refresh register */
<> 144:ef7eb2e8f9f7 8635 #define WDOG_REFRESH_WDOGREFRESH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8636 #define WDOG_REFRESH_WDOGREFRESH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8637 #define WDOG_REFRESH_WDOGREFRESH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_REFRESH_WDOGREFRESH_SHIFT)) & WDOG_REFRESH_WDOGREFRESH_MASK)
<> 144:ef7eb2e8f9f7 8638
<> 144:ef7eb2e8f9f7 8639 /*! @name UNLOCK - Watchdog Unlock register */
<> 144:ef7eb2e8f9f7 8640 #define WDOG_UNLOCK_WDOGUNLOCK_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8641 #define WDOG_UNLOCK_WDOGUNLOCK_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8642 #define WDOG_UNLOCK_WDOGUNLOCK(x) (((uint16_t)(((uint16_t)(x)) << WDOG_UNLOCK_WDOGUNLOCK_SHIFT)) & WDOG_UNLOCK_WDOGUNLOCK_MASK)
<> 144:ef7eb2e8f9f7 8643
<> 144:ef7eb2e8f9f7 8644 /*! @name TMROUTH - Watchdog Timer Output Register High */
<> 144:ef7eb2e8f9f7 8645 #define WDOG_TMROUTH_TIMEROUTHIGH_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8646 #define WDOG_TMROUTH_TIMEROUTHIGH_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8647 #define WDOG_TMROUTH_TIMEROUTHIGH(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TMROUTH_TIMEROUTHIGH_SHIFT)) & WDOG_TMROUTH_TIMEROUTHIGH_MASK)
<> 144:ef7eb2e8f9f7 8648
<> 144:ef7eb2e8f9f7 8649 /*! @name TMROUTL - Watchdog Timer Output Register Low */
<> 144:ef7eb2e8f9f7 8650 #define WDOG_TMROUTL_TIMEROUTLOW_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8651 #define WDOG_TMROUTL_TIMEROUTLOW_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8652 #define WDOG_TMROUTL_TIMEROUTLOW(x) (((uint16_t)(((uint16_t)(x)) << WDOG_TMROUTL_TIMEROUTLOW_SHIFT)) & WDOG_TMROUTL_TIMEROUTLOW_MASK)
<> 144:ef7eb2e8f9f7 8653
<> 144:ef7eb2e8f9f7 8654 /*! @name RSTCNT - Watchdog Reset Count register */
<> 144:ef7eb2e8f9f7 8655 #define WDOG_RSTCNT_RSTCNT_MASK (0xFFFFU)
<> 144:ef7eb2e8f9f7 8656 #define WDOG_RSTCNT_RSTCNT_SHIFT (0U)
<> 144:ef7eb2e8f9f7 8657 #define WDOG_RSTCNT_RSTCNT(x) (((uint16_t)(((uint16_t)(x)) << WDOG_RSTCNT_RSTCNT_SHIFT)) & WDOG_RSTCNT_RSTCNT_MASK)
<> 144:ef7eb2e8f9f7 8658
<> 144:ef7eb2e8f9f7 8659 /*! @name PRESC - Watchdog Prescaler register */
<> 144:ef7eb2e8f9f7 8660 #define WDOG_PRESC_PRESCVAL_MASK (0x700U)
<> 144:ef7eb2e8f9f7 8661 #define WDOG_PRESC_PRESCVAL_SHIFT (8U)
<> 144:ef7eb2e8f9f7 8662 #define WDOG_PRESC_PRESCVAL(x) (((uint16_t)(((uint16_t)(x)) << WDOG_PRESC_PRESCVAL_SHIFT)) & WDOG_PRESC_PRESCVAL_MASK)
<> 144:ef7eb2e8f9f7 8663
<> 144:ef7eb2e8f9f7 8664
<> 144:ef7eb2e8f9f7 8665 /*!
<> 144:ef7eb2e8f9f7 8666 * @}
<> 144:ef7eb2e8f9f7 8667 */ /* end of group WDOG_Register_Masks */
<> 144:ef7eb2e8f9f7 8668
<> 144:ef7eb2e8f9f7 8669
<> 144:ef7eb2e8f9f7 8670 /* WDOG - Peripheral instance base addresses */
<> 144:ef7eb2e8f9f7 8671 /** Peripheral WDOG base address */
<> 144:ef7eb2e8f9f7 8672 #define WDOG_BASE (0x40052000u)
<> 144:ef7eb2e8f9f7 8673 /** Peripheral WDOG base pointer */
<> 144:ef7eb2e8f9f7 8674 #define WDOG ((WDOG_Type *)WDOG_BASE)
<> 144:ef7eb2e8f9f7 8675 /** Array initializer of WDOG peripheral base addresses */
<> 144:ef7eb2e8f9f7 8676 #define WDOG_BASE_ADDRS { WDOG_BASE }
<> 144:ef7eb2e8f9f7 8677 /** Array initializer of WDOG peripheral base pointers */
<> 144:ef7eb2e8f9f7 8678 #define WDOG_BASE_PTRS { WDOG }
<> 144:ef7eb2e8f9f7 8679 /** Interrupt vectors for the WDOG peripheral type */
<> 144:ef7eb2e8f9f7 8680 #define WDOG_IRQS { WDOG_EWM_IRQn }
<> 144:ef7eb2e8f9f7 8681
<> 144:ef7eb2e8f9f7 8682 /*!
<> 144:ef7eb2e8f9f7 8683 * @}
<> 144:ef7eb2e8f9f7 8684 */ /* end of group WDOG_Peripheral_Access_Layer */
<> 144:ef7eb2e8f9f7 8685
<> 144:ef7eb2e8f9f7 8686
<> 144:ef7eb2e8f9f7 8687 /*
<> 144:ef7eb2e8f9f7 8688 ** End of section using anonymous unions
<> 144:ef7eb2e8f9f7 8689 */
<> 144:ef7eb2e8f9f7 8690
<> 144:ef7eb2e8f9f7 8691 #if defined(__ARMCC_VERSION)
<> 144:ef7eb2e8f9f7 8692 #pragma pop
<> 144:ef7eb2e8f9f7 8693 #elif defined(__CWCC__)
<> 144:ef7eb2e8f9f7 8694 #pragma pop
<> 144:ef7eb2e8f9f7 8695 #elif defined(__GNUC__)
<> 144:ef7eb2e8f9f7 8696 /* leave anonymous unions enabled */
<> 144:ef7eb2e8f9f7 8697 #elif defined(__IAR_SYSTEMS_ICC__)
<> 144:ef7eb2e8f9f7 8698 #pragma language=default
<> 144:ef7eb2e8f9f7 8699 #else
<> 144:ef7eb2e8f9f7 8700 #error Not supported compiler type
<> 144:ef7eb2e8f9f7 8701 #endif
<> 144:ef7eb2e8f9f7 8702
<> 144:ef7eb2e8f9f7 8703 /*!
<> 144:ef7eb2e8f9f7 8704 * @}
<> 144:ef7eb2e8f9f7 8705 */ /* end of group Peripheral_access_layer */
<> 144:ef7eb2e8f9f7 8706
<> 144:ef7eb2e8f9f7 8707
<> 144:ef7eb2e8f9f7 8708 /* ----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 8709 -- SDK Compatibility
<> 144:ef7eb2e8f9f7 8710 ---------------------------------------------------------------------------- */
<> 144:ef7eb2e8f9f7 8711
<> 144:ef7eb2e8f9f7 8712 /*!
<> 144:ef7eb2e8f9f7 8713 * @addtogroup SDK_Compatibility_Symbols SDK Compatibility
<> 144:ef7eb2e8f9f7 8714 * @{
<> 144:ef7eb2e8f9f7 8715 */
<> 144:ef7eb2e8f9f7 8716
<> 144:ef7eb2e8f9f7 8717 #define MCG_C2_EREFS0_MASK MCG_C2_EREFS_MASK
<> 144:ef7eb2e8f9f7 8718 #define MCG_C2_EREFS0_SHIFT MCG_C2_EREFS_SHIFT
<> 144:ef7eb2e8f9f7 8719 #define MCG_C2_HGO0_MASK MCG_C2_HGO_MASK
<> 144:ef7eb2e8f9f7 8720 #define MCG_C2_HGO0_SHIFT MCG_C2_HGO_SHIFT
<> 144:ef7eb2e8f9f7 8721 #define MCG_C2_RANGE0_MASK MCG_C2_RANGE_MASK
<> 144:ef7eb2e8f9f7 8722 #define MCG_C2_RANGE0_SHIFT MCG_C2_RANGE_SHIFT
<> 144:ef7eb2e8f9f7 8723 #define MCG_C2_RANGE0(x) MCG_C2_RANGE(x)
<> 144:ef7eb2e8f9f7 8724 #define MCM_ISR_REG(base) MCM_ISCR_REG(base)
<> 144:ef7eb2e8f9f7 8725 #define MCM_ISR_FIOC_MASK MCM_ISCR_FIOC_MASK
<> 144:ef7eb2e8f9f7 8726 #define MCM_ISR_FIOC_SHIFT MCM_ISCR_FIOC_SHIFT
<> 144:ef7eb2e8f9f7 8727 #define MCM_ISR_FDZC_MASK MCM_ISCR_FDZC_MASK
<> 144:ef7eb2e8f9f7 8728 #define MCM_ISR_FDZC_SHIFT MCM_ISCR_FDZC_SHIFT
<> 144:ef7eb2e8f9f7 8729 #define MCM_ISR_FOFC_MASK MCM_ISCR_FOFC_MASK
<> 144:ef7eb2e8f9f7 8730 #define MCM_ISR_FOFC_SHIFT MCM_ISCR_FOFC_SHIFT
<> 144:ef7eb2e8f9f7 8731 #define MCM_ISR_FUFC_MASK MCM_ISCR_FUFC_MASK
<> 144:ef7eb2e8f9f7 8732 #define MCM_ISR_FUFC_SHIFT MCM_ISCR_FUFC_SHIFT
<> 144:ef7eb2e8f9f7 8733 #define MCM_ISR_FIXC_MASK MCM_ISCR_FIXC_MASK
<> 144:ef7eb2e8f9f7 8734 #define MCM_ISR_FIXC_SHIFT MCM_ISCR_FIXC_SHIFT
<> 144:ef7eb2e8f9f7 8735 #define MCM_ISR_FIDC_MASK MCM_ISCR_FIDC_MASK
<> 144:ef7eb2e8f9f7 8736 #define MCM_ISR_FIDC_SHIFT MCM_ISCR_FIDC_SHIFT
<> 144:ef7eb2e8f9f7 8737 #define MCM_ISR_FIOCE_MASK MCM_ISCR_FIOCE_MASK
<> 144:ef7eb2e8f9f7 8738 #define MCM_ISR_FIOCE_SHIFT MCM_ISCR_FIOCE_SHIFT
<> 144:ef7eb2e8f9f7 8739 #define MCM_ISR_FDZCE_MASK MCM_ISCR_FDZCE_MASK
<> 144:ef7eb2e8f9f7 8740 #define MCM_ISR_FDZCE_SHIFT MCM_ISCR_FDZCE_SHIFT
<> 144:ef7eb2e8f9f7 8741 #define MCM_ISR_FOFCE_MASK MCM_ISCR_FOFCE_MASK
<> 144:ef7eb2e8f9f7 8742 #define MCM_ISR_FOFCE_SHIFT MCM_ISCR_FOFCE_SHIFT
<> 144:ef7eb2e8f9f7 8743 #define MCM_ISR_FUFCE_MASK MCM_ISCR_FUFCE_MASK
<> 144:ef7eb2e8f9f7 8744 #define MCM_ISR_FUFCE_SHIFT MCM_ISCR_FUFCE_SHIFT
<> 144:ef7eb2e8f9f7 8745 #define MCM_ISR_FIXCE_MASK MCM_ISCR_FIXCE_MASK
<> 144:ef7eb2e8f9f7 8746 #define MCM_ISR_FIXCE_SHIFT MCM_ISCR_FIXCE_SHIFT
<> 144:ef7eb2e8f9f7 8747 #define MCM_ISR_FIDCE_MASK MCM_ISCR_FIDCE_MASK
<> 144:ef7eb2e8f9f7 8748 #define MCM_ISR_FIDCE_SHIFT MCM_ISCR_FIDCE_SHIFT
<> 144:ef7eb2e8f9f7 8749 #define DSPI0 SPI0
<> 144:ef7eb2e8f9f7 8750 #define DSPI1 SPI1
<> 144:ef7eb2e8f9f7 8751 #define GPIOA_BASE PTA_BASE
<> 144:ef7eb2e8f9f7 8752 #define GPIOA PTA
<> 144:ef7eb2e8f9f7 8753 #define GPIOB_BASE PTB_BASE
<> 144:ef7eb2e8f9f7 8754 #define GPIOB PTB
<> 144:ef7eb2e8f9f7 8755 #define GPIOC_BASE PTC_BASE
<> 144:ef7eb2e8f9f7 8756 #define GPIOC PTC
<> 144:ef7eb2e8f9f7 8757 #define GPIOD_BASE PTD_BASE
<> 144:ef7eb2e8f9f7 8758 #define GPIOD PTD
<> 144:ef7eb2e8f9f7 8759 #define GPIOE_BASE PTE_BASE
<> 144:ef7eb2e8f9f7 8760 #define GPIOE PTE
<> 144:ef7eb2e8f9f7 8761 #define DMAMUX0 DMAMUX
<> 144:ef7eb2e8f9f7 8762 #define USB_ADDINFO_IRQNUM_MASK This_symbol_has_been_deprecated
<> 144:ef7eb2e8f9f7 8763 #define USB_ADDINFO_IRQNUM_SHIFT This_symbol_has_been_deprecated
<> 144:ef7eb2e8f9f7 8764 #define USB_ADDINFO_IRQNUM(x) This_symbol_has_been_deprecated
<> 144:ef7eb2e8f9f7 8765 #define Watchdog_IRQn WDOG_EWM_IRQn
<> 144:ef7eb2e8f9f7 8766 #define Watchdog_IRQHandler WDOG_EWM_IRQHandler
<> 144:ef7eb2e8f9f7 8767 #define LPTimer_IRQn LPTMR0_IRQn
<> 144:ef7eb2e8f9f7 8768 #define LPTimer_IRQHandler LPTMR0_IRQHandler
<> 144:ef7eb2e8f9f7 8769 #define LLW_IRQn LLWU_IRQn
<> 144:ef7eb2e8f9f7 8770 #define LLW_IRQHandler LLWU_IRQHandler
<> 144:ef7eb2e8f9f7 8771
<> 144:ef7eb2e8f9f7 8772 /*!
<> 144:ef7eb2e8f9f7 8773 * @}
<> 144:ef7eb2e8f9f7 8774 */ /* end of group SDK_Compatibility_Symbols */
<> 144:ef7eb2e8f9f7 8775
<> 144:ef7eb2e8f9f7 8776
<> 144:ef7eb2e8f9f7 8777 #endif /* _MK22F51212_H_ */
<> 144:ef7eb2e8f9f7 8778