mbed-dev - mbed library sources. Supersedes mbed-src.

Users » mbed_official » Code » mbed-dev

mbed official / mbed-dev

mbed library sources. Supersedes mbed-src.

Dependents: Nucleo_Hello_Encoder BLE_iBeaconScan AM1805_DEMO DISCO-F429ZI_ExportTemplate1 ... more

targets/TARGET_STM/TARGET_STM32L4/device/stm32l4xx_ll_rcc.h@149:156823d33999, 2016-10-28 (annotated)

Committer:: <>
Date:: Fri Oct 28 11:17:30 2016 +0100
Revision:: 149:156823d33999
Parent:: targets/cmsis/TARGET_STM/TARGET_STM32L4/stm32l4xx_ll_rcc.h@144:ef7eb2e8f9f7
Child:: 167:e84263d55307

This updates the lib to the mbed lib v128

NOTE: This release includes a restructuring of the file and directory locations and thus some

include paths in your code may need updating accordingly.

Who changed what in which revision?

User	Revision	Line number	New contents of line
<>	144:ef7eb2e8f9f7	1	/**
<>	144:ef7eb2e8f9f7	2	******************************************************************************
<>	144:ef7eb2e8f9f7	3	* @file stm32l4xx_ll_rcc.h
<>	144:ef7eb2e8f9f7	4	* @author MCD Application Team
<>	144:ef7eb2e8f9f7	5	* @version V1.5.1
<>	144:ef7eb2e8f9f7	6	* @date 31-May-2016
<>	144:ef7eb2e8f9f7	7	* @brief Header file of RCC LL module.
<>	144:ef7eb2e8f9f7	8	******************************************************************************
<>	144:ef7eb2e8f9f7	9	* @attention
<>	144:ef7eb2e8f9f7	10	*
<>	144:ef7eb2e8f9f7	11	* <h2><center>© COPYRIGHT(c) 2016 STMicroelectronics</center></h2>
<>	144:ef7eb2e8f9f7	12	*
<>	144:ef7eb2e8f9f7	13	* Redistribution and use in source and binary forms, with or without modification,
<>	144:ef7eb2e8f9f7	14	* are permitted provided that the following conditions are met:
<>	144:ef7eb2e8f9f7	15	* 1. Redistributions of source code must retain the above copyright notice,
<>	144:ef7eb2e8f9f7	16	* this list of conditions and the following disclaimer.
<>	144:ef7eb2e8f9f7	17	* 2. Redistributions in binary form must reproduce the above copyright notice,
<>	144:ef7eb2e8f9f7	18	* this list of conditions and the following disclaimer in the documentation
<>	144:ef7eb2e8f9f7	19	* and/or other materials provided with the distribution.
<>	144:ef7eb2e8f9f7	20	* 3. Neither the name of STMicroelectronics nor the names of its contributors
<>	144:ef7eb2e8f9f7	21	* may be used to endorse or promote products derived from this software
<>	144:ef7eb2e8f9f7	22	* without specific prior written permission.
<>	144:ef7eb2e8f9f7	23	*
<>	144:ef7eb2e8f9f7	24	* THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
<>	144:ef7eb2e8f9f7	25	* AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
<>	144:ef7eb2e8f9f7	26	* IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
<>	144:ef7eb2e8f9f7	27	* DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE
<>	144:ef7eb2e8f9f7	28	* FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
<>	144:ef7eb2e8f9f7	29	* DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
<>	144:ef7eb2e8f9f7	30	* SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
<>	144:ef7eb2e8f9f7	31	* CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
<>	144:ef7eb2e8f9f7	32	* OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
<>	144:ef7eb2e8f9f7	33	* OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
<>	144:ef7eb2e8f9f7	34	*
<>	144:ef7eb2e8f9f7	35	******************************************************************************
<>	144:ef7eb2e8f9f7	36	*/
<>	144:ef7eb2e8f9f7	37
<>	144:ef7eb2e8f9f7	38	/* Define to prevent recursive inclusion -------------------------------------*/
<>	144:ef7eb2e8f9f7	39	#ifndef __STM32L4xx_LL_RCC_H
<>	144:ef7eb2e8f9f7	40	#define __STM32L4xx_LL_RCC_H
<>	144:ef7eb2e8f9f7	41
<>	144:ef7eb2e8f9f7	42	#ifdef __cplusplus
<>	144:ef7eb2e8f9f7	43	extern "C" {
<>	144:ef7eb2e8f9f7	44	#endif
<>	144:ef7eb2e8f9f7	45
<>	144:ef7eb2e8f9f7	46	/* Includes ------------------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	47	#include "stm32l4xx.h"
<>	144:ef7eb2e8f9f7	48
<>	144:ef7eb2e8f9f7	49	/** @addtogroup STM32L4xx_LL_Driver
<>	144:ef7eb2e8f9f7	50	* @{
<>	144:ef7eb2e8f9f7	51	*/
<>	144:ef7eb2e8f9f7	52
<>	144:ef7eb2e8f9f7	53	#if defined(RCC)
<>	144:ef7eb2e8f9f7	54
<>	144:ef7eb2e8f9f7	55	/** @defgroup RCC_LL RCC
<>	144:ef7eb2e8f9f7	56	* @{
<>	144:ef7eb2e8f9f7	57	*/
<>	144:ef7eb2e8f9f7	58
<>	144:ef7eb2e8f9f7	59	/* Private types -------------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	60	/* Private variables ---------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	61	/** @defgroup RCC_LL_Private_Variables RCC Private Variables
<>	144:ef7eb2e8f9f7	62	* @{
<>	144:ef7eb2e8f9f7	63	*/
<>	144:ef7eb2e8f9f7	64
<>	144:ef7eb2e8f9f7	65	static const uint8_t aRCC_APBAHBPrescTable[8] = {0, 0, 0, 0, 1, 2, 3, 4};
<>	144:ef7eb2e8f9f7	66
<>	144:ef7eb2e8f9f7	67	/**
<>	144:ef7eb2e8f9f7	68	* @}
<>	144:ef7eb2e8f9f7	69	*/
<>	144:ef7eb2e8f9f7	70
<>	144:ef7eb2e8f9f7	71	/* Private constants ---------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	72	/** @defgroup RCC_LL_Private_Constants RCC Private Constants
<>	144:ef7eb2e8f9f7	73	* @{
<>	144:ef7eb2e8f9f7	74	*/
<>	144:ef7eb2e8f9f7	75	/* Defines used for the bit position in the register and perform offsets*/
<>	144:ef7eb2e8f9f7	76	#define RCC_POSITION_HPRE (uint32_t)POSITION_VAL(RCC_CFGR_HPRE)
<>	144:ef7eb2e8f9f7	77	#define RCC_POSITION_PPRE1 (uint32_t)POSITION_VAL(RCC_CFGR_PPRE1)
<>	144:ef7eb2e8f9f7	78	#define RCC_POSITION_PPRE2 (uint32_t)POSITION_VAL(RCC_CFGR_PPRE2)
<>	144:ef7eb2e8f9f7	79	#define RCC_POSITION_HSICAL (uint32_t)POSITION_VAL(RCC_ICSCR_HSICAL)
<>	144:ef7eb2e8f9f7	80	#define RCC_POSITION_HSITRIM (uint32_t)POSITION_VAL(RCC_ICSCR_HSITRIM)
<>	144:ef7eb2e8f9f7	81	#define RCC_POSITION_MSICAL (uint32_t)POSITION_VAL(RCC_ICSCR_MSICAL)
<>	144:ef7eb2e8f9f7	82	#define RCC_POSITION_MSITRIM (uint32_t)POSITION_VAL(RCC_ICSCR_MSITRIM)
<>	144:ef7eb2e8f9f7	83	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	84	#define RCC_POSITION_HSI48CAL (uint32_t)POSITION_VAL(RCC_CRRCR_HSI48CAL)
<>	144:ef7eb2e8f9f7	85	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	86	#define RCC_POSITION_PLLN (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLN)
<>	144:ef7eb2e8f9f7	87	#define RCC_POSITION_PLLM (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLM)
<>	144:ef7eb2e8f9f7	88	#define RCC_POSITION_PLLR (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLR)
<>	144:ef7eb2e8f9f7	89	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	90	#define RCC_POSITION_PLLP (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLPDIV)
<>	144:ef7eb2e8f9f7	91	#else
<>	144:ef7eb2e8f9f7	92	#define RCC_POSITION_PLLP (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLP)
<>	144:ef7eb2e8f9f7	93	#endif /* RCC_PLLP_DIV_2_31_SUPPOR T*/
<>	144:ef7eb2e8f9f7	94	#define RCC_POSITION_PLLQ (uint32_t)POSITION_VAL(RCC_PLLCFGR_PLLQ)
<>	144:ef7eb2e8f9f7	95	#define RCC_POSITION_PLLSAI1N (uint32_t)POSITION_VAL(RCC_PLLSAI1CFGR_PLLSAI1N)
<>	144:ef7eb2e8f9f7	96	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	97	#define RCC_POSITION_PLLSAI1P (uint32_t)POSITION_VAL(RCC_PLLSAI1CFGR_PLLSAI1PDIV)
<>	144:ef7eb2e8f9f7	98	#else
<>	144:ef7eb2e8f9f7	99	#define RCC_POSITION_PLLSAI1P (uint32_t)POSITION_VAL(RCC_PLLSAI1CFGR_PLLSAI1P)
<>	144:ef7eb2e8f9f7	100	#endif /RCC_PLLSAI1P_DIV_2_31_SUPPORT/
<>	144:ef7eb2e8f9f7	101	#define RCC_POSITION_PLLSAI1Q (uint32_t)POSITION_VAL(RCC_PLLSAI1CFGR_PLLSAI1Q)
<>	144:ef7eb2e8f9f7	102	#define RCC_POSITION_PLLSAI1R (uint32_t)POSITION_VAL(RCC_PLLSAI1CFGR_PLLSAI1R)
<>	144:ef7eb2e8f9f7	103	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	104	#define RCC_POSITION_PLLSAI2N (uint32_t)POSITION_VAL(RCC_PLLSAI2CFGR_PLLSAI2N)
<>	144:ef7eb2e8f9f7	105	#define RCC_POSITION_PLLSAI2P (uint32_t)POSITION_VAL(RCC_PLLSAI2CFGR_PLLSAI2P)
<>	144:ef7eb2e8f9f7	106	#define RCC_POSITION_PLLSAI2R (uint32_t)POSITION_VAL(RCC_PLLSAI2CFGR_PLLSAI2R)
<>	144:ef7eb2e8f9f7	107	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	108
<>	144:ef7eb2e8f9f7	109	/**
<>	144:ef7eb2e8f9f7	110	* @}
<>	144:ef7eb2e8f9f7	111	*/
<>	144:ef7eb2e8f9f7	112
<>	144:ef7eb2e8f9f7	113	/* Private macros ------------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	114	#if defined(USE_FULL_LL_DRIVER)
<>	144:ef7eb2e8f9f7	115	/** @defgroup RCC_LL_Private_Macros RCC Private Macros
<>	144:ef7eb2e8f9f7	116	* @{
<>	144:ef7eb2e8f9f7	117	*/
<>	144:ef7eb2e8f9f7	118	/**
<>	144:ef7eb2e8f9f7	119	* @}
<>	144:ef7eb2e8f9f7	120	*/
<>	144:ef7eb2e8f9f7	121	#endif /USE_FULL_LL_DRIVER/
<>	144:ef7eb2e8f9f7	122	/* Exported types ------------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	123	#if defined(USE_FULL_LL_DRIVER)
<>	144:ef7eb2e8f9f7	124	/** @defgroup RCC_LL_Exported_Types RCC Exported Types
<>	144:ef7eb2e8f9f7	125	* @{
<>	144:ef7eb2e8f9f7	126	*/
<>	144:ef7eb2e8f9f7	127
<>	144:ef7eb2e8f9f7	128	/** @defgroup LL_ES_CLOCK_FREQ Clocks Frequency Structure
<>	144:ef7eb2e8f9f7	129	* @{
<>	144:ef7eb2e8f9f7	130	*/
<>	144:ef7eb2e8f9f7	131
<>	144:ef7eb2e8f9f7	132	/**
<>	144:ef7eb2e8f9f7	133	* @brief RCC Clocks Frequency Structure
<>	144:ef7eb2e8f9f7	134	*/
<>	144:ef7eb2e8f9f7	135	typedef struct
<>	144:ef7eb2e8f9f7	136	{
<>	144:ef7eb2e8f9f7	137	uint32_t SYSCLK_Frequency; /!< SYSCLK clock frequency /
<>	144:ef7eb2e8f9f7	138	uint32_t HCLK_Frequency; /!< HCLK clock frequency /
<>	144:ef7eb2e8f9f7	139	uint32_t PCLK1_Frequency; /!< PCLK1 clock frequency /
<>	144:ef7eb2e8f9f7	140	uint32_t PCLK2_Frequency; /!< PCLK2 clock frequency /
<>	144:ef7eb2e8f9f7	141	} LL_RCC_ClocksTypeDef;
<>	144:ef7eb2e8f9f7	142
<>	144:ef7eb2e8f9f7	143	/**
<>	144:ef7eb2e8f9f7	144	* @}
<>	144:ef7eb2e8f9f7	145	*/
<>	144:ef7eb2e8f9f7	146
<>	144:ef7eb2e8f9f7	147	/**
<>	144:ef7eb2e8f9f7	148	* @}
<>	144:ef7eb2e8f9f7	149	*/
<>	144:ef7eb2e8f9f7	150	#endif /* USE_FULL_LL_DRIVER */
<>	144:ef7eb2e8f9f7	151
<>	144:ef7eb2e8f9f7	152	/* Exported constants --------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	153	/** @defgroup RCC_LL_Exported_Constants RCC Exported Constants
<>	144:ef7eb2e8f9f7	154	* @{
<>	144:ef7eb2e8f9f7	155	*/
<>	144:ef7eb2e8f9f7	156
<>	144:ef7eb2e8f9f7	157	/** @defgroup RCC_LL_EC_OSC_VALUES Oscillator Values adaptation
<>	144:ef7eb2e8f9f7	158	* @brief Defines used to adapt values of different oscillators
<>	144:ef7eb2e8f9f7	159	* @note These values could be modified in the user environment according to
<>	144:ef7eb2e8f9f7	160	* HW set-up.
<>	144:ef7eb2e8f9f7	161	* @{
<>	144:ef7eb2e8f9f7	162	*/
<>	144:ef7eb2e8f9f7	163	#if !defined (HSE_VALUE)
<>	144:ef7eb2e8f9f7	164	#define HSE_VALUE ((uint32_t)8000000) /!< Value of the HSE oscillator in Hz /
<>	144:ef7eb2e8f9f7	165	#endif /* HSE_VALUE */
<>	144:ef7eb2e8f9f7	166
<>	144:ef7eb2e8f9f7	167	#if !defined (HSI_VALUE)
<>	144:ef7eb2e8f9f7	168	#define HSI_VALUE ((uint32_t)16000000) /!< Value of the HSI oscillator in Hz /
<>	144:ef7eb2e8f9f7	169	#endif /* HSI_VALUE */
<>	144:ef7eb2e8f9f7	170
<>	144:ef7eb2e8f9f7	171	#if !defined (LSE_VALUE)
<>	144:ef7eb2e8f9f7	172	#define LSE_VALUE ((uint32_t)32768) /!< Value of the LSE oscillator in Hz /
<>	144:ef7eb2e8f9f7	173	#endif /* LSE_VALUE */
<>	144:ef7eb2e8f9f7	174
<>	144:ef7eb2e8f9f7	175	#if !defined (LSI_VALUE)
<>	144:ef7eb2e8f9f7	176	#define LSI_VALUE ((uint32_t)32000) /!< Value of the LSI oscillator in Hz /
<>	144:ef7eb2e8f9f7	177	#endif /* LSI_VALUE */
<>	144:ef7eb2e8f9f7	178	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	179
<>	144:ef7eb2e8f9f7	180	#if !defined (HSI48_VALUE)
<>	144:ef7eb2e8f9f7	181	#define HSI48_VALUE ((uint32_t)48000000) /!< Value of the HSI48 oscillator in Hz /
<>	144:ef7eb2e8f9f7	182	#endif /* HSI48_VALUE */
<>	144:ef7eb2e8f9f7	183	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	184	/**
<>	144:ef7eb2e8f9f7	185	* @}
<>	144:ef7eb2e8f9f7	186	*/
<>	144:ef7eb2e8f9f7	187
<>	144:ef7eb2e8f9f7	188	/** @defgroup RCC_LL_EC_CLEAR_FLAG Clear Flags Defines
<>	144:ef7eb2e8f9f7	189	* @brief Flags defines which can be used with LL_RCC_WriteReg function
<>	144:ef7eb2e8f9f7	190	* @{
<>	144:ef7eb2e8f9f7	191	*/
<>	144:ef7eb2e8f9f7	192	#define LL_RCC_CICR_LSIRDYC RCC_CICR_LSIRDYC /!< LSI Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	193	#define LL_RCC_CICR_LSERDYC RCC_CICR_LSERDYC /!< LSE Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	194	#define LL_RCC_CICR_MSIRDYC RCC_CICR_MSIRDYC /!< MSI Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	195	#define LL_RCC_CICR_HSIRDYC RCC_CICR_HSIRDYC /!< HSI Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	196	#define LL_RCC_CICR_HSERDYC RCC_CICR_HSERDYC /!< HSE Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	197	#define LL_RCC_CICR_PLLRDYC RCC_CICR_PLLRDYC /!< PLL Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	198	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	199	#define LL_RCC_CICR_HSI48RDYC RCC_CICR_HSI48RDYC /!< HSI48 Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	200	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	201	#define LL_RCC_CICR_PLLSAI1RDYC RCC_CICR_PLLSAI1RDYC /!< PLLSAI1 Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	202	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	203	#define LL_RCC_CICR_PLLSAI2RDYC RCC_CICR_PLLSAI2RDYC /!< PLLSAI2 Ready Interrupt Clear /
<>	144:ef7eb2e8f9f7	204	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	205	#define LL_RCC_CICR_LSECSSC RCC_CICR_LSECSSC /!< LSE Clock Security System Interrupt Clear /
<>	144:ef7eb2e8f9f7	206	#define LL_RCC_CICR_CSSC RCC_CICR_CSSC /!< Clock Security System Interrupt Clear /
<>	144:ef7eb2e8f9f7	207	/**
<>	144:ef7eb2e8f9f7	208	* @}
<>	144:ef7eb2e8f9f7	209	*/
<>	144:ef7eb2e8f9f7	210
<>	144:ef7eb2e8f9f7	211	/** @defgroup RCC_LL_EC_GET_FLAG Get Flags Defines
<>	144:ef7eb2e8f9f7	212	* @brief Flags defines which can be used with LL_RCC_ReadReg function
<>	144:ef7eb2e8f9f7	213	* @{
<>	144:ef7eb2e8f9f7	214	*/
<>	144:ef7eb2e8f9f7	215	#define LL_RCC_CIFR_LSIRDYF RCC_CIFR_LSIRDYF /!< LSI Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	216	#define LL_RCC_CIFR_LSERDYF RCC_CIFR_LSERDYF /!< LSE Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	217	#define LL_RCC_CIFR_MSIRDYF RCC_CIFR_MSIRDYF /!< MSI Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	218	#define LL_RCC_CIFR_HSIRDYF RCC_CIFR_HSIRDYF /!< HSI Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	219	#define LL_RCC_CIFR_HSERDYF RCC_CIFR_HSERDYF /!< HSE Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	220	#define LL_RCC_CIFR_PLLRDYF RCC_CIFR_PLLRDYF /!< PLL Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	221	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	222	#define LL_RCC_CIFR_HSI48RDYF RCC_CIFR_HSI48RDYF /!< HSI48 Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	223	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	224	#define LL_RCC_CIFR_PLLSAI1RDYF RCC_CIFR_PLLSAI1RDYF /!< PLLSAI1 Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	225	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	226	#define LL_RCC_CIFR_PLLSAI2RDYF RCC_CIFR_PLLSAI2RDYF /!< PLLSAI2 Ready Interrupt flag /
<>	144:ef7eb2e8f9f7	227	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	228	#define LL_RCC_CIFR_LSECSSF RCC_CIFR_LSECSSF /!< LSE Clock Security System Interrupt flag /
<>	144:ef7eb2e8f9f7	229	#define LL_RCC_CIFR_CSSF RCC_CIFR_CSSF /!< Clock Security System Interrupt flag /
<>	144:ef7eb2e8f9f7	230	#define LL_RCC_CSR_FWRSTF RCC_CSR_FWRSTF /!< Firewall reset flag /
<>	144:ef7eb2e8f9f7	231	#define LL_RCC_CSR_LPWRRSTF RCC_CSR_LPWRRSTF /!< Low-Power reset flag /
<>	144:ef7eb2e8f9f7	232	#define LL_RCC_CSR_OBLRSTF RCC_CSR_OBLRSTF /!< OBL reset flag /
<>	144:ef7eb2e8f9f7	233	#define LL_RCC_CSR_PINRSTF RCC_CSR_PINRSTF /!< PIN reset flag /
<>	144:ef7eb2e8f9f7	234	#define LL_RCC_CSR_SFTRSTF RCC_CSR_SFTRSTF /!< Software Reset flag /
<>	144:ef7eb2e8f9f7	235	#define LL_RCC_CSR_IWDGRSTF RCC_CSR_IWDGRSTF /!< Independent Watchdog reset flag /
<>	144:ef7eb2e8f9f7	236	#define LL_RCC_CSR_WWDGRSTF RCC_CSR_WWDGRSTF /!< Window watchdog reset flag /
<>	144:ef7eb2e8f9f7	237	#define LL_RCC_CSR_BORRSTF RCC_CSR_BORRSTF /!< BOR reset flag /
<>	144:ef7eb2e8f9f7	238	/**
<>	144:ef7eb2e8f9f7	239	* @}
<>	144:ef7eb2e8f9f7	240	*/
<>	144:ef7eb2e8f9f7	241
<>	144:ef7eb2e8f9f7	242	/** @defgroup RCC_LL_EC_IT IT Defines
<>	144:ef7eb2e8f9f7	243	* @brief IT defines which can be used with LL_RCC_ReadReg and LL_RCC_WriteReg functions
<>	144:ef7eb2e8f9f7	244	* @{
<>	144:ef7eb2e8f9f7	245	*/
<>	144:ef7eb2e8f9f7	246	#define LL_RCC_CIER_LSIRDYIE RCC_CIER_LSIRDYIE /!< LSI Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	247	#define LL_RCC_CIER_LSERDYIE RCC_CIER_LSERDYIE /!< LSE Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	248	#define LL_RCC_CIER_MSIRDYIE RCC_CIER_MSIRDYIE /!< MSI Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	249	#define LL_RCC_CIER_HSIRDYIE RCC_CIER_HSIRDYIE /!< HSI Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	250	#define LL_RCC_CIER_HSERDYIE RCC_CIER_HSERDYIE /!< HSE Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	251	#define LL_RCC_CIER_PLLRDYIE RCC_CIER_PLLRDYIE /!< PLL Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	252	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	253	#define LL_RCC_CIER_HSI48RDYIE RCC_CIER_HSI48RDYIE /!< HSI48 Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	254	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	255	#define LL_RCC_CIER_PLLSAI1RDYIE RCC_CIER_PLLSAI1RDYIE /!< PLLSAI1 Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	256	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	257	#define LL_RCC_CIER_PLLSAI2RDYIE RCC_CIER_PLLSAI2RDYIE /!< PLLSAI2 Ready Interrupt Enable /
<>	144:ef7eb2e8f9f7	258	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	259	#define LL_RCC_CIER_LSECSSIE RCC_CIER_LSECSSIE /!< LSE CSS Interrupt Enable /
<>	144:ef7eb2e8f9f7	260	/**
<>	144:ef7eb2e8f9f7	261	* @}
<>	144:ef7eb2e8f9f7	262	*/
<>	144:ef7eb2e8f9f7	263
<>	144:ef7eb2e8f9f7	264	/** @defgroup RCC_LL_EC_LSEDRIVE LSE oscillator drive capability
<>	144:ef7eb2e8f9f7	265	* @{
<>	144:ef7eb2e8f9f7	266	*/
<>	144:ef7eb2e8f9f7	267	#define LL_RCC_LSEDRIVE_LOW ((uint32_t)0x00000000) /!< Xtal mode lower driving capability /
<>	144:ef7eb2e8f9f7	268	#define LL_RCC_LSEDRIVE_MEDIUMLOW RCC_BDCR_LSEDRV_0 /!< Xtal mode medium low driving capability /
<>	144:ef7eb2e8f9f7	269	#define LL_RCC_LSEDRIVE_MEDIUMHIGH RCC_BDCR_LSEDRV_1 /!< Xtal mode medium high driving capability /
<>	144:ef7eb2e8f9f7	270	#define LL_RCC_LSEDRIVE_HIGH RCC_BDCR_LSEDRV /!< Xtal mode higher driving capability /
<>	144:ef7eb2e8f9f7	271	/**
<>	144:ef7eb2e8f9f7	272	* @}
<>	144:ef7eb2e8f9f7	273	*/
<>	144:ef7eb2e8f9f7	274
<>	144:ef7eb2e8f9f7	275	/** @defgroup RCC_LL_EC_MSIRANGE MSI clock ranges
<>	144:ef7eb2e8f9f7	276	* @{
<>	144:ef7eb2e8f9f7	277	*/
<>	144:ef7eb2e8f9f7	278	#define LL_RCC_MSIRANGE_0 RCC_CR_MSIRANGE_0 /!< MSI = 100 KHz /
<>	144:ef7eb2e8f9f7	279	#define LL_RCC_MSIRANGE_1 RCC_CR_MSIRANGE_1 /!< MSI = 200 KHz /
<>	144:ef7eb2e8f9f7	280	#define LL_RCC_MSIRANGE_2 RCC_CR_MSIRANGE_2 /!< MSI = 400 KHz /
<>	144:ef7eb2e8f9f7	281	#define LL_RCC_MSIRANGE_3 RCC_CR_MSIRANGE_3 /!< MSI = 800 KHz /
<>	144:ef7eb2e8f9f7	282	#define LL_RCC_MSIRANGE_4 RCC_CR_MSIRANGE_4 /!< MSI = 1 MHz /
<>	144:ef7eb2e8f9f7	283	#define LL_RCC_MSIRANGE_5 RCC_CR_MSIRANGE_5 /!< MSI = 2 MHz /
<>	144:ef7eb2e8f9f7	284	#define LL_RCC_MSIRANGE_6 RCC_CR_MSIRANGE_6 /!< MSI = 4 MHz /
<>	144:ef7eb2e8f9f7	285	#define LL_RCC_MSIRANGE_7 RCC_CR_MSIRANGE_7 /!< MSI = 8 MHz /
<>	144:ef7eb2e8f9f7	286	#define LL_RCC_MSIRANGE_8 RCC_CR_MSIRANGE_8 /!< MSI = 16 MHz /
<>	144:ef7eb2e8f9f7	287	#define LL_RCC_MSIRANGE_9 RCC_CR_MSIRANGE_9 /!< MSI = 24 MHz /
<>	144:ef7eb2e8f9f7	288	#define LL_RCC_MSIRANGE_10 RCC_CR_MSIRANGE_10 /!< MSI = 32 MHz /
<>	144:ef7eb2e8f9f7	289	#define LL_RCC_MSIRANGE_11 RCC_CR_MSIRANGE_11 /!< MSI = 48 MHz /
<>	144:ef7eb2e8f9f7	290	/**
<>	144:ef7eb2e8f9f7	291	* @}
<>	144:ef7eb2e8f9f7	292	*/
<>	144:ef7eb2e8f9f7	293
<>	144:ef7eb2e8f9f7	294	/** @defgroup RCC_LL_EC_MSISRANGE MSI range after Standby mode
<>	144:ef7eb2e8f9f7	295	* @{
<>	144:ef7eb2e8f9f7	296	*/
<>	144:ef7eb2e8f9f7	297	#define LL_RCC_MSISRANGE_4 RCC_CSR_MSISRANGE_1 /!< MSI = 1 MHz /
<>	144:ef7eb2e8f9f7	298	#define LL_RCC_MSISRANGE_5 RCC_CSR_MSISRANGE_2 /!< MSI = 2 MHz /
<>	144:ef7eb2e8f9f7	299	#define LL_RCC_MSISRANGE_6 RCC_CSR_MSISRANGE_4 /!< MSI = 4 MHz /
<>	144:ef7eb2e8f9f7	300	#define LL_RCC_MSISRANGE_7 RCC_CSR_MSISRANGE_8 /!< MSI = 8 MHz /
<>	144:ef7eb2e8f9f7	301	/**
<>	144:ef7eb2e8f9f7	302	* @}
<>	144:ef7eb2e8f9f7	303	*/
<>	144:ef7eb2e8f9f7	304
<>	144:ef7eb2e8f9f7	305	/** @defgroup RCC_LL_EC_LSCO_CLKSOURCE LSCO Selection
<>	144:ef7eb2e8f9f7	306	* @{
<>	144:ef7eb2e8f9f7	307	*/
<>	144:ef7eb2e8f9f7	308	#define LL_RCC_LSCO_CLKSOURCE_LSI (uint32_t)0x00000000 /!< LSI selection for low speed clock /
<>	144:ef7eb2e8f9f7	309	#define LL_RCC_LSCO_CLKSOURCE_LSE RCC_BDCR_LSCOSEL /!< LSE selection for low speed clock /
<>	144:ef7eb2e8f9f7	310	/**
<>	144:ef7eb2e8f9f7	311	* @}
<>	144:ef7eb2e8f9f7	312	*/
<>	144:ef7eb2e8f9f7	313
<>	144:ef7eb2e8f9f7	314	/** @defgroup RCC_LL_EC_SYS_CLKSOURCE System clock switch
<>	144:ef7eb2e8f9f7	315	* @{
<>	144:ef7eb2e8f9f7	316	*/
<>	144:ef7eb2e8f9f7	317	#define LL_RCC_SYS_CLKSOURCE_MSI RCC_CFGR_SW_MSI /!< MSI selection as system clock /
<>	144:ef7eb2e8f9f7	318	#define LL_RCC_SYS_CLKSOURCE_HSI RCC_CFGR_SW_HSI /!< HSI selection as system clock /
<>	144:ef7eb2e8f9f7	319	#define LL_RCC_SYS_CLKSOURCE_HSE RCC_CFGR_SW_HSE /!< HSE selection as system clock /
<>	144:ef7eb2e8f9f7	320	#define LL_RCC_SYS_CLKSOURCE_PLL RCC_CFGR_SW_PLL /!< PLL selection as system clock /
<>	144:ef7eb2e8f9f7	321	/**
<>	144:ef7eb2e8f9f7	322	* @}
<>	144:ef7eb2e8f9f7	323	*/
<>	144:ef7eb2e8f9f7	324
<>	144:ef7eb2e8f9f7	325	/** @defgroup RCC_LL_EC_SYS_CLKSOURCE_STATUS System clock switch status
<>	144:ef7eb2e8f9f7	326	* @{
<>	144:ef7eb2e8f9f7	327	*/
<>	144:ef7eb2e8f9f7	328	#define LL_RCC_SYS_CLKSOURCE_STATUS_MSI RCC_CFGR_SWS_MSI /!< MSI used as system clock /
<>	144:ef7eb2e8f9f7	329	#define LL_RCC_SYS_CLKSOURCE_STATUS_HSI RCC_CFGR_SWS_HSI /!< HSI used as system clock /
<>	144:ef7eb2e8f9f7	330	#define LL_RCC_SYS_CLKSOURCE_STATUS_HSE RCC_CFGR_SWS_HSE /!< HSE used as system clock /
<>	144:ef7eb2e8f9f7	331	#define LL_RCC_SYS_CLKSOURCE_STATUS_PLL RCC_CFGR_SWS_PLL /!< PLL used as system clock /
<>	144:ef7eb2e8f9f7	332	/**
<>	144:ef7eb2e8f9f7	333	* @}
<>	144:ef7eb2e8f9f7	334	*/
<>	144:ef7eb2e8f9f7	335
<>	144:ef7eb2e8f9f7	336	/** @defgroup RCC_LL_EC_SYSCLK_DIV AHB prescaler
<>	144:ef7eb2e8f9f7	337	* @{
<>	144:ef7eb2e8f9f7	338	*/
<>	144:ef7eb2e8f9f7	339	#define LL_RCC_SYSCLK_DIV_1 RCC_CFGR_HPRE_DIV1 /!< SYSCLK not divided /
<>	144:ef7eb2e8f9f7	340	#define LL_RCC_SYSCLK_DIV_2 RCC_CFGR_HPRE_DIV2 /!< SYSCLK divided by 2 /
<>	144:ef7eb2e8f9f7	341	#define LL_RCC_SYSCLK_DIV_4 RCC_CFGR_HPRE_DIV4 /!< SYSCLK divided by 4 /
<>	144:ef7eb2e8f9f7	342	#define LL_RCC_SYSCLK_DIV_8 RCC_CFGR_HPRE_DIV8 /!< SYSCLK divided by 8 /
<>	144:ef7eb2e8f9f7	343	#define LL_RCC_SYSCLK_DIV_16 RCC_CFGR_HPRE_DIV16 /!< SYSCLK divided by 16 /
<>	144:ef7eb2e8f9f7	344	#define LL_RCC_SYSCLK_DIV_64 RCC_CFGR_HPRE_DIV64 /!< SYSCLK divided by 64 /
<>	144:ef7eb2e8f9f7	345	#define LL_RCC_SYSCLK_DIV_128 RCC_CFGR_HPRE_DIV128 /!< SYSCLK divided by 128 /
<>	144:ef7eb2e8f9f7	346	#define LL_RCC_SYSCLK_DIV_256 RCC_CFGR_HPRE_DIV256 /!< SYSCLK divided by 256 /
<>	144:ef7eb2e8f9f7	347	#define LL_RCC_SYSCLK_DIV_512 RCC_CFGR_HPRE_DIV512 /!< SYSCLK divided by 512 /
<>	144:ef7eb2e8f9f7	348	/**
<>	144:ef7eb2e8f9f7	349	* @}
<>	144:ef7eb2e8f9f7	350	*/
<>	144:ef7eb2e8f9f7	351
<>	144:ef7eb2e8f9f7	352	/** @defgroup RCC_LL_EC_APB1_DIV APB low-speed prescaler (APB1)
<>	144:ef7eb2e8f9f7	353	* @{
<>	144:ef7eb2e8f9f7	354	*/
<>	144:ef7eb2e8f9f7	355	#define LL_RCC_APB1_DIV_1 RCC_CFGR_PPRE1_DIV1 /!< HCLK not divided /
<>	144:ef7eb2e8f9f7	356	#define LL_RCC_APB1_DIV_2 RCC_CFGR_PPRE1_DIV2 /!< HCLK divided by 2 /
<>	144:ef7eb2e8f9f7	357	#define LL_RCC_APB1_DIV_4 RCC_CFGR_PPRE1_DIV4 /!< HCLK divided by 4 /
<>	144:ef7eb2e8f9f7	358	#define LL_RCC_APB1_DIV_8 RCC_CFGR_PPRE1_DIV8 /!< HCLK divided by 8 /
<>	144:ef7eb2e8f9f7	359	#define LL_RCC_APB1_DIV_16 RCC_CFGR_PPRE1_DIV16 /!< HCLK divided by 16 /
<>	144:ef7eb2e8f9f7	360	/**
<>	144:ef7eb2e8f9f7	361	* @}
<>	144:ef7eb2e8f9f7	362	*/
<>	144:ef7eb2e8f9f7	363	/** @defgroup RCC_LL_EC_APB2_DIV APB high-speed prescaler (APB2)
<>	144:ef7eb2e8f9f7	364	* @{
<>	144:ef7eb2e8f9f7	365	*/
<>	144:ef7eb2e8f9f7	366	#define LL_RCC_APB2_DIV_1 RCC_CFGR_PPRE2_DIV1 /!< HCLK not divided /
<>	144:ef7eb2e8f9f7	367	#define LL_RCC_APB2_DIV_2 RCC_CFGR_PPRE2_DIV2 /!< HCLK divided by 2 /
<>	144:ef7eb2e8f9f7	368	#define LL_RCC_APB2_DIV_4 RCC_CFGR_PPRE2_DIV4 /!< HCLK divided by 4 /
<>	144:ef7eb2e8f9f7	369	#define LL_RCC_APB2_DIV_8 RCC_CFGR_PPRE2_DIV8 /!< HCLK divided by 8 /
<>	144:ef7eb2e8f9f7	370	#define LL_RCC_APB2_DIV_16 RCC_CFGR_PPRE2_DIV16 /!< HCLK divided by 16 /
<>	144:ef7eb2e8f9f7	371	/**
<>	144:ef7eb2e8f9f7	372	* @}
<>	144:ef7eb2e8f9f7	373	*/
<>	144:ef7eb2e8f9f7	374	/** @defgroup RCC_LL_EC_STOP_WAKEUPCLOCK Wakeup from Stop and CSS backup clock selection
<>	144:ef7eb2e8f9f7	375	* @{
<>	144:ef7eb2e8f9f7	376	*/
<>	144:ef7eb2e8f9f7	377	#define LL_RCC_STOP_WAKEUPCLOCK_MSI ((uint32_t)0x00000000) /!< MSI selection after wake-up from STOP /
<>	144:ef7eb2e8f9f7	378	#define LL_RCC_STOP_WAKEUPCLOCK_HSI RCC_CFGR_STOPWUCK /!< HSI selection after wake-up from STOP /
<>	144:ef7eb2e8f9f7	379	/**
<>	144:ef7eb2e8f9f7	380	* @}
<>	144:ef7eb2e8f9f7	381	*/
<>	144:ef7eb2e8f9f7	382
<>	144:ef7eb2e8f9f7	383	/** @defgroup RCC_LL_EC_MCO1SOURCE MCO1 SOURCE selection
<>	144:ef7eb2e8f9f7	384	* @{
<>	144:ef7eb2e8f9f7	385	*/
<>	144:ef7eb2e8f9f7	386	#define LL_RCC_MCO1SOURCE_NOCLOCK ((uint32_t)0x00000000) /!< MCO output disabled, no clock on MCO /
<>	144:ef7eb2e8f9f7	387	#define LL_RCC_MCO1SOURCE_SYSCLK RCC_CFGR_MCOSEL_0 /!< SYSCLK selection as MCO1 source /
<>	144:ef7eb2e8f9f7	388	#define LL_RCC_MCO1SOURCE_MSI RCC_CFGR_MCOSEL_1 /!< MSI selection as MCO1 source /
<>	144:ef7eb2e8f9f7	389	#define LL_RCC_MCO1SOURCE_HSI (RCC_CFGR_MCOSEL_0\| RCC_CFGR_MCOSEL_1) /!< HSI16 selection as MCO1 source /
<>	144:ef7eb2e8f9f7	390	#define LL_RCC_MCO1SOURCE_HSE RCC_CFGR_MCOSEL_2 /!< HSE selection as MCO1 source /
<>	144:ef7eb2e8f9f7	391	#define LL_RCC_MCO1SOURCE_PLLCLK (RCC_CFGR_MCOSEL_0\|RCC_CFGR_MCOSEL_2) /!< Main PLL selection as MCO1 source /
<>	144:ef7eb2e8f9f7	392	#define LL_RCC_MCO1SOURCE_LSI (RCC_CFGR_MCOSEL_1\|RCC_CFGR_MCOSEL_2) /!< LSI selection as MCO1 source /
<>	144:ef7eb2e8f9f7	393	#define LL_RCC_MCO1SOURCE_LSE (RCC_CFGR_MCOSEL_0\|RCC_CFGR_MCOSEL_1\|RCC_CFGR_MCOSEL_2) /!< LSE selection as MCO1 source /
<>	144:ef7eb2e8f9f7	394	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	395	#define LL_RCC_MCO1SOURCE_HSI48 RCC_CFGR_MCOSEL_3 /!< HSI48 selection as MCO1 source /
<>	144:ef7eb2e8f9f7	396	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	397	/**
<>	144:ef7eb2e8f9f7	398	* @}
<>	144:ef7eb2e8f9f7	399	*/
<>	144:ef7eb2e8f9f7	400
<>	144:ef7eb2e8f9f7	401	/** @defgroup RCC_LL_EC_MCO1_DIV MCO1 prescaler
<>	144:ef7eb2e8f9f7	402	* @{
<>	144:ef7eb2e8f9f7	403	*/
<>	144:ef7eb2e8f9f7	404	#define LL_RCC_MCO1_DIV_1 RCC_CFGR_MCOPRE_DIV1 /!< MCO not divided /
<>	144:ef7eb2e8f9f7	405	#define LL_RCC_MCO1_DIV_2 RCC_CFGR_MCOPRE_DIV2 /!< MCO divided by 2 /
<>	144:ef7eb2e8f9f7	406	#define LL_RCC_MCO1_DIV_4 RCC_CFGR_MCOPRE_DIV4 /!< MCO divided by 4 /
<>	144:ef7eb2e8f9f7	407	#define LL_RCC_MCO1_DIV_8 RCC_CFGR_MCOPRE_DIV8 /!< MCO divided by 8 /
<>	144:ef7eb2e8f9f7	408	#define LL_RCC_MCO1_DIV_16 RCC_CFGR_MCOPRE_DIV16 /!< MCO divided by 16 /
<>	144:ef7eb2e8f9f7	409	/**
<>	144:ef7eb2e8f9f7	410	* @}
<>	144:ef7eb2e8f9f7	411	*/
<>	144:ef7eb2e8f9f7	412
<>	144:ef7eb2e8f9f7	413	#if defined(USE_FULL_LL_DRIVER)
<>	144:ef7eb2e8f9f7	414	/** @defgroup RCC_LL_EC_PERIPH_FREQUENCY Peripheral clock frequency
<>	144:ef7eb2e8f9f7	415	* @{
<>	144:ef7eb2e8f9f7	416	*/
<>	144:ef7eb2e8f9f7	417	#define LL_RCC_PERIPH_FREQUENCY_NO (uint32_t)0x00000000 /!< No clock enabled for the peripheral /
<>	144:ef7eb2e8f9f7	418	#define LL_RCC_PERIPH_FREQUENCY_NA (uint32_t)0xFFFFFFFFU /!< Frequency cannot be provided as external clock /
<>	144:ef7eb2e8f9f7	419	/**
<>	144:ef7eb2e8f9f7	420	* @}
<>	144:ef7eb2e8f9f7	421	*/
<>	144:ef7eb2e8f9f7	422	#endif /* USE_FULL_LL_DRIVER */
<>	144:ef7eb2e8f9f7	423
<>	144:ef7eb2e8f9f7	424	/** @defgroup RCC_LL_EC_USART1_CLKSOURCE Peripheral USART clock source selection
<>	144:ef7eb2e8f9f7	425	* @{
<>	144:ef7eb2e8f9f7	426	*/
<>	144:ef7eb2e8f9f7	427	#define LL_RCC_USART1_CLKSOURCE_PCLK2 (uint32_t)((RCC_CCIPR_USART1SEL << 16) \| 0x00000000) /!< PCLK2 clock used as USART1 clock source /
<>	144:ef7eb2e8f9f7	428	#define LL_RCC_USART1_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_USART1SEL << 16) \| RCC_CCIPR_USART1SEL_0) /!< SYSCLK clock used as USART1 clock source /
<>	144:ef7eb2e8f9f7	429	#define LL_RCC_USART1_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_USART1SEL << 16) \| RCC_CCIPR_USART1SEL_1) /!< HSI clock used as USART1 clock source /
<>	144:ef7eb2e8f9f7	430	#define LL_RCC_USART1_CLKSOURCE_LSE (uint32_t)((RCC_CCIPR_USART1SEL << 16) \| RCC_CCIPR_USART1SEL) /!< LSE clock used as USART1 clock source /
<>	144:ef7eb2e8f9f7	431	#define LL_RCC_USART2_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_USART2SEL << 16) \| 0x00000000) /!< PCLK1 clock used as USART2 clock source /
<>	144:ef7eb2e8f9f7	432	#define LL_RCC_USART2_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_USART2SEL << 16) \| RCC_CCIPR_USART2SEL_0) /!< SYSCLK clock used as USART2 clock source /
<>	144:ef7eb2e8f9f7	433	#define LL_RCC_USART2_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_USART2SEL << 16) \| RCC_CCIPR_USART2SEL_1) /!< HSI clock used as USART2 clock source /
<>	144:ef7eb2e8f9f7	434	#define LL_RCC_USART2_CLKSOURCE_LSE (uint32_t)((RCC_CCIPR_USART2SEL << 16) \| RCC_CCIPR_USART2SEL) /!< LSE clock used as USART2 clock source /
<>	144:ef7eb2e8f9f7	435	#if defined(RCC_CCIPR_USART3SEL)
<>	144:ef7eb2e8f9f7	436	#define LL_RCC_USART3_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_USART3SEL << 16) \| 0x00000000) /!< PCLK1 clock used as USART3 clock source /
<>	144:ef7eb2e8f9f7	437	#define LL_RCC_USART3_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_USART3SEL << 16) \| RCC_CCIPR_USART3SEL_0) /!< SYSCLK clock used as USART3 clock source /
<>	144:ef7eb2e8f9f7	438	#define LL_RCC_USART3_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_USART3SEL << 16) \| RCC_CCIPR_USART3SEL_1) /!< HSI clock used as USART3 clock source /
<>	144:ef7eb2e8f9f7	439	#define LL_RCC_USART3_CLKSOURCE_LSE (uint32_t)((RCC_CCIPR_USART3SEL << 16) \| RCC_CCIPR_USART3SEL) /!< LSE clock used as USART3 clock source /
<>	144:ef7eb2e8f9f7	440	#endif /* RCC_CCIPR_USART3SEL */
<>	144:ef7eb2e8f9f7	441	/**
<>	144:ef7eb2e8f9f7	442	* @}
<>	144:ef7eb2e8f9f7	443	*/
<>	144:ef7eb2e8f9f7	444
<>	144:ef7eb2e8f9f7	445	#if defined(RCC_CCIPR_UART4SEL) \|\| defined(RCC_CCIPR_UART5SEL)
<>	144:ef7eb2e8f9f7	446	/** @defgroup RCC_LL_EC_UART4_CLKSOURCE Peripheral UART clock source selection
<>	144:ef7eb2e8f9f7	447	* @{
<>	144:ef7eb2e8f9f7	448	*/
<>	144:ef7eb2e8f9f7	449	#if defined(RCC_CCIPR_UART4SEL)
<>	144:ef7eb2e8f9f7	450	#define LL_RCC_UART4_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_UART4SEL << 16) \| 0x00000000) /!< PCLK1 clock used as UART4 clock source /
<>	144:ef7eb2e8f9f7	451	#define LL_RCC_UART4_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_UART4SEL << 16) \| RCC_CCIPR_UART4SEL_0) /!< SYSCLK clock used as UART4 clock source /
<>	144:ef7eb2e8f9f7	452	#define LL_RCC_UART4_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_UART4SEL << 16) \| RCC_CCIPR_UART4SEL_1) /!< HSI clock used as UART4 clock source /
<>	144:ef7eb2e8f9f7	453	#define LL_RCC_UART4_CLKSOURCE_LSE (uint32_t)((RCC_CCIPR_UART4SEL << 16) \| RCC_CCIPR_UART4SEL) /!< LSE clock used as UART4 clock source /
<>	144:ef7eb2e8f9f7	454	#endif /* RCC_CCIPR_UART4SEL */
<>	144:ef7eb2e8f9f7	455	#if defined(RCC_CCIPR_UART5SEL)
<>	144:ef7eb2e8f9f7	456	#define LL_RCC_UART5_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_UART5SEL << 16) \| 0x00000000) /!< PCLK1 clock used as UART5 clock source /
<>	144:ef7eb2e8f9f7	457	#define LL_RCC_UART5_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_UART5SEL << 16) \| RCC_CCIPR_UART5SEL_0) /!< SYSCLK clock used as UART5 clock source /
<>	144:ef7eb2e8f9f7	458	#define LL_RCC_UART5_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_UART5SEL << 16) \| RCC_CCIPR_UART5SEL_1) /!< HSI clock used as UART5 clock source /
<>	144:ef7eb2e8f9f7	459	#define LL_RCC_UART5_CLKSOURCE_LSE (uint32_t)((RCC_CCIPR_UART5SEL << 16) \| RCC_CCIPR_UART5SEL) /!< LSE clock used as UART5 clock source /
<>	144:ef7eb2e8f9f7	460	#endif /* RCC_CCIPR_UART5SEL */
<>	144:ef7eb2e8f9f7	461	/**
<>	144:ef7eb2e8f9f7	462	* @}
<>	144:ef7eb2e8f9f7	463	*/
<>	144:ef7eb2e8f9f7	464	#endif /* RCC_CCIPR_UART4SEL \|\| RCC_CCIPR_UART5SEL */
<>	144:ef7eb2e8f9f7	465
<>	144:ef7eb2e8f9f7	466	/** @defgroup RCC_LL_EC_LPUART1_CLKSOURCE Peripheral LPUART clock source selection
<>	144:ef7eb2e8f9f7	467	* @{
<>	144:ef7eb2e8f9f7	468	*/
<>	144:ef7eb2e8f9f7	469	#define LL_RCC_LPUART1_CLKSOURCE_PCLK1 (uint32_t)0x00000000 /!< PCLK1 clock used as LPUART1 clock source /
<>	144:ef7eb2e8f9f7	470	#define LL_RCC_LPUART1_CLKSOURCE_SYSCLK RCC_CCIPR_LPUART1SEL_0 /!< SYSCLK clock used as LPUART1 clock source /
<>	144:ef7eb2e8f9f7	471	#define LL_RCC_LPUART1_CLKSOURCE_HSI RCC_CCIPR_LPUART1SEL_1 /!< HSI clock used as LPUART1 clock source /
<>	144:ef7eb2e8f9f7	472	#define LL_RCC_LPUART1_CLKSOURCE_LSE RCC_CCIPR_LPUART1SEL /!< LSE clock used as LPUART1 clock source /
<>	144:ef7eb2e8f9f7	473	/**
<>	144:ef7eb2e8f9f7	474	* @}
<>	144:ef7eb2e8f9f7	475	*/
<>	144:ef7eb2e8f9f7	476
<>	144:ef7eb2e8f9f7	477	/** @defgroup RCC_LL_EC_I2C1_CLKSOURCE Peripheral I2C clock source selection
<>	144:ef7eb2e8f9f7	478	* @{
<>	144:ef7eb2e8f9f7	479	*/
<>	144:ef7eb2e8f9f7	480	#define LL_RCC_I2C1_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_I2C1SEL << 4) \| (0x00000000 >> 4)) /!< PCLK1 clock used as I2C1 clock source /
<>	144:ef7eb2e8f9f7	481	#define LL_RCC_I2C1_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_I2C1SEL << 4) \| (RCC_CCIPR_I2C1SEL_0 >> 4)) /!< SYSCLK clock used as I2C1 clock source /
<>	144:ef7eb2e8f9f7	482	#define LL_RCC_I2C1_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_I2C1SEL << 4) \| (RCC_CCIPR_I2C1SEL_1 >> 4)) /!< HSI clock used as I2C1 clock source /
<>	144:ef7eb2e8f9f7	483	#if defined(RCC_CCIPR_I2C2SEL)
<>	144:ef7eb2e8f9f7	484	#define LL_RCC_I2C2_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_I2C2SEL << 4) \| (0x00000000 >> 4)) /!< PCLK1 clock used as I2C2 clock source /
<>	144:ef7eb2e8f9f7	485	#define LL_RCC_I2C2_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_I2C2SEL << 4) \| (RCC_CCIPR_I2C2SEL_0 >> 4)) /!< SYSCLK clock used as I2C2 clock source /
<>	144:ef7eb2e8f9f7	486	#define LL_RCC_I2C2_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_I2C2SEL << 4) \| (RCC_CCIPR_I2C2SEL_1 >> 4)) /!< HSI clock used as I2C2 clock source /
<>	144:ef7eb2e8f9f7	487	#endif /* RCC_CCIPR_I2C2SEL */
<>	144:ef7eb2e8f9f7	488	#define LL_RCC_I2C3_CLKSOURCE_PCLK1 (uint32_t)((RCC_CCIPR_I2C3SEL << 4) \| (0x00000000 >> 4)) /!< PCLK1 clock used as I2C3 clock source /
<>	144:ef7eb2e8f9f7	489	#define LL_RCC_I2C3_CLKSOURCE_SYSCLK (uint32_t)((RCC_CCIPR_I2C3SEL << 4) \| (RCC_CCIPR_I2C3SEL_0 >> 4)) /!< SYSCLK clock used as I2C3 clock source /
<>	144:ef7eb2e8f9f7	490	#define LL_RCC_I2C3_CLKSOURCE_HSI (uint32_t)((RCC_CCIPR_I2C3SEL << 4) \| (RCC_CCIPR_I2C3SEL_1 >> 4)) /!< HSI clock used as I2C3 clock source /
<>	144:ef7eb2e8f9f7	491	/**
<>	144:ef7eb2e8f9f7	492	* @}
<>	144:ef7eb2e8f9f7	493	*/
<>	144:ef7eb2e8f9f7	494
<>	144:ef7eb2e8f9f7	495	/** @defgroup RCC_LL_EC_LPTIM1_CLKSOURCE Peripheral LPTIM clock source selection
<>	144:ef7eb2e8f9f7	496	* @{
<>	144:ef7eb2e8f9f7	497	*/
<>	144:ef7eb2e8f9f7	498	#define LL_RCC_LPTIM1_CLKSOURCE_PCLK1 (uint32_t)(RCC_CCIPR_LPTIM1SEL \| (0x00000000 >> 16)) /!< PCLK1 clock used as LPTIM1 clock source /
<>	144:ef7eb2e8f9f7	499	#define LL_RCC_LPTIM1_CLKSOURCE_LSI (uint32_t)(RCC_CCIPR_LPTIM1SEL \| (RCC_CCIPR_LPTIM1SEL_0 >> 16)) /!< LSI clock used as LPTIM1 clock source /
<>	144:ef7eb2e8f9f7	500	#define LL_RCC_LPTIM1_CLKSOURCE_HSI (uint32_t)(RCC_CCIPR_LPTIM1SEL \| (RCC_CCIPR_LPTIM1SEL_1 >> 16)) /!< HSI clock used as LPTIM1 clock source /
<>	144:ef7eb2e8f9f7	501	#define LL_RCC_LPTIM1_CLKSOURCE_LSE (uint32_t)(RCC_CCIPR_LPTIM1SEL \| (RCC_CCIPR_LPTIM1SEL >> 16)) /!< LSE clock used as LPTIM1 clock source /
<>	144:ef7eb2e8f9f7	502	#define LL_RCC_LPTIM2_CLKSOURCE_PCLK1 (uint32_t)(RCC_CCIPR_LPTIM2SEL \| (0x00000000 >> 16)) /!< PCLK1 clock used as LPTIM2 clock source /
<>	144:ef7eb2e8f9f7	503	#define LL_RCC_LPTIM2_CLKSOURCE_LSI (uint32_t)(RCC_CCIPR_LPTIM2SEL \| (RCC_CCIPR_LPTIM2SEL_0 >> 16)) /!< LSI clock used as LPTIM2 clock source /
<>	144:ef7eb2e8f9f7	504	#define LL_RCC_LPTIM2_CLKSOURCE_HSI (uint32_t)(RCC_CCIPR_LPTIM2SEL \| (RCC_CCIPR_LPTIM2SEL_1 >> 16)) /!< HSI clock used as LPTIM2 clock source /
<>	144:ef7eb2e8f9f7	505	#define LL_RCC_LPTIM2_CLKSOURCE_LSE (uint32_t)(RCC_CCIPR_LPTIM2SEL \| (RCC_CCIPR_LPTIM2SEL >> 16)) /!< LSE clock used as LPTIM2 clock source /
<>	144:ef7eb2e8f9f7	506	/**
<>	144:ef7eb2e8f9f7	507	* @}
<>	144:ef7eb2e8f9f7	508	*/
<>	144:ef7eb2e8f9f7	509
<>	144:ef7eb2e8f9f7	510	/** @defgroup RCC_LL_EC_SAI1_CLKSOURCE Peripheral SAI clock source selection
<>	144:ef7eb2e8f9f7	511	* @{
<>	144:ef7eb2e8f9f7	512	*/
<>	144:ef7eb2e8f9f7	513	#define LL_RCC_SAI1_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_SAI1SEL \| (0x00000000 >> 16)) /!< PLLSAI1 clock used as SAI1 clock source /
<>	144:ef7eb2e8f9f7	514	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	515	#define LL_RCC_SAI1_CLKSOURCE_PLLSAI2 (uint32_t)(RCC_CCIPR_SAI1SEL \| (RCC_CCIPR_SAI1SEL_0 >> 16)) /!< PLLSAI2 clock used as SAI1 clock source /
<>	144:ef7eb2e8f9f7	516	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	517	#define LL_RCC_SAI1_CLKSOURCE_PLL (uint32_t)(RCC_CCIPR_SAI1SEL \| (RCC_CCIPR_SAI1SEL_1 >> 16)) /!< PLL clock used as SAI1 clock source /
<>	144:ef7eb2e8f9f7	518	#define LL_RCC_SAI1_CLKSOURCE_PIN (uint32_t)(RCC_CCIPR_SAI1SEL \| (RCC_CCIPR_SAI1SEL >> 16)) /!< External input clock used as SAI1 clock source /
<>	144:ef7eb2e8f9f7	519	#if defined(RCC_CCIPR_SAI2SEL)
<>	144:ef7eb2e8f9f7	520	#define LL_RCC_SAI2_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_SAI2SEL \| (0x00000000 >> 16)) /!< PLLSAI1 clock used as SAI2 clock source /
<>	144:ef7eb2e8f9f7	521	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	522	#define LL_RCC_SAI2_CLKSOURCE_PLLSAI2 (uint32_t)(RCC_CCIPR_SAI2SEL \| (RCC_CCIPR_SAI2SEL_0 >> 16)) /!< PLLSAI2 clock used as SAI2 clock source /
<>	144:ef7eb2e8f9f7	523	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	524	#define LL_RCC_SAI2_CLKSOURCE_PLL (uint32_t)(RCC_CCIPR_SAI2SEL \| (RCC_CCIPR_SAI2SEL_1 >> 16)) /!< PLL clock used as SAI2 clock source /
<>	144:ef7eb2e8f9f7	525	#define LL_RCC_SAI2_CLKSOURCE_PIN (uint32_t)(RCC_CCIPR_SAI2SEL \| (RCC_CCIPR_SAI2SEL >> 16)) /!< External input clock used as SAI2 clock source /
<>	144:ef7eb2e8f9f7	526	#endif /* RCC_CCIPR_SAI2SEL */
<>	144:ef7eb2e8f9f7	527	/**
<>	144:ef7eb2e8f9f7	528	* @}
<>	144:ef7eb2e8f9f7	529	*/
<>	144:ef7eb2e8f9f7	530
<>	144:ef7eb2e8f9f7	531	/** @defgroup RCC_LL_EC_SDMMC1_CLKSOURCE Peripheral SDMMC clock source selection
<>	144:ef7eb2e8f9f7	532	* @{
<>	144:ef7eb2e8f9f7	533	*/
<>	144:ef7eb2e8f9f7	534	#define LL_RCC_SDMMC1_CLKSOURCE_NONE (uint32_t)(0x00000000) /!< No clock used as SDMMC1 clock source /
<>	144:ef7eb2e8f9f7	535	#define LL_RCC_SDMMC1_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_CLK48SEL_0) /!< PLLSAI1 clock used as SDMMC1 clock source /
<>	144:ef7eb2e8f9f7	536	#define LL_RCC_SDMMC1_CLKSOURCE_PLL (uint32_t)(RCC_CCIPR_CLK48SEL_1) /!< PLL clock used as SDMMC1 clock source /
<>	144:ef7eb2e8f9f7	537	#define LL_RCC_SDMMC1_CLKSOURCE_MSI (uint32_t)(RCC_CCIPR_CLK48SEL) /!< MSI clock used as SDMMC1 clock source /
<>	144:ef7eb2e8f9f7	538	/**
<>	144:ef7eb2e8f9f7	539	* @}
<>	144:ef7eb2e8f9f7	540	*/
<>	144:ef7eb2e8f9f7	541
<>	144:ef7eb2e8f9f7	542	/** @defgroup RCC_LL_EC_RNG_CLKSOURCE Peripheral RNG clock source selection
<>	144:ef7eb2e8f9f7	543	* @{
<>	144:ef7eb2e8f9f7	544	*/
<>	144:ef7eb2e8f9f7	545	#define LL_RCC_RNG_CLKSOURCE_NONE (uint32_t)(0x00000000) /!< No clock used as RNG clock source /
<>	144:ef7eb2e8f9f7	546	#define LL_RCC_RNG_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_CLK48SEL_0) /!< PLLSAI1 clock used as RNG clock source /
<>	144:ef7eb2e8f9f7	547	#define LL_RCC_RNG_CLKSOURCE_PLL (uint32_t)(RCC_CCIPR_CLK48SEL_1) /!< PLL clock used as RNG clock source /
<>	144:ef7eb2e8f9f7	548	#define LL_RCC_RNG_CLKSOURCE_MSI (uint32_t)(RCC_CCIPR_CLK48SEL) /!< MSI clock used as RNG clock source /
<>	144:ef7eb2e8f9f7	549	/**
<>	144:ef7eb2e8f9f7	550	* @}
<>	144:ef7eb2e8f9f7	551	*/
<>	144:ef7eb2e8f9f7	552
<>	144:ef7eb2e8f9f7	553	#if defined(USB_OTG_FS) \|\| defined(USB)
<>	144:ef7eb2e8f9f7	554	/** @defgroup RCC_LL_EC_USB_CLKSOURCE Peripheral USB clock source selection
<>	144:ef7eb2e8f9f7	555	* @{
<>	144:ef7eb2e8f9f7	556	*/
<>	144:ef7eb2e8f9f7	557	#define LL_RCC_USB_CLKSOURCE_NONE (uint32_t)(0x00000000) /!< No clock used as USB clock source /
<>	144:ef7eb2e8f9f7	558	#define LL_RCC_USB_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_CLK48SEL_0) /!< PLLSAI1 clock used as USB clock source /
<>	144:ef7eb2e8f9f7	559	#define LL_RCC_USB_CLKSOURCE_PLL (uint32_t)(RCC_CCIPR_CLK48SEL_1) /!< PLL clock used as USB clock source /
<>	144:ef7eb2e8f9f7	560	#define LL_RCC_USB_CLKSOURCE_MSI (uint32_t)(RCC_CCIPR_CLK48SEL) /!< MSI clock used as USB clock source /
<>	144:ef7eb2e8f9f7	561	/**
<>	144:ef7eb2e8f9f7	562	* @}
<>	144:ef7eb2e8f9f7	563	*/
<>	144:ef7eb2e8f9f7	564
<>	144:ef7eb2e8f9f7	565	#endif /* USB_OTG_FS \|\| USB */
<>	144:ef7eb2e8f9f7	566
<>	144:ef7eb2e8f9f7	567	/** @defgroup RCC_LL_EC_ADC_CLKSOURCE Peripheral ADC clock source selection
<>	144:ef7eb2e8f9f7	568	* @{
<>	144:ef7eb2e8f9f7	569	*/
<>	144:ef7eb2e8f9f7	570	#define LL_RCC_ADC_CLKSOURCE_NONE (uint32_t)(0x00000000) /!< No clock used as ADC clock source /
<>	144:ef7eb2e8f9f7	571	#define LL_RCC_ADC_CLKSOURCE_PLLSAI1 (uint32_t)(RCC_CCIPR_ADCSEL_0) /!< PLLSAI1 clock used as ADC clock source /
<>	144:ef7eb2e8f9f7	572	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	573	#define LL_RCC_ADC_CLKSOURCE_PLLSAI2 (uint32_t)(RCC_CCIPR_ADCSEL_1) /!< PLLSAI2 clock used as ADC clock source /
<>	144:ef7eb2e8f9f7	574	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	575	#define LL_RCC_ADC_CLKSOURCE_SYSCLK (uint32_t)(RCC_CCIPR_ADCSEL) /!< SYSCLK clock used as ADC clock source /
<>	144:ef7eb2e8f9f7	576	/**
<>	144:ef7eb2e8f9f7	577	* @}
<>	144:ef7eb2e8f9f7	578	*/
<>	144:ef7eb2e8f9f7	579
<>	144:ef7eb2e8f9f7	580	/** @defgroup RCC_LL_EC_SWPMI1_CLKSOURCE Peripheral SWPMI clock source selection
<>	144:ef7eb2e8f9f7	581	* @{
<>	144:ef7eb2e8f9f7	582	*/
<>	144:ef7eb2e8f9f7	583	#define LL_RCC_SWPMI1_CLKSOURCE_PCLK (uint32_t)(0x00000000) /!< PCLK used as SWPMI1 clock source /
<>	144:ef7eb2e8f9f7	584	#define LL_RCC_SWPMI1_CLKSOURCE_HSI (uint32_t)(RCC_CCIPR_SWPMI1SEL) /!< HSI used as SWPMI1 clock source /
<>	144:ef7eb2e8f9f7	585	/**
<>	144:ef7eb2e8f9f7	586	* @}
<>	144:ef7eb2e8f9f7	587	*/
<>	144:ef7eb2e8f9f7	588
<>	144:ef7eb2e8f9f7	589	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	590	/** @defgroup RCC_LL_EC_DFSDM_CLKSOURCE Peripheral DFSDM clock source selection
<>	144:ef7eb2e8f9f7	591	* @{
<>	144:ef7eb2e8f9f7	592	*/
<>	144:ef7eb2e8f9f7	593	#define LL_RCC_DFSDM1_CLKSOURCE_PCLK (uint32_t)(0x00000000) /!< PCLK used as DFSDM1 clock source /
<>	144:ef7eb2e8f9f7	594	#define LL_RCC_DFSDM1_CLKSOURCE_SYSCLK (uint32_t)(RCC_CCIPR_DFSDM1SEL) /!< SYSCLK used as DFSDM1 clock source /
<>	144:ef7eb2e8f9f7	595	/**
<>	144:ef7eb2e8f9f7	596	* @}
<>	144:ef7eb2e8f9f7	597	*/
<>	144:ef7eb2e8f9f7	598	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	599
<>	144:ef7eb2e8f9f7	600	/** @defgroup RCC_LL_EC_USART1 Peripheral USART get clock source
<>	144:ef7eb2e8f9f7	601	* @{
<>	144:ef7eb2e8f9f7	602	*/
<>	144:ef7eb2e8f9f7	603	#define LL_RCC_USART1_CLKSOURCE RCC_CCIPR_USART1SEL /!< USART1 Clock source selection /
<>	144:ef7eb2e8f9f7	604	#define LL_RCC_USART2_CLKSOURCE RCC_CCIPR_USART2SEL /!< USART2 Clock source selection /
<>	144:ef7eb2e8f9f7	605	#if defined(RCC_CCIPR_USART3SEL)
<>	144:ef7eb2e8f9f7	606	#define LL_RCC_USART3_CLKSOURCE RCC_CCIPR_USART3SEL /!< USART3 Clock source selection /
<>	144:ef7eb2e8f9f7	607	#endif /* RCC_CCIPR_USART3SEL */
<>	144:ef7eb2e8f9f7	608	/**
<>	144:ef7eb2e8f9f7	609	* @}
<>	144:ef7eb2e8f9f7	610	*/
<>	144:ef7eb2e8f9f7	611
<>	144:ef7eb2e8f9f7	612	#if defined(RCC_CCIPR_UART4SEL) \|\| defined(RCC_CCIPR_UART5SEL)
<>	144:ef7eb2e8f9f7	613	/** @defgroup RCC_LL_EC_UART4 Peripheral UART get clock source
<>	144:ef7eb2e8f9f7	614	* @{
<>	144:ef7eb2e8f9f7	615	*/
<>	144:ef7eb2e8f9f7	616	#if defined(RCC_CCIPR_UART4SEL)
<>	144:ef7eb2e8f9f7	617	#define LL_RCC_UART4_CLKSOURCE RCC_CCIPR_UART4SEL /!< UART4 Clock source selection /
<>	144:ef7eb2e8f9f7	618	#endif /* RCC_CCIPR_UART4SEL */
<>	144:ef7eb2e8f9f7	619	#if defined(RCC_CCIPR_UART5SEL)
<>	144:ef7eb2e8f9f7	620	#define LL_RCC_UART5_CLKSOURCE RCC_CCIPR_UART5SEL /!< UART5 Clock source selection /
<>	144:ef7eb2e8f9f7	621	#endif /* RCC_CCIPR_UART5SEL */
<>	144:ef7eb2e8f9f7	622	/**
<>	144:ef7eb2e8f9f7	623	* @}
<>	144:ef7eb2e8f9f7	624	*/
<>	144:ef7eb2e8f9f7	625	#endif /* RCC_CCIPR_UART4SEL \|\| RCC_CCIPR_UART5SEL */
<>	144:ef7eb2e8f9f7	626
<>	144:ef7eb2e8f9f7	627	/** @defgroup RCC_LL_EC_LPUART1 Peripheral LPUART get clock source
<>	144:ef7eb2e8f9f7	628	* @{
<>	144:ef7eb2e8f9f7	629	*/
<>	144:ef7eb2e8f9f7	630	#define LL_RCC_LPUART1_CLKSOURCE RCC_CCIPR_LPUART1SEL /!< LPUART1 Clock source selection /
<>	144:ef7eb2e8f9f7	631	/**
<>	144:ef7eb2e8f9f7	632	* @}
<>	144:ef7eb2e8f9f7	633	*/
<>	144:ef7eb2e8f9f7	634
<>	144:ef7eb2e8f9f7	635	/** @defgroup RCC_LL_EC_I2C1 Peripheral I2C get clock source
<>	144:ef7eb2e8f9f7	636	* @{
<>	144:ef7eb2e8f9f7	637	*/
<>	144:ef7eb2e8f9f7	638	#define LL_RCC_I2C1_CLKSOURCE RCC_CCIPR_I2C1SEL /!< I2C1 Clock source selection /
<>	144:ef7eb2e8f9f7	639	#if defined(RCC_CCIPR_I2C2SEL)
<>	144:ef7eb2e8f9f7	640	#define LL_RCC_I2C2_CLKSOURCE RCC_CCIPR_I2C2SEL /!< I2C2 Clock source selection /
<>	144:ef7eb2e8f9f7	641	#endif /* RCC_CCIPR_I2C2SEL */
<>	144:ef7eb2e8f9f7	642	#define LL_RCC_I2C3_CLKSOURCE RCC_CCIPR_I2C3SEL /!< I2C3 Clock source selection /
<>	144:ef7eb2e8f9f7	643	/**
<>	144:ef7eb2e8f9f7	644	* @}
<>	144:ef7eb2e8f9f7	645	*/
<>	144:ef7eb2e8f9f7	646
<>	144:ef7eb2e8f9f7	647	/** @defgroup RCC_LL_EC_LPTIM1 Peripheral LPTIM get clock source
<>	144:ef7eb2e8f9f7	648	* @{
<>	144:ef7eb2e8f9f7	649	*/
<>	144:ef7eb2e8f9f7	650	#define LL_RCC_LPTIM1_CLKSOURCE RCC_CCIPR_LPTIM1SEL /!< LPTIM1 Clock source selection /
<>	144:ef7eb2e8f9f7	651	#define LL_RCC_LPTIM2_CLKSOURCE RCC_CCIPR_LPTIM2SEL /!< LPTIM2 Clock source selection /
<>	144:ef7eb2e8f9f7	652	/**
<>	144:ef7eb2e8f9f7	653	* @}
<>	144:ef7eb2e8f9f7	654	*/
<>	144:ef7eb2e8f9f7	655
<>	144:ef7eb2e8f9f7	656	/** @defgroup RCC_LL_EC_SAI1 Peripheral SAI get clock source
<>	144:ef7eb2e8f9f7	657	* @{
<>	144:ef7eb2e8f9f7	658	*/
<>	144:ef7eb2e8f9f7	659	#define LL_RCC_SAI1_CLKSOURCE RCC_CCIPR_SAI1SEL /!< SAI1 Clock source selection /
<>	144:ef7eb2e8f9f7	660	#if defined(RCC_CCIPR_SAI2SEL)
<>	144:ef7eb2e8f9f7	661	#define LL_RCC_SAI2_CLKSOURCE RCC_CCIPR_SAI2SEL /!< SAI2 Clock source selection /
<>	144:ef7eb2e8f9f7	662	#endif /* RCC_CCIPR_SAI2SEL */
<>	144:ef7eb2e8f9f7	663	/**
<>	144:ef7eb2e8f9f7	664	* @}
<>	144:ef7eb2e8f9f7	665	*/
<>	144:ef7eb2e8f9f7	666
<>	144:ef7eb2e8f9f7	667	/** @defgroup RCC_LL_EC_SDMMC1 Peripheral SDMMC get clock source
<>	144:ef7eb2e8f9f7	668	* @{
<>	144:ef7eb2e8f9f7	669	*/
<>	144:ef7eb2e8f9f7	670	#define LL_RCC_SDMMC1_CLKSOURCE RCC_CCIPR_CLK48SEL /!< SDMMC1 Clock source selection /
<>	144:ef7eb2e8f9f7	671	/**
<>	144:ef7eb2e8f9f7	672	* @}
<>	144:ef7eb2e8f9f7	673	*/
<>	144:ef7eb2e8f9f7	674
<>	144:ef7eb2e8f9f7	675	/** @defgroup RCC_LL_EC_RNG Peripheral RNG get clock source
<>	144:ef7eb2e8f9f7	676	* @{
<>	144:ef7eb2e8f9f7	677	*/
<>	144:ef7eb2e8f9f7	678	#define LL_RCC_RNG_CLKSOURCE RCC_CCIPR_CLK48SEL /!< RNG Clock source selection /
<>	144:ef7eb2e8f9f7	679	/**
<>	144:ef7eb2e8f9f7	680	* @}
<>	144:ef7eb2e8f9f7	681	*/
<>	144:ef7eb2e8f9f7	682
<>	144:ef7eb2e8f9f7	683	#if defined(USB_OTG_FS) \|\| defined(USB)
<>	144:ef7eb2e8f9f7	684	/** @defgroup RCC_LL_EC_USB Peripheral USB get clock source
<>	144:ef7eb2e8f9f7	685	* @{
<>	144:ef7eb2e8f9f7	686	*/
<>	144:ef7eb2e8f9f7	687	#define LL_RCC_USB_CLKSOURCE RCC_CCIPR_CLK48SEL /!< USB Clock source selection /
<>	144:ef7eb2e8f9f7	688	/**
<>	144:ef7eb2e8f9f7	689	* @}
<>	144:ef7eb2e8f9f7	690	*/
<>	144:ef7eb2e8f9f7	691
<>	144:ef7eb2e8f9f7	692	#endif /* USB_OTG_FS \|\| USB */
<>	144:ef7eb2e8f9f7	693
<>	144:ef7eb2e8f9f7	694	/** @defgroup RCC_LL_EC_ADC Peripheral ADC get clock source
<>	144:ef7eb2e8f9f7	695	* @{
<>	144:ef7eb2e8f9f7	696	*/
<>	144:ef7eb2e8f9f7	697	#define LL_RCC_ADC_CLKSOURCE RCC_CCIPR_ADCSEL /!< ADC Clock source selection /
<>	144:ef7eb2e8f9f7	698	/**
<>	144:ef7eb2e8f9f7	699	* @}
<>	144:ef7eb2e8f9f7	700	*/
<>	144:ef7eb2e8f9f7	701
<>	144:ef7eb2e8f9f7	702	/** @defgroup RCC_LL_EC_SWPMI1 Peripheral SWPMI get clock source
<>	144:ef7eb2e8f9f7	703	* @{
<>	144:ef7eb2e8f9f7	704	*/
<>	144:ef7eb2e8f9f7	705	#define LL_RCC_SWPMI1_CLKSOURCE RCC_CCIPR_SWPMI1SEL /!< SWPMI1 Clock source selection /
<>	144:ef7eb2e8f9f7	706	/**
<>	144:ef7eb2e8f9f7	707	* @}
<>	144:ef7eb2e8f9f7	708	*/
<>	144:ef7eb2e8f9f7	709
<>	144:ef7eb2e8f9f7	710	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	711	/** @defgroup RCC_LL_EC_DFSDM Peripheral DFSDM get clock source
<>	144:ef7eb2e8f9f7	712	* @{
<>	144:ef7eb2e8f9f7	713	*/
<>	144:ef7eb2e8f9f7	714	#define LL_RCC_DFSDM1_CLKSOURCE RCC_CCIPR_DFSDM1SEL /!< DFSDM1 Clock source selection /
<>	144:ef7eb2e8f9f7	715	/**
<>	144:ef7eb2e8f9f7	716	* @}
<>	144:ef7eb2e8f9f7	717	*/
<>	144:ef7eb2e8f9f7	718	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	719
<>	144:ef7eb2e8f9f7	720	/** @defgroup RCC_LL_EC_RTC_CLKSOURCE RTC clock source selection
<>	144:ef7eb2e8f9f7	721	* @{
<>	144:ef7eb2e8f9f7	722	*/
<>	144:ef7eb2e8f9f7	723	#define LL_RCC_RTC_CLKSOURCE_NONE (uint32_t)(0x00000000) /!< No clock used as RTC clock /
<>	144:ef7eb2e8f9f7	724	#define LL_RCC_RTC_CLKSOURCE_LSE RCC_BDCR_RTCSEL_0 /!< LSE oscillator clock used as RTC clock /
<>	144:ef7eb2e8f9f7	725	#define LL_RCC_RTC_CLKSOURCE_LSI RCC_BDCR_RTCSEL_1 /!< LSI oscillator clock used as RTC clock /
<>	144:ef7eb2e8f9f7	726	#define LL_RCC_RTC_CLKSOURCE_HSE_DIV32 RCC_BDCR_RTCSEL /!< HSE oscillator clock divided by 32 used as RTC clock /
<>	144:ef7eb2e8f9f7	727	/**
<>	144:ef7eb2e8f9f7	728	* @}
<>	144:ef7eb2e8f9f7	729	*/
<>	144:ef7eb2e8f9f7	730
<>	144:ef7eb2e8f9f7	731	/** @defgroup RCC_LL_EC_PLLSOURCE PLL, PLLSAI1 and PLLSAI2 entry clock source
<>	144:ef7eb2e8f9f7	732	* @{
<>	144:ef7eb2e8f9f7	733	*/
<>	144:ef7eb2e8f9f7	734	#define LL_RCC_PLLSOURCE_NONE (uint32_t)0x00000000 /!< No clock /
<>	144:ef7eb2e8f9f7	735	#define LL_RCC_PLLSOURCE_MSI RCC_PLLCFGR_PLLSRC_MSI /!< MSI clock selected as PLL entry clock source /
<>	144:ef7eb2e8f9f7	736	#define LL_RCC_PLLSOURCE_HSI RCC_PLLCFGR_PLLSRC_HSI /!< HSI16 clock selected as PLL entry clock source /
<>	144:ef7eb2e8f9f7	737	#define LL_RCC_PLLSOURCE_HSE RCC_PLLCFGR_PLLSRC_HSE /!< HSE clock selected as PLL entry clock source /
<>	144:ef7eb2e8f9f7	738	/**
<>	144:ef7eb2e8f9f7	739	* @}
<>	144:ef7eb2e8f9f7	740	*/
<>	144:ef7eb2e8f9f7	741
<>	144:ef7eb2e8f9f7	742	/** @defgroup RCC_LL_EC_PLLM_DIV PLL, PLLSAI1 and PLLSAI2 division factor
<>	144:ef7eb2e8f9f7	743	* @{
<>	144:ef7eb2e8f9f7	744	*/
<>	144:ef7eb2e8f9f7	745	#define LL_RCC_PLLM_DIV_1 ((uint32_t)0x00000000) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 1 /
<>	144:ef7eb2e8f9f7	746	#define LL_RCC_PLLM_DIV_2 (RCC_PLLCFGR_PLLM_0) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 2 /
<>	144:ef7eb2e8f9f7	747	#define LL_RCC_PLLM_DIV_3 (RCC_PLLCFGR_PLLM_1) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 3 /
<>	144:ef7eb2e8f9f7	748	#define LL_RCC_PLLM_DIV_4 ((RCC_PLLCFGR_PLLM_1 \| RCC_PLLCFGR_PLLM_0)) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 4 /
<>	144:ef7eb2e8f9f7	749	#define LL_RCC_PLLM_DIV_5 (RCC_PLLCFGR_PLLM_2) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 5 /
<>	144:ef7eb2e8f9f7	750	#define LL_RCC_PLLM_DIV_6 ((RCC_PLLCFGR_PLLM_2 \| RCC_PLLCFGR_PLLM_0)) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 6 /
<>	144:ef7eb2e8f9f7	751	#define LL_RCC_PLLM_DIV_7 ((RCC_PLLCFGR_PLLM_2 \| RCC_PLLCFGR_PLLM_1)) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 7 /
<>	144:ef7eb2e8f9f7	752	#define LL_RCC_PLLM_DIV_8 (RCC_PLLCFGR_PLLM) /!< PLL, PLLSAI1 and PLLSAI2 division factor by 8 /
<>	144:ef7eb2e8f9f7	753	/**
<>	144:ef7eb2e8f9f7	754	* @}
<>	144:ef7eb2e8f9f7	755	*/
<>	144:ef7eb2e8f9f7	756
<>	144:ef7eb2e8f9f7	757	/** @defgroup RCC_LL_EC_PLLR_DIV PLL division factor (PLLR)
<>	144:ef7eb2e8f9f7	758	* @{
<>	144:ef7eb2e8f9f7	759	*/
<>	144:ef7eb2e8f9f7	760	#define LL_RCC_PLLR_DIV_2 ((uint32_t)0x00000000) /!< Main PLL division factor for PLLCLK (system clock) by 2 /
<>	144:ef7eb2e8f9f7	761	#define LL_RCC_PLLR_DIV_4 (RCC_PLLCFGR_PLLR_0) /!< Main PLL division factor for PLLCLK (system clock) by 4 /
<>	144:ef7eb2e8f9f7	762	#define LL_RCC_PLLR_DIV_6 (RCC_PLLCFGR_PLLR_1) /!< Main PLL division factor for PLLCLK (system clock) by 6 /
<>	144:ef7eb2e8f9f7	763	#define LL_RCC_PLLR_DIV_8 (RCC_PLLCFGR_PLLR) /!< Main PLL division factor for PLLCLK (system clock) by 8 /
<>	144:ef7eb2e8f9f7	764	/**
<>	144:ef7eb2e8f9f7	765	* @}
<>	144:ef7eb2e8f9f7	766	*/
<>	144:ef7eb2e8f9f7	767
<>	144:ef7eb2e8f9f7	768	/** @defgroup RCC_LL_EC_PLLP_DIV PLL division factor (PLLP)
<>	144:ef7eb2e8f9f7	769	* @{
<>	144:ef7eb2e8f9f7	770	*/
<>	144:ef7eb2e8f9f7	771	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	772	#define LL_RCC_PLLP_DIV_2 (RCC_PLLCFGR_PLLPDIV_1) /!< Main PLL division factor for PLLP output by 2 /
<>	144:ef7eb2e8f9f7	773	#define LL_RCC_PLLP_DIV_3 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1) /!< Main PLL division factor for PLLP output by 3 /
<>	144:ef7eb2e8f9f7	774	#define LL_RCC_PLLP_DIV_4 (RCC_PLLCFGR_PLLPDIV_2) /!< Main PLL division factor for PLLP output by 4 /
<>	144:ef7eb2e8f9f7	775	#define LL_RCC_PLLP_DIV_5 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_2) /!< Main PLL division factor for PLLP output by 5 /
<>	144:ef7eb2e8f9f7	776	#define LL_RCC_PLLP_DIV_6 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2) /!< Main PLL division factor for PLLP output by 6 /
<>	144:ef7eb2e8f9f7	777	#define LL_RCC_PLLP_DIV_7 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2) /!< Main PLL division factor for PLLP output by 7 /
<>	144:ef7eb2e8f9f7	778	#define LL_RCC_PLLP_DIV_8 (RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 8 /
<>	144:ef7eb2e8f9f7	779	#define LL_RCC_PLLP_DIV_9 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 9 /
<>	144:ef7eb2e8f9f7	780	#define LL_RCC_PLLP_DIV_10 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 10 /
<>	144:ef7eb2e8f9f7	781	#define LL_RCC_PLLP_DIV_11 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_3)) /!< Main PLL division factor for PLLP output by 11 /
<>	144:ef7eb2e8f9f7	782	#define LL_RCC_PLLP_DIV_12 (RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 12 /
<>	144:ef7eb2e8f9f7	783	#define LL_RCC_PLLP_DIV_13 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 13 /
<>	144:ef7eb2e8f9f7	784	#define LL_RCC_PLLP_DIV_14 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 14 /
<>	144:ef7eb2e8f9f7	785	#define LL_RCC_PLLP_DIV_15 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3) /!< Main PLL division factor for PLLP output by 15 /
<>	144:ef7eb2e8f9f7	786	#define LL_RCC_PLLP_DIV_16 (RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 16 /
<>	144:ef7eb2e8f9f7	787	#define LL_RCC_PLLP_DIV_17 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 17 /
<>	144:ef7eb2e8f9f7	788	#define LL_RCC_PLLP_DIV_18 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 18 /
<>	144:ef7eb2e8f9f7	789	#define LL_RCC_PLLP_DIV_19 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_4)) /!< Main PLL division factor for PLLP output by 19 /
<>	144:ef7eb2e8f9f7	790	#define LL_RCC_PLLP_DIV_20 (RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 20 /
<>	144:ef7eb2e8f9f7	791	#define LL_RCC_PLLP_DIV_21 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 21 /
<>	144:ef7eb2e8f9f7	792	#define LL_RCC_PLLP_DIV_22 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 22 /
<>	144:ef7eb2e8f9f7	793	#define LL_RCC_PLLP_DIV_23 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 23 /
<>	144:ef7eb2e8f9f7	794	#define LL_RCC_PLLP_DIV_24 (RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 24 /
<>	144:ef7eb2e8f9f7	795	#define LL_RCC_PLLP_DIV_25 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 25 /
<>	144:ef7eb2e8f9f7	796	#define LL_RCC_PLLP_DIV_26 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 26 /
<>	144:ef7eb2e8f9f7	797	#define LL_RCC_PLLP_DIV_27 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 27 /
<>	144:ef7eb2e8f9f7	798	#define LL_RCC_PLLP_DIV_28 (RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 28 /
<>	144:ef7eb2e8f9f7	799	#define LL_RCC_PLLP_DIV_29 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 29 /
<>	144:ef7eb2e8f9f7	800	#define LL_RCC_PLLP_DIV_30 (RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 30 /
<>	144:ef7eb2e8f9f7	801	#define LL_RCC_PLLP_DIV_31 (RCC_PLLCFGR_PLLPDIV_0\|RCC_PLLCFGR_PLLPDIV_1\|RCC_PLLCFGR_PLLPDIV_2\|RCC_PLLCFGR_PLLPDIV_3\|RCC_PLLCFGR_PLLPDIV_4) /!< Main PLL division factor for PLLP output by 31 /
<>	144:ef7eb2e8f9f7	802	#else
<>	144:ef7eb2e8f9f7	803	#define LL_RCC_PLLP_DIV_7 ((uint32_t)0x00000000) /!< Main PLL division factor for PLLP output by 7 /
<>	144:ef7eb2e8f9f7	804	#define LL_RCC_PLLP_DIV_17 (RCC_PLLCFGR_PLLP) /!< Main PLL division factor for PLLP output by 17 /
<>	144:ef7eb2e8f9f7	805	#endif /* RCC_PLLP_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	806	/**
<>	144:ef7eb2e8f9f7	807	* @}
<>	144:ef7eb2e8f9f7	808	*/
<>	144:ef7eb2e8f9f7	809
<>	144:ef7eb2e8f9f7	810	/** @defgroup RCC_LL_EC_PLLQ_DIV PLL division factor (PLLQ)
<>	144:ef7eb2e8f9f7	811	* @{
<>	144:ef7eb2e8f9f7	812	*/
<>	144:ef7eb2e8f9f7	813	#define LL_RCC_PLLQ_DIV_2 ((uint32_t)0x00000000) /!< Main PLL division factor for PLLQ output by 2 /
<>	144:ef7eb2e8f9f7	814	#define LL_RCC_PLLQ_DIV_4 (RCC_PLLCFGR_PLLQ_0) /!< Main PLL division factor for PLLQ output by 4 /
<>	144:ef7eb2e8f9f7	815	#define LL_RCC_PLLQ_DIV_6 (RCC_PLLCFGR_PLLQ_1) /!< Main PLL division factor for PLLQ output by 6 /
<>	144:ef7eb2e8f9f7	816	#define LL_RCC_PLLQ_DIV_8 (RCC_PLLCFGR_PLLQ) /!< Main PLL division factor for PLLQ output by 8 /
<>	144:ef7eb2e8f9f7	817	/**
<>	144:ef7eb2e8f9f7	818	* @}
<>	144:ef7eb2e8f9f7	819	*/
<>	144:ef7eb2e8f9f7	820
<>	144:ef7eb2e8f9f7	821	/** @defgroup RCC_LL_EC_PLLSAI1Q PLLSAI1 division factor (PLLSAI1Q)
<>	144:ef7eb2e8f9f7	822	* @{
<>	144:ef7eb2e8f9f7	823	*/
<>	144:ef7eb2e8f9f7	824	#define LL_RCC_PLLSAI1Q_DIV_2 ((uint32_t)0x00000000) /!< PLLSAI1 division factor for PLLSAI1Q output by 2 /
<>	144:ef7eb2e8f9f7	825	#define LL_RCC_PLLSAI1Q_DIV_4 (RCC_PLLSAI1CFGR_PLLSAI1Q_0) /!< PLLSAI1 division factor for PLLSAI1Q output by 4 /
<>	144:ef7eb2e8f9f7	826	#define LL_RCC_PLLSAI1Q_DIV_6 (RCC_PLLSAI1CFGR_PLLSAI1Q_1) /!< PLLSAI1 division factor for PLLSAI1Q output by 6 /
<>	144:ef7eb2e8f9f7	827	#define LL_RCC_PLLSAI1Q_DIV_8 (RCC_PLLSAI1CFGR_PLLSAI1Q) /!< PLLSAI1 division factor for PLLSAI1Q output by 8 /
<>	144:ef7eb2e8f9f7	828	/**
<>	144:ef7eb2e8f9f7	829	* @}
<>	144:ef7eb2e8f9f7	830	*/
<>	144:ef7eb2e8f9f7	831
<>	144:ef7eb2e8f9f7	832	/** @defgroup RCC_LL_EC_PLLSAI1P PLLSAI1 division factor (PLLSAI1P)
<>	144:ef7eb2e8f9f7	833	* @{
<>	144:ef7eb2e8f9f7	834	*/
<>	144:ef7eb2e8f9f7	835	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	836	#define LL_RCC_PLLSAI1P_DIV_2 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1) /!< PLLSAI1 division factor for PLLSAI1P output by 2 /
<>	144:ef7eb2e8f9f7	837	#define LL_RCC_PLLSAI1P_DIV_3 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1) /!< PLLSAI1 division factor for PLLSAI1P output by 3 /
<>	144:ef7eb2e8f9f7	838	#define LL_RCC_PLLSAI1P_DIV_4 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_2) /!< PLLSAI1 division factor for PLLSAI1P output by 4 /
<>	144:ef7eb2e8f9f7	839	#define LL_RCC_PLLSAI1P_DIV_5 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2) /!< PLLSAI1 division factor for PLLSAI1P output by 5 /
<>	144:ef7eb2e8f9f7	840	#define LL_RCC_PLLSAI1P_DIV_6 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2) /!< PLLSAI1 division factor for PLLSAI1P output by 6 /
<>	144:ef7eb2e8f9f7	841	#define LL_RCC_PLLSAI1P_DIV_7 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2) /!< PLLSAI1 division factor for PLLSAI1P output by 7 /
<>	144:ef7eb2e8f9f7	842	#define LL_RCC_PLLSAI1P_DIV_8 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 8 /
<>	144:ef7eb2e8f9f7	843	#define LL_RCC_PLLSAI1P_DIV_9 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 9 /
<>	144:ef7eb2e8f9f7	844	#define LL_RCC_PLLSAI1P_DIV_10 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 10 /
<>	144:ef7eb2e8f9f7	845	#define LL_RCC_PLLSAI1P_DIV_11 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3)) /!< PLLSAI1 division factor for PLLSAI1P output by 1 /
<>	144:ef7eb2e8f9f7	846	#define LL_RCC_PLLSAI1P_DIV_12 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 12 /
<>	144:ef7eb2e8f9f7	847	#define LL_RCC_PLLSAI1P_DIV_13 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 13 /
<>	144:ef7eb2e8f9f7	848	#define LL_RCC_PLLSAI1P_DIV_14 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 14 /
<>	144:ef7eb2e8f9f7	849	#define LL_RCC_PLLSAI1P_DIV_15 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3) /!< PLLSAI1 division factor for PLLSAI1P output by 15 /
<>	144:ef7eb2e8f9f7	850	#define LL_RCC_PLLSAI1P_DIV_16 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 16 /
<>	144:ef7eb2e8f9f7	851	#define LL_RCC_PLLSAI1P_DIV_17 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 17 /
<>	144:ef7eb2e8f9f7	852	#define LL_RCC_PLLSAI1P_DIV_18 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 18 /
<>	144:ef7eb2e8f9f7	853	#define LL_RCC_PLLSAI1P_DIV_19 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4)) /!< PLLSAI1 division factor for PLLSAI1P output by 19 /
<>	144:ef7eb2e8f9f7	854	#define LL_RCC_PLLSAI1P_DIV_20 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 20 /
<>	144:ef7eb2e8f9f7	855	#define LL_RCC_PLLSAI1P_DIV_21 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division fctor for PLLSAI1P output by 21 /
<>	144:ef7eb2e8f9f7	856	#define LL_RCC_PLLSAI1P_DIV_22 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 22 /
<>	144:ef7eb2e8f9f7	857	#define LL_RCC_PLLSAI1P_DIV_23 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 23 /
<>	144:ef7eb2e8f9f7	858	#define LL_RCC_PLLSAI1P_DIV_24 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 24 /
<>	144:ef7eb2e8f9f7	859	#define LL_RCC_PLLSAI1P_DIV_25 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 25 /
<>	144:ef7eb2e8f9f7	860	#define LL_RCC_PLLSAI1P_DIV_26 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 26 /
<>	144:ef7eb2e8f9f7	861	#define LL_RCC_PLLSAI1P_DIV_27 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 27 /
<>	144:ef7eb2e8f9f7	862	#define LL_RCC_PLLSAI1P_DIV_28 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 28 /
<>	144:ef7eb2e8f9f7	863	#define LL_RCC_PLLSAI1P_DIV_29 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 29 /
<>	144:ef7eb2e8f9f7	864	#define LL_RCC_PLLSAI1P_DIV_30 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 30 /
<>	144:ef7eb2e8f9f7	865	#define LL_RCC_PLLSAI1P_DIV_31 (RCC_PLLSAI1CFGR_PLLSAI1PDIV_0\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_1\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_2\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_3\|RCC_PLLSAI1CFGR_PLLSAI1PDIV_4) /!< PLLSAI1 division factor for PLLSAI1P output by 31 /
<>	144:ef7eb2e8f9f7	866	#else
<>	144:ef7eb2e8f9f7	867	#define LL_RCC_PLLSAI1P_DIV_7 ((uint32_t)0x00000000) /!< PLLSAI1 division factor for PLLSAI1P output by 7 /
<>	144:ef7eb2e8f9f7	868	#define LL_RCC_PLLSAI1P_DIV_17 (RCC_PLLSAI1CFGR_PLLSAI1P) /!< PLLSAI1 division factor for PLLSAI1P output by 17 /
<>	144:ef7eb2e8f9f7	869	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	870	/**
<>	144:ef7eb2e8f9f7	871	* @}
<>	144:ef7eb2e8f9f7	872	*/
<>	144:ef7eb2e8f9f7	873
<>	144:ef7eb2e8f9f7	874	/** @defgroup RCC_LL_EC_PLLSAI1R PLLSAI1 division factor (PLLSAI1R)
<>	144:ef7eb2e8f9f7	875	* @{
<>	144:ef7eb2e8f9f7	876	*/
<>	144:ef7eb2e8f9f7	877	#define LL_RCC_PLLSAI1R_DIV_2 ((uint32_t)0x00000000) /!< PLLSAI1 division factor for PLLSAI1R output by 2 /
<>	144:ef7eb2e8f9f7	878	#define LL_RCC_PLLSAI1R_DIV_4 (RCC_PLLSAI1CFGR_PLLSAI1R_0) /!< PLLSAI1 division factor for PLLSAI1R output by 4 /
<>	144:ef7eb2e8f9f7	879	#define LL_RCC_PLLSAI1R_DIV_6 (RCC_PLLSAI1CFGR_PLLSAI1R_1) /!< PLLSAI1 division factor for PLLSAI1R output by 6 /
<>	144:ef7eb2e8f9f7	880	#define LL_RCC_PLLSAI1R_DIV_8 (RCC_PLLSAI1CFGR_PLLSAI1R) /!< PLLSAI1 division factor for PLLSAI1R output by 8 /
<>	144:ef7eb2e8f9f7	881	/**
<>	144:ef7eb2e8f9f7	882	* @}
<>	144:ef7eb2e8f9f7	883	*/
<>	144:ef7eb2e8f9f7	884
<>	144:ef7eb2e8f9f7	885	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	886	/** @defgroup RCC_LL_EC_PLLSAI2P PLLSAI2 division factor (PLLSAI2P)
<>	144:ef7eb2e8f9f7	887	* @{
<>	144:ef7eb2e8f9f7	888	*/
<>	144:ef7eb2e8f9f7	889	#define LL_RCC_PLLSAI2P_DIV_7 ((uint32_t)0x00000000) /!< PLLSAI2 division factor for PLLSAI2P output by 7 /
<>	144:ef7eb2e8f9f7	890	#define LL_RCC_PLLSAI2P_DIV_17 (RCC_PLLSAI2CFGR_PLLSAI2P) /!< PLLSAI2 division factor for PLLSAI2P output by 17 /
<>	144:ef7eb2e8f9f7	891	/**
<>	144:ef7eb2e8f9f7	892	* @}
<>	144:ef7eb2e8f9f7	893	*/
<>	144:ef7eb2e8f9f7	894
<>	144:ef7eb2e8f9f7	895	/** @defgroup RCC_LL_EC_PLLSAI2R PLLSAI2 division factor (PLLSAI2R)
<>	144:ef7eb2e8f9f7	896	* @{
<>	144:ef7eb2e8f9f7	897	*/
<>	144:ef7eb2e8f9f7	898	#define LL_RCC_PLLSAI2R_DIV_2 ((uint32_t)0x00000000) /!< PLLSAI2 division factor for PLLSAI2R output by 2 /
<>	144:ef7eb2e8f9f7	899	#define LL_RCC_PLLSAI2R_DIV_4 (RCC_PLLSAI2CFGR_PLLSAI2R_0) /!< PLLSAI2 division factor for PLLSAI2R output by 4 /
<>	144:ef7eb2e8f9f7	900	#define LL_RCC_PLLSAI2R_DIV_6 (RCC_PLLSAI2CFGR_PLLSAI2R_1) /!< PLLSAI2 division factor for PLLSAI2R output by 6 /
<>	144:ef7eb2e8f9f7	901	#define LL_RCC_PLLSAI2R_DIV_8 (RCC_PLLSAI2CFGR_PLLSAI2R) /!< PLLSAI2 division factor for PLLSAI2R output by 8 /
<>	144:ef7eb2e8f9f7	902	/**
<>	144:ef7eb2e8f9f7	903	* @}
<>	144:ef7eb2e8f9f7	904	*/
<>	144:ef7eb2e8f9f7	905	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	906
<>	144:ef7eb2e8f9f7	907	/** @defgroup RCC_LL_EC_MSIRANGESEL MSI clock range selection
<>	144:ef7eb2e8f9f7	908	* @{
<>	144:ef7eb2e8f9f7	909	*/
<>	144:ef7eb2e8f9f7	910	#define LL_RCC_MSIRANGESEL_STANDBY (uint32_t)0 /!< MSI Range is provided by MSISRANGE /
<>	144:ef7eb2e8f9f7	911	#define LL_RCC_MSIRANGESEL_RUN (uint32_t)1 /!< MSI Range is provided by MSIRANGE /
<>	144:ef7eb2e8f9f7	912	/**
<>	144:ef7eb2e8f9f7	913	* @}
<>	144:ef7eb2e8f9f7	914	*/
<>	144:ef7eb2e8f9f7	915
<>	144:ef7eb2e8f9f7	916	/** Legacy definitions for compatibility purpose
<>	144:ef7eb2e8f9f7	917	@cond 0
<>	144:ef7eb2e8f9f7	918	*/
<>	144:ef7eb2e8f9f7	919	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	920	#define LL_RCC_DFSDM_CLKSOURCE_PCLK LL_RCC_DFSDM1_CLKSOURCE_PCLK
<>	144:ef7eb2e8f9f7	921	#define LL_RCC_DFSDM_CLKSOURCE_SYSCLK LL_RCC_DFSDM1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	922	#define LL_RCC_DFSDM_CLKSOURCE LL_RCC_DFSDM1_CLKSOURCE
<>	144:ef7eb2e8f9f7	923	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	924	/**
<>	144:ef7eb2e8f9f7	925	@endcond
<>	144:ef7eb2e8f9f7	926	*/
<>	144:ef7eb2e8f9f7	927
<>	144:ef7eb2e8f9f7	928	/**
<>	144:ef7eb2e8f9f7	929	* @}
<>	144:ef7eb2e8f9f7	930	*/
<>	144:ef7eb2e8f9f7	931
<>	144:ef7eb2e8f9f7	932	/* Exported macro ------------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	933	/** @defgroup RCC_LL_Exported_Macros RCC Exported Macros
<>	144:ef7eb2e8f9f7	934	* @{
<>	144:ef7eb2e8f9f7	935	*/
<>	144:ef7eb2e8f9f7	936
<>	144:ef7eb2e8f9f7	937	/** @defgroup RCC_LL_EM_WRITE_READ Common Write and read registers Macros
<>	144:ef7eb2e8f9f7	938	* @{
<>	144:ef7eb2e8f9f7	939	*/
<>	144:ef7eb2e8f9f7	940
<>	144:ef7eb2e8f9f7	941	/**
<>	144:ef7eb2e8f9f7	942	* @brief Write a value in RCC register
<>	144:ef7eb2e8f9f7	943	* @param __REG__ Register to be written
<>	144:ef7eb2e8f9f7	944	* @param __VALUE__ Value to be written in the register
<>	144:ef7eb2e8f9f7	945	* @retval None
<>	144:ef7eb2e8f9f7	946	*/
<>	144:ef7eb2e8f9f7	947	#define LL_RCC_WriteReg(__REG__, __VALUE__) WRITE_REG(RCC->__REG__, (__VALUE__))
<>	144:ef7eb2e8f9f7	948
<>	144:ef7eb2e8f9f7	949	/**
<>	144:ef7eb2e8f9f7	950	* @brief Read a value in RCC register
<>	144:ef7eb2e8f9f7	951	* @param __REG__ Register to be read
<>	144:ef7eb2e8f9f7	952	* @retval Register value
<>	144:ef7eb2e8f9f7	953	*/
<>	144:ef7eb2e8f9f7	954	#define LL_RCC_ReadReg(__REG__) READ_REG(RCC->__REG__)
<>	144:ef7eb2e8f9f7	955	/**
<>	144:ef7eb2e8f9f7	956	* @}
<>	144:ef7eb2e8f9f7	957	*/
<>	144:ef7eb2e8f9f7	958
<>	144:ef7eb2e8f9f7	959	/** @defgroup RCC_LL_EM_CALC_FREQ Calculate frequencies
<>	144:ef7eb2e8f9f7	960	* @{
<>	144:ef7eb2e8f9f7	961	*/
<>	144:ef7eb2e8f9f7	962
<>	144:ef7eb2e8f9f7	963	/**
<>	144:ef7eb2e8f9f7	964	* @brief Helper macro to calculate the PLLCLK frequency on system domain
<>	144:ef7eb2e8f9f7	965	* @note ex: @ref __LL_RCC_CALC_PLLCLK_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	966	* @ref LL_RCC_PLL_GetN (), @ref LL_RCC_PLL_GetR ());
<>	144:ef7eb2e8f9f7	967	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	968	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	969	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	970	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	971	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	972	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	973	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	974	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	975	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	976	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	977	* @param __PLLN__ Between 8 and 86
<>	144:ef7eb2e8f9f7	978	* @param __PLLR__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	979	* @arg @ref LL_RCC_PLLR_DIV_2
<>	144:ef7eb2e8f9f7	980	* @arg @ref LL_RCC_PLLR_DIV_4
<>	144:ef7eb2e8f9f7	981	* @arg @ref LL_RCC_PLLR_DIV_6
<>	144:ef7eb2e8f9f7	982	* @arg @ref LL_RCC_PLLR_DIV_8
<>	144:ef7eb2e8f9f7	983	* @retval PLL clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	984	*/
<>	144:ef7eb2e8f9f7	985	#define __LL_RCC_CALC_PLLCLK_FREQ(__INPUTFREQ__, __PLLM__, __PLLN__, __PLLR__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLN__) / \
<>	144:ef7eb2e8f9f7	986	((((__PLLR__) >> RCC_POSITION_PLLR ) + 1 ) * 2))
<>	144:ef7eb2e8f9f7	987
<>	144:ef7eb2e8f9f7	988	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	989	/**
<>	144:ef7eb2e8f9f7	990	* @brief Helper macro to calculate the PLLCLK frequency used on SAI domain
<>	144:ef7eb2e8f9f7	991	* @note ex: @ref __LL_RCC_CALC_PLLCLK_SAI_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	992	* @ref LL_RCC_PLL_GetN (), @ref LL_RCC_PLL_GetP ());
<>	144:ef7eb2e8f9f7	993	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	994	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	995	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	996	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	997	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	998	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	999	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1000	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1001	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1002	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1003	* @param __PLLN__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1004	* @param __PLLP__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1005	* @arg @ref LL_RCC_PLLP_DIV_2
<>	144:ef7eb2e8f9f7	1006	* @arg @ref LL_RCC_PLLP_DIV_3
<>	144:ef7eb2e8f9f7	1007	* @arg @ref LL_RCC_PLLP_DIV_4
<>	144:ef7eb2e8f9f7	1008	* @arg @ref LL_RCC_PLLP_DIV_5
<>	144:ef7eb2e8f9f7	1009	* @arg @ref LL_RCC_PLLP_DIV_6
<>	144:ef7eb2e8f9f7	1010	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	1011	* @arg @ref LL_RCC_PLLP_DIV_8
<>	144:ef7eb2e8f9f7	1012	* @arg @ref LL_RCC_PLLP_DIV_9
<>	144:ef7eb2e8f9f7	1013	* @arg @ref LL_RCC_PLLP_DIV_10
<>	144:ef7eb2e8f9f7	1014	* @arg @ref LL_RCC_PLLP_DIV_11
<>	144:ef7eb2e8f9f7	1015	* @arg @ref LL_RCC_PLLP_DIV_12
<>	144:ef7eb2e8f9f7	1016	* @arg @ref LL_RCC_PLLP_DIV_13
<>	144:ef7eb2e8f9f7	1017	* @arg @ref LL_RCC_PLLP_DIV_14
<>	144:ef7eb2e8f9f7	1018	* @arg @ref LL_RCC_PLLP_DIV_15
<>	144:ef7eb2e8f9f7	1019	* @arg @ref LL_RCC_PLLP_DIV_16
<>	144:ef7eb2e8f9f7	1020	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	1021	* @arg @ref LL_RCC_PLLP_DIV_18
<>	144:ef7eb2e8f9f7	1022	* @arg @ref LL_RCC_PLLP_DIV_19
<>	144:ef7eb2e8f9f7	1023	* @arg @ref LL_RCC_PLLP_DIV_20
<>	144:ef7eb2e8f9f7	1024	* @arg @ref LL_RCC_PLLP_DIV_21
<>	144:ef7eb2e8f9f7	1025	* @arg @ref LL_RCC_PLLP_DIV_22
<>	144:ef7eb2e8f9f7	1026	* @arg @ref LL_RCC_PLLP_DIV_23
<>	144:ef7eb2e8f9f7	1027	* @arg @ref LL_RCC_PLLP_DIV_24
<>	144:ef7eb2e8f9f7	1028	* @arg @ref LL_RCC_PLLP_DIV_25
<>	144:ef7eb2e8f9f7	1029	* @arg @ref LL_RCC_PLLP_DIV_26
<>	144:ef7eb2e8f9f7	1030	* @arg @ref LL_RCC_PLLP_DIV_27
<>	144:ef7eb2e8f9f7	1031	* @arg @ref LL_RCC_PLLP_DIV_28
<>	144:ef7eb2e8f9f7	1032	* @arg @ref LL_RCC_PLLP_DIV_29
<>	144:ef7eb2e8f9f7	1033	* @arg @ref LL_RCC_PLLP_DIV_30
<>	144:ef7eb2e8f9f7	1034	* @arg @ref LL_RCC_PLLP_DIV_31
<>	144:ef7eb2e8f9f7	1035	* @retval PLL clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1036	*/
<>	144:ef7eb2e8f9f7	1037	#define __LL_RCC_CALC_PLLCLK_SAI_FREQ(__INPUTFREQ__, __PLLM__, __PLLN__, __PLLP__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLN__) / \
<>	144:ef7eb2e8f9f7	1038	((__PLLP__) >> RCC_POSITION_PLLP))
<>	144:ef7eb2e8f9f7	1039
<>	144:ef7eb2e8f9f7	1040	#else
<>	144:ef7eb2e8f9f7	1041	/**
<>	144:ef7eb2e8f9f7	1042	* @brief Helper macro to calculate the PLLCLK frequency used on SAI domain
<>	144:ef7eb2e8f9f7	1043	* @note ex: @ref __LL_RCC_CALC_PLLCLK_SAI_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1044	* @ref LL_RCC_PLL_GetN (), @ref LL_RCC_PLL_GetP ());
<>	144:ef7eb2e8f9f7	1045	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1046	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1047	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1048	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1049	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1050	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1051	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1052	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1053	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1054	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1055	* @param __PLLN__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1056	* @param __PLLP__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1057	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	1058	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	1059	* @retval PLL clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1060	*/
<>	144:ef7eb2e8f9f7	1061	#define __LL_RCC_CALC_PLLCLK_SAI_FREQ(__INPUTFREQ__, __PLLM__, __PLLN__, __PLLP__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLN__) / \
<>	144:ef7eb2e8f9f7	1062	(((__PLLP__) == LL_RCC_PLLP_DIV_7) ? 7 : 17))
<>	144:ef7eb2e8f9f7	1063
<>	144:ef7eb2e8f9f7	1064	#endif /* RCC_PLLP_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	1065	/**
<>	144:ef7eb2e8f9f7	1066	* @brief Helper macro to calculate the PLLCLK frequency used on 48M domain
<>	144:ef7eb2e8f9f7	1067	* @note ex: @ref __LL_RCC_CALC_PLLCLK_48M_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1068	* @ref LL_RCC_PLL_GetN (), @ref LL_RCC_PLL_GetQ ());
<>	144:ef7eb2e8f9f7	1069	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1070	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1071	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1072	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1073	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1074	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1075	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1076	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1077	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1078	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1079	* @param __PLLN__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1080	* @param __PLLQ__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1081	* @arg @ref LL_RCC_PLLQ_DIV_2
<>	144:ef7eb2e8f9f7	1082	* @arg @ref LL_RCC_PLLQ_DIV_4
<>	144:ef7eb2e8f9f7	1083	* @arg @ref LL_RCC_PLLQ_DIV_6
<>	144:ef7eb2e8f9f7	1084	* @arg @ref LL_RCC_PLLQ_DIV_8
<>	144:ef7eb2e8f9f7	1085	* @retval PLL clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1086	*/
<>	144:ef7eb2e8f9f7	1087	#define __LL_RCC_CALC_PLLCLK_48M_FREQ(__INPUTFREQ__, __PLLM__, __PLLN__, __PLLQ__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLN__) / \
<>	144:ef7eb2e8f9f7	1088	((((__PLLQ__) >> RCC_POSITION_PLLQ) + 1) << 1))
<>	144:ef7eb2e8f9f7	1089
<>	144:ef7eb2e8f9f7	1090	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	1091	/**
<>	144:ef7eb2e8f9f7	1092	* @brief Helper macro to calculate the PLLSAI1 frequency used for SAI domain
<>	144:ef7eb2e8f9f7	1093	* @note ex: @ref __LL_RCC_CALC_PLLSAI1_SAI_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1094	* @ref LL_RCC_PLLSAI1_GetN (), @ref LL_RCC_PLLSAI1_GetP ());
<>	144:ef7eb2e8f9f7	1095	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1096	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1097	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1098	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1099	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1100	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1101	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1102	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1103	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1104	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1105	* @param __PLLSAI1N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1106	* @param __PLLSAI1P__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1107	* @arg @ref LL_RCC_PLLSAI1P_DIV_2
<>	144:ef7eb2e8f9f7	1108	* @arg @ref LL_RCC_PLLSAI1P_DIV_3
<>	144:ef7eb2e8f9f7	1109	* @arg @ref LL_RCC_PLLSAI1P_DIV_4
<>	144:ef7eb2e8f9f7	1110	* @arg @ref LL_RCC_PLLSAI1P_DIV_5
<>	144:ef7eb2e8f9f7	1111	* @arg @ref LL_RCC_PLLSAI1P_DIV_6
<>	144:ef7eb2e8f9f7	1112	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	1113	* @arg @ref LL_RCC_PLLSAI1P_DIV_8
<>	144:ef7eb2e8f9f7	1114	* @arg @ref LL_RCC_PLLSAI1P_DIV_9
<>	144:ef7eb2e8f9f7	1115	* @arg @ref LL_RCC_PLLSAI1P_DIV_10
<>	144:ef7eb2e8f9f7	1116	* @arg @ref LL_RCC_PLLSAI1P_DIV_11
<>	144:ef7eb2e8f9f7	1117	* @arg @ref LL_RCC_PLLSAI1P_DIV_12
<>	144:ef7eb2e8f9f7	1118	* @arg @ref LL_RCC_PLLSAI1P_DIV_13
<>	144:ef7eb2e8f9f7	1119	* @arg @ref LL_RCC_PLLSAI1P_DIV_14
<>	144:ef7eb2e8f9f7	1120	* @arg @ref LL_RCC_PLLSAI1P_DIV_15
<>	144:ef7eb2e8f9f7	1121	* @arg @ref LL_RCC_PLLSAI1P_DIV_16
<>	144:ef7eb2e8f9f7	1122	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	1123	* @arg @ref LL_RCC_PLLSAI1P_DIV_18
<>	144:ef7eb2e8f9f7	1124	* @arg @ref LL_RCC_PLLSAI1P_DIV_19
<>	144:ef7eb2e8f9f7	1125	* @arg @ref LL_RCC_PLLSAI1P_DIV_20
<>	144:ef7eb2e8f9f7	1126	* @arg @ref LL_RCC_PLLSAI1P_DIV_21
<>	144:ef7eb2e8f9f7	1127	* @arg @ref LL_RCC_PLLSAI1P_DIV_22
<>	144:ef7eb2e8f9f7	1128	* @arg @ref LL_RCC_PLLSAI1P_DIV_23
<>	144:ef7eb2e8f9f7	1129	* @arg @ref LL_RCC_PLLSAI1P_DIV_24
<>	144:ef7eb2e8f9f7	1130	* @arg @ref LL_RCC_PLLSAI1P_DIV_25
<>	144:ef7eb2e8f9f7	1131	* @arg @ref LL_RCC_PLLSAI1P_DIV_26
<>	144:ef7eb2e8f9f7	1132	* @arg @ref LL_RCC_PLLSAI1P_DIV_27
<>	144:ef7eb2e8f9f7	1133	* @arg @ref LL_RCC_PLLSAI1P_DIV_28
<>	144:ef7eb2e8f9f7	1134	* @arg @ref LL_RCC_PLLSAI1P_DIV_29
<>	144:ef7eb2e8f9f7	1135	* @arg @ref LL_RCC_PLLSAI1P_DIV_30
<>	144:ef7eb2e8f9f7	1136	* @arg @ref LL_RCC_PLLSAI1P_DIV_31
<>	144:ef7eb2e8f9f7	1137	* @retval PLLSAI1 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1138	*/
<>	144:ef7eb2e8f9f7	1139	#define __LL_RCC_CALC_PLLSAI1_SAI_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI1N__, __PLLSAI1P__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI1N__) / \
<>	144:ef7eb2e8f9f7	1140	((__PLLSAI1P__) >> RCC_POSITION_PLLSAI1P))
<>	144:ef7eb2e8f9f7	1141	#else
<>	144:ef7eb2e8f9f7	1142	/**
<>	144:ef7eb2e8f9f7	1143	* @brief Helper macro to calculate the PLLSAI1 frequency used for SAI domain
<>	144:ef7eb2e8f9f7	1144	* @note ex: @ref __LL_RCC_CALC_PLLSAI1_SAI_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1145	* @ref LL_RCC_PLLSAI1_GetN (), @ref LL_RCC_PLLSAI1_GetP ());
<>	144:ef7eb2e8f9f7	1146	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1147	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1148	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1149	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1150	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1151	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1152	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1153	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1154	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1155	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1156	* @param __PLLSAI1N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1157	* @param __PLLSAI1P__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1158	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	1159	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	1160	* @retval PLLSAI1 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1161	*/
<>	144:ef7eb2e8f9f7	1162	#define __LL_RCC_CALC_PLLSAI1_SAI_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI1N__, __PLLSAI1P__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI1N__) / \
<>	144:ef7eb2e8f9f7	1163	(((__PLLSAI1P__) == LL_RCC_PLLSAI1P_DIV_7) ? 7 : 17))
<>	144:ef7eb2e8f9f7	1164	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	1165
<>	144:ef7eb2e8f9f7	1166	/**
<>	144:ef7eb2e8f9f7	1167	* @brief Helper macro to calculate the PLLSAI1 frequency used on 48M domain
<>	144:ef7eb2e8f9f7	1168	* @note ex: @ref __LL_RCC_CALC_PLLSAI1_48M_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1169	* @ref LL_RCC_PLLSAI1_GetN (), @ref LL_RCC_PLLSAI1_GetQ ());
<>	144:ef7eb2e8f9f7	1170	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1171	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1172	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1173	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1174	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1175	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1176	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1177	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1178	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1179	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1180	* @param __PLLSAI1N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1181	* @param __PLLSAI1Q__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1182	* @arg @ref LL_RCC_PLLSAI1Q_DIV_2
<>	144:ef7eb2e8f9f7	1183	* @arg @ref LL_RCC_PLLSAI1Q_DIV_4
<>	144:ef7eb2e8f9f7	1184	* @arg @ref LL_RCC_PLLSAI1Q_DIV_6
<>	144:ef7eb2e8f9f7	1185	* @arg @ref LL_RCC_PLLSAI1Q_DIV_8
<>	144:ef7eb2e8f9f7	1186	* @retval PLLSAI1 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1187	*/
<>	144:ef7eb2e8f9f7	1188	#define __LL_RCC_CALC_PLLSAI1_48M_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI1N__, __PLLSAI1Q__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI1N__) / \
<>	144:ef7eb2e8f9f7	1189	((((__PLLSAI1Q__) >> RCC_POSITION_PLLSAI1Q) + 1) << 1))
<>	144:ef7eb2e8f9f7	1190
<>	144:ef7eb2e8f9f7	1191	/**
<>	144:ef7eb2e8f9f7	1192	* @brief Helper macro to calculate the PLLSAI1 frequency used on ADC domain
<>	144:ef7eb2e8f9f7	1193	* @note ex: @ref __LL_RCC_CALC_PLLSAI1_ADC_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1194	* @ref LL_RCC_PLLSAI1_GetN (), @ref LL_RCC_PLLSAI1_GetR ());
<>	144:ef7eb2e8f9f7	1195	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1196	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1197	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1198	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1199	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1200	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1201	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1202	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1203	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1204	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1205	* @param __PLLSAI1N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1206	* @param __PLLSAI1R__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1207	* @arg @ref LL_RCC_PLLSAI1R_DIV_2
<>	144:ef7eb2e8f9f7	1208	* @arg @ref LL_RCC_PLLSAI1R_DIV_4
<>	144:ef7eb2e8f9f7	1209	* @arg @ref LL_RCC_PLLSAI1R_DIV_6
<>	144:ef7eb2e8f9f7	1210	* @arg @ref LL_RCC_PLLSAI1R_DIV_8
<>	144:ef7eb2e8f9f7	1211	* @retval PLLSAI1 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1212	*/
<>	144:ef7eb2e8f9f7	1213	#define __LL_RCC_CALC_PLLSAI1_ADC_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI1N__, __PLLSAI1R__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI1N__) / \
<>	144:ef7eb2e8f9f7	1214	((((__PLLSAI1R__) >> RCC_POSITION_PLLSAI1R ) + 1 ) * 2))
<>	144:ef7eb2e8f9f7	1215
<>	144:ef7eb2e8f9f7	1216	/**
<>	144:ef7eb2e8f9f7	1217	* @brief Helper macro to calculate the PLLSAI2 frequency used for SAI domain
<>	144:ef7eb2e8f9f7	1218	* @note ex: @ref __LL_RCC_CALC_PLLSAI2_SAI_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1219	* @ref LL_RCC_PLLSAI2_GetN (), @ref LL_RCC_PLLSAI2_GetP ());
<>	144:ef7eb2e8f9f7	1220	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1221	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1222	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1223	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1224	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1225	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1226	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1227	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1228	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1229	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1230	* @param __PLLSAI2N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1231	* @param __PLLSAI2P__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1232	* @arg @ref LL_RCC_PLLSAI2P_DIV_7
<>	144:ef7eb2e8f9f7	1233	* @arg @ref LL_RCC_PLLSAI2P_DIV_17
<>	144:ef7eb2e8f9f7	1234	* @retval PLLSAI2 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1235	*/
<>	144:ef7eb2e8f9f7	1236	#define __LL_RCC_CALC_PLLSAI2_SAI_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI2N__, __PLLSAI2P__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI2N__) / \
<>	144:ef7eb2e8f9f7	1237	(((__PLLSAI2P__) == LL_RCC_PLLSAI2P_DIV_7) ? 7 : 17))
<>	144:ef7eb2e8f9f7	1238
<>	144:ef7eb2e8f9f7	1239	/**
<>	144:ef7eb2e8f9f7	1240	* @brief Helper macro to calculate the PLLSAI2 frequency used on ADC domain
<>	144:ef7eb2e8f9f7	1241	* @note ex: @ref __LL_RCC_CALC_PLLSAI2_ADC_FREQ (HSE_VALUE,@ref LL_RCC_PLL_GetDivider (),
<>	144:ef7eb2e8f9f7	1242	* @ref LL_RCC_PLLSAI2_GetN (), @ref LL_RCC_PLLSAI2_GetR ());
<>	144:ef7eb2e8f9f7	1243	* @param __INPUTFREQ__ PLL Input frequency (based on MSI/HSE/HSI)
<>	144:ef7eb2e8f9f7	1244	* @param __PLLM__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1245	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	1246	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	1247	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	1248	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	1249	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	1250	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	1251	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	1252	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	1253	* @param __PLLSAI2N__ Between 8 and 86
<>	144:ef7eb2e8f9f7	1254	* @param __PLLSAI2R__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1255	* @arg @ref LL_RCC_PLLSAI2R_DIV_2
<>	144:ef7eb2e8f9f7	1256	* @arg @ref LL_RCC_PLLSAI2R_DIV_4
<>	144:ef7eb2e8f9f7	1257	* @arg @ref LL_RCC_PLLSAI2R_DIV_6
<>	144:ef7eb2e8f9f7	1258	* @arg @ref LL_RCC_PLLSAI2R_DIV_8
<>	144:ef7eb2e8f9f7	1259	* @retval PLLSAI2 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1260	*/
<>	144:ef7eb2e8f9f7	1261	#define __LL_RCC_CALC_PLLSAI2_ADC_FREQ(__INPUTFREQ__, __PLLM__, __PLLSAI2N__, __PLLSAI2R__) ((__INPUTFREQ__) / ((((__PLLM__)>> RCC_POSITION_PLLM) + 1)) * (__PLLSAI2N__) / \
<>	144:ef7eb2e8f9f7	1262	((((__PLLSAI2R__) >> RCC_POSITION_PLLSAI2R ) + 1 ) * 2))
<>	144:ef7eb2e8f9f7	1263
<>	144:ef7eb2e8f9f7	1264	/**
<>	144:ef7eb2e8f9f7	1265	* @brief Helper macro to calculate the HCLK frequency
<>	144:ef7eb2e8f9f7	1266	* @param __SYSCLKFREQ__ SYSCLK frequency (based on MSI/HSE/HSI/PLLCLK)
<>	144:ef7eb2e8f9f7	1267	* @param __AHBPRESCALER__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1268	* @arg @ref LL_RCC_SYSCLK_DIV_1
<>	144:ef7eb2e8f9f7	1269	* @arg @ref LL_RCC_SYSCLK_DIV_2
<>	144:ef7eb2e8f9f7	1270	* @arg @ref LL_RCC_SYSCLK_DIV_4
<>	144:ef7eb2e8f9f7	1271	* @arg @ref LL_RCC_SYSCLK_DIV_8
<>	144:ef7eb2e8f9f7	1272	* @arg @ref LL_RCC_SYSCLK_DIV_16
<>	144:ef7eb2e8f9f7	1273	* @arg @ref LL_RCC_SYSCLK_DIV_64
<>	144:ef7eb2e8f9f7	1274	* @arg @ref LL_RCC_SYSCLK_DIV_128
<>	144:ef7eb2e8f9f7	1275	* @arg @ref LL_RCC_SYSCLK_DIV_256
<>	144:ef7eb2e8f9f7	1276	* @arg @ref LL_RCC_SYSCLK_DIV_512
<>	144:ef7eb2e8f9f7	1277	* @retval HCLK clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1278	*/
<>	144:ef7eb2e8f9f7	1279	#define __LL_RCC_CALC_HCLK_FREQ(__SYSCLKFREQ__, __AHBPRESCALER__) ((__SYSCLKFREQ__) >> AHBPrescTable[((__AHBPRESCALER__) & RCC_CFGR_HPRE) >> RCC_POSITION_HPRE])
<>	144:ef7eb2e8f9f7	1280
<>	144:ef7eb2e8f9f7	1281	/**
<>	144:ef7eb2e8f9f7	1282	* @brief Helper macro to calculate the PCLK1 frequency (ABP1)
<>	144:ef7eb2e8f9f7	1283	* @param __HCLKFREQ__ HCLK frequency
<>	144:ef7eb2e8f9f7	1284	* @param __APB1PRESCALER__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1285	* @arg @ref LL_RCC_APB1_DIV_1
<>	144:ef7eb2e8f9f7	1286	* @arg @ref LL_RCC_APB1_DIV_2
<>	144:ef7eb2e8f9f7	1287	* @arg @ref LL_RCC_APB1_DIV_4
<>	144:ef7eb2e8f9f7	1288	* @arg @ref LL_RCC_APB1_DIV_8
<>	144:ef7eb2e8f9f7	1289	* @arg @ref LL_RCC_APB1_DIV_16
<>	144:ef7eb2e8f9f7	1290	* @retval PCLK1 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1291	*/
<>	144:ef7eb2e8f9f7	1292	#define __LL_RCC_CALC_PCLK1_FREQ(__HCLKFREQ__, __APB1PRESCALER__) ((__HCLKFREQ__) >> aRCC_APBAHBPrescTable[(__APB1PRESCALER__) >> RCC_POSITION_PPRE1])
<>	144:ef7eb2e8f9f7	1293
<>	144:ef7eb2e8f9f7	1294	/**
<>	144:ef7eb2e8f9f7	1295	* @brief Helper macro to calculate the PCLK2 frequency (ABP2)
<>	144:ef7eb2e8f9f7	1296	* @param __HCLKFREQ__ HCLK frequency
<>	144:ef7eb2e8f9f7	1297	* @param __APB2PRESCALER__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1298	* @arg @ref LL_RCC_APB2_DIV_1
<>	144:ef7eb2e8f9f7	1299	* @arg @ref LL_RCC_APB2_DIV_2
<>	144:ef7eb2e8f9f7	1300	* @arg @ref LL_RCC_APB2_DIV_4
<>	144:ef7eb2e8f9f7	1301	* @arg @ref LL_RCC_APB2_DIV_8
<>	144:ef7eb2e8f9f7	1302	* @arg @ref LL_RCC_APB2_DIV_16
<>	144:ef7eb2e8f9f7	1303	* @retval PCLK2 clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1304	*/
<>	144:ef7eb2e8f9f7	1305	#define __LL_RCC_CALC_PCLK2_FREQ(__HCLKFREQ__, __APB2PRESCALER__) ((__HCLKFREQ__) >> aRCC_APBAHBPrescTable[(__APB2PRESCALER__) >> RCC_POSITION_PPRE2])
<>	144:ef7eb2e8f9f7	1306
<>	144:ef7eb2e8f9f7	1307	/**
<>	144:ef7eb2e8f9f7	1308	* @brief Helper macro to calculate the MSI frequency (in Hz)
<>	144:ef7eb2e8f9f7	1309	* @note: __MSISEL__ can be retrieved thanks to function LL_RCC_MSI_IsEnabledRangeSelect
<>	144:ef7eb2e8f9f7	1310	* @note: if __MSISEL__ is equal to LL_RCC_MSIRANGESEL_STANDBY,
<>	144:ef7eb2e8f9f7	1311	* __MSIRANGE__can be retrieved by LL_RCC_MSI_GetRangeAfterStandby
<>	144:ef7eb2e8f9f7	1312	* else by LL_RCC_MSI_GetRange
<>	144:ef7eb2e8f9f7	1313	* ex: __LL_RCC_CALC_MSI_FREQ(LL_RCC_MSI_IsEnabledRangeSelect(),
<>	144:ef7eb2e8f9f7	1314	* (LL_RCC_MSI_IsEnabledRangeSelect()?
<>	144:ef7eb2e8f9f7	1315	* LL_RCC_MSI_GetRange():
<>	144:ef7eb2e8f9f7	1316	* LL_RCC_MSI_GetRangeAfterStandby()))
<>	144:ef7eb2e8f9f7	1317	* @param __MSISEL__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1318	* @arg @ref LL_RCC_MSIRANGESEL_STANDBY
<>	144:ef7eb2e8f9f7	1319	* @arg @ref LL_RCC_MSIRANGESEL_RUN
<>	144:ef7eb2e8f9f7	1320	* @param __MSIRANGE__ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1321	* @arg @ref LL_RCC_MSIRANGE_0
<>	144:ef7eb2e8f9f7	1322	* @arg @ref LL_RCC_MSIRANGE_1
<>	144:ef7eb2e8f9f7	1323	* @arg @ref LL_RCC_MSIRANGE_2
<>	144:ef7eb2e8f9f7	1324	* @arg @ref LL_RCC_MSIRANGE_3
<>	144:ef7eb2e8f9f7	1325	* @arg @ref LL_RCC_MSIRANGE_4
<>	144:ef7eb2e8f9f7	1326	* @arg @ref LL_RCC_MSIRANGE_5
<>	144:ef7eb2e8f9f7	1327	* @arg @ref LL_RCC_MSIRANGE_6
<>	144:ef7eb2e8f9f7	1328	* @arg @ref LL_RCC_MSIRANGE_7
<>	144:ef7eb2e8f9f7	1329	* @arg @ref LL_RCC_MSIRANGE_8
<>	144:ef7eb2e8f9f7	1330	* @arg @ref LL_RCC_MSIRANGE_9
<>	144:ef7eb2e8f9f7	1331	* @arg @ref LL_RCC_MSIRANGE_10
<>	144:ef7eb2e8f9f7	1332	* @arg @ref LL_RCC_MSIRANGE_11
<>	144:ef7eb2e8f9f7	1333	* @arg @ref LL_RCC_MSISRANGE_4
<>	144:ef7eb2e8f9f7	1334	* @arg @ref LL_RCC_MSISRANGE_5
<>	144:ef7eb2e8f9f7	1335	* @arg @ref LL_RCC_MSISRANGE_6
<>	144:ef7eb2e8f9f7	1336	* @arg @ref LL_RCC_MSISRANGE_7
<>	144:ef7eb2e8f9f7	1337	* @retval MSI clock frequency (in Hz)
<>	144:ef7eb2e8f9f7	1338	*/
<>	144:ef7eb2e8f9f7	1339	#define __LL_RCC_CALC_MSI_FREQ(__MSISEL__, __MSIRANGE__) (((__MSISEL__) == LL_RCC_MSIRANGESEL_STANDBY) ? \
<>	144:ef7eb2e8f9f7	1340	(MSIRangeTable[(__MSIRANGE__) >> 8]) : \
<>	144:ef7eb2e8f9f7	1341	(MSIRangeTable[(__MSIRANGE__) >> 4]))
<>	144:ef7eb2e8f9f7	1342
<>	144:ef7eb2e8f9f7	1343	/**
<>	144:ef7eb2e8f9f7	1344	* @}
<>	144:ef7eb2e8f9f7	1345	*/
<>	144:ef7eb2e8f9f7	1346
<>	144:ef7eb2e8f9f7	1347	/**
<>	144:ef7eb2e8f9f7	1348	* @}
<>	144:ef7eb2e8f9f7	1349	*/
<>	144:ef7eb2e8f9f7	1350
<>	144:ef7eb2e8f9f7	1351	/* Exported functions --------------------------------------------------------*/
<>	144:ef7eb2e8f9f7	1352	/** @defgroup RCC_LL_Exported_Functions RCC Exported Functions
<>	144:ef7eb2e8f9f7	1353	* @{
<>	144:ef7eb2e8f9f7	1354	*/
<>	144:ef7eb2e8f9f7	1355
<>	144:ef7eb2e8f9f7	1356	/** @defgroup RCC_LL_EF_HSE HSE
<>	144:ef7eb2e8f9f7	1357	* @{
<>	144:ef7eb2e8f9f7	1358	*/
<>	144:ef7eb2e8f9f7	1359
<>	144:ef7eb2e8f9f7	1360	/**
<>	144:ef7eb2e8f9f7	1361	* @brief Enable the Clock Security System.
<>	144:ef7eb2e8f9f7	1362	* @rmtoll CR CSSON LL_RCC_HSE_EnableCSS
<>	144:ef7eb2e8f9f7	1363	* @retval None
<>	144:ef7eb2e8f9f7	1364	*/
<>	144:ef7eb2e8f9f7	1365	__STATIC_INLINE void LL_RCC_HSE_EnableCSS(void)
<>	144:ef7eb2e8f9f7	1366	{
<>	144:ef7eb2e8f9f7	1367	SET_BIT(RCC->CR, RCC_CR_CSSON);
<>	144:ef7eb2e8f9f7	1368	}
<>	144:ef7eb2e8f9f7	1369
<>	144:ef7eb2e8f9f7	1370	/**
<>	144:ef7eb2e8f9f7	1371	* @brief Enable HSE external oscillator (HSE Bypass)
<>	144:ef7eb2e8f9f7	1372	* @rmtoll CR HSEBYP LL_RCC_HSE_EnableBypass
<>	144:ef7eb2e8f9f7	1373	* @retval None
<>	144:ef7eb2e8f9f7	1374	*/
<>	144:ef7eb2e8f9f7	1375	__STATIC_INLINE void LL_RCC_HSE_EnableBypass(void)
<>	144:ef7eb2e8f9f7	1376	{
<>	144:ef7eb2e8f9f7	1377	SET_BIT(RCC->CR, RCC_CR_HSEBYP);
<>	144:ef7eb2e8f9f7	1378	}
<>	144:ef7eb2e8f9f7	1379
<>	144:ef7eb2e8f9f7	1380	/**
<>	144:ef7eb2e8f9f7	1381	* @brief Disable HSE external oscillator (HSE Bypass)
<>	144:ef7eb2e8f9f7	1382	* @rmtoll CR HSEBYP LL_RCC_HSE_DisableBypass
<>	144:ef7eb2e8f9f7	1383	* @retval None
<>	144:ef7eb2e8f9f7	1384	*/
<>	144:ef7eb2e8f9f7	1385	__STATIC_INLINE void LL_RCC_HSE_DisableBypass(void)
<>	144:ef7eb2e8f9f7	1386	{
<>	144:ef7eb2e8f9f7	1387	CLEAR_BIT(RCC->CR, RCC_CR_HSEBYP);
<>	144:ef7eb2e8f9f7	1388	}
<>	144:ef7eb2e8f9f7	1389
<>	144:ef7eb2e8f9f7	1390	/**
<>	144:ef7eb2e8f9f7	1391	* @brief Enable HSE crystal oscillator (HSE ON)
<>	144:ef7eb2e8f9f7	1392	* @rmtoll CR HSEON LL_RCC_HSE_Enable
<>	144:ef7eb2e8f9f7	1393	* @retval None
<>	144:ef7eb2e8f9f7	1394	*/
<>	144:ef7eb2e8f9f7	1395	__STATIC_INLINE void LL_RCC_HSE_Enable(void)
<>	144:ef7eb2e8f9f7	1396	{
<>	144:ef7eb2e8f9f7	1397	SET_BIT(RCC->CR, RCC_CR_HSEON);
<>	144:ef7eb2e8f9f7	1398	}
<>	144:ef7eb2e8f9f7	1399
<>	144:ef7eb2e8f9f7	1400	/**
<>	144:ef7eb2e8f9f7	1401	* @brief Disable HSE crystal oscillator (HSE ON)
<>	144:ef7eb2e8f9f7	1402	* @rmtoll CR HSEON LL_RCC_HSE_Disable
<>	144:ef7eb2e8f9f7	1403	* @retval None
<>	144:ef7eb2e8f9f7	1404	*/
<>	144:ef7eb2e8f9f7	1405	__STATIC_INLINE void LL_RCC_HSE_Disable(void)
<>	144:ef7eb2e8f9f7	1406	{
<>	144:ef7eb2e8f9f7	1407	CLEAR_BIT(RCC->CR, RCC_CR_HSEON);
<>	144:ef7eb2e8f9f7	1408	}
<>	144:ef7eb2e8f9f7	1409
<>	144:ef7eb2e8f9f7	1410	/**
<>	144:ef7eb2e8f9f7	1411	* @brief Check if HSE oscillator Ready
<>	144:ef7eb2e8f9f7	1412	* @rmtoll CR HSERDY LL_RCC_HSE_IsReady
<>	144:ef7eb2e8f9f7	1413	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1414	*/
<>	144:ef7eb2e8f9f7	1415	__STATIC_INLINE uint32_t LL_RCC_HSE_IsReady(void)
<>	144:ef7eb2e8f9f7	1416	{
<>	144:ef7eb2e8f9f7	1417	return (READ_BIT(RCC->CR, RCC_CR_HSERDY) == (RCC_CR_HSERDY));
<>	144:ef7eb2e8f9f7	1418	}
<>	144:ef7eb2e8f9f7	1419
<>	144:ef7eb2e8f9f7	1420	/**
<>	144:ef7eb2e8f9f7	1421	* @}
<>	144:ef7eb2e8f9f7	1422	*/
<>	144:ef7eb2e8f9f7	1423
<>	144:ef7eb2e8f9f7	1424	/** @defgroup RCC_LL_EF_HSI HSI
<>	144:ef7eb2e8f9f7	1425	* @{
<>	144:ef7eb2e8f9f7	1426	*/
<>	144:ef7eb2e8f9f7	1427
<>	144:ef7eb2e8f9f7	1428	/**
<>	144:ef7eb2e8f9f7	1429	* @brief Enable HSI even in stop mode
<>	144:ef7eb2e8f9f7	1430	* @note HSI oscillator is forced ON even in Stop mode
<>	144:ef7eb2e8f9f7	1431	* @rmtoll CR HSIKERON LL_RCC_HSI_EnableInStopMode
<>	144:ef7eb2e8f9f7	1432	* @retval None
<>	144:ef7eb2e8f9f7	1433	*/
<>	144:ef7eb2e8f9f7	1434	__STATIC_INLINE void LL_RCC_HSI_EnableInStopMode(void)
<>	144:ef7eb2e8f9f7	1435	{
<>	144:ef7eb2e8f9f7	1436	SET_BIT(RCC->CR, RCC_CR_HSIKERON);
<>	144:ef7eb2e8f9f7	1437	}
<>	144:ef7eb2e8f9f7	1438
<>	144:ef7eb2e8f9f7	1439	/**
<>	144:ef7eb2e8f9f7	1440	* @brief Disable HSI in stop mode
<>	144:ef7eb2e8f9f7	1441	* @rmtoll CR HSIKERON LL_RCC_HSI_DisableInStopMode
<>	144:ef7eb2e8f9f7	1442	* @retval None
<>	144:ef7eb2e8f9f7	1443	*/
<>	144:ef7eb2e8f9f7	1444	__STATIC_INLINE void LL_RCC_HSI_DisableInStopMode(void)
<>	144:ef7eb2e8f9f7	1445	{
<>	144:ef7eb2e8f9f7	1446	CLEAR_BIT(RCC->CR, RCC_CR_HSIKERON);
<>	144:ef7eb2e8f9f7	1447	}
<>	144:ef7eb2e8f9f7	1448
<>	144:ef7eb2e8f9f7	1449	/**
<>	144:ef7eb2e8f9f7	1450	* @brief Enable HSI oscillator
<>	144:ef7eb2e8f9f7	1451	* @rmtoll CR HSION LL_RCC_HSI_Enable
<>	144:ef7eb2e8f9f7	1452	* @retval None
<>	144:ef7eb2e8f9f7	1453	*/
<>	144:ef7eb2e8f9f7	1454	__STATIC_INLINE void LL_RCC_HSI_Enable(void)
<>	144:ef7eb2e8f9f7	1455	{
<>	144:ef7eb2e8f9f7	1456	SET_BIT(RCC->CR, RCC_CR_HSION);
<>	144:ef7eb2e8f9f7	1457	}
<>	144:ef7eb2e8f9f7	1458
<>	144:ef7eb2e8f9f7	1459	/**
<>	144:ef7eb2e8f9f7	1460	* @brief Disable HSI oscillator
<>	144:ef7eb2e8f9f7	1461	* @rmtoll CR HSION LL_RCC_HSI_Disable
<>	144:ef7eb2e8f9f7	1462	* @retval None
<>	144:ef7eb2e8f9f7	1463	*/
<>	144:ef7eb2e8f9f7	1464	__STATIC_INLINE void LL_RCC_HSI_Disable(void)
<>	144:ef7eb2e8f9f7	1465	{
<>	144:ef7eb2e8f9f7	1466	CLEAR_BIT(RCC->CR, RCC_CR_HSION);
<>	144:ef7eb2e8f9f7	1467	}
<>	144:ef7eb2e8f9f7	1468
<>	144:ef7eb2e8f9f7	1469	/**
<>	144:ef7eb2e8f9f7	1470	* @brief Check if HSI clock is ready
<>	144:ef7eb2e8f9f7	1471	* @rmtoll CR HSIRDY LL_RCC_HSI_IsReady
<>	144:ef7eb2e8f9f7	1472	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1473	*/
<>	144:ef7eb2e8f9f7	1474	__STATIC_INLINE uint32_t LL_RCC_HSI_IsReady(void)
<>	144:ef7eb2e8f9f7	1475	{
<>	144:ef7eb2e8f9f7	1476	return (READ_BIT(RCC->CR, RCC_CR_HSIRDY) == (RCC_CR_HSIRDY));
<>	144:ef7eb2e8f9f7	1477	}
<>	144:ef7eb2e8f9f7	1478
<>	144:ef7eb2e8f9f7	1479	/**
<>	144:ef7eb2e8f9f7	1480	* @brief Enable HSI Automatic from stop mode
<>	144:ef7eb2e8f9f7	1481	* @rmtoll CR HSIASFS LL_RCC_HSI_EnableAutoFromStop
<>	144:ef7eb2e8f9f7	1482	* @retval None
<>	144:ef7eb2e8f9f7	1483	*/
<>	144:ef7eb2e8f9f7	1484	__STATIC_INLINE void LL_RCC_HSI_EnableAutoFromStop(void)
<>	144:ef7eb2e8f9f7	1485	{
<>	144:ef7eb2e8f9f7	1486	SET_BIT(RCC->CR, RCC_CR_HSIASFS);
<>	144:ef7eb2e8f9f7	1487	}
<>	144:ef7eb2e8f9f7	1488
<>	144:ef7eb2e8f9f7	1489	/**
<>	144:ef7eb2e8f9f7	1490	* @brief Disable HSI Automatic from stop mode
<>	144:ef7eb2e8f9f7	1491	* @rmtoll CR HSIASFS LL_RCC_HSI_DisableAutoFromStop
<>	144:ef7eb2e8f9f7	1492	* @retval None
<>	144:ef7eb2e8f9f7	1493	*/
<>	144:ef7eb2e8f9f7	1494	__STATIC_INLINE void LL_RCC_HSI_DisableAutoFromStop(void)
<>	144:ef7eb2e8f9f7	1495	{
<>	144:ef7eb2e8f9f7	1496	CLEAR_BIT(RCC->CR, RCC_CR_HSIASFS);
<>	144:ef7eb2e8f9f7	1497	}
<>	144:ef7eb2e8f9f7	1498	/**
<>	144:ef7eb2e8f9f7	1499	* @brief Get HSI Calibration value
<>	144:ef7eb2e8f9f7	1500	* @note When HSITRIM is written, HSICAL is updated with the sum of
<>	144:ef7eb2e8f9f7	1501	* HSITRIM and the factory trim value
<>	144:ef7eb2e8f9f7	1502	* @rmtoll ICSCR HSICAL LL_RCC_HSI_GetCalibration
<>	144:ef7eb2e8f9f7	1503	* @retval Between Min_Data = 0x00 and Max_Data = 0xFF
<>	144:ef7eb2e8f9f7	1504	*/
<>	144:ef7eb2e8f9f7	1505	__STATIC_INLINE uint32_t LL_RCC_HSI_GetCalibration(void)
<>	144:ef7eb2e8f9f7	1506	{
<>	144:ef7eb2e8f9f7	1507	return (uint32_t)(READ_BIT(RCC->ICSCR, RCC_ICSCR_HSICAL) >> RCC_POSITION_HSICAL);
<>	144:ef7eb2e8f9f7	1508	}
<>	144:ef7eb2e8f9f7	1509
<>	144:ef7eb2e8f9f7	1510	/**
<>	144:ef7eb2e8f9f7	1511	* @brief Set HSI Calibration trimming
<>	144:ef7eb2e8f9f7	1512	* @note user-programmable trimming value that is added to the HSICAL
<>	144:ef7eb2e8f9f7	1513	* @note Default value is 16, which, when added to the HSICAL value,
<>	144:ef7eb2e8f9f7	1514	* should trim the HSI to 16 MHz +/- 1 %
<>	144:ef7eb2e8f9f7	1515	* @rmtoll ICSCR HSITRIM LL_RCC_HSI_SetCalibTrimming
<>	144:ef7eb2e8f9f7	1516	* @param Value Between Min_Data = 0 and Max_Data = 31
<>	144:ef7eb2e8f9f7	1517	* @retval None
<>	144:ef7eb2e8f9f7	1518	*/
<>	144:ef7eb2e8f9f7	1519	__STATIC_INLINE void LL_RCC_HSI_SetCalibTrimming(uint32_t Value)
<>	144:ef7eb2e8f9f7	1520	{
<>	144:ef7eb2e8f9f7	1521	MODIFY_REG(RCC->ICSCR, RCC_ICSCR_HSITRIM, Value << RCC_POSITION_HSITRIM);
<>	144:ef7eb2e8f9f7	1522	}
<>	144:ef7eb2e8f9f7	1523
<>	144:ef7eb2e8f9f7	1524	/**
<>	144:ef7eb2e8f9f7	1525	* @brief Get HSI Calibration trimming
<>	144:ef7eb2e8f9f7	1526	* @rmtoll ICSCR HSITRIM LL_RCC_HSI_GetCalibTrimming
<>	144:ef7eb2e8f9f7	1527	* @retval Between Min_Data = 0 and Max_Data = 31
<>	144:ef7eb2e8f9f7	1528	*/
<>	144:ef7eb2e8f9f7	1529	__STATIC_INLINE uint32_t LL_RCC_HSI_GetCalibTrimming(void)
<>	144:ef7eb2e8f9f7	1530	{
<>	144:ef7eb2e8f9f7	1531	return (uint32_t)(READ_BIT(RCC->ICSCR, RCC_ICSCR_HSITRIM) >> RCC_POSITION_HSITRIM);
<>	144:ef7eb2e8f9f7	1532	}
<>	144:ef7eb2e8f9f7	1533
<>	144:ef7eb2e8f9f7	1534	/**
<>	144:ef7eb2e8f9f7	1535	* @}
<>	144:ef7eb2e8f9f7	1536	*/
<>	144:ef7eb2e8f9f7	1537
<>	144:ef7eb2e8f9f7	1538	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	1539	/** @defgroup RCC_LL_EF_HSI48 HSI48
<>	144:ef7eb2e8f9f7	1540	* @{
<>	144:ef7eb2e8f9f7	1541	*/
<>	144:ef7eb2e8f9f7	1542
<>	144:ef7eb2e8f9f7	1543	/**
<>	144:ef7eb2e8f9f7	1544	* @brief Enable HSI48
<>	144:ef7eb2e8f9f7	1545	* @rmtoll CRRCR HSI48ON LL_RCC_HSI48_Enable
<>	144:ef7eb2e8f9f7	1546	* @retval None
<>	144:ef7eb2e8f9f7	1547	*/
<>	144:ef7eb2e8f9f7	1548	__STATIC_INLINE void LL_RCC_HSI48_Enable(void)
<>	144:ef7eb2e8f9f7	1549	{
<>	144:ef7eb2e8f9f7	1550	SET_BIT(RCC->CRRCR, RCC_CRRCR_HSI48ON);
<>	144:ef7eb2e8f9f7	1551	}
<>	144:ef7eb2e8f9f7	1552
<>	144:ef7eb2e8f9f7	1553	/**
<>	144:ef7eb2e8f9f7	1554	* @brief Disable HSI48
<>	144:ef7eb2e8f9f7	1555	* @rmtoll CRRCR HSI48ON LL_RCC_HSI48_Disable
<>	144:ef7eb2e8f9f7	1556	* @retval None
<>	144:ef7eb2e8f9f7	1557	*/
<>	144:ef7eb2e8f9f7	1558	__STATIC_INLINE void LL_RCC_HSI48_Disable(void)
<>	144:ef7eb2e8f9f7	1559	{
<>	144:ef7eb2e8f9f7	1560	CLEAR_BIT(RCC->CRRCR, RCC_CRRCR_HSI48ON);
<>	144:ef7eb2e8f9f7	1561	}
<>	144:ef7eb2e8f9f7	1562
<>	144:ef7eb2e8f9f7	1563	/**
<>	144:ef7eb2e8f9f7	1564	* @brief Check if HSI48 oscillator Ready
<>	144:ef7eb2e8f9f7	1565	* @rmtoll CRRCR HSI48RDY LL_RCC_HSI48_IsReady
<>	144:ef7eb2e8f9f7	1566	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1567	*/
<>	144:ef7eb2e8f9f7	1568	__STATIC_INLINE uint32_t LL_RCC_HSI48_IsReady(void)
<>	144:ef7eb2e8f9f7	1569	{
<>	144:ef7eb2e8f9f7	1570	return (READ_BIT(RCC->CRRCR, RCC_CRRCR_HSI48RDY) == (RCC_CRRCR_HSI48RDY));
<>	144:ef7eb2e8f9f7	1571	}
<>	144:ef7eb2e8f9f7	1572
<>	144:ef7eb2e8f9f7	1573	/**
<>	144:ef7eb2e8f9f7	1574	* @brief Get HSI48 Calibration value
<>	144:ef7eb2e8f9f7	1575	* @rmtoll CRRCR HSI48CAL LL_RCC_HSI48_GetCalibration
<>	144:ef7eb2e8f9f7	1576	* @retval Between Min_Data = 0x00 and Max_Data = 0xFF
<>	144:ef7eb2e8f9f7	1577	*/
<>	144:ef7eb2e8f9f7	1578	__STATIC_INLINE uint32_t LL_RCC_HSI48_GetCalibration(void)
<>	144:ef7eb2e8f9f7	1579	{
<>	144:ef7eb2e8f9f7	1580	return (uint32_t)(READ_BIT(RCC->CRRCR, RCC_CRRCR_HSI48CAL) >> RCC_POSITION_HSI48CAL);
<>	144:ef7eb2e8f9f7	1581	}
<>	144:ef7eb2e8f9f7	1582
<>	144:ef7eb2e8f9f7	1583	/**
<>	144:ef7eb2e8f9f7	1584	* @}
<>	144:ef7eb2e8f9f7	1585	*/
<>	144:ef7eb2e8f9f7	1586	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	1587
<>	144:ef7eb2e8f9f7	1588	/** @defgroup RCC_LL_EF_LSE LSE
<>	144:ef7eb2e8f9f7	1589	* @{
<>	144:ef7eb2e8f9f7	1590	*/
<>	144:ef7eb2e8f9f7	1591
<>	144:ef7eb2e8f9f7	1592	/**
<>	144:ef7eb2e8f9f7	1593	* @brief Enable Low Speed External (LSE) crystal.
<>	144:ef7eb2e8f9f7	1594	* @rmtoll BDCR LSEON LL_RCC_LSE_Enable
<>	144:ef7eb2e8f9f7	1595	* @retval None
<>	144:ef7eb2e8f9f7	1596	*/
<>	144:ef7eb2e8f9f7	1597	__STATIC_INLINE void LL_RCC_LSE_Enable(void)
<>	144:ef7eb2e8f9f7	1598	{
<>	144:ef7eb2e8f9f7	1599	SET_BIT(RCC->BDCR, RCC_BDCR_LSEON);
<>	144:ef7eb2e8f9f7	1600	}
<>	144:ef7eb2e8f9f7	1601
<>	144:ef7eb2e8f9f7	1602	/**
<>	144:ef7eb2e8f9f7	1603	* @brief Disable Low Speed External (LSE) crystal.
<>	144:ef7eb2e8f9f7	1604	* @rmtoll BDCR LSEON LL_RCC_LSE_Disable
<>	144:ef7eb2e8f9f7	1605	* @retval None
<>	144:ef7eb2e8f9f7	1606	*/
<>	144:ef7eb2e8f9f7	1607	__STATIC_INLINE void LL_RCC_LSE_Disable(void)
<>	144:ef7eb2e8f9f7	1608	{
<>	144:ef7eb2e8f9f7	1609	CLEAR_BIT(RCC->BDCR, RCC_BDCR_LSEON);
<>	144:ef7eb2e8f9f7	1610	}
<>	144:ef7eb2e8f9f7	1611
<>	144:ef7eb2e8f9f7	1612	/**
<>	144:ef7eb2e8f9f7	1613	* @brief Enable external clock source (LSE bypass).
<>	144:ef7eb2e8f9f7	1614	* @rmtoll BDCR LSEBYP LL_RCC_LSE_EnableBypass
<>	144:ef7eb2e8f9f7	1615	* @retval None
<>	144:ef7eb2e8f9f7	1616	*/
<>	144:ef7eb2e8f9f7	1617	__STATIC_INLINE void LL_RCC_LSE_EnableBypass(void)
<>	144:ef7eb2e8f9f7	1618	{
<>	144:ef7eb2e8f9f7	1619	SET_BIT(RCC->BDCR, RCC_BDCR_LSEBYP);
<>	144:ef7eb2e8f9f7	1620	}
<>	144:ef7eb2e8f9f7	1621
<>	144:ef7eb2e8f9f7	1622	/**
<>	144:ef7eb2e8f9f7	1623	* @brief Disable external clock source (LSE bypass).
<>	144:ef7eb2e8f9f7	1624	* @rmtoll BDCR LSEBYP LL_RCC_LSE_DisableBypass
<>	144:ef7eb2e8f9f7	1625	* @retval None
<>	144:ef7eb2e8f9f7	1626	*/
<>	144:ef7eb2e8f9f7	1627	__STATIC_INLINE void LL_RCC_LSE_DisableBypass(void)
<>	144:ef7eb2e8f9f7	1628	{
<>	144:ef7eb2e8f9f7	1629	CLEAR_BIT(RCC->BDCR, RCC_BDCR_LSEBYP);
<>	144:ef7eb2e8f9f7	1630	}
<>	144:ef7eb2e8f9f7	1631
<>	144:ef7eb2e8f9f7	1632	/**
<>	144:ef7eb2e8f9f7	1633	* @brief Set LSE oscillator drive capability
<>	144:ef7eb2e8f9f7	1634	* @note The oscillator is in Xtal mode when it is not in bypass mode.
<>	144:ef7eb2e8f9f7	1635	* @rmtoll BDCR LSEDRV LL_RCC_LSE_SetDriveCapability
<>	144:ef7eb2e8f9f7	1636	* @param LSEDrive This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1637	* @arg @ref LL_RCC_LSEDRIVE_LOW
<>	144:ef7eb2e8f9f7	1638	* @arg @ref LL_RCC_LSEDRIVE_MEDIUMLOW
<>	144:ef7eb2e8f9f7	1639	* @arg @ref LL_RCC_LSEDRIVE_MEDIUMHIGH
<>	144:ef7eb2e8f9f7	1640	* @arg @ref LL_RCC_LSEDRIVE_HIGH
<>	144:ef7eb2e8f9f7	1641	* @retval None
<>	144:ef7eb2e8f9f7	1642	*/
<>	144:ef7eb2e8f9f7	1643	__STATIC_INLINE void LL_RCC_LSE_SetDriveCapability(uint32_t LSEDrive)
<>	144:ef7eb2e8f9f7	1644	{
<>	144:ef7eb2e8f9f7	1645	MODIFY_REG(RCC->BDCR, RCC_BDCR_LSEDRV, LSEDrive);
<>	144:ef7eb2e8f9f7	1646	}
<>	144:ef7eb2e8f9f7	1647
<>	144:ef7eb2e8f9f7	1648	/**
<>	144:ef7eb2e8f9f7	1649	* @brief Get LSE oscillator drive capability
<>	144:ef7eb2e8f9f7	1650	* @rmtoll BDCR LSEDRV LL_RCC_LSE_GetDriveCapability
<>	144:ef7eb2e8f9f7	1651	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	1652	* @arg @ref LL_RCC_LSEDRIVE_LOW
<>	144:ef7eb2e8f9f7	1653	* @arg @ref LL_RCC_LSEDRIVE_MEDIUMLOW
<>	144:ef7eb2e8f9f7	1654	* @arg @ref LL_RCC_LSEDRIVE_MEDIUMHIGH
<>	144:ef7eb2e8f9f7	1655	* @arg @ref LL_RCC_LSEDRIVE_HIGH
<>	144:ef7eb2e8f9f7	1656	*/
<>	144:ef7eb2e8f9f7	1657	__STATIC_INLINE uint32_t LL_RCC_LSE_GetDriveCapability(void)
<>	144:ef7eb2e8f9f7	1658	{
<>	144:ef7eb2e8f9f7	1659	return (uint32_t)(READ_BIT(RCC->BDCR, RCC_BDCR_LSEDRV));
<>	144:ef7eb2e8f9f7	1660	}
<>	144:ef7eb2e8f9f7	1661
<>	144:ef7eb2e8f9f7	1662	/**
<>	144:ef7eb2e8f9f7	1663	* @brief Enable Clock security system on LSE.
<>	144:ef7eb2e8f9f7	1664	* @rmtoll BDCR LSECSSON LL_RCC_LSE_EnableCSS
<>	144:ef7eb2e8f9f7	1665	* @retval None
<>	144:ef7eb2e8f9f7	1666	*/
<>	144:ef7eb2e8f9f7	1667	__STATIC_INLINE void LL_RCC_LSE_EnableCSS(void)
<>	144:ef7eb2e8f9f7	1668	{
<>	144:ef7eb2e8f9f7	1669	SET_BIT(RCC->BDCR, RCC_BDCR_LSECSSON);
<>	144:ef7eb2e8f9f7	1670	}
<>	144:ef7eb2e8f9f7	1671
<>	144:ef7eb2e8f9f7	1672	/**
<>	144:ef7eb2e8f9f7	1673	* @brief Disable Clock security system on LSE.
<>	144:ef7eb2e8f9f7	1674	* @note Clock security system can be disabled only after a LSE
<>	144:ef7eb2e8f9f7	1675	* failure detection. In that case it MUST be disabled by software.
<>	144:ef7eb2e8f9f7	1676	* @rmtoll BDCR LSECSSON LL_RCC_LSE_DisableCSS
<>	144:ef7eb2e8f9f7	1677	* @retval None
<>	144:ef7eb2e8f9f7	1678	*/
<>	144:ef7eb2e8f9f7	1679	__STATIC_INLINE void LL_RCC_LSE_DisableCSS(void)
<>	144:ef7eb2e8f9f7	1680	{
<>	144:ef7eb2e8f9f7	1681	CLEAR_BIT(RCC->BDCR, RCC_BDCR_LSECSSON);
<>	144:ef7eb2e8f9f7	1682	}
<>	144:ef7eb2e8f9f7	1683
<>	144:ef7eb2e8f9f7	1684	/**
<>	144:ef7eb2e8f9f7	1685	* @brief Check if LSE oscillator Ready
<>	144:ef7eb2e8f9f7	1686	* @rmtoll BDCR LSERDY LL_RCC_LSE_IsReady
<>	144:ef7eb2e8f9f7	1687	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1688	*/
<>	144:ef7eb2e8f9f7	1689	__STATIC_INLINE uint32_t LL_RCC_LSE_IsReady(void)
<>	144:ef7eb2e8f9f7	1690	{
<>	144:ef7eb2e8f9f7	1691	return (READ_BIT(RCC->BDCR, RCC_BDCR_LSERDY) == (RCC_BDCR_LSERDY));
<>	144:ef7eb2e8f9f7	1692	}
<>	144:ef7eb2e8f9f7	1693
<>	144:ef7eb2e8f9f7	1694	/**
<>	144:ef7eb2e8f9f7	1695	* @brief Check if CSS on LSE failure Detection
<>	144:ef7eb2e8f9f7	1696	* @rmtoll BDCR LSECSSD LL_RCC_LSE_IsCSSDetected
<>	144:ef7eb2e8f9f7	1697	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1698	*/
<>	144:ef7eb2e8f9f7	1699	__STATIC_INLINE uint32_t LL_RCC_LSE_IsCSSDetected(void)
<>	144:ef7eb2e8f9f7	1700	{
<>	144:ef7eb2e8f9f7	1701	return (READ_BIT(RCC->BDCR, RCC_BDCR_LSECSSD) == (RCC_BDCR_LSECSSD));
<>	144:ef7eb2e8f9f7	1702	}
<>	144:ef7eb2e8f9f7	1703
<>	144:ef7eb2e8f9f7	1704	/**
<>	144:ef7eb2e8f9f7	1705	* @}
<>	144:ef7eb2e8f9f7	1706	*/
<>	144:ef7eb2e8f9f7	1707
<>	144:ef7eb2e8f9f7	1708	/** @defgroup RCC_LL_EF_LSI LSI
<>	144:ef7eb2e8f9f7	1709	* @{
<>	144:ef7eb2e8f9f7	1710	*/
<>	144:ef7eb2e8f9f7	1711
<>	144:ef7eb2e8f9f7	1712	/**
<>	144:ef7eb2e8f9f7	1713	* @brief Enable LSI Oscillator
<>	144:ef7eb2e8f9f7	1714	* @rmtoll CSR LSION LL_RCC_LSI_Enable
<>	144:ef7eb2e8f9f7	1715	* @retval None
<>	144:ef7eb2e8f9f7	1716	*/
<>	144:ef7eb2e8f9f7	1717	__STATIC_INLINE void LL_RCC_LSI_Enable(void)
<>	144:ef7eb2e8f9f7	1718	{
<>	144:ef7eb2e8f9f7	1719	SET_BIT(RCC->CSR, RCC_CSR_LSION);
<>	144:ef7eb2e8f9f7	1720	}
<>	144:ef7eb2e8f9f7	1721
<>	144:ef7eb2e8f9f7	1722	/**
<>	144:ef7eb2e8f9f7	1723	* @brief Disable LSI Oscillator
<>	144:ef7eb2e8f9f7	1724	* @rmtoll CSR LSION LL_RCC_LSI_Disable
<>	144:ef7eb2e8f9f7	1725	* @retval None
<>	144:ef7eb2e8f9f7	1726	*/
<>	144:ef7eb2e8f9f7	1727	__STATIC_INLINE void LL_RCC_LSI_Disable(void)
<>	144:ef7eb2e8f9f7	1728	{
<>	144:ef7eb2e8f9f7	1729	CLEAR_BIT(RCC->CSR, RCC_CSR_LSION);
<>	144:ef7eb2e8f9f7	1730	}
<>	144:ef7eb2e8f9f7	1731
<>	144:ef7eb2e8f9f7	1732	/**
<>	144:ef7eb2e8f9f7	1733	* @brief Check if LSI is Ready
<>	144:ef7eb2e8f9f7	1734	* @rmtoll CSR LSIRDY LL_RCC_LSI_IsReady
<>	144:ef7eb2e8f9f7	1735	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1736	*/
<>	144:ef7eb2e8f9f7	1737	__STATIC_INLINE uint32_t LL_RCC_LSI_IsReady(void)
<>	144:ef7eb2e8f9f7	1738	{
<>	144:ef7eb2e8f9f7	1739	return (READ_BIT(RCC->CSR, RCC_CSR_LSIRDY) == (RCC_CSR_LSIRDY));
<>	144:ef7eb2e8f9f7	1740	}
<>	144:ef7eb2e8f9f7	1741
<>	144:ef7eb2e8f9f7	1742	/**
<>	144:ef7eb2e8f9f7	1743	* @}
<>	144:ef7eb2e8f9f7	1744	*/
<>	144:ef7eb2e8f9f7	1745
<>	144:ef7eb2e8f9f7	1746	/** @defgroup RCC_LL_EF_MSI MSI
<>	144:ef7eb2e8f9f7	1747	* @{
<>	144:ef7eb2e8f9f7	1748	*/
<>	144:ef7eb2e8f9f7	1749
<>	144:ef7eb2e8f9f7	1750	/**
<>	144:ef7eb2e8f9f7	1751	* @brief Enable MSI oscillator
<>	144:ef7eb2e8f9f7	1752	* @rmtoll CR MSION LL_RCC_MSI_Enable
<>	144:ef7eb2e8f9f7	1753	* @retval None
<>	144:ef7eb2e8f9f7	1754	*/
<>	144:ef7eb2e8f9f7	1755	__STATIC_INLINE void LL_RCC_MSI_Enable(void)
<>	144:ef7eb2e8f9f7	1756	{
<>	144:ef7eb2e8f9f7	1757	SET_BIT(RCC->CR, RCC_CR_MSION);
<>	144:ef7eb2e8f9f7	1758	}
<>	144:ef7eb2e8f9f7	1759
<>	144:ef7eb2e8f9f7	1760	/**
<>	144:ef7eb2e8f9f7	1761	* @brief Disable MSI oscillator
<>	144:ef7eb2e8f9f7	1762	* @rmtoll CR MSION LL_RCC_MSI_Disable
<>	144:ef7eb2e8f9f7	1763	* @retval None
<>	144:ef7eb2e8f9f7	1764	*/
<>	144:ef7eb2e8f9f7	1765	__STATIC_INLINE void LL_RCC_MSI_Disable(void)
<>	144:ef7eb2e8f9f7	1766	{
<>	144:ef7eb2e8f9f7	1767	CLEAR_BIT(RCC->CR, RCC_CR_MSION);
<>	144:ef7eb2e8f9f7	1768	}
<>	144:ef7eb2e8f9f7	1769
<>	144:ef7eb2e8f9f7	1770	/**
<>	144:ef7eb2e8f9f7	1771	* @brief Check if MSI oscillator Ready
<>	144:ef7eb2e8f9f7	1772	* @rmtoll CR MSIRDY LL_RCC_MSI_IsReady
<>	144:ef7eb2e8f9f7	1773	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1774	*/
<>	144:ef7eb2e8f9f7	1775	__STATIC_INLINE uint32_t LL_RCC_MSI_IsReady(void)
<>	144:ef7eb2e8f9f7	1776	{
<>	144:ef7eb2e8f9f7	1777	return (READ_BIT(RCC->CR, RCC_CR_MSIRDY) == (RCC_CR_MSIRDY));
<>	144:ef7eb2e8f9f7	1778	}
<>	144:ef7eb2e8f9f7	1779
<>	144:ef7eb2e8f9f7	1780	/**
<>	144:ef7eb2e8f9f7	1781	* @brief Enable MSI PLL-mode (Hardware auto calibration with LSE)
<>	144:ef7eb2e8f9f7	1782	* @note MSIPLLEN must be enabled after LSE is enabled (LSEON enabled)
<>	144:ef7eb2e8f9f7	1783	* and ready (LSERDY set by hardware)
<>	144:ef7eb2e8f9f7	1784	* @note hardware protection to avoid enabling MSIPLLEN if LSE is not
<>	144:ef7eb2e8f9f7	1785	* ready
<>	144:ef7eb2e8f9f7	1786	* @rmtoll CR MSIPLLEN LL_RCC_MSI_EnablePLLMode
<>	144:ef7eb2e8f9f7	1787	* @retval None
<>	144:ef7eb2e8f9f7	1788	*/
<>	144:ef7eb2e8f9f7	1789	__STATIC_INLINE void LL_RCC_MSI_EnablePLLMode(void)
<>	144:ef7eb2e8f9f7	1790	{
<>	144:ef7eb2e8f9f7	1791	SET_BIT(RCC->CR, RCC_CR_MSIPLLEN);
<>	144:ef7eb2e8f9f7	1792	}
<>	144:ef7eb2e8f9f7	1793
<>	144:ef7eb2e8f9f7	1794	/**
<>	144:ef7eb2e8f9f7	1795	* @brief Disable MSI-PLL mode
<>	144:ef7eb2e8f9f7	1796	* @note cleared by hardware when LSE is disabled (LSEON = 0) or when
<>	144:ef7eb2e8f9f7	1797	* the Clock Security System on LSE detects a LSE failure
<>	144:ef7eb2e8f9f7	1798	* @rmtoll CR MSIPLLEN LL_RCC_MSI_DisablePLLMode
<>	144:ef7eb2e8f9f7	1799	* @retval None
<>	144:ef7eb2e8f9f7	1800	*/
<>	144:ef7eb2e8f9f7	1801	__STATIC_INLINE void LL_RCC_MSI_DisablePLLMode(void)
<>	144:ef7eb2e8f9f7	1802	{
<>	144:ef7eb2e8f9f7	1803	CLEAR_BIT(RCC->CR, RCC_CR_MSIPLLEN);
<>	144:ef7eb2e8f9f7	1804	}
<>	144:ef7eb2e8f9f7	1805
<>	144:ef7eb2e8f9f7	1806	/**
<>	144:ef7eb2e8f9f7	1807	* @brief Enable MSI clock range selection with MSIRANGE register
<>	144:ef7eb2e8f9f7	1808	* @note Write 0 has no effect. After a standby or a reset
<>	144:ef7eb2e8f9f7	1809	* MSIRGSEL is at 0 and the MSI range value is provided by
<>	144:ef7eb2e8f9f7	1810	* MSISRANGE
<>	144:ef7eb2e8f9f7	1811	* @rmtoll CR MSIRGSEL LL_RCC_MSI_EnableRangeSelection
<>	144:ef7eb2e8f9f7	1812	* @retval None
<>	144:ef7eb2e8f9f7	1813	*/
<>	144:ef7eb2e8f9f7	1814	__STATIC_INLINE void LL_RCC_MSI_EnableRangeSelection(void)
<>	144:ef7eb2e8f9f7	1815	{
<>	144:ef7eb2e8f9f7	1816	SET_BIT(RCC->CR, RCC_CR_MSIRGSEL);
<>	144:ef7eb2e8f9f7	1817	}
<>	144:ef7eb2e8f9f7	1818
<>	144:ef7eb2e8f9f7	1819	/**
<>	144:ef7eb2e8f9f7	1820	* @brief Check if MSI clock range is selected with MSIRANGE register
<>	144:ef7eb2e8f9f7	1821	* @rmtoll CR MSIRGSEL LL_RCC_MSI_IsEnabledRangeSelect
<>	144:ef7eb2e8f9f7	1822	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	1823	*/
<>	144:ef7eb2e8f9f7	1824	__STATIC_INLINE uint32_t LL_RCC_MSI_IsEnabledRangeSelect(void)
<>	144:ef7eb2e8f9f7	1825	{
<>	144:ef7eb2e8f9f7	1826	return (READ_BIT(RCC->CR, RCC_CR_MSIRGSEL) == (RCC_CR_MSIRGSEL));
<>	144:ef7eb2e8f9f7	1827	}
<>	144:ef7eb2e8f9f7	1828
<>	144:ef7eb2e8f9f7	1829	/**
<>	144:ef7eb2e8f9f7	1830	* @brief Configure the Internal Multi Speed oscillator (MSI) clock range in run mode.
<>	144:ef7eb2e8f9f7	1831	* @rmtoll CR MSIRANGE LL_RCC_MSI_SetRange
<>	144:ef7eb2e8f9f7	1832	* @param Range This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1833	* @arg @ref LL_RCC_MSIRANGE_0
<>	144:ef7eb2e8f9f7	1834	* @arg @ref LL_RCC_MSIRANGE_1
<>	144:ef7eb2e8f9f7	1835	* @arg @ref LL_RCC_MSIRANGE_2
<>	144:ef7eb2e8f9f7	1836	* @arg @ref LL_RCC_MSIRANGE_3
<>	144:ef7eb2e8f9f7	1837	* @arg @ref LL_RCC_MSIRANGE_4
<>	144:ef7eb2e8f9f7	1838	* @arg @ref LL_RCC_MSIRANGE_5
<>	144:ef7eb2e8f9f7	1839	* @arg @ref LL_RCC_MSIRANGE_6
<>	144:ef7eb2e8f9f7	1840	* @arg @ref LL_RCC_MSIRANGE_7
<>	144:ef7eb2e8f9f7	1841	* @arg @ref LL_RCC_MSIRANGE_8
<>	144:ef7eb2e8f9f7	1842	* @arg @ref LL_RCC_MSIRANGE_9
<>	144:ef7eb2e8f9f7	1843	* @arg @ref LL_RCC_MSIRANGE_10
<>	144:ef7eb2e8f9f7	1844	* @arg @ref LL_RCC_MSIRANGE_11
<>	144:ef7eb2e8f9f7	1845	* @retval None
<>	144:ef7eb2e8f9f7	1846	*/
<>	144:ef7eb2e8f9f7	1847	__STATIC_INLINE void LL_RCC_MSI_SetRange(uint32_t Range)
<>	144:ef7eb2e8f9f7	1848	{
<>	144:ef7eb2e8f9f7	1849	MODIFY_REG(RCC->CR, RCC_CR_MSIRANGE, Range);
<>	144:ef7eb2e8f9f7	1850	}
<>	144:ef7eb2e8f9f7	1851
<>	144:ef7eb2e8f9f7	1852	/**
<>	144:ef7eb2e8f9f7	1853	* @brief Get the Internal Multi Speed oscillator (MSI) clock range in run mode.
<>	144:ef7eb2e8f9f7	1854	* @rmtoll CR MSIRANGE LL_RCC_MSI_GetRange
<>	144:ef7eb2e8f9f7	1855	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	1856	* @arg @ref LL_RCC_MSIRANGE_0
<>	144:ef7eb2e8f9f7	1857	* @arg @ref LL_RCC_MSIRANGE_1
<>	144:ef7eb2e8f9f7	1858	* @arg @ref LL_RCC_MSIRANGE_2
<>	144:ef7eb2e8f9f7	1859	* @arg @ref LL_RCC_MSIRANGE_3
<>	144:ef7eb2e8f9f7	1860	* @arg @ref LL_RCC_MSIRANGE_4
<>	144:ef7eb2e8f9f7	1861	* @arg @ref LL_RCC_MSIRANGE_5
<>	144:ef7eb2e8f9f7	1862	* @arg @ref LL_RCC_MSIRANGE_6
<>	144:ef7eb2e8f9f7	1863	* @arg @ref LL_RCC_MSIRANGE_7
<>	144:ef7eb2e8f9f7	1864	* @arg @ref LL_RCC_MSIRANGE_8
<>	144:ef7eb2e8f9f7	1865	* @arg @ref LL_RCC_MSIRANGE_9
<>	144:ef7eb2e8f9f7	1866	* @arg @ref LL_RCC_MSIRANGE_10
<>	144:ef7eb2e8f9f7	1867	* @arg @ref LL_RCC_MSIRANGE_11
<>	144:ef7eb2e8f9f7	1868	*/
<>	144:ef7eb2e8f9f7	1869	__STATIC_INLINE uint32_t LL_RCC_MSI_GetRange(void)
<>	144:ef7eb2e8f9f7	1870	{
<>	144:ef7eb2e8f9f7	1871	return (uint32_t)(READ_BIT(RCC->CR, RCC_CR_MSIRANGE));
<>	144:ef7eb2e8f9f7	1872	}
<>	144:ef7eb2e8f9f7	1873
<>	144:ef7eb2e8f9f7	1874	/**
<>	144:ef7eb2e8f9f7	1875	* @brief Configure MSI range used after standby
<>	144:ef7eb2e8f9f7	1876	* @rmtoll CSR MSISRANGE LL_RCC_MSI_SetRangeAfterStandby
<>	144:ef7eb2e8f9f7	1877	* @param Range This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1878	* @arg @ref LL_RCC_MSISRANGE_4
<>	144:ef7eb2e8f9f7	1879	* @arg @ref LL_RCC_MSISRANGE_5
<>	144:ef7eb2e8f9f7	1880	* @arg @ref LL_RCC_MSISRANGE_6
<>	144:ef7eb2e8f9f7	1881	* @arg @ref LL_RCC_MSISRANGE_7
<>	144:ef7eb2e8f9f7	1882	* @retval None
<>	144:ef7eb2e8f9f7	1883	*/
<>	144:ef7eb2e8f9f7	1884	__STATIC_INLINE void LL_RCC_MSI_SetRangeAfterStandby(uint32_t Range)
<>	144:ef7eb2e8f9f7	1885	{
<>	144:ef7eb2e8f9f7	1886	MODIFY_REG(RCC->CSR, RCC_CSR_MSISRANGE, Range);
<>	144:ef7eb2e8f9f7	1887	}
<>	144:ef7eb2e8f9f7	1888
<>	144:ef7eb2e8f9f7	1889	/**
<>	144:ef7eb2e8f9f7	1890	* @brief Get MSI range used after standby
<>	144:ef7eb2e8f9f7	1891	* @rmtoll CSR MSISRANGE LL_RCC_MSI_GetRangeAfterStandby
<>	144:ef7eb2e8f9f7	1892	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	1893	* @arg @ref LL_RCC_MSISRANGE_4
<>	144:ef7eb2e8f9f7	1894	* @arg @ref LL_RCC_MSISRANGE_5
<>	144:ef7eb2e8f9f7	1895	* @arg @ref LL_RCC_MSISRANGE_6
<>	144:ef7eb2e8f9f7	1896	* @arg @ref LL_RCC_MSISRANGE_7
<>	144:ef7eb2e8f9f7	1897	*/
<>	144:ef7eb2e8f9f7	1898	__STATIC_INLINE uint32_t LL_RCC_MSI_GetRangeAfterStandby(void)
<>	144:ef7eb2e8f9f7	1899	{
<>	144:ef7eb2e8f9f7	1900	return (uint32_t)(READ_BIT(RCC->CSR, RCC_CSR_MSISRANGE));
<>	144:ef7eb2e8f9f7	1901	}
<>	144:ef7eb2e8f9f7	1902
<>	144:ef7eb2e8f9f7	1903	/**
<>	144:ef7eb2e8f9f7	1904	* @brief Get MSI Calibration value
<>	144:ef7eb2e8f9f7	1905	* @note When MSITRIM is written, MSICAL is updated with the sum of
<>	144:ef7eb2e8f9f7	1906	* MSITRIM and the factory trim value
<>	144:ef7eb2e8f9f7	1907	* @rmtoll ICSCR MSICAL LL_RCC_MSI_GetCalibration
<>	144:ef7eb2e8f9f7	1908	* @retval Between Min_Data = 0 and Max_Data = 255
<>	144:ef7eb2e8f9f7	1909	*/
<>	144:ef7eb2e8f9f7	1910	__STATIC_INLINE uint32_t LL_RCC_MSI_GetCalibration(void)
<>	144:ef7eb2e8f9f7	1911	{
<>	144:ef7eb2e8f9f7	1912	return (uint32_t)(READ_BIT(RCC->ICSCR, RCC_ICSCR_MSICAL) >> RCC_POSITION_MSICAL);
<>	144:ef7eb2e8f9f7	1913	}
<>	144:ef7eb2e8f9f7	1914
<>	144:ef7eb2e8f9f7	1915	/**
<>	144:ef7eb2e8f9f7	1916	* @brief Set MSI Calibration trimming
<>	144:ef7eb2e8f9f7	1917	* @note user-programmable trimming value that is added to the MSICAL
<>	144:ef7eb2e8f9f7	1918	* @rmtoll ICSCR MSITRIM LL_RCC_MSI_SetCalibTrimming
<>	144:ef7eb2e8f9f7	1919	* @param Value Between Min_Data = 0 and Max_Data = 255
<>	144:ef7eb2e8f9f7	1920	* @retval None
<>	144:ef7eb2e8f9f7	1921	*/
<>	144:ef7eb2e8f9f7	1922	__STATIC_INLINE void LL_RCC_MSI_SetCalibTrimming(uint32_t Value)
<>	144:ef7eb2e8f9f7	1923	{
<>	144:ef7eb2e8f9f7	1924	MODIFY_REG(RCC->ICSCR, RCC_ICSCR_MSITRIM, Value << RCC_POSITION_MSITRIM);
<>	144:ef7eb2e8f9f7	1925	}
<>	144:ef7eb2e8f9f7	1926
<>	144:ef7eb2e8f9f7	1927	/**
<>	144:ef7eb2e8f9f7	1928	* @brief Get MSI Calibration trimming
<>	144:ef7eb2e8f9f7	1929	* @rmtoll ICSCR MSITRIM LL_RCC_MSI_GetCalibTrimming
<>	144:ef7eb2e8f9f7	1930	* @retval Between 0 and 255
<>	144:ef7eb2e8f9f7	1931	*/
<>	144:ef7eb2e8f9f7	1932	__STATIC_INLINE uint32_t LL_RCC_MSI_GetCalibTrimming(void)
<>	144:ef7eb2e8f9f7	1933	{
<>	144:ef7eb2e8f9f7	1934	return (uint32_t)(READ_BIT(RCC->ICSCR, RCC_ICSCR_MSITRIM) >> RCC_POSITION_MSITRIM);
<>	144:ef7eb2e8f9f7	1935	}
<>	144:ef7eb2e8f9f7	1936
<>	144:ef7eb2e8f9f7	1937	/**
<>	144:ef7eb2e8f9f7	1938	* @}
<>	144:ef7eb2e8f9f7	1939	*/
<>	144:ef7eb2e8f9f7	1940
<>	144:ef7eb2e8f9f7	1941	/** @defgroup RCC_LL_EF_LSCO LSCO
<>	144:ef7eb2e8f9f7	1942	* @{
<>	144:ef7eb2e8f9f7	1943	*/
<>	144:ef7eb2e8f9f7	1944
<>	144:ef7eb2e8f9f7	1945	/**
<>	144:ef7eb2e8f9f7	1946	* @brief Enable Low speed clock
<>	144:ef7eb2e8f9f7	1947	* @rmtoll BDCR LSCOEN LL_RCC_LSCO_Enable
<>	144:ef7eb2e8f9f7	1948	* @retval None
<>	144:ef7eb2e8f9f7	1949	*/
<>	144:ef7eb2e8f9f7	1950	__STATIC_INLINE void LL_RCC_LSCO_Enable(void)
<>	144:ef7eb2e8f9f7	1951	{
<>	144:ef7eb2e8f9f7	1952	SET_BIT(RCC->BDCR, RCC_BDCR_LSCOEN);
<>	144:ef7eb2e8f9f7	1953	}
<>	144:ef7eb2e8f9f7	1954
<>	144:ef7eb2e8f9f7	1955	/**
<>	144:ef7eb2e8f9f7	1956	* @brief Disable Low speed clock
<>	144:ef7eb2e8f9f7	1957	* @rmtoll BDCR LSCOEN LL_RCC_LSCO_Disable
<>	144:ef7eb2e8f9f7	1958	* @retval None
<>	144:ef7eb2e8f9f7	1959	*/
<>	144:ef7eb2e8f9f7	1960	__STATIC_INLINE void LL_RCC_LSCO_Disable(void)
<>	144:ef7eb2e8f9f7	1961	{
<>	144:ef7eb2e8f9f7	1962	CLEAR_BIT(RCC->BDCR, RCC_BDCR_LSCOEN);
<>	144:ef7eb2e8f9f7	1963	}
<>	144:ef7eb2e8f9f7	1964
<>	144:ef7eb2e8f9f7	1965	/**
<>	144:ef7eb2e8f9f7	1966	* @brief Configure Low speed clock selection
<>	144:ef7eb2e8f9f7	1967	* @rmtoll BDCR LSCOSEL LL_RCC_LSCO_SetSource
<>	144:ef7eb2e8f9f7	1968	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	1969	* @arg @ref LL_RCC_LSCO_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	1970	* @arg @ref LL_RCC_LSCO_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	1971	* @retval None
<>	144:ef7eb2e8f9f7	1972	*/
<>	144:ef7eb2e8f9f7	1973	__STATIC_INLINE void LL_RCC_LSCO_SetSource(uint32_t Source)
<>	144:ef7eb2e8f9f7	1974	{
<>	144:ef7eb2e8f9f7	1975	MODIFY_REG(RCC->BDCR, RCC_BDCR_LSCOSEL, Source);
<>	144:ef7eb2e8f9f7	1976	}
<>	144:ef7eb2e8f9f7	1977
<>	144:ef7eb2e8f9f7	1978	/**
<>	144:ef7eb2e8f9f7	1979	* @brief Get Low speed clock selection
<>	144:ef7eb2e8f9f7	1980	* @rmtoll BDCR LSCOSEL LL_RCC_LSCO_GetSource
<>	144:ef7eb2e8f9f7	1981	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	1982	* @arg @ref LL_RCC_LSCO_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	1983	* @arg @ref LL_RCC_LSCO_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	1984	*/
<>	144:ef7eb2e8f9f7	1985	__STATIC_INLINE uint32_t LL_RCC_LSCO_GetSource(void)
<>	144:ef7eb2e8f9f7	1986	{
<>	144:ef7eb2e8f9f7	1987	return (uint32_t)(READ_BIT(RCC->BDCR, RCC_BDCR_LSCOSEL));
<>	144:ef7eb2e8f9f7	1988	}
<>	144:ef7eb2e8f9f7	1989
<>	144:ef7eb2e8f9f7	1990	/**
<>	144:ef7eb2e8f9f7	1991	* @}
<>	144:ef7eb2e8f9f7	1992	*/
<>	144:ef7eb2e8f9f7	1993
<>	144:ef7eb2e8f9f7	1994	/** @defgroup RCC_LL_EF_System System
<>	144:ef7eb2e8f9f7	1995	* @{
<>	144:ef7eb2e8f9f7	1996	*/
<>	144:ef7eb2e8f9f7	1997
<>	144:ef7eb2e8f9f7	1998	/**
<>	144:ef7eb2e8f9f7	1999	* @brief Configure the system clock source
<>	144:ef7eb2e8f9f7	2000	* @rmtoll CFGR SW LL_RCC_SetSysClkSource
<>	144:ef7eb2e8f9f7	2001	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2002	* @arg @ref LL_RCC_SYS_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2003	* @arg @ref LL_RCC_SYS_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2004	* @arg @ref LL_RCC_SYS_CLKSOURCE_HSE
<>	144:ef7eb2e8f9f7	2005	* @arg @ref LL_RCC_SYS_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2006	* @retval None
<>	144:ef7eb2e8f9f7	2007	*/
<>	144:ef7eb2e8f9f7	2008	__STATIC_INLINE void LL_RCC_SetSysClkSource(uint32_t Source)
<>	144:ef7eb2e8f9f7	2009	{
<>	144:ef7eb2e8f9f7	2010	MODIFY_REG(RCC->CFGR, RCC_CFGR_SW, Source);
<>	144:ef7eb2e8f9f7	2011	}
<>	144:ef7eb2e8f9f7	2012
<>	144:ef7eb2e8f9f7	2013	/**
<>	144:ef7eb2e8f9f7	2014	* @brief Get the system clock source
<>	144:ef7eb2e8f9f7	2015	* @rmtoll CFGR SWS LL_RCC_GetSysClkSource
<>	144:ef7eb2e8f9f7	2016	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2017	* @arg @ref LL_RCC_SYS_CLKSOURCE_STATUS_MSI
<>	144:ef7eb2e8f9f7	2018	* @arg @ref LL_RCC_SYS_CLKSOURCE_STATUS_HSI
<>	144:ef7eb2e8f9f7	2019	* @arg @ref LL_RCC_SYS_CLKSOURCE_STATUS_HSE
<>	144:ef7eb2e8f9f7	2020	* @arg @ref LL_RCC_SYS_CLKSOURCE_STATUS_PLL
<>	144:ef7eb2e8f9f7	2021	*/
<>	144:ef7eb2e8f9f7	2022	__STATIC_INLINE uint32_t LL_RCC_GetSysClkSource(void)
<>	144:ef7eb2e8f9f7	2023	{
<>	144:ef7eb2e8f9f7	2024	return (uint32_t)(READ_BIT(RCC->CFGR, RCC_CFGR_SWS));
<>	144:ef7eb2e8f9f7	2025	}
<>	144:ef7eb2e8f9f7	2026
<>	144:ef7eb2e8f9f7	2027	/**
<>	144:ef7eb2e8f9f7	2028	* @brief Set AHB prescaler
<>	144:ef7eb2e8f9f7	2029	* @rmtoll CFGR HPRE LL_RCC_SetAHBPrescaler
<>	144:ef7eb2e8f9f7	2030	* @param Prescaler This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2031	* @arg @ref LL_RCC_SYSCLK_DIV_1
<>	144:ef7eb2e8f9f7	2032	* @arg @ref LL_RCC_SYSCLK_DIV_2
<>	144:ef7eb2e8f9f7	2033	* @arg @ref LL_RCC_SYSCLK_DIV_4
<>	144:ef7eb2e8f9f7	2034	* @arg @ref LL_RCC_SYSCLK_DIV_8
<>	144:ef7eb2e8f9f7	2035	* @arg @ref LL_RCC_SYSCLK_DIV_16
<>	144:ef7eb2e8f9f7	2036	* @arg @ref LL_RCC_SYSCLK_DIV_64
<>	144:ef7eb2e8f9f7	2037	* @arg @ref LL_RCC_SYSCLK_DIV_128
<>	144:ef7eb2e8f9f7	2038	* @arg @ref LL_RCC_SYSCLK_DIV_256
<>	144:ef7eb2e8f9f7	2039	* @arg @ref LL_RCC_SYSCLK_DIV_512
<>	144:ef7eb2e8f9f7	2040	* @retval None
<>	144:ef7eb2e8f9f7	2041	*/
<>	144:ef7eb2e8f9f7	2042	__STATIC_INLINE void LL_RCC_SetAHBPrescaler(uint32_t Prescaler)
<>	144:ef7eb2e8f9f7	2043	{
<>	144:ef7eb2e8f9f7	2044	MODIFY_REG(RCC->CFGR, RCC_CFGR_HPRE, Prescaler);
<>	144:ef7eb2e8f9f7	2045	}
<>	144:ef7eb2e8f9f7	2046
<>	144:ef7eb2e8f9f7	2047	/**
<>	144:ef7eb2e8f9f7	2048	* @brief Set APB1 prescaler
<>	144:ef7eb2e8f9f7	2049	* @rmtoll CFGR PPRE1 LL_RCC_SetAPB1Prescaler
<>	144:ef7eb2e8f9f7	2050	* @param Prescaler This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2051	* @arg @ref LL_RCC_APB1_DIV_1
<>	144:ef7eb2e8f9f7	2052	* @arg @ref LL_RCC_APB1_DIV_2
<>	144:ef7eb2e8f9f7	2053	* @arg @ref LL_RCC_APB1_DIV_4
<>	144:ef7eb2e8f9f7	2054	* @arg @ref LL_RCC_APB1_DIV_8
<>	144:ef7eb2e8f9f7	2055	* @arg @ref LL_RCC_APB1_DIV_16
<>	144:ef7eb2e8f9f7	2056	* @retval None
<>	144:ef7eb2e8f9f7	2057	*/
<>	144:ef7eb2e8f9f7	2058	__STATIC_INLINE void LL_RCC_SetAPB1Prescaler(uint32_t Prescaler)
<>	144:ef7eb2e8f9f7	2059	{
<>	144:ef7eb2e8f9f7	2060	MODIFY_REG(RCC->CFGR, RCC_CFGR_PPRE1, Prescaler);
<>	144:ef7eb2e8f9f7	2061	}
<>	144:ef7eb2e8f9f7	2062
<>	144:ef7eb2e8f9f7	2063	/**
<>	144:ef7eb2e8f9f7	2064	* @brief Set APB2 prescaler
<>	144:ef7eb2e8f9f7	2065	* @rmtoll CFGR PPRE2 LL_RCC_SetAPB2Prescaler
<>	144:ef7eb2e8f9f7	2066	* @param Prescaler This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2067	* @arg @ref LL_RCC_APB2_DIV_1
<>	144:ef7eb2e8f9f7	2068	* @arg @ref LL_RCC_APB2_DIV_2
<>	144:ef7eb2e8f9f7	2069	* @arg @ref LL_RCC_APB2_DIV_4
<>	144:ef7eb2e8f9f7	2070	* @arg @ref LL_RCC_APB2_DIV_8
<>	144:ef7eb2e8f9f7	2071	* @arg @ref LL_RCC_APB2_DIV_16
<>	144:ef7eb2e8f9f7	2072	* @retval None
<>	144:ef7eb2e8f9f7	2073	*/
<>	144:ef7eb2e8f9f7	2074	__STATIC_INLINE void LL_RCC_SetAPB2Prescaler(uint32_t Prescaler)
<>	144:ef7eb2e8f9f7	2075	{
<>	144:ef7eb2e8f9f7	2076	MODIFY_REG(RCC->CFGR, RCC_CFGR_PPRE2, Prescaler);
<>	144:ef7eb2e8f9f7	2077	}
<>	144:ef7eb2e8f9f7	2078
<>	144:ef7eb2e8f9f7	2079	/**
<>	144:ef7eb2e8f9f7	2080	* @brief Get AHB prescaler
<>	144:ef7eb2e8f9f7	2081	* @rmtoll CFGR HPRE LL_RCC_GetAHBPrescaler
<>	144:ef7eb2e8f9f7	2082	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2083	* @arg @ref LL_RCC_SYSCLK_DIV_1
<>	144:ef7eb2e8f9f7	2084	* @arg @ref LL_RCC_SYSCLK_DIV_2
<>	144:ef7eb2e8f9f7	2085	* @arg @ref LL_RCC_SYSCLK_DIV_4
<>	144:ef7eb2e8f9f7	2086	* @arg @ref LL_RCC_SYSCLK_DIV_8
<>	144:ef7eb2e8f9f7	2087	* @arg @ref LL_RCC_SYSCLK_DIV_16
<>	144:ef7eb2e8f9f7	2088	* @arg @ref LL_RCC_SYSCLK_DIV_64
<>	144:ef7eb2e8f9f7	2089	* @arg @ref LL_RCC_SYSCLK_DIV_128
<>	144:ef7eb2e8f9f7	2090	* @arg @ref LL_RCC_SYSCLK_DIV_256
<>	144:ef7eb2e8f9f7	2091	* @arg @ref LL_RCC_SYSCLK_DIV_512
<>	144:ef7eb2e8f9f7	2092	*/
<>	144:ef7eb2e8f9f7	2093	__STATIC_INLINE uint32_t LL_RCC_GetAHBPrescaler(void)
<>	144:ef7eb2e8f9f7	2094	{
<>	144:ef7eb2e8f9f7	2095	return (uint32_t)(READ_BIT(RCC->CFGR, RCC_CFGR_HPRE));
<>	144:ef7eb2e8f9f7	2096	}
<>	144:ef7eb2e8f9f7	2097
<>	144:ef7eb2e8f9f7	2098	/**
<>	144:ef7eb2e8f9f7	2099	* @brief Get APB1 prescaler
<>	144:ef7eb2e8f9f7	2100	* @rmtoll CFGR PPRE1 LL_RCC_GetAPB1Prescaler
<>	144:ef7eb2e8f9f7	2101	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2102	* @arg @ref LL_RCC_APB1_DIV_1
<>	144:ef7eb2e8f9f7	2103	* @arg @ref LL_RCC_APB1_DIV_2
<>	144:ef7eb2e8f9f7	2104	* @arg @ref LL_RCC_APB1_DIV_4
<>	144:ef7eb2e8f9f7	2105	* @arg @ref LL_RCC_APB1_DIV_8
<>	144:ef7eb2e8f9f7	2106	* @arg @ref LL_RCC_APB1_DIV_16
<>	144:ef7eb2e8f9f7	2107	*/
<>	144:ef7eb2e8f9f7	2108	__STATIC_INLINE uint32_t LL_RCC_GetAPB1Prescaler(void)
<>	144:ef7eb2e8f9f7	2109	{
<>	144:ef7eb2e8f9f7	2110	return (uint32_t)(READ_BIT(RCC->CFGR, RCC_CFGR_PPRE1));
<>	144:ef7eb2e8f9f7	2111	}
<>	144:ef7eb2e8f9f7	2112
<>	144:ef7eb2e8f9f7	2113	/**
<>	144:ef7eb2e8f9f7	2114	* @brief Get APB2 prescaler
<>	144:ef7eb2e8f9f7	2115	* @rmtoll CFGR PPRE2 LL_RCC_GetAPB2Prescaler
<>	144:ef7eb2e8f9f7	2116	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2117	* @arg @ref LL_RCC_APB2_DIV_1
<>	144:ef7eb2e8f9f7	2118	* @arg @ref LL_RCC_APB2_DIV_2
<>	144:ef7eb2e8f9f7	2119	* @arg @ref LL_RCC_APB2_DIV_4
<>	144:ef7eb2e8f9f7	2120	* @arg @ref LL_RCC_APB2_DIV_8
<>	144:ef7eb2e8f9f7	2121	* @arg @ref LL_RCC_APB2_DIV_16
<>	144:ef7eb2e8f9f7	2122	*/
<>	144:ef7eb2e8f9f7	2123	__STATIC_INLINE uint32_t LL_RCC_GetAPB2Prescaler(void)
<>	144:ef7eb2e8f9f7	2124	{
<>	144:ef7eb2e8f9f7	2125	return (uint32_t)(READ_BIT(RCC->CFGR, RCC_CFGR_PPRE2));
<>	144:ef7eb2e8f9f7	2126	}
<>	144:ef7eb2e8f9f7	2127
<>	144:ef7eb2e8f9f7	2128
<>	144:ef7eb2e8f9f7	2129	/**
<>	144:ef7eb2e8f9f7	2130	* @brief Set Clock After Wake-Up From Stop mode
<>	144:ef7eb2e8f9f7	2131	* @rmtoll CFGR STOPWUCK LL_RCC_SetClkAfterWakeFromStop
<>	144:ef7eb2e8f9f7	2132	* @param Clock This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2133	* @arg @ref LL_RCC_STOP_WAKEUPCLOCK_MSI
<>	144:ef7eb2e8f9f7	2134	* @arg @ref LL_RCC_STOP_WAKEUPCLOCK_HSI
<>	144:ef7eb2e8f9f7	2135	* @retval None
<>	144:ef7eb2e8f9f7	2136	*/
<>	144:ef7eb2e8f9f7	2137	__STATIC_INLINE void LL_RCC_SetClkAfterWakeFromStop(uint32_t Clock)
<>	144:ef7eb2e8f9f7	2138	{
<>	144:ef7eb2e8f9f7	2139	MODIFY_REG(RCC->CFGR, RCC_CFGR_STOPWUCK, Clock);
<>	144:ef7eb2e8f9f7	2140	}
<>	144:ef7eb2e8f9f7	2141
<>	144:ef7eb2e8f9f7	2142	/**
<>	144:ef7eb2e8f9f7	2143	* @brief Get Clock After Wake-Up From Stop mode
<>	144:ef7eb2e8f9f7	2144	* @rmtoll CFGR STOPWUCK LL_RCC_GetClkAfterWakeFromStop
<>	144:ef7eb2e8f9f7	2145	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2146	* @arg @ref LL_RCC_STOP_WAKEUPCLOCK_MSI
<>	144:ef7eb2e8f9f7	2147	* @arg @ref LL_RCC_STOP_WAKEUPCLOCK_HSI
<>	144:ef7eb2e8f9f7	2148	*/
<>	144:ef7eb2e8f9f7	2149	__STATIC_INLINE uint32_t LL_RCC_GetClkAfterWakeFromStop(void)
<>	144:ef7eb2e8f9f7	2150	{
<>	144:ef7eb2e8f9f7	2151	return (uint32_t)(READ_BIT(RCC->CFGR, RCC_CFGR_STOPWUCK));
<>	144:ef7eb2e8f9f7	2152	}
<>	144:ef7eb2e8f9f7	2153
<>	144:ef7eb2e8f9f7	2154	/**
<>	144:ef7eb2e8f9f7	2155	* @}
<>	144:ef7eb2e8f9f7	2156	*/
<>	144:ef7eb2e8f9f7	2157
<>	144:ef7eb2e8f9f7	2158	/** @defgroup RCC_LL_EF_MCO MCO
<>	144:ef7eb2e8f9f7	2159	* @{
<>	144:ef7eb2e8f9f7	2160	*/
<>	144:ef7eb2e8f9f7	2161
<>	144:ef7eb2e8f9f7	2162	/**
<>	144:ef7eb2e8f9f7	2163	* @brief Configure MCOx
<>	144:ef7eb2e8f9f7	2164	* @rmtoll CFGR MCOSEL LL_RCC_ConfigMCO\n
<>	144:ef7eb2e8f9f7	2165	* CFGR MCOPRE LL_RCC_ConfigMCO
<>	144:ef7eb2e8f9f7	2166	* @param MCOxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2167	* @arg @ref LL_RCC_MCO1SOURCE_NOCLOCK
<>	144:ef7eb2e8f9f7	2168	* @arg @ref LL_RCC_MCO1SOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2169	* @arg @ref LL_RCC_MCO1SOURCE_MSI
<>	144:ef7eb2e8f9f7	2170	* @arg @ref LL_RCC_MCO1SOURCE_HSI
<>	144:ef7eb2e8f9f7	2171	* @arg @ref LL_RCC_MCO1SOURCE_HSE
<>	144:ef7eb2e8f9f7	2172	* @arg @ref LL_RCC_MCO1SOURCE_HSI48 (*)
<>	144:ef7eb2e8f9f7	2173	* @arg @ref LL_RCC_MCO1SOURCE_PLLCLK
<>	144:ef7eb2e8f9f7	2174	* @arg @ref LL_RCC_MCO1SOURCE_LSI
<>	144:ef7eb2e8f9f7	2175	* @arg @ref LL_RCC_MCO1SOURCE_LSE
<>	144:ef7eb2e8f9f7	2176	*
<>	144:ef7eb2e8f9f7	2177	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2178	* @param MCOxPrescaler This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2179	* @arg @ref LL_RCC_MCO1_DIV_1
<>	144:ef7eb2e8f9f7	2180	* @arg @ref LL_RCC_MCO1_DIV_2
<>	144:ef7eb2e8f9f7	2181	* @arg @ref LL_RCC_MCO1_DIV_4
<>	144:ef7eb2e8f9f7	2182	* @arg @ref LL_RCC_MCO1_DIV_8
<>	144:ef7eb2e8f9f7	2183	* @arg @ref LL_RCC_MCO1_DIV_16
<>	144:ef7eb2e8f9f7	2184	* @retval None
<>	144:ef7eb2e8f9f7	2185	*/
<>	144:ef7eb2e8f9f7	2186	__STATIC_INLINE void LL_RCC_ConfigMCO(uint32_t MCOxSource, uint32_t MCOxPrescaler)
<>	144:ef7eb2e8f9f7	2187	{
<>	144:ef7eb2e8f9f7	2188	MODIFY_REG(RCC->CFGR, RCC_CFGR_MCOSEL \| RCC_CFGR_MCOPRE, MCOxSource \| MCOxPrescaler);
<>	144:ef7eb2e8f9f7	2189	}
<>	144:ef7eb2e8f9f7	2190
<>	144:ef7eb2e8f9f7	2191	/**
<>	144:ef7eb2e8f9f7	2192	* @}
<>	144:ef7eb2e8f9f7	2193	*/
<>	144:ef7eb2e8f9f7	2194
<>	144:ef7eb2e8f9f7	2195	/** @defgroup RCC_LL_EF_Peripheral_Clock_Source Peripheral Clock Source
<>	144:ef7eb2e8f9f7	2196	* @{
<>	144:ef7eb2e8f9f7	2197	*/
<>	144:ef7eb2e8f9f7	2198
<>	144:ef7eb2e8f9f7	2199	/**
<>	144:ef7eb2e8f9f7	2200	* @brief Configure USARTx clock source
<>	144:ef7eb2e8f9f7	2201	* @rmtoll CCIPR USARTxSEL LL_RCC_SetUSARTClockSource
<>	144:ef7eb2e8f9f7	2202	* @param USARTxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2203	* @arg @ref LL_RCC_USART1_CLKSOURCE_PCLK2
<>	144:ef7eb2e8f9f7	2204	* @arg @ref LL_RCC_USART1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2205	* @arg @ref LL_RCC_USART1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2206	* @arg @ref LL_RCC_USART1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2207	* @arg @ref LL_RCC_USART2_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2208	* @arg @ref LL_RCC_USART2_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2209	* @arg @ref LL_RCC_USART2_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2210	* @arg @ref LL_RCC_USART2_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2211	* @arg @ref LL_RCC_USART3_CLKSOURCE_PCLK1 (*)
<>	144:ef7eb2e8f9f7	2212	* @arg @ref LL_RCC_USART3_CLKSOURCE_SYSCLK (*)
<>	144:ef7eb2e8f9f7	2213	* @arg @ref LL_RCC_USART3_CLKSOURCE_HSI (*)
<>	144:ef7eb2e8f9f7	2214	* @arg @ref LL_RCC_USART3_CLKSOURCE_LSE (*)
<>	144:ef7eb2e8f9f7	2215	*
<>	144:ef7eb2e8f9f7	2216	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2217	* @retval None
<>	144:ef7eb2e8f9f7	2218	*/
<>	144:ef7eb2e8f9f7	2219	__STATIC_INLINE void LL_RCC_SetUSARTClockSource(uint32_t USARTxSource)
<>	144:ef7eb2e8f9f7	2220	{
<>	144:ef7eb2e8f9f7	2221	MODIFY_REG(RCC->CCIPR, (USARTxSource >> 16), (USARTxSource & 0x0000FFFF));
<>	144:ef7eb2e8f9f7	2222	}
<>	144:ef7eb2e8f9f7	2223
<>	144:ef7eb2e8f9f7	2224	#if defined(UART4) \|\| defined(UART5)
<>	144:ef7eb2e8f9f7	2225	/**
<>	144:ef7eb2e8f9f7	2226	* @brief Configure UARTx clock source
<>	144:ef7eb2e8f9f7	2227	* @rmtoll CCIPR UARTxSEL LL_RCC_SetUARTClockSource
<>	144:ef7eb2e8f9f7	2228	* @param UARTxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2229	* @arg @ref LL_RCC_UART4_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2230	* @arg @ref LL_RCC_UART4_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2231	* @arg @ref LL_RCC_UART4_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2232	* @arg @ref LL_RCC_UART4_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2233	* @arg @ref LL_RCC_UART5_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2234	* @arg @ref LL_RCC_UART5_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2235	* @arg @ref LL_RCC_UART5_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2236	* @arg @ref LL_RCC_UART5_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2237	* @retval None
<>	144:ef7eb2e8f9f7	2238	*/
<>	144:ef7eb2e8f9f7	2239	__STATIC_INLINE void LL_RCC_SetUARTClockSource(uint32_t UARTxSource)
<>	144:ef7eb2e8f9f7	2240	{
<>	144:ef7eb2e8f9f7	2241	MODIFY_REG(RCC->CCIPR, (UARTxSource >> 16), (UARTxSource & 0x0000FFFF));
<>	144:ef7eb2e8f9f7	2242	}
<>	144:ef7eb2e8f9f7	2243	#endif /* UART4 \|\| UART5 */
<>	144:ef7eb2e8f9f7	2244
<>	144:ef7eb2e8f9f7	2245	/**
<>	144:ef7eb2e8f9f7	2246	* @brief Configure LPUART1x clock source
<>	144:ef7eb2e8f9f7	2247	* @rmtoll CCIPR LPUART1SEL LL_RCC_SetLPUARTClockSource
<>	144:ef7eb2e8f9f7	2248	* @param LPUARTxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2249	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2250	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2251	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2252	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2253	* @retval None
<>	144:ef7eb2e8f9f7	2254	*/
<>	144:ef7eb2e8f9f7	2255	__STATIC_INLINE void LL_RCC_SetLPUARTClockSource(uint32_t LPUARTxSource)
<>	144:ef7eb2e8f9f7	2256	{
<>	144:ef7eb2e8f9f7	2257	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_LPUART1SEL, LPUARTxSource);
<>	144:ef7eb2e8f9f7	2258	}
<>	144:ef7eb2e8f9f7	2259
<>	144:ef7eb2e8f9f7	2260	/**
<>	144:ef7eb2e8f9f7	2261	* @brief Configure I2Cx clock source
<>	144:ef7eb2e8f9f7	2262	* @rmtoll CCIPR I2CxSEL LL_RCC_SetI2CClockSource
<>	144:ef7eb2e8f9f7	2263	* @param I2CxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2264	* @arg @ref LL_RCC_I2C1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2265	* @arg @ref LL_RCC_I2C1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2266	* @arg @ref LL_RCC_I2C1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2267	* @arg @ref LL_RCC_I2C2_CLKSOURCE_PCLK1 (*)
<>	144:ef7eb2e8f9f7	2268	* @arg @ref LL_RCC_I2C2_CLKSOURCE_SYSCLK (*)
<>	144:ef7eb2e8f9f7	2269	* @arg @ref LL_RCC_I2C2_CLKSOURCE_HSI (*)
<>	144:ef7eb2e8f9f7	2270	* @arg @ref LL_RCC_I2C3_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2271	* @arg @ref LL_RCC_I2C3_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2272	* @arg @ref LL_RCC_I2C3_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2273	*
<>	144:ef7eb2e8f9f7	2274	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2275	* @retval None
<>	144:ef7eb2e8f9f7	2276	*/
<>	144:ef7eb2e8f9f7	2277	__STATIC_INLINE void LL_RCC_SetI2CClockSource(uint32_t I2CxSource)
<>	144:ef7eb2e8f9f7	2278	{
<>	144:ef7eb2e8f9f7	2279	MODIFY_REG(RCC->CCIPR, ((I2CxSource >> 4) & 0x000FF000), ((I2CxSource << 4) & 0x000FF000));
<>	144:ef7eb2e8f9f7	2280	}
<>	144:ef7eb2e8f9f7	2281
<>	144:ef7eb2e8f9f7	2282	/**
<>	144:ef7eb2e8f9f7	2283	* @brief Configure LPTIMx clock source
<>	144:ef7eb2e8f9f7	2284	* @rmtoll CCIPR LPTIMxSEL LL_RCC_SetLPTIMClockSource
<>	144:ef7eb2e8f9f7	2285	* @param LPTIMxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2286	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2287	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2288	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2289	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2290	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2291	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2292	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2293	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2294	* @retval None
<>	144:ef7eb2e8f9f7	2295	*/
<>	144:ef7eb2e8f9f7	2296	__STATIC_INLINE void LL_RCC_SetLPTIMClockSource(uint32_t LPTIMxSource)
<>	144:ef7eb2e8f9f7	2297	{
<>	144:ef7eb2e8f9f7	2298	MODIFY_REG(RCC->CCIPR, (LPTIMxSource & 0xFFFF0000U), (LPTIMxSource << 16));
<>	144:ef7eb2e8f9f7	2299	}
<>	144:ef7eb2e8f9f7	2300
<>	144:ef7eb2e8f9f7	2301	/**
<>	144:ef7eb2e8f9f7	2302	* @brief Configure SAIx clock source
<>	144:ef7eb2e8f9f7	2303	* @rmtoll CCIPR SAIxSEL LL_RCC_SetSAIClockSource
<>	144:ef7eb2e8f9f7	2304	* @param SAIxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2305	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2306	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2307	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2308	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PIN
<>	144:ef7eb2e8f9f7	2309	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLLSAI1 (*)
<>	144:ef7eb2e8f9f7	2310	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2311	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLL (*)
<>	144:ef7eb2e8f9f7	2312	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PIN (*)
<>	144:ef7eb2e8f9f7	2313	*
<>	144:ef7eb2e8f9f7	2314	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2315	* @retval None
<>	144:ef7eb2e8f9f7	2316	*/
<>	144:ef7eb2e8f9f7	2317	__STATIC_INLINE void LL_RCC_SetSAIClockSource(uint32_t SAIxSource)
<>	144:ef7eb2e8f9f7	2318	{
<>	144:ef7eb2e8f9f7	2319	MODIFY_REG(RCC->CCIPR, (SAIxSource & 0xFFFF0000U), (SAIxSource << 16));
<>	144:ef7eb2e8f9f7	2320	}
<>	144:ef7eb2e8f9f7	2321
<>	144:ef7eb2e8f9f7	2322	/**
<>	144:ef7eb2e8f9f7	2323	* @brief Configure SDMMC1 clock source
<>	144:ef7eb2e8f9f7	2324	* @rmtoll CCIPR CLK48SEL LL_RCC_SetSDMMCClockSource
<>	144:ef7eb2e8f9f7	2325	* @param SDMMCxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2326	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2327	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2328	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2329	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2330	* @retval None
<>	144:ef7eb2e8f9f7	2331	*/
<>	144:ef7eb2e8f9f7	2332	__STATIC_INLINE void LL_RCC_SetSDMMCClockSource(uint32_t SDMMCxSource)
<>	144:ef7eb2e8f9f7	2333	{
<>	144:ef7eb2e8f9f7	2334	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_CLK48SEL, SDMMCxSource);
<>	144:ef7eb2e8f9f7	2335	}
<>	144:ef7eb2e8f9f7	2336
<>	144:ef7eb2e8f9f7	2337	/**
<>	144:ef7eb2e8f9f7	2338	* @brief Configure RNG clock source
<>	144:ef7eb2e8f9f7	2339	* @rmtoll CCIPR CLK48SEL LL_RCC_SetRNGClockSource
<>	144:ef7eb2e8f9f7	2340	* @param RNGxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2341	* @arg @ref LL_RCC_RNG_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2342	* @arg @ref LL_RCC_RNG_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2343	* @arg @ref LL_RCC_RNG_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2344	* @arg @ref LL_RCC_RNG_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2345	* @retval None
<>	144:ef7eb2e8f9f7	2346	*/
<>	144:ef7eb2e8f9f7	2347	__STATIC_INLINE void LL_RCC_SetRNGClockSource(uint32_t RNGxSource)
<>	144:ef7eb2e8f9f7	2348	{
<>	144:ef7eb2e8f9f7	2349	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_CLK48SEL, RNGxSource);
<>	144:ef7eb2e8f9f7	2350	}
<>	144:ef7eb2e8f9f7	2351
<>	144:ef7eb2e8f9f7	2352	#if defined(USB_OTG_FS) \|\| defined(USB)
<>	144:ef7eb2e8f9f7	2353	/**
<>	144:ef7eb2e8f9f7	2354	* @brief Configure USB clock source
<>	144:ef7eb2e8f9f7	2355	* @rmtoll CCIPR CLK48SEL LL_RCC_SetUSBClockSource
<>	144:ef7eb2e8f9f7	2356	* @param USBxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2357	* @arg @ref LL_RCC_USB_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2358	* @arg @ref LL_RCC_USB_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2359	* @arg @ref LL_RCC_USB_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2360	* @arg @ref LL_RCC_USB_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2361	* @retval None
<>	144:ef7eb2e8f9f7	2362	*/
<>	144:ef7eb2e8f9f7	2363	__STATIC_INLINE void LL_RCC_SetUSBClockSource(uint32_t USBxSource)
<>	144:ef7eb2e8f9f7	2364	{
<>	144:ef7eb2e8f9f7	2365	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_CLK48SEL, USBxSource);
<>	144:ef7eb2e8f9f7	2366	}
<>	144:ef7eb2e8f9f7	2367	#endif /* USB_OTG_FS \|\| USB */
<>	144:ef7eb2e8f9f7	2368
<>	144:ef7eb2e8f9f7	2369	/**
<>	144:ef7eb2e8f9f7	2370	* @brief Configure ADC clock source
<>	144:ef7eb2e8f9f7	2371	* @rmtoll CCIPR ADCSEL LL_RCC_SetADCClockSource
<>	144:ef7eb2e8f9f7	2372	* @param ADCxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2373	* @arg @ref LL_RCC_ADC_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2374	* @arg @ref LL_RCC_ADC_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2375	* @arg @ref LL_RCC_ADC_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2376	* @arg @ref LL_RCC_ADC_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2377	*
<>	144:ef7eb2e8f9f7	2378	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2379	* @retval None
<>	144:ef7eb2e8f9f7	2380	*/
<>	144:ef7eb2e8f9f7	2381	__STATIC_INLINE void LL_RCC_SetADCClockSource(uint32_t ADCxSource)
<>	144:ef7eb2e8f9f7	2382	{
<>	144:ef7eb2e8f9f7	2383	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_ADCSEL, ADCxSource);
<>	144:ef7eb2e8f9f7	2384	}
<>	144:ef7eb2e8f9f7	2385
<>	144:ef7eb2e8f9f7	2386	/**
<>	144:ef7eb2e8f9f7	2387	* @brief Configure SWPMI clock source
<>	144:ef7eb2e8f9f7	2388	* @rmtoll CCIPR SWPMI1SEL LL_RCC_SetSWPMIClockSource
<>	144:ef7eb2e8f9f7	2389	* @param SWPMIxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2390	* @arg @ref LL_RCC_SWPMI1_CLKSOURCE_PCLK
<>	144:ef7eb2e8f9f7	2391	* @arg @ref LL_RCC_SWPMI1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2392	* @retval None
<>	144:ef7eb2e8f9f7	2393	*/
<>	144:ef7eb2e8f9f7	2394	__STATIC_INLINE void LL_RCC_SetSWPMIClockSource(uint32_t SWPMIxSource)
<>	144:ef7eb2e8f9f7	2395	{
<>	144:ef7eb2e8f9f7	2396	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_SWPMI1SEL, SWPMIxSource);
<>	144:ef7eb2e8f9f7	2397	}
<>	144:ef7eb2e8f9f7	2398
<>	144:ef7eb2e8f9f7	2399	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	2400	/**
<>	144:ef7eb2e8f9f7	2401	* @brief Configure DFSDM clock source
<>	144:ef7eb2e8f9f7	2402	* @rmtoll CCIPR DFSDM1SEL LL_RCC_SetDFSDMClockSource
<>	144:ef7eb2e8f9f7	2403	* @param DFSDMxSource This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2404	* @arg @ref LL_RCC_DFSDM1_CLKSOURCE_PCLK
<>	144:ef7eb2e8f9f7	2405	* @arg @ref LL_RCC_DFSDM1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2406	* @retval None
<>	144:ef7eb2e8f9f7	2407	*/
<>	144:ef7eb2e8f9f7	2408	__STATIC_INLINE void LL_RCC_SetDFSDMClockSource(uint32_t DFSDMxSource)
<>	144:ef7eb2e8f9f7	2409	{
<>	144:ef7eb2e8f9f7	2410	MODIFY_REG(RCC->CCIPR, RCC_CCIPR_DFSDM1SEL, DFSDMxSource);
<>	144:ef7eb2e8f9f7	2411	}
<>	144:ef7eb2e8f9f7	2412	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	2413
<>	144:ef7eb2e8f9f7	2414	/**
<>	144:ef7eb2e8f9f7	2415	* @brief Get USARTx clock source
<>	144:ef7eb2e8f9f7	2416	* @rmtoll CCIPR USARTxSEL LL_RCC_GetUSARTClockSource
<>	144:ef7eb2e8f9f7	2417	* @param USARTx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2418	* @arg @ref LL_RCC_USART1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2419	* @arg @ref LL_RCC_USART2_CLKSOURCE
<>	144:ef7eb2e8f9f7	2420	* @arg @ref LL_RCC_USART3_CLKSOURCE (*)
<>	144:ef7eb2e8f9f7	2421	*
<>	144:ef7eb2e8f9f7	2422	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2423	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2424	* @arg @ref LL_RCC_USART1_CLKSOURCE_PCLK2
<>	144:ef7eb2e8f9f7	2425	* @arg @ref LL_RCC_USART1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2426	* @arg @ref LL_RCC_USART1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2427	* @arg @ref LL_RCC_USART1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2428	* @arg @ref LL_RCC_USART2_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2429	* @arg @ref LL_RCC_USART2_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2430	* @arg @ref LL_RCC_USART2_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2431	* @arg @ref LL_RCC_USART2_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2432	* @arg @ref LL_RCC_USART3_CLKSOURCE_PCLK1 (*)
<>	144:ef7eb2e8f9f7	2433	* @arg @ref LL_RCC_USART3_CLKSOURCE_SYSCLK (*)
<>	144:ef7eb2e8f9f7	2434	* @arg @ref LL_RCC_USART3_CLKSOURCE_HSI (*)
<>	144:ef7eb2e8f9f7	2435	* @arg @ref LL_RCC_USART3_CLKSOURCE_LSE (*)
<>	144:ef7eb2e8f9f7	2436	*
<>	144:ef7eb2e8f9f7	2437	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2438	*/
<>	144:ef7eb2e8f9f7	2439	__STATIC_INLINE uint32_t LL_RCC_GetUSARTClockSource(uint32_t USARTx)
<>	144:ef7eb2e8f9f7	2440	{
<>	144:ef7eb2e8f9f7	2441	return (uint32_t)(READ_BIT(RCC->CCIPR, USARTx) \| (USARTx << 16));
<>	144:ef7eb2e8f9f7	2442	}
<>	144:ef7eb2e8f9f7	2443
<>	144:ef7eb2e8f9f7	2444	#if defined(UART4) \|\| defined(UART5)
<>	144:ef7eb2e8f9f7	2445	/**
<>	144:ef7eb2e8f9f7	2446	* @brief Get UARTx clock source
<>	144:ef7eb2e8f9f7	2447	* @rmtoll CCIPR UARTxSEL LL_RCC_GetUARTClockSource
<>	144:ef7eb2e8f9f7	2448	* @param UARTx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2449	* @arg @ref LL_RCC_UART4_CLKSOURCE
<>	144:ef7eb2e8f9f7	2450	* @arg @ref LL_RCC_UART5_CLKSOURCE
<>	144:ef7eb2e8f9f7	2451	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2452	* @arg @ref LL_RCC_UART4_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2453	* @arg @ref LL_RCC_UART4_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2454	* @arg @ref LL_RCC_UART4_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2455	* @arg @ref LL_RCC_UART4_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2456	* @arg @ref LL_RCC_UART5_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2457	* @arg @ref LL_RCC_UART5_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2458	* @arg @ref LL_RCC_UART5_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2459	* @arg @ref LL_RCC_UART5_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2460	*/
<>	144:ef7eb2e8f9f7	2461	__STATIC_INLINE uint32_t LL_RCC_GetUARTClockSource(uint32_t UARTx)
<>	144:ef7eb2e8f9f7	2462	{
<>	144:ef7eb2e8f9f7	2463	return (uint32_t)(READ_BIT(RCC->CCIPR, UARTx) \| (UARTx << 16));
<>	144:ef7eb2e8f9f7	2464	}
<>	144:ef7eb2e8f9f7	2465	#endif /* UART4 \|\| UART5 */
<>	144:ef7eb2e8f9f7	2466
<>	144:ef7eb2e8f9f7	2467	/**
<>	144:ef7eb2e8f9f7	2468	* @brief Get LPUARTx clock source
<>	144:ef7eb2e8f9f7	2469	* @rmtoll CCIPR LPUART1SEL LL_RCC_GetLPUARTClockSource
<>	144:ef7eb2e8f9f7	2470	* @param LPUARTx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2471	* @arg @ref LL_RCC_LPUART1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2472	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2473	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2474	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2475	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2476	* @arg @ref LL_RCC_LPUART1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2477	*/
<>	144:ef7eb2e8f9f7	2478	__STATIC_INLINE uint32_t LL_RCC_GetLPUARTClockSource(uint32_t LPUARTx)
<>	144:ef7eb2e8f9f7	2479	{
<>	144:ef7eb2e8f9f7	2480	return (uint32_t)(READ_BIT(RCC->CCIPR, LPUARTx));
<>	144:ef7eb2e8f9f7	2481	}
<>	144:ef7eb2e8f9f7	2482
<>	144:ef7eb2e8f9f7	2483	/**
<>	144:ef7eb2e8f9f7	2484	* @brief Get I2Cx clock source
<>	144:ef7eb2e8f9f7	2485	* @rmtoll CCIPR I2CxSEL LL_RCC_GetI2CClockSource
<>	144:ef7eb2e8f9f7	2486	* @param I2Cx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2487	* @arg @ref LL_RCC_I2C1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2488	* @arg @ref LL_RCC_I2C2_CLKSOURCE (*)
<>	144:ef7eb2e8f9f7	2489	* @arg @ref LL_RCC_I2C3_CLKSOURCE
<>	144:ef7eb2e8f9f7	2490	*
<>	144:ef7eb2e8f9f7	2491	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2492	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2493	* @arg @ref LL_RCC_I2C1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2494	* @arg @ref LL_RCC_I2C1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2495	* @arg @ref LL_RCC_I2C1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2496	* @arg @ref LL_RCC_I2C2_CLKSOURCE_PCLK1 (*)
<>	144:ef7eb2e8f9f7	2497	* @arg @ref LL_RCC_I2C2_CLKSOURCE_SYSCLK (*)
<>	144:ef7eb2e8f9f7	2498	* @arg @ref LL_RCC_I2C2_CLKSOURCE_HSI (*)
<>	144:ef7eb2e8f9f7	2499	* @arg @ref LL_RCC_I2C3_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2500	* @arg @ref LL_RCC_I2C3_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2501	* @arg @ref LL_RCC_I2C3_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2502	*
<>	144:ef7eb2e8f9f7	2503	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2504	*/
<>	144:ef7eb2e8f9f7	2505	__STATIC_INLINE uint32_t LL_RCC_GetI2CClockSource(uint32_t I2Cx)
<>	144:ef7eb2e8f9f7	2506	{
<>	144:ef7eb2e8f9f7	2507	return (uint32_t)((READ_BIT(RCC->CCIPR, I2Cx) >> 4) \| (I2Cx << 4));
<>	144:ef7eb2e8f9f7	2508	}
<>	144:ef7eb2e8f9f7	2509
<>	144:ef7eb2e8f9f7	2510	/**
<>	144:ef7eb2e8f9f7	2511	* @brief Get LPTIMx clock source
<>	144:ef7eb2e8f9f7	2512	* @rmtoll CCIPR LPTIMxSEL LL_RCC_GetLPTIMClockSource
<>	144:ef7eb2e8f9f7	2513	* @param LPTIMx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2514	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2515	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE
<>	144:ef7eb2e8f9f7	2516	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2517	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2518	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2519	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2520	* @arg @ref LL_RCC_LPTIM1_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2521	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_PCLK1
<>	144:ef7eb2e8f9f7	2522	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2523	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2524	* @arg @ref LL_RCC_LPTIM2_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2525	*/
<>	144:ef7eb2e8f9f7	2526	__STATIC_INLINE uint32_t LL_RCC_GetLPTIMClockSource(uint32_t LPTIMx)
<>	144:ef7eb2e8f9f7	2527	{
<>	144:ef7eb2e8f9f7	2528	return (uint32_t)(READ_BIT(RCC->CCIPR, LPTIMx) >> 16 \| LPTIMx);
<>	144:ef7eb2e8f9f7	2529	}
<>	144:ef7eb2e8f9f7	2530
<>	144:ef7eb2e8f9f7	2531	/**
<>	144:ef7eb2e8f9f7	2532	* @brief Get SAIx clock source
<>	144:ef7eb2e8f9f7	2533	* @rmtoll CCIPR SAIxSEL LL_RCC_GetSAIClockSource
<>	144:ef7eb2e8f9f7	2534	* @param SAIx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2535	* @arg @ref LL_RCC_SAI1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2536	* @arg @ref LL_RCC_SAI2_CLKSOURCE (*)
<>	144:ef7eb2e8f9f7	2537	*
<>	144:ef7eb2e8f9f7	2538	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2539	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2540	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2541	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2542	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2543	* @arg @ref LL_RCC_SAI1_CLKSOURCE_PIN
<>	144:ef7eb2e8f9f7	2544	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLLSAI1 (*)
<>	144:ef7eb2e8f9f7	2545	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2546	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PLL (*)
<>	144:ef7eb2e8f9f7	2547	* @arg @ref LL_RCC_SAI2_CLKSOURCE_PIN (*)
<>	144:ef7eb2e8f9f7	2548	*
<>	144:ef7eb2e8f9f7	2549	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2550	*/
<>	144:ef7eb2e8f9f7	2551	__STATIC_INLINE uint32_t LL_RCC_GetSAIClockSource(uint32_t SAIx)
<>	144:ef7eb2e8f9f7	2552	{
<>	144:ef7eb2e8f9f7	2553	return (uint32_t)(READ_BIT(RCC->CCIPR, SAIx) >> 16 \| SAIx);
<>	144:ef7eb2e8f9f7	2554	}
<>	144:ef7eb2e8f9f7	2555
<>	144:ef7eb2e8f9f7	2556	/**
<>	144:ef7eb2e8f9f7	2557	* @brief Get SDMMCx clock source
<>	144:ef7eb2e8f9f7	2558	* @rmtoll CCIPR CLK48SEL LL_RCC_GetSDMMCClockSource
<>	144:ef7eb2e8f9f7	2559	* @param SDMMCx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2560	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2561	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2562	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2563	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2564	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2565	* @arg @ref LL_RCC_SDMMC1_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2566	*/
<>	144:ef7eb2e8f9f7	2567	__STATIC_INLINE uint32_t LL_RCC_GetSDMMCClockSource(uint32_t SDMMCx)
<>	144:ef7eb2e8f9f7	2568	{
<>	144:ef7eb2e8f9f7	2569	return (uint32_t)(READ_BIT(RCC->CCIPR, SDMMCx));
<>	144:ef7eb2e8f9f7	2570	}
<>	144:ef7eb2e8f9f7	2571
<>	144:ef7eb2e8f9f7	2572	/**
<>	144:ef7eb2e8f9f7	2573	* @brief Get RNGx clock source
<>	144:ef7eb2e8f9f7	2574	* @rmtoll CCIPR CLK48SEL LL_RCC_GetRNGClockSource
<>	144:ef7eb2e8f9f7	2575	* @param RNGx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2576	* @arg @ref LL_RCC_RNG_CLKSOURCE
<>	144:ef7eb2e8f9f7	2577	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2578	* @arg @ref LL_RCC_RNG_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2579	* @arg @ref LL_RCC_RNG_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2580	* @arg @ref LL_RCC_RNG_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2581	* @arg @ref LL_RCC_RNG_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2582	*/
<>	144:ef7eb2e8f9f7	2583	__STATIC_INLINE uint32_t LL_RCC_GetRNGClockSource(uint32_t RNGx)
<>	144:ef7eb2e8f9f7	2584	{
<>	144:ef7eb2e8f9f7	2585	return (uint32_t)(READ_BIT(RCC->CCIPR, RNGx));
<>	144:ef7eb2e8f9f7	2586	}
<>	144:ef7eb2e8f9f7	2587
<>	144:ef7eb2e8f9f7	2588	#if defined(USB_OTG_FS) \|\| defined(USB)
<>	144:ef7eb2e8f9f7	2589	/**
<>	144:ef7eb2e8f9f7	2590	* @brief Get USBx clock source
<>	144:ef7eb2e8f9f7	2591	* @rmtoll CCIPR CLK48SEL LL_RCC_GetUSBClockSource
<>	144:ef7eb2e8f9f7	2592	* @param USBx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2593	* @arg @ref LL_RCC_USB_CLKSOURCE
<>	144:ef7eb2e8f9f7	2594	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2595	* @arg @ref LL_RCC_USB_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2596	* @arg @ref LL_RCC_USB_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2597	* @arg @ref LL_RCC_USB_CLKSOURCE_PLL
<>	144:ef7eb2e8f9f7	2598	* @arg @ref LL_RCC_USB_CLKSOURCE_MSI
<>	144:ef7eb2e8f9f7	2599	*/
<>	144:ef7eb2e8f9f7	2600	__STATIC_INLINE uint32_t LL_RCC_GetUSBClockSource(uint32_t USBx)
<>	144:ef7eb2e8f9f7	2601	{
<>	144:ef7eb2e8f9f7	2602	return (uint32_t)(READ_BIT(RCC->CCIPR, USBx));
<>	144:ef7eb2e8f9f7	2603	}
<>	144:ef7eb2e8f9f7	2604	#endif /* USB_OTG_FS \|\| USB */
<>	144:ef7eb2e8f9f7	2605
<>	144:ef7eb2e8f9f7	2606	/**
<>	144:ef7eb2e8f9f7	2607	* @brief Get ADCx clock source
<>	144:ef7eb2e8f9f7	2608	* @rmtoll CCIPR ADCSEL LL_RCC_GetADCClockSource
<>	144:ef7eb2e8f9f7	2609	* @param ADCx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2610	* @arg @ref LL_RCC_ADC_CLKSOURCE
<>	144:ef7eb2e8f9f7	2611	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2612	* @arg @ref LL_RCC_ADC_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2613	* @arg @ref LL_RCC_ADC_CLKSOURCE_PLLSAI1
<>	144:ef7eb2e8f9f7	2614	* @arg @ref LL_RCC_ADC_CLKSOURCE_PLLSAI2 (*)
<>	144:ef7eb2e8f9f7	2615	* @arg @ref LL_RCC_ADC_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2616	*
<>	144:ef7eb2e8f9f7	2617	* (*) value not defined in all devices.
<>	144:ef7eb2e8f9f7	2618	*/
<>	144:ef7eb2e8f9f7	2619	__STATIC_INLINE uint32_t LL_RCC_GetADCClockSource(uint32_t ADCx)
<>	144:ef7eb2e8f9f7	2620	{
<>	144:ef7eb2e8f9f7	2621	return (uint32_t)(READ_BIT(RCC->CCIPR, ADCx));
<>	144:ef7eb2e8f9f7	2622	}
<>	144:ef7eb2e8f9f7	2623
<>	144:ef7eb2e8f9f7	2624	/**
<>	144:ef7eb2e8f9f7	2625	* @brief Get SWPMIx clock source
<>	144:ef7eb2e8f9f7	2626	* @rmtoll CCIPR SWPMI1SEL LL_RCC_GetSWPMIClockSource
<>	144:ef7eb2e8f9f7	2627	* @param SPWMIx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2628	* @arg @ref LL_RCC_SWPMI1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2629	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2630	* @arg @ref LL_RCC_SWPMI1_CLKSOURCE_PCLK
<>	144:ef7eb2e8f9f7	2631	* @arg @ref LL_RCC_SWPMI1_CLKSOURCE_HSI
<>	144:ef7eb2e8f9f7	2632	*/
<>	144:ef7eb2e8f9f7	2633	__STATIC_INLINE uint32_t LL_RCC_GetSWPMIClockSource(uint32_t SPWMIx)
<>	144:ef7eb2e8f9f7	2634	{
<>	144:ef7eb2e8f9f7	2635	return (uint32_t)(READ_BIT(RCC->CCIPR, SPWMIx));
<>	144:ef7eb2e8f9f7	2636	}
<>	144:ef7eb2e8f9f7	2637
<>	144:ef7eb2e8f9f7	2638	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	2639	/**
<>	144:ef7eb2e8f9f7	2640	* @brief Get DFSDMx clock source
<>	144:ef7eb2e8f9f7	2641	* @rmtoll CCIPR DFSDM1SEL LL_RCC_GetDFSDMClockSource
<>	144:ef7eb2e8f9f7	2642	* @param DFSDMx This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2643	* @arg @ref LL_RCC_DFSDM1_CLKSOURCE
<>	144:ef7eb2e8f9f7	2644	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2645	* @arg @ref LL_RCC_DFSDM1_CLKSOURCE_PCLK
<>	144:ef7eb2e8f9f7	2646	* @arg @ref LL_RCC_DFSDM1_CLKSOURCE_SYSCLK
<>	144:ef7eb2e8f9f7	2647	*/
<>	144:ef7eb2e8f9f7	2648	__STATIC_INLINE uint32_t LL_RCC_GetDFSDMClockSource(uint32_t DFSDMx)
<>	144:ef7eb2e8f9f7	2649	{
<>	144:ef7eb2e8f9f7	2650	return (uint32_t)(READ_BIT(RCC->CCIPR, DFSDMx));
<>	144:ef7eb2e8f9f7	2651	}
<>	144:ef7eb2e8f9f7	2652	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	2653
<>	144:ef7eb2e8f9f7	2654	/**
<>	144:ef7eb2e8f9f7	2655	* @}
<>	144:ef7eb2e8f9f7	2656	*/
<>	144:ef7eb2e8f9f7	2657
<>	144:ef7eb2e8f9f7	2658	/** @defgroup RCC_LL_EF_RTC RTC
<>	144:ef7eb2e8f9f7	2659	* @{
<>	144:ef7eb2e8f9f7	2660	*/
<>	144:ef7eb2e8f9f7	2661
<>	144:ef7eb2e8f9f7	2662	/**
<>	144:ef7eb2e8f9f7	2663	* @brief Set RTC Clock Source
<>	144:ef7eb2e8f9f7	2664	* @note Once the RTC clock source has been selected, it cannot be changed anymore unless
<>	144:ef7eb2e8f9f7	2665	* the Backup domain is reset, or unless a failure is detected on LSE (LSECSSD is
<>	144:ef7eb2e8f9f7	2666	* set). The BDRST bit can be used to reset them.
<>	144:ef7eb2e8f9f7	2667	* @rmtoll BDCR RTCSEL LL_RCC_SetRTCClockSource
<>	144:ef7eb2e8f9f7	2668	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2669	* @arg @ref LL_RCC_RTC_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2670	* @arg @ref LL_RCC_RTC_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2671	* @arg @ref LL_RCC_RTC_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2672	* @arg @ref LL_RCC_RTC_CLKSOURCE_HSE_DIV32
<>	144:ef7eb2e8f9f7	2673	* @retval None
<>	144:ef7eb2e8f9f7	2674	*/
<>	144:ef7eb2e8f9f7	2675	__STATIC_INLINE void LL_RCC_SetRTCClockSource(uint32_t Source)
<>	144:ef7eb2e8f9f7	2676	{
<>	144:ef7eb2e8f9f7	2677	MODIFY_REG(RCC->BDCR, RCC_BDCR_RTCSEL, Source);
<>	144:ef7eb2e8f9f7	2678	}
<>	144:ef7eb2e8f9f7	2679
<>	144:ef7eb2e8f9f7	2680	/**
<>	144:ef7eb2e8f9f7	2681	* @brief Get RTC Clock Source
<>	144:ef7eb2e8f9f7	2682	* @rmtoll BDCR RTCSEL LL_RCC_GetRTCClockSource
<>	144:ef7eb2e8f9f7	2683	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2684	* @arg @ref LL_RCC_RTC_CLKSOURCE_NONE
<>	144:ef7eb2e8f9f7	2685	* @arg @ref LL_RCC_RTC_CLKSOURCE_LSE
<>	144:ef7eb2e8f9f7	2686	* @arg @ref LL_RCC_RTC_CLKSOURCE_LSI
<>	144:ef7eb2e8f9f7	2687	* @arg @ref LL_RCC_RTC_CLKSOURCE_HSE_DIV32
<>	144:ef7eb2e8f9f7	2688	*/
<>	144:ef7eb2e8f9f7	2689	__STATIC_INLINE uint32_t LL_RCC_GetRTCClockSource(void)
<>	144:ef7eb2e8f9f7	2690	{
<>	144:ef7eb2e8f9f7	2691	return (uint32_t)(READ_BIT(RCC->BDCR, RCC_BDCR_RTCSEL));
<>	144:ef7eb2e8f9f7	2692	}
<>	144:ef7eb2e8f9f7	2693
<>	144:ef7eb2e8f9f7	2694	/**
<>	144:ef7eb2e8f9f7	2695	* @brief Enable RTC
<>	144:ef7eb2e8f9f7	2696	* @rmtoll BDCR RTCEN LL_RCC_EnableRTC
<>	144:ef7eb2e8f9f7	2697	* @retval None
<>	144:ef7eb2e8f9f7	2698	*/
<>	144:ef7eb2e8f9f7	2699	__STATIC_INLINE void LL_RCC_EnableRTC(void)
<>	144:ef7eb2e8f9f7	2700	{
<>	144:ef7eb2e8f9f7	2701	SET_BIT(RCC->BDCR, RCC_BDCR_RTCEN);
<>	144:ef7eb2e8f9f7	2702	}
<>	144:ef7eb2e8f9f7	2703
<>	144:ef7eb2e8f9f7	2704	/**
<>	144:ef7eb2e8f9f7	2705	* @brief Disable RTC
<>	144:ef7eb2e8f9f7	2706	* @rmtoll BDCR RTCEN LL_RCC_DisableRTC
<>	144:ef7eb2e8f9f7	2707	* @retval None
<>	144:ef7eb2e8f9f7	2708	*/
<>	144:ef7eb2e8f9f7	2709	__STATIC_INLINE void LL_RCC_DisableRTC(void)
<>	144:ef7eb2e8f9f7	2710	{
<>	144:ef7eb2e8f9f7	2711	CLEAR_BIT(RCC->BDCR, RCC_BDCR_RTCEN);
<>	144:ef7eb2e8f9f7	2712	}
<>	144:ef7eb2e8f9f7	2713
<>	144:ef7eb2e8f9f7	2714	/**
<>	144:ef7eb2e8f9f7	2715	* @brief Check if RTC has been enabled or not
<>	144:ef7eb2e8f9f7	2716	* @rmtoll BDCR RTCEN LL_RCC_IsEnabledRTC
<>	144:ef7eb2e8f9f7	2717	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	2718	*/
<>	144:ef7eb2e8f9f7	2719	__STATIC_INLINE uint32_t LL_RCC_IsEnabledRTC(void)
<>	144:ef7eb2e8f9f7	2720	{
<>	144:ef7eb2e8f9f7	2721	return (READ_BIT(RCC->BDCR, RCC_BDCR_RTCEN) == (RCC_BDCR_RTCEN));
<>	144:ef7eb2e8f9f7	2722	}
<>	144:ef7eb2e8f9f7	2723
<>	144:ef7eb2e8f9f7	2724	/**
<>	144:ef7eb2e8f9f7	2725	* @brief Force the Backup domain reset
<>	144:ef7eb2e8f9f7	2726	* @rmtoll BDCR BDRST LL_RCC_ForceBackupDomainReset
<>	144:ef7eb2e8f9f7	2727	* @retval None
<>	144:ef7eb2e8f9f7	2728	*/
<>	144:ef7eb2e8f9f7	2729	__STATIC_INLINE void LL_RCC_ForceBackupDomainReset(void)
<>	144:ef7eb2e8f9f7	2730	{
<>	144:ef7eb2e8f9f7	2731	SET_BIT(RCC->BDCR, RCC_BDCR_BDRST);
<>	144:ef7eb2e8f9f7	2732	}
<>	144:ef7eb2e8f9f7	2733
<>	144:ef7eb2e8f9f7	2734	/**
<>	144:ef7eb2e8f9f7	2735	* @brief Release the Backup domain reset
<>	144:ef7eb2e8f9f7	2736	* @rmtoll BDCR BDRST LL_RCC_ReleaseBackupDomainReset
<>	144:ef7eb2e8f9f7	2737	* @retval None
<>	144:ef7eb2e8f9f7	2738	*/
<>	144:ef7eb2e8f9f7	2739	__STATIC_INLINE void LL_RCC_ReleaseBackupDomainReset(void)
<>	144:ef7eb2e8f9f7	2740	{
<>	144:ef7eb2e8f9f7	2741	CLEAR_BIT(RCC->BDCR, RCC_BDCR_BDRST);
<>	144:ef7eb2e8f9f7	2742	}
<>	144:ef7eb2e8f9f7	2743
<>	144:ef7eb2e8f9f7	2744	/**
<>	144:ef7eb2e8f9f7	2745	* @}
<>	144:ef7eb2e8f9f7	2746	*/
<>	144:ef7eb2e8f9f7	2747
<>	144:ef7eb2e8f9f7	2748	/** @defgroup RCC_LL_EF_PLL PLL
<>	144:ef7eb2e8f9f7	2749	* @{
<>	144:ef7eb2e8f9f7	2750	*/
<>	144:ef7eb2e8f9f7	2751
<>	144:ef7eb2e8f9f7	2752	/**
<>	144:ef7eb2e8f9f7	2753	* @brief Enable PLL
<>	144:ef7eb2e8f9f7	2754	* @rmtoll CR PLLON LL_RCC_PLL_Enable
<>	144:ef7eb2e8f9f7	2755	* @retval None
<>	144:ef7eb2e8f9f7	2756	*/
<>	144:ef7eb2e8f9f7	2757	__STATIC_INLINE void LL_RCC_PLL_Enable(void)
<>	144:ef7eb2e8f9f7	2758	{
<>	144:ef7eb2e8f9f7	2759	SET_BIT(RCC->CR, RCC_CR_PLLON);
<>	144:ef7eb2e8f9f7	2760	}
<>	144:ef7eb2e8f9f7	2761
<>	144:ef7eb2e8f9f7	2762	/**
<>	144:ef7eb2e8f9f7	2763	* @brief Disable PLL
<>	144:ef7eb2e8f9f7	2764	* @note Cannot be disabled if the PLL clock is used as the system clock
<>	144:ef7eb2e8f9f7	2765	* @rmtoll CR PLLON LL_RCC_PLL_Disable
<>	144:ef7eb2e8f9f7	2766	* @retval None
<>	144:ef7eb2e8f9f7	2767	*/
<>	144:ef7eb2e8f9f7	2768	__STATIC_INLINE void LL_RCC_PLL_Disable(void)
<>	144:ef7eb2e8f9f7	2769	{
<>	144:ef7eb2e8f9f7	2770	CLEAR_BIT(RCC->CR, RCC_CR_PLLON);
<>	144:ef7eb2e8f9f7	2771	}
<>	144:ef7eb2e8f9f7	2772
<>	144:ef7eb2e8f9f7	2773	/**
<>	144:ef7eb2e8f9f7	2774	* @brief Check if PLL Ready
<>	144:ef7eb2e8f9f7	2775	* @rmtoll CR PLLRDY LL_RCC_PLL_IsReady
<>	144:ef7eb2e8f9f7	2776	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	2777	*/
<>	144:ef7eb2e8f9f7	2778	__STATIC_INLINE uint32_t LL_RCC_PLL_IsReady(void)
<>	144:ef7eb2e8f9f7	2779	{
<>	144:ef7eb2e8f9f7	2780	return (READ_BIT(RCC->CR, RCC_CR_PLLRDY) == (RCC_CR_PLLRDY));
<>	144:ef7eb2e8f9f7	2781	}
<>	144:ef7eb2e8f9f7	2782
<>	144:ef7eb2e8f9f7	2783	/**
<>	144:ef7eb2e8f9f7	2784	* @brief Configure PLL used for SYSCLK Domain
<>	144:ef7eb2e8f9f7	2785	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	2786	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	2787	* @note PLLN/PLLR can be written only when PLL is disabled
<>	144:ef7eb2e8f9f7	2788	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLL_ConfigDomain_SYS\n
<>	144:ef7eb2e8f9f7	2789	* PLLCFGR PLLM LL_RCC_PLL_ConfigDomain_SYS\n
<>	144:ef7eb2e8f9f7	2790	* PLLCFGR PLLN LL_RCC_PLL_ConfigDomain_SYS\n
<>	144:ef7eb2e8f9f7	2791	* PLLCFGR PLLR LL_RCC_PLL_ConfigDomain_SYS
<>	144:ef7eb2e8f9f7	2792	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2793	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	2794	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	2795	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	2796	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	2797	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2798	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	2799	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	2800	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	2801	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	2802	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	2803	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	2804	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	2805	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	2806	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	2807	* @param PLLR This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2808	* @arg @ref LL_RCC_PLLR_DIV_2
<>	144:ef7eb2e8f9f7	2809	* @arg @ref LL_RCC_PLLR_DIV_4
<>	144:ef7eb2e8f9f7	2810	* @arg @ref LL_RCC_PLLR_DIV_6
<>	144:ef7eb2e8f9f7	2811	* @arg @ref LL_RCC_PLLR_DIV_8
<>	144:ef7eb2e8f9f7	2812	* @retval None
<>	144:ef7eb2e8f9f7	2813	*/
<>	144:ef7eb2e8f9f7	2814	__STATIC_INLINE void LL_RCC_PLL_ConfigDomain_SYS(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLR)
<>	144:ef7eb2e8f9f7	2815	{
<>	144:ef7eb2e8f9f7	2816	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM \| RCC_PLLCFGR_PLLN \| RCC_PLLCFGR_PLLR,
<>	144:ef7eb2e8f9f7	2817	Source \| PLLM \| PLLN << RCC_POSITION_PLLN \| PLLR);
<>	144:ef7eb2e8f9f7	2818	}
<>	144:ef7eb2e8f9f7	2819
<>	144:ef7eb2e8f9f7	2820	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	2821	/**
<>	144:ef7eb2e8f9f7	2822	* @brief Configure PLL used for SAI domain clock
<>	144:ef7eb2e8f9f7	2823	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	2824	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	2825	* @note PLLN/PLLP can be written only when PLL is disabled
<>	144:ef7eb2e8f9f7	2826	* @note This can be selected for SAI1 or SAI2 (*)
<>	144:ef7eb2e8f9f7	2827	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2828	* PLLCFGR PLLM LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2829	* PLLCFGR PLLN LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2830	* PLLCFGR PLLPDIV LL_RCC_PLL_ConfigDomain_SAI
<>	144:ef7eb2e8f9f7	2831	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2832	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	2833	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	2834	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	2835	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	2836	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2837	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	2838	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	2839	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	2840	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	2841	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	2842	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	2843	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	2844	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	2845	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	2846	* @param PLLP This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2847	* @arg @ref LL_RCC_PLLP_DIV_2
<>	144:ef7eb2e8f9f7	2848	* @arg @ref LL_RCC_PLLP_DIV_3
<>	144:ef7eb2e8f9f7	2849	* @arg @ref LL_RCC_PLLP_DIV_4
<>	144:ef7eb2e8f9f7	2850	* @arg @ref LL_RCC_PLLP_DIV_5
<>	144:ef7eb2e8f9f7	2851	* @arg @ref LL_RCC_PLLP_DIV_6
<>	144:ef7eb2e8f9f7	2852	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	2853	* @arg @ref LL_RCC_PLLP_DIV_8
<>	144:ef7eb2e8f9f7	2854	* @arg @ref LL_RCC_PLLP_DIV_9
<>	144:ef7eb2e8f9f7	2855	* @arg @ref LL_RCC_PLLP_DIV_10
<>	144:ef7eb2e8f9f7	2856	* @arg @ref LL_RCC_PLLP_DIV_11
<>	144:ef7eb2e8f9f7	2857	* @arg @ref LL_RCC_PLLP_DIV_12
<>	144:ef7eb2e8f9f7	2858	* @arg @ref LL_RCC_PLLP_DIV_13
<>	144:ef7eb2e8f9f7	2859	* @arg @ref LL_RCC_PLLP_DIV_14
<>	144:ef7eb2e8f9f7	2860	* @arg @ref LL_RCC_PLLP_DIV_15
<>	144:ef7eb2e8f9f7	2861	* @arg @ref LL_RCC_PLLP_DIV_16
<>	144:ef7eb2e8f9f7	2862	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	2863	* @arg @ref LL_RCC_PLLP_DIV_18
<>	144:ef7eb2e8f9f7	2864	* @arg @ref LL_RCC_PLLP_DIV_19
<>	144:ef7eb2e8f9f7	2865	* @arg @ref LL_RCC_PLLP_DIV_20
<>	144:ef7eb2e8f9f7	2866	* @arg @ref LL_RCC_PLLP_DIV_21
<>	144:ef7eb2e8f9f7	2867	* @arg @ref LL_RCC_PLLP_DIV_22
<>	144:ef7eb2e8f9f7	2868	* @arg @ref LL_RCC_PLLP_DIV_23
<>	144:ef7eb2e8f9f7	2869	* @arg @ref LL_RCC_PLLP_DIV_24
<>	144:ef7eb2e8f9f7	2870	* @arg @ref LL_RCC_PLLP_DIV_25
<>	144:ef7eb2e8f9f7	2871	* @arg @ref LL_RCC_PLLP_DIV_26
<>	144:ef7eb2e8f9f7	2872	* @arg @ref LL_RCC_PLLP_DIV_27
<>	144:ef7eb2e8f9f7	2873	* @arg @ref LL_RCC_PLLP_DIV_28
<>	144:ef7eb2e8f9f7	2874	* @arg @ref LL_RCC_PLLP_DIV_29
<>	144:ef7eb2e8f9f7	2875	* @arg @ref LL_RCC_PLLP_DIV_30
<>	144:ef7eb2e8f9f7	2876	* @arg @ref LL_RCC_PLLP_DIV_31
<>	144:ef7eb2e8f9f7	2877	* @retval None
<>	144:ef7eb2e8f9f7	2878	*/
<>	144:ef7eb2e8f9f7	2879	#else
<>	144:ef7eb2e8f9f7	2880	/**
<>	144:ef7eb2e8f9f7	2881	* @brief Configure PLL used for SAI domain clock
<>	144:ef7eb2e8f9f7	2882	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	2883	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	2884	* @note PLLN/PLLP can be written only when PLL is disabled
<>	144:ef7eb2e8f9f7	2885	* @note This can be selected for SAI1 or SAI2 (*)
<>	144:ef7eb2e8f9f7	2886	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2887	* PLLCFGR PLLM LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2888	* PLLCFGR PLLN LL_RCC_PLL_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	2889	* PLLCFGR PLLP LL_RCC_PLL_ConfigDomain_SAI
<>	144:ef7eb2e8f9f7	2890	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2891	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	2892	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	2893	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	2894	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	2895	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2896	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	2897	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	2898	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	2899	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	2900	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	2901	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	2902	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	2903	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	2904	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	2905	* @param PLLP This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2906	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	2907	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	2908	* @retval None
<>	144:ef7eb2e8f9f7	2909	*/
<>	144:ef7eb2e8f9f7	2910	#endif /* RCC_PLLP_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	2911	__STATIC_INLINE void LL_RCC_PLL_ConfigDomain_SAI(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLP)
<>	144:ef7eb2e8f9f7	2912	{
<>	144:ef7eb2e8f9f7	2913	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	2914	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM \| RCC_PLLCFGR_PLLN \| RCC_PLLCFGR_PLLPDIV,
<>	144:ef7eb2e8f9f7	2915	Source \| PLLM \| PLLN << RCC_POSITION_PLLN \| PLLP);
<>	144:ef7eb2e8f9f7	2916	#else
<>	144:ef7eb2e8f9f7	2917	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM \| RCC_PLLCFGR_PLLN \| RCC_PLLCFGR_PLLP,
<>	144:ef7eb2e8f9f7	2918	Source \| PLLM \| PLLN << RCC_POSITION_PLLN \| PLLP);
<>	144:ef7eb2e8f9f7	2919	#endif /* RCC_PLLP_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	2920	}
<>	144:ef7eb2e8f9f7	2921
<>	144:ef7eb2e8f9f7	2922	/**
<>	144:ef7eb2e8f9f7	2923	* @brief Configure PLL used for 48Mhz domain clock
<>	144:ef7eb2e8f9f7	2924	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	2925	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	2926	* @note PLLN/PLLQ can be written only when PLL is disabled
<>	144:ef7eb2e8f9f7	2927	* @note This can be selected for USB, RNG, SDMMC
<>	144:ef7eb2e8f9f7	2928	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLL_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	2929	* PLLCFGR PLLM LL_RCC_PLL_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	2930	* PLLCFGR PLLN LL_RCC_PLL_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	2931	* PLLCFGR PLLQ LL_RCC_PLL_ConfigDomain_48M
<>	144:ef7eb2e8f9f7	2932	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2933	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	2934	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	2935	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	2936	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	2937	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2938	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	2939	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	2940	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	2941	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	2942	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	2943	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	2944	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	2945	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	2946	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	2947	* @param PLLQ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	2948	* @arg @ref LL_RCC_PLLQ_DIV_2
<>	144:ef7eb2e8f9f7	2949	* @arg @ref LL_RCC_PLLQ_DIV_4
<>	144:ef7eb2e8f9f7	2950	* @arg @ref LL_RCC_PLLQ_DIV_6
<>	144:ef7eb2e8f9f7	2951	* @arg @ref LL_RCC_PLLQ_DIV_8
<>	144:ef7eb2e8f9f7	2952	* @retval None
<>	144:ef7eb2e8f9f7	2953	*/
<>	144:ef7eb2e8f9f7	2954	__STATIC_INLINE void LL_RCC_PLL_ConfigDomain_48M(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLQ)
<>	144:ef7eb2e8f9f7	2955	{
<>	144:ef7eb2e8f9f7	2956	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM \| RCC_PLLCFGR_PLLN \| RCC_PLLCFGR_PLLQ,
<>	144:ef7eb2e8f9f7	2957	Source \| PLLM \| PLLN << RCC_POSITION_PLLN \| PLLQ);
<>	144:ef7eb2e8f9f7	2958	}
<>	144:ef7eb2e8f9f7	2959
<>	144:ef7eb2e8f9f7	2960	/**
<>	144:ef7eb2e8f9f7	2961	* @brief Get Main PLL multiplication factor for VCO
<>	144:ef7eb2e8f9f7	2962	* @rmtoll PLLCFGR PLLN LL_RCC_PLL_GetN
<>	144:ef7eb2e8f9f7	2963	* @retval Between 8 and 86
<>	144:ef7eb2e8f9f7	2964	*/
<>	144:ef7eb2e8f9f7	2965	__STATIC_INLINE uint32_t LL_RCC_PLL_GetN(void)
<>	144:ef7eb2e8f9f7	2966	{
<>	144:ef7eb2e8f9f7	2967	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLN) >> RCC_POSITION_PLLN);
<>	144:ef7eb2e8f9f7	2968	}
<>	144:ef7eb2e8f9f7	2969
<>	144:ef7eb2e8f9f7	2970	#if defined(RCC_PLLP_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	2971	/**
<>	144:ef7eb2e8f9f7	2972	* @brief Get Main PLL division factor for PLLP
<>	144:ef7eb2e8f9f7	2973	* @note used for PLLSAI3CLK (SAI1 and SAI2 clock)
<>	144:ef7eb2e8f9f7	2974	* @rmtoll PLLCFGR PLLPDIV LL_RCC_PLL_GetP
<>	144:ef7eb2e8f9f7	2975	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	2976	* @arg @ref LL_RCC_PLLP_DIV_2
<>	144:ef7eb2e8f9f7	2977	* @arg @ref LL_RCC_PLLP_DIV_3
<>	144:ef7eb2e8f9f7	2978	* @arg @ref LL_RCC_PLLP_DIV_4
<>	144:ef7eb2e8f9f7	2979	* @arg @ref LL_RCC_PLLP_DIV_5
<>	144:ef7eb2e8f9f7	2980	* @arg @ref LL_RCC_PLLP_DIV_6
<>	144:ef7eb2e8f9f7	2981	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	2982	* @arg @ref LL_RCC_PLLP_DIV_8
<>	144:ef7eb2e8f9f7	2983	* @arg @ref LL_RCC_PLLP_DIV_9
<>	144:ef7eb2e8f9f7	2984	* @arg @ref LL_RCC_PLLP_DIV_10
<>	144:ef7eb2e8f9f7	2985	* @arg @ref LL_RCC_PLLP_DIV_11
<>	144:ef7eb2e8f9f7	2986	* @arg @ref LL_RCC_PLLP_DIV_12
<>	144:ef7eb2e8f9f7	2987	* @arg @ref LL_RCC_PLLP_DIV_13
<>	144:ef7eb2e8f9f7	2988	* @arg @ref LL_RCC_PLLP_DIV_14
<>	144:ef7eb2e8f9f7	2989	* @arg @ref LL_RCC_PLLP_DIV_15
<>	144:ef7eb2e8f9f7	2990	* @arg @ref LL_RCC_PLLP_DIV_16
<>	144:ef7eb2e8f9f7	2991	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	2992	* @arg @ref LL_RCC_PLLP_DIV_18
<>	144:ef7eb2e8f9f7	2993	* @arg @ref LL_RCC_PLLP_DIV_19
<>	144:ef7eb2e8f9f7	2994	* @arg @ref LL_RCC_PLLP_DIV_20
<>	144:ef7eb2e8f9f7	2995	* @arg @ref LL_RCC_PLLP_DIV_21
<>	144:ef7eb2e8f9f7	2996	* @arg @ref LL_RCC_PLLP_DIV_22
<>	144:ef7eb2e8f9f7	2997	* @arg @ref LL_RCC_PLLP_DIV_23
<>	144:ef7eb2e8f9f7	2998	* @arg @ref LL_RCC_PLLP_DIV_24
<>	144:ef7eb2e8f9f7	2999	* @arg @ref LL_RCC_PLLP_DIV_25
<>	144:ef7eb2e8f9f7	3000	* @arg @ref LL_RCC_PLLP_DIV_26
<>	144:ef7eb2e8f9f7	3001	* @arg @ref LL_RCC_PLLP_DIV_27
<>	144:ef7eb2e8f9f7	3002	* @arg @ref LL_RCC_PLLP_DIV_28
<>	144:ef7eb2e8f9f7	3003	* @arg @ref LL_RCC_PLLP_DIV_29
<>	144:ef7eb2e8f9f7	3004	* @arg @ref LL_RCC_PLLP_DIV_30
<>	144:ef7eb2e8f9f7	3005	* @arg @ref LL_RCC_PLLP_DIV_31
<>	144:ef7eb2e8f9f7	3006	*/
<>	144:ef7eb2e8f9f7	3007	__STATIC_INLINE uint32_t LL_RCC_PLL_GetP(void)
<>	144:ef7eb2e8f9f7	3008	{
<>	144:ef7eb2e8f9f7	3009	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLPDIV));
<>	144:ef7eb2e8f9f7	3010	}
<>	144:ef7eb2e8f9f7	3011	#else
<>	144:ef7eb2e8f9f7	3012	/**
<>	144:ef7eb2e8f9f7	3013	* @brief Get Main PLL division factor for PLLP
<>	144:ef7eb2e8f9f7	3014	* @note used for PLLSAI3CLK (SAI1 and SAI2 clock)
<>	144:ef7eb2e8f9f7	3015	* @rmtoll PLLCFGR PLLP LL_RCC_PLL_GetP
<>	144:ef7eb2e8f9f7	3016	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3017	* @arg @ref LL_RCC_PLLP_DIV_7
<>	144:ef7eb2e8f9f7	3018	* @arg @ref LL_RCC_PLLP_DIV_17
<>	144:ef7eb2e8f9f7	3019	*/
<>	144:ef7eb2e8f9f7	3020	__STATIC_INLINE uint32_t LL_RCC_PLL_GetP(void)
<>	144:ef7eb2e8f9f7	3021	{
<>	144:ef7eb2e8f9f7	3022	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLP));
<>	144:ef7eb2e8f9f7	3023	}
<>	144:ef7eb2e8f9f7	3024	#endif /* RCC_PLLP_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	3025
<>	144:ef7eb2e8f9f7	3026	/**
<>	144:ef7eb2e8f9f7	3027	* @brief Get Main PLL division factor for PLLQ
<>	144:ef7eb2e8f9f7	3028	* @note used for PLL48M1CLK selected for USB, RNG, SDMMC (48 MHz clock)
<>	144:ef7eb2e8f9f7	3029	* @rmtoll PLLCFGR PLLQ LL_RCC_PLL_GetQ
<>	144:ef7eb2e8f9f7	3030	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3031	* @arg @ref LL_RCC_PLLQ_DIV_2
<>	144:ef7eb2e8f9f7	3032	* @arg @ref LL_RCC_PLLQ_DIV_4
<>	144:ef7eb2e8f9f7	3033	* @arg @ref LL_RCC_PLLQ_DIV_6
<>	144:ef7eb2e8f9f7	3034	* @arg @ref LL_RCC_PLLQ_DIV_8
<>	144:ef7eb2e8f9f7	3035	*/
<>	144:ef7eb2e8f9f7	3036	__STATIC_INLINE uint32_t LL_RCC_PLL_GetQ(void)
<>	144:ef7eb2e8f9f7	3037	{
<>	144:ef7eb2e8f9f7	3038	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLQ));
<>	144:ef7eb2e8f9f7	3039	}
<>	144:ef7eb2e8f9f7	3040
<>	144:ef7eb2e8f9f7	3041	/**
<>	144:ef7eb2e8f9f7	3042	* @brief Get Main PLL division factor for PLLR
<>	144:ef7eb2e8f9f7	3043	* @note used for PLLCLK (system clock)
<>	144:ef7eb2e8f9f7	3044	* @rmtoll PLLCFGR PLLR LL_RCC_PLL_GetR
<>	144:ef7eb2e8f9f7	3045	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3046	* @arg @ref LL_RCC_PLLR_DIV_2
<>	144:ef7eb2e8f9f7	3047	* @arg @ref LL_RCC_PLLR_DIV_4
<>	144:ef7eb2e8f9f7	3048	* @arg @ref LL_RCC_PLLR_DIV_6
<>	144:ef7eb2e8f9f7	3049	* @arg @ref LL_RCC_PLLR_DIV_8
<>	144:ef7eb2e8f9f7	3050	*/
<>	144:ef7eb2e8f9f7	3051	__STATIC_INLINE uint32_t LL_RCC_PLL_GetR(void)
<>	144:ef7eb2e8f9f7	3052	{
<>	144:ef7eb2e8f9f7	3053	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLR));
<>	144:ef7eb2e8f9f7	3054	}
<>	144:ef7eb2e8f9f7	3055
<>	144:ef7eb2e8f9f7	3056	/**
<>	144:ef7eb2e8f9f7	3057	* @brief Get the oscillator used as PLL clock source.
<>	144:ef7eb2e8f9f7	3058	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLL_GetMainSource
<>	144:ef7eb2e8f9f7	3059	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3060	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3061	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3062	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3063	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3064	*/
<>	144:ef7eb2e8f9f7	3065	__STATIC_INLINE uint32_t LL_RCC_PLL_GetMainSource(void)
<>	144:ef7eb2e8f9f7	3066	{
<>	144:ef7eb2e8f9f7	3067	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC));
<>	144:ef7eb2e8f9f7	3068	}
<>	144:ef7eb2e8f9f7	3069
<>	144:ef7eb2e8f9f7	3070	/**
<>	144:ef7eb2e8f9f7	3071	* @brief Get Division factor for the main PLL and other PLL
<>	144:ef7eb2e8f9f7	3072	* @rmtoll PLLCFGR PLLM LL_RCC_PLL_GetDivider
<>	144:ef7eb2e8f9f7	3073	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3074	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3075	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3076	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3077	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3078	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3079	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3080	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3081	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3082	*/
<>	144:ef7eb2e8f9f7	3083	__STATIC_INLINE uint32_t LL_RCC_PLL_GetDivider(void)
<>	144:ef7eb2e8f9f7	3084	{
<>	144:ef7eb2e8f9f7	3085	return (uint32_t)(READ_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLM));
<>	144:ef7eb2e8f9f7	3086	}
<>	144:ef7eb2e8f9f7	3087
<>	144:ef7eb2e8f9f7	3088	/**
<>	144:ef7eb2e8f9f7	3089	* @brief Enable PLL output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3090	* @rmtoll PLLCFGR PLLPEN LL_RCC_PLL_EnableDomain_SAI
<>	144:ef7eb2e8f9f7	3091	* @retval None
<>	144:ef7eb2e8f9f7	3092	*/
<>	144:ef7eb2e8f9f7	3093	__STATIC_INLINE void LL_RCC_PLL_EnableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3094	{
<>	144:ef7eb2e8f9f7	3095	SET_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLPEN);
<>	144:ef7eb2e8f9f7	3096	}
<>	144:ef7eb2e8f9f7	3097
<>	144:ef7eb2e8f9f7	3098	/**
<>	144:ef7eb2e8f9f7	3099	* @brief Disable PLL output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3100	* @note Cannot be disabled if the PLL clock is used as the system
<>	144:ef7eb2e8f9f7	3101	* clock
<>	144:ef7eb2e8f9f7	3102	* @note In order to save power, when the PLLCLK of the PLL is
<>	144:ef7eb2e8f9f7	3103	* not used, should be 0
<>	144:ef7eb2e8f9f7	3104	* @rmtoll PLLCFGR PLLPEN LL_RCC_PLL_DisableDomain_SAI
<>	144:ef7eb2e8f9f7	3105	* @retval None
<>	144:ef7eb2e8f9f7	3106	*/
<>	144:ef7eb2e8f9f7	3107	__STATIC_INLINE void LL_RCC_PLL_DisableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3108	{
<>	144:ef7eb2e8f9f7	3109	CLEAR_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLPEN);
<>	144:ef7eb2e8f9f7	3110	}
<>	144:ef7eb2e8f9f7	3111
<>	144:ef7eb2e8f9f7	3112	/**
<>	144:ef7eb2e8f9f7	3113	* @brief Enable PLL output mapped on 48MHz domain clock
<>	144:ef7eb2e8f9f7	3114	* @rmtoll PLLCFGR PLLQEN LL_RCC_PLL_EnableDomain_48M
<>	144:ef7eb2e8f9f7	3115	* @retval None
<>	144:ef7eb2e8f9f7	3116	*/
<>	144:ef7eb2e8f9f7	3117	__STATIC_INLINE void LL_RCC_PLL_EnableDomain_48M(void)
<>	144:ef7eb2e8f9f7	3118	{
<>	144:ef7eb2e8f9f7	3119	SET_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLQEN);
<>	144:ef7eb2e8f9f7	3120	}
<>	144:ef7eb2e8f9f7	3121
<>	144:ef7eb2e8f9f7	3122	/**
<>	144:ef7eb2e8f9f7	3123	* @brief Disable PLL output mapped on 48MHz domain clock
<>	144:ef7eb2e8f9f7	3124	* @note Cannot be disabled if the PLL clock is used as the system
<>	144:ef7eb2e8f9f7	3125	* clock
<>	144:ef7eb2e8f9f7	3126	* @note In order to save power, when the PLLCLK of the PLL is
<>	144:ef7eb2e8f9f7	3127	* not used, should be 0
<>	144:ef7eb2e8f9f7	3128	* @rmtoll PLLCFGR PLLQEN LL_RCC_PLL_DisableDomain_48M
<>	144:ef7eb2e8f9f7	3129	* @retval None
<>	144:ef7eb2e8f9f7	3130	*/
<>	144:ef7eb2e8f9f7	3131	__STATIC_INLINE void LL_RCC_PLL_DisableDomain_48M(void)
<>	144:ef7eb2e8f9f7	3132	{
<>	144:ef7eb2e8f9f7	3133	CLEAR_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLQEN);
<>	144:ef7eb2e8f9f7	3134	}
<>	144:ef7eb2e8f9f7	3135
<>	144:ef7eb2e8f9f7	3136	/**
<>	144:ef7eb2e8f9f7	3137	* @brief Enable PLL output mapped on SYSCLK domain
<>	144:ef7eb2e8f9f7	3138	* @rmtoll PLLCFGR PLLREN LL_RCC_PLL_EnableDomain_SYS
<>	144:ef7eb2e8f9f7	3139	* @retval None
<>	144:ef7eb2e8f9f7	3140	*/
<>	144:ef7eb2e8f9f7	3141	__STATIC_INLINE void LL_RCC_PLL_EnableDomain_SYS(void)
<>	144:ef7eb2e8f9f7	3142	{
<>	144:ef7eb2e8f9f7	3143	SET_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLREN);
<>	144:ef7eb2e8f9f7	3144	}
<>	144:ef7eb2e8f9f7	3145
<>	144:ef7eb2e8f9f7	3146	/**
<>	144:ef7eb2e8f9f7	3147	* @brief Disable PLL output mapped on SYSCLK domain
<>	144:ef7eb2e8f9f7	3148	* @note Cannot be disabled if the PLL clock is used as the system
<>	144:ef7eb2e8f9f7	3149	* clock
<>	144:ef7eb2e8f9f7	3150	* @note In order to save power, when the PLLCLK of the PLL is
<>	144:ef7eb2e8f9f7	3151	* not used, Main PLL should be 0
<>	144:ef7eb2e8f9f7	3152	* @rmtoll PLLCFGR PLLREN LL_RCC_PLL_DisableDomain_SYS
<>	144:ef7eb2e8f9f7	3153	* @retval None
<>	144:ef7eb2e8f9f7	3154	*/
<>	144:ef7eb2e8f9f7	3155	__STATIC_INLINE void LL_RCC_PLL_DisableDomain_SYS(void)
<>	144:ef7eb2e8f9f7	3156	{
<>	144:ef7eb2e8f9f7	3157	CLEAR_BIT(RCC->PLLCFGR, RCC_PLLCFGR_PLLREN);
<>	144:ef7eb2e8f9f7	3158	}
<>	144:ef7eb2e8f9f7	3159
<>	144:ef7eb2e8f9f7	3160	/**
<>	144:ef7eb2e8f9f7	3161	* @}
<>	144:ef7eb2e8f9f7	3162	*/
<>	144:ef7eb2e8f9f7	3163
<>	144:ef7eb2e8f9f7	3164	/** @defgroup RCC_LL_EF_PLLSAI1 PLLSAI1
<>	144:ef7eb2e8f9f7	3165	* @{
<>	144:ef7eb2e8f9f7	3166	*/
<>	144:ef7eb2e8f9f7	3167
<>	144:ef7eb2e8f9f7	3168	/**
<>	144:ef7eb2e8f9f7	3169	* @brief Enable PLLSAI1
<>	144:ef7eb2e8f9f7	3170	* @rmtoll CR PLLSAI1ON LL_RCC_PLLSAI1_Enable
<>	144:ef7eb2e8f9f7	3171	* @retval None
<>	144:ef7eb2e8f9f7	3172	*/
<>	144:ef7eb2e8f9f7	3173	__STATIC_INLINE void LL_RCC_PLLSAI1_Enable(void)
<>	144:ef7eb2e8f9f7	3174	{
<>	144:ef7eb2e8f9f7	3175	SET_BIT(RCC->CR, RCC_CR_PLLSAI1ON);
<>	144:ef7eb2e8f9f7	3176	}
<>	144:ef7eb2e8f9f7	3177
<>	144:ef7eb2e8f9f7	3178	/**
<>	144:ef7eb2e8f9f7	3179	* @brief Disable PLLSAI1
<>	144:ef7eb2e8f9f7	3180	* @rmtoll CR PLLSAI1ON LL_RCC_PLLSAI1_Disable
<>	144:ef7eb2e8f9f7	3181	* @retval None
<>	144:ef7eb2e8f9f7	3182	*/
<>	144:ef7eb2e8f9f7	3183	__STATIC_INLINE void LL_RCC_PLLSAI1_Disable(void)
<>	144:ef7eb2e8f9f7	3184	{
<>	144:ef7eb2e8f9f7	3185	CLEAR_BIT(RCC->CR, RCC_CR_PLLSAI1ON);
<>	144:ef7eb2e8f9f7	3186	}
<>	144:ef7eb2e8f9f7	3187
<>	144:ef7eb2e8f9f7	3188	/**
<>	144:ef7eb2e8f9f7	3189	* @brief Check if PLLSAI1 Ready
<>	144:ef7eb2e8f9f7	3190	* @rmtoll CR PLLSAI1RDY LL_RCC_PLLSAI1_IsReady
<>	144:ef7eb2e8f9f7	3191	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3192	*/
<>	144:ef7eb2e8f9f7	3193	__STATIC_INLINE uint32_t LL_RCC_PLLSAI1_IsReady(void)
<>	144:ef7eb2e8f9f7	3194	{
<>	144:ef7eb2e8f9f7	3195	return (READ_BIT(RCC->CR, RCC_CR_PLLSAI1RDY) == (RCC_CR_PLLSAI1RDY));
<>	144:ef7eb2e8f9f7	3196	}
<>	144:ef7eb2e8f9f7	3197
<>	144:ef7eb2e8f9f7	3198	/**
<>	144:ef7eb2e8f9f7	3199	* @brief Configure PLLSAI1 used for 48Mhz domain clock
<>	144:ef7eb2e8f9f7	3200	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3201	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	3202	* @note PLLN/PLLQ can be written only when PLLSAI1 is disabled
<>	144:ef7eb2e8f9f7	3203	* @note This can be selected for USB, RNG, SDMMC
<>	144:ef7eb2e8f9f7	3204	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI1_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	3205	* PLLCFGR PLLM LL_RCC_PLLSAI1_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	3206	* PLLSAI1CFGR PLLSAI1N LL_RCC_PLLSAI1_ConfigDomain_48M\n
<>	144:ef7eb2e8f9f7	3207	* PLLSAI1CFGR PLLSAI1Q LL_RCC_PLLSAI1_ConfigDomain_48M
<>	144:ef7eb2e8f9f7	3208	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3209	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3210	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3211	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3212	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3213	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3214	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3215	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3216	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3217	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3218	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3219	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3220	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3221	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3222	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3223	* @param PLLQ This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3224	* @arg @ref LL_RCC_PLLSAI1Q_DIV_2
<>	144:ef7eb2e8f9f7	3225	* @arg @ref LL_RCC_PLLSAI1Q_DIV_4
<>	144:ef7eb2e8f9f7	3226	* @arg @ref LL_RCC_PLLSAI1Q_DIV_6
<>	144:ef7eb2e8f9f7	3227	* @arg @ref LL_RCC_PLLSAI1Q_DIV_8
<>	144:ef7eb2e8f9f7	3228	* @retval None
<>	144:ef7eb2e8f9f7	3229	*/
<>	144:ef7eb2e8f9f7	3230	__STATIC_INLINE void LL_RCC_PLLSAI1_ConfigDomain_48M(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLQ)
<>	144:ef7eb2e8f9f7	3231	{
<>	144:ef7eb2e8f9f7	3232	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM, Source \| PLLM);
<>	144:ef7eb2e8f9f7	3233	MODIFY_REG(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1N \| RCC_PLLSAI1CFGR_PLLSAI1Q, PLLN << RCC_POSITION_PLLSAI1N \| PLLQ);
<>	144:ef7eb2e8f9f7	3234	}
<>	144:ef7eb2e8f9f7	3235
<>	144:ef7eb2e8f9f7	3236	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	3237	/**
<>	144:ef7eb2e8f9f7	3238	* @brief Configure PLLSAI1 used for SAI domain clock
<>	144:ef7eb2e8f9f7	3239	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3240	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	3241	* @note PLLN/PLLP can be written only when PLLSAI1 is disabled
<>	144:ef7eb2e8f9f7	3242	* @note This can be selected for SAI1 or SAI2 (*)
<>	144:ef7eb2e8f9f7	3243	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3244	* PLLCFGR PLLM LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3245	* PLLSAI1CFGR PLLSAI1N LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3246	* PLLSAI1CFGR PLLSAI1PDIV LL_RCC_PLLSAI1_ConfigDomain_SAI
<>	144:ef7eb2e8f9f7	3247	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3248	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3249	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3250	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3251	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3252	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3253	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3254	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3255	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3256	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3257	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3258	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3259	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3260	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3261	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3262	* @param PLLP This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3263	* @arg @ref LL_RCC_PLLSAI1P_DIV_2
<>	144:ef7eb2e8f9f7	3264	* @arg @ref LL_RCC_PLLSAI1P_DIV_3
<>	144:ef7eb2e8f9f7	3265	* @arg @ref LL_RCC_PLLSAI1P_DIV_4
<>	144:ef7eb2e8f9f7	3266	* @arg @ref LL_RCC_PLLSAI1P_DIV_5
<>	144:ef7eb2e8f9f7	3267	* @arg @ref LL_RCC_PLLSAI1P_DIV_6
<>	144:ef7eb2e8f9f7	3268	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	3269	* @arg @ref LL_RCC_PLLSAI1P_DIV_8
<>	144:ef7eb2e8f9f7	3270	* @arg @ref LL_RCC_PLLSAI1P_DIV_9
<>	144:ef7eb2e8f9f7	3271	* @arg @ref LL_RCC_PLLSAI1P_DIV_10
<>	144:ef7eb2e8f9f7	3272	* @arg @ref LL_RCC_PLLSAI1P_DIV_11
<>	144:ef7eb2e8f9f7	3273	* @arg @ref LL_RCC_PLLSAI1P_DIV_12
<>	144:ef7eb2e8f9f7	3274	* @arg @ref LL_RCC_PLLSAI1P_DIV_13
<>	144:ef7eb2e8f9f7	3275	* @arg @ref LL_RCC_PLLSAI1P_DIV_14
<>	144:ef7eb2e8f9f7	3276	* @arg @ref LL_RCC_PLLSAI1P_DIV_15
<>	144:ef7eb2e8f9f7	3277	* @arg @ref LL_RCC_PLLSAI1P_DIV_16
<>	144:ef7eb2e8f9f7	3278	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	3279	* @arg @ref LL_RCC_PLLSAI1P_DIV_18
<>	144:ef7eb2e8f9f7	3280	* @arg @ref LL_RCC_PLLSAI1P_DIV_19
<>	144:ef7eb2e8f9f7	3281	* @arg @ref LL_RCC_PLLSAI1P_DIV_20
<>	144:ef7eb2e8f9f7	3282	* @arg @ref LL_RCC_PLLSAI1P_DIV_21
<>	144:ef7eb2e8f9f7	3283	* @arg @ref LL_RCC_PLLSAI1P_DIV_22
<>	144:ef7eb2e8f9f7	3284	* @arg @ref LL_RCC_PLLSAI1P_DIV_23
<>	144:ef7eb2e8f9f7	3285	* @arg @ref LL_RCC_PLLSAI1P_DIV_24
<>	144:ef7eb2e8f9f7	3286	* @arg @ref LL_RCC_PLLSAI1P_DIV_25
<>	144:ef7eb2e8f9f7	3287	* @arg @ref LL_RCC_PLLSAI1P_DIV_26
<>	144:ef7eb2e8f9f7	3288	* @arg @ref LL_RCC_PLLSAI1P_DIV_27
<>	144:ef7eb2e8f9f7	3289	* @arg @ref LL_RCC_PLLSAI1P_DIV_28
<>	144:ef7eb2e8f9f7	3290	* @arg @ref LL_RCC_PLLSAI1P_DIV_29
<>	144:ef7eb2e8f9f7	3291	* @arg @ref LL_RCC_PLLSAI1P_DIV_30
<>	144:ef7eb2e8f9f7	3292	* @arg @ref LL_RCC_PLLSAI1P_DIV_31
<>	144:ef7eb2e8f9f7	3293	* @retval None
<>	144:ef7eb2e8f9f7	3294	*/
<>	144:ef7eb2e8f9f7	3295	#else
<>	144:ef7eb2e8f9f7	3296	/**
<>	144:ef7eb2e8f9f7	3297	* @brief Configure PLLSAI1 used for SAI domain clock
<>	144:ef7eb2e8f9f7	3298	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3299	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	3300	* @note PLLN/PLLP can be written only when PLLSAI1 is disabled
<>	144:ef7eb2e8f9f7	3301	* @note This can be selected for SAI1 or SAI2 (*)
<>	144:ef7eb2e8f9f7	3302	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3303	* PLLCFGR PLLM LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3304	* PLLSAI1CFGR PLLSAI1N LL_RCC_PLLSAI1_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3305	* PLLSAI1CFGR PLLSAI1P LL_RCC_PLLSAI1_ConfigDomain_SAI
<>	144:ef7eb2e8f9f7	3306	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3307	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3308	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3309	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3310	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3311	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3312	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3313	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3314	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3315	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3316	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3317	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3318	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3319	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3320	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3321	* @param PLLP This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3322	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	3323	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	3324	* @retval None
<>	144:ef7eb2e8f9f7	3325	*/
<>	144:ef7eb2e8f9f7	3326	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	3327	__STATIC_INLINE void LL_RCC_PLLSAI1_ConfigDomain_SAI(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLP)
<>	144:ef7eb2e8f9f7	3328	{
<>	144:ef7eb2e8f9f7	3329	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM, Source \| PLLM);
<>	144:ef7eb2e8f9f7	3330	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	3331	MODIFY_REG(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1N \| RCC_PLLSAI1CFGR_PLLSAI1PDIV,
<>	144:ef7eb2e8f9f7	3332	PLLN << RCC_POSITION_PLLSAI1N \| PLLP);
<>	144:ef7eb2e8f9f7	3333	#else
<>	144:ef7eb2e8f9f7	3334	MODIFY_REG(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1N \| RCC_PLLSAI1CFGR_PLLSAI1P, PLLN << RCC_POSITION_PLLSAI1N \| PLLP);
<>	144:ef7eb2e8f9f7	3335	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	3336	}
<>	144:ef7eb2e8f9f7	3337
<>	144:ef7eb2e8f9f7	3338	/**
<>	144:ef7eb2e8f9f7	3339	* @brief Configure PLLSAI1 used for ADC domain clock
<>	144:ef7eb2e8f9f7	3340	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3341	* PLLSAI1 and PLLSAI2 (*) are disabled
<>	144:ef7eb2e8f9f7	3342	* @note PLLN/PLLR can be written only when PLLSAI1 is disabled
<>	144:ef7eb2e8f9f7	3343	* @note This can be selected for ADC
<>	144:ef7eb2e8f9f7	3344	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI1_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3345	* PLLCFGR PLLM LL_RCC_PLLSAI1_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3346	* PLLSAI1CFGR PLLSAI1N LL_RCC_PLLSAI1_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3347	* PLLSAI1CFGR PLLSAI1R LL_RCC_PLLSAI1_ConfigDomain_ADC
<>	144:ef7eb2e8f9f7	3348	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3349	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3350	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3351	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3352	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3353	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3354	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3355	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3356	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3357	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3358	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3359	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3360	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3361	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3362	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3363	* @param PLLR This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3364	* @arg @ref LL_RCC_PLLSAI1R_DIV_2
<>	144:ef7eb2e8f9f7	3365	* @arg @ref LL_RCC_PLLSAI1R_DIV_4
<>	144:ef7eb2e8f9f7	3366	* @arg @ref LL_RCC_PLLSAI1R_DIV_6
<>	144:ef7eb2e8f9f7	3367	* @arg @ref LL_RCC_PLLSAI1R_DIV_8
<>	144:ef7eb2e8f9f7	3368	* @retval None
<>	144:ef7eb2e8f9f7	3369	*/
<>	144:ef7eb2e8f9f7	3370	__STATIC_INLINE void LL_RCC_PLLSAI1_ConfigDomain_ADC(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLR)
<>	144:ef7eb2e8f9f7	3371	{
<>	144:ef7eb2e8f9f7	3372	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM, Source \| PLLM);
<>	144:ef7eb2e8f9f7	3373	MODIFY_REG(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1N \| RCC_PLLSAI1CFGR_PLLSAI1R, PLLN << RCC_POSITION_PLLSAI1N \| PLLR);
<>	144:ef7eb2e8f9f7	3374	}
<>	144:ef7eb2e8f9f7	3375
<>	144:ef7eb2e8f9f7	3376	/**
<>	144:ef7eb2e8f9f7	3377	* @brief Get SAI1PLL multiplication factor for VCO
<>	144:ef7eb2e8f9f7	3378	* @rmtoll PLLSAI1CFGR PLLSAI1N LL_RCC_PLLSAI1_GetN
<>	144:ef7eb2e8f9f7	3379	* @retval Between 8 and 86
<>	144:ef7eb2e8f9f7	3380	*/
<>	144:ef7eb2e8f9f7	3381	__STATIC_INLINE uint32_t LL_RCC_PLLSAI1_GetN(void)
<>	144:ef7eb2e8f9f7	3382	{
<>	144:ef7eb2e8f9f7	3383	return (uint32_t)(READ_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1N) >> RCC_POSITION_PLLSAI1N);
<>	144:ef7eb2e8f9f7	3384	}
<>	144:ef7eb2e8f9f7	3385
<>	144:ef7eb2e8f9f7	3386	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	3387	/**
<>	144:ef7eb2e8f9f7	3388	* @brief Get SAI1PLL division factor for PLLSAI1P
<>	144:ef7eb2e8f9f7	3389	* @note used for PLLSAI1CLK (SAI1 or SAI2 (*) clock).
<>	144:ef7eb2e8f9f7	3390	* @rmtoll PLLSAI1CFGR PLLSAI1PDIV LL_RCC_PLLSAI1_GetP
<>	144:ef7eb2e8f9f7	3391	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3392	* @arg @ref LL_RCC_PLLSAI1P_DIV_2
<>	144:ef7eb2e8f9f7	3393	* @arg @ref LL_RCC_PLLSAI1P_DIV_3
<>	144:ef7eb2e8f9f7	3394	* @arg @ref LL_RCC_PLLSAI1P_DIV_4
<>	144:ef7eb2e8f9f7	3395	* @arg @ref LL_RCC_PLLSAI1P_DIV_5
<>	144:ef7eb2e8f9f7	3396	* @arg @ref LL_RCC_PLLSAI1P_DIV_6
<>	144:ef7eb2e8f9f7	3397	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	3398	* @arg @ref LL_RCC_PLLSAI1P_DIV_8
<>	144:ef7eb2e8f9f7	3399	* @arg @ref LL_RCC_PLLSAI1P_DIV_9
<>	144:ef7eb2e8f9f7	3400	* @arg @ref LL_RCC_PLLSAI1P_DIV_10
<>	144:ef7eb2e8f9f7	3401	* @arg @ref LL_RCC_PLLSAI1P_DIV_11
<>	144:ef7eb2e8f9f7	3402	* @arg @ref LL_RCC_PLLSAI1P_DIV_12
<>	144:ef7eb2e8f9f7	3403	* @arg @ref LL_RCC_PLLSAI1P_DIV_13
<>	144:ef7eb2e8f9f7	3404	* @arg @ref LL_RCC_PLLSAI1P_DIV_14
<>	144:ef7eb2e8f9f7	3405	* @arg @ref LL_RCC_PLLSAI1P_DIV_15
<>	144:ef7eb2e8f9f7	3406	* @arg @ref LL_RCC_PLLSAI1P_DIV_16
<>	144:ef7eb2e8f9f7	3407	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	3408	* @arg @ref LL_RCC_PLLSAI1P_DIV_18
<>	144:ef7eb2e8f9f7	3409	* @arg @ref LL_RCC_PLLSAI1P_DIV_19
<>	144:ef7eb2e8f9f7	3410	* @arg @ref LL_RCC_PLLSAI1P_DIV_20
<>	144:ef7eb2e8f9f7	3411	* @arg @ref LL_RCC_PLLSAI1P_DIV_21
<>	144:ef7eb2e8f9f7	3412	* @arg @ref LL_RCC_PLLSAI1P_DIV_22
<>	144:ef7eb2e8f9f7	3413	* @arg @ref LL_RCC_PLLSAI1P_DIV_23
<>	144:ef7eb2e8f9f7	3414	* @arg @ref LL_RCC_PLLSAI1P_DIV_24
<>	144:ef7eb2e8f9f7	3415	* @arg @ref LL_RCC_PLLSAI1P_DIV_25
<>	144:ef7eb2e8f9f7	3416	* @arg @ref LL_RCC_PLLSAI1P_DIV_26
<>	144:ef7eb2e8f9f7	3417	* @arg @ref LL_RCC_PLLSAI1P_DIV_27
<>	144:ef7eb2e8f9f7	3418	* @arg @ref LL_RCC_PLLSAI1P_DIV_28
<>	144:ef7eb2e8f9f7	3419	* @arg @ref LL_RCC_PLLSAI1P_DIV_29
<>	144:ef7eb2e8f9f7	3420	* @arg @ref LL_RCC_PLLSAI1P_DIV_30
<>	144:ef7eb2e8f9f7	3421	* @arg @ref LL_RCC_PLLSAI1P_DIV_31
<>	144:ef7eb2e8f9f7	3422	*/
<>	144:ef7eb2e8f9f7	3423	#else
<>	144:ef7eb2e8f9f7	3424	/**
<>	144:ef7eb2e8f9f7	3425	* @brief Get SAI1PLL division factor for PLLSAI1P
<>	144:ef7eb2e8f9f7	3426	* @note used for PLLSAI1CLK (SAI1 or SAI2 (*) clock).
<>	144:ef7eb2e8f9f7	3427	* @rmtoll PLLSAI1CFGR PLLSAI1P LL_RCC_PLLSAI1_GetP
<>	144:ef7eb2e8f9f7	3428	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3429	* @arg @ref LL_RCC_PLLSAI1P_DIV_7
<>	144:ef7eb2e8f9f7	3430	* @arg @ref LL_RCC_PLLSAI1P_DIV_17
<>	144:ef7eb2e8f9f7	3431	*/
<>	144:ef7eb2e8f9f7	3432	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	3433	__STATIC_INLINE uint32_t LL_RCC_PLLSAI1_GetP(void)
<>	144:ef7eb2e8f9f7	3434	{
<>	144:ef7eb2e8f9f7	3435	#if defined(RCC_PLLSAI1P_DIV_2_31_SUPPORT)
<>	144:ef7eb2e8f9f7	3436	return (uint32_t)(READ_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1PDIV));
<>	144:ef7eb2e8f9f7	3437	#else
<>	144:ef7eb2e8f9f7	3438	return (uint32_t)(READ_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1P));
<>	144:ef7eb2e8f9f7	3439	#endif /* RCC_PLLSAI1P_DIV_2_31_SUPPORT */
<>	144:ef7eb2e8f9f7	3440	}
<>	144:ef7eb2e8f9f7	3441
<>	144:ef7eb2e8f9f7	3442	/**
<>	144:ef7eb2e8f9f7	3443	* @brief Get SAI1PLL division factor for PLLSAI1Q
<>	144:ef7eb2e8f9f7	3444	* @note used PLL48M2CLK selected for USB, RNG, SDMMC (48 MHz clock)
<>	144:ef7eb2e8f9f7	3445	* @rmtoll PLLSAI1CFGR PLLSAI1Q LL_RCC_PLLSAI1_GetQ
<>	144:ef7eb2e8f9f7	3446	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3447	* @arg @ref LL_RCC_PLLSAI1Q_DIV_2
<>	144:ef7eb2e8f9f7	3448	* @arg @ref LL_RCC_PLLSAI1Q_DIV_4
<>	144:ef7eb2e8f9f7	3449	* @arg @ref LL_RCC_PLLSAI1Q_DIV_6
<>	144:ef7eb2e8f9f7	3450	* @arg @ref LL_RCC_PLLSAI1Q_DIV_8
<>	144:ef7eb2e8f9f7	3451	*/
<>	144:ef7eb2e8f9f7	3452	__STATIC_INLINE uint32_t LL_RCC_PLLSAI1_GetQ(void)
<>	144:ef7eb2e8f9f7	3453	{
<>	144:ef7eb2e8f9f7	3454	return (uint32_t)(READ_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1Q));
<>	144:ef7eb2e8f9f7	3455	}
<>	144:ef7eb2e8f9f7	3456
<>	144:ef7eb2e8f9f7	3457	/**
<>	144:ef7eb2e8f9f7	3458	* @brief Get PLLSAI1 division factor for PLLSAIR
<>	144:ef7eb2e8f9f7	3459	* @note used for PLLADC1CLK (ADC clock)
<>	144:ef7eb2e8f9f7	3460	* @rmtoll PLLSAI1CFGR PLLSAI1R LL_RCC_PLLSAI1_GetR
<>	144:ef7eb2e8f9f7	3461	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3462	* @arg @ref LL_RCC_PLLSAI1R_DIV_2
<>	144:ef7eb2e8f9f7	3463	* @arg @ref LL_RCC_PLLSAI1R_DIV_4
<>	144:ef7eb2e8f9f7	3464	* @arg @ref LL_RCC_PLLSAI1R_DIV_6
<>	144:ef7eb2e8f9f7	3465	* @arg @ref LL_RCC_PLLSAI1R_DIV_8
<>	144:ef7eb2e8f9f7	3466	*/
<>	144:ef7eb2e8f9f7	3467	__STATIC_INLINE uint32_t LL_RCC_PLLSAI1_GetR(void)
<>	144:ef7eb2e8f9f7	3468	{
<>	144:ef7eb2e8f9f7	3469	return (uint32_t)(READ_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1R));
<>	144:ef7eb2e8f9f7	3470	}
<>	144:ef7eb2e8f9f7	3471
<>	144:ef7eb2e8f9f7	3472	/**
<>	144:ef7eb2e8f9f7	3473	* @brief Enable PLLSAI1 output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3474	* @rmtoll PLLSAI1CFGR PLLSAI1PEN LL_RCC_PLLSAI1_EnableDomain_SAI
<>	144:ef7eb2e8f9f7	3475	* @retval None
<>	144:ef7eb2e8f9f7	3476	*/
<>	144:ef7eb2e8f9f7	3477	__STATIC_INLINE void LL_RCC_PLLSAI1_EnableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3478	{
<>	144:ef7eb2e8f9f7	3479	SET_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1PEN);
<>	144:ef7eb2e8f9f7	3480	}
<>	144:ef7eb2e8f9f7	3481
<>	144:ef7eb2e8f9f7	3482	/**
<>	144:ef7eb2e8f9f7	3483	* @brief Disable PLLSAI1 output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3484	* @note In order to save power, when of the PLLSAI1 is
<>	144:ef7eb2e8f9f7	3485	* not used, should be 0
<>	144:ef7eb2e8f9f7	3486	* @rmtoll PLLSAI1CFGR PLLSAI1PEN LL_RCC_PLLSAI1_DisableDomain_SAI
<>	144:ef7eb2e8f9f7	3487	* @retval None
<>	144:ef7eb2e8f9f7	3488	*/
<>	144:ef7eb2e8f9f7	3489	__STATIC_INLINE void LL_RCC_PLLSAI1_DisableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3490	{
<>	144:ef7eb2e8f9f7	3491	CLEAR_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1PEN);
<>	144:ef7eb2e8f9f7	3492	}
<>	144:ef7eb2e8f9f7	3493
<>	144:ef7eb2e8f9f7	3494	/**
<>	144:ef7eb2e8f9f7	3495	* @brief Enable PLLSAI1 output mapped on 48MHz domain clock
<>	144:ef7eb2e8f9f7	3496	* @rmtoll PLLSAI1CFGR PLLSAI1QEN LL_RCC_PLLSAI1_EnableDomain_48M
<>	144:ef7eb2e8f9f7	3497	* @retval None
<>	144:ef7eb2e8f9f7	3498	*/
<>	144:ef7eb2e8f9f7	3499	__STATIC_INLINE void LL_RCC_PLLSAI1_EnableDomain_48M(void)
<>	144:ef7eb2e8f9f7	3500	{
<>	144:ef7eb2e8f9f7	3501	SET_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1QEN);
<>	144:ef7eb2e8f9f7	3502	}
<>	144:ef7eb2e8f9f7	3503
<>	144:ef7eb2e8f9f7	3504	/**
<>	144:ef7eb2e8f9f7	3505	* @brief Disable PLLSAI1 output mapped on 48MHz domain clock
<>	144:ef7eb2e8f9f7	3506	* @note In order to save power, when of the PLLSAI1 is
<>	144:ef7eb2e8f9f7	3507	* not used, should be 0
<>	144:ef7eb2e8f9f7	3508	* @rmtoll PLLSAI1CFGR PLLSAI1QEN LL_RCC_PLLSAI1_DisableDomain_48M
<>	144:ef7eb2e8f9f7	3509	* @retval None
<>	144:ef7eb2e8f9f7	3510	*/
<>	144:ef7eb2e8f9f7	3511	__STATIC_INLINE void LL_RCC_PLLSAI1_DisableDomain_48M(void)
<>	144:ef7eb2e8f9f7	3512	{
<>	144:ef7eb2e8f9f7	3513	CLEAR_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1QEN);
<>	144:ef7eb2e8f9f7	3514	}
<>	144:ef7eb2e8f9f7	3515
<>	144:ef7eb2e8f9f7	3516	/**
<>	144:ef7eb2e8f9f7	3517	* @brief Enable PLLSAI1 output mapped on ADC domain clock
<>	144:ef7eb2e8f9f7	3518	* @rmtoll PLLSAI1CFGR PLLSAI1REN LL_RCC_PLLSAI1_EnableDomain_ADC
<>	144:ef7eb2e8f9f7	3519	* @retval None
<>	144:ef7eb2e8f9f7	3520	*/
<>	144:ef7eb2e8f9f7	3521	__STATIC_INLINE void LL_RCC_PLLSAI1_EnableDomain_ADC(void)
<>	144:ef7eb2e8f9f7	3522	{
<>	144:ef7eb2e8f9f7	3523	SET_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1REN);
<>	144:ef7eb2e8f9f7	3524	}
<>	144:ef7eb2e8f9f7	3525
<>	144:ef7eb2e8f9f7	3526	/**
<>	144:ef7eb2e8f9f7	3527	* @brief Disable PLLSAI1 output mapped on ADC domain clock
<>	144:ef7eb2e8f9f7	3528	* @note In order to save power, when of the PLLSAI1 is
<>	144:ef7eb2e8f9f7	3529	* not used, Main PLLSAI1 should be 0
<>	144:ef7eb2e8f9f7	3530	* @rmtoll PLLSAI1CFGR PLLSAI1REN LL_RCC_PLLSAI1_DisableDomain_ADC
<>	144:ef7eb2e8f9f7	3531	* @retval None
<>	144:ef7eb2e8f9f7	3532	*/
<>	144:ef7eb2e8f9f7	3533	__STATIC_INLINE void LL_RCC_PLLSAI1_DisableDomain_ADC(void)
<>	144:ef7eb2e8f9f7	3534	{
<>	144:ef7eb2e8f9f7	3535	CLEAR_BIT(RCC->PLLSAI1CFGR, RCC_PLLSAI1CFGR_PLLSAI1REN);
<>	144:ef7eb2e8f9f7	3536	}
<>	144:ef7eb2e8f9f7	3537
<>	144:ef7eb2e8f9f7	3538	/**
<>	144:ef7eb2e8f9f7	3539	* @}
<>	144:ef7eb2e8f9f7	3540	*/
<>	144:ef7eb2e8f9f7	3541
<>	144:ef7eb2e8f9f7	3542	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	3543	/** @defgroup RCC_LL_EF_PLLSAI2 PLLSAI2
<>	144:ef7eb2e8f9f7	3544	* @{
<>	144:ef7eb2e8f9f7	3545	*/
<>	144:ef7eb2e8f9f7	3546
<>	144:ef7eb2e8f9f7	3547	/**
<>	144:ef7eb2e8f9f7	3548	* @brief Enable PLLSAI2
<>	144:ef7eb2e8f9f7	3549	* @rmtoll CR PLLSAI2ON LL_RCC_PLLSAI2_Enable
<>	144:ef7eb2e8f9f7	3550	* @retval None
<>	144:ef7eb2e8f9f7	3551	*/
<>	144:ef7eb2e8f9f7	3552	__STATIC_INLINE void LL_RCC_PLLSAI2_Enable(void)
<>	144:ef7eb2e8f9f7	3553	{
<>	144:ef7eb2e8f9f7	3554	SET_BIT(RCC->CR, RCC_CR_PLLSAI2ON);
<>	144:ef7eb2e8f9f7	3555	}
<>	144:ef7eb2e8f9f7	3556
<>	144:ef7eb2e8f9f7	3557	/**
<>	144:ef7eb2e8f9f7	3558	* @brief Disable PLLSAI2
<>	144:ef7eb2e8f9f7	3559	* @rmtoll CR PLLSAI2ON LL_RCC_PLLSAI2_Disable
<>	144:ef7eb2e8f9f7	3560	* @retval None
<>	144:ef7eb2e8f9f7	3561	*/
<>	144:ef7eb2e8f9f7	3562	__STATIC_INLINE void LL_RCC_PLLSAI2_Disable(void)
<>	144:ef7eb2e8f9f7	3563	{
<>	144:ef7eb2e8f9f7	3564	CLEAR_BIT(RCC->CR, RCC_CR_PLLSAI2ON);
<>	144:ef7eb2e8f9f7	3565	}
<>	144:ef7eb2e8f9f7	3566
<>	144:ef7eb2e8f9f7	3567	/**
<>	144:ef7eb2e8f9f7	3568	* @brief Check if PLLSAI2 Ready
<>	144:ef7eb2e8f9f7	3569	* @rmtoll CR PLLSAI2RDY LL_RCC_PLLSAI2_IsReady
<>	144:ef7eb2e8f9f7	3570	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3571	*/
<>	144:ef7eb2e8f9f7	3572	__STATIC_INLINE uint32_t LL_RCC_PLLSAI2_IsReady(void)
<>	144:ef7eb2e8f9f7	3573	{
<>	144:ef7eb2e8f9f7	3574	return (READ_BIT(RCC->CR, RCC_CR_PLLSAI2RDY) == (RCC_CR_PLLSAI2RDY));
<>	144:ef7eb2e8f9f7	3575	}
<>	144:ef7eb2e8f9f7	3576
<>	144:ef7eb2e8f9f7	3577	/**
<>	144:ef7eb2e8f9f7	3578	* @brief Configure PLLSAI2 used for SAI domain clock
<>	144:ef7eb2e8f9f7	3579	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3580	* PLLSAI2 and PLLSAI2 are disabled
<>	144:ef7eb2e8f9f7	3581	* @note PLLN/PLLP can be written only when PLLSAI2 is disabled
<>	144:ef7eb2e8f9f7	3582	* @note This can be selected for SAI1 or SAI2
<>	144:ef7eb2e8f9f7	3583	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI2_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3584	* PLLCFGR PLLM LL_RCC_PLLSAI2_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3585	* PLLSAI2CFGR PLLSAI2N LL_RCC_PLLSAI2_ConfigDomain_SAI\n
<>	144:ef7eb2e8f9f7	3586	* PLLSAI2CFGR PLLSAI2P LL_RCC_PLLSAI2_ConfigDomain_SAI
<>	144:ef7eb2e8f9f7	3587	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3588	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3589	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3590	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3591	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3592	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3593	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3594	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3595	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3596	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3597	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3598	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3599	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3600	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3601	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3602	* @param PLLP This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3603	* @arg @ref LL_RCC_PLLSAI2P_DIV_7
<>	144:ef7eb2e8f9f7	3604	* @arg @ref LL_RCC_PLLSAI2P_DIV_17
<>	144:ef7eb2e8f9f7	3605	* @retval None
<>	144:ef7eb2e8f9f7	3606	*/
<>	144:ef7eb2e8f9f7	3607	__STATIC_INLINE void LL_RCC_PLLSAI2_ConfigDomain_SAI(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLP)
<>	144:ef7eb2e8f9f7	3608	{
<>	144:ef7eb2e8f9f7	3609	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM, Source \| PLLM);
<>	144:ef7eb2e8f9f7	3610	MODIFY_REG(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2N \| RCC_PLLSAI2CFGR_PLLSAI2P, PLLN << RCC_POSITION_PLLSAI2N \| PLLP);
<>	144:ef7eb2e8f9f7	3611	}
<>	144:ef7eb2e8f9f7	3612
<>	144:ef7eb2e8f9f7	3613	/**
<>	144:ef7eb2e8f9f7	3614	* @brief Configure PLLSAI2 used for ADC domain clock
<>	144:ef7eb2e8f9f7	3615	* @note PLL Source and PLLM Divider can be written only when PLL,
<>	144:ef7eb2e8f9f7	3616	* PLLSAI2 and PLLSAI2 are disabled
<>	144:ef7eb2e8f9f7	3617	* @note PLLN/PLLR can be written only when PLLSAI2 is disabled
<>	144:ef7eb2e8f9f7	3618	* @note This can be selected for ADC
<>	144:ef7eb2e8f9f7	3619	* @rmtoll PLLCFGR PLLSRC LL_RCC_PLLSAI2_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3620	* PLLCFGR PLLM LL_RCC_PLLSAI2_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3621	* PLLSAI2CFGR PLLSAI2N LL_RCC_PLLSAI2_ConfigDomain_ADC\n
<>	144:ef7eb2e8f9f7	3622	* PLLSAI2CFGR PLLSAI2R LL_RCC_PLLSAI2_ConfigDomain_ADC
<>	144:ef7eb2e8f9f7	3623	* @param Source This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3624	* @arg @ref LL_RCC_PLLSOURCE_NONE
<>	144:ef7eb2e8f9f7	3625	* @arg @ref LL_RCC_PLLSOURCE_MSI
<>	144:ef7eb2e8f9f7	3626	* @arg @ref LL_RCC_PLLSOURCE_HSI
<>	144:ef7eb2e8f9f7	3627	* @arg @ref LL_RCC_PLLSOURCE_HSE
<>	144:ef7eb2e8f9f7	3628	* @param PLLM This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3629	* @arg @ref LL_RCC_PLLM_DIV_1
<>	144:ef7eb2e8f9f7	3630	* @arg @ref LL_RCC_PLLM_DIV_2
<>	144:ef7eb2e8f9f7	3631	* @arg @ref LL_RCC_PLLM_DIV_3
<>	144:ef7eb2e8f9f7	3632	* @arg @ref LL_RCC_PLLM_DIV_4
<>	144:ef7eb2e8f9f7	3633	* @arg @ref LL_RCC_PLLM_DIV_5
<>	144:ef7eb2e8f9f7	3634	* @arg @ref LL_RCC_PLLM_DIV_6
<>	144:ef7eb2e8f9f7	3635	* @arg @ref LL_RCC_PLLM_DIV_7
<>	144:ef7eb2e8f9f7	3636	* @arg @ref LL_RCC_PLLM_DIV_8
<>	144:ef7eb2e8f9f7	3637	* @param PLLN Between 8 and 86
<>	144:ef7eb2e8f9f7	3638	* @param PLLR This parameter can be one of the following values:
<>	144:ef7eb2e8f9f7	3639	* @arg @ref LL_RCC_PLLSAI2R_DIV_2
<>	144:ef7eb2e8f9f7	3640	* @arg @ref LL_RCC_PLLSAI2R_DIV_4
<>	144:ef7eb2e8f9f7	3641	* @arg @ref LL_RCC_PLLSAI2R_DIV_6
<>	144:ef7eb2e8f9f7	3642	* @arg @ref LL_RCC_PLLSAI2R_DIV_8
<>	144:ef7eb2e8f9f7	3643	* @retval None
<>	144:ef7eb2e8f9f7	3644	*/
<>	144:ef7eb2e8f9f7	3645	__STATIC_INLINE void LL_RCC_PLLSAI2_ConfigDomain_ADC(uint32_t Source, uint32_t PLLM, uint32_t PLLN, uint32_t PLLR)
<>	144:ef7eb2e8f9f7	3646	{
<>	144:ef7eb2e8f9f7	3647	MODIFY_REG(RCC->PLLCFGR, RCC_PLLCFGR_PLLSRC \| RCC_PLLCFGR_PLLM, Source \| PLLM);
<>	144:ef7eb2e8f9f7	3648	MODIFY_REG(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2N \| RCC_PLLSAI2CFGR_PLLSAI2R, PLLN << RCC_POSITION_PLLSAI2N \| PLLR);
<>	144:ef7eb2e8f9f7	3649	}
<>	144:ef7eb2e8f9f7	3650
<>	144:ef7eb2e8f9f7	3651	/**
<>	144:ef7eb2e8f9f7	3652	* @brief Get SAI2PLL multiplication factor for VCO
<>	144:ef7eb2e8f9f7	3653	* @rmtoll PLLSAI2CFGR PLLSAI2N LL_RCC_PLLSAI2_GetN
<>	144:ef7eb2e8f9f7	3654	* @retval Between 8 and 86
<>	144:ef7eb2e8f9f7	3655	*/
<>	144:ef7eb2e8f9f7	3656	__STATIC_INLINE uint32_t LL_RCC_PLLSAI2_GetN(void)
<>	144:ef7eb2e8f9f7	3657	{
<>	144:ef7eb2e8f9f7	3658	return (uint32_t)(READ_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2N) >> RCC_POSITION_PLLSAI2N);
<>	144:ef7eb2e8f9f7	3659	}
<>	144:ef7eb2e8f9f7	3660
<>	144:ef7eb2e8f9f7	3661	/**
<>	144:ef7eb2e8f9f7	3662	* @brief Get SAI2PLL division factor for PLLSAI2P
<>	144:ef7eb2e8f9f7	3663	* @note used for PLLSAI2CLK (SAI1 or SAI2 clock).
<>	144:ef7eb2e8f9f7	3664	* @rmtoll PLLSAI2CFGR PLLSAI2P LL_RCC_PLLSAI2_GetP
<>	144:ef7eb2e8f9f7	3665	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3666	* @arg @ref LL_RCC_PLLSAI2P_DIV_7
<>	144:ef7eb2e8f9f7	3667	* @arg @ref LL_RCC_PLLSAI2P_DIV_17
<>	144:ef7eb2e8f9f7	3668	*/
<>	144:ef7eb2e8f9f7	3669	__STATIC_INLINE uint32_t LL_RCC_PLLSAI2_GetP(void)
<>	144:ef7eb2e8f9f7	3670	{
<>	144:ef7eb2e8f9f7	3671	return (uint32_t)(READ_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2P));
<>	144:ef7eb2e8f9f7	3672	}
<>	144:ef7eb2e8f9f7	3673
<>	144:ef7eb2e8f9f7	3674	/**
<>	144:ef7eb2e8f9f7	3675	* @brief Get SAI2PLL division factor for PLLSAI2R
<>	144:ef7eb2e8f9f7	3676	* @note used for PLLADC2CLK (ADC clock)
<>	144:ef7eb2e8f9f7	3677	* @rmtoll PLLSAI2CFGR PLLSAI2R LL_RCC_PLLSAI2_GetR
<>	144:ef7eb2e8f9f7	3678	* @retval Returned value can be one of the following values:
<>	144:ef7eb2e8f9f7	3679	* @arg @ref LL_RCC_PLLSAI2R_DIV_2
<>	144:ef7eb2e8f9f7	3680	* @arg @ref LL_RCC_PLLSAI2R_DIV_4
<>	144:ef7eb2e8f9f7	3681	* @arg @ref LL_RCC_PLLSAI2R_DIV_6
<>	144:ef7eb2e8f9f7	3682	* @arg @ref LL_RCC_PLLSAI2R_DIV_8
<>	144:ef7eb2e8f9f7	3683	*/
<>	144:ef7eb2e8f9f7	3684	__STATIC_INLINE uint32_t LL_RCC_PLLSAI2_GetR(void)
<>	144:ef7eb2e8f9f7	3685	{
<>	144:ef7eb2e8f9f7	3686	return (uint32_t)(READ_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2R));
<>	144:ef7eb2e8f9f7	3687	}
<>	144:ef7eb2e8f9f7	3688
<>	144:ef7eb2e8f9f7	3689	/**
<>	144:ef7eb2e8f9f7	3690	* @brief Enable PLLSAI2 output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3691	* @rmtoll PLLSAI2CFGR PLLSAI2PEN LL_RCC_PLLSAI2_EnableDomain_SAI
<>	144:ef7eb2e8f9f7	3692	* @retval None
<>	144:ef7eb2e8f9f7	3693	*/
<>	144:ef7eb2e8f9f7	3694	__STATIC_INLINE void LL_RCC_PLLSAI2_EnableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3695	{
<>	144:ef7eb2e8f9f7	3696	SET_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2PEN);
<>	144:ef7eb2e8f9f7	3697	}
<>	144:ef7eb2e8f9f7	3698
<>	144:ef7eb2e8f9f7	3699	/**
<>	144:ef7eb2e8f9f7	3700	* @brief Disable PLLSAI2 output mapped on SAI domain clock
<>	144:ef7eb2e8f9f7	3701	* @note In order to save power, when of the PLLSAI2 is
<>	144:ef7eb2e8f9f7	3702	* not used, should be 0
<>	144:ef7eb2e8f9f7	3703	* @rmtoll PLLSAI2CFGR PLLSAI2PEN LL_RCC_PLLSAI2_DisableDomain_SAI
<>	144:ef7eb2e8f9f7	3704	* @retval None
<>	144:ef7eb2e8f9f7	3705	*/
<>	144:ef7eb2e8f9f7	3706	__STATIC_INLINE void LL_RCC_PLLSAI2_DisableDomain_SAI(void)
<>	144:ef7eb2e8f9f7	3707	{
<>	144:ef7eb2e8f9f7	3708	CLEAR_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2PEN);
<>	144:ef7eb2e8f9f7	3709	}
<>	144:ef7eb2e8f9f7	3710
<>	144:ef7eb2e8f9f7	3711	/**
<>	144:ef7eb2e8f9f7	3712	* @brief Enable PLLSAI2 output mapped on ADC domain clock
<>	144:ef7eb2e8f9f7	3713	* @rmtoll PLLSAI2CFGR PLLSAI2REN LL_RCC_PLLSAI2_EnableDomain_ADC
<>	144:ef7eb2e8f9f7	3714	* @retval None
<>	144:ef7eb2e8f9f7	3715	*/
<>	144:ef7eb2e8f9f7	3716	__STATIC_INLINE void LL_RCC_PLLSAI2_EnableDomain_ADC(void)
<>	144:ef7eb2e8f9f7	3717	{
<>	144:ef7eb2e8f9f7	3718	SET_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2REN);
<>	144:ef7eb2e8f9f7	3719	}
<>	144:ef7eb2e8f9f7	3720
<>	144:ef7eb2e8f9f7	3721	/**
<>	144:ef7eb2e8f9f7	3722	* @brief Disable PLLSAI2 output mapped on ADC domain clock
<>	144:ef7eb2e8f9f7	3723	* @note In order to save power, when of the PLLSAI2 is
<>	144:ef7eb2e8f9f7	3724	* not used, Main PLLSAI2 should be 0
<>	144:ef7eb2e8f9f7	3725	* @rmtoll PLLSAI2CFGR PLLSAI2REN LL_RCC_PLLSAI2_DisableDomain_ADC
<>	144:ef7eb2e8f9f7	3726	* @retval None
<>	144:ef7eb2e8f9f7	3727	*/
<>	144:ef7eb2e8f9f7	3728	__STATIC_INLINE void LL_RCC_PLLSAI2_DisableDomain_ADC(void)
<>	144:ef7eb2e8f9f7	3729	{
<>	144:ef7eb2e8f9f7	3730	CLEAR_BIT(RCC->PLLSAI2CFGR, RCC_PLLSAI2CFGR_PLLSAI2REN);
<>	144:ef7eb2e8f9f7	3731	}
<>	144:ef7eb2e8f9f7	3732
<>	144:ef7eb2e8f9f7	3733	/**
<>	144:ef7eb2e8f9f7	3734	* @}
<>	144:ef7eb2e8f9f7	3735	*/
<>	144:ef7eb2e8f9f7	3736
<>	144:ef7eb2e8f9f7	3737	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	3738	/** @defgroup RCC_LL_EF_FLAG_Management FLAG Management
<>	144:ef7eb2e8f9f7	3739	* @{
<>	144:ef7eb2e8f9f7	3740	*/
<>	144:ef7eb2e8f9f7	3741
<>	144:ef7eb2e8f9f7	3742	/**
<>	144:ef7eb2e8f9f7	3743	* @brief Clear LSI ready interrupt flag
<>	144:ef7eb2e8f9f7	3744	* @rmtoll CICR LSIRDYC LL_RCC_ClearFlag_LSIRDY
<>	144:ef7eb2e8f9f7	3745	* @retval None
<>	144:ef7eb2e8f9f7	3746	*/
<>	144:ef7eb2e8f9f7	3747	__STATIC_INLINE void LL_RCC_ClearFlag_LSIRDY(void)
<>	144:ef7eb2e8f9f7	3748	{
<>	144:ef7eb2e8f9f7	3749	SET_BIT(RCC->CICR, RCC_CICR_LSIRDYC);
<>	144:ef7eb2e8f9f7	3750	}
<>	144:ef7eb2e8f9f7	3751
<>	144:ef7eb2e8f9f7	3752	/**
<>	144:ef7eb2e8f9f7	3753	* @brief Clear LSE ready interrupt flag
<>	144:ef7eb2e8f9f7	3754	* @rmtoll CICR LSERDYC LL_RCC_ClearFlag_LSERDY
<>	144:ef7eb2e8f9f7	3755	* @retval None
<>	144:ef7eb2e8f9f7	3756	*/
<>	144:ef7eb2e8f9f7	3757	__STATIC_INLINE void LL_RCC_ClearFlag_LSERDY(void)
<>	144:ef7eb2e8f9f7	3758	{
<>	144:ef7eb2e8f9f7	3759	SET_BIT(RCC->CICR, RCC_CICR_LSERDYC);
<>	144:ef7eb2e8f9f7	3760	}
<>	144:ef7eb2e8f9f7	3761
<>	144:ef7eb2e8f9f7	3762	/**
<>	144:ef7eb2e8f9f7	3763	* @brief Clear MSI ready interrupt flag
<>	144:ef7eb2e8f9f7	3764	* @rmtoll CICR MSIRDYC LL_RCC_ClearFlag_MSIRDY
<>	144:ef7eb2e8f9f7	3765	* @retval None
<>	144:ef7eb2e8f9f7	3766	*/
<>	144:ef7eb2e8f9f7	3767	__STATIC_INLINE void LL_RCC_ClearFlag_MSIRDY(void)
<>	144:ef7eb2e8f9f7	3768	{
<>	144:ef7eb2e8f9f7	3769	SET_BIT(RCC->CICR, RCC_CICR_MSIRDYC);
<>	144:ef7eb2e8f9f7	3770	}
<>	144:ef7eb2e8f9f7	3771
<>	144:ef7eb2e8f9f7	3772	/**
<>	144:ef7eb2e8f9f7	3773	* @brief Clear HSI ready interrupt flag
<>	144:ef7eb2e8f9f7	3774	* @rmtoll CICR HSIRDYC LL_RCC_ClearFlag_HSIRDY
<>	144:ef7eb2e8f9f7	3775	* @retval None
<>	144:ef7eb2e8f9f7	3776	*/
<>	144:ef7eb2e8f9f7	3777	__STATIC_INLINE void LL_RCC_ClearFlag_HSIRDY(void)
<>	144:ef7eb2e8f9f7	3778	{
<>	144:ef7eb2e8f9f7	3779	SET_BIT(RCC->CICR, RCC_CICR_HSIRDYC);
<>	144:ef7eb2e8f9f7	3780	}
<>	144:ef7eb2e8f9f7	3781
<>	144:ef7eb2e8f9f7	3782	/**
<>	144:ef7eb2e8f9f7	3783	* @brief Clear HSE ready interrupt flag
<>	144:ef7eb2e8f9f7	3784	* @rmtoll CICR HSERDYC LL_RCC_ClearFlag_HSERDY
<>	144:ef7eb2e8f9f7	3785	* @retval None
<>	144:ef7eb2e8f9f7	3786	*/
<>	144:ef7eb2e8f9f7	3787	__STATIC_INLINE void LL_RCC_ClearFlag_HSERDY(void)
<>	144:ef7eb2e8f9f7	3788	{
<>	144:ef7eb2e8f9f7	3789	SET_BIT(RCC->CICR, RCC_CICR_HSERDYC);
<>	144:ef7eb2e8f9f7	3790	}
<>	144:ef7eb2e8f9f7	3791
<>	144:ef7eb2e8f9f7	3792	/**
<>	144:ef7eb2e8f9f7	3793	* @brief Clear PLL ready interrupt flag
<>	144:ef7eb2e8f9f7	3794	* @rmtoll CICR PLLRDYC LL_RCC_ClearFlag_PLLRDY
<>	144:ef7eb2e8f9f7	3795	* @retval None
<>	144:ef7eb2e8f9f7	3796	*/
<>	144:ef7eb2e8f9f7	3797	__STATIC_INLINE void LL_RCC_ClearFlag_PLLRDY(void)
<>	144:ef7eb2e8f9f7	3798	{
<>	144:ef7eb2e8f9f7	3799	SET_BIT(RCC->CICR, RCC_CICR_PLLRDYC);
<>	144:ef7eb2e8f9f7	3800	}
<>	144:ef7eb2e8f9f7	3801
<>	144:ef7eb2e8f9f7	3802	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	3803	/**
<>	144:ef7eb2e8f9f7	3804	* @brief Clear HSI48 ready interrupt flag
<>	144:ef7eb2e8f9f7	3805	* @rmtoll CICR HSI48RDYC LL_RCC_ClearFlag_HSI48RDY
<>	144:ef7eb2e8f9f7	3806	* @retval None
<>	144:ef7eb2e8f9f7	3807	*/
<>	144:ef7eb2e8f9f7	3808	__STATIC_INLINE void LL_RCC_ClearFlag_HSI48RDY(void)
<>	144:ef7eb2e8f9f7	3809	{
<>	144:ef7eb2e8f9f7	3810	SET_BIT(RCC->CICR, RCC_CICR_HSI48RDYC);
<>	144:ef7eb2e8f9f7	3811	}
<>	144:ef7eb2e8f9f7	3812	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	3813
<>	144:ef7eb2e8f9f7	3814	/**
<>	144:ef7eb2e8f9f7	3815	* @brief Clear PLLSAI1 ready interrupt flag
<>	144:ef7eb2e8f9f7	3816	* @rmtoll CICR PLLSAI1RDYC LL_RCC_ClearFlag_PLLSAI1RDY
<>	144:ef7eb2e8f9f7	3817	* @retval None
<>	144:ef7eb2e8f9f7	3818	*/
<>	144:ef7eb2e8f9f7	3819	__STATIC_INLINE void LL_RCC_ClearFlag_PLLSAI1RDY(void)
<>	144:ef7eb2e8f9f7	3820	{
<>	144:ef7eb2e8f9f7	3821	SET_BIT(RCC->CICR, RCC_CICR_PLLSAI1RDYC);
<>	144:ef7eb2e8f9f7	3822	}
<>	144:ef7eb2e8f9f7	3823
<>	144:ef7eb2e8f9f7	3824	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	3825	/**
<>	144:ef7eb2e8f9f7	3826	* @brief Clear PLLSAI1 ready interrupt flag
<>	144:ef7eb2e8f9f7	3827	* @rmtoll CICR PLLSAI2RDYC LL_RCC_ClearFlag_PLLSAI2RDY
<>	144:ef7eb2e8f9f7	3828	* @retval None
<>	144:ef7eb2e8f9f7	3829	*/
<>	144:ef7eb2e8f9f7	3830	__STATIC_INLINE void LL_RCC_ClearFlag_PLLSAI2RDY(void)
<>	144:ef7eb2e8f9f7	3831	{
<>	144:ef7eb2e8f9f7	3832	SET_BIT(RCC->CICR, RCC_CICR_PLLSAI2RDYC);
<>	144:ef7eb2e8f9f7	3833	}
<>	144:ef7eb2e8f9f7	3834
<>	144:ef7eb2e8f9f7	3835	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	3836	/**
<>	144:ef7eb2e8f9f7	3837	* @brief Clear Clock security system interrupt flag
<>	144:ef7eb2e8f9f7	3838	* @rmtoll CICR CSSC LL_RCC_ClearFlag_HSECSS
<>	144:ef7eb2e8f9f7	3839	* @retval None
<>	144:ef7eb2e8f9f7	3840	*/
<>	144:ef7eb2e8f9f7	3841	__STATIC_INLINE void LL_RCC_ClearFlag_HSECSS(void)
<>	144:ef7eb2e8f9f7	3842	{
<>	144:ef7eb2e8f9f7	3843	SET_BIT(RCC->CICR, RCC_CICR_CSSC);
<>	144:ef7eb2e8f9f7	3844	}
<>	144:ef7eb2e8f9f7	3845
<>	144:ef7eb2e8f9f7	3846	/**
<>	144:ef7eb2e8f9f7	3847	* @brief Clear LSE Clock security system interrupt flag
<>	144:ef7eb2e8f9f7	3848	* @rmtoll CICR LSECSSC LL_RCC_ClearFlag_LSECSS
<>	144:ef7eb2e8f9f7	3849	* @retval None
<>	144:ef7eb2e8f9f7	3850	*/
<>	144:ef7eb2e8f9f7	3851	__STATIC_INLINE void LL_RCC_ClearFlag_LSECSS(void)
<>	144:ef7eb2e8f9f7	3852	{
<>	144:ef7eb2e8f9f7	3853	SET_BIT(RCC->CICR, RCC_CICR_LSECSSC);
<>	144:ef7eb2e8f9f7	3854	}
<>	144:ef7eb2e8f9f7	3855
<>	144:ef7eb2e8f9f7	3856	/**
<>	144:ef7eb2e8f9f7	3857	* @brief Check if LSI ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3858	* @rmtoll CIFR LSIRDYF LL_RCC_IsActiveFlag_LSIRDY
<>	144:ef7eb2e8f9f7	3859	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3860	*/
<>	144:ef7eb2e8f9f7	3861	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_LSIRDY(void)
<>	144:ef7eb2e8f9f7	3862	{
<>	144:ef7eb2e8f9f7	3863	return (READ_BIT(RCC->CIFR, RCC_CIFR_LSIRDYF) == (RCC_CIFR_LSIRDYF));
<>	144:ef7eb2e8f9f7	3864	}
<>	144:ef7eb2e8f9f7	3865
<>	144:ef7eb2e8f9f7	3866	/**
<>	144:ef7eb2e8f9f7	3867	* @brief Check if LSE ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3868	* @rmtoll CIFR LSERDYF LL_RCC_IsActiveFlag_LSERDY
<>	144:ef7eb2e8f9f7	3869	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3870	*/
<>	144:ef7eb2e8f9f7	3871	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_LSERDY(void)
<>	144:ef7eb2e8f9f7	3872	{
<>	144:ef7eb2e8f9f7	3873	return (READ_BIT(RCC->CIFR, RCC_CIFR_LSERDYF) == (RCC_CIFR_LSERDYF));
<>	144:ef7eb2e8f9f7	3874	}
<>	144:ef7eb2e8f9f7	3875
<>	144:ef7eb2e8f9f7	3876	/**
<>	144:ef7eb2e8f9f7	3877	* @brief Check if MSI ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3878	* @rmtoll CIFR MSIRDYF LL_RCC_IsActiveFlag_MSIRDY
<>	144:ef7eb2e8f9f7	3879	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3880	*/
<>	144:ef7eb2e8f9f7	3881	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_MSIRDY(void)
<>	144:ef7eb2e8f9f7	3882	{
<>	144:ef7eb2e8f9f7	3883	return (READ_BIT(RCC->CIFR, RCC_CIFR_MSIRDYF) == (RCC_CIFR_MSIRDYF));
<>	144:ef7eb2e8f9f7	3884	}
<>	144:ef7eb2e8f9f7	3885
<>	144:ef7eb2e8f9f7	3886	/**
<>	144:ef7eb2e8f9f7	3887	* @brief Check if HSI ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3888	* @rmtoll CIFR HSIRDYF LL_RCC_IsActiveFlag_HSIRDY
<>	144:ef7eb2e8f9f7	3889	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3890	*/
<>	144:ef7eb2e8f9f7	3891	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_HSIRDY(void)
<>	144:ef7eb2e8f9f7	3892	{
<>	144:ef7eb2e8f9f7	3893	return (READ_BIT(RCC->CIFR, RCC_CIFR_HSIRDYF) == (RCC_CIFR_HSIRDYF));
<>	144:ef7eb2e8f9f7	3894	}
<>	144:ef7eb2e8f9f7	3895
<>	144:ef7eb2e8f9f7	3896	/**
<>	144:ef7eb2e8f9f7	3897	* @brief Check if HSE ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3898	* @rmtoll CIFR HSERDYF LL_RCC_IsActiveFlag_HSERDY
<>	144:ef7eb2e8f9f7	3899	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3900	*/
<>	144:ef7eb2e8f9f7	3901	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_HSERDY(void)
<>	144:ef7eb2e8f9f7	3902	{
<>	144:ef7eb2e8f9f7	3903	return (READ_BIT(RCC->CIFR, RCC_CIFR_HSERDYF) == (RCC_CIFR_HSERDYF));
<>	144:ef7eb2e8f9f7	3904	}
<>	144:ef7eb2e8f9f7	3905
<>	144:ef7eb2e8f9f7	3906	/**
<>	144:ef7eb2e8f9f7	3907	* @brief Check if PLL ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3908	* @rmtoll CIFR PLLRDYF LL_RCC_IsActiveFlag_PLLRDY
<>	144:ef7eb2e8f9f7	3909	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3910	*/
<>	144:ef7eb2e8f9f7	3911	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_PLLRDY(void)
<>	144:ef7eb2e8f9f7	3912	{
<>	144:ef7eb2e8f9f7	3913	return (READ_BIT(RCC->CIFR, RCC_CIFR_PLLRDYF) == (RCC_CIFR_PLLRDYF));
<>	144:ef7eb2e8f9f7	3914	}
<>	144:ef7eb2e8f9f7	3915
<>	144:ef7eb2e8f9f7	3916	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	3917	/**
<>	144:ef7eb2e8f9f7	3918	* @brief Check if HSI48 ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3919	* @rmtoll CIR HSI48RDYF LL_RCC_IsActiveFlag_HSI48RDY
<>	144:ef7eb2e8f9f7	3920	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3921	*/
<>	144:ef7eb2e8f9f7	3922	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_HSI48RDY(void)
<>	144:ef7eb2e8f9f7	3923	{
<>	144:ef7eb2e8f9f7	3924	return (READ_BIT(RCC->CIFR, RCC_CIFR_HSI48RDYF) == (RCC_CIFR_HSI48RDYF));
<>	144:ef7eb2e8f9f7	3925	}
<>	144:ef7eb2e8f9f7	3926	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	3927
<>	144:ef7eb2e8f9f7	3928	/**
<>	144:ef7eb2e8f9f7	3929	* @brief Check if PLLSAI1 ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3930	* @rmtoll CIFR PLLSAI1RDYF LL_RCC_IsActiveFlag_PLLSAI1RDY
<>	144:ef7eb2e8f9f7	3931	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3932	*/
<>	144:ef7eb2e8f9f7	3933	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_PLLSAI1RDY(void)
<>	144:ef7eb2e8f9f7	3934	{
<>	144:ef7eb2e8f9f7	3935	return (READ_BIT(RCC->CIFR, RCC_CIFR_PLLSAI1RDYF) == (RCC_CIFR_PLLSAI1RDYF));
<>	144:ef7eb2e8f9f7	3936	}
<>	144:ef7eb2e8f9f7	3937
<>	144:ef7eb2e8f9f7	3938	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	3939	/**
<>	144:ef7eb2e8f9f7	3940	* @brief Check if PLLSAI1 ready interrupt occurred or not
<>	144:ef7eb2e8f9f7	3941	* @rmtoll CIFR PLLSAI2RDYF LL_RCC_IsActiveFlag_PLLSAI2RDY
<>	144:ef7eb2e8f9f7	3942	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3943	*/
<>	144:ef7eb2e8f9f7	3944	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_PLLSAI2RDY(void)
<>	144:ef7eb2e8f9f7	3945	{
<>	144:ef7eb2e8f9f7	3946	return (READ_BIT(RCC->CIFR, RCC_CIFR_PLLSAI2RDYF) == (RCC_CIFR_PLLSAI2RDYF));
<>	144:ef7eb2e8f9f7	3947	}
<>	144:ef7eb2e8f9f7	3948
<>	144:ef7eb2e8f9f7	3949	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	3950	/**
<>	144:ef7eb2e8f9f7	3951	* @brief Check if Clock security system interrupt occurred or not
<>	144:ef7eb2e8f9f7	3952	* @rmtoll CIFR CSSF LL_RCC_IsActiveFlag_HSECSS
<>	144:ef7eb2e8f9f7	3953	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3954	*/
<>	144:ef7eb2e8f9f7	3955	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_HSECSS(void)
<>	144:ef7eb2e8f9f7	3956	{
<>	144:ef7eb2e8f9f7	3957	return (READ_BIT(RCC->CIFR, RCC_CIFR_CSSF) == (RCC_CIFR_CSSF));
<>	144:ef7eb2e8f9f7	3958	}
<>	144:ef7eb2e8f9f7	3959
<>	144:ef7eb2e8f9f7	3960	/**
<>	144:ef7eb2e8f9f7	3961	* @brief Check if LSE Clock security system interrupt occurred or not
<>	144:ef7eb2e8f9f7	3962	* @rmtoll CIFR LSECSSF LL_RCC_IsActiveFlag_LSECSS
<>	144:ef7eb2e8f9f7	3963	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3964	*/
<>	144:ef7eb2e8f9f7	3965	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_LSECSS(void)
<>	144:ef7eb2e8f9f7	3966	{
<>	144:ef7eb2e8f9f7	3967	return (READ_BIT(RCC->CIFR, RCC_CIFR_LSECSSF) == (RCC_CIFR_LSECSSF));
<>	144:ef7eb2e8f9f7	3968	}
<>	144:ef7eb2e8f9f7	3969
<>	144:ef7eb2e8f9f7	3970
<>	144:ef7eb2e8f9f7	3971	/**
<>	144:ef7eb2e8f9f7	3972	* @brief Check if RCC flag FW reset is set or not.
<>	144:ef7eb2e8f9f7	3973	* @rmtoll CSR FWRSTF LL_RCC_IsActiveFlag_FWRST
<>	144:ef7eb2e8f9f7	3974	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3975	*/
<>	144:ef7eb2e8f9f7	3976	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_FWRST(void)
<>	144:ef7eb2e8f9f7	3977	{
<>	144:ef7eb2e8f9f7	3978	return (READ_BIT(RCC->CSR, RCC_CSR_FWRSTF) == (RCC_CSR_FWRSTF));
<>	144:ef7eb2e8f9f7	3979	}
<>	144:ef7eb2e8f9f7	3980
<>	144:ef7eb2e8f9f7	3981	/**
<>	144:ef7eb2e8f9f7	3982	* @brief Check if RCC flag Independent Watchdog reset is set or not.
<>	144:ef7eb2e8f9f7	3983	* @rmtoll CSR IWDGRSTF LL_RCC_IsActiveFlag_IWDGRST
<>	144:ef7eb2e8f9f7	3984	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3985	*/
<>	144:ef7eb2e8f9f7	3986	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_IWDGRST(void)
<>	144:ef7eb2e8f9f7	3987	{
<>	144:ef7eb2e8f9f7	3988	return (READ_BIT(RCC->CSR, RCC_CSR_IWDGRSTF) == (RCC_CSR_IWDGRSTF));
<>	144:ef7eb2e8f9f7	3989	}
<>	144:ef7eb2e8f9f7	3990
<>	144:ef7eb2e8f9f7	3991	/**
<>	144:ef7eb2e8f9f7	3992	* @brief Check if RCC flag Low Power reset is set or not.
<>	144:ef7eb2e8f9f7	3993	* @rmtoll CSR LPWRRSTF LL_RCC_IsActiveFlag_LPWRRST
<>	144:ef7eb2e8f9f7	3994	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	3995	*/
<>	144:ef7eb2e8f9f7	3996	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_LPWRRST(void)
<>	144:ef7eb2e8f9f7	3997	{
<>	144:ef7eb2e8f9f7	3998	return (READ_BIT(RCC->CSR, RCC_CSR_LPWRRSTF) == (RCC_CSR_LPWRRSTF));
<>	144:ef7eb2e8f9f7	3999	}
<>	144:ef7eb2e8f9f7	4000
<>	144:ef7eb2e8f9f7	4001	/**
<>	144:ef7eb2e8f9f7	4002	* @brief Check if RCC flag is set or not.
<>	144:ef7eb2e8f9f7	4003	* @rmtoll CSR OBLRSTF LL_RCC_IsActiveFlag_OBLRST
<>	144:ef7eb2e8f9f7	4004	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4005	*/
<>	144:ef7eb2e8f9f7	4006	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_OBLRST(void)
<>	144:ef7eb2e8f9f7	4007	{
<>	144:ef7eb2e8f9f7	4008	return (READ_BIT(RCC->CSR, RCC_CSR_OBLRSTF) == (RCC_CSR_OBLRSTF));
<>	144:ef7eb2e8f9f7	4009	}
<>	144:ef7eb2e8f9f7	4010
<>	144:ef7eb2e8f9f7	4011	/**
<>	144:ef7eb2e8f9f7	4012	* @brief Check if RCC flag Pin reset is set or not.
<>	144:ef7eb2e8f9f7	4013	* @rmtoll CSR PINRSTF LL_RCC_IsActiveFlag_PINRST
<>	144:ef7eb2e8f9f7	4014	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4015	*/
<>	144:ef7eb2e8f9f7	4016	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_PINRST(void)
<>	144:ef7eb2e8f9f7	4017	{
<>	144:ef7eb2e8f9f7	4018	return (READ_BIT(RCC->CSR, RCC_CSR_PINRSTF) == (RCC_CSR_PINRSTF));
<>	144:ef7eb2e8f9f7	4019	}
<>	144:ef7eb2e8f9f7	4020
<>	144:ef7eb2e8f9f7	4021	/**
<>	144:ef7eb2e8f9f7	4022	* @brief Check if RCC flag Software reset is set or not.
<>	144:ef7eb2e8f9f7	4023	* @rmtoll CSR SFTRSTF LL_RCC_IsActiveFlag_SFTRST
<>	144:ef7eb2e8f9f7	4024	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4025	*/
<>	144:ef7eb2e8f9f7	4026	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_SFTRST(void)
<>	144:ef7eb2e8f9f7	4027	{
<>	144:ef7eb2e8f9f7	4028	return (READ_BIT(RCC->CSR, RCC_CSR_SFTRSTF) == (RCC_CSR_SFTRSTF));
<>	144:ef7eb2e8f9f7	4029	}
<>	144:ef7eb2e8f9f7	4030
<>	144:ef7eb2e8f9f7	4031	/**
<>	144:ef7eb2e8f9f7	4032	* @brief Check if RCC flag Window Watchdog reset is set or not.
<>	144:ef7eb2e8f9f7	4033	* @rmtoll CSR WWDGRSTF LL_RCC_IsActiveFlag_WWDGRST
<>	144:ef7eb2e8f9f7	4034	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4035	*/
<>	144:ef7eb2e8f9f7	4036	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_WWDGRST(void)
<>	144:ef7eb2e8f9f7	4037	{
<>	144:ef7eb2e8f9f7	4038	return (READ_BIT(RCC->CSR, RCC_CSR_WWDGRSTF) == (RCC_CSR_WWDGRSTF));
<>	144:ef7eb2e8f9f7	4039	}
<>	144:ef7eb2e8f9f7	4040
<>	144:ef7eb2e8f9f7	4041	/**
<>	144:ef7eb2e8f9f7	4042	* @brief Check if RCC flag BOR reset is set or not.
<>	144:ef7eb2e8f9f7	4043	* @rmtoll CSR BORRSTF LL_RCC_IsActiveFlag_BORRST
<>	144:ef7eb2e8f9f7	4044	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4045	*/
<>	144:ef7eb2e8f9f7	4046	__STATIC_INLINE uint32_t LL_RCC_IsActiveFlag_BORRST(void)
<>	144:ef7eb2e8f9f7	4047	{
<>	144:ef7eb2e8f9f7	4048	return (READ_BIT(RCC->CSR, RCC_CSR_BORRSTF) == (RCC_CSR_BORRSTF));
<>	144:ef7eb2e8f9f7	4049	}
<>	144:ef7eb2e8f9f7	4050
<>	144:ef7eb2e8f9f7	4051	/**
<>	144:ef7eb2e8f9f7	4052	* @brief Set RMVF bit to clear the reset flags.
<>	144:ef7eb2e8f9f7	4053	* @rmtoll CSR RMVF LL_RCC_ClearResetFlags
<>	144:ef7eb2e8f9f7	4054	* @retval None
<>	144:ef7eb2e8f9f7	4055	*/
<>	144:ef7eb2e8f9f7	4056	__STATIC_INLINE void LL_RCC_ClearResetFlags(void)
<>	144:ef7eb2e8f9f7	4057	{
<>	144:ef7eb2e8f9f7	4058	SET_BIT(RCC->CSR, RCC_CSR_RMVF);
<>	144:ef7eb2e8f9f7	4059	}
<>	144:ef7eb2e8f9f7	4060
<>	144:ef7eb2e8f9f7	4061	/**
<>	144:ef7eb2e8f9f7	4062	* @}
<>	144:ef7eb2e8f9f7	4063	*/
<>	144:ef7eb2e8f9f7	4064
<>	144:ef7eb2e8f9f7	4065	/** @defgroup RCC_LL_EF_IT_Management IT Management
<>	144:ef7eb2e8f9f7	4066	* @{
<>	144:ef7eb2e8f9f7	4067	*/
<>	144:ef7eb2e8f9f7	4068
<>	144:ef7eb2e8f9f7	4069	/**
<>	144:ef7eb2e8f9f7	4070	* @brief Enable LSI ready interrupt
<>	144:ef7eb2e8f9f7	4071	* @rmtoll CIER LSIRDYIE LL_RCC_EnableIT_LSIRDY
<>	144:ef7eb2e8f9f7	4072	* @retval None
<>	144:ef7eb2e8f9f7	4073	*/
<>	144:ef7eb2e8f9f7	4074	__STATIC_INLINE void LL_RCC_EnableIT_LSIRDY(void)
<>	144:ef7eb2e8f9f7	4075	{
<>	144:ef7eb2e8f9f7	4076	SET_BIT(RCC->CIER, RCC_CIER_LSIRDYIE);
<>	144:ef7eb2e8f9f7	4077	}
<>	144:ef7eb2e8f9f7	4078
<>	144:ef7eb2e8f9f7	4079	/**
<>	144:ef7eb2e8f9f7	4080	* @brief Enable LSE ready interrupt
<>	144:ef7eb2e8f9f7	4081	* @rmtoll CIER LSERDYIE LL_RCC_EnableIT_LSERDY
<>	144:ef7eb2e8f9f7	4082	* @retval None
<>	144:ef7eb2e8f9f7	4083	*/
<>	144:ef7eb2e8f9f7	4084	__STATIC_INLINE void LL_RCC_EnableIT_LSERDY(void)
<>	144:ef7eb2e8f9f7	4085	{
<>	144:ef7eb2e8f9f7	4086	SET_BIT(RCC->CIER, RCC_CIER_LSERDYIE);
<>	144:ef7eb2e8f9f7	4087	}
<>	144:ef7eb2e8f9f7	4088
<>	144:ef7eb2e8f9f7	4089	/**
<>	144:ef7eb2e8f9f7	4090	* @brief Enable MSI ready interrupt
<>	144:ef7eb2e8f9f7	4091	* @rmtoll CIER MSIRDYIE LL_RCC_EnableIT_MSIRDY
<>	144:ef7eb2e8f9f7	4092	* @retval None
<>	144:ef7eb2e8f9f7	4093	*/
<>	144:ef7eb2e8f9f7	4094	__STATIC_INLINE void LL_RCC_EnableIT_MSIRDY(void)
<>	144:ef7eb2e8f9f7	4095	{
<>	144:ef7eb2e8f9f7	4096	SET_BIT(RCC->CIER, RCC_CIER_MSIRDYIE);
<>	144:ef7eb2e8f9f7	4097	}
<>	144:ef7eb2e8f9f7	4098
<>	144:ef7eb2e8f9f7	4099	/**
<>	144:ef7eb2e8f9f7	4100	* @brief Enable HSI ready interrupt
<>	144:ef7eb2e8f9f7	4101	* @rmtoll CIER HSIRDYIE LL_RCC_EnableIT_HSIRDY
<>	144:ef7eb2e8f9f7	4102	* @retval None
<>	144:ef7eb2e8f9f7	4103	*/
<>	144:ef7eb2e8f9f7	4104	__STATIC_INLINE void LL_RCC_EnableIT_HSIRDY(void)
<>	144:ef7eb2e8f9f7	4105	{
<>	144:ef7eb2e8f9f7	4106	SET_BIT(RCC->CIER, RCC_CIER_HSIRDYIE);
<>	144:ef7eb2e8f9f7	4107	}
<>	144:ef7eb2e8f9f7	4108
<>	144:ef7eb2e8f9f7	4109	/**
<>	144:ef7eb2e8f9f7	4110	* @brief Enable HSE ready interrupt
<>	144:ef7eb2e8f9f7	4111	* @rmtoll CIER HSERDYIE LL_RCC_EnableIT_HSERDY
<>	144:ef7eb2e8f9f7	4112	* @retval None
<>	144:ef7eb2e8f9f7	4113	*/
<>	144:ef7eb2e8f9f7	4114	__STATIC_INLINE void LL_RCC_EnableIT_HSERDY(void)
<>	144:ef7eb2e8f9f7	4115	{
<>	144:ef7eb2e8f9f7	4116	SET_BIT(RCC->CIER, RCC_CIER_HSERDYIE);
<>	144:ef7eb2e8f9f7	4117	}
<>	144:ef7eb2e8f9f7	4118
<>	144:ef7eb2e8f9f7	4119	/**
<>	144:ef7eb2e8f9f7	4120	* @brief Enable PLL ready interrupt
<>	144:ef7eb2e8f9f7	4121	* @rmtoll CIER PLLRDYIE LL_RCC_EnableIT_PLLRDY
<>	144:ef7eb2e8f9f7	4122	* @retval None
<>	144:ef7eb2e8f9f7	4123	*/
<>	144:ef7eb2e8f9f7	4124	__STATIC_INLINE void LL_RCC_EnableIT_PLLRDY(void)
<>	144:ef7eb2e8f9f7	4125	{
<>	144:ef7eb2e8f9f7	4126	SET_BIT(RCC->CIER, RCC_CIER_PLLRDYIE);
<>	144:ef7eb2e8f9f7	4127	}
<>	144:ef7eb2e8f9f7	4128
<>	144:ef7eb2e8f9f7	4129	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	4130	/**
<>	144:ef7eb2e8f9f7	4131	* @brief Enable HSI48 ready interrupt
<>	144:ef7eb2e8f9f7	4132	* @rmtoll CIER HSI48RDYIE LL_RCC_EnableIT_HSI48RDY
<>	144:ef7eb2e8f9f7	4133	* @retval None
<>	144:ef7eb2e8f9f7	4134	*/
<>	144:ef7eb2e8f9f7	4135	__STATIC_INLINE void LL_RCC_EnableIT_HSI48RDY(void)
<>	144:ef7eb2e8f9f7	4136	{
<>	144:ef7eb2e8f9f7	4137	SET_BIT(RCC->CIER, RCC_CIER_HSI48RDYIE);
<>	144:ef7eb2e8f9f7	4138	}
<>	144:ef7eb2e8f9f7	4139	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	4140
<>	144:ef7eb2e8f9f7	4141	/**
<>	144:ef7eb2e8f9f7	4142	* @brief Enable PLLSAI1 ready interrupt
<>	144:ef7eb2e8f9f7	4143	* @rmtoll CIER PLLSAI1RDYIE LL_RCC_EnableIT_PLLSAI1RDY
<>	144:ef7eb2e8f9f7	4144	* @retval None
<>	144:ef7eb2e8f9f7	4145	*/
<>	144:ef7eb2e8f9f7	4146	__STATIC_INLINE void LL_RCC_EnableIT_PLLSAI1RDY(void)
<>	144:ef7eb2e8f9f7	4147	{
<>	144:ef7eb2e8f9f7	4148	SET_BIT(RCC->CIER, RCC_CIER_PLLSAI1RDYIE);
<>	144:ef7eb2e8f9f7	4149	}
<>	144:ef7eb2e8f9f7	4150
<>	144:ef7eb2e8f9f7	4151	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	4152	/**
<>	144:ef7eb2e8f9f7	4153	* @brief Enable PLLSAI2 ready interrupt
<>	144:ef7eb2e8f9f7	4154	* @rmtoll CIER PLLSAI2RDYIE LL_RCC_EnableIT_PLLSAI2RDY
<>	144:ef7eb2e8f9f7	4155	* @retval None
<>	144:ef7eb2e8f9f7	4156	*/
<>	144:ef7eb2e8f9f7	4157	__STATIC_INLINE void LL_RCC_EnableIT_PLLSAI2RDY(void)
<>	144:ef7eb2e8f9f7	4158	{
<>	144:ef7eb2e8f9f7	4159	SET_BIT(RCC->CIER, RCC_CIER_PLLSAI2RDYIE);
<>	144:ef7eb2e8f9f7	4160	}
<>	144:ef7eb2e8f9f7	4161
<>	144:ef7eb2e8f9f7	4162	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	4163	/**
<>	144:ef7eb2e8f9f7	4164	* @brief Enable LSE clock security system interrupt
<>	144:ef7eb2e8f9f7	4165	* @rmtoll CIER LSECSSIE LL_RCC_EnableIT_LSECSS
<>	144:ef7eb2e8f9f7	4166	* @retval None
<>	144:ef7eb2e8f9f7	4167	*/
<>	144:ef7eb2e8f9f7	4168	__STATIC_INLINE void LL_RCC_EnableIT_LSECSS(void)
<>	144:ef7eb2e8f9f7	4169	{
<>	144:ef7eb2e8f9f7	4170	SET_BIT(RCC->CIER, RCC_CIER_LSECSSIE);
<>	144:ef7eb2e8f9f7	4171	}
<>	144:ef7eb2e8f9f7	4172
<>	144:ef7eb2e8f9f7	4173	/**
<>	144:ef7eb2e8f9f7	4174	* @brief Disable LSI ready interrupt
<>	144:ef7eb2e8f9f7	4175	* @rmtoll CIER LSIRDYIE LL_RCC_DisableIT_LSIRDY
<>	144:ef7eb2e8f9f7	4176	* @retval None
<>	144:ef7eb2e8f9f7	4177	*/
<>	144:ef7eb2e8f9f7	4178	__STATIC_INLINE void LL_RCC_DisableIT_LSIRDY(void)
<>	144:ef7eb2e8f9f7	4179	{
<>	144:ef7eb2e8f9f7	4180	CLEAR_BIT(RCC->CIER, RCC_CIER_LSIRDYIE);
<>	144:ef7eb2e8f9f7	4181	}
<>	144:ef7eb2e8f9f7	4182
<>	144:ef7eb2e8f9f7	4183	/**
<>	144:ef7eb2e8f9f7	4184	* @brief Disable LSE ready interrupt
<>	144:ef7eb2e8f9f7	4185	* @rmtoll CIER LSERDYIE LL_RCC_DisableIT_LSERDY
<>	144:ef7eb2e8f9f7	4186	* @retval None
<>	144:ef7eb2e8f9f7	4187	*/
<>	144:ef7eb2e8f9f7	4188	__STATIC_INLINE void LL_RCC_DisableIT_LSERDY(void)
<>	144:ef7eb2e8f9f7	4189	{
<>	144:ef7eb2e8f9f7	4190	CLEAR_BIT(RCC->CIER, RCC_CIER_LSERDYIE);
<>	144:ef7eb2e8f9f7	4191	}
<>	144:ef7eb2e8f9f7	4192
<>	144:ef7eb2e8f9f7	4193	/**
<>	144:ef7eb2e8f9f7	4194	* @brief Disable MSI ready interrupt
<>	144:ef7eb2e8f9f7	4195	* @rmtoll CIER MSIRDYIE LL_RCC_DisableIT_MSIRDY
<>	144:ef7eb2e8f9f7	4196	* @retval None
<>	144:ef7eb2e8f9f7	4197	*/
<>	144:ef7eb2e8f9f7	4198	__STATIC_INLINE void LL_RCC_DisableIT_MSIRDY(void)
<>	144:ef7eb2e8f9f7	4199	{
<>	144:ef7eb2e8f9f7	4200	CLEAR_BIT(RCC->CIER, RCC_CIER_MSIRDYIE);
<>	144:ef7eb2e8f9f7	4201	}
<>	144:ef7eb2e8f9f7	4202
<>	144:ef7eb2e8f9f7	4203	/**
<>	144:ef7eb2e8f9f7	4204	* @brief Disable HSI ready interrupt
<>	144:ef7eb2e8f9f7	4205	* @rmtoll CIER HSIRDYIE LL_RCC_DisableIT_HSIRDY
<>	144:ef7eb2e8f9f7	4206	* @retval None
<>	144:ef7eb2e8f9f7	4207	*/
<>	144:ef7eb2e8f9f7	4208	__STATIC_INLINE void LL_RCC_DisableIT_HSIRDY(void)
<>	144:ef7eb2e8f9f7	4209	{
<>	144:ef7eb2e8f9f7	4210	CLEAR_BIT(RCC->CIER, RCC_CIER_HSIRDYIE);
<>	144:ef7eb2e8f9f7	4211	}
<>	144:ef7eb2e8f9f7	4212
<>	144:ef7eb2e8f9f7	4213	/**
<>	144:ef7eb2e8f9f7	4214	* @brief Disable HSE ready interrupt
<>	144:ef7eb2e8f9f7	4215	* @rmtoll CIER HSERDYIE LL_RCC_DisableIT_HSERDY
<>	144:ef7eb2e8f9f7	4216	* @retval None
<>	144:ef7eb2e8f9f7	4217	*/
<>	144:ef7eb2e8f9f7	4218	__STATIC_INLINE void LL_RCC_DisableIT_HSERDY(void)
<>	144:ef7eb2e8f9f7	4219	{
<>	144:ef7eb2e8f9f7	4220	CLEAR_BIT(RCC->CIER, RCC_CIER_HSERDYIE);
<>	144:ef7eb2e8f9f7	4221	}
<>	144:ef7eb2e8f9f7	4222
<>	144:ef7eb2e8f9f7	4223	/**
<>	144:ef7eb2e8f9f7	4224	* @brief Disable PLL ready interrupt
<>	144:ef7eb2e8f9f7	4225	* @rmtoll CIER PLLRDYIE LL_RCC_DisableIT_PLLRDY
<>	144:ef7eb2e8f9f7	4226	* @retval None
<>	144:ef7eb2e8f9f7	4227	*/
<>	144:ef7eb2e8f9f7	4228	__STATIC_INLINE void LL_RCC_DisableIT_PLLRDY(void)
<>	144:ef7eb2e8f9f7	4229	{
<>	144:ef7eb2e8f9f7	4230	CLEAR_BIT(RCC->CIER, RCC_CIER_PLLRDYIE);
<>	144:ef7eb2e8f9f7	4231	}
<>	144:ef7eb2e8f9f7	4232
<>	144:ef7eb2e8f9f7	4233	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	4234	/**
<>	144:ef7eb2e8f9f7	4235	* @brief Disable HSI48 ready interrupt
<>	144:ef7eb2e8f9f7	4236	* @rmtoll CIER HSI48RDYIE LL_RCC_DisableIT_HSI48RDY
<>	144:ef7eb2e8f9f7	4237	* @retval None
<>	144:ef7eb2e8f9f7	4238	*/
<>	144:ef7eb2e8f9f7	4239	__STATIC_INLINE void LL_RCC_DisableIT_HSI48RDY(void)
<>	144:ef7eb2e8f9f7	4240	{
<>	144:ef7eb2e8f9f7	4241	CLEAR_BIT(RCC->CIER, RCC_CIER_HSI48RDYIE);
<>	144:ef7eb2e8f9f7	4242	}
<>	144:ef7eb2e8f9f7	4243	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	4244
<>	144:ef7eb2e8f9f7	4245	/**
<>	144:ef7eb2e8f9f7	4246	* @brief Disable PLLSAI1 ready interrupt
<>	144:ef7eb2e8f9f7	4247	* @rmtoll CIER PLLSAI1RDYIE LL_RCC_DisableIT_PLLSAI1RDY
<>	144:ef7eb2e8f9f7	4248	* @retval None
<>	144:ef7eb2e8f9f7	4249	*/
<>	144:ef7eb2e8f9f7	4250	__STATIC_INLINE void LL_RCC_DisableIT_PLLSAI1RDY(void)
<>	144:ef7eb2e8f9f7	4251	{
<>	144:ef7eb2e8f9f7	4252	CLEAR_BIT(RCC->CIER, RCC_CIER_PLLSAI1RDYIE);
<>	144:ef7eb2e8f9f7	4253	}
<>	144:ef7eb2e8f9f7	4254
<>	144:ef7eb2e8f9f7	4255	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	4256	/**
<>	144:ef7eb2e8f9f7	4257	* @brief Disable PLLSAI2 ready interrupt
<>	144:ef7eb2e8f9f7	4258	* @rmtoll CIER PLLSAI2RDYIE LL_RCC_DisableIT_PLLSAI2RDY
<>	144:ef7eb2e8f9f7	4259	* @retval None
<>	144:ef7eb2e8f9f7	4260	*/
<>	144:ef7eb2e8f9f7	4261	__STATIC_INLINE void LL_RCC_DisableIT_PLLSAI2RDY(void)
<>	144:ef7eb2e8f9f7	4262	{
<>	144:ef7eb2e8f9f7	4263	CLEAR_BIT(RCC->CIER, RCC_CIER_PLLSAI2RDYIE);
<>	144:ef7eb2e8f9f7	4264	}
<>	144:ef7eb2e8f9f7	4265
<>	144:ef7eb2e8f9f7	4266	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	4267	/**
<>	144:ef7eb2e8f9f7	4268	* @brief Disable LSE clock security system interrupt
<>	144:ef7eb2e8f9f7	4269	* @rmtoll CIER LSECSSIE LL_RCC_DisableIT_LSECSS
<>	144:ef7eb2e8f9f7	4270	* @retval None
<>	144:ef7eb2e8f9f7	4271	*/
<>	144:ef7eb2e8f9f7	4272	__STATIC_INLINE void LL_RCC_DisableIT_LSECSS(void)
<>	144:ef7eb2e8f9f7	4273	{
<>	144:ef7eb2e8f9f7	4274	CLEAR_BIT(RCC->CIER, RCC_CIER_LSECSSIE);
<>	144:ef7eb2e8f9f7	4275	}
<>	144:ef7eb2e8f9f7	4276
<>	144:ef7eb2e8f9f7	4277	/**
<>	144:ef7eb2e8f9f7	4278	* @brief Checks if LSI ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4279	* @rmtoll CIER LSIRDYIE LL_RCC_IsEnabledIT_LSIRDY
<>	144:ef7eb2e8f9f7	4280	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4281	*/
<>	144:ef7eb2e8f9f7	4282	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_LSIRDY(void)
<>	144:ef7eb2e8f9f7	4283	{
<>	144:ef7eb2e8f9f7	4284	return (READ_BIT(RCC->CIER, RCC_CIER_LSIRDYIE) == (RCC_CIER_LSIRDYIE));
<>	144:ef7eb2e8f9f7	4285	}
<>	144:ef7eb2e8f9f7	4286
<>	144:ef7eb2e8f9f7	4287	/**
<>	144:ef7eb2e8f9f7	4288	* @brief Checks if LSE ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4289	* @rmtoll CIER LSERDYIE LL_RCC_IsEnabledIT_LSERDY
<>	144:ef7eb2e8f9f7	4290	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4291	*/
<>	144:ef7eb2e8f9f7	4292	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_LSERDY(void)
<>	144:ef7eb2e8f9f7	4293	{
<>	144:ef7eb2e8f9f7	4294	return (READ_BIT(RCC->CIER, RCC_CIER_LSERDYIE) == (RCC_CIER_LSERDYIE));
<>	144:ef7eb2e8f9f7	4295	}
<>	144:ef7eb2e8f9f7	4296
<>	144:ef7eb2e8f9f7	4297	/**
<>	144:ef7eb2e8f9f7	4298	* @brief Checks if MSI ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4299	* @rmtoll CIER MSIRDYIE LL_RCC_IsEnabledIT_MSIRDY
<>	144:ef7eb2e8f9f7	4300	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4301	*/
<>	144:ef7eb2e8f9f7	4302	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_MSIRDY(void)
<>	144:ef7eb2e8f9f7	4303	{
<>	144:ef7eb2e8f9f7	4304	return (READ_BIT(RCC->CIER, RCC_CIER_MSIRDYIE) == (RCC_CIER_MSIRDYIE));
<>	144:ef7eb2e8f9f7	4305	}
<>	144:ef7eb2e8f9f7	4306
<>	144:ef7eb2e8f9f7	4307	/**
<>	144:ef7eb2e8f9f7	4308	* @brief Checks if HSI ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4309	* @rmtoll CIER HSIRDYIE LL_RCC_IsEnabledIT_HSIRDY
<>	144:ef7eb2e8f9f7	4310	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4311	*/
<>	144:ef7eb2e8f9f7	4312	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_HSIRDY(void)
<>	144:ef7eb2e8f9f7	4313	{
<>	144:ef7eb2e8f9f7	4314	return (READ_BIT(RCC->CIER, RCC_CIER_HSIRDYIE) == (RCC_CIER_HSIRDYIE));
<>	144:ef7eb2e8f9f7	4315	}
<>	144:ef7eb2e8f9f7	4316
<>	144:ef7eb2e8f9f7	4317	/**
<>	144:ef7eb2e8f9f7	4318	* @brief Checks if HSE ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4319	* @rmtoll CIER HSERDYIE LL_RCC_IsEnabledIT_HSERDY
<>	144:ef7eb2e8f9f7	4320	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4321	*/
<>	144:ef7eb2e8f9f7	4322	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_HSERDY(void)
<>	144:ef7eb2e8f9f7	4323	{
<>	144:ef7eb2e8f9f7	4324	return (READ_BIT(RCC->CIER, RCC_CIER_HSERDYIE) == (RCC_CIER_HSERDYIE));
<>	144:ef7eb2e8f9f7	4325	}
<>	144:ef7eb2e8f9f7	4326
<>	144:ef7eb2e8f9f7	4327	/**
<>	144:ef7eb2e8f9f7	4328	* @brief Checks if PLL ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4329	* @rmtoll CIER PLLRDYIE LL_RCC_IsEnabledIT_PLLRDY
<>	144:ef7eb2e8f9f7	4330	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4331	*/
<>	144:ef7eb2e8f9f7	4332	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_PLLRDY(void)
<>	144:ef7eb2e8f9f7	4333	{
<>	144:ef7eb2e8f9f7	4334	return (READ_BIT(RCC->CIER, RCC_CIER_PLLRDYIE) == (RCC_CIER_PLLRDYIE));
<>	144:ef7eb2e8f9f7	4335	}
<>	144:ef7eb2e8f9f7	4336
<>	144:ef7eb2e8f9f7	4337	#if defined(RCC_HSI48_SUPPORT)
<>	144:ef7eb2e8f9f7	4338	/**
<>	144:ef7eb2e8f9f7	4339	* @brief Checks if HSI48 ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4340	* @rmtoll CIER HSI48RDYIE LL_RCC_IsEnabledIT_HSI48RDY
<>	144:ef7eb2e8f9f7	4341	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4342	*/
<>	144:ef7eb2e8f9f7	4343	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_HSI48RDY(void)
<>	144:ef7eb2e8f9f7	4344	{
<>	144:ef7eb2e8f9f7	4345	return (READ_BIT(RCC->CIER, RCC_CIER_HSI48RDYIE) == (RCC_CIER_HSI48RDYIE));
<>	144:ef7eb2e8f9f7	4346	}
<>	144:ef7eb2e8f9f7	4347	#endif /* RCC_HSI48_SUPPORT */
<>	144:ef7eb2e8f9f7	4348
<>	144:ef7eb2e8f9f7	4349	/**
<>	144:ef7eb2e8f9f7	4350	* @brief Checks if PLLSAI1 ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4351	* @rmtoll CIER PLLSAI1RDYIE LL_RCC_IsEnabledIT_PLLSAI1RDY
<>	144:ef7eb2e8f9f7	4352	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4353	*/
<>	144:ef7eb2e8f9f7	4354	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_PLLSAI1RDY(void)
<>	144:ef7eb2e8f9f7	4355	{
<>	144:ef7eb2e8f9f7	4356	return (READ_BIT(RCC->CIER, RCC_CIER_PLLSAI1RDYIE) == (RCC_CIER_PLLSAI1RDYIE));
<>	144:ef7eb2e8f9f7	4357	}
<>	144:ef7eb2e8f9f7	4358
<>	144:ef7eb2e8f9f7	4359	#if defined(RCC_PLLSAI2_SUPPORT)
<>	144:ef7eb2e8f9f7	4360	/**
<>	144:ef7eb2e8f9f7	4361	* @brief Checks if PLLSAI2 ready interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4362	* @rmtoll CIER PLLSAI2RDYIE LL_RCC_IsEnabledIT_PLLSAI2RDY
<>	144:ef7eb2e8f9f7	4363	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4364	*/
<>	144:ef7eb2e8f9f7	4365	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_PLLSAI2RDY(void)
<>	144:ef7eb2e8f9f7	4366	{
<>	144:ef7eb2e8f9f7	4367	return (READ_BIT(RCC->CIER, RCC_CIER_PLLSAI2RDYIE) == (RCC_CIER_PLLSAI2RDYIE));
<>	144:ef7eb2e8f9f7	4368	}
<>	144:ef7eb2e8f9f7	4369
<>	144:ef7eb2e8f9f7	4370	#endif /* RCC_PLLSAI2_SUPPORT */
<>	144:ef7eb2e8f9f7	4371	/**
<>	144:ef7eb2e8f9f7	4372	* @brief Checks if LSECSS interrupt source is enabled or disabled.
<>	144:ef7eb2e8f9f7	4373	* @rmtoll CIER LSECSSIE LL_RCC_IsEnabledIT_LSECSS
<>	144:ef7eb2e8f9f7	4374	* @retval State of bit (1 or 0).
<>	144:ef7eb2e8f9f7	4375	*/
<>	144:ef7eb2e8f9f7	4376	__STATIC_INLINE uint32_t LL_RCC_IsEnabledIT_LSECSS(void)
<>	144:ef7eb2e8f9f7	4377	{
<>	144:ef7eb2e8f9f7	4378	return (READ_BIT(RCC->CIER, RCC_CIER_LSECSSIE) == (RCC_CIER_LSECSSIE));
<>	144:ef7eb2e8f9f7	4379	}
<>	144:ef7eb2e8f9f7	4380
<>	144:ef7eb2e8f9f7	4381	/**
<>	144:ef7eb2e8f9f7	4382	* @}
<>	144:ef7eb2e8f9f7	4383	*/
<>	144:ef7eb2e8f9f7	4384
<>	144:ef7eb2e8f9f7	4385	#if defined(USE_FULL_LL_DRIVER)
<>	144:ef7eb2e8f9f7	4386	/** @defgroup RCC_LL_EF_Init De-initialization function
<>	144:ef7eb2e8f9f7	4387	* @{
<>	144:ef7eb2e8f9f7	4388	*/
<>	144:ef7eb2e8f9f7	4389	ErrorStatus LL_RCC_DeInit(void);
<>	144:ef7eb2e8f9f7	4390	/**
<>	144:ef7eb2e8f9f7	4391	* @}
<>	144:ef7eb2e8f9f7	4392	*/
<>	144:ef7eb2e8f9f7	4393
<>	144:ef7eb2e8f9f7	4394	/** @defgroup RCC_LL_EF_Get_Freq Get system and peripherals clocks frequency functions
<>	144:ef7eb2e8f9f7	4395	* @{
<>	144:ef7eb2e8f9f7	4396	*/
<>	144:ef7eb2e8f9f7	4397	void LL_RCC_GetSystemClocksFreq(LL_RCC_ClocksTypeDef *RCC_Clocks);
<>	144:ef7eb2e8f9f7	4398	uint32_t LL_RCC_GetUSARTClockFreq(uint32_t USARTxSource);
<>	144:ef7eb2e8f9f7	4399	#if defined(UART4) \|\| defined(UART5)
<>	144:ef7eb2e8f9f7	4400	uint32_t LL_RCC_GetUARTClockFreq(uint32_t UARTxSource);
<>	144:ef7eb2e8f9f7	4401	#endif /* UART4 \|\| UART5 */
<>	144:ef7eb2e8f9f7	4402	uint32_t LL_RCC_GetI2CClockFreq(uint32_t I2CxSource);
<>	144:ef7eb2e8f9f7	4403	uint32_t LL_RCC_GetLPUARTClockFreq(uint32_t LPUARTxSource);
<>	144:ef7eb2e8f9f7	4404	uint32_t LL_RCC_GetLPTIMClockFreq(uint32_t LPTIMxSource);
<>	144:ef7eb2e8f9f7	4405	uint32_t LL_RCC_GetSAIClockFreq(uint32_t SAIxSource);
<>	144:ef7eb2e8f9f7	4406	uint32_t LL_RCC_GetSDMMCClockFreq(uint32_t SDMMCxSource);
<>	144:ef7eb2e8f9f7	4407	uint32_t LL_RCC_GetRNGClockFreq(uint32_t RNGxSource);
<>	144:ef7eb2e8f9f7	4408	#if defined(USB_OTG_FS) \|\| defined(USB)
<>	144:ef7eb2e8f9f7	4409	uint32_t LL_RCC_GetUSBClockFreq(uint32_t USBxSource);
<>	144:ef7eb2e8f9f7	4410	#endif /* USB_OTG_FS \|\| USB */
<>	144:ef7eb2e8f9f7	4411	uint32_t LL_RCC_GetADCClockFreq(uint32_t ADCxSource);
<>	144:ef7eb2e8f9f7	4412	uint32_t LL_RCC_GetSWPMIClockFreq(uint32_t SWPMIxSource);
<>	144:ef7eb2e8f9f7	4413	#if defined(DFSDM1_Channel0)
<>	144:ef7eb2e8f9f7	4414	uint32_t LL_RCC_GetDFSDMClockFreq(uint32_t DFSDMxSource);
<>	144:ef7eb2e8f9f7	4415	#endif /* DFSDM1_Channel0 */
<>	144:ef7eb2e8f9f7	4416	/**
<>	144:ef7eb2e8f9f7	4417	* @}
<>	144:ef7eb2e8f9f7	4418	*/
<>	144:ef7eb2e8f9f7	4419	#endif /* USE_FULL_LL_DRIVER */
<>	144:ef7eb2e8f9f7	4420
<>	144:ef7eb2e8f9f7	4421	/**
<>	144:ef7eb2e8f9f7	4422	* @}
<>	144:ef7eb2e8f9f7	4423	*/
<>	144:ef7eb2e8f9f7	4424
<>	144:ef7eb2e8f9f7	4425	/**
<>	144:ef7eb2e8f9f7	4426	* @}
<>	144:ef7eb2e8f9f7	4427	*/
<>	144:ef7eb2e8f9f7	4428
<>	144:ef7eb2e8f9f7	4429	#endif /* defined(RCC) */
<>	144:ef7eb2e8f9f7	4430
<>	144:ef7eb2e8f9f7	4431	/**
<>	144:ef7eb2e8f9f7	4432	* @}
<>	144:ef7eb2e8f9f7	4433	*/
<>	144:ef7eb2e8f9f7	4434
<>	144:ef7eb2e8f9f7	4435	#ifdef __cplusplus
<>	144:ef7eb2e8f9f7	4436	}
<>	144:ef7eb2e8f9f7	4437	#endif
<>	144:ef7eb2e8f9f7	4438
<>	144:ef7eb2e8f9f7	4439	#endif /* __STM32L4xx_LL_RCC_H */
<>	144:ef7eb2e8f9f7	4440
<>	144:ef7eb2e8f9f7	4441	/********************** (C) COPYRIGHT STMicroelectronics *END OF FILE**/