Fawwaz Nadzmy / mbed-STM

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targets/TARGET_Silicon_Labs/TARGET_EFM32/TARGET_EFM32WG/device/efm32wg_fpueh.h@153:9398a535854b, 2016-12-22 (annotated)

Committer:
fwndz
Date:
Thu Dec 22 05:12:40 2016 +0000
Revision:
153:9398a535854b
Parent:
150:02e0a0aed4ec 
device target maximize

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<> 150:02e0a0aed4ec 10 * Permission is granted to anyone to use this software for any purpose,
<> 150:02e0a0aed4ec 11 * including commercial applications, and to alter it and redistribute it
<> 150:02e0a0aed4ec 12 * freely, subject to the following restrictions:
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<> 150:02e0a0aed4ec 14 * 1. The origin of this software must not be misrepresented; you must not
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<> 150:02e0a0aed4ec 18 * 3. This notice may not be removed or altered from any source distribution.
<> 150:02e0a0aed4ec 19 *
<> 150:02e0a0aed4ec 20 * DISCLAIMER OF WARRANTY/LIMITATION OF REMEDIES: Silicon Laboratories, Inc.
<> 150:02e0a0aed4ec 21 * has no obligation to support this Software. Silicon Laboratories, Inc. is
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<> 150:02e0a0aed4ec 37 * @defgroup EFM32WG_FPUEH
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<> 150:02e0a0aed4ec 39 * @brief EFM32WG_FPUEH Register Declaration
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<> 150:02e0a0aed4ec 41 typedef struct
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<> 150:02e0a0aed4ec 45 __IOM uint32_t IFC; /**< Interrupt Flag Clear Register */
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<> 150:02e0a0aed4ec 50 * @defgroup EFM32WG_FPUEH_BitFields
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<> 150:02e0a0aed4ec 53
<> 150:02e0a0aed4ec 54 /* Bit fields for FPUEH IF */
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<> 150:02e0a0aed4ec 64 #define _FPUEH_IF_FPDZC_MASK 0x2UL /**< Bit mask for FPUEH_FPDZC */
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<> 150:02e0a0aed4ec 69 #define _FPUEH_IF_FPUFC_MASK 0x4UL /**< Bit mask for FPUEH_FPUFC */
<> 150:02e0a0aed4ec 70 #define _FPUEH_IF_FPUFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 71 #define FPUEH_IF_FPUFC_DEFAULT (_FPUEH_IF_FPUFC_DEFAULT << 2) /**< Shifted mode DEFAULT for FPUEH_IF */
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<> 150:02e0a0aed4ec 73 #define _FPUEH_IF_FPOFC_SHIFT 3 /**< Shift value for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 74 #define _FPUEH_IF_FPOFC_MASK 0x8UL /**< Bit mask for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 75 #define _FPUEH_IF_FPOFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 76 #define FPUEH_IF_FPOFC_DEFAULT (_FPUEH_IF_FPOFC_DEFAULT << 3) /**< Shifted mode DEFAULT for FPUEH_IF */
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<> 150:02e0a0aed4ec 78 #define _FPUEH_IF_FPIDC_SHIFT 4 /**< Shift value for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 79 #define _FPUEH_IF_FPIDC_MASK 0x10UL /**< Bit mask for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 80 #define _FPUEH_IF_FPIDC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 81 #define FPUEH_IF_FPIDC_DEFAULT (_FPUEH_IF_FPIDC_DEFAULT << 4) /**< Shifted mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 82 #define FPUEH_IF_FPIXC (0x1UL << 5) /**< FPU inexact exception */
<> 150:02e0a0aed4ec 83 #define _FPUEH_IF_FPIXC_SHIFT 5 /**< Shift value for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 84 #define _FPUEH_IF_FPIXC_MASK 0x20UL /**< Bit mask for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 85 #define _FPUEH_IF_FPIXC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 86 #define FPUEH_IF_FPIXC_DEFAULT (_FPUEH_IF_FPIXC_DEFAULT << 5) /**< Shifted mode DEFAULT for FPUEH_IF */
<> 150:02e0a0aed4ec 87
<> 150:02e0a0aed4ec 88 /* Bit fields for FPUEH IFS */
<> 150:02e0a0aed4ec 89 #define _FPUEH_IFS_RESETVALUE 0x00000000UL /**< Default value for FPUEH_IFS */
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<> 150:02e0a0aed4ec 93 #define _FPUEH_IFS_FPIOC_MASK 0x1UL /**< Bit mask for FPUEH_FPIOC */
<> 150:02e0a0aed4ec 94 #define _FPUEH_IFS_FPIOC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFS */
<> 150:02e0a0aed4ec 95 #define FPUEH_IFS_FPIOC_DEFAULT (_FPUEH_IFS_FPIOC_DEFAULT << 0) /**< Shifted mode DEFAULT for FPUEH_IFS */
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<> 150:02e0a0aed4ec 110 #define FPUEH_IFS_FPOFC_DEFAULT (_FPUEH_IFS_FPOFC_DEFAULT << 3) /**< Shifted mode DEFAULT for FPUEH_IFS */
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<> 150:02e0a0aed4ec 113 #define _FPUEH_IFS_FPIDC_MASK 0x10UL /**< Bit mask for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 114 #define _FPUEH_IFS_FPIDC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFS */
<> 150:02e0a0aed4ec 115 #define FPUEH_IFS_FPIDC_DEFAULT (_FPUEH_IFS_FPIDC_DEFAULT << 4) /**< Shifted mode DEFAULT for FPUEH_IFS */
<> 150:02e0a0aed4ec 116 #define FPUEH_IFS_FPIXC (0x1UL << 5) /**< Set FPIXC Interrupt Flag */
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<> 150:02e0a0aed4ec 119 #define _FPUEH_IFS_FPIXC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFS */
<> 150:02e0a0aed4ec 120 #define FPUEH_IFS_FPIXC_DEFAULT (_FPUEH_IFS_FPIXC_DEFAULT << 5) /**< Shifted mode DEFAULT for FPUEH_IFS */
<> 150:02e0a0aed4ec 121
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<> 150:02e0a0aed4ec 126 #define _FPUEH_IFC_FPIOC_SHIFT 0 /**< Shift value for FPUEH_FPIOC */
<> 150:02e0a0aed4ec 127 #define _FPUEH_IFC_FPIOC_MASK 0x1UL /**< Bit mask for FPUEH_FPIOC */
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<> 150:02e0a0aed4ec 129 #define FPUEH_IFC_FPIOC_DEFAULT (_FPUEH_IFC_FPIOC_DEFAULT << 0) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 130 #define FPUEH_IFC_FPDZC (0x1UL << 1) /**< Clear FPDZC Interrupt Flag */
<> 150:02e0a0aed4ec 131 #define _FPUEH_IFC_FPDZC_SHIFT 1 /**< Shift value for FPUEH_FPDZC */
<> 150:02e0a0aed4ec 132 #define _FPUEH_IFC_FPDZC_MASK 0x2UL /**< Bit mask for FPUEH_FPDZC */
<> 150:02e0a0aed4ec 133 #define _FPUEH_IFC_FPDZC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 134 #define FPUEH_IFC_FPDZC_DEFAULT (_FPUEH_IFC_FPDZC_DEFAULT << 1) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 135 #define FPUEH_IFC_FPUFC (0x1UL << 2) /**< Clear FPUFC Interrupt Flag */
<> 150:02e0a0aed4ec 136 #define _FPUEH_IFC_FPUFC_SHIFT 2 /**< Shift value for FPUEH_FPUFC */
<> 150:02e0a0aed4ec 137 #define _FPUEH_IFC_FPUFC_MASK 0x4UL /**< Bit mask for FPUEH_FPUFC */
<> 150:02e0a0aed4ec 138 #define _FPUEH_IFC_FPUFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 139 #define FPUEH_IFC_FPUFC_DEFAULT (_FPUEH_IFC_FPUFC_DEFAULT << 2) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 140 #define FPUEH_IFC_FPOFC (0x1UL << 3) /**< Clear FPOFC Interrupt Flag */
<> 150:02e0a0aed4ec 141 #define _FPUEH_IFC_FPOFC_SHIFT 3 /**< Shift value for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 142 #define _FPUEH_IFC_FPOFC_MASK 0x8UL /**< Bit mask for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 143 #define _FPUEH_IFC_FPOFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 144 #define FPUEH_IFC_FPOFC_DEFAULT (_FPUEH_IFC_FPOFC_DEFAULT << 3) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 145 #define FPUEH_IFC_FPIDC (0x1UL << 4) /**< Clear FPIDC Interrupt Flag */
<> 150:02e0a0aed4ec 146 #define _FPUEH_IFC_FPIDC_SHIFT 4 /**< Shift value for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 147 #define _FPUEH_IFC_FPIDC_MASK 0x10UL /**< Bit mask for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 148 #define _FPUEH_IFC_FPIDC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 149 #define FPUEH_IFC_FPIDC_DEFAULT (_FPUEH_IFC_FPIDC_DEFAULT << 4) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 150 #define FPUEH_IFC_FPIXC (0x1UL << 5) /**< Clear FPIXC Interrupt Flag */
<> 150:02e0a0aed4ec 151 #define _FPUEH_IFC_FPIXC_SHIFT 5 /**< Shift value for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 152 #define _FPUEH_IFC_FPIXC_MASK 0x20UL /**< Bit mask for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 153 #define _FPUEH_IFC_FPIXC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 154 #define FPUEH_IFC_FPIXC_DEFAULT (_FPUEH_IFC_FPIXC_DEFAULT << 5) /**< Shifted mode DEFAULT for FPUEH_IFC */
<> 150:02e0a0aed4ec 155
<> 150:02e0a0aed4ec 156 /* Bit fields for FPUEH IEN */
<> 150:02e0a0aed4ec 157 #define _FPUEH_IEN_RESETVALUE 0x00000000UL /**< Default value for FPUEH_IEN */
<> 150:02e0a0aed4ec 158 #define _FPUEH_IEN_MASK 0x0000003FUL /**< Mask for FPUEH_IEN */
<> 150:02e0a0aed4ec 159 #define FPUEH_IEN_FPIOC (0x1UL << 0) /**< FPIOC Interrupt Enable */
<> 150:02e0a0aed4ec 160 #define _FPUEH_IEN_FPIOC_SHIFT 0 /**< Shift value for FPUEH_FPIOC */
<> 150:02e0a0aed4ec 161 #define _FPUEH_IEN_FPIOC_MASK 0x1UL /**< Bit mask for FPUEH_FPIOC */
<> 150:02e0a0aed4ec 162 #define _FPUEH_IEN_FPIOC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 163 #define FPUEH_IEN_FPIOC_DEFAULT (_FPUEH_IEN_FPIOC_DEFAULT << 0) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 164 #define FPUEH_IEN_FPDZC (0x1UL << 1) /**< FPDZC Interrupt Enable */
<> 150:02e0a0aed4ec 165 #define _FPUEH_IEN_FPDZC_SHIFT 1 /**< Shift value for FPUEH_FPDZC */
<> 150:02e0a0aed4ec 166 #define _FPUEH_IEN_FPDZC_MASK 0x2UL /**< Bit mask for FPUEH_FPDZC */
<> 150:02e0a0aed4ec 167 #define _FPUEH_IEN_FPDZC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 168 #define FPUEH_IEN_FPDZC_DEFAULT (_FPUEH_IEN_FPDZC_DEFAULT << 1) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 169 #define FPUEH_IEN_FPUFC (0x1UL << 2) /**< FPUFC Interrupt Enable */
<> 150:02e0a0aed4ec 170 #define _FPUEH_IEN_FPUFC_SHIFT 2 /**< Shift value for FPUEH_FPUFC */
<> 150:02e0a0aed4ec 171 #define _FPUEH_IEN_FPUFC_MASK 0x4UL /**< Bit mask for FPUEH_FPUFC */
<> 150:02e0a0aed4ec 172 #define _FPUEH_IEN_FPUFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 173 #define FPUEH_IEN_FPUFC_DEFAULT (_FPUEH_IEN_FPUFC_DEFAULT << 2) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 174 #define FPUEH_IEN_FPOFC (0x1UL << 3) /**< FPOFC Interrupt Enable */
<> 150:02e0a0aed4ec 175 #define _FPUEH_IEN_FPOFC_SHIFT 3 /**< Shift value for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 176 #define _FPUEH_IEN_FPOFC_MASK 0x8UL /**< Bit mask for FPUEH_FPOFC */
<> 150:02e0a0aed4ec 177 #define _FPUEH_IEN_FPOFC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 178 #define FPUEH_IEN_FPOFC_DEFAULT (_FPUEH_IEN_FPOFC_DEFAULT << 3) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 179 #define FPUEH_IEN_FPIDC (0x1UL << 4) /**< FPIDC Interrupt Enable */
<> 150:02e0a0aed4ec 180 #define _FPUEH_IEN_FPIDC_SHIFT 4 /**< Shift value for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 181 #define _FPUEH_IEN_FPIDC_MASK 0x10UL /**< Bit mask for FPUEH_FPIDC */
<> 150:02e0a0aed4ec 182 #define _FPUEH_IEN_FPIDC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 183 #define FPUEH_IEN_FPIDC_DEFAULT (_FPUEH_IEN_FPIDC_DEFAULT << 4) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 184 #define FPUEH_IEN_FPIXC (0x1UL << 5) /**< FPIXC Interrupt Enable */
<> 150:02e0a0aed4ec 185 #define _FPUEH_IEN_FPIXC_SHIFT 5 /**< Shift value for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 186 #define _FPUEH_IEN_FPIXC_MASK 0x20UL /**< Bit mask for FPUEH_FPIXC */
<> 150:02e0a0aed4ec 187 #define _FPUEH_IEN_FPIXC_DEFAULT 0x00000000UL /**< Mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 188 #define FPUEH_IEN_FPIXC_DEFAULT (_FPUEH_IEN_FPIXC_DEFAULT << 5) /**< Shifted mode DEFAULT for FPUEH_IEN */
<> 150:02e0a0aed4ec 189
<> 150:02e0a0aed4ec 190 /** @} End of group EFM32WG_FPUEH */
<> 150:02e0a0aed4ec 191 /** @} End of group Parts */
<> 150:02e0a0aed4ec 192