mbed-dev | Mbed

SilentSensors » Code » mbed-dev

SilentSensors / mbed-dev

Fork of mbed-dev by mbed official

targets/TARGET_Freescale/TARGET_K20XX/TARGET_TEENSY3_1/device/MK20DX256.h@149:156823d33999, 2016-10-28 (annotated)

Committer:: <>
Date:: Fri Oct 28 11:17:30 2016 +0100
Revision:: 149:156823d33999
Parent:: targets/cmsis/TARGET_Freescale/TARGET_K20XX/TARGET_TEENSY3_1/MK20DX256.h@144:ef7eb2e8f9f7

This updates the lib to the mbed lib v128

NOTE: This release includes a restructuring of the file and directory locations and thus some

include paths in your code may need updating accordingly.

Who changed what in which revision?

User	Revision	Line number	New contents of line
<>	144:ef7eb2e8f9f7	1	/*
<>	144:ef7eb2e8f9f7	2	** ###################################################################
<>	144:ef7eb2e8f9f7	3	** Processors: MK20DX64VLH7
<>	144:ef7eb2e8f9f7	4	** MK20DX128VLH7
<>	144:ef7eb2e8f9f7	5	** MK20DX256VLH7
<>	144:ef7eb2e8f9f7	6	** MK20DX64VLK7
<>	144:ef7eb2e8f9f7	7	** MK20DX128VLK7
<>	144:ef7eb2e8f9f7	8	** MK20DX256VLK7
<>	144:ef7eb2e8f9f7	9	** MK20DX128VLL7
<>	144:ef7eb2e8f9f7	10	** MK20DX256VLL7
<>	144:ef7eb2e8f9f7	11	** MK20DX64VMB7
<>	144:ef7eb2e8f9f7	12	** MK20DX128VMB7
<>	144:ef7eb2e8f9f7	13	** MK20DX256VMB7
<>	144:ef7eb2e8f9f7	14	** MK20DX128VML7
<>	144:ef7eb2e8f9f7	15	** MK20DX256VML7
<>	144:ef7eb2e8f9f7	16	**
<>	144:ef7eb2e8f9f7	17	** Compilers: ARM Compiler
<>	144:ef7eb2e8f9f7	18	** Freescale C/C++ for Embedded ARM
<>	144:ef7eb2e8f9f7	19	** GNU C Compiler
<>	144:ef7eb2e8f9f7	20	** IAR ANSI C/C++ Compiler for ARM
<>	144:ef7eb2e8f9f7	21	**
<>	144:ef7eb2e8f9f7	22	** Reference manual: Kxx (P1 silicon) Sub-Family Reference Manual Rev. 0, draft A Oct 2011
<>	144:ef7eb2e8f9f7	23	** Version: rev. 1.0, 2012-01-15
<>	144:ef7eb2e8f9f7	24	**
<>	144:ef7eb2e8f9f7	25	** Abstract:
<>	144:ef7eb2e8f9f7	26	** Provides a system configuration function and a global variable that
<>	144:ef7eb2e8f9f7	27	** contains the system frequency. It configures the device and initializes
<>	144:ef7eb2e8f9f7	28	** the oscillator (PLL) that is part of the microcontroller device.
<>	144:ef7eb2e8f9f7	29	**
<>	144:ef7eb2e8f9f7	30	** Copyright: 2015 Freescale Semiconductor, Inc. All Rights Reserved.
<>	144:ef7eb2e8f9f7	31	**
<>	144:ef7eb2e8f9f7	32	** http: www.freescale.com
<>	144:ef7eb2e8f9f7	33	** mail: support@freescale.com
<>	144:ef7eb2e8f9f7	34	**
<>	144:ef7eb2e8f9f7	35	** Revisions:
<>	144:ef7eb2e8f9f7	36	** - rev. 1.0 (2012-01-15)
<>	144:ef7eb2e8f9f7	37	** Initial public version.
<>	144:ef7eb2e8f9f7	38	**
<>	144:ef7eb2e8f9f7	39	** ###################################################################
<>	144:ef7eb2e8f9f7	40	*/
<>	144:ef7eb2e8f9f7	41
<>	144:ef7eb2e8f9f7	42	/**
<>	144:ef7eb2e8f9f7	43	* @file MK20DX256.h
<>	144:ef7eb2e8f9f7	44	* @version 2.0
<>	144:ef7eb2e8f9f7	45	* @date 2012-03-19
<>	144:ef7eb2e8f9f7	46	* @brief CMSIS Peripheral Access Layer for MK20DX256
<>	144:ef7eb2e8f9f7	47	*
<>	144:ef7eb2e8f9f7	48	* CMSIS Peripheral Access Layer for MK20DX256
<>	144:ef7eb2e8f9f7	49	*/
<>	144:ef7eb2e8f9f7	50
<>	144:ef7eb2e8f9f7	51	#if !defined(MK20DX256_H_)
<>	144:ef7eb2e8f9f7	52	#define MK20DX256_H_ /*< Symbol preventing repeated inclusion /
<>	144:ef7eb2e8f9f7	53	#define MCU_MK20DX256
<>	144:ef7eb2e8f9f7	54	/** Memory map major version (memory maps with equal major version number are
<>	144:ef7eb2e8f9f7	55	* compatible) */
<>	144:ef7eb2e8f9f7	56	#define MCU_MEM_MAP_VERSION 0x0200u
<>	144:ef7eb2e8f9f7	57	/** Memory map minor version */
<>	144:ef7eb2e8f9f7	58	#define MCU_MEM_MAP_VERSION_MINOR 0x0000u
<>	144:ef7eb2e8f9f7	59
<>	144:ef7eb2e8f9f7	60	/**
<>	144:ef7eb2e8f9f7	61	* @brief Macro to access a single bit of a peripheral register (bit band region
<>	144:ef7eb2e8f9f7	62	* 0x40000000 to 0x400FFFFF) using the bit-band alias region access.
<>	144:ef7eb2e8f9f7	63	* @param Reg Register to access.
<>	144:ef7eb2e8f9f7	64	* @param Bit Bit number to access.
<>	144:ef7eb2e8f9f7	65	* @return Value of the targeted bit in the bit band region.
<>	144:ef7eb2e8f9f7	66	*/
<>	144:ef7eb2e8f9f7	67	#define BITBAND_REG(Reg,Bit) (((uint32_t volatile)(0x42000000u + (32u((uint32_t)&(Reg) - (uint32_t)0x40000000u)) + (4u((uint32_t)(Bit))))))
<>	144:ef7eb2e8f9f7	68
<>	144:ef7eb2e8f9f7	69	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	70	-- Interrupt vector numbers
<>	144:ef7eb2e8f9f7	71	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	72
<>	144:ef7eb2e8f9f7	73	/**
<>	144:ef7eb2e8f9f7	74	* @addtogroup Interrupt_vector_numbers Interrupt vector numbers
<>	144:ef7eb2e8f9f7	75	* @{
<>	144:ef7eb2e8f9f7	76	*/
<>	144:ef7eb2e8f9f7	77
<>	144:ef7eb2e8f9f7	78	/** Interrupt Number Definitions */
<>	144:ef7eb2e8f9f7	79	typedef enum IRQn {
<>	144:ef7eb2e8f9f7	80	/* Core interrupts */
<>	144:ef7eb2e8f9f7	81	NonMaskableInt_IRQn = -14, /*< Non Maskable Interrupt /
<>	144:ef7eb2e8f9f7	82	MemoryManagement_IRQn = -12, /*< Cortex-M4 Memory Management Interrupt /
<>	144:ef7eb2e8f9f7	83	BusFault_IRQn = -11, /*< Cortex-M4 Bus Fault Interrupt /
<>	144:ef7eb2e8f9f7	84	UsageFault_IRQn = -10, /*< Cortex-M4 Usage Fault Interrupt /
<>	144:ef7eb2e8f9f7	85	SVCall_IRQn = -5, /*< Cortex-M4 SV Call Interrupt /
<>	144:ef7eb2e8f9f7	86	DebugMonitor_IRQn = -4, /*< Cortex-M4 Debug Monitor Interrupt /
<>	144:ef7eb2e8f9f7	87	PendSV_IRQn = -2, /*< Cortex-M4 Pend SV Interrupt /
<>	144:ef7eb2e8f9f7	88	SysTick_IRQn = -1, /*< Cortex-M4 System Tick Interrupt /
<>	144:ef7eb2e8f9f7	89
<>	144:ef7eb2e8f9f7	90	/* Device specific interrupts */
<>	144:ef7eb2e8f9f7	91
<>	144:ef7eb2e8f9f7	92	DMA0_IRQn = 0, /*< DMA channel 0 transfer complete interrupt /
<>	144:ef7eb2e8f9f7	93	DMA1_IRQn = 1, /*< DMA channel 1 transfer complete interrupt /
<>	144:ef7eb2e8f9f7	94	DMA2_IRQn = 2, /*< DMA channel 2 transfer complete interrupt /
<>	144:ef7eb2e8f9f7	95	DMA3_IRQn = 3, /*< DMA channel 3 transfer complete interrupt /
<>	144:ef7eb2e8f9f7	96	DMA4_IRQn = 4,
<>	144:ef7eb2e8f9f7	97	DMA5_IRQn = 5,
<>	144:ef7eb2e8f9f7	98	DMA6_IRQn = 6,
<>	144:ef7eb2e8f9f7	99	DMA7_IRQn = 7,
<>	144:ef7eb2e8f9f7	100	DMA8_IRQn = 8,
<>	144:ef7eb2e8f9f7	101	DMA9_IRQn = 9,
<>	144:ef7eb2e8f9f7	102	DMA10_IRQn = 10,
<>	144:ef7eb2e8f9f7	103	DMA11_IRQn = 11,
<>	144:ef7eb2e8f9f7	104	DMA12_IRQn = 12,
<>	144:ef7eb2e8f9f7	105	DMA13_IRQn = 13,
<>	144:ef7eb2e8f9f7	106	DMA14_IRQn = 14,
<>	144:ef7eb2e8f9f7	107	DMA15_IRQn = 15,
<>	144:ef7eb2e8f9f7	108	DMA_Error_IRQn = 16, /*< DMA error interrupt /
<>	144:ef7eb2e8f9f7	109	Reserved33_IRQn = 17,
<>	144:ef7eb2e8f9f7	110	FTFL_IRQn = 18, /*< FTFL interrupt /
<>	144:ef7eb2e8f9f7	111	Read_Collision_IRQn = 19, /*< Read collision interrupt /
<>	144:ef7eb2e8f9f7	112	LVD_LVW_IRQn = 20, /*< Low Voltage Detect, Low Voltage Warning /
<>	144:ef7eb2e8f9f7	113	LLW_IRQn = 21, /*< Low Leakage Wakeup /
<>	144:ef7eb2e8f9f7	114	Watchdog_IRQn = 22, /*< WDOG interrupt /
<>	144:ef7eb2e8f9f7	115	Reserved39_IRQn = 23,
<>	144:ef7eb2e8f9f7	116	I2C0_IRQn = 24, /*< I2C0 interrupt /
<>	144:ef7eb2e8f9f7	117	I2C1_IRQn = 25,
<>	144:ef7eb2e8f9f7	118	SPI0_IRQn = 26, /*< SPI0 interrupt /
<>	144:ef7eb2e8f9f7	119	SPI1_IRQn = 27,
<>	144:ef7eb2e8f9f7	120	Reserved44_IRQn = 28,
<>	144:ef7eb2e8f9f7	121	CAN0_ORed_Message_buffer_IRQn = 29, /*< CAN0 OR'd message buffers interrupt /
<>	144:ef7eb2e8f9f7	122	CAN0_Bus_Off_IRQn = 30, /*< CAN0 bus off interrupt /
<>	144:ef7eb2e8f9f7	123	CAN0_Error_IRQn = 31, /*< CAN0 error interrupt /
<>	144:ef7eb2e8f9f7	124	CAN0_Tx_Warning_IRQn = 32, /*< CAN0 Tx warning interrupt /
<>	144:ef7eb2e8f9f7	125	CAN0_Rx_Warning_IRQn = 33, /*< CAN0 Rx warning interrupt /
<>	144:ef7eb2e8f9f7	126	CAN0_Wake_Up_IRQn = 34, /*< CAN0 wake up interrupt /
<>	144:ef7eb2e8f9f7	127	I2S0_Tx_IRQn = 35, /*< I2S0 transmit interrupt /
<>	144:ef7eb2e8f9f7	128	I2S0_Rx_IRQn = 36, /*< I2S0 receive interrupt /
<>	144:ef7eb2e8f9f7	129	Reserved53_IRQn = 37,
<>	144:ef7eb2e8f9f7	130	Reserved54_IRQn = 38,
<>	144:ef7eb2e8f9f7	131	Reserved55_IRQn = 39,
<>	144:ef7eb2e8f9f7	132	Reserved56_IRQn = 40,
<>	144:ef7eb2e8f9f7	133	Reserved57_IRQn = 41,
<>	144:ef7eb2e8f9f7	134	Reserved58_IRQn = 42,
<>	144:ef7eb2e8f9f7	135	Reserved59_IRQn = 43,
<>	144:ef7eb2e8f9f7	136	UART0_LON_IRQn = 44, /*< UART0 LON interrupt /
<>	144:ef7eb2e8f9f7	137	UART0_RX_TX_IRQn = 45, /*< UART0 receive/transmit interrupt /
<>	144:ef7eb2e8f9f7	138	UART0_ERR_IRQn = 46, /*< UART0 error interrupt /
<>	144:ef7eb2e8f9f7	139	UART1_RX_TX_IRQn = 47, /*< UART1 receive/transmit interrupt /
<>	144:ef7eb2e8f9f7	140	UART1_ERR_IRQn = 48, /*< UART1 error interrupt /
<>	144:ef7eb2e8f9f7	141	UART2_RX_TX_IRQn = 49, /*< UART2 receive/transmit interrupt /
<>	144:ef7eb2e8f9f7	142	UART2_ERR_IRQn = 50, /*< UART2 error interrupt /
<>	144:ef7eb2e8f9f7	143	Reserved67_IRQn = 51,
<>	144:ef7eb2e8f9f7	144	Reserved68_IRQn = 52,
<>	144:ef7eb2e8f9f7	145	Reserved69_IRQn = 53,
<>	144:ef7eb2e8f9f7	146	Reserved70_IRQn = 54,
<>	144:ef7eb2e8f9f7	147	Reserved71_IRQn = 55,
<>	144:ef7eb2e8f9f7	148	Reserved72_IRQn = 56,
<>	144:ef7eb2e8f9f7	149	ADC0_IRQn = 57, /*< ADC0 interrupt /
<>	144:ef7eb2e8f9f7	150	ADC1_IRQn = 58,
<>	144:ef7eb2e8f9f7	151	CMP0_IRQn = 59, /*< CMP0 interrupt /
<>	144:ef7eb2e8f9f7	152	CMP1_IRQn = 60, /*< CMP1 interrupt /
<>	144:ef7eb2e8f9f7	153	CMP2_IRQn = 61,
<>	144:ef7eb2e8f9f7	154	FTM0_IRQn = 62, /*< FTM0 fault, overflow and channels interrupt /
<>	144:ef7eb2e8f9f7	155	FTM1_IRQn = 63, /*< FTM1 fault, overflow and channels interrupt /
<>	144:ef7eb2e8f9f7	156	FTM2_IRQn = 64,
<>	144:ef7eb2e8f9f7	157	CMT_IRQn = 65, /*< CMT interrupt /
<>	144:ef7eb2e8f9f7	158	RTC_IRQn = 66, /*< RTC interrupt /
<>	144:ef7eb2e8f9f7	159	RTC_Seconds_IRQn = 67, /*< RTC seconds interrupt /
<>	144:ef7eb2e8f9f7	160	PIT0_IRQn = 68, /*< PIT timer channel 0 interrupt /
<>	144:ef7eb2e8f9f7	161	PIT1_IRQn = 69, /*< PIT timer channel 1 interrupt /
<>	144:ef7eb2e8f9f7	162	PIT2_IRQn = 70, /*< PIT timer channel 2 interrupt /
<>	144:ef7eb2e8f9f7	163	PIT3_IRQn = 71, /*< PIT timer channel 3 interrupt /
<>	144:ef7eb2e8f9f7	164	PDB0_IRQn = 72, /*< PDB0 interrupt /
<>	144:ef7eb2e8f9f7	165	USB0_IRQn = 73, /*< USB0 interrupt /
<>	144:ef7eb2e8f9f7	166	USBDCD_IRQn = 74, /*< USBDCD interrupt /
<>	144:ef7eb2e8f9f7	167	Reserved91_IRQn = 75,
<>	144:ef7eb2e8f9f7	168	Reserved92_IRQn = 76,
<>	144:ef7eb2e8f9f7	169	Reserved93_IRQn = 77,
<>	144:ef7eb2e8f9f7	170	Reserved94_IRQn = 78,
<>	144:ef7eb2e8f9f7	171	Reserved95_IRQn = 79,
<>	144:ef7eb2e8f9f7	172	Reserved96_IRQn = 80,
<>	144:ef7eb2e8f9f7	173	DAC0_IRQn = 81,
<>	144:ef7eb2e8f9f7	174	Reserved98_IRQn = 82,
<>	144:ef7eb2e8f9f7	175	TSI0_IRQn = 83, /*< TSI0 interrupt /
<>	144:ef7eb2e8f9f7	176	MCG_IRQn = 84, /*< MCG interrupt /
<>	144:ef7eb2e8f9f7	177	LPTimer_IRQn = 85, /*< LPTimer interrupt /
<>	144:ef7eb2e8f9f7	178	Reserved102_IRQn = 86,
<>	144:ef7eb2e8f9f7	179	PORTA_IRQn = 87, /*< Port A interrupt /
<>	144:ef7eb2e8f9f7	180	PORTB_IRQn = 88, /*< Port B interrupt /
<>	144:ef7eb2e8f9f7	181	PORTC_IRQn = 89, /*< Port C interrupt /
<>	144:ef7eb2e8f9f7	182	PORTD_IRQn = 90, /*< Port D interrupt /
<>	144:ef7eb2e8f9f7	183	PORTE_IRQn = 91, /*< Port E interrupt /
<>	144:ef7eb2e8f9f7	184	Reserved108_IRQn = 92,
<>	144:ef7eb2e8f9f7	185	Reserved109_IRQn = 93,
<>	144:ef7eb2e8f9f7	186	SWI_IRQn = 94 /*< Software interrupt /
<>	144:ef7eb2e8f9f7	187
<>	144:ef7eb2e8f9f7	188	} IRQn_Type;
<>	144:ef7eb2e8f9f7	189
<>	144:ef7eb2e8f9f7	190	/**
<>	144:ef7eb2e8f9f7	191	* @}
<>	144:ef7eb2e8f9f7	192	/ / end of group Interrupt_vector_numbers */
<>	144:ef7eb2e8f9f7	193
<>	144:ef7eb2e8f9f7	194
<>	144:ef7eb2e8f9f7	195	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	196	-- Cortex M4 Core Configuration
<>	144:ef7eb2e8f9f7	197	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	198
<>	144:ef7eb2e8f9f7	199	/**
<>	144:ef7eb2e8f9f7	200	* @addtogroup Cortex_Core_Configuration Cortex M4 Core Configuration
<>	144:ef7eb2e8f9f7	201	* @{
<>	144:ef7eb2e8f9f7	202	*/
<>	144:ef7eb2e8f9f7	203
<>	144:ef7eb2e8f9f7	204	#define __MPU_PRESENT 0 /*< Defines if an MPU is present or not /
<>	144:ef7eb2e8f9f7	205	#define __NVIC_PRIO_BITS 4 /*< Number of priority bits implemented in the NVIC /
<>	144:ef7eb2e8f9f7	206	#define __Vendor_SysTickConfig 0 /*< Vendor specific implementation of SysTickConfig is defined /
<>	144:ef7eb2e8f9f7	207
<>	144:ef7eb2e8f9f7	208	#include "core_cm4.h" /* Core Peripheral Access Layer */
<>	144:ef7eb2e8f9f7	209	#include "system_MK20DX256.h" /* Device specific configuration file */
<>	144:ef7eb2e8f9f7	210
<>	144:ef7eb2e8f9f7	211	/**
<>	144:ef7eb2e8f9f7	212	* @}
<>	144:ef7eb2e8f9f7	213	/ / end of group Cortex_Core_Configuration */
<>	144:ef7eb2e8f9f7	214
<>	144:ef7eb2e8f9f7	215
<>	144:ef7eb2e8f9f7	216	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	217	-- Device Peripheral Access Layer
<>	144:ef7eb2e8f9f7	218	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	219
<>	144:ef7eb2e8f9f7	220	/**
<>	144:ef7eb2e8f9f7	221	* @addtogroup Peripheral_access_layer Device Peripheral Access Layer
<>	144:ef7eb2e8f9f7	222	* @{
<>	144:ef7eb2e8f9f7	223	*/
<>	144:ef7eb2e8f9f7	224
<>	144:ef7eb2e8f9f7	225
<>	144:ef7eb2e8f9f7	226	/*
<>	144:ef7eb2e8f9f7	227	** Start of section using anonymous unions
<>	144:ef7eb2e8f9f7	228	*/
<>	144:ef7eb2e8f9f7	229
<>	144:ef7eb2e8f9f7	230	#if defined(__ARMCC_VERSION)
<>	144:ef7eb2e8f9f7	231	#pragma push
<>	144:ef7eb2e8f9f7	232	#pragma anon_unions
<>	144:ef7eb2e8f9f7	233	#elif defined(__CWCC__)
<>	144:ef7eb2e8f9f7	234	#pragma push
<>	144:ef7eb2e8f9f7	235	#pragma cpp_extensions on
<>	144:ef7eb2e8f9f7	236	#elif defined(__GNUC__)
<>	144:ef7eb2e8f9f7	237	/* anonymous unions are enabled by default */
<>	144:ef7eb2e8f9f7	238	#elif defined(__IAR_SYSTEMS_ICC__)
<>	144:ef7eb2e8f9f7	239	#pragma language=extended
<>	144:ef7eb2e8f9f7	240	#else
<>	144:ef7eb2e8f9f7	241	#error Not supported compiler type
<>	144:ef7eb2e8f9f7	242	#endif
<>	144:ef7eb2e8f9f7	243
<>	144:ef7eb2e8f9f7	244	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	245	-- ADC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	246	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	247
<>	144:ef7eb2e8f9f7	248	/**
<>	144:ef7eb2e8f9f7	249	* @addtogroup ADC_Peripheral_Access_Layer ADC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	250	* @{
<>	144:ef7eb2e8f9f7	251	*/
<>	144:ef7eb2e8f9f7	252
<>	144:ef7eb2e8f9f7	253	/** ADC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	254	typedef struct {
<>	144:ef7eb2e8f9f7	255	__IO uint32_t SC1[2]; /*< ADC status and control registers 1, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	256	__IO uint32_t CFG1; /*< ADC configuration register 1, offset: 0x8 /
<>	144:ef7eb2e8f9f7	257	__IO uint32_t CFG2; /*< Configuration register 2, offset: 0xC /
<>	144:ef7eb2e8f9f7	258	__I uint32_t R[2]; /*< ADC data result register, array offset: 0x10, array step: 0x4 /
<>	144:ef7eb2e8f9f7	259	__IO uint32_t CV1; /*< Compare value registers, offset: 0x18 /
<>	144:ef7eb2e8f9f7	260	__IO uint32_t CV2; /*< Compare value registers, offset: 0x1C /
<>	144:ef7eb2e8f9f7	261	__IO uint32_t SC2; /*< Status and control register 2, offset: 0x20 /
<>	144:ef7eb2e8f9f7	262	__IO uint32_t SC3; /*< Status and control register 3, offset: 0x24 /
<>	144:ef7eb2e8f9f7	263	__IO uint32_t OFS; /*< ADC offset correction register, offset: 0x28 /
<>	144:ef7eb2e8f9f7	264	__IO uint32_t PG; /*< ADC plus-side gain register, offset: 0x2C /
<>	144:ef7eb2e8f9f7	265	__IO uint32_t MG; /*< ADC minus-side gain register, offset: 0x30 /
<>	144:ef7eb2e8f9f7	266	__IO uint32_t CLPD; /*< ADC plus-side general calibration value register, offset: 0x34 /
<>	144:ef7eb2e8f9f7	267	__IO uint32_t CLPS; /*< ADC plus-side general calibration value register, offset: 0x38 /
<>	144:ef7eb2e8f9f7	268	__IO uint32_t CLP4; /*< ADC plus-side general calibration value register, offset: 0x3C /
<>	144:ef7eb2e8f9f7	269	__IO uint32_t CLP3; /*< ADC plus-side general calibration value register, offset: 0x40 /
<>	144:ef7eb2e8f9f7	270	__IO uint32_t CLP2; /*< ADC plus-side general calibration value register, offset: 0x44 /
<>	144:ef7eb2e8f9f7	271	__IO uint32_t CLP1; /*< ADC plus-side general calibration value register, offset: 0x48 /
<>	144:ef7eb2e8f9f7	272	__IO uint32_t CLP0; /*< ADC plus-side general calibration value register, offset: 0x4C /
<>	144:ef7eb2e8f9f7	273	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	274	__IO uint32_t CLMD; /*< ADC minus-side general calibration value register, offset: 0x54 /
<>	144:ef7eb2e8f9f7	275	__IO uint32_t CLMS; /*< ADC minus-side general calibration value register, offset: 0x58 /
<>	144:ef7eb2e8f9f7	276	__IO uint32_t CLM4; /*< ADC minus-side general calibration value register, offset: 0x5C /
<>	144:ef7eb2e8f9f7	277	__IO uint32_t CLM3; /*< ADC minus-side general calibration value register, offset: 0x60 /
<>	144:ef7eb2e8f9f7	278	__IO uint32_t CLM2; /*< ADC minus-side general calibration value register, offset: 0x64 /
<>	144:ef7eb2e8f9f7	279	__IO uint32_t CLM1; /*< ADC minus-side general calibration value register, offset: 0x68 /
<>	144:ef7eb2e8f9f7	280	__IO uint32_t CLM0; /*< ADC minus-side general calibration value register, offset: 0x6C /
<>	144:ef7eb2e8f9f7	281	} ADC_Type;
<>	144:ef7eb2e8f9f7	282
<>	144:ef7eb2e8f9f7	283	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	284	-- ADC Register Masks
<>	144:ef7eb2e8f9f7	285	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	286
<>	144:ef7eb2e8f9f7	287	/**
<>	144:ef7eb2e8f9f7	288	* @addtogroup ADC_Register_Masks ADC Register Masks
<>	144:ef7eb2e8f9f7	289	* @{
<>	144:ef7eb2e8f9f7	290	*/
<>	144:ef7eb2e8f9f7	291
<>	144:ef7eb2e8f9f7	292	/* SC1 Bit Fields */
<>	144:ef7eb2e8f9f7	293	#define ADC_SC1_ADCH_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	294	#define ADC_SC1_ADCH_SHIFT 0
<>	144:ef7eb2e8f9f7	295	#define ADC_SC1_ADCH(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC1_ADCH_SHIFT))&ADC_SC1_ADCH_MASK)
<>	144:ef7eb2e8f9f7	296	#define ADC_SC1_DIFF_MASK 0x20u
<>	144:ef7eb2e8f9f7	297	#define ADC_SC1_DIFF_SHIFT 5
<>	144:ef7eb2e8f9f7	298	#define ADC_SC1_AIEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	299	#define ADC_SC1_AIEN_SHIFT 6
<>	144:ef7eb2e8f9f7	300	#define ADC_SC1_COCO_MASK 0x80u
<>	144:ef7eb2e8f9f7	301	#define ADC_SC1_COCO_SHIFT 7
<>	144:ef7eb2e8f9f7	302	/* CFG1 Bit Fields */
<>	144:ef7eb2e8f9f7	303	#define ADC_CFG1_ADICLK_MASK 0x3u
<>	144:ef7eb2e8f9f7	304	#define ADC_CFG1_ADICLK_SHIFT 0
<>	144:ef7eb2e8f9f7	305	#define ADC_CFG1_ADICLK(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_ADICLK_SHIFT))&ADC_CFG1_ADICLK_MASK)
<>	144:ef7eb2e8f9f7	306	#define ADC_CFG1_MODE_MASK 0xCu
<>	144:ef7eb2e8f9f7	307	#define ADC_CFG1_MODE_SHIFT 2
<>	144:ef7eb2e8f9f7	308	#define ADC_CFG1_MODE(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_MODE_SHIFT))&ADC_CFG1_MODE_MASK)
<>	144:ef7eb2e8f9f7	309	#define ADC_CFG1_ADLSMP_MASK 0x10u
<>	144:ef7eb2e8f9f7	310	#define ADC_CFG1_ADLSMP_SHIFT 4
<>	144:ef7eb2e8f9f7	311	#define ADC_CFG1_ADIV_MASK 0x60u
<>	144:ef7eb2e8f9f7	312	#define ADC_CFG1_ADIV_SHIFT 5
<>	144:ef7eb2e8f9f7	313	#define ADC_CFG1_ADIV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG1_ADIV_SHIFT))&ADC_CFG1_ADIV_MASK)
<>	144:ef7eb2e8f9f7	314	#define ADC_CFG1_ADLPC_MASK 0x80u
<>	144:ef7eb2e8f9f7	315	#define ADC_CFG1_ADLPC_SHIFT 7
<>	144:ef7eb2e8f9f7	316	/* CFG2 Bit Fields */
<>	144:ef7eb2e8f9f7	317	#define ADC_CFG2_ADLSTS_MASK 0x3u
<>	144:ef7eb2e8f9f7	318	#define ADC_CFG2_ADLSTS_SHIFT 0
<>	144:ef7eb2e8f9f7	319	#define ADC_CFG2_ADLSTS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CFG2_ADLSTS_SHIFT))&ADC_CFG2_ADLSTS_MASK)
<>	144:ef7eb2e8f9f7	320	#define ADC_CFG2_ADHSC_MASK 0x4u
<>	144:ef7eb2e8f9f7	321	#define ADC_CFG2_ADHSC_SHIFT 2
<>	144:ef7eb2e8f9f7	322	#define ADC_CFG2_ADACKEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	323	#define ADC_CFG2_ADACKEN_SHIFT 3
<>	144:ef7eb2e8f9f7	324	#define ADC_CFG2_MUXSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	325	#define ADC_CFG2_MUXSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	326	/* R Bit Fields */
<>	144:ef7eb2e8f9f7	327	#define ADC_R_D_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	328	#define ADC_R_D_SHIFT 0
<>	144:ef7eb2e8f9f7	329	#define ADC_R_D(x) (((uint32_t)(((uint32_t)(x))<<ADC_R_D_SHIFT))&ADC_R_D_MASK)
<>	144:ef7eb2e8f9f7	330	/* CV1 Bit Fields */
<>	144:ef7eb2e8f9f7	331	#define ADC_CV1_CV_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	332	#define ADC_CV1_CV_SHIFT 0
<>	144:ef7eb2e8f9f7	333	#define ADC_CV1_CV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CV1_CV_SHIFT))&ADC_CV1_CV_MASK)
<>	144:ef7eb2e8f9f7	334	/* CV2 Bit Fields */
<>	144:ef7eb2e8f9f7	335	#define ADC_CV2_CV_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	336	#define ADC_CV2_CV_SHIFT 0
<>	144:ef7eb2e8f9f7	337	#define ADC_CV2_CV(x) (((uint32_t)(((uint32_t)(x))<<ADC_CV2_CV_SHIFT))&ADC_CV2_CV_MASK)
<>	144:ef7eb2e8f9f7	338	/* SC2 Bit Fields */
<>	144:ef7eb2e8f9f7	339	#define ADC_SC2_REFSEL_MASK 0x3u
<>	144:ef7eb2e8f9f7	340	#define ADC_SC2_REFSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	341	#define ADC_SC2_REFSEL(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC2_REFSEL_SHIFT))&ADC_SC2_REFSEL_MASK)
<>	144:ef7eb2e8f9f7	342	#define ADC_SC2_DMAEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	343	#define ADC_SC2_DMAEN_SHIFT 2
<>	144:ef7eb2e8f9f7	344	#define ADC_SC2_ACREN_MASK 0x8u
<>	144:ef7eb2e8f9f7	345	#define ADC_SC2_ACREN_SHIFT 3
<>	144:ef7eb2e8f9f7	346	#define ADC_SC2_ACFGT_MASK 0x10u
<>	144:ef7eb2e8f9f7	347	#define ADC_SC2_ACFGT_SHIFT 4
<>	144:ef7eb2e8f9f7	348	#define ADC_SC2_ACFE_MASK 0x20u
<>	144:ef7eb2e8f9f7	349	#define ADC_SC2_ACFE_SHIFT 5
<>	144:ef7eb2e8f9f7	350	#define ADC_SC2_ADTRG_MASK 0x40u
<>	144:ef7eb2e8f9f7	351	#define ADC_SC2_ADTRG_SHIFT 6
<>	144:ef7eb2e8f9f7	352	#define ADC_SC2_ADACT_MASK 0x80u
<>	144:ef7eb2e8f9f7	353	#define ADC_SC2_ADACT_SHIFT 7
<>	144:ef7eb2e8f9f7	354	/* SC3 Bit Fields */
<>	144:ef7eb2e8f9f7	355	#define ADC_SC3_AVGS_MASK 0x3u
<>	144:ef7eb2e8f9f7	356	#define ADC_SC3_AVGS_SHIFT 0
<>	144:ef7eb2e8f9f7	357	#define ADC_SC3_AVGS(x) (((uint32_t)(((uint32_t)(x))<<ADC_SC3_AVGS_SHIFT))&ADC_SC3_AVGS_MASK)
<>	144:ef7eb2e8f9f7	358	#define ADC_SC3_AVGE_MASK 0x4u
<>	144:ef7eb2e8f9f7	359	#define ADC_SC3_AVGE_SHIFT 2
<>	144:ef7eb2e8f9f7	360	#define ADC_SC3_ADCO_MASK 0x8u
<>	144:ef7eb2e8f9f7	361	#define ADC_SC3_ADCO_SHIFT 3
<>	144:ef7eb2e8f9f7	362	#define ADC_SC3_CALF_MASK 0x40u
<>	144:ef7eb2e8f9f7	363	#define ADC_SC3_CALF_SHIFT 6
<>	144:ef7eb2e8f9f7	364	#define ADC_SC3_CAL_MASK 0x80u
<>	144:ef7eb2e8f9f7	365	#define ADC_SC3_CAL_SHIFT 7
<>	144:ef7eb2e8f9f7	366	/* OFS Bit Fields */
<>	144:ef7eb2e8f9f7	367	#define ADC_OFS_OFS_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	368	#define ADC_OFS_OFS_SHIFT 0
<>	144:ef7eb2e8f9f7	369	#define ADC_OFS_OFS(x) (((uint32_t)(((uint32_t)(x))<<ADC_OFS_OFS_SHIFT))&ADC_OFS_OFS_MASK)
<>	144:ef7eb2e8f9f7	370	/* PG Bit Fields */
<>	144:ef7eb2e8f9f7	371	#define ADC_PG_PG_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	372	#define ADC_PG_PG_SHIFT 0
<>	144:ef7eb2e8f9f7	373	#define ADC_PG_PG(x) (((uint32_t)(((uint32_t)(x))<<ADC_PG_PG_SHIFT))&ADC_PG_PG_MASK)
<>	144:ef7eb2e8f9f7	374	/* MG Bit Fields */
<>	144:ef7eb2e8f9f7	375	#define ADC_MG_MG_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	376	#define ADC_MG_MG_SHIFT 0
<>	144:ef7eb2e8f9f7	377	#define ADC_MG_MG(x) (((uint32_t)(((uint32_t)(x))<<ADC_MG_MG_SHIFT))&ADC_MG_MG_MASK)
<>	144:ef7eb2e8f9f7	378	/* CLPD Bit Fields */
<>	144:ef7eb2e8f9f7	379	#define ADC_CLPD_CLPD_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	380	#define ADC_CLPD_CLPD_SHIFT 0
<>	144:ef7eb2e8f9f7	381	#define ADC_CLPD_CLPD(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLPD_CLPD_SHIFT))&ADC_CLPD_CLPD_MASK)
<>	144:ef7eb2e8f9f7	382	/* CLPS Bit Fields */
<>	144:ef7eb2e8f9f7	383	#define ADC_CLPS_CLPS_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	384	#define ADC_CLPS_CLPS_SHIFT 0
<>	144:ef7eb2e8f9f7	385	#define ADC_CLPS_CLPS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLPS_CLPS_SHIFT))&ADC_CLPS_CLPS_MASK)
<>	144:ef7eb2e8f9f7	386	/* CLP4 Bit Fields */
<>	144:ef7eb2e8f9f7	387	#define ADC_CLP4_CLP4_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	388	#define ADC_CLP4_CLP4_SHIFT 0
<>	144:ef7eb2e8f9f7	389	#define ADC_CLP4_CLP4(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP4_CLP4_SHIFT))&ADC_CLP4_CLP4_MASK)
<>	144:ef7eb2e8f9f7	390	/* CLP3 Bit Fields */
<>	144:ef7eb2e8f9f7	391	#define ADC_CLP3_CLP3_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	392	#define ADC_CLP3_CLP3_SHIFT 0
<>	144:ef7eb2e8f9f7	393	#define ADC_CLP3_CLP3(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP3_CLP3_SHIFT))&ADC_CLP3_CLP3_MASK)
<>	144:ef7eb2e8f9f7	394	/* CLP2 Bit Fields */
<>	144:ef7eb2e8f9f7	395	#define ADC_CLP2_CLP2_MASK 0xFFu
<>	144:ef7eb2e8f9f7	396	#define ADC_CLP2_CLP2_SHIFT 0
<>	144:ef7eb2e8f9f7	397	#define ADC_CLP2_CLP2(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP2_CLP2_SHIFT))&ADC_CLP2_CLP2_MASK)
<>	144:ef7eb2e8f9f7	398	/* CLP1 Bit Fields */
<>	144:ef7eb2e8f9f7	399	#define ADC_CLP1_CLP1_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	400	#define ADC_CLP1_CLP1_SHIFT 0
<>	144:ef7eb2e8f9f7	401	#define ADC_CLP1_CLP1(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP1_CLP1_SHIFT))&ADC_CLP1_CLP1_MASK)
<>	144:ef7eb2e8f9f7	402	/* CLP0 Bit Fields */
<>	144:ef7eb2e8f9f7	403	#define ADC_CLP0_CLP0_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	404	#define ADC_CLP0_CLP0_SHIFT 0
<>	144:ef7eb2e8f9f7	405	#define ADC_CLP0_CLP0(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLP0_CLP0_SHIFT))&ADC_CLP0_CLP0_MASK)
<>	144:ef7eb2e8f9f7	406	/* CLMD Bit Fields */
<>	144:ef7eb2e8f9f7	407	#define ADC_CLMD_CLMD_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	408	#define ADC_CLMD_CLMD_SHIFT 0
<>	144:ef7eb2e8f9f7	409	#define ADC_CLMD_CLMD(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLMD_CLMD_SHIFT))&ADC_CLMD_CLMD_MASK)
<>	144:ef7eb2e8f9f7	410	/* CLMS Bit Fields */
<>	144:ef7eb2e8f9f7	411	#define ADC_CLMS_CLMS_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	412	#define ADC_CLMS_CLMS_SHIFT 0
<>	144:ef7eb2e8f9f7	413	#define ADC_CLMS_CLMS(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLMS_CLMS_SHIFT))&ADC_CLMS_CLMS_MASK)
<>	144:ef7eb2e8f9f7	414	/* CLM4 Bit Fields */
<>	144:ef7eb2e8f9f7	415	#define ADC_CLM4_CLM4_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	416	#define ADC_CLM4_CLM4_SHIFT 0
<>	144:ef7eb2e8f9f7	417	#define ADC_CLM4_CLM4(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM4_CLM4_SHIFT))&ADC_CLM4_CLM4_MASK)
<>	144:ef7eb2e8f9f7	418	/* CLM3 Bit Fields */
<>	144:ef7eb2e8f9f7	419	#define ADC_CLM3_CLM3_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	420	#define ADC_CLM3_CLM3_SHIFT 0
<>	144:ef7eb2e8f9f7	421	#define ADC_CLM3_CLM3(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM3_CLM3_SHIFT))&ADC_CLM3_CLM3_MASK)
<>	144:ef7eb2e8f9f7	422	/* CLM2 Bit Fields */
<>	144:ef7eb2e8f9f7	423	#define ADC_CLM2_CLM2_MASK 0xFFu
<>	144:ef7eb2e8f9f7	424	#define ADC_CLM2_CLM2_SHIFT 0
<>	144:ef7eb2e8f9f7	425	#define ADC_CLM2_CLM2(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM2_CLM2_SHIFT))&ADC_CLM2_CLM2_MASK)
<>	144:ef7eb2e8f9f7	426	/* CLM1 Bit Fields */
<>	144:ef7eb2e8f9f7	427	#define ADC_CLM1_CLM1_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	428	#define ADC_CLM1_CLM1_SHIFT 0
<>	144:ef7eb2e8f9f7	429	#define ADC_CLM1_CLM1(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM1_CLM1_SHIFT))&ADC_CLM1_CLM1_MASK)
<>	144:ef7eb2e8f9f7	430	/* CLM0 Bit Fields */
<>	144:ef7eb2e8f9f7	431	#define ADC_CLM0_CLM0_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	432	#define ADC_CLM0_CLM0_SHIFT 0
<>	144:ef7eb2e8f9f7	433	#define ADC_CLM0_CLM0(x) (((uint32_t)(((uint32_t)(x))<<ADC_CLM0_CLM0_SHIFT))&ADC_CLM0_CLM0_MASK)
<>	144:ef7eb2e8f9f7	434
<>	144:ef7eb2e8f9f7	435	/**
<>	144:ef7eb2e8f9f7	436	* @}
<>	144:ef7eb2e8f9f7	437	/ / end of group ADC_Register_Masks */
<>	144:ef7eb2e8f9f7	438
<>	144:ef7eb2e8f9f7	439
<>	144:ef7eb2e8f9f7	440	/* ADC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	441	/** Peripheral ADC0 base address */
<>	144:ef7eb2e8f9f7	442	#define ADC0_BASE (0x4003B000u)
<>	144:ef7eb2e8f9f7	443	/** Peripheral ADC0 base pointer */
<>	144:ef7eb2e8f9f7	444	#define ADC0 ((ADC_Type *)ADC0_BASE)
<>	144:ef7eb2e8f9f7	445
<>	144:ef7eb2e8f9f7	446	/**
<>	144:ef7eb2e8f9f7	447	* @}
<>	144:ef7eb2e8f9f7	448	/ / end of group ADC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	449
<>	144:ef7eb2e8f9f7	450
<>	144:ef7eb2e8f9f7	451	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	452	-- CMP Peripheral Access Layer
<>	144:ef7eb2e8f9f7	453	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	454
<>	144:ef7eb2e8f9f7	455	/**
<>	144:ef7eb2e8f9f7	456	* @addtogroup CMP_Peripheral_Access_Layer CMP Peripheral Access Layer
<>	144:ef7eb2e8f9f7	457	* @{
<>	144:ef7eb2e8f9f7	458	*/
<>	144:ef7eb2e8f9f7	459
<>	144:ef7eb2e8f9f7	460	/** CMP - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	461	typedef struct {
<>	144:ef7eb2e8f9f7	462	__IO uint8_t CR0; /*< CMP Control Register 0, offset: 0x0 /
<>	144:ef7eb2e8f9f7	463	__IO uint8_t CR1; /*< CMP Control Register 1, offset: 0x1 /
<>	144:ef7eb2e8f9f7	464	__IO uint8_t FPR; /*< CMP Filter Period Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	465	__IO uint8_t SCR; /*< CMP Status and Control Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	466	__IO uint8_t DACCR; /*< DAC Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	467	__IO uint8_t MUXCR; /*< MUX Control Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	468	} CMP_Type;
<>	144:ef7eb2e8f9f7	469
<>	144:ef7eb2e8f9f7	470	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	471	-- CMP Register Masks
<>	144:ef7eb2e8f9f7	472	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	473
<>	144:ef7eb2e8f9f7	474	/**
<>	144:ef7eb2e8f9f7	475	* @addtogroup CMP_Register_Masks CMP Register Masks
<>	144:ef7eb2e8f9f7	476	* @{
<>	144:ef7eb2e8f9f7	477	*/
<>	144:ef7eb2e8f9f7	478
<>	144:ef7eb2e8f9f7	479	/* CR0 Bit Fields */
<>	144:ef7eb2e8f9f7	480	#define CMP_CR0_HYSTCTR_MASK 0x3u
<>	144:ef7eb2e8f9f7	481	#define CMP_CR0_HYSTCTR_SHIFT 0
<>	144:ef7eb2e8f9f7	482	#define CMP_CR0_HYSTCTR(x) (((uint8_t)(((uint8_t)(x))<<CMP_CR0_HYSTCTR_SHIFT))&CMP_CR0_HYSTCTR_MASK)
<>	144:ef7eb2e8f9f7	483	#define CMP_CR0_FILTER_CNT_MASK 0x70u
<>	144:ef7eb2e8f9f7	484	#define CMP_CR0_FILTER_CNT_SHIFT 4
<>	144:ef7eb2e8f9f7	485	#define CMP_CR0_FILTER_CNT(x) (((uint8_t)(((uint8_t)(x))<<CMP_CR0_FILTER_CNT_SHIFT))&CMP_CR0_FILTER_CNT_MASK)
<>	144:ef7eb2e8f9f7	486	/* CR1 Bit Fields */
<>	144:ef7eb2e8f9f7	487	#define CMP_CR1_EN_MASK 0x1u
<>	144:ef7eb2e8f9f7	488	#define CMP_CR1_EN_SHIFT 0
<>	144:ef7eb2e8f9f7	489	#define CMP_CR1_OPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	490	#define CMP_CR1_OPE_SHIFT 1
<>	144:ef7eb2e8f9f7	491	#define CMP_CR1_COS_MASK 0x4u
<>	144:ef7eb2e8f9f7	492	#define CMP_CR1_COS_SHIFT 2
<>	144:ef7eb2e8f9f7	493	#define CMP_CR1_INV_MASK 0x8u
<>	144:ef7eb2e8f9f7	494	#define CMP_CR1_INV_SHIFT 3
<>	144:ef7eb2e8f9f7	495	#define CMP_CR1_PMODE_MASK 0x10u
<>	144:ef7eb2e8f9f7	496	#define CMP_CR1_PMODE_SHIFT 4
<>	144:ef7eb2e8f9f7	497	#define CMP_CR1_WE_MASK 0x40u
<>	144:ef7eb2e8f9f7	498	#define CMP_CR1_WE_SHIFT 6
<>	144:ef7eb2e8f9f7	499	#define CMP_CR1_SE_MASK 0x80u
<>	144:ef7eb2e8f9f7	500	#define CMP_CR1_SE_SHIFT 7
<>	144:ef7eb2e8f9f7	501	/* FPR Bit Fields */
<>	144:ef7eb2e8f9f7	502	#define CMP_FPR_FILT_PER_MASK 0xFFu
<>	144:ef7eb2e8f9f7	503	#define CMP_FPR_FILT_PER_SHIFT 0
<>	144:ef7eb2e8f9f7	504	#define CMP_FPR_FILT_PER(x) (((uint8_t)(((uint8_t)(x))<<CMP_FPR_FILT_PER_SHIFT))&CMP_FPR_FILT_PER_MASK)
<>	144:ef7eb2e8f9f7	505	/* SCR Bit Fields */
<>	144:ef7eb2e8f9f7	506	#define CMP_SCR_COUT_MASK 0x1u
<>	144:ef7eb2e8f9f7	507	#define CMP_SCR_COUT_SHIFT 0
<>	144:ef7eb2e8f9f7	508	#define CMP_SCR_CFF_MASK 0x2u
<>	144:ef7eb2e8f9f7	509	#define CMP_SCR_CFF_SHIFT 1
<>	144:ef7eb2e8f9f7	510	#define CMP_SCR_CFR_MASK 0x4u
<>	144:ef7eb2e8f9f7	511	#define CMP_SCR_CFR_SHIFT 2
<>	144:ef7eb2e8f9f7	512	#define CMP_SCR_IEF_MASK 0x8u
<>	144:ef7eb2e8f9f7	513	#define CMP_SCR_IEF_SHIFT 3
<>	144:ef7eb2e8f9f7	514	#define CMP_SCR_IER_MASK 0x10u
<>	144:ef7eb2e8f9f7	515	#define CMP_SCR_IER_SHIFT 4
<>	144:ef7eb2e8f9f7	516	#define CMP_SCR_DMAEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	517	#define CMP_SCR_DMAEN_SHIFT 6
<>	144:ef7eb2e8f9f7	518	/* DACCR Bit Fields */
<>	144:ef7eb2e8f9f7	519	#define CMP_DACCR_VOSEL_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	520	#define CMP_DACCR_VOSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	521	#define CMP_DACCR_VOSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_DACCR_VOSEL_SHIFT))&CMP_DACCR_VOSEL_MASK)
<>	144:ef7eb2e8f9f7	522	#define CMP_DACCR_VRSEL_MASK 0x40u
<>	144:ef7eb2e8f9f7	523	#define CMP_DACCR_VRSEL_SHIFT 6
<>	144:ef7eb2e8f9f7	524	#define CMP_DACCR_DACEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	525	#define CMP_DACCR_DACEN_SHIFT 7
<>	144:ef7eb2e8f9f7	526	/* MUXCR Bit Fields */
<>	144:ef7eb2e8f9f7	527	#define CMP_MUXCR_MSEL_MASK 0x7u
<>	144:ef7eb2e8f9f7	528	#define CMP_MUXCR_MSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	529	#define CMP_MUXCR_MSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_MUXCR_MSEL_SHIFT))&CMP_MUXCR_MSEL_MASK)
<>	144:ef7eb2e8f9f7	530	#define CMP_MUXCR_PSEL_MASK 0x38u
<>	144:ef7eb2e8f9f7	531	#define CMP_MUXCR_PSEL_SHIFT 3
<>	144:ef7eb2e8f9f7	532	#define CMP_MUXCR_PSEL(x) (((uint8_t)(((uint8_t)(x))<<CMP_MUXCR_PSEL_SHIFT))&CMP_MUXCR_PSEL_MASK)
<>	144:ef7eb2e8f9f7	533
<>	144:ef7eb2e8f9f7	534	/**
<>	144:ef7eb2e8f9f7	535	* @}
<>	144:ef7eb2e8f9f7	536	/ / end of group CMP_Register_Masks */
<>	144:ef7eb2e8f9f7	537
<>	144:ef7eb2e8f9f7	538
<>	144:ef7eb2e8f9f7	539	/* CMP - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	540	/** Peripheral CMP0 base address */
<>	144:ef7eb2e8f9f7	541	#define CMP0_BASE (0x40073000u)
<>	144:ef7eb2e8f9f7	542	/** Peripheral CMP0 base pointer */
<>	144:ef7eb2e8f9f7	543	#define CMP0 ((CMP_Type *)CMP0_BASE)
<>	144:ef7eb2e8f9f7	544	/** Peripheral CMP1 base address */
<>	144:ef7eb2e8f9f7	545	#define CMP1_BASE (0x40073008u)
<>	144:ef7eb2e8f9f7	546	/** Peripheral CMP1 base pointer */
<>	144:ef7eb2e8f9f7	547	#define CMP1 ((CMP_Type *)CMP1_BASE)
<>	144:ef7eb2e8f9f7	548
<>	144:ef7eb2e8f9f7	549	/**
<>	144:ef7eb2e8f9f7	550	* @}
<>	144:ef7eb2e8f9f7	551	/ / end of group CMP_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	552
<>	144:ef7eb2e8f9f7	553
<>	144:ef7eb2e8f9f7	554	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	555	-- CMT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	556	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	557
<>	144:ef7eb2e8f9f7	558	/**
<>	144:ef7eb2e8f9f7	559	* @addtogroup CMT_Peripheral_Access_Layer CMT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	560	* @{
<>	144:ef7eb2e8f9f7	561	*/
<>	144:ef7eb2e8f9f7	562
<>	144:ef7eb2e8f9f7	563	/** CMT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	564	typedef struct {
<>	144:ef7eb2e8f9f7	565	__IO uint8_t CGH1; /*< CMT Carrier Generator High Data Register 1, offset: 0x0 /
<>	144:ef7eb2e8f9f7	566	__IO uint8_t CGL1; /*< CMT Carrier Generator Low Data Register 1, offset: 0x1 /
<>	144:ef7eb2e8f9f7	567	__IO uint8_t CGH2; /*< CMT Carrier Generator High Data Register 2, offset: 0x2 /
<>	144:ef7eb2e8f9f7	568	__IO uint8_t CGL2; /*< CMT Carrier Generator Low Data Register 2, offset: 0x3 /
<>	144:ef7eb2e8f9f7	569	__IO uint8_t OC; /*< CMT Output Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	570	__IO uint8_t MSC; /*< CMT Modulator Status and Control Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	571	__IO uint8_t CMD1; /*< CMT Modulator Data Register Mark High, offset: 0x6 /
<>	144:ef7eb2e8f9f7	572	__IO uint8_t CMD2; /*< CMT Modulator Data Register Mark Low, offset: 0x7 /
<>	144:ef7eb2e8f9f7	573	__IO uint8_t CMD3; /*< CMT Modulator Data Register Space High, offset: 0x8 /
<>	144:ef7eb2e8f9f7	574	__IO uint8_t CMD4; /*< CMT Modulator Data Register Space Low, offset: 0x9 /
<>	144:ef7eb2e8f9f7	575	__IO uint8_t PPS; /*< CMT Primary Prescaler Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	576	__IO uint8_t DMA; /*< CMT Direct Memory Access, offset: 0xB /
<>	144:ef7eb2e8f9f7	577	} CMT_Type;
<>	144:ef7eb2e8f9f7	578
<>	144:ef7eb2e8f9f7	579	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	580	-- CMT Register Masks
<>	144:ef7eb2e8f9f7	581	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	582
<>	144:ef7eb2e8f9f7	583	/**
<>	144:ef7eb2e8f9f7	584	* @addtogroup CMT_Register_Masks CMT Register Masks
<>	144:ef7eb2e8f9f7	585	* @{
<>	144:ef7eb2e8f9f7	586	*/
<>	144:ef7eb2e8f9f7	587
<>	144:ef7eb2e8f9f7	588	/* CGH1 Bit Fields */
<>	144:ef7eb2e8f9f7	589	#define CMT_CGH1_PH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	590	#define CMT_CGH1_PH_SHIFT 0
<>	144:ef7eb2e8f9f7	591	#define CMT_CGH1_PH(x) (((uint8_t)(((uint8_t)(x))<<CMT_CGH1_PH_SHIFT))&CMT_CGH1_PH_MASK)
<>	144:ef7eb2e8f9f7	592	/* CGL1 Bit Fields */
<>	144:ef7eb2e8f9f7	593	#define CMT_CGL1_PL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	594	#define CMT_CGL1_PL_SHIFT 0
<>	144:ef7eb2e8f9f7	595	#define CMT_CGL1_PL(x) (((uint8_t)(((uint8_t)(x))<<CMT_CGL1_PL_SHIFT))&CMT_CGL1_PL_MASK)
<>	144:ef7eb2e8f9f7	596	/* CGH2 Bit Fields */
<>	144:ef7eb2e8f9f7	597	#define CMT_CGH2_SH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	598	#define CMT_CGH2_SH_SHIFT 0
<>	144:ef7eb2e8f9f7	599	#define CMT_CGH2_SH(x) (((uint8_t)(((uint8_t)(x))<<CMT_CGH2_SH_SHIFT))&CMT_CGH2_SH_MASK)
<>	144:ef7eb2e8f9f7	600	/* CGL2 Bit Fields */
<>	144:ef7eb2e8f9f7	601	#define CMT_CGL2_SL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	602	#define CMT_CGL2_SL_SHIFT 0
<>	144:ef7eb2e8f9f7	603	#define CMT_CGL2_SL(x) (((uint8_t)(((uint8_t)(x))<<CMT_CGL2_SL_SHIFT))&CMT_CGL2_SL_MASK)
<>	144:ef7eb2e8f9f7	604	/* OC Bit Fields */
<>	144:ef7eb2e8f9f7	605	#define CMT_OC_IROPEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	606	#define CMT_OC_IROPEN_SHIFT 5
<>	144:ef7eb2e8f9f7	607	#define CMT_OC_CMTPOL_MASK 0x40u
<>	144:ef7eb2e8f9f7	608	#define CMT_OC_CMTPOL_SHIFT 6
<>	144:ef7eb2e8f9f7	609	#define CMT_OC_IROL_MASK 0x80u
<>	144:ef7eb2e8f9f7	610	#define CMT_OC_IROL_SHIFT 7
<>	144:ef7eb2e8f9f7	611	/* MSC Bit Fields */
<>	144:ef7eb2e8f9f7	612	#define CMT_MSC_MCGEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	613	#define CMT_MSC_MCGEN_SHIFT 0
<>	144:ef7eb2e8f9f7	614	#define CMT_MSC_EOCIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	615	#define CMT_MSC_EOCIE_SHIFT 1
<>	144:ef7eb2e8f9f7	616	#define CMT_MSC_FSK_MASK 0x4u
<>	144:ef7eb2e8f9f7	617	#define CMT_MSC_FSK_SHIFT 2
<>	144:ef7eb2e8f9f7	618	#define CMT_MSC_BASE_MASK 0x8u
<>	144:ef7eb2e8f9f7	619	#define CMT_MSC_BASE_SHIFT 3
<>	144:ef7eb2e8f9f7	620	#define CMT_MSC_EXSPC_MASK 0x10u
<>	144:ef7eb2e8f9f7	621	#define CMT_MSC_EXSPC_SHIFT 4
<>	144:ef7eb2e8f9f7	622	#define CMT_MSC_CMTDIV_MASK 0x60u
<>	144:ef7eb2e8f9f7	623	#define CMT_MSC_CMTDIV_SHIFT 5
<>	144:ef7eb2e8f9f7	624	#define CMT_MSC_CMTDIV(x) (((uint8_t)(((uint8_t)(x))<<CMT_MSC_CMTDIV_SHIFT))&CMT_MSC_CMTDIV_MASK)
<>	144:ef7eb2e8f9f7	625	#define CMT_MSC_EOCF_MASK 0x80u
<>	144:ef7eb2e8f9f7	626	#define CMT_MSC_EOCF_SHIFT 7
<>	144:ef7eb2e8f9f7	627	/* CMD1 Bit Fields */
<>	144:ef7eb2e8f9f7	628	#define CMT_CMD1_MB_MASK 0xFFu
<>	144:ef7eb2e8f9f7	629	#define CMT_CMD1_MB_SHIFT 0
<>	144:ef7eb2e8f9f7	630	#define CMT_CMD1_MB(x) (((uint8_t)(((uint8_t)(x))<<CMT_CMD1_MB_SHIFT))&CMT_CMD1_MB_MASK)
<>	144:ef7eb2e8f9f7	631	/* CMD2 Bit Fields */
<>	144:ef7eb2e8f9f7	632	#define CMT_CMD2_MB_MASK 0xFFu
<>	144:ef7eb2e8f9f7	633	#define CMT_CMD2_MB_SHIFT 0
<>	144:ef7eb2e8f9f7	634	#define CMT_CMD2_MB(x) (((uint8_t)(((uint8_t)(x))<<CMT_CMD2_MB_SHIFT))&CMT_CMD2_MB_MASK)
<>	144:ef7eb2e8f9f7	635	/* CMD3 Bit Fields */
<>	144:ef7eb2e8f9f7	636	#define CMT_CMD3_SB_MASK 0xFFu
<>	144:ef7eb2e8f9f7	637	#define CMT_CMD3_SB_SHIFT 0
<>	144:ef7eb2e8f9f7	638	#define CMT_CMD3_SB(x) (((uint8_t)(((uint8_t)(x))<<CMT_CMD3_SB_SHIFT))&CMT_CMD3_SB_MASK)
<>	144:ef7eb2e8f9f7	639	/* CMD4 Bit Fields */
<>	144:ef7eb2e8f9f7	640	#define CMT_CMD4_SB_MASK 0xFFu
<>	144:ef7eb2e8f9f7	641	#define CMT_CMD4_SB_SHIFT 0
<>	144:ef7eb2e8f9f7	642	#define CMT_CMD4_SB(x) (((uint8_t)(((uint8_t)(x))<<CMT_CMD4_SB_SHIFT))&CMT_CMD4_SB_MASK)
<>	144:ef7eb2e8f9f7	643	/* PPS Bit Fields */
<>	144:ef7eb2e8f9f7	644	#define CMT_PPS_PPSDIV_MASK 0xFu
<>	144:ef7eb2e8f9f7	645	#define CMT_PPS_PPSDIV_SHIFT 0
<>	144:ef7eb2e8f9f7	646	#define CMT_PPS_PPSDIV(x) (((uint8_t)(((uint8_t)(x))<<CMT_PPS_PPSDIV_SHIFT))&CMT_PPS_PPSDIV_MASK)
<>	144:ef7eb2e8f9f7	647	/* DMA Bit Fields */
<>	144:ef7eb2e8f9f7	648	#define CMT_DMA_DMA_MASK 0x1u
<>	144:ef7eb2e8f9f7	649	#define CMT_DMA_DMA_SHIFT 0
<>	144:ef7eb2e8f9f7	650
<>	144:ef7eb2e8f9f7	651	/**
<>	144:ef7eb2e8f9f7	652	* @}
<>	144:ef7eb2e8f9f7	653	/ / end of group CMT_Register_Masks */
<>	144:ef7eb2e8f9f7	654
<>	144:ef7eb2e8f9f7	655
<>	144:ef7eb2e8f9f7	656	/* CMT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	657	/** Peripheral CMT base address */
<>	144:ef7eb2e8f9f7	658	#define CMT_BASE (0x40062000u)
<>	144:ef7eb2e8f9f7	659	/** Peripheral CMT base pointer */
<>	144:ef7eb2e8f9f7	660	#define CMT ((CMT_Type *)CMT_BASE)
<>	144:ef7eb2e8f9f7	661
<>	144:ef7eb2e8f9f7	662	/**
<>	144:ef7eb2e8f9f7	663	* @}
<>	144:ef7eb2e8f9f7	664	/ / end of group CMT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	665
<>	144:ef7eb2e8f9f7	666
<>	144:ef7eb2e8f9f7	667	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	668	-- CRC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	669	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	670
<>	144:ef7eb2e8f9f7	671	/**
<>	144:ef7eb2e8f9f7	672	* @addtogroup CRC_Peripheral_Access_Layer CRC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	673	* @{
<>	144:ef7eb2e8f9f7	674	*/
<>	144:ef7eb2e8f9f7	675
<>	144:ef7eb2e8f9f7	676	/** CRC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	677	typedef struct {
<>	144:ef7eb2e8f9f7	678	union { /* offset: 0x0 */
<>	144:ef7eb2e8f9f7	679	struct { /* offset: 0x0 */
<>	144:ef7eb2e8f9f7	680	__IO uint16_t CRCL; /*< CRC_CRCL register., offset: 0x0 /
<>	144:ef7eb2e8f9f7	681	__IO uint16_t CRCH; /*< CRC_CRCH register., offset: 0x2 /
<>	144:ef7eb2e8f9f7	682	} ACCESS16BIT;
<>	144:ef7eb2e8f9f7	683	__IO uint32_t CRC; /*< CRC Data Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	684	struct { /* offset: 0x0 */
<>	144:ef7eb2e8f9f7	685	__IO uint8_t CRCLL; /*< CRC_CRCLL register., offset: 0x0 /
<>	144:ef7eb2e8f9f7	686	__IO uint8_t CRCLU; /*< CRC_CRCLU register., offset: 0x1 /
<>	144:ef7eb2e8f9f7	687	__IO uint8_t CRCHL; /*< CRC_CRCHL register., offset: 0x2 /
<>	144:ef7eb2e8f9f7	688	__IO uint8_t CRCHU; /*< CRC_CRCHU register., offset: 0x3 /
<>	144:ef7eb2e8f9f7	689	} ACCESS8BIT;
<>	144:ef7eb2e8f9f7	690	};
<>	144:ef7eb2e8f9f7	691	union { /* offset: 0x4 */
<>	144:ef7eb2e8f9f7	692	struct { /* offset: 0x4 */
<>	144:ef7eb2e8f9f7	693	__IO uint16_t GPOLYL; /*< CRC_GPOLYL register., offset: 0x4 /
<>	144:ef7eb2e8f9f7	694	__IO uint16_t GPOLYH; /*< CRC_GPOLYH register., offset: 0x6 /
<>	144:ef7eb2e8f9f7	695	} GPOLY_ACCESS16BIT;
<>	144:ef7eb2e8f9f7	696	__IO uint32_t GPOLY; /*< CRC Polynomial Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	697	struct { /* offset: 0x4 */
<>	144:ef7eb2e8f9f7	698	__IO uint8_t GPOLYLL; /*< CRC_GPOLYLL register., offset: 0x4 /
<>	144:ef7eb2e8f9f7	699	__IO uint8_t GPOLYLU; /*< CRC_GPOLYLU register., offset: 0x5 /
<>	144:ef7eb2e8f9f7	700	__IO uint8_t GPOLYHL; /*< CRC_GPOLYHL register., offset: 0x6 /
<>	144:ef7eb2e8f9f7	701	__IO uint8_t GPOLYHU; /*< CRC_GPOLYHU register., offset: 0x7 /
<>	144:ef7eb2e8f9f7	702	} GPOLY_ACCESS8BIT;
<>	144:ef7eb2e8f9f7	703	};
<>	144:ef7eb2e8f9f7	704	union { /* offset: 0x8 */
<>	144:ef7eb2e8f9f7	705	__IO uint32_t CTRL; /*< CRC Control Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	706	struct { /* offset: 0x8 */
<>	144:ef7eb2e8f9f7	707	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	708	__IO uint8_t CTRLHU; /*< CRC_CTRLHU register., offset: 0xB /
<>	144:ef7eb2e8f9f7	709	} CTRL_ACCESS8BIT;
<>	144:ef7eb2e8f9f7	710	};
<>	144:ef7eb2e8f9f7	711	} CRC_Type;
<>	144:ef7eb2e8f9f7	712
<>	144:ef7eb2e8f9f7	713	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	714	-- CRC Register Masks
<>	144:ef7eb2e8f9f7	715	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	716
<>	144:ef7eb2e8f9f7	717	/**
<>	144:ef7eb2e8f9f7	718	* @addtogroup CRC_Register_Masks CRC Register Masks
<>	144:ef7eb2e8f9f7	719	* @{
<>	144:ef7eb2e8f9f7	720	*/
<>	144:ef7eb2e8f9f7	721
<>	144:ef7eb2e8f9f7	722	/* CRCL Bit Fields */
<>	144:ef7eb2e8f9f7	723	#define CRC_CRCL_CRCL_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	724	#define CRC_CRCL_CRCL_SHIFT 0
<>	144:ef7eb2e8f9f7	725	#define CRC_CRCL_CRCL(x) (((uint16_t)(((uint16_t)(x))<<CRC_CRCL_CRCL_SHIFT))&CRC_CRCL_CRCL_MASK)
<>	144:ef7eb2e8f9f7	726	/* CRCH Bit Fields */
<>	144:ef7eb2e8f9f7	727	#define CRC_CRCH_CRCH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	728	#define CRC_CRCH_CRCH_SHIFT 0
<>	144:ef7eb2e8f9f7	729	#define CRC_CRCH_CRCH(x) (((uint16_t)(((uint16_t)(x))<<CRC_CRCH_CRCH_SHIFT))&CRC_CRCH_CRCH_MASK)
<>	144:ef7eb2e8f9f7	730	/* CRC Bit Fields */
<>	144:ef7eb2e8f9f7	731	#define CRC_CRC_LL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	732	#define CRC_CRC_LL_SHIFT 0
<>	144:ef7eb2e8f9f7	733	#define CRC_CRC_LL(x) (((uint32_t)(((uint32_t)(x))<<CRC_CRC_LL_SHIFT))&CRC_CRC_LL_MASK)
<>	144:ef7eb2e8f9f7	734	#define CRC_CRC_LU_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	735	#define CRC_CRC_LU_SHIFT 8
<>	144:ef7eb2e8f9f7	736	#define CRC_CRC_LU(x) (((uint32_t)(((uint32_t)(x))<<CRC_CRC_LU_SHIFT))&CRC_CRC_LU_MASK)
<>	144:ef7eb2e8f9f7	737	#define CRC_CRC_HL_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	738	#define CRC_CRC_HL_SHIFT 16
<>	144:ef7eb2e8f9f7	739	#define CRC_CRC_HL(x) (((uint32_t)(((uint32_t)(x))<<CRC_CRC_HL_SHIFT))&CRC_CRC_HL_MASK)
<>	144:ef7eb2e8f9f7	740	#define CRC_CRC_HU_MASK 0xFF000000u
<>	144:ef7eb2e8f9f7	741	#define CRC_CRC_HU_SHIFT 24
<>	144:ef7eb2e8f9f7	742	#define CRC_CRC_HU(x) (((uint32_t)(((uint32_t)(x))<<CRC_CRC_HU_SHIFT))&CRC_CRC_HU_MASK)
<>	144:ef7eb2e8f9f7	743	/* CRCLL Bit Fields */
<>	144:ef7eb2e8f9f7	744	#define CRC_CRCLL_CRCLL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	745	#define CRC_CRCLL_CRCLL_SHIFT 0
<>	144:ef7eb2e8f9f7	746	#define CRC_CRCLL_CRCLL(x) (((uint8_t)(((uint8_t)(x))<<CRC_CRCLL_CRCLL_SHIFT))&CRC_CRCLL_CRCLL_MASK)
<>	144:ef7eb2e8f9f7	747	/* CRCLU Bit Fields */
<>	144:ef7eb2e8f9f7	748	#define CRC_CRCLU_CRCLU_MASK 0xFFu
<>	144:ef7eb2e8f9f7	749	#define CRC_CRCLU_CRCLU_SHIFT 0
<>	144:ef7eb2e8f9f7	750	#define CRC_CRCLU_CRCLU(x) (((uint8_t)(((uint8_t)(x))<<CRC_CRCLU_CRCLU_SHIFT))&CRC_CRCLU_CRCLU_MASK)
<>	144:ef7eb2e8f9f7	751	/* CRCHL Bit Fields */
<>	144:ef7eb2e8f9f7	752	#define CRC_CRCHL_CRCHL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	753	#define CRC_CRCHL_CRCHL_SHIFT 0
<>	144:ef7eb2e8f9f7	754	#define CRC_CRCHL_CRCHL(x) (((uint8_t)(((uint8_t)(x))<<CRC_CRCHL_CRCHL_SHIFT))&CRC_CRCHL_CRCHL_MASK)
<>	144:ef7eb2e8f9f7	755	/* CRCHU Bit Fields */
<>	144:ef7eb2e8f9f7	756	#define CRC_CRCHU_CRCHU_MASK 0xFFu
<>	144:ef7eb2e8f9f7	757	#define CRC_CRCHU_CRCHU_SHIFT 0
<>	144:ef7eb2e8f9f7	758	#define CRC_CRCHU_CRCHU(x) (((uint8_t)(((uint8_t)(x))<<CRC_CRCHU_CRCHU_SHIFT))&CRC_CRCHU_CRCHU_MASK)
<>	144:ef7eb2e8f9f7	759	/* GPOLYL Bit Fields */
<>	144:ef7eb2e8f9f7	760	#define CRC_GPOLYL_GPOLYL_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	761	#define CRC_GPOLYL_GPOLYL_SHIFT 0
<>	144:ef7eb2e8f9f7	762	#define CRC_GPOLYL_GPOLYL(x) (((uint16_t)(((uint16_t)(x))<<CRC_GPOLYL_GPOLYL_SHIFT))&CRC_GPOLYL_GPOLYL_MASK)
<>	144:ef7eb2e8f9f7	763	/* GPOLYH Bit Fields */
<>	144:ef7eb2e8f9f7	764	#define CRC_GPOLYH_GPOLYH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	765	#define CRC_GPOLYH_GPOLYH_SHIFT 0
<>	144:ef7eb2e8f9f7	766	#define CRC_GPOLYH_GPOLYH(x) (((uint16_t)(((uint16_t)(x))<<CRC_GPOLYH_GPOLYH_SHIFT))&CRC_GPOLYH_GPOLYH_MASK)
<>	144:ef7eb2e8f9f7	767	/* GPOLY Bit Fields */
<>	144:ef7eb2e8f9f7	768	#define CRC_GPOLY_LOW_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	769	#define CRC_GPOLY_LOW_SHIFT 0
<>	144:ef7eb2e8f9f7	770	#define CRC_GPOLY_LOW(x) (((uint32_t)(((uint32_t)(x))<<CRC_GPOLY_LOW_SHIFT))&CRC_GPOLY_LOW_MASK)
<>	144:ef7eb2e8f9f7	771	#define CRC_GPOLY_HIGH_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	772	#define CRC_GPOLY_HIGH_SHIFT 16
<>	144:ef7eb2e8f9f7	773	#define CRC_GPOLY_HIGH(x) (((uint32_t)(((uint32_t)(x))<<CRC_GPOLY_HIGH_SHIFT))&CRC_GPOLY_HIGH_MASK)
<>	144:ef7eb2e8f9f7	774	/* GPOLYLL Bit Fields */
<>	144:ef7eb2e8f9f7	775	#define CRC_GPOLYLL_GPOLYLL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	776	#define CRC_GPOLYLL_GPOLYLL_SHIFT 0
<>	144:ef7eb2e8f9f7	777	#define CRC_GPOLYLL_GPOLYLL(x) (((uint8_t)(((uint8_t)(x))<<CRC_GPOLYLL_GPOLYLL_SHIFT))&CRC_GPOLYLL_GPOLYLL_MASK)
<>	144:ef7eb2e8f9f7	778	/* GPOLYLU Bit Fields */
<>	144:ef7eb2e8f9f7	779	#define CRC_GPOLYLU_GPOLYLU_MASK 0xFFu
<>	144:ef7eb2e8f9f7	780	#define CRC_GPOLYLU_GPOLYLU_SHIFT 0
<>	144:ef7eb2e8f9f7	781	#define CRC_GPOLYLU_GPOLYLU(x) (((uint8_t)(((uint8_t)(x))<<CRC_GPOLYLU_GPOLYLU_SHIFT))&CRC_GPOLYLU_GPOLYLU_MASK)
<>	144:ef7eb2e8f9f7	782	/* GPOLYHL Bit Fields */
<>	144:ef7eb2e8f9f7	783	#define CRC_GPOLYHL_GPOLYHL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	784	#define CRC_GPOLYHL_GPOLYHL_SHIFT 0
<>	144:ef7eb2e8f9f7	785	#define CRC_GPOLYHL_GPOLYHL(x) (((uint8_t)(((uint8_t)(x))<<CRC_GPOLYHL_GPOLYHL_SHIFT))&CRC_GPOLYHL_GPOLYHL_MASK)
<>	144:ef7eb2e8f9f7	786	/* GPOLYHU Bit Fields */
<>	144:ef7eb2e8f9f7	787	#define CRC_GPOLYHU_GPOLYHU_MASK 0xFFu
<>	144:ef7eb2e8f9f7	788	#define CRC_GPOLYHU_GPOLYHU_SHIFT 0
<>	144:ef7eb2e8f9f7	789	#define CRC_GPOLYHU_GPOLYHU(x) (((uint8_t)(((uint8_t)(x))<<CRC_GPOLYHU_GPOLYHU_SHIFT))&CRC_GPOLYHU_GPOLYHU_MASK)
<>	144:ef7eb2e8f9f7	790	/* CTRL Bit Fields */
<>	144:ef7eb2e8f9f7	791	#define CRC_CTRL_TCRC_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	792	#define CRC_CTRL_TCRC_SHIFT 24
<>	144:ef7eb2e8f9f7	793	#define CRC_CTRL_WAS_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	794	#define CRC_CTRL_WAS_SHIFT 25
<>	144:ef7eb2e8f9f7	795	#define CRC_CTRL_FXOR_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	796	#define CRC_CTRL_FXOR_SHIFT 26
<>	144:ef7eb2e8f9f7	797	#define CRC_CTRL_TOTR_MASK 0x30000000u
<>	144:ef7eb2e8f9f7	798	#define CRC_CTRL_TOTR_SHIFT 28
<>	144:ef7eb2e8f9f7	799	#define CRC_CTRL_TOTR(x) (((uint32_t)(((uint32_t)(x))<<CRC_CTRL_TOTR_SHIFT))&CRC_CTRL_TOTR_MASK)
<>	144:ef7eb2e8f9f7	800	#define CRC_CTRL_TOT_MASK 0xC0000000u
<>	144:ef7eb2e8f9f7	801	#define CRC_CTRL_TOT_SHIFT 30
<>	144:ef7eb2e8f9f7	802	#define CRC_CTRL_TOT(x) (((uint32_t)(((uint32_t)(x))<<CRC_CTRL_TOT_SHIFT))&CRC_CTRL_TOT_MASK)
<>	144:ef7eb2e8f9f7	803	/* CTRLHU Bit Fields */
<>	144:ef7eb2e8f9f7	804	#define CRC_CTRLHU_TCRC_MASK 0x1u
<>	144:ef7eb2e8f9f7	805	#define CRC_CTRLHU_TCRC_SHIFT 0
<>	144:ef7eb2e8f9f7	806	#define CRC_CTRLHU_WAS_MASK 0x2u
<>	144:ef7eb2e8f9f7	807	#define CRC_CTRLHU_WAS_SHIFT 1
<>	144:ef7eb2e8f9f7	808	#define CRC_CTRLHU_FXOR_MASK 0x4u
<>	144:ef7eb2e8f9f7	809	#define CRC_CTRLHU_FXOR_SHIFT 2
<>	144:ef7eb2e8f9f7	810	#define CRC_CTRLHU_TOTR_MASK 0x30u
<>	144:ef7eb2e8f9f7	811	#define CRC_CTRLHU_TOTR_SHIFT 4
<>	144:ef7eb2e8f9f7	812	#define CRC_CTRLHU_TOTR(x) (((uint8_t)(((uint8_t)(x))<<CRC_CTRLHU_TOTR_SHIFT))&CRC_CTRLHU_TOTR_MASK)
<>	144:ef7eb2e8f9f7	813	#define CRC_CTRLHU_TOT_MASK 0xC0u
<>	144:ef7eb2e8f9f7	814	#define CRC_CTRLHU_TOT_SHIFT 6
<>	144:ef7eb2e8f9f7	815	#define CRC_CTRLHU_TOT(x) (((uint8_t)(((uint8_t)(x))<<CRC_CTRLHU_TOT_SHIFT))&CRC_CTRLHU_TOT_MASK)
<>	144:ef7eb2e8f9f7	816
<>	144:ef7eb2e8f9f7	817	/**
<>	144:ef7eb2e8f9f7	818	* @}
<>	144:ef7eb2e8f9f7	819	/ / end of group CRC_Register_Masks */
<>	144:ef7eb2e8f9f7	820
<>	144:ef7eb2e8f9f7	821
<>	144:ef7eb2e8f9f7	822	/* CRC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	823	/** Peripheral CRC base address */
<>	144:ef7eb2e8f9f7	824	#define CRC_BASE (0x40032000u)
<>	144:ef7eb2e8f9f7	825	/** Peripheral CRC base pointer */
<>	144:ef7eb2e8f9f7	826	#define CRC0 ((CRC_Type *)CRC_BASE)
<>	144:ef7eb2e8f9f7	827
<>	144:ef7eb2e8f9f7	828	/**
<>	144:ef7eb2e8f9f7	829	* @}
<>	144:ef7eb2e8f9f7	830	/ / end of group CRC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	831
<>	144:ef7eb2e8f9f7	832
<>	144:ef7eb2e8f9f7	833	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	834	-- DAC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	835	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	836
<>	144:ef7eb2e8f9f7	837	/**
<>	144:ef7eb2e8f9f7	838	* @addtogroup DAC_Peripheral_Access_Layer DAC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	839	* @{
<>	144:ef7eb2e8f9f7	840	*/
<>	144:ef7eb2e8f9f7	841
<>	144:ef7eb2e8f9f7	842	/** DAC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	843	typedef struct {
<>	144:ef7eb2e8f9f7	844	struct { /* offset: 0x0, array step: 0x2 */
<>	144:ef7eb2e8f9f7	845	__IO uint8_t DATL; /*< DAC Data Low Register, array offset: 0x0, array step: 0x2 /
<>	144:ef7eb2e8f9f7	846	__IO uint8_t DATH; /*< DAC Data High Register, array offset: 0x1, array step: 0x2 /
<>	144:ef7eb2e8f9f7	847	} DAT[16];
<>	144:ef7eb2e8f9f7	848	__IO uint8_t SR; /*< DAC Status Register, offset: 0x20 /
<>	144:ef7eb2e8f9f7	849	__IO uint8_t C0; /*< DAC Control Register, offset: 0x21 /
<>	144:ef7eb2e8f9f7	850	__IO uint8_t C1; /*< DAC Control Register 1, offset: 0x22 /
<>	144:ef7eb2e8f9f7	851	__IO uint8_t C2; /*< DAC Control Register 2, offset: 0x23 /
<>	144:ef7eb2e8f9f7	852	} DAC_Type, *DAC_MemMapPtr;
<>	144:ef7eb2e8f9f7	853
<>	144:ef7eb2e8f9f7	854	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	855	-- DAC Register Masks
<>	144:ef7eb2e8f9f7	856	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	857
<>	144:ef7eb2e8f9f7	858	/**
<>	144:ef7eb2e8f9f7	859	* @addtogroup DAC_Register_Masks DAC Register Masks
<>	144:ef7eb2e8f9f7	860	* @{
<>	144:ef7eb2e8f9f7	861	*/
<>	144:ef7eb2e8f9f7	862
<>	144:ef7eb2e8f9f7	863	/* DATL Bit Fields */
<>	144:ef7eb2e8f9f7	864	#define DAC_DATL_DATA0_MASK 0xFFu
<>	144:ef7eb2e8f9f7	865	#define DAC_DATL_DATA0_SHIFT 0
<>	144:ef7eb2e8f9f7	866	#define DAC_DATL_DATA0(x) (((uint8_t)(((uint8_t)(x))<<DAC_DATL_DATA0_SHIFT))&DAC_DATL_DATA0_MASK)
<>	144:ef7eb2e8f9f7	867	/* DATH Bit Fields */
<>	144:ef7eb2e8f9f7	868	#define DAC_DATH_DATA1_MASK 0xFu
<>	144:ef7eb2e8f9f7	869	#define DAC_DATH_DATA1_SHIFT 0
<>	144:ef7eb2e8f9f7	870	#define DAC_DATH_DATA1(x) (((uint8_t)(((uint8_t)(x))<<DAC_DATH_DATA1_SHIFT))&DAC_DATH_DATA1_MASK)
<>	144:ef7eb2e8f9f7	871	/* SR Bit Fields */
<>	144:ef7eb2e8f9f7	872	#define DAC_SR_DACBFRPBF_MASK 0x1u
<>	144:ef7eb2e8f9f7	873	#define DAC_SR_DACBFRPBF_SHIFT 0
<>	144:ef7eb2e8f9f7	874	#define DAC_SR_DACBFRPTF_MASK 0x2u
<>	144:ef7eb2e8f9f7	875	#define DAC_SR_DACBFRPTF_SHIFT 1
<>	144:ef7eb2e8f9f7	876	#define DAC_SR_DACBFWMF_MASK 0x4u
<>	144:ef7eb2e8f9f7	877	#define DAC_SR_DACBFWMF_SHIFT 2
<>	144:ef7eb2e8f9f7	878	/* C0 Bit Fields */
<>	144:ef7eb2e8f9f7	879	#define DAC_C0_DACBBIEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	880	#define DAC_C0_DACBBIEN_SHIFT 0
<>	144:ef7eb2e8f9f7	881	#define DAC_C0_DACBTIEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	882	#define DAC_C0_DACBTIEN_SHIFT 1
<>	144:ef7eb2e8f9f7	883	#define DAC_C0_DACBWIEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	884	#define DAC_C0_DACBWIEN_SHIFT 2
<>	144:ef7eb2e8f9f7	885	#define DAC_C0_LPEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	886	#define DAC_C0_LPEN_SHIFT 3
<>	144:ef7eb2e8f9f7	887	#define DAC_C0_DACSWTRG_MASK 0x10u
<>	144:ef7eb2e8f9f7	888	#define DAC_C0_DACSWTRG_SHIFT 4
<>	144:ef7eb2e8f9f7	889	#define DAC_C0_DACTRGSEL_MASK 0x20u
<>	144:ef7eb2e8f9f7	890	#define DAC_C0_DACTRGSEL_SHIFT 5
<>	144:ef7eb2e8f9f7	891	#define DAC_C0_DACRFS_MASK 0x40u
<>	144:ef7eb2e8f9f7	892	#define DAC_C0_DACRFS_SHIFT 6
<>	144:ef7eb2e8f9f7	893	#define DAC_C0_DACEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	894	#define DAC_C0_DACEN_SHIFT 7
<>	144:ef7eb2e8f9f7	895	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	896	#define DAC_C1_DACBFEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	897	#define DAC_C1_DACBFEN_SHIFT 0
<>	144:ef7eb2e8f9f7	898	#define DAC_C1_DACBFMD_MASK 0x6u
<>	144:ef7eb2e8f9f7	899	#define DAC_C1_DACBFMD_SHIFT 1
<>	144:ef7eb2e8f9f7	900	#define DAC_C1_DACBFMD(x) (((uint8_t)(((uint8_t)(x))<<DAC_C1_DACBFMD_SHIFT))&DAC_C1_DACBFMD_MASK)
<>	144:ef7eb2e8f9f7	901	#define DAC_C1_DACBFWM_MASK 0x18u
<>	144:ef7eb2e8f9f7	902	#define DAC_C1_DACBFWM_SHIFT 3
<>	144:ef7eb2e8f9f7	903	#define DAC_C1_DACBFWM(x) (((uint8_t)(((uint8_t)(x))<<DAC_C1_DACBFWM_SHIFT))&DAC_C1_DACBFWM_MASK)
<>	144:ef7eb2e8f9f7	904	#define DAC_C1_DMAEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	905	#define DAC_C1_DMAEN_SHIFT 7
<>	144:ef7eb2e8f9f7	906	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	907	#define DAC_C2_DACBFUP_MASK 0xFu
<>	144:ef7eb2e8f9f7	908	#define DAC_C2_DACBFUP_SHIFT 0
<>	144:ef7eb2e8f9f7	909	#define DAC_C2_DACBFUP(x) (((uint8_t)(((uint8_t)(x))<<DAC_C2_DACBFUP_SHIFT))&DAC_C2_DACBFUP_MASK)
<>	144:ef7eb2e8f9f7	910	#define DAC_C2_DACBFRP_MASK 0xF0u
<>	144:ef7eb2e8f9f7	911	#define DAC_C2_DACBFRP_SHIFT 4
<>	144:ef7eb2e8f9f7	912	#define DAC_C2_DACBFRP(x) (((uint8_t)(((uint8_t)(x))<<DAC_C2_DACBFRP_SHIFT))&DAC_C2_DACBFRP_MASK)
<>	144:ef7eb2e8f9f7	913
<>	144:ef7eb2e8f9f7	914	/**
<>	144:ef7eb2e8f9f7	915	* @}
<>	144:ef7eb2e8f9f7	916	/ / end of group DAC_Register_Masks */
<>	144:ef7eb2e8f9f7	917
<>	144:ef7eb2e8f9f7	918
<>	144:ef7eb2e8f9f7	919	/* DAC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	920	/** Peripheral DAC0 base address */
<>	144:ef7eb2e8f9f7	921	#define DAC0_BASE (0x400CC000u)
<>	144:ef7eb2e8f9f7	922	/** Peripheral DAC0 base pointer */
<>	144:ef7eb2e8f9f7	923	#define DAC0 ((DAC_Type *)DAC0_BASE)
<>	144:ef7eb2e8f9f7	924	/** Array initializer of DAC peripheral base pointers */
<>	144:ef7eb2e8f9f7	925	#define DAC_BASES { DAC0 }
<>	144:ef7eb2e8f9f7	926
<>	144:ef7eb2e8f9f7	927	/**
<>	144:ef7eb2e8f9f7	928	* @}
<>	144:ef7eb2e8f9f7	929	/ / end of group DAC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	930
<>	144:ef7eb2e8f9f7	931
<>	144:ef7eb2e8f9f7	932	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	933	-- DMA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	934	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	935
<>	144:ef7eb2e8f9f7	936	/**
<>	144:ef7eb2e8f9f7	937	* @addtogroup DMA_Peripheral_Access_Layer DMA Peripheral Access Layer
<>	144:ef7eb2e8f9f7	938	* @{
<>	144:ef7eb2e8f9f7	939	*/
<>	144:ef7eb2e8f9f7	940
<>	144:ef7eb2e8f9f7	941	/** DMA - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	942	typedef struct {
<>	144:ef7eb2e8f9f7	943	__IO uint32_t CR; /*< Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	944	__I uint32_t ES; /*< Error Status Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	945	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	946	__IO uint32_t ERQ; /*< Enable Request Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	947	uint8_t RESERVED_1[4];
<>	144:ef7eb2e8f9f7	948	__IO uint32_t EEI; /*< Enable Error Interrupt Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	949	__O uint8_t CEEI; /*< Clear Enable Error Interrupt Register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	950	__O uint8_t SEEI; /*< Set Enable Error Interrupt Register, offset: 0x19 /
<>	144:ef7eb2e8f9f7	951	__O uint8_t CERQ; /*< Clear Enable Request Register, offset: 0x1A /
<>	144:ef7eb2e8f9f7	952	__O uint8_t SERQ; /*< Set Enable Request Register, offset: 0x1B /
<>	144:ef7eb2e8f9f7	953	__O uint8_t CDNE; /*< Clear DONE Status Bit Register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	954	__O uint8_t SSRT; /*< Set START Bit Register, offset: 0x1D /
<>	144:ef7eb2e8f9f7	955	__O uint8_t CERR; /*< Clear Error Register, offset: 0x1E /
<>	144:ef7eb2e8f9f7	956	__O uint8_t CINT; /*< Clear Interrupt Request Register, offset: 0x1F /
<>	144:ef7eb2e8f9f7	957	uint8_t RESERVED_2[4];
<>	144:ef7eb2e8f9f7	958	__IO uint32_t INT; /*< Interrupt Request Register, offset: 0x24 /
<>	144:ef7eb2e8f9f7	959	uint8_t RESERVED_3[4];
<>	144:ef7eb2e8f9f7	960	__IO uint32_t ERR; /*< Error Register, offset: 0x2C /
<>	144:ef7eb2e8f9f7	961	uint8_t RESERVED_4[4];
<>	144:ef7eb2e8f9f7	962	__IO uint32_t HRS; /*< Hardware Request Status Register, offset: 0x34 /
<>	144:ef7eb2e8f9f7	963	uint8_t RESERVED_5[200];
<>	144:ef7eb2e8f9f7	964	__IO uint8_t DCHPRI3; /*< Channel n Priority Register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	965	__IO uint8_t DCHPRI2; /*< Channel n Priority Register, offset: 0x101 /
<>	144:ef7eb2e8f9f7	966	__IO uint8_t DCHPRI1; /*< Channel n Priority Register, offset: 0x102 /
<>	144:ef7eb2e8f9f7	967	__IO uint8_t DCHPRI0; /*< Channel n Priority Register, offset: 0x103 /
<>	144:ef7eb2e8f9f7	968	uint8_t RESERVED_6[3836];
<>	144:ef7eb2e8f9f7	969	struct { /* offset: 0x1000, array step: 0x20 */
<>	144:ef7eb2e8f9f7	970	__IO uint32_t SADDR; /*< TCD Source Address, array offset: 0x1000, array step: 0x20 /
<>	144:ef7eb2e8f9f7	971	__IO uint16_t SOFF; /*< TCD Signed Source Address Offset, array offset: 0x1004, array step: 0x20 /
<>	144:ef7eb2e8f9f7	972	__IO uint16_t ATTR; /*< TCD Transfer Attributes, array offset: 0x1006, array step: 0x20 /
<>	144:ef7eb2e8f9f7	973	union { /* offset: 0x1008, array step: 0x20 */
<>	144:ef7eb2e8f9f7	974	__IO uint32_t NBYTES_MLNO; /*< TCD Minor Byte Count (Minor Loop Disabled), array offset: 0x1008, array step: 0x20 /
<>	144:ef7eb2e8f9f7	975	__IO uint32_t NBYTES_MLOFFNO; /*< TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset Disabled), array offset: 0x1008, array step: 0x20 /
<>	144:ef7eb2e8f9f7	976	__IO uint32_t NBYTES_MLOFFYES; /*< TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled), array offset: 0x1008, array step: 0x20 /
<>	144:ef7eb2e8f9f7	977	};
<>	144:ef7eb2e8f9f7	978	__IO uint32_t SLAST; /*< TCD Last Source Address Adjustment, array offset: 0x100C, array step: 0x20 /
<>	144:ef7eb2e8f9f7	979	__IO uint32_t DADDR; /*< TCD Destination Address, array offset: 0x1010, array step: 0x20 /
<>	144:ef7eb2e8f9f7	980	__IO uint16_t DOFF; /*< TCD Signed Destination Address Offset, array offset: 0x1014, array step: 0x20 /
<>	144:ef7eb2e8f9f7	981	union { /* offset: 0x1016, array step: 0x20 */
<>	144:ef7eb2e8f9f7	982	__IO uint16_t CITER_ELINKNO; /*< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x1016, array step: 0x20 /
<>	144:ef7eb2e8f9f7	983	__IO uint16_t CITER_ELINKYES; /*< TCD Current Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x1016, array step: 0x20 /
<>	144:ef7eb2e8f9f7	984	};
<>	144:ef7eb2e8f9f7	985	__IO uint32_t DLAST_SGA; /*< TCD Last Destination Address Adjustment/Scatter Gather Address, array offset: 0x1018, array step: 0x20 /
<>	144:ef7eb2e8f9f7	986	__IO uint16_t CSR; /*< TCD Control and Status, array offset: 0x101C, array step: 0x20 /
<>	144:ef7eb2e8f9f7	987	union { /* offset: 0x101E, array step: 0x20 */
<>	144:ef7eb2e8f9f7	988	__IO uint16_t BITER_ELINKNO; /*< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled), array offset: 0x101E, array step: 0x20 /
<>	144:ef7eb2e8f9f7	989	__IO uint16_t BITER_ELINKYES; /*< TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled), array offset: 0x101E, array step: 0x20 /
<>	144:ef7eb2e8f9f7	990	};
<>	144:ef7eb2e8f9f7	991	} TCD[4];
<>	144:ef7eb2e8f9f7	992	} DMA_Type;
<>	144:ef7eb2e8f9f7	993
<>	144:ef7eb2e8f9f7	994	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	995	-- DMA Register Masks
<>	144:ef7eb2e8f9f7	996	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	997
<>	144:ef7eb2e8f9f7	998	/**
<>	144:ef7eb2e8f9f7	999	* @addtogroup DMA_Register_Masks DMA Register Masks
<>	144:ef7eb2e8f9f7	1000	* @{
<>	144:ef7eb2e8f9f7	1001	*/
<>	144:ef7eb2e8f9f7	1002
<>	144:ef7eb2e8f9f7	1003	/* CR Bit Fields */
<>	144:ef7eb2e8f9f7	1004	#define DMA_CR_EDBG_MASK 0x2u
<>	144:ef7eb2e8f9f7	1005	#define DMA_CR_EDBG_SHIFT 1
<>	144:ef7eb2e8f9f7	1006	#define DMA_CR_ERCA_MASK 0x4u
<>	144:ef7eb2e8f9f7	1007	#define DMA_CR_ERCA_SHIFT 2
<>	144:ef7eb2e8f9f7	1008	#define DMA_CR_HOE_MASK 0x10u
<>	144:ef7eb2e8f9f7	1009	#define DMA_CR_HOE_SHIFT 4
<>	144:ef7eb2e8f9f7	1010	#define DMA_CR_HALT_MASK 0x20u
<>	144:ef7eb2e8f9f7	1011	#define DMA_CR_HALT_SHIFT 5
<>	144:ef7eb2e8f9f7	1012	#define DMA_CR_CLM_MASK 0x40u
<>	144:ef7eb2e8f9f7	1013	#define DMA_CR_CLM_SHIFT 6
<>	144:ef7eb2e8f9f7	1014	#define DMA_CR_EMLM_MASK 0x80u
<>	144:ef7eb2e8f9f7	1015	#define DMA_CR_EMLM_SHIFT 7
<>	144:ef7eb2e8f9f7	1016	#define DMA_CR_ECX_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1017	#define DMA_CR_ECX_SHIFT 16
<>	144:ef7eb2e8f9f7	1018	#define DMA_CR_CX_MASK 0x20000u
<>	144:ef7eb2e8f9f7	1019	#define DMA_CR_CX_SHIFT 17
<>	144:ef7eb2e8f9f7	1020	/* ES Bit Fields */
<>	144:ef7eb2e8f9f7	1021	#define DMA_ES_DBE_MASK 0x1u
<>	144:ef7eb2e8f9f7	1022	#define DMA_ES_DBE_SHIFT 0
<>	144:ef7eb2e8f9f7	1023	#define DMA_ES_SBE_MASK 0x2u
<>	144:ef7eb2e8f9f7	1024	#define DMA_ES_SBE_SHIFT 1
<>	144:ef7eb2e8f9f7	1025	#define DMA_ES_SGE_MASK 0x4u
<>	144:ef7eb2e8f9f7	1026	#define DMA_ES_SGE_SHIFT 2
<>	144:ef7eb2e8f9f7	1027	#define DMA_ES_NCE_MASK 0x8u
<>	144:ef7eb2e8f9f7	1028	#define DMA_ES_NCE_SHIFT 3
<>	144:ef7eb2e8f9f7	1029	#define DMA_ES_DOE_MASK 0x10u
<>	144:ef7eb2e8f9f7	1030	#define DMA_ES_DOE_SHIFT 4
<>	144:ef7eb2e8f9f7	1031	#define DMA_ES_DAE_MASK 0x20u
<>	144:ef7eb2e8f9f7	1032	#define DMA_ES_DAE_SHIFT 5
<>	144:ef7eb2e8f9f7	1033	#define DMA_ES_SOE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1034	#define DMA_ES_SOE_SHIFT 6
<>	144:ef7eb2e8f9f7	1035	#define DMA_ES_SAE_MASK 0x80u
<>	144:ef7eb2e8f9f7	1036	#define DMA_ES_SAE_SHIFT 7
<>	144:ef7eb2e8f9f7	1037	#define DMA_ES_ERRCHN_MASK 0xF00u
<>	144:ef7eb2e8f9f7	1038	#define DMA_ES_ERRCHN_SHIFT 8
<>	144:ef7eb2e8f9f7	1039	#define DMA_ES_ERRCHN(x) (((uint32_t)(((uint32_t)(x))<<DMA_ES_ERRCHN_SHIFT))&DMA_ES_ERRCHN_MASK)
<>	144:ef7eb2e8f9f7	1040	#define DMA_ES_CPE_MASK 0x4000u
<>	144:ef7eb2e8f9f7	1041	#define DMA_ES_CPE_SHIFT 14
<>	144:ef7eb2e8f9f7	1042	#define DMA_ES_ECX_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1043	#define DMA_ES_ECX_SHIFT 16
<>	144:ef7eb2e8f9f7	1044	#define DMA_ES_VLD_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1045	#define DMA_ES_VLD_SHIFT 31
<>	144:ef7eb2e8f9f7	1046	/* ERQ Bit Fields */
<>	144:ef7eb2e8f9f7	1047	#define DMA_ERQ_ERQ0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1048	#define DMA_ERQ_ERQ0_SHIFT 0
<>	144:ef7eb2e8f9f7	1049	#define DMA_ERQ_ERQ1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1050	#define DMA_ERQ_ERQ1_SHIFT 1
<>	144:ef7eb2e8f9f7	1051	#define DMA_ERQ_ERQ2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1052	#define DMA_ERQ_ERQ2_SHIFT 2
<>	144:ef7eb2e8f9f7	1053	#define DMA_ERQ_ERQ3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1054	#define DMA_ERQ_ERQ3_SHIFT 3
<>	144:ef7eb2e8f9f7	1055	/* EEI Bit Fields */
<>	144:ef7eb2e8f9f7	1056	#define DMA_EEI_EEI0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1057	#define DMA_EEI_EEI0_SHIFT 0
<>	144:ef7eb2e8f9f7	1058	#define DMA_EEI_EEI1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1059	#define DMA_EEI_EEI1_SHIFT 1
<>	144:ef7eb2e8f9f7	1060	#define DMA_EEI_EEI2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1061	#define DMA_EEI_EEI2_SHIFT 2
<>	144:ef7eb2e8f9f7	1062	#define DMA_EEI_EEI3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1063	#define DMA_EEI_EEI3_SHIFT 3
<>	144:ef7eb2e8f9f7	1064	/* CEEI Bit Fields */
<>	144:ef7eb2e8f9f7	1065	#define DMA_CEEI_CEEI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1066	#define DMA_CEEI_CEEI_SHIFT 0
<>	144:ef7eb2e8f9f7	1067	#define DMA_CEEI_CEEI(x) (((uint8_t)(((uint8_t)(x))<<DMA_CEEI_CEEI_SHIFT))&DMA_CEEI_CEEI_MASK)
<>	144:ef7eb2e8f9f7	1068	#define DMA_CEEI_CAEE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1069	#define DMA_CEEI_CAEE_SHIFT 6
<>	144:ef7eb2e8f9f7	1070	#define DMA_CEEI_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1071	#define DMA_CEEI_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1072	/* SEEI Bit Fields */
<>	144:ef7eb2e8f9f7	1073	#define DMA_SEEI_SEEI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1074	#define DMA_SEEI_SEEI_SHIFT 0
<>	144:ef7eb2e8f9f7	1075	#define DMA_SEEI_SEEI(x) (((uint8_t)(((uint8_t)(x))<<DMA_SEEI_SEEI_SHIFT))&DMA_SEEI_SEEI_MASK)
<>	144:ef7eb2e8f9f7	1076	#define DMA_SEEI_SAEE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1077	#define DMA_SEEI_SAEE_SHIFT 6
<>	144:ef7eb2e8f9f7	1078	#define DMA_SEEI_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1079	#define DMA_SEEI_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1080	/* CERQ Bit Fields */
<>	144:ef7eb2e8f9f7	1081	#define DMA_CERQ_CERQ_MASK 0xFu
<>	144:ef7eb2e8f9f7	1082	#define DMA_CERQ_CERQ_SHIFT 0
<>	144:ef7eb2e8f9f7	1083	#define DMA_CERQ_CERQ(x) (((uint8_t)(((uint8_t)(x))<<DMA_CERQ_CERQ_SHIFT))&DMA_CERQ_CERQ_MASK)
<>	144:ef7eb2e8f9f7	1084	#define DMA_CERQ_CAER_MASK 0x40u
<>	144:ef7eb2e8f9f7	1085	#define DMA_CERQ_CAER_SHIFT 6
<>	144:ef7eb2e8f9f7	1086	#define DMA_CERQ_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1087	#define DMA_CERQ_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1088	/* SERQ Bit Fields */
<>	144:ef7eb2e8f9f7	1089	#define DMA_SERQ_SERQ_MASK 0xFu
<>	144:ef7eb2e8f9f7	1090	#define DMA_SERQ_SERQ_SHIFT 0
<>	144:ef7eb2e8f9f7	1091	#define DMA_SERQ_SERQ(x) (((uint8_t)(((uint8_t)(x))<<DMA_SERQ_SERQ_SHIFT))&DMA_SERQ_SERQ_MASK)
<>	144:ef7eb2e8f9f7	1092	#define DMA_SERQ_SAER_MASK 0x40u
<>	144:ef7eb2e8f9f7	1093	#define DMA_SERQ_SAER_SHIFT 6
<>	144:ef7eb2e8f9f7	1094	#define DMA_SERQ_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1095	#define DMA_SERQ_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1096	/* CDNE Bit Fields */
<>	144:ef7eb2e8f9f7	1097	#define DMA_CDNE_CDNE_MASK 0xFu
<>	144:ef7eb2e8f9f7	1098	#define DMA_CDNE_CDNE_SHIFT 0
<>	144:ef7eb2e8f9f7	1099	#define DMA_CDNE_CDNE(x) (((uint8_t)(((uint8_t)(x))<<DMA_CDNE_CDNE_SHIFT))&DMA_CDNE_CDNE_MASK)
<>	144:ef7eb2e8f9f7	1100	#define DMA_CDNE_CADN_MASK 0x40u
<>	144:ef7eb2e8f9f7	1101	#define DMA_CDNE_CADN_SHIFT 6
<>	144:ef7eb2e8f9f7	1102	#define DMA_CDNE_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1103	#define DMA_CDNE_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1104	/* SSRT Bit Fields */
<>	144:ef7eb2e8f9f7	1105	#define DMA_SSRT_SSRT_MASK 0xFu
<>	144:ef7eb2e8f9f7	1106	#define DMA_SSRT_SSRT_SHIFT 0
<>	144:ef7eb2e8f9f7	1107	#define DMA_SSRT_SSRT(x) (((uint8_t)(((uint8_t)(x))<<DMA_SSRT_SSRT_SHIFT))&DMA_SSRT_SSRT_MASK)
<>	144:ef7eb2e8f9f7	1108	#define DMA_SSRT_SAST_MASK 0x40u
<>	144:ef7eb2e8f9f7	1109	#define DMA_SSRT_SAST_SHIFT 6
<>	144:ef7eb2e8f9f7	1110	#define DMA_SSRT_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1111	#define DMA_SSRT_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1112	/* CERR Bit Fields */
<>	144:ef7eb2e8f9f7	1113	#define DMA_CERR_CERR_MASK 0xFu
<>	144:ef7eb2e8f9f7	1114	#define DMA_CERR_CERR_SHIFT 0
<>	144:ef7eb2e8f9f7	1115	#define DMA_CERR_CERR(x) (((uint8_t)(((uint8_t)(x))<<DMA_CERR_CERR_SHIFT))&DMA_CERR_CERR_MASK)
<>	144:ef7eb2e8f9f7	1116	#define DMA_CERR_CAEI_MASK 0x40u
<>	144:ef7eb2e8f9f7	1117	#define DMA_CERR_CAEI_SHIFT 6
<>	144:ef7eb2e8f9f7	1118	#define DMA_CERR_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1119	#define DMA_CERR_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1120	/* CINT Bit Fields */
<>	144:ef7eb2e8f9f7	1121	#define DMA_CINT_CINT_MASK 0xFu
<>	144:ef7eb2e8f9f7	1122	#define DMA_CINT_CINT_SHIFT 0
<>	144:ef7eb2e8f9f7	1123	#define DMA_CINT_CINT(x) (((uint8_t)(((uint8_t)(x))<<DMA_CINT_CINT_SHIFT))&DMA_CINT_CINT_MASK)
<>	144:ef7eb2e8f9f7	1124	#define DMA_CINT_CAIR_MASK 0x40u
<>	144:ef7eb2e8f9f7	1125	#define DMA_CINT_CAIR_SHIFT 6
<>	144:ef7eb2e8f9f7	1126	#define DMA_CINT_NOP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1127	#define DMA_CINT_NOP_SHIFT 7
<>	144:ef7eb2e8f9f7	1128	/* INT Bit Fields */
<>	144:ef7eb2e8f9f7	1129	#define DMA_INT_INT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1130	#define DMA_INT_INT0_SHIFT 0
<>	144:ef7eb2e8f9f7	1131	#define DMA_INT_INT1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1132	#define DMA_INT_INT1_SHIFT 1
<>	144:ef7eb2e8f9f7	1133	#define DMA_INT_INT2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1134	#define DMA_INT_INT2_SHIFT 2
<>	144:ef7eb2e8f9f7	1135	#define DMA_INT_INT3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1136	#define DMA_INT_INT3_SHIFT 3
<>	144:ef7eb2e8f9f7	1137	/* ERR Bit Fields */
<>	144:ef7eb2e8f9f7	1138	#define DMA_ERR_ERR0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1139	#define DMA_ERR_ERR0_SHIFT 0
<>	144:ef7eb2e8f9f7	1140	#define DMA_ERR_ERR1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1141	#define DMA_ERR_ERR1_SHIFT 1
<>	144:ef7eb2e8f9f7	1142	#define DMA_ERR_ERR2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1143	#define DMA_ERR_ERR2_SHIFT 2
<>	144:ef7eb2e8f9f7	1144	#define DMA_ERR_ERR3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1145	#define DMA_ERR_ERR3_SHIFT 3
<>	144:ef7eb2e8f9f7	1146	/* HRS Bit Fields */
<>	144:ef7eb2e8f9f7	1147	#define DMA_HRS_HRS0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1148	#define DMA_HRS_HRS0_SHIFT 0
<>	144:ef7eb2e8f9f7	1149	#define DMA_HRS_HRS1_MASK 0x2u
<>	144:ef7eb2e8f9f7	1150	#define DMA_HRS_HRS1_SHIFT 1
<>	144:ef7eb2e8f9f7	1151	#define DMA_HRS_HRS2_MASK 0x4u
<>	144:ef7eb2e8f9f7	1152	#define DMA_HRS_HRS2_SHIFT 2
<>	144:ef7eb2e8f9f7	1153	#define DMA_HRS_HRS3_MASK 0x8u
<>	144:ef7eb2e8f9f7	1154	#define DMA_HRS_HRS3_SHIFT 3
<>	144:ef7eb2e8f9f7	1155	/* DCHPRI3 Bit Fields */
<>	144:ef7eb2e8f9f7	1156	#define DMA_DCHPRI3_CHPRI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1157	#define DMA_DCHPRI3_CHPRI_SHIFT 0
<>	144:ef7eb2e8f9f7	1158	#define DMA_DCHPRI3_CHPRI(x) (((uint8_t)(((uint8_t)(x))<<DMA_DCHPRI3_CHPRI_SHIFT))&DMA_DCHPRI3_CHPRI_MASK)
<>	144:ef7eb2e8f9f7	1159	#define DMA_DCHPRI3_DPA_MASK 0x40u
<>	144:ef7eb2e8f9f7	1160	#define DMA_DCHPRI3_DPA_SHIFT 6
<>	144:ef7eb2e8f9f7	1161	#define DMA_DCHPRI3_ECP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1162	#define DMA_DCHPRI3_ECP_SHIFT 7
<>	144:ef7eb2e8f9f7	1163	/* DCHPRI2 Bit Fields */
<>	144:ef7eb2e8f9f7	1164	#define DMA_DCHPRI2_CHPRI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1165	#define DMA_DCHPRI2_CHPRI_SHIFT 0
<>	144:ef7eb2e8f9f7	1166	#define DMA_DCHPRI2_CHPRI(x) (((uint8_t)(((uint8_t)(x))<<DMA_DCHPRI2_CHPRI_SHIFT))&DMA_DCHPRI2_CHPRI_MASK)
<>	144:ef7eb2e8f9f7	1167	#define DMA_DCHPRI2_DPA_MASK 0x40u
<>	144:ef7eb2e8f9f7	1168	#define DMA_DCHPRI2_DPA_SHIFT 6
<>	144:ef7eb2e8f9f7	1169	#define DMA_DCHPRI2_ECP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1170	#define DMA_DCHPRI2_ECP_SHIFT 7
<>	144:ef7eb2e8f9f7	1171	/* DCHPRI1 Bit Fields */
<>	144:ef7eb2e8f9f7	1172	#define DMA_DCHPRI1_CHPRI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1173	#define DMA_DCHPRI1_CHPRI_SHIFT 0
<>	144:ef7eb2e8f9f7	1174	#define DMA_DCHPRI1_CHPRI(x) (((uint8_t)(((uint8_t)(x))<<DMA_DCHPRI1_CHPRI_SHIFT))&DMA_DCHPRI1_CHPRI_MASK)
<>	144:ef7eb2e8f9f7	1175	#define DMA_DCHPRI1_DPA_MASK 0x40u
<>	144:ef7eb2e8f9f7	1176	#define DMA_DCHPRI1_DPA_SHIFT 6
<>	144:ef7eb2e8f9f7	1177	#define DMA_DCHPRI1_ECP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1178	#define DMA_DCHPRI1_ECP_SHIFT 7
<>	144:ef7eb2e8f9f7	1179	/* DCHPRI0 Bit Fields */
<>	144:ef7eb2e8f9f7	1180	#define DMA_DCHPRI0_CHPRI_MASK 0xFu
<>	144:ef7eb2e8f9f7	1181	#define DMA_DCHPRI0_CHPRI_SHIFT 0
<>	144:ef7eb2e8f9f7	1182	#define DMA_DCHPRI0_CHPRI(x) (((uint8_t)(((uint8_t)(x))<<DMA_DCHPRI0_CHPRI_SHIFT))&DMA_DCHPRI0_CHPRI_MASK)
<>	144:ef7eb2e8f9f7	1183	#define DMA_DCHPRI0_DPA_MASK 0x40u
<>	144:ef7eb2e8f9f7	1184	#define DMA_DCHPRI0_DPA_SHIFT 6
<>	144:ef7eb2e8f9f7	1185	#define DMA_DCHPRI0_ECP_MASK 0x80u
<>	144:ef7eb2e8f9f7	1186	#define DMA_DCHPRI0_ECP_SHIFT 7
<>	144:ef7eb2e8f9f7	1187	/* SADDR Bit Fields */
<>	144:ef7eb2e8f9f7	1188	#define DMA_SADDR_SADDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1189	#define DMA_SADDR_SADDR_SHIFT 0
<>	144:ef7eb2e8f9f7	1190	#define DMA_SADDR_SADDR(x) (((uint32_t)(((uint32_t)(x))<<DMA_SADDR_SADDR_SHIFT))&DMA_SADDR_SADDR_MASK)
<>	144:ef7eb2e8f9f7	1191	/* SOFF Bit Fields */
<>	144:ef7eb2e8f9f7	1192	#define DMA_SOFF_SOFF_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1193	#define DMA_SOFF_SOFF_SHIFT 0
<>	144:ef7eb2e8f9f7	1194	#define DMA_SOFF_SOFF(x) (((uint16_t)(((uint16_t)(x))<<DMA_SOFF_SOFF_SHIFT))&DMA_SOFF_SOFF_MASK)
<>	144:ef7eb2e8f9f7	1195	/* ATTR Bit Fields */
<>	144:ef7eb2e8f9f7	1196	#define DMA_ATTR_DSIZE_MASK 0x7u
<>	144:ef7eb2e8f9f7	1197	#define DMA_ATTR_DSIZE_SHIFT 0
<>	144:ef7eb2e8f9f7	1198	#define DMA_ATTR_DSIZE(x) (((uint16_t)(((uint16_t)(x))<<DMA_ATTR_DSIZE_SHIFT))&DMA_ATTR_DSIZE_MASK)
<>	144:ef7eb2e8f9f7	1199	#define DMA_ATTR_DMOD_MASK 0xF8u
<>	144:ef7eb2e8f9f7	1200	#define DMA_ATTR_DMOD_SHIFT 3
<>	144:ef7eb2e8f9f7	1201	#define DMA_ATTR_DMOD(x) (((uint16_t)(((uint16_t)(x))<<DMA_ATTR_DMOD_SHIFT))&DMA_ATTR_DMOD_MASK)
<>	144:ef7eb2e8f9f7	1202	#define DMA_ATTR_SSIZE_MASK 0x700u
<>	144:ef7eb2e8f9f7	1203	#define DMA_ATTR_SSIZE_SHIFT 8
<>	144:ef7eb2e8f9f7	1204	#define DMA_ATTR_SSIZE(x) (((uint16_t)(((uint16_t)(x))<<DMA_ATTR_SSIZE_SHIFT))&DMA_ATTR_SSIZE_MASK)
<>	144:ef7eb2e8f9f7	1205	#define DMA_ATTR_SMOD_MASK 0xF800u
<>	144:ef7eb2e8f9f7	1206	#define DMA_ATTR_SMOD_SHIFT 11
<>	144:ef7eb2e8f9f7	1207	#define DMA_ATTR_SMOD(x) (((uint16_t)(((uint16_t)(x))<<DMA_ATTR_SMOD_SHIFT))&DMA_ATTR_SMOD_MASK)
<>	144:ef7eb2e8f9f7	1208	/* NBYTES_MLNO Bit Fields */
<>	144:ef7eb2e8f9f7	1209	#define DMA_NBYTES_MLNO_NBYTES_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1210	#define DMA_NBYTES_MLNO_NBYTES_SHIFT 0
<>	144:ef7eb2e8f9f7	1211	#define DMA_NBYTES_MLNO_NBYTES(x) (((uint32_t)(((uint32_t)(x))<<DMA_NBYTES_MLNO_NBYTES_SHIFT))&DMA_NBYTES_MLNO_NBYTES_MASK)
<>	144:ef7eb2e8f9f7	1212	/* NBYTES_MLOFFNO Bit Fields */
<>	144:ef7eb2e8f9f7	1213	#define DMA_NBYTES_MLOFFNO_NBYTES_MASK 0x3FFFFFFFu
<>	144:ef7eb2e8f9f7	1214	#define DMA_NBYTES_MLOFFNO_NBYTES_SHIFT 0
<>	144:ef7eb2e8f9f7	1215	#define DMA_NBYTES_MLOFFNO_NBYTES(x) (((uint32_t)(((uint32_t)(x))<<DMA_NBYTES_MLOFFNO_NBYTES_SHIFT))&DMA_NBYTES_MLOFFNO_NBYTES_MASK)
<>	144:ef7eb2e8f9f7	1216	#define DMA_NBYTES_MLOFFNO_DMLOE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1217	#define DMA_NBYTES_MLOFFNO_DMLOE_SHIFT 30
<>	144:ef7eb2e8f9f7	1218	#define DMA_NBYTES_MLOFFNO_SMLOE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1219	#define DMA_NBYTES_MLOFFNO_SMLOE_SHIFT 31
<>	144:ef7eb2e8f9f7	1220	/* NBYTES_MLOFFYES Bit Fields */
<>	144:ef7eb2e8f9f7	1221	#define DMA_NBYTES_MLOFFYES_NBYTES_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	1222	#define DMA_NBYTES_MLOFFYES_NBYTES_SHIFT 0
<>	144:ef7eb2e8f9f7	1223	#define DMA_NBYTES_MLOFFYES_NBYTES(x) (((uint32_t)(((uint32_t)(x))<<DMA_NBYTES_MLOFFYES_NBYTES_SHIFT))&DMA_NBYTES_MLOFFYES_NBYTES_MASK)
<>	144:ef7eb2e8f9f7	1224	#define DMA_NBYTES_MLOFFYES_MLOFF_MASK 0x3FFFFC00u
<>	144:ef7eb2e8f9f7	1225	#define DMA_NBYTES_MLOFFYES_MLOFF_SHIFT 10
<>	144:ef7eb2e8f9f7	1226	#define DMA_NBYTES_MLOFFYES_MLOFF(x) (((uint32_t)(((uint32_t)(x))<<DMA_NBYTES_MLOFFYES_MLOFF_SHIFT))&DMA_NBYTES_MLOFFYES_MLOFF_MASK)
<>	144:ef7eb2e8f9f7	1227	#define DMA_NBYTES_MLOFFYES_DMLOE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1228	#define DMA_NBYTES_MLOFFYES_DMLOE_SHIFT 30
<>	144:ef7eb2e8f9f7	1229	#define DMA_NBYTES_MLOFFYES_SMLOE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	1230	#define DMA_NBYTES_MLOFFYES_SMLOE_SHIFT 31
<>	144:ef7eb2e8f9f7	1231	/* SLAST Bit Fields */
<>	144:ef7eb2e8f9f7	1232	#define DMA_SLAST_SLAST_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1233	#define DMA_SLAST_SLAST_SHIFT 0
<>	144:ef7eb2e8f9f7	1234	#define DMA_SLAST_SLAST(x) (((uint32_t)(((uint32_t)(x))<<DMA_SLAST_SLAST_SHIFT))&DMA_SLAST_SLAST_MASK)
<>	144:ef7eb2e8f9f7	1235	/* DADDR Bit Fields */
<>	144:ef7eb2e8f9f7	1236	#define DMA_DADDR_DADDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1237	#define DMA_DADDR_DADDR_SHIFT 0
<>	144:ef7eb2e8f9f7	1238	#define DMA_DADDR_DADDR(x) (((uint32_t)(((uint32_t)(x))<<DMA_DADDR_DADDR_SHIFT))&DMA_DADDR_DADDR_MASK)
<>	144:ef7eb2e8f9f7	1239	/* DOFF Bit Fields */
<>	144:ef7eb2e8f9f7	1240	#define DMA_DOFF_DOFF_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1241	#define DMA_DOFF_DOFF_SHIFT 0
<>	144:ef7eb2e8f9f7	1242	#define DMA_DOFF_DOFF(x) (((uint16_t)(((uint16_t)(x))<<DMA_DOFF_DOFF_SHIFT))&DMA_DOFF_DOFF_MASK)
<>	144:ef7eb2e8f9f7	1243	/* CITER_ELINKNO Bit Fields */
<>	144:ef7eb2e8f9f7	1244	#define DMA_CITER_ELINKNO_CITER_MASK 0x7FFFu
<>	144:ef7eb2e8f9f7	1245	#define DMA_CITER_ELINKNO_CITER_SHIFT 0
<>	144:ef7eb2e8f9f7	1246	#define DMA_CITER_ELINKNO_CITER(x) (((uint16_t)(((uint16_t)(x))<<DMA_CITER_ELINKNO_CITER_SHIFT))&DMA_CITER_ELINKNO_CITER_MASK)
<>	144:ef7eb2e8f9f7	1247	#define DMA_CITER_ELINKNO_ELINK_MASK 0x8000u
<>	144:ef7eb2e8f9f7	1248	#define DMA_CITER_ELINKNO_ELINK_SHIFT 15
<>	144:ef7eb2e8f9f7	1249	/* CITER_ELINKYES Bit Fields */
<>	144:ef7eb2e8f9f7	1250	#define DMA_CITER_ELINKYES_CITER_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	1251	#define DMA_CITER_ELINKYES_CITER_SHIFT 0
<>	144:ef7eb2e8f9f7	1252	#define DMA_CITER_ELINKYES_CITER(x) (((uint16_t)(((uint16_t)(x))<<DMA_CITER_ELINKYES_CITER_SHIFT))&DMA_CITER_ELINKYES_CITER_MASK)
<>	144:ef7eb2e8f9f7	1253	#define DMA_CITER_ELINKYES_LINKCH_MASK 0x1E00u
<>	144:ef7eb2e8f9f7	1254	#define DMA_CITER_ELINKYES_LINKCH_SHIFT 9
<>	144:ef7eb2e8f9f7	1255	#define DMA_CITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x))<<DMA_CITER_ELINKYES_LINKCH_SHIFT))&DMA_CITER_ELINKYES_LINKCH_MASK)
<>	144:ef7eb2e8f9f7	1256	#define DMA_CITER_ELINKYES_ELINK_MASK 0x8000u
<>	144:ef7eb2e8f9f7	1257	#define DMA_CITER_ELINKYES_ELINK_SHIFT 15
<>	144:ef7eb2e8f9f7	1258	/* DLAST_SGA Bit Fields */
<>	144:ef7eb2e8f9f7	1259	#define DMA_DLAST_SGA_DLASTSGA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1260	#define DMA_DLAST_SGA_DLASTSGA_SHIFT 0
<>	144:ef7eb2e8f9f7	1261	#define DMA_DLAST_SGA_DLASTSGA(x) (((uint32_t)(((uint32_t)(x))<<DMA_DLAST_SGA_DLASTSGA_SHIFT))&DMA_DLAST_SGA_DLASTSGA_MASK)
<>	144:ef7eb2e8f9f7	1262	/* CSR Bit Fields */
<>	144:ef7eb2e8f9f7	1263	#define DMA_CSR_START_MASK 0x1u
<>	144:ef7eb2e8f9f7	1264	#define DMA_CSR_START_SHIFT 0
<>	144:ef7eb2e8f9f7	1265	#define DMA_CSR_INTMAJOR_MASK 0x2u
<>	144:ef7eb2e8f9f7	1266	#define DMA_CSR_INTMAJOR_SHIFT 1
<>	144:ef7eb2e8f9f7	1267	#define DMA_CSR_INTHALF_MASK 0x4u
<>	144:ef7eb2e8f9f7	1268	#define DMA_CSR_INTHALF_SHIFT 2
<>	144:ef7eb2e8f9f7	1269	#define DMA_CSR_DREQ_MASK 0x8u
<>	144:ef7eb2e8f9f7	1270	#define DMA_CSR_DREQ_SHIFT 3
<>	144:ef7eb2e8f9f7	1271	#define DMA_CSR_ESG_MASK 0x10u
<>	144:ef7eb2e8f9f7	1272	#define DMA_CSR_ESG_SHIFT 4
<>	144:ef7eb2e8f9f7	1273	#define DMA_CSR_MAJORELINK_MASK 0x20u
<>	144:ef7eb2e8f9f7	1274	#define DMA_CSR_MAJORELINK_SHIFT 5
<>	144:ef7eb2e8f9f7	1275	#define DMA_CSR_ACTIVE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1276	#define DMA_CSR_ACTIVE_SHIFT 6
<>	144:ef7eb2e8f9f7	1277	#define DMA_CSR_DONE_MASK 0x80u
<>	144:ef7eb2e8f9f7	1278	#define DMA_CSR_DONE_SHIFT 7
<>	144:ef7eb2e8f9f7	1279	#define DMA_CSR_MAJORLINKCH_MASK 0xF00u
<>	144:ef7eb2e8f9f7	1280	#define DMA_CSR_MAJORLINKCH_SHIFT 8
<>	144:ef7eb2e8f9f7	1281	#define DMA_CSR_MAJORLINKCH(x) (((uint16_t)(((uint16_t)(x))<<DMA_CSR_MAJORLINKCH_SHIFT))&DMA_CSR_MAJORLINKCH_MASK)
<>	144:ef7eb2e8f9f7	1282	#define DMA_CSR_BWC_MASK 0xC000u
<>	144:ef7eb2e8f9f7	1283	#define DMA_CSR_BWC_SHIFT 14
<>	144:ef7eb2e8f9f7	1284	#define DMA_CSR_BWC(x) (((uint16_t)(((uint16_t)(x))<<DMA_CSR_BWC_SHIFT))&DMA_CSR_BWC_MASK)
<>	144:ef7eb2e8f9f7	1285	/* BITER_ELINKNO Bit Fields */
<>	144:ef7eb2e8f9f7	1286	#define DMA_BITER_ELINKNO_BITER_MASK 0x7FFFu
<>	144:ef7eb2e8f9f7	1287	#define DMA_BITER_ELINKNO_BITER_SHIFT 0
<>	144:ef7eb2e8f9f7	1288	#define DMA_BITER_ELINKNO_BITER(x) (((uint16_t)(((uint16_t)(x))<<DMA_BITER_ELINKNO_BITER_SHIFT))&DMA_BITER_ELINKNO_BITER_MASK)
<>	144:ef7eb2e8f9f7	1289	#define DMA_BITER_ELINKNO_ELINK_MASK 0x8000u
<>	144:ef7eb2e8f9f7	1290	#define DMA_BITER_ELINKNO_ELINK_SHIFT 15
<>	144:ef7eb2e8f9f7	1291	/* BITER_ELINKYES Bit Fields */
<>	144:ef7eb2e8f9f7	1292	#define DMA_BITER_ELINKYES_BITER_MASK 0x1FFu
<>	144:ef7eb2e8f9f7	1293	#define DMA_BITER_ELINKYES_BITER_SHIFT 0
<>	144:ef7eb2e8f9f7	1294	#define DMA_BITER_ELINKYES_BITER(x) (((uint16_t)(((uint16_t)(x))<<DMA_BITER_ELINKYES_BITER_SHIFT))&DMA_BITER_ELINKYES_BITER_MASK)
<>	144:ef7eb2e8f9f7	1295	#define DMA_BITER_ELINKYES_LINKCH_MASK 0x1E00u
<>	144:ef7eb2e8f9f7	1296	#define DMA_BITER_ELINKYES_LINKCH_SHIFT 9
<>	144:ef7eb2e8f9f7	1297	#define DMA_BITER_ELINKYES_LINKCH(x) (((uint16_t)(((uint16_t)(x))<<DMA_BITER_ELINKYES_LINKCH_SHIFT))&DMA_BITER_ELINKYES_LINKCH_MASK)
<>	144:ef7eb2e8f9f7	1298	#define DMA_BITER_ELINKYES_ELINK_MASK 0x8000u
<>	144:ef7eb2e8f9f7	1299	#define DMA_BITER_ELINKYES_ELINK_SHIFT 15
<>	144:ef7eb2e8f9f7	1300
<>	144:ef7eb2e8f9f7	1301	/**
<>	144:ef7eb2e8f9f7	1302	* @}
<>	144:ef7eb2e8f9f7	1303	/ / end of group DMA_Register_Masks */
<>	144:ef7eb2e8f9f7	1304
<>	144:ef7eb2e8f9f7	1305
<>	144:ef7eb2e8f9f7	1306	/* DMA - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1307	/** Peripheral DMA base address */
<>	144:ef7eb2e8f9f7	1308	#define DMA_BASE (0x40008000u)
<>	144:ef7eb2e8f9f7	1309	/** Peripheral DMA base pointer */
<>	144:ef7eb2e8f9f7	1310	#define DMA0 ((DMA_Type *)DMA_BASE)
<>	144:ef7eb2e8f9f7	1311
<>	144:ef7eb2e8f9f7	1312	/**
<>	144:ef7eb2e8f9f7	1313	* @}
<>	144:ef7eb2e8f9f7	1314	/ / end of group DMA_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1315
<>	144:ef7eb2e8f9f7	1316
<>	144:ef7eb2e8f9f7	1317	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1318	-- DMAMUX Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1319	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1320
<>	144:ef7eb2e8f9f7	1321	/**
<>	144:ef7eb2e8f9f7	1322	* @addtogroup DMAMUX_Peripheral_Access_Layer DMAMUX Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1323	* @{
<>	144:ef7eb2e8f9f7	1324	*/
<>	144:ef7eb2e8f9f7	1325
<>	144:ef7eb2e8f9f7	1326	/** DMAMUX - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1327	typedef struct {
<>	144:ef7eb2e8f9f7	1328	__IO uint8_t CHCFG[16]; /*< Channel Configuration Register, array offset: 0x0, array step: 0x1 /
<>	144:ef7eb2e8f9f7	1329	} DMAMUX_Type;
<>	144:ef7eb2e8f9f7	1330
<>	144:ef7eb2e8f9f7	1331	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1332	-- DMAMUX Register Masks
<>	144:ef7eb2e8f9f7	1333	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1334
<>	144:ef7eb2e8f9f7	1335	/**
<>	144:ef7eb2e8f9f7	1336	* @addtogroup DMAMUX_Register_Masks DMAMUX Register Masks
<>	144:ef7eb2e8f9f7	1337	* @{
<>	144:ef7eb2e8f9f7	1338	*/
<>	144:ef7eb2e8f9f7	1339
<>	144:ef7eb2e8f9f7	1340	/* CHCFG Bit Fields */
<>	144:ef7eb2e8f9f7	1341	#define DMAMUX_CHCFG_SOURCE_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	1342	#define DMAMUX_CHCFG_SOURCE_SHIFT 0
<>	144:ef7eb2e8f9f7	1343	#define DMAMUX_CHCFG_SOURCE(x) (((uint8_t)(((uint8_t)(x))<<DMAMUX_CHCFG_SOURCE_SHIFT))&DMAMUX_CHCFG_SOURCE_MASK)
<>	144:ef7eb2e8f9f7	1344	#define DMAMUX_CHCFG_TRIG_MASK 0x40u
<>	144:ef7eb2e8f9f7	1345	#define DMAMUX_CHCFG_TRIG_SHIFT 6
<>	144:ef7eb2e8f9f7	1346	#define DMAMUX_CHCFG_ENBL_MASK 0x80u
<>	144:ef7eb2e8f9f7	1347	#define DMAMUX_CHCFG_ENBL_SHIFT 7
<>	144:ef7eb2e8f9f7	1348
<>	144:ef7eb2e8f9f7	1349	/**
<>	144:ef7eb2e8f9f7	1350	* @}
<>	144:ef7eb2e8f9f7	1351	/ / end of group DMAMUX_Register_Masks */
<>	144:ef7eb2e8f9f7	1352
<>	144:ef7eb2e8f9f7	1353
<>	144:ef7eb2e8f9f7	1354	/* DMAMUX - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1355	/** Peripheral DMAMUX base address */
<>	144:ef7eb2e8f9f7	1356	#define DMAMUX_BASE (0x40021000u)
<>	144:ef7eb2e8f9f7	1357	/** Peripheral DMAMUX base pointer */
<>	144:ef7eb2e8f9f7	1358	#define DMAMUX ((DMAMUX_Type *)DMAMUX_BASE)
<>	144:ef7eb2e8f9f7	1359
<>	144:ef7eb2e8f9f7	1360	/**
<>	144:ef7eb2e8f9f7	1361	* @}
<>	144:ef7eb2e8f9f7	1362	/ / end of group DMAMUX_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1363
<>	144:ef7eb2e8f9f7	1364
<>	144:ef7eb2e8f9f7	1365	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1366	-- EWM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1367	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1368
<>	144:ef7eb2e8f9f7	1369	/**
<>	144:ef7eb2e8f9f7	1370	* @addtogroup EWM_Peripheral_Access_Layer EWM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1371	* @{
<>	144:ef7eb2e8f9f7	1372	*/
<>	144:ef7eb2e8f9f7	1373
<>	144:ef7eb2e8f9f7	1374	/** EWM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1375	typedef struct {
<>	144:ef7eb2e8f9f7	1376	__IO uint8_t CTRL; /*< Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1377	__O uint8_t SERV; /*< Service Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	1378	__IO uint8_t CMPL; /*< Compare Low Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	1379	__IO uint8_t CMPH; /*< Compare High Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	1380	} EWM_Type;
<>	144:ef7eb2e8f9f7	1381
<>	144:ef7eb2e8f9f7	1382	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1383	-- EWM Register Masks
<>	144:ef7eb2e8f9f7	1384	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1385
<>	144:ef7eb2e8f9f7	1386	/**
<>	144:ef7eb2e8f9f7	1387	* @addtogroup EWM_Register_Masks EWM Register Masks
<>	144:ef7eb2e8f9f7	1388	* @{
<>	144:ef7eb2e8f9f7	1389	*/
<>	144:ef7eb2e8f9f7	1390
<>	144:ef7eb2e8f9f7	1391	/* CTRL Bit Fields */
<>	144:ef7eb2e8f9f7	1392	#define EWM_CTRL_EWMEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1393	#define EWM_CTRL_EWMEN_SHIFT 0
<>	144:ef7eb2e8f9f7	1394	#define EWM_CTRL_ASSIN_MASK 0x2u
<>	144:ef7eb2e8f9f7	1395	#define EWM_CTRL_ASSIN_SHIFT 1
<>	144:ef7eb2e8f9f7	1396	#define EWM_CTRL_INEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	1397	#define EWM_CTRL_INEN_SHIFT 2
<>	144:ef7eb2e8f9f7	1398	#define EWM_CTRL_INTEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	1399	#define EWM_CTRL_INTEN_SHIFT 3
<>	144:ef7eb2e8f9f7	1400	/* SERV Bit Fields */
<>	144:ef7eb2e8f9f7	1401	#define EWM_SERV_SERVICE_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1402	#define EWM_SERV_SERVICE_SHIFT 0
<>	144:ef7eb2e8f9f7	1403	#define EWM_SERV_SERVICE(x) (((uint8_t)(((uint8_t)(x))<<EWM_SERV_SERVICE_SHIFT))&EWM_SERV_SERVICE_MASK)
<>	144:ef7eb2e8f9f7	1404	/* CMPL Bit Fields */
<>	144:ef7eb2e8f9f7	1405	#define EWM_CMPL_COMPAREL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1406	#define EWM_CMPL_COMPAREL_SHIFT 0
<>	144:ef7eb2e8f9f7	1407	#define EWM_CMPL_COMPAREL(x) (((uint8_t)(((uint8_t)(x))<<EWM_CMPL_COMPAREL_SHIFT))&EWM_CMPL_COMPAREL_MASK)
<>	144:ef7eb2e8f9f7	1408	/* CMPH Bit Fields */
<>	144:ef7eb2e8f9f7	1409	#define EWM_CMPH_COMPAREH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1410	#define EWM_CMPH_COMPAREH_SHIFT 0
<>	144:ef7eb2e8f9f7	1411	#define EWM_CMPH_COMPAREH(x) (((uint8_t)(((uint8_t)(x))<<EWM_CMPH_COMPAREH_SHIFT))&EWM_CMPH_COMPAREH_MASK)
<>	144:ef7eb2e8f9f7	1412
<>	144:ef7eb2e8f9f7	1413	/**
<>	144:ef7eb2e8f9f7	1414	* @}
<>	144:ef7eb2e8f9f7	1415	/ / end of group EWM_Register_Masks */
<>	144:ef7eb2e8f9f7	1416
<>	144:ef7eb2e8f9f7	1417
<>	144:ef7eb2e8f9f7	1418	/* EWM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1419	/** Peripheral EWM base address */
<>	144:ef7eb2e8f9f7	1420	#define EWM_BASE (0x40061000u)
<>	144:ef7eb2e8f9f7	1421	/** Peripheral EWM base pointer */
<>	144:ef7eb2e8f9f7	1422	#define EWM ((EWM_Type *)EWM_BASE)
<>	144:ef7eb2e8f9f7	1423
<>	144:ef7eb2e8f9f7	1424	/**
<>	144:ef7eb2e8f9f7	1425	* @}
<>	144:ef7eb2e8f9f7	1426	/ / end of group EWM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1427
<>	144:ef7eb2e8f9f7	1428
<>	144:ef7eb2e8f9f7	1429	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1430	-- FMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1431	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1432
<>	144:ef7eb2e8f9f7	1433	/**
<>	144:ef7eb2e8f9f7	1434	* @addtogroup FMC_Peripheral_Access_Layer FMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1435	* @{
<>	144:ef7eb2e8f9f7	1436	*/
<>	144:ef7eb2e8f9f7	1437
<>	144:ef7eb2e8f9f7	1438	/** FMC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1439	typedef struct {
<>	144:ef7eb2e8f9f7	1440	__IO uint32_t PFAPR; /*< Flash Access Protection Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1441	__IO uint32_t PFB0CR; /*< Flash Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1442	uint8_t RESERVED_0[248];
<>	144:ef7eb2e8f9f7	1443	struct { /* offset: 0x100, array step: 0x20 */
<>	144:ef7eb2e8f9f7	1444	__IO uint32_t TAGVD[2]; /*< Cache Tag Storage, array offset: 0x100, array step: index0x20, index20x4 /
<>	144:ef7eb2e8f9f7	1445	uint8_t RESERVED_0[24];
<>	144:ef7eb2e8f9f7	1446	} TAG_WAY[4];
<>	144:ef7eb2e8f9f7	1447	uint8_t RESERVED_1[132];
<>	144:ef7eb2e8f9f7	1448	struct { /* offset: 0x204, array step: 0x8 */
<>	144:ef7eb2e8f9f7	1449	__IO uint32_t DATAW0S; /*< Cache Data Storage, array offset: 0x204, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1450	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	1451	} DATAW0S[2];
<>	144:ef7eb2e8f9f7	1452	uint8_t RESERVED_2[48];
<>	144:ef7eb2e8f9f7	1453	struct { /* offset: 0x244, array step: 0x8 */
<>	144:ef7eb2e8f9f7	1454	__IO uint32_t DATAW1S; /*< Cache Data Storage, array offset: 0x244, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1455	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	1456	} DATAW1S[2];
<>	144:ef7eb2e8f9f7	1457	uint8_t RESERVED_3[48];
<>	144:ef7eb2e8f9f7	1458	struct { /* offset: 0x284, array step: 0x8 */
<>	144:ef7eb2e8f9f7	1459	__IO uint32_t DATAW2S; /*< Cache Data Storage, array offset: 0x284, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1460	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	1461	} DATAW2S[2];
<>	144:ef7eb2e8f9f7	1462	uint8_t RESERVED_4[48];
<>	144:ef7eb2e8f9f7	1463	struct { /* offset: 0x2C4, array step: 0x8 */
<>	144:ef7eb2e8f9f7	1464	__IO uint32_t DATAW3S; /*< Cache Data Storage, array offset: 0x2C4, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1465	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	1466	} DATAW3S[2];
<>	144:ef7eb2e8f9f7	1467	} FMC_Type;
<>	144:ef7eb2e8f9f7	1468
<>	144:ef7eb2e8f9f7	1469	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1470	-- FMC Register Masks
<>	144:ef7eb2e8f9f7	1471	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1472
<>	144:ef7eb2e8f9f7	1473	/**
<>	144:ef7eb2e8f9f7	1474	* @addtogroup FMC_Register_Masks FMC Register Masks
<>	144:ef7eb2e8f9f7	1475	* @{
<>	144:ef7eb2e8f9f7	1476	*/
<>	144:ef7eb2e8f9f7	1477
<>	144:ef7eb2e8f9f7	1478	/* PFAPR Bit Fields */
<>	144:ef7eb2e8f9f7	1479	#define FMC_PFAPR_M0AP_MASK 0x3u
<>	144:ef7eb2e8f9f7	1480	#define FMC_PFAPR_M0AP_SHIFT 0
<>	144:ef7eb2e8f9f7	1481	#define FMC_PFAPR_M0AP(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFAPR_M0AP_SHIFT))&FMC_PFAPR_M0AP_MASK)
<>	144:ef7eb2e8f9f7	1482	#define FMC_PFAPR_M1AP_MASK 0xCu
<>	144:ef7eb2e8f9f7	1483	#define FMC_PFAPR_M1AP_SHIFT 2
<>	144:ef7eb2e8f9f7	1484	#define FMC_PFAPR_M1AP(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFAPR_M1AP_SHIFT))&FMC_PFAPR_M1AP_MASK)
<>	144:ef7eb2e8f9f7	1485	#define FMC_PFAPR_M2AP_MASK 0x30u
<>	144:ef7eb2e8f9f7	1486	#define FMC_PFAPR_M2AP_SHIFT 4
<>	144:ef7eb2e8f9f7	1487	#define FMC_PFAPR_M2AP(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFAPR_M2AP_SHIFT))&FMC_PFAPR_M2AP_MASK)
<>	144:ef7eb2e8f9f7	1488	#define FMC_PFAPR_M3AP_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1489	#define FMC_PFAPR_M3AP_SHIFT 6
<>	144:ef7eb2e8f9f7	1490	#define FMC_PFAPR_M3AP(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFAPR_M3AP_SHIFT))&FMC_PFAPR_M3AP_MASK)
<>	144:ef7eb2e8f9f7	1491	#define FMC_PFAPR_M0PFD_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1492	#define FMC_PFAPR_M0PFD_SHIFT 16
<>	144:ef7eb2e8f9f7	1493	#define FMC_PFAPR_M1PFD_MASK 0x20000u
<>	144:ef7eb2e8f9f7	1494	#define FMC_PFAPR_M1PFD_SHIFT 17
<>	144:ef7eb2e8f9f7	1495	#define FMC_PFAPR_M2PFD_MASK 0x40000u
<>	144:ef7eb2e8f9f7	1496	#define FMC_PFAPR_M2PFD_SHIFT 18
<>	144:ef7eb2e8f9f7	1497	#define FMC_PFAPR_M3PFD_MASK 0x80000u
<>	144:ef7eb2e8f9f7	1498	#define FMC_PFAPR_M3PFD_SHIFT 19
<>	144:ef7eb2e8f9f7	1499	/* PFB0CR Bit Fields */
<>	144:ef7eb2e8f9f7	1500	#define FMC_PFB0CR_B0SEBE_MASK 0x1u
<>	144:ef7eb2e8f9f7	1501	#define FMC_PFB0CR_B0SEBE_SHIFT 0
<>	144:ef7eb2e8f9f7	1502	#define FMC_PFB0CR_B0IPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	1503	#define FMC_PFB0CR_B0IPE_SHIFT 1
<>	144:ef7eb2e8f9f7	1504	#define FMC_PFB0CR_B0DPE_MASK 0x4u
<>	144:ef7eb2e8f9f7	1505	#define FMC_PFB0CR_B0DPE_SHIFT 2
<>	144:ef7eb2e8f9f7	1506	#define FMC_PFB0CR_B0ICE_MASK 0x8u
<>	144:ef7eb2e8f9f7	1507	#define FMC_PFB0CR_B0ICE_SHIFT 3
<>	144:ef7eb2e8f9f7	1508	#define FMC_PFB0CR_B0DCE_MASK 0x10u
<>	144:ef7eb2e8f9f7	1509	#define FMC_PFB0CR_B0DCE_SHIFT 4
<>	144:ef7eb2e8f9f7	1510	#define FMC_PFB0CR_CRC_MASK 0xE0u
<>	144:ef7eb2e8f9f7	1511	#define FMC_PFB0CR_CRC_SHIFT 5
<>	144:ef7eb2e8f9f7	1512	#define FMC_PFB0CR_CRC(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFB0CR_CRC_SHIFT))&FMC_PFB0CR_CRC_MASK)
<>	144:ef7eb2e8f9f7	1513	#define FMC_PFB0CR_B0MW_MASK 0x60000u
<>	144:ef7eb2e8f9f7	1514	#define FMC_PFB0CR_B0MW_SHIFT 17
<>	144:ef7eb2e8f9f7	1515	#define FMC_PFB0CR_B0MW(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFB0CR_B0MW_SHIFT))&FMC_PFB0CR_B0MW_MASK)
<>	144:ef7eb2e8f9f7	1516	#define FMC_PFB0CR_S_B_INV_MASK 0x80000u
<>	144:ef7eb2e8f9f7	1517	#define FMC_PFB0CR_S_B_INV_SHIFT 19
<>	144:ef7eb2e8f9f7	1518	#define FMC_PFB0CR_CINV_WAY_MASK 0xF00000u
<>	144:ef7eb2e8f9f7	1519	#define FMC_PFB0CR_CINV_WAY_SHIFT 20
<>	144:ef7eb2e8f9f7	1520	#define FMC_PFB0CR_CINV_WAY(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFB0CR_CINV_WAY_SHIFT))&FMC_PFB0CR_CINV_WAY_MASK)
<>	144:ef7eb2e8f9f7	1521	#define FMC_PFB0CR_CLCK_WAY_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	1522	#define FMC_PFB0CR_CLCK_WAY_SHIFT 24
<>	144:ef7eb2e8f9f7	1523	#define FMC_PFB0CR_CLCK_WAY(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFB0CR_CLCK_WAY_SHIFT))&FMC_PFB0CR_CLCK_WAY_MASK)
<>	144:ef7eb2e8f9f7	1524	#define FMC_PFB0CR_B0RWSC_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	1525	#define FMC_PFB0CR_B0RWSC_SHIFT 28
<>	144:ef7eb2e8f9f7	1526	#define FMC_PFB0CR_B0RWSC(x) (((uint32_t)(((uint32_t)(x))<<FMC_PFB0CR_B0RWSC_SHIFT))&FMC_PFB0CR_B0RWSC_MASK)
<>	144:ef7eb2e8f9f7	1527	/* TAGVD Bit Fields */
<>	144:ef7eb2e8f9f7	1528	#define FMC_TAGVD_valid_MASK 0x1u
<>	144:ef7eb2e8f9f7	1529	#define FMC_TAGVD_valid_SHIFT 0
<>	144:ef7eb2e8f9f7	1530	#define FMC_TAGVD_tag_MASK 0x7FFC0u
<>	144:ef7eb2e8f9f7	1531	#define FMC_TAGVD_tag_SHIFT 6
<>	144:ef7eb2e8f9f7	1532	#define FMC_TAGVD_tag(x) (((uint32_t)(((uint32_t)(x))<<FMC_TAGVD_tag_SHIFT))&FMC_TAGVD_tag_MASK)
<>	144:ef7eb2e8f9f7	1533	/* DATAW0S Bit Fields */
<>	144:ef7eb2e8f9f7	1534	#define FMC_DATAW0S_data_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1535	#define FMC_DATAW0S_data_SHIFT 0
<>	144:ef7eb2e8f9f7	1536	#define FMC_DATAW0S_data(x) (((uint32_t)(((uint32_t)(x))<<FMC_DATAW0S_data_SHIFT))&FMC_DATAW0S_data_MASK)
<>	144:ef7eb2e8f9f7	1537	/* DATAW1S Bit Fields */
<>	144:ef7eb2e8f9f7	1538	#define FMC_DATAW1S_data_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1539	#define FMC_DATAW1S_data_SHIFT 0
<>	144:ef7eb2e8f9f7	1540	#define FMC_DATAW1S_data(x) (((uint32_t)(((uint32_t)(x))<<FMC_DATAW1S_data_SHIFT))&FMC_DATAW1S_data_MASK)
<>	144:ef7eb2e8f9f7	1541	/* DATAW2S Bit Fields */
<>	144:ef7eb2e8f9f7	1542	#define FMC_DATAW2S_data_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1543	#define FMC_DATAW2S_data_SHIFT 0
<>	144:ef7eb2e8f9f7	1544	#define FMC_DATAW2S_data(x) (((uint32_t)(((uint32_t)(x))<<FMC_DATAW2S_data_SHIFT))&FMC_DATAW2S_data_MASK)
<>	144:ef7eb2e8f9f7	1545	/* DATAW3S Bit Fields */
<>	144:ef7eb2e8f9f7	1546	#define FMC_DATAW3S_data_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	1547	#define FMC_DATAW3S_data_SHIFT 0
<>	144:ef7eb2e8f9f7	1548	#define FMC_DATAW3S_data(x) (((uint32_t)(((uint32_t)(x))<<FMC_DATAW3S_data_SHIFT))&FMC_DATAW3S_data_MASK)
<>	144:ef7eb2e8f9f7	1549
<>	144:ef7eb2e8f9f7	1550	/**
<>	144:ef7eb2e8f9f7	1551	* @}
<>	144:ef7eb2e8f9f7	1552	/ / end of group FMC_Register_Masks */
<>	144:ef7eb2e8f9f7	1553
<>	144:ef7eb2e8f9f7	1554
<>	144:ef7eb2e8f9f7	1555	/* FMC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1556	/** Peripheral FMC base address */
<>	144:ef7eb2e8f9f7	1557	#define FMC_BASE (0x4001F000u)
<>	144:ef7eb2e8f9f7	1558	/** Peripheral FMC base pointer */
<>	144:ef7eb2e8f9f7	1559	#define FMC ((FMC_Type *)FMC_BASE)
<>	144:ef7eb2e8f9f7	1560
<>	144:ef7eb2e8f9f7	1561	/**
<>	144:ef7eb2e8f9f7	1562	* @}
<>	144:ef7eb2e8f9f7	1563	/ / end of group FMC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1564
<>	144:ef7eb2e8f9f7	1565
<>	144:ef7eb2e8f9f7	1566	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1567	-- FTFL Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1568	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1569
<>	144:ef7eb2e8f9f7	1570	/**
<>	144:ef7eb2e8f9f7	1571	* @addtogroup FTFL_Peripheral_Access_Layer FTFL Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1572	* @{
<>	144:ef7eb2e8f9f7	1573	*/
<>	144:ef7eb2e8f9f7	1574
<>	144:ef7eb2e8f9f7	1575	/** FTFL - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1576	typedef struct {
<>	144:ef7eb2e8f9f7	1577	__IO uint8_t FSTAT; /*< Flash Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1578	__IO uint8_t FCNFG; /*< Flash Configuration Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	1579	__I uint8_t FSEC; /*< Flash Security Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	1580	__I uint8_t FOPT; /*< Flash Option Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	1581	__IO uint8_t FCCOB3; /*< Flash Common Command Object Registers, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1582	__IO uint8_t FCCOB2; /*< Flash Common Command Object Registers, offset: 0x5 /
<>	144:ef7eb2e8f9f7	1583	__IO uint8_t FCCOB1; /*< Flash Common Command Object Registers, offset: 0x6 /
<>	144:ef7eb2e8f9f7	1584	__IO uint8_t FCCOB0; /*< Flash Common Command Object Registers, offset: 0x7 /
<>	144:ef7eb2e8f9f7	1585	__IO uint8_t FCCOB7; /*< Flash Common Command Object Registers, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1586	__IO uint8_t FCCOB6; /*< Flash Common Command Object Registers, offset: 0x9 /
<>	144:ef7eb2e8f9f7	1587	__IO uint8_t FCCOB5; /*< Flash Common Command Object Registers, offset: 0xA /
<>	144:ef7eb2e8f9f7	1588	__IO uint8_t FCCOB4; /*< Flash Common Command Object Registers, offset: 0xB /
<>	144:ef7eb2e8f9f7	1589	__IO uint8_t FCCOBB; /*< Flash Common Command Object Registers, offset: 0xC /
<>	144:ef7eb2e8f9f7	1590	__IO uint8_t FCCOBA; /*< Flash Common Command Object Registers, offset: 0xD /
<>	144:ef7eb2e8f9f7	1591	__IO uint8_t FCCOB9; /*< Flash Common Command Object Registers, offset: 0xE /
<>	144:ef7eb2e8f9f7	1592	__IO uint8_t FCCOB8; /*< Flash Common Command Object Registers, offset: 0xF /
<>	144:ef7eb2e8f9f7	1593	__IO uint8_t FPROT3; /*< Program Flash Protection Registers, offset: 0x10 /
<>	144:ef7eb2e8f9f7	1594	__IO uint8_t FPROT2; /*< Program Flash Protection Registers, offset: 0x11 /
<>	144:ef7eb2e8f9f7	1595	__IO uint8_t FPROT1; /*< Program Flash Protection Registers, offset: 0x12 /
<>	144:ef7eb2e8f9f7	1596	__IO uint8_t FPROT0; /*< Program Flash Protection Registers, offset: 0x13 /
<>	144:ef7eb2e8f9f7	1597	uint8_t RESERVED_0[2];
<>	144:ef7eb2e8f9f7	1598	__IO uint8_t FEPROT; /*< EEPROM Protection Register, offset: 0x16 /
<>	144:ef7eb2e8f9f7	1599	__IO uint8_t FDPROT; /*< Data Flash Protection Register, offset: 0x17 /
<>	144:ef7eb2e8f9f7	1600	} FTFL_Type;
<>	144:ef7eb2e8f9f7	1601
<>	144:ef7eb2e8f9f7	1602	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1603	-- FTFL Register Masks
<>	144:ef7eb2e8f9f7	1604	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1605
<>	144:ef7eb2e8f9f7	1606	/**
<>	144:ef7eb2e8f9f7	1607	* @addtogroup FTFL_Register_Masks FTFL Register Masks
<>	144:ef7eb2e8f9f7	1608	* @{
<>	144:ef7eb2e8f9f7	1609	*/
<>	144:ef7eb2e8f9f7	1610
<>	144:ef7eb2e8f9f7	1611	/* FSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	1612	#define FTFL_FSTAT_MGSTAT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1613	#define FTFL_FSTAT_MGSTAT0_SHIFT 0
<>	144:ef7eb2e8f9f7	1614	#define FTFL_FSTAT_FPVIOL_MASK 0x10u
<>	144:ef7eb2e8f9f7	1615	#define FTFL_FSTAT_FPVIOL_SHIFT 4
<>	144:ef7eb2e8f9f7	1616	#define FTFL_FSTAT_ACCERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	1617	#define FTFL_FSTAT_ACCERR_SHIFT 5
<>	144:ef7eb2e8f9f7	1618	#define FTFL_FSTAT_RDCOLERR_MASK 0x40u
<>	144:ef7eb2e8f9f7	1619	#define FTFL_FSTAT_RDCOLERR_SHIFT 6
<>	144:ef7eb2e8f9f7	1620	#define FTFL_FSTAT_CCIF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1621	#define FTFL_FSTAT_CCIF_SHIFT 7
<>	144:ef7eb2e8f9f7	1622	/* FCNFG Bit Fields */
<>	144:ef7eb2e8f9f7	1623	#define FTFL_FCNFG_EEERDY_MASK 0x1u
<>	144:ef7eb2e8f9f7	1624	#define FTFL_FCNFG_EEERDY_SHIFT 0
<>	144:ef7eb2e8f9f7	1625	#define FTFL_FCNFG_RAMRDY_MASK 0x2u
<>	144:ef7eb2e8f9f7	1626	#define FTFL_FCNFG_RAMRDY_SHIFT 1
<>	144:ef7eb2e8f9f7	1627	#define FTFL_FCNFG_PFLSH_MASK 0x4u
<>	144:ef7eb2e8f9f7	1628	#define FTFL_FCNFG_PFLSH_SHIFT 2
<>	144:ef7eb2e8f9f7	1629	#define FTFL_FCNFG_ERSSUSP_MASK 0x10u
<>	144:ef7eb2e8f9f7	1630	#define FTFL_FCNFG_ERSSUSP_SHIFT 4
<>	144:ef7eb2e8f9f7	1631	#define FTFL_FCNFG_ERSAREQ_MASK 0x20u
<>	144:ef7eb2e8f9f7	1632	#define FTFL_FCNFG_ERSAREQ_SHIFT 5
<>	144:ef7eb2e8f9f7	1633	#define FTFL_FCNFG_RDCOLLIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1634	#define FTFL_FCNFG_RDCOLLIE_SHIFT 6
<>	144:ef7eb2e8f9f7	1635	#define FTFL_FCNFG_CCIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	1636	#define FTFL_FCNFG_CCIE_SHIFT 7
<>	144:ef7eb2e8f9f7	1637	/* FSEC Bit Fields */
<>	144:ef7eb2e8f9f7	1638	#define FTFL_FSEC_SEC_MASK 0x3u
<>	144:ef7eb2e8f9f7	1639	#define FTFL_FSEC_SEC_SHIFT 0
<>	144:ef7eb2e8f9f7	1640	#define FTFL_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FSEC_SEC_SHIFT))&FTFL_FSEC_SEC_MASK)
<>	144:ef7eb2e8f9f7	1641	#define FTFL_FSEC_FSLACC_MASK 0xCu
<>	144:ef7eb2e8f9f7	1642	#define FTFL_FSEC_FSLACC_SHIFT 2
<>	144:ef7eb2e8f9f7	1643	#define FTFL_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FSEC_FSLACC_SHIFT))&FTFL_FSEC_FSLACC_MASK)
<>	144:ef7eb2e8f9f7	1644	#define FTFL_FSEC_MEEN_MASK 0x30u
<>	144:ef7eb2e8f9f7	1645	#define FTFL_FSEC_MEEN_SHIFT 4
<>	144:ef7eb2e8f9f7	1646	#define FTFL_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FSEC_MEEN_SHIFT))&FTFL_FSEC_MEEN_MASK)
<>	144:ef7eb2e8f9f7	1647	#define FTFL_FSEC_KEYEN_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1648	#define FTFL_FSEC_KEYEN_SHIFT 6
<>	144:ef7eb2e8f9f7	1649	#define FTFL_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FSEC_KEYEN_SHIFT))&FTFL_FSEC_KEYEN_MASK)
<>	144:ef7eb2e8f9f7	1650	/* FOPT Bit Fields */
<>	144:ef7eb2e8f9f7	1651	#define FTFL_FOPT_OPT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1652	#define FTFL_FOPT_OPT_SHIFT 0
<>	144:ef7eb2e8f9f7	1653	#define FTFL_FOPT_OPT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FOPT_OPT_SHIFT))&FTFL_FOPT_OPT_MASK)
<>	144:ef7eb2e8f9f7	1654	/* FCCOB3 Bit Fields */
<>	144:ef7eb2e8f9f7	1655	#define FTFL_FCCOB3_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1656	#define FTFL_FCCOB3_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1657	#define FTFL_FCCOB3_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB3_CCOBn_SHIFT))&FTFL_FCCOB3_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1658	/* FCCOB2 Bit Fields */
<>	144:ef7eb2e8f9f7	1659	#define FTFL_FCCOB2_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1660	#define FTFL_FCCOB2_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1661	#define FTFL_FCCOB2_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB2_CCOBn_SHIFT))&FTFL_FCCOB2_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1662	/* FCCOB1 Bit Fields */
<>	144:ef7eb2e8f9f7	1663	#define FTFL_FCCOB1_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1664	#define FTFL_FCCOB1_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1665	#define FTFL_FCCOB1_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB1_CCOBn_SHIFT))&FTFL_FCCOB1_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1666	/* FCCOB0 Bit Fields */
<>	144:ef7eb2e8f9f7	1667	#define FTFL_FCCOB0_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1668	#define FTFL_FCCOB0_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1669	#define FTFL_FCCOB0_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB0_CCOBn_SHIFT))&FTFL_FCCOB0_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1670	/* FCCOB7 Bit Fields */
<>	144:ef7eb2e8f9f7	1671	#define FTFL_FCCOB7_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1672	#define FTFL_FCCOB7_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1673	#define FTFL_FCCOB7_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB7_CCOBn_SHIFT))&FTFL_FCCOB7_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1674	/* FCCOB6 Bit Fields */
<>	144:ef7eb2e8f9f7	1675	#define FTFL_FCCOB6_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1676	#define FTFL_FCCOB6_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1677	#define FTFL_FCCOB6_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB6_CCOBn_SHIFT))&FTFL_FCCOB6_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1678	/* FCCOB5 Bit Fields */
<>	144:ef7eb2e8f9f7	1679	#define FTFL_FCCOB5_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1680	#define FTFL_FCCOB5_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1681	#define FTFL_FCCOB5_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB5_CCOBn_SHIFT))&FTFL_FCCOB5_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1682	/* FCCOB4 Bit Fields */
<>	144:ef7eb2e8f9f7	1683	#define FTFL_FCCOB4_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1684	#define FTFL_FCCOB4_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1685	#define FTFL_FCCOB4_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB4_CCOBn_SHIFT))&FTFL_FCCOB4_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1686	/* FCCOBB Bit Fields */
<>	144:ef7eb2e8f9f7	1687	#define FTFL_FCCOBB_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1688	#define FTFL_FCCOBB_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1689	#define FTFL_FCCOBB_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOBB_CCOBn_SHIFT))&FTFL_FCCOBB_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1690	/* FCCOBA Bit Fields */
<>	144:ef7eb2e8f9f7	1691	#define FTFL_FCCOBA_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1692	#define FTFL_FCCOBA_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1693	#define FTFL_FCCOBA_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOBA_CCOBn_SHIFT))&FTFL_FCCOBA_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1694	/* FCCOB9 Bit Fields */
<>	144:ef7eb2e8f9f7	1695	#define FTFL_FCCOB9_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1696	#define FTFL_FCCOB9_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1697	#define FTFL_FCCOB9_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB9_CCOBn_SHIFT))&FTFL_FCCOB9_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1698	/* FCCOB8 Bit Fields */
<>	144:ef7eb2e8f9f7	1699	#define FTFL_FCCOB8_CCOBn_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1700	#define FTFL_FCCOB8_CCOBn_SHIFT 0
<>	144:ef7eb2e8f9f7	1701	#define FTFL_FCCOB8_CCOBn(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FCCOB8_CCOBn_SHIFT))&FTFL_FCCOB8_CCOBn_MASK)
<>	144:ef7eb2e8f9f7	1702	/* FPROT3 Bit Fields */
<>	144:ef7eb2e8f9f7	1703	#define FTFL_FPROT3_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1704	#define FTFL_FPROT3_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1705	#define FTFL_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FPROT3_PROT_SHIFT))&FTFL_FPROT3_PROT_MASK)
<>	144:ef7eb2e8f9f7	1706	/* FPROT2 Bit Fields */
<>	144:ef7eb2e8f9f7	1707	#define FTFL_FPROT2_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1708	#define FTFL_FPROT2_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1709	#define FTFL_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FPROT2_PROT_SHIFT))&FTFL_FPROT2_PROT_MASK)
<>	144:ef7eb2e8f9f7	1710	/* FPROT1 Bit Fields */
<>	144:ef7eb2e8f9f7	1711	#define FTFL_FPROT1_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1712	#define FTFL_FPROT1_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1713	#define FTFL_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FPROT1_PROT_SHIFT))&FTFL_FPROT1_PROT_MASK)
<>	144:ef7eb2e8f9f7	1714	/* FPROT0 Bit Fields */
<>	144:ef7eb2e8f9f7	1715	#define FTFL_FPROT0_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1716	#define FTFL_FPROT0_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1717	#define FTFL_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FPROT0_PROT_SHIFT))&FTFL_FPROT0_PROT_MASK)
<>	144:ef7eb2e8f9f7	1718	/* FEPROT Bit Fields */
<>	144:ef7eb2e8f9f7	1719	#define FTFL_FEPROT_EPROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1720	#define FTFL_FEPROT_EPROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1721	#define FTFL_FEPROT_EPROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FEPROT_EPROT_SHIFT))&FTFL_FEPROT_EPROT_MASK)
<>	144:ef7eb2e8f9f7	1722	/* FDPROT Bit Fields */
<>	144:ef7eb2e8f9f7	1723	#define FTFL_FDPROT_DPROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	1724	#define FTFL_FDPROT_DPROT_SHIFT 0
<>	144:ef7eb2e8f9f7	1725	#define FTFL_FDPROT_DPROT(x) (((uint8_t)(((uint8_t)(x))<<FTFL_FDPROT_DPROT_SHIFT))&FTFL_FDPROT_DPROT_MASK)
<>	144:ef7eb2e8f9f7	1726
<>	144:ef7eb2e8f9f7	1727	/**
<>	144:ef7eb2e8f9f7	1728	* @}
<>	144:ef7eb2e8f9f7	1729	/ / end of group FTFL_Register_Masks */
<>	144:ef7eb2e8f9f7	1730
<>	144:ef7eb2e8f9f7	1731
<>	144:ef7eb2e8f9f7	1732	/* FTFL - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	1733	/** Peripheral FTFL base address */
<>	144:ef7eb2e8f9f7	1734	#define FTFL_BASE (0x40020000u)
<>	144:ef7eb2e8f9f7	1735	/** Peripheral FTFL base pointer */
<>	144:ef7eb2e8f9f7	1736	#define FTFL ((FTFL_Type *)FTFL_BASE)
<>	144:ef7eb2e8f9f7	1737
<>	144:ef7eb2e8f9f7	1738	/**
<>	144:ef7eb2e8f9f7	1739	* @}
<>	144:ef7eb2e8f9f7	1740	/ / end of group FTFL_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	1741
<>	144:ef7eb2e8f9f7	1742
<>	144:ef7eb2e8f9f7	1743	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1744	-- FTM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1745	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1746
<>	144:ef7eb2e8f9f7	1747	/**
<>	144:ef7eb2e8f9f7	1748	* @addtogroup FTM_Peripheral_Access_Layer FTM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	1749	* @{
<>	144:ef7eb2e8f9f7	1750	*/
<>	144:ef7eb2e8f9f7	1751
<>	144:ef7eb2e8f9f7	1752	/** FTM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	1753	typedef struct {
<>	144:ef7eb2e8f9f7	1754	__IO uint32_t SC; /*< Status and Control, offset: 0x0 /
<>	144:ef7eb2e8f9f7	1755	__IO uint32_t CNT; /*< Counter, offset: 0x4 /
<>	144:ef7eb2e8f9f7	1756	__IO uint32_t MOD; /*< Modulo, offset: 0x8 /
<>	144:ef7eb2e8f9f7	1757	struct { /* offset: 0xC, array step: 0x8 */
<>	144:ef7eb2e8f9f7	1758	__IO uint32_t CnSC; /*< Channel (n) Status and Control, array offset: 0xC, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1759	__IO uint32_t CnV; /*< Channel (n) Value, array offset: 0x10, array step: 0x8 /
<>	144:ef7eb2e8f9f7	1760	} CONTROLS[8];
<>	144:ef7eb2e8f9f7	1761	__IO uint32_t CNTIN; /*< Counter Initial Value, offset: 0x4C /
<>	144:ef7eb2e8f9f7	1762	__I uint32_t STATUS; /*< Capture and Compare Status, offset: 0x50 /
<>	144:ef7eb2e8f9f7	1763	__IO uint32_t MODE; /*< Features Mode Selection, offset: 0x54 /
<>	144:ef7eb2e8f9f7	1764	__IO uint32_t SYNC; /*< Synchronization, offset: 0x58 /
<>	144:ef7eb2e8f9f7	1765	__IO uint32_t OUTINIT; /*< Initial State for Channels Output, offset: 0x5C /
<>	144:ef7eb2e8f9f7	1766	__IO uint32_t OUTMASK; /*< Output Mask, offset: 0x60 /
<>	144:ef7eb2e8f9f7	1767	__IO uint32_t COMBINE; /*< Function for Linked Channels, offset: 0x64 /
<>	144:ef7eb2e8f9f7	1768	__IO uint32_t DEADTIME; /*< Deadtime Insertion Control, offset: 0x68 /
<>	144:ef7eb2e8f9f7	1769	__IO uint32_t EXTTRIG; /*< FTM External Trigger, offset: 0x6C /
<>	144:ef7eb2e8f9f7	1770	__IO uint32_t POL; /*< Channels Polarity, offset: 0x70 /
<>	144:ef7eb2e8f9f7	1771	__IO uint32_t FMS; /*< Fault Mode Status, offset: 0x74 /
<>	144:ef7eb2e8f9f7	1772	__IO uint32_t FILTER; /*< Input Capture Filter Control, offset: 0x78 /
<>	144:ef7eb2e8f9f7	1773	__IO uint32_t FLTCTRL; /*< Fault Control, offset: 0x7C /
<>	144:ef7eb2e8f9f7	1774	__IO uint32_t QDCTRL; /*< Quadrature Decoder Control and Status, offset: 0x80 /
<>	144:ef7eb2e8f9f7	1775	__IO uint32_t CONF; /*< Configuration, offset: 0x84 /
<>	144:ef7eb2e8f9f7	1776	__IO uint32_t FLTPOL; /*< FTM Fault Input Polarity, offset: 0x88 /
<>	144:ef7eb2e8f9f7	1777	__IO uint32_t SYNCONF; /*< Synchronization Configuration, offset: 0x8C /
<>	144:ef7eb2e8f9f7	1778	__IO uint32_t INVCTRL; /*< FTM Inverting Control, offset: 0x90 /
<>	144:ef7eb2e8f9f7	1779	__IO uint32_t SWOCTRL; /*< FTM Software Output Control, offset: 0x94 /
<>	144:ef7eb2e8f9f7	1780	__IO uint32_t PWMLOAD; /*< FTM PWM Load, offset: 0x98 /
<>	144:ef7eb2e8f9f7	1781	} FTM_Type;
<>	144:ef7eb2e8f9f7	1782
<>	144:ef7eb2e8f9f7	1783	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	1784	-- FTM Register Masks
<>	144:ef7eb2e8f9f7	1785	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	1786
<>	144:ef7eb2e8f9f7	1787	/**
<>	144:ef7eb2e8f9f7	1788	* @addtogroup FTM_Register_Masks FTM Register Masks
<>	144:ef7eb2e8f9f7	1789	* @{
<>	144:ef7eb2e8f9f7	1790	*/
<>	144:ef7eb2e8f9f7	1791
<>	144:ef7eb2e8f9f7	1792	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	1793	#define FTM_SC_PS_MASK 0x7u
<>	144:ef7eb2e8f9f7	1794	#define FTM_SC_PS_SHIFT 0
<>	144:ef7eb2e8f9f7	1795	#define FTM_SC_PS(x) (((uint32_t)(((uint32_t)(x))<<FTM_SC_PS_SHIFT))&FTM_SC_PS_MASK)
<>	144:ef7eb2e8f9f7	1796	#define FTM_SC_CLKS_MASK 0x18u
<>	144:ef7eb2e8f9f7	1797	#define FTM_SC_CLKS_SHIFT 3
<>	144:ef7eb2e8f9f7	1798	#define FTM_SC_CLKS(x) (((uint32_t)(((uint32_t)(x))<<FTM_SC_CLKS_SHIFT))&FTM_SC_CLKS_MASK)
<>	144:ef7eb2e8f9f7	1799	#define FTM_SC_CPWMS_MASK 0x20u
<>	144:ef7eb2e8f9f7	1800	#define FTM_SC_CPWMS_SHIFT 5
<>	144:ef7eb2e8f9f7	1801	#define FTM_SC_TOIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1802	#define FTM_SC_TOIE_SHIFT 6
<>	144:ef7eb2e8f9f7	1803	#define FTM_SC_TOF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1804	#define FTM_SC_TOF_SHIFT 7
<>	144:ef7eb2e8f9f7	1805	/* CNT Bit Fields */
<>	144:ef7eb2e8f9f7	1806	#define FTM_CNT_COUNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1807	#define FTM_CNT_COUNT_SHIFT 0
<>	144:ef7eb2e8f9f7	1808	#define FTM_CNT_COUNT(x) (((uint32_t)(((uint32_t)(x))<<FTM_CNT_COUNT_SHIFT))&FTM_CNT_COUNT_MASK)
<>	144:ef7eb2e8f9f7	1809	/* MOD Bit Fields */
<>	144:ef7eb2e8f9f7	1810	#define FTM_MOD_MOD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1811	#define FTM_MOD_MOD_SHIFT 0
<>	144:ef7eb2e8f9f7	1812	#define FTM_MOD_MOD(x) (((uint32_t)(((uint32_t)(x))<<FTM_MOD_MOD_SHIFT))&FTM_MOD_MOD_MASK)
<>	144:ef7eb2e8f9f7	1813	/* CnSC Bit Fields */
<>	144:ef7eb2e8f9f7	1814	#define FTM_CnSC_DMA_MASK 0x1u
<>	144:ef7eb2e8f9f7	1815	#define FTM_CnSC_DMA_SHIFT 0
<>	144:ef7eb2e8f9f7	1816	#define FTM_CnSC_ELSA_MASK 0x4u
<>	144:ef7eb2e8f9f7	1817	#define FTM_CnSC_ELSA_SHIFT 2
<>	144:ef7eb2e8f9f7	1818	#define FTM_CnSC_ELSB_MASK 0x8u
<>	144:ef7eb2e8f9f7	1819	#define FTM_CnSC_ELSB_SHIFT 3
<>	144:ef7eb2e8f9f7	1820	#define FTM_CnSC_MSA_MASK 0x10u
<>	144:ef7eb2e8f9f7	1821	#define FTM_CnSC_MSA_SHIFT 4
<>	144:ef7eb2e8f9f7	1822	#define FTM_CnSC_MSB_MASK 0x20u
<>	144:ef7eb2e8f9f7	1823	#define FTM_CnSC_MSB_SHIFT 5
<>	144:ef7eb2e8f9f7	1824	#define FTM_CnSC_CHIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	1825	#define FTM_CnSC_CHIE_SHIFT 6
<>	144:ef7eb2e8f9f7	1826	#define FTM_CnSC_CHF_MASK 0x80u
<>	144:ef7eb2e8f9f7	1827	#define FTM_CnSC_CHF_SHIFT 7
<>	144:ef7eb2e8f9f7	1828	/* CnV Bit Fields */
<>	144:ef7eb2e8f9f7	1829	#define FTM_CnV_VAL_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1830	#define FTM_CnV_VAL_SHIFT 0
<>	144:ef7eb2e8f9f7	1831	#define FTM_CnV_VAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_CnV_VAL_SHIFT))&FTM_CnV_VAL_MASK)
<>	144:ef7eb2e8f9f7	1832	/* CNTIN Bit Fields */
<>	144:ef7eb2e8f9f7	1833	#define FTM_CNTIN_INIT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	1834	#define FTM_CNTIN_INIT_SHIFT 0
<>	144:ef7eb2e8f9f7	1835	#define FTM_CNTIN_INIT(x) (((uint32_t)(((uint32_t)(x))<<FTM_CNTIN_INIT_SHIFT))&FTM_CNTIN_INIT_MASK)
<>	144:ef7eb2e8f9f7	1836	/* STATUS Bit Fields */
<>	144:ef7eb2e8f9f7	1837	#define FTM_STATUS_CH0F_MASK 0x1u
<>	144:ef7eb2e8f9f7	1838	#define FTM_STATUS_CH0F_SHIFT 0
<>	144:ef7eb2e8f9f7	1839	#define FTM_STATUS_CH1F_MASK 0x2u
<>	144:ef7eb2e8f9f7	1840	#define FTM_STATUS_CH1F_SHIFT 1
<>	144:ef7eb2e8f9f7	1841	#define FTM_STATUS_CH2F_MASK 0x4u
<>	144:ef7eb2e8f9f7	1842	#define FTM_STATUS_CH2F_SHIFT 2
<>	144:ef7eb2e8f9f7	1843	#define FTM_STATUS_CH3F_MASK 0x8u
<>	144:ef7eb2e8f9f7	1844	#define FTM_STATUS_CH3F_SHIFT 3
<>	144:ef7eb2e8f9f7	1845	#define FTM_STATUS_CH4F_MASK 0x10u
<>	144:ef7eb2e8f9f7	1846	#define FTM_STATUS_CH4F_SHIFT 4
<>	144:ef7eb2e8f9f7	1847	#define FTM_STATUS_CH5F_MASK 0x20u
<>	144:ef7eb2e8f9f7	1848	#define FTM_STATUS_CH5F_SHIFT 5
<>	144:ef7eb2e8f9f7	1849	#define FTM_STATUS_CH6F_MASK 0x40u
<>	144:ef7eb2e8f9f7	1850	#define FTM_STATUS_CH6F_SHIFT 6
<>	144:ef7eb2e8f9f7	1851	#define FTM_STATUS_CH7F_MASK 0x80u
<>	144:ef7eb2e8f9f7	1852	#define FTM_STATUS_CH7F_SHIFT 7
<>	144:ef7eb2e8f9f7	1853	/* MODE Bit Fields */
<>	144:ef7eb2e8f9f7	1854	#define FTM_MODE_FTMEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1855	#define FTM_MODE_FTMEN_SHIFT 0
<>	144:ef7eb2e8f9f7	1856	#define FTM_MODE_INIT_MASK 0x2u
<>	144:ef7eb2e8f9f7	1857	#define FTM_MODE_INIT_SHIFT 1
<>	144:ef7eb2e8f9f7	1858	#define FTM_MODE_WPDIS_MASK 0x4u
<>	144:ef7eb2e8f9f7	1859	#define FTM_MODE_WPDIS_SHIFT 2
<>	144:ef7eb2e8f9f7	1860	#define FTM_MODE_PWMSYNC_MASK 0x8u
<>	144:ef7eb2e8f9f7	1861	#define FTM_MODE_PWMSYNC_SHIFT 3
<>	144:ef7eb2e8f9f7	1862	#define FTM_MODE_CAPTEST_MASK 0x10u
<>	144:ef7eb2e8f9f7	1863	#define FTM_MODE_CAPTEST_SHIFT 4
<>	144:ef7eb2e8f9f7	1864	#define FTM_MODE_FAULTM_MASK 0x60u
<>	144:ef7eb2e8f9f7	1865	#define FTM_MODE_FAULTM_SHIFT 5
<>	144:ef7eb2e8f9f7	1866	#define FTM_MODE_FAULTM(x) (((uint32_t)(((uint32_t)(x))<<FTM_MODE_FAULTM_SHIFT))&FTM_MODE_FAULTM_MASK)
<>	144:ef7eb2e8f9f7	1867	#define FTM_MODE_FAULTIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	1868	#define FTM_MODE_FAULTIE_SHIFT 7
<>	144:ef7eb2e8f9f7	1869	/* SYNC Bit Fields */
<>	144:ef7eb2e8f9f7	1870	#define FTM_SYNC_CNTMIN_MASK 0x1u
<>	144:ef7eb2e8f9f7	1871	#define FTM_SYNC_CNTMIN_SHIFT 0
<>	144:ef7eb2e8f9f7	1872	#define FTM_SYNC_CNTMAX_MASK 0x2u
<>	144:ef7eb2e8f9f7	1873	#define FTM_SYNC_CNTMAX_SHIFT 1
<>	144:ef7eb2e8f9f7	1874	#define FTM_SYNC_REINIT_MASK 0x4u
<>	144:ef7eb2e8f9f7	1875	#define FTM_SYNC_REINIT_SHIFT 2
<>	144:ef7eb2e8f9f7	1876	#define FTM_SYNC_SYNCHOM_MASK 0x8u
<>	144:ef7eb2e8f9f7	1877	#define FTM_SYNC_SYNCHOM_SHIFT 3
<>	144:ef7eb2e8f9f7	1878	#define FTM_SYNC_TRIG0_MASK 0x10u
<>	144:ef7eb2e8f9f7	1879	#define FTM_SYNC_TRIG0_SHIFT 4
<>	144:ef7eb2e8f9f7	1880	#define FTM_SYNC_TRIG1_MASK 0x20u
<>	144:ef7eb2e8f9f7	1881	#define FTM_SYNC_TRIG1_SHIFT 5
<>	144:ef7eb2e8f9f7	1882	#define FTM_SYNC_TRIG2_MASK 0x40u
<>	144:ef7eb2e8f9f7	1883	#define FTM_SYNC_TRIG2_SHIFT 6
<>	144:ef7eb2e8f9f7	1884	#define FTM_SYNC_SWSYNC_MASK 0x80u
<>	144:ef7eb2e8f9f7	1885	#define FTM_SYNC_SWSYNC_SHIFT 7
<>	144:ef7eb2e8f9f7	1886	/* OUTINIT Bit Fields */
<>	144:ef7eb2e8f9f7	1887	#define FTM_OUTINIT_CH0OI_MASK 0x1u
<>	144:ef7eb2e8f9f7	1888	#define FTM_OUTINIT_CH0OI_SHIFT 0
<>	144:ef7eb2e8f9f7	1889	#define FTM_OUTINIT_CH1OI_MASK 0x2u
<>	144:ef7eb2e8f9f7	1890	#define FTM_OUTINIT_CH1OI_SHIFT 1
<>	144:ef7eb2e8f9f7	1891	#define FTM_OUTINIT_CH2OI_MASK 0x4u
<>	144:ef7eb2e8f9f7	1892	#define FTM_OUTINIT_CH2OI_SHIFT 2
<>	144:ef7eb2e8f9f7	1893	#define FTM_OUTINIT_CH3OI_MASK 0x8u
<>	144:ef7eb2e8f9f7	1894	#define FTM_OUTINIT_CH3OI_SHIFT 3
<>	144:ef7eb2e8f9f7	1895	#define FTM_OUTINIT_CH4OI_MASK 0x10u
<>	144:ef7eb2e8f9f7	1896	#define FTM_OUTINIT_CH4OI_SHIFT 4
<>	144:ef7eb2e8f9f7	1897	#define FTM_OUTINIT_CH5OI_MASK 0x20u
<>	144:ef7eb2e8f9f7	1898	#define FTM_OUTINIT_CH5OI_SHIFT 5
<>	144:ef7eb2e8f9f7	1899	#define FTM_OUTINIT_CH6OI_MASK 0x40u
<>	144:ef7eb2e8f9f7	1900	#define FTM_OUTINIT_CH6OI_SHIFT 6
<>	144:ef7eb2e8f9f7	1901	#define FTM_OUTINIT_CH7OI_MASK 0x80u
<>	144:ef7eb2e8f9f7	1902	#define FTM_OUTINIT_CH7OI_SHIFT 7
<>	144:ef7eb2e8f9f7	1903	/* OUTMASK Bit Fields */
<>	144:ef7eb2e8f9f7	1904	#define FTM_OUTMASK_CH0OM_MASK 0x1u
<>	144:ef7eb2e8f9f7	1905	#define FTM_OUTMASK_CH0OM_SHIFT 0
<>	144:ef7eb2e8f9f7	1906	#define FTM_OUTMASK_CH1OM_MASK 0x2u
<>	144:ef7eb2e8f9f7	1907	#define FTM_OUTMASK_CH1OM_SHIFT 1
<>	144:ef7eb2e8f9f7	1908	#define FTM_OUTMASK_CH2OM_MASK 0x4u
<>	144:ef7eb2e8f9f7	1909	#define FTM_OUTMASK_CH2OM_SHIFT 2
<>	144:ef7eb2e8f9f7	1910	#define FTM_OUTMASK_CH3OM_MASK 0x8u
<>	144:ef7eb2e8f9f7	1911	#define FTM_OUTMASK_CH3OM_SHIFT 3
<>	144:ef7eb2e8f9f7	1912	#define FTM_OUTMASK_CH4OM_MASK 0x10u
<>	144:ef7eb2e8f9f7	1913	#define FTM_OUTMASK_CH4OM_SHIFT 4
<>	144:ef7eb2e8f9f7	1914	#define FTM_OUTMASK_CH5OM_MASK 0x20u
<>	144:ef7eb2e8f9f7	1915	#define FTM_OUTMASK_CH5OM_SHIFT 5
<>	144:ef7eb2e8f9f7	1916	#define FTM_OUTMASK_CH6OM_MASK 0x40u
<>	144:ef7eb2e8f9f7	1917	#define FTM_OUTMASK_CH6OM_SHIFT 6
<>	144:ef7eb2e8f9f7	1918	#define FTM_OUTMASK_CH7OM_MASK 0x80u
<>	144:ef7eb2e8f9f7	1919	#define FTM_OUTMASK_CH7OM_SHIFT 7
<>	144:ef7eb2e8f9f7	1920	/* COMBINE Bit Fields */
<>	144:ef7eb2e8f9f7	1921	#define FTM_COMBINE_COMBINE0_MASK 0x1u
<>	144:ef7eb2e8f9f7	1922	#define FTM_COMBINE_COMBINE0_SHIFT 0
<>	144:ef7eb2e8f9f7	1923	#define FTM_COMBINE_COMP0_MASK 0x2u
<>	144:ef7eb2e8f9f7	1924	#define FTM_COMBINE_COMP0_SHIFT 1
<>	144:ef7eb2e8f9f7	1925	#define FTM_COMBINE_DECAPEN0_MASK 0x4u
<>	144:ef7eb2e8f9f7	1926	#define FTM_COMBINE_DECAPEN0_SHIFT 2
<>	144:ef7eb2e8f9f7	1927	#define FTM_COMBINE_DECAP0_MASK 0x8u
<>	144:ef7eb2e8f9f7	1928	#define FTM_COMBINE_DECAP0_SHIFT 3
<>	144:ef7eb2e8f9f7	1929	#define FTM_COMBINE_DTEN0_MASK 0x10u
<>	144:ef7eb2e8f9f7	1930	#define FTM_COMBINE_DTEN0_SHIFT 4
<>	144:ef7eb2e8f9f7	1931	#define FTM_COMBINE_SYNCEN0_MASK 0x20u
<>	144:ef7eb2e8f9f7	1932	#define FTM_COMBINE_SYNCEN0_SHIFT 5
<>	144:ef7eb2e8f9f7	1933	#define FTM_COMBINE_FAULTEN0_MASK 0x40u
<>	144:ef7eb2e8f9f7	1934	#define FTM_COMBINE_FAULTEN0_SHIFT 6
<>	144:ef7eb2e8f9f7	1935	#define FTM_COMBINE_COMBINE1_MASK 0x100u
<>	144:ef7eb2e8f9f7	1936	#define FTM_COMBINE_COMBINE1_SHIFT 8
<>	144:ef7eb2e8f9f7	1937	#define FTM_COMBINE_COMP1_MASK 0x200u
<>	144:ef7eb2e8f9f7	1938	#define FTM_COMBINE_COMP1_SHIFT 9
<>	144:ef7eb2e8f9f7	1939	#define FTM_COMBINE_DECAPEN1_MASK 0x400u
<>	144:ef7eb2e8f9f7	1940	#define FTM_COMBINE_DECAPEN1_SHIFT 10
<>	144:ef7eb2e8f9f7	1941	#define FTM_COMBINE_DECAP1_MASK 0x800u
<>	144:ef7eb2e8f9f7	1942	#define FTM_COMBINE_DECAP1_SHIFT 11
<>	144:ef7eb2e8f9f7	1943	#define FTM_COMBINE_DTEN1_MASK 0x1000u
<>	144:ef7eb2e8f9f7	1944	#define FTM_COMBINE_DTEN1_SHIFT 12
<>	144:ef7eb2e8f9f7	1945	#define FTM_COMBINE_SYNCEN1_MASK 0x2000u
<>	144:ef7eb2e8f9f7	1946	#define FTM_COMBINE_SYNCEN1_SHIFT 13
<>	144:ef7eb2e8f9f7	1947	#define FTM_COMBINE_FAULTEN1_MASK 0x4000u
<>	144:ef7eb2e8f9f7	1948	#define FTM_COMBINE_FAULTEN1_SHIFT 14
<>	144:ef7eb2e8f9f7	1949	#define FTM_COMBINE_COMBINE2_MASK 0x10000u
<>	144:ef7eb2e8f9f7	1950	#define FTM_COMBINE_COMBINE2_SHIFT 16
<>	144:ef7eb2e8f9f7	1951	#define FTM_COMBINE_COMP2_MASK 0x20000u
<>	144:ef7eb2e8f9f7	1952	#define FTM_COMBINE_COMP2_SHIFT 17
<>	144:ef7eb2e8f9f7	1953	#define FTM_COMBINE_DECAPEN2_MASK 0x40000u
<>	144:ef7eb2e8f9f7	1954	#define FTM_COMBINE_DECAPEN2_SHIFT 18
<>	144:ef7eb2e8f9f7	1955	#define FTM_COMBINE_DECAP2_MASK 0x80000u
<>	144:ef7eb2e8f9f7	1956	#define FTM_COMBINE_DECAP2_SHIFT 19
<>	144:ef7eb2e8f9f7	1957	#define FTM_COMBINE_DTEN2_MASK 0x100000u
<>	144:ef7eb2e8f9f7	1958	#define FTM_COMBINE_DTEN2_SHIFT 20
<>	144:ef7eb2e8f9f7	1959	#define FTM_COMBINE_SYNCEN2_MASK 0x200000u
<>	144:ef7eb2e8f9f7	1960	#define FTM_COMBINE_SYNCEN2_SHIFT 21
<>	144:ef7eb2e8f9f7	1961	#define FTM_COMBINE_FAULTEN2_MASK 0x400000u
<>	144:ef7eb2e8f9f7	1962	#define FTM_COMBINE_FAULTEN2_SHIFT 22
<>	144:ef7eb2e8f9f7	1963	#define FTM_COMBINE_COMBINE3_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	1964	#define FTM_COMBINE_COMBINE3_SHIFT 24
<>	144:ef7eb2e8f9f7	1965	#define FTM_COMBINE_COMP3_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	1966	#define FTM_COMBINE_COMP3_SHIFT 25
<>	144:ef7eb2e8f9f7	1967	#define FTM_COMBINE_DECAPEN3_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	1968	#define FTM_COMBINE_DECAPEN3_SHIFT 26
<>	144:ef7eb2e8f9f7	1969	#define FTM_COMBINE_DECAP3_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	1970	#define FTM_COMBINE_DECAP3_SHIFT 27
<>	144:ef7eb2e8f9f7	1971	#define FTM_COMBINE_DTEN3_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	1972	#define FTM_COMBINE_DTEN3_SHIFT 28
<>	144:ef7eb2e8f9f7	1973	#define FTM_COMBINE_SYNCEN3_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	1974	#define FTM_COMBINE_SYNCEN3_SHIFT 29
<>	144:ef7eb2e8f9f7	1975	#define FTM_COMBINE_FAULTEN3_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	1976	#define FTM_COMBINE_FAULTEN3_SHIFT 30
<>	144:ef7eb2e8f9f7	1977	/* DEADTIME Bit Fields */
<>	144:ef7eb2e8f9f7	1978	#define FTM_DEADTIME_DTVAL_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	1979	#define FTM_DEADTIME_DTVAL_SHIFT 0
<>	144:ef7eb2e8f9f7	1980	#define FTM_DEADTIME_DTVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_DEADTIME_DTVAL_SHIFT))&FTM_DEADTIME_DTVAL_MASK)
<>	144:ef7eb2e8f9f7	1981	#define FTM_DEADTIME_DTPS_MASK 0xC0u
<>	144:ef7eb2e8f9f7	1982	#define FTM_DEADTIME_DTPS_SHIFT 6
<>	144:ef7eb2e8f9f7	1983	#define FTM_DEADTIME_DTPS(x) (((uint32_t)(((uint32_t)(x))<<FTM_DEADTIME_DTPS_SHIFT))&FTM_DEADTIME_DTPS_MASK)
<>	144:ef7eb2e8f9f7	1984	/* EXTTRIG Bit Fields */
<>	144:ef7eb2e8f9f7	1985	#define FTM_EXTTRIG_CH2TRIG_MASK 0x1u
<>	144:ef7eb2e8f9f7	1986	#define FTM_EXTTRIG_CH2TRIG_SHIFT 0
<>	144:ef7eb2e8f9f7	1987	#define FTM_EXTTRIG_CH3TRIG_MASK 0x2u
<>	144:ef7eb2e8f9f7	1988	#define FTM_EXTTRIG_CH3TRIG_SHIFT 1
<>	144:ef7eb2e8f9f7	1989	#define FTM_EXTTRIG_CH4TRIG_MASK 0x4u
<>	144:ef7eb2e8f9f7	1990	#define FTM_EXTTRIG_CH4TRIG_SHIFT 2
<>	144:ef7eb2e8f9f7	1991	#define FTM_EXTTRIG_CH5TRIG_MASK 0x8u
<>	144:ef7eb2e8f9f7	1992	#define FTM_EXTTRIG_CH5TRIG_SHIFT 3
<>	144:ef7eb2e8f9f7	1993	#define FTM_EXTTRIG_CH0TRIG_MASK 0x10u
<>	144:ef7eb2e8f9f7	1994	#define FTM_EXTTRIG_CH0TRIG_SHIFT 4
<>	144:ef7eb2e8f9f7	1995	#define FTM_EXTTRIG_CH1TRIG_MASK 0x20u
<>	144:ef7eb2e8f9f7	1996	#define FTM_EXTTRIG_CH1TRIG_SHIFT 5
<>	144:ef7eb2e8f9f7	1997	#define FTM_EXTTRIG_INITTRIGEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	1998	#define FTM_EXTTRIG_INITTRIGEN_SHIFT 6
<>	144:ef7eb2e8f9f7	1999	#define FTM_EXTTRIG_TRIGF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2000	#define FTM_EXTTRIG_TRIGF_SHIFT 7
<>	144:ef7eb2e8f9f7	2001	/* POL Bit Fields */
<>	144:ef7eb2e8f9f7	2002	#define FTM_POL_POL0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2003	#define FTM_POL_POL0_SHIFT 0
<>	144:ef7eb2e8f9f7	2004	#define FTM_POL_POL1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2005	#define FTM_POL_POL1_SHIFT 1
<>	144:ef7eb2e8f9f7	2006	#define FTM_POL_POL2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2007	#define FTM_POL_POL2_SHIFT 2
<>	144:ef7eb2e8f9f7	2008	#define FTM_POL_POL3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2009	#define FTM_POL_POL3_SHIFT 3
<>	144:ef7eb2e8f9f7	2010	#define FTM_POL_POL4_MASK 0x10u
<>	144:ef7eb2e8f9f7	2011	#define FTM_POL_POL4_SHIFT 4
<>	144:ef7eb2e8f9f7	2012	#define FTM_POL_POL5_MASK 0x20u
<>	144:ef7eb2e8f9f7	2013	#define FTM_POL_POL5_SHIFT 5
<>	144:ef7eb2e8f9f7	2014	#define FTM_POL_POL6_MASK 0x40u
<>	144:ef7eb2e8f9f7	2015	#define FTM_POL_POL6_SHIFT 6
<>	144:ef7eb2e8f9f7	2016	#define FTM_POL_POL7_MASK 0x80u
<>	144:ef7eb2e8f9f7	2017	#define FTM_POL_POL7_SHIFT 7
<>	144:ef7eb2e8f9f7	2018	/* FMS Bit Fields */
<>	144:ef7eb2e8f9f7	2019	#define FTM_FMS_FAULTF0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2020	#define FTM_FMS_FAULTF0_SHIFT 0
<>	144:ef7eb2e8f9f7	2021	#define FTM_FMS_FAULTF1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2022	#define FTM_FMS_FAULTF1_SHIFT 1
<>	144:ef7eb2e8f9f7	2023	#define FTM_FMS_FAULTF2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2024	#define FTM_FMS_FAULTF2_SHIFT 2
<>	144:ef7eb2e8f9f7	2025	#define FTM_FMS_FAULTF3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2026	#define FTM_FMS_FAULTF3_SHIFT 3
<>	144:ef7eb2e8f9f7	2027	#define FTM_FMS_FAULTIN_MASK 0x20u
<>	144:ef7eb2e8f9f7	2028	#define FTM_FMS_FAULTIN_SHIFT 5
<>	144:ef7eb2e8f9f7	2029	#define FTM_FMS_WPEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2030	#define FTM_FMS_WPEN_SHIFT 6
<>	144:ef7eb2e8f9f7	2031	#define FTM_FMS_FAULTF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2032	#define FTM_FMS_FAULTF_SHIFT 7
<>	144:ef7eb2e8f9f7	2033	/* FILTER Bit Fields */
<>	144:ef7eb2e8f9f7	2034	#define FTM_FILTER_CH0FVAL_MASK 0xFu
<>	144:ef7eb2e8f9f7	2035	#define FTM_FILTER_CH0FVAL_SHIFT 0
<>	144:ef7eb2e8f9f7	2036	#define FTM_FILTER_CH0FVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_FILTER_CH0FVAL_SHIFT))&FTM_FILTER_CH0FVAL_MASK)
<>	144:ef7eb2e8f9f7	2037	#define FTM_FILTER_CH1FVAL_MASK 0xF0u
<>	144:ef7eb2e8f9f7	2038	#define FTM_FILTER_CH1FVAL_SHIFT 4
<>	144:ef7eb2e8f9f7	2039	#define FTM_FILTER_CH1FVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_FILTER_CH1FVAL_SHIFT))&FTM_FILTER_CH1FVAL_MASK)
<>	144:ef7eb2e8f9f7	2040	#define FTM_FILTER_CH2FVAL_MASK 0xF00u
<>	144:ef7eb2e8f9f7	2041	#define FTM_FILTER_CH2FVAL_SHIFT 8
<>	144:ef7eb2e8f9f7	2042	#define FTM_FILTER_CH2FVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_FILTER_CH2FVAL_SHIFT))&FTM_FILTER_CH2FVAL_MASK)
<>	144:ef7eb2e8f9f7	2043	#define FTM_FILTER_CH3FVAL_MASK 0xF000u
<>	144:ef7eb2e8f9f7	2044	#define FTM_FILTER_CH3FVAL_SHIFT 12
<>	144:ef7eb2e8f9f7	2045	#define FTM_FILTER_CH3FVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_FILTER_CH3FVAL_SHIFT))&FTM_FILTER_CH3FVAL_MASK)
<>	144:ef7eb2e8f9f7	2046	/* FLTCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2047	#define FTM_FLTCTRL_FAULT0EN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2048	#define FTM_FLTCTRL_FAULT0EN_SHIFT 0
<>	144:ef7eb2e8f9f7	2049	#define FTM_FLTCTRL_FAULT1EN_MASK 0x2u
<>	144:ef7eb2e8f9f7	2050	#define FTM_FLTCTRL_FAULT1EN_SHIFT 1
<>	144:ef7eb2e8f9f7	2051	#define FTM_FLTCTRL_FAULT2EN_MASK 0x4u
<>	144:ef7eb2e8f9f7	2052	#define FTM_FLTCTRL_FAULT2EN_SHIFT 2
<>	144:ef7eb2e8f9f7	2053	#define FTM_FLTCTRL_FAULT3EN_MASK 0x8u
<>	144:ef7eb2e8f9f7	2054	#define FTM_FLTCTRL_FAULT3EN_SHIFT 3
<>	144:ef7eb2e8f9f7	2055	#define FTM_FLTCTRL_FFLTR0EN_MASK 0x10u
<>	144:ef7eb2e8f9f7	2056	#define FTM_FLTCTRL_FFLTR0EN_SHIFT 4
<>	144:ef7eb2e8f9f7	2057	#define FTM_FLTCTRL_FFLTR1EN_MASK 0x20u
<>	144:ef7eb2e8f9f7	2058	#define FTM_FLTCTRL_FFLTR1EN_SHIFT 5
<>	144:ef7eb2e8f9f7	2059	#define FTM_FLTCTRL_FFLTR2EN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2060	#define FTM_FLTCTRL_FFLTR2EN_SHIFT 6
<>	144:ef7eb2e8f9f7	2061	#define FTM_FLTCTRL_FFLTR3EN_MASK 0x80u
<>	144:ef7eb2e8f9f7	2062	#define FTM_FLTCTRL_FFLTR3EN_SHIFT 7
<>	144:ef7eb2e8f9f7	2063	#define FTM_FLTCTRL_FFVAL_MASK 0xF00u
<>	144:ef7eb2e8f9f7	2064	#define FTM_FLTCTRL_FFVAL_SHIFT 8
<>	144:ef7eb2e8f9f7	2065	#define FTM_FLTCTRL_FFVAL(x) (((uint32_t)(((uint32_t)(x))<<FTM_FLTCTRL_FFVAL_SHIFT))&FTM_FLTCTRL_FFVAL_MASK)
<>	144:ef7eb2e8f9f7	2066	/* QDCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2067	#define FTM_QDCTRL_QUADEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2068	#define FTM_QDCTRL_QUADEN_SHIFT 0
<>	144:ef7eb2e8f9f7	2069	#define FTM_QDCTRL_TOFDIR_MASK 0x2u
<>	144:ef7eb2e8f9f7	2070	#define FTM_QDCTRL_TOFDIR_SHIFT 1
<>	144:ef7eb2e8f9f7	2071	#define FTM_QDCTRL_QUADIR_MASK 0x4u
<>	144:ef7eb2e8f9f7	2072	#define FTM_QDCTRL_QUADIR_SHIFT 2
<>	144:ef7eb2e8f9f7	2073	#define FTM_QDCTRL_QUADMODE_MASK 0x8u
<>	144:ef7eb2e8f9f7	2074	#define FTM_QDCTRL_QUADMODE_SHIFT 3
<>	144:ef7eb2e8f9f7	2075	#define FTM_QDCTRL_PHBPOL_MASK 0x10u
<>	144:ef7eb2e8f9f7	2076	#define FTM_QDCTRL_PHBPOL_SHIFT 4
<>	144:ef7eb2e8f9f7	2077	#define FTM_QDCTRL_PHAPOL_MASK 0x20u
<>	144:ef7eb2e8f9f7	2078	#define FTM_QDCTRL_PHAPOL_SHIFT 5
<>	144:ef7eb2e8f9f7	2079	#define FTM_QDCTRL_PHBFLTREN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2080	#define FTM_QDCTRL_PHBFLTREN_SHIFT 6
<>	144:ef7eb2e8f9f7	2081	#define FTM_QDCTRL_PHAFLTREN_MASK 0x80u
<>	144:ef7eb2e8f9f7	2082	#define FTM_QDCTRL_PHAFLTREN_SHIFT 7
<>	144:ef7eb2e8f9f7	2083	/* CONF Bit Fields */
<>	144:ef7eb2e8f9f7	2084	#define FTM_CONF_NUMTOF_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2085	#define FTM_CONF_NUMTOF_SHIFT 0
<>	144:ef7eb2e8f9f7	2086	#define FTM_CONF_NUMTOF(x) (((uint32_t)(((uint32_t)(x))<<FTM_CONF_NUMTOF_SHIFT))&FTM_CONF_NUMTOF_MASK)
<>	144:ef7eb2e8f9f7	2087	#define FTM_CONF_BDMMODE_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2088	#define FTM_CONF_BDMMODE_SHIFT 6
<>	144:ef7eb2e8f9f7	2089	#define FTM_CONF_BDMMODE(x) (((uint32_t)(((uint32_t)(x))<<FTM_CONF_BDMMODE_SHIFT))&FTM_CONF_BDMMODE_MASK)
<>	144:ef7eb2e8f9f7	2090	#define FTM_CONF_GTBEEN_MASK 0x200u
<>	144:ef7eb2e8f9f7	2091	#define FTM_CONF_GTBEEN_SHIFT 9
<>	144:ef7eb2e8f9f7	2092	#define FTM_CONF_GTBEOUT_MASK 0x400u
<>	144:ef7eb2e8f9f7	2093	#define FTM_CONF_GTBEOUT_SHIFT 10
<>	144:ef7eb2e8f9f7	2094	/* FLTPOL Bit Fields */
<>	144:ef7eb2e8f9f7	2095	#define FTM_FLTPOL_FLT0POL_MASK 0x1u
<>	144:ef7eb2e8f9f7	2096	#define FTM_FLTPOL_FLT0POL_SHIFT 0
<>	144:ef7eb2e8f9f7	2097	#define FTM_FLTPOL_FLT1POL_MASK 0x2u
<>	144:ef7eb2e8f9f7	2098	#define FTM_FLTPOL_FLT1POL_SHIFT 1
<>	144:ef7eb2e8f9f7	2099	#define FTM_FLTPOL_FLT2POL_MASK 0x4u
<>	144:ef7eb2e8f9f7	2100	#define FTM_FLTPOL_FLT2POL_SHIFT 2
<>	144:ef7eb2e8f9f7	2101	#define FTM_FLTPOL_FLT3POL_MASK 0x8u
<>	144:ef7eb2e8f9f7	2102	#define FTM_FLTPOL_FLT3POL_SHIFT 3
<>	144:ef7eb2e8f9f7	2103	/* SYNCONF Bit Fields */
<>	144:ef7eb2e8f9f7	2104	#define FTM_SYNCONF_HWTRIGMODE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2105	#define FTM_SYNCONF_HWTRIGMODE_SHIFT 0
<>	144:ef7eb2e8f9f7	2106	#define FTM_SYNCONF_CNTINC_MASK 0x4u
<>	144:ef7eb2e8f9f7	2107	#define FTM_SYNCONF_CNTINC_SHIFT 2
<>	144:ef7eb2e8f9f7	2108	#define FTM_SYNCONF_INVC_MASK 0x10u
<>	144:ef7eb2e8f9f7	2109	#define FTM_SYNCONF_INVC_SHIFT 4
<>	144:ef7eb2e8f9f7	2110	#define FTM_SYNCONF_SWOC_MASK 0x20u
<>	144:ef7eb2e8f9f7	2111	#define FTM_SYNCONF_SWOC_SHIFT 5
<>	144:ef7eb2e8f9f7	2112	#define FTM_SYNCONF_SYNCMODE_MASK 0x80u
<>	144:ef7eb2e8f9f7	2113	#define FTM_SYNCONF_SYNCMODE_SHIFT 7
<>	144:ef7eb2e8f9f7	2114	#define FTM_SYNCONF_SWRSTCNT_MASK 0x100u
<>	144:ef7eb2e8f9f7	2115	#define FTM_SYNCONF_SWRSTCNT_SHIFT 8
<>	144:ef7eb2e8f9f7	2116	#define FTM_SYNCONF_SWWRBUF_MASK 0x200u
<>	144:ef7eb2e8f9f7	2117	#define FTM_SYNCONF_SWWRBUF_SHIFT 9
<>	144:ef7eb2e8f9f7	2118	#define FTM_SYNCONF_SWOM_MASK 0x400u
<>	144:ef7eb2e8f9f7	2119	#define FTM_SYNCONF_SWOM_SHIFT 10
<>	144:ef7eb2e8f9f7	2120	#define FTM_SYNCONF_SWINVC_MASK 0x800u
<>	144:ef7eb2e8f9f7	2121	#define FTM_SYNCONF_SWINVC_SHIFT 11
<>	144:ef7eb2e8f9f7	2122	#define FTM_SYNCONF_SWSOC_MASK 0x1000u
<>	144:ef7eb2e8f9f7	2123	#define FTM_SYNCONF_SWSOC_SHIFT 12
<>	144:ef7eb2e8f9f7	2124	#define FTM_SYNCONF_HWRSTCNT_MASK 0x10000u
<>	144:ef7eb2e8f9f7	2125	#define FTM_SYNCONF_HWRSTCNT_SHIFT 16
<>	144:ef7eb2e8f9f7	2126	#define FTM_SYNCONF_HWWRBUF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	2127	#define FTM_SYNCONF_HWWRBUF_SHIFT 17
<>	144:ef7eb2e8f9f7	2128	#define FTM_SYNCONF_HWOM_MASK 0x40000u
<>	144:ef7eb2e8f9f7	2129	#define FTM_SYNCONF_HWOM_SHIFT 18
<>	144:ef7eb2e8f9f7	2130	#define FTM_SYNCONF_HWINVC_MASK 0x80000u
<>	144:ef7eb2e8f9f7	2131	#define FTM_SYNCONF_HWINVC_SHIFT 19
<>	144:ef7eb2e8f9f7	2132	#define FTM_SYNCONF_HWSOC_MASK 0x100000u
<>	144:ef7eb2e8f9f7	2133	#define FTM_SYNCONF_HWSOC_SHIFT 20
<>	144:ef7eb2e8f9f7	2134	/* INVCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2135	#define FTM_INVCTRL_INV0EN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2136	#define FTM_INVCTRL_INV0EN_SHIFT 0
<>	144:ef7eb2e8f9f7	2137	#define FTM_INVCTRL_INV1EN_MASK 0x2u
<>	144:ef7eb2e8f9f7	2138	#define FTM_INVCTRL_INV1EN_SHIFT 1
<>	144:ef7eb2e8f9f7	2139	#define FTM_INVCTRL_INV2EN_MASK 0x4u
<>	144:ef7eb2e8f9f7	2140	#define FTM_INVCTRL_INV2EN_SHIFT 2
<>	144:ef7eb2e8f9f7	2141	#define FTM_INVCTRL_INV3EN_MASK 0x8u
<>	144:ef7eb2e8f9f7	2142	#define FTM_INVCTRL_INV3EN_SHIFT 3
<>	144:ef7eb2e8f9f7	2143	/* SWOCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	2144	#define FTM_SWOCTRL_CH0OC_MASK 0x1u
<>	144:ef7eb2e8f9f7	2145	#define FTM_SWOCTRL_CH0OC_SHIFT 0
<>	144:ef7eb2e8f9f7	2146	#define FTM_SWOCTRL_CH1OC_MASK 0x2u
<>	144:ef7eb2e8f9f7	2147	#define FTM_SWOCTRL_CH1OC_SHIFT 1
<>	144:ef7eb2e8f9f7	2148	#define FTM_SWOCTRL_CH2OC_MASK 0x4u
<>	144:ef7eb2e8f9f7	2149	#define FTM_SWOCTRL_CH2OC_SHIFT 2
<>	144:ef7eb2e8f9f7	2150	#define FTM_SWOCTRL_CH3OC_MASK 0x8u
<>	144:ef7eb2e8f9f7	2151	#define FTM_SWOCTRL_CH3OC_SHIFT 3
<>	144:ef7eb2e8f9f7	2152	#define FTM_SWOCTRL_CH4OC_MASK 0x10u
<>	144:ef7eb2e8f9f7	2153	#define FTM_SWOCTRL_CH4OC_SHIFT 4
<>	144:ef7eb2e8f9f7	2154	#define FTM_SWOCTRL_CH5OC_MASK 0x20u
<>	144:ef7eb2e8f9f7	2155	#define FTM_SWOCTRL_CH5OC_SHIFT 5
<>	144:ef7eb2e8f9f7	2156	#define FTM_SWOCTRL_CH6OC_MASK 0x40u
<>	144:ef7eb2e8f9f7	2157	#define FTM_SWOCTRL_CH6OC_SHIFT 6
<>	144:ef7eb2e8f9f7	2158	#define FTM_SWOCTRL_CH7OC_MASK 0x80u
<>	144:ef7eb2e8f9f7	2159	#define FTM_SWOCTRL_CH7OC_SHIFT 7
<>	144:ef7eb2e8f9f7	2160	#define FTM_SWOCTRL_CH0OCV_MASK 0x100u
<>	144:ef7eb2e8f9f7	2161	#define FTM_SWOCTRL_CH0OCV_SHIFT 8
<>	144:ef7eb2e8f9f7	2162	#define FTM_SWOCTRL_CH1OCV_MASK 0x200u
<>	144:ef7eb2e8f9f7	2163	#define FTM_SWOCTRL_CH1OCV_SHIFT 9
<>	144:ef7eb2e8f9f7	2164	#define FTM_SWOCTRL_CH2OCV_MASK 0x400u
<>	144:ef7eb2e8f9f7	2165	#define FTM_SWOCTRL_CH2OCV_SHIFT 10
<>	144:ef7eb2e8f9f7	2166	#define FTM_SWOCTRL_CH3OCV_MASK 0x800u
<>	144:ef7eb2e8f9f7	2167	#define FTM_SWOCTRL_CH3OCV_SHIFT 11
<>	144:ef7eb2e8f9f7	2168	#define FTM_SWOCTRL_CH4OCV_MASK 0x1000u
<>	144:ef7eb2e8f9f7	2169	#define FTM_SWOCTRL_CH4OCV_SHIFT 12
<>	144:ef7eb2e8f9f7	2170	#define FTM_SWOCTRL_CH5OCV_MASK 0x2000u
<>	144:ef7eb2e8f9f7	2171	#define FTM_SWOCTRL_CH5OCV_SHIFT 13
<>	144:ef7eb2e8f9f7	2172	#define FTM_SWOCTRL_CH6OCV_MASK 0x4000u
<>	144:ef7eb2e8f9f7	2173	#define FTM_SWOCTRL_CH6OCV_SHIFT 14
<>	144:ef7eb2e8f9f7	2174	#define FTM_SWOCTRL_CH7OCV_MASK 0x8000u
<>	144:ef7eb2e8f9f7	2175	#define FTM_SWOCTRL_CH7OCV_SHIFT 15
<>	144:ef7eb2e8f9f7	2176	/* PWMLOAD Bit Fields */
<>	144:ef7eb2e8f9f7	2177	#define FTM_PWMLOAD_CH0SEL_MASK 0x1u
<>	144:ef7eb2e8f9f7	2178	#define FTM_PWMLOAD_CH0SEL_SHIFT 0
<>	144:ef7eb2e8f9f7	2179	#define FTM_PWMLOAD_CH1SEL_MASK 0x2u
<>	144:ef7eb2e8f9f7	2180	#define FTM_PWMLOAD_CH1SEL_SHIFT 1
<>	144:ef7eb2e8f9f7	2181	#define FTM_PWMLOAD_CH2SEL_MASK 0x4u
<>	144:ef7eb2e8f9f7	2182	#define FTM_PWMLOAD_CH2SEL_SHIFT 2
<>	144:ef7eb2e8f9f7	2183	#define FTM_PWMLOAD_CH3SEL_MASK 0x8u
<>	144:ef7eb2e8f9f7	2184	#define FTM_PWMLOAD_CH3SEL_SHIFT 3
<>	144:ef7eb2e8f9f7	2185	#define FTM_PWMLOAD_CH4SEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	2186	#define FTM_PWMLOAD_CH4SEL_SHIFT 4
<>	144:ef7eb2e8f9f7	2187	#define FTM_PWMLOAD_CH5SEL_MASK 0x20u
<>	144:ef7eb2e8f9f7	2188	#define FTM_PWMLOAD_CH5SEL_SHIFT 5
<>	144:ef7eb2e8f9f7	2189	#define FTM_PWMLOAD_CH6SEL_MASK 0x40u
<>	144:ef7eb2e8f9f7	2190	#define FTM_PWMLOAD_CH6SEL_SHIFT 6
<>	144:ef7eb2e8f9f7	2191	#define FTM_PWMLOAD_CH7SEL_MASK 0x80u
<>	144:ef7eb2e8f9f7	2192	#define FTM_PWMLOAD_CH7SEL_SHIFT 7
<>	144:ef7eb2e8f9f7	2193	#define FTM_PWMLOAD_LDOK_MASK 0x200u
<>	144:ef7eb2e8f9f7	2194	#define FTM_PWMLOAD_LDOK_SHIFT 9
<>	144:ef7eb2e8f9f7	2195
<>	144:ef7eb2e8f9f7	2196	/**
<>	144:ef7eb2e8f9f7	2197	* @}
<>	144:ef7eb2e8f9f7	2198	/ / end of group FTM_Register_Masks */
<>	144:ef7eb2e8f9f7	2199
<>	144:ef7eb2e8f9f7	2200
<>	144:ef7eb2e8f9f7	2201	/* FTM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2202	/** Peripheral FTM0 base address */
<>	144:ef7eb2e8f9f7	2203	#define FTM0_BASE (0x40038000u)
<>	144:ef7eb2e8f9f7	2204	/** Peripheral FTM0 base pointer */
<>	144:ef7eb2e8f9f7	2205	#define FTM0 ((FTM_Type *)FTM0_BASE)
<>	144:ef7eb2e8f9f7	2206	/** Peripheral FTM1 base address */
<>	144:ef7eb2e8f9f7	2207	#define FTM1_BASE (0x40039000u)
<>	144:ef7eb2e8f9f7	2208	/** Peripheral FTM1 base pointer */
<>	144:ef7eb2e8f9f7	2209	#define FTM1 ((FTM_Type *)FTM1_BASE)
<>	144:ef7eb2e8f9f7	2210
<>	144:ef7eb2e8f9f7	2211	/**
<>	144:ef7eb2e8f9f7	2212	* @}
<>	144:ef7eb2e8f9f7	2213	/ / end of group FTM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2214
<>	144:ef7eb2e8f9f7	2215
<>	144:ef7eb2e8f9f7	2216	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2217	-- GPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2218	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2219
<>	144:ef7eb2e8f9f7	2220	/**
<>	144:ef7eb2e8f9f7	2221	* @addtogroup GPIO_Peripheral_Access_Layer GPIO Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2222	* @{
<>	144:ef7eb2e8f9f7	2223	*/
<>	144:ef7eb2e8f9f7	2224
<>	144:ef7eb2e8f9f7	2225	/** GPIO - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2226	typedef struct {
<>	144:ef7eb2e8f9f7	2227	__IO uint32_t PDOR; /*< Port Data Output Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2228	__O uint32_t PSOR; /*< Port Set Output Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2229	__O uint32_t PCOR; /*< Port Clear Output Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2230	__O uint32_t PTOR; /*< Port Toggle Output Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2231	__I uint32_t PDIR; /*< Port Data Input Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	2232	__IO uint32_t PDDR; /*< Port Data Direction Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	2233	} GPIO_Type;
<>	144:ef7eb2e8f9f7	2234
<>	144:ef7eb2e8f9f7	2235	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2236	-- GPIO Register Masks
<>	144:ef7eb2e8f9f7	2237	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2238
<>	144:ef7eb2e8f9f7	2239	/**
<>	144:ef7eb2e8f9f7	2240	* @addtogroup GPIO_Register_Masks GPIO Register Masks
<>	144:ef7eb2e8f9f7	2241	* @{
<>	144:ef7eb2e8f9f7	2242	*/
<>	144:ef7eb2e8f9f7	2243
<>	144:ef7eb2e8f9f7	2244	/* PDOR Bit Fields */
<>	144:ef7eb2e8f9f7	2245	#define GPIO_PDOR_PDO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2246	#define GPIO_PDOR_PDO_SHIFT 0
<>	144:ef7eb2e8f9f7	2247	#define GPIO_PDOR_PDO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDOR_PDO_SHIFT))&GPIO_PDOR_PDO_MASK)
<>	144:ef7eb2e8f9f7	2248	/* PSOR Bit Fields */
<>	144:ef7eb2e8f9f7	2249	#define GPIO_PSOR_PTSO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2250	#define GPIO_PSOR_PTSO_SHIFT 0
<>	144:ef7eb2e8f9f7	2251	#define GPIO_PSOR_PTSO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PSOR_PTSO_SHIFT))&GPIO_PSOR_PTSO_MASK)
<>	144:ef7eb2e8f9f7	2252	/* PCOR Bit Fields */
<>	144:ef7eb2e8f9f7	2253	#define GPIO_PCOR_PTCO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2254	#define GPIO_PCOR_PTCO_SHIFT 0
<>	144:ef7eb2e8f9f7	2255	#define GPIO_PCOR_PTCO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PCOR_PTCO_SHIFT))&GPIO_PCOR_PTCO_MASK)
<>	144:ef7eb2e8f9f7	2256	/* PTOR Bit Fields */
<>	144:ef7eb2e8f9f7	2257	#define GPIO_PTOR_PTTO_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2258	#define GPIO_PTOR_PTTO_SHIFT 0
<>	144:ef7eb2e8f9f7	2259	#define GPIO_PTOR_PTTO(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PTOR_PTTO_SHIFT))&GPIO_PTOR_PTTO_MASK)
<>	144:ef7eb2e8f9f7	2260	/* PDIR Bit Fields */
<>	144:ef7eb2e8f9f7	2261	#define GPIO_PDIR_PDI_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2262	#define GPIO_PDIR_PDI_SHIFT 0
<>	144:ef7eb2e8f9f7	2263	#define GPIO_PDIR_PDI(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDIR_PDI_SHIFT))&GPIO_PDIR_PDI_MASK)
<>	144:ef7eb2e8f9f7	2264	/* PDDR Bit Fields */
<>	144:ef7eb2e8f9f7	2265	#define GPIO_PDDR_PDD_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2266	#define GPIO_PDDR_PDD_SHIFT 0
<>	144:ef7eb2e8f9f7	2267	#define GPIO_PDDR_PDD(x) (((uint32_t)(((uint32_t)(x))<<GPIO_PDDR_PDD_SHIFT))&GPIO_PDDR_PDD_MASK)
<>	144:ef7eb2e8f9f7	2268
<>	144:ef7eb2e8f9f7	2269	/**
<>	144:ef7eb2e8f9f7	2270	* @}
<>	144:ef7eb2e8f9f7	2271	/ / end of group GPIO_Register_Masks */
<>	144:ef7eb2e8f9f7	2272
<>	144:ef7eb2e8f9f7	2273
<>	144:ef7eb2e8f9f7	2274	/* GPIO - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2275	/** Peripheral PTA base address */
<>	144:ef7eb2e8f9f7	2276	#define PTA_BASE (0x400FF000u)
<>	144:ef7eb2e8f9f7	2277	/** Peripheral PTA base pointer */
<>	144:ef7eb2e8f9f7	2278	#define PTA ((GPIO_Type *)PTA_BASE)
<>	144:ef7eb2e8f9f7	2279	/** Peripheral PTB base address */
<>	144:ef7eb2e8f9f7	2280	#define PTB_BASE (0x400FF040u)
<>	144:ef7eb2e8f9f7	2281	/** Peripheral PTB base pointer */
<>	144:ef7eb2e8f9f7	2282	#define PTB ((GPIO_Type *)PTB_BASE)
<>	144:ef7eb2e8f9f7	2283	/** Peripheral PTC base address */
<>	144:ef7eb2e8f9f7	2284	#define PTC_BASE (0x400FF080u)
<>	144:ef7eb2e8f9f7	2285	/** Peripheral PTC base pointer */
<>	144:ef7eb2e8f9f7	2286	#define PTC ((GPIO_Type *)PTC_BASE)
<>	144:ef7eb2e8f9f7	2287	/** Peripheral PTD base address */
<>	144:ef7eb2e8f9f7	2288	#define PTD_BASE (0x400FF0C0u)
<>	144:ef7eb2e8f9f7	2289	/** Peripheral PTD base pointer */
<>	144:ef7eb2e8f9f7	2290	#define PTD ((GPIO_Type *)PTD_BASE)
<>	144:ef7eb2e8f9f7	2291	/** Peripheral PTE base address */
<>	144:ef7eb2e8f9f7	2292	#define PTE_BASE (0x400FF100u)
<>	144:ef7eb2e8f9f7	2293	/** Peripheral PTE base pointer */
<>	144:ef7eb2e8f9f7	2294	#define PTE ((GPIO_Type *)PTE_BASE)
<>	144:ef7eb2e8f9f7	2295
<>	144:ef7eb2e8f9f7	2296	/**
<>	144:ef7eb2e8f9f7	2297	* @}
<>	144:ef7eb2e8f9f7	2298	/ / end of group GPIO_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2299
<>	144:ef7eb2e8f9f7	2300
<>	144:ef7eb2e8f9f7	2301	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2302	-- I2C Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2303	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2304
<>	144:ef7eb2e8f9f7	2305	/**
<>	144:ef7eb2e8f9f7	2306	* @addtogroup I2C_Peripheral_Access_Layer I2C Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2307	* @{
<>	144:ef7eb2e8f9f7	2308	*/
<>	144:ef7eb2e8f9f7	2309
<>	144:ef7eb2e8f9f7	2310	/** I2C - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2311	typedef struct {
<>	144:ef7eb2e8f9f7	2312	__IO uint8_t A1; /*< I2C Address Register 1, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2313	__IO uint8_t F; /*< I2C Frequency Divider register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	2314	__IO uint8_t C1; /*< I2C Control Register 1, offset: 0x2 /
<>	144:ef7eb2e8f9f7	2315	__IO uint8_t S; /*< I2C Status Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	2316	__IO uint8_t D; /*< I2C Data I/O register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2317	__IO uint8_t C2; /*< I2C Control Register 2, offset: 0x5 /
<>	144:ef7eb2e8f9f7	2318	__IO uint8_t FLT; /*< I2C Programmable Input Glitch Filter register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	2319	__IO uint8_t RA; /*< I2C Range Address register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	2320	__IO uint8_t SMB; /*< I2C SMBus Control and Status register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2321	__IO uint8_t A2; /*< I2C Address Register 2, offset: 0x9 /
<>	144:ef7eb2e8f9f7	2322	__IO uint8_t SLTH; /*< I2C SCL Low Timeout Register High, offset: 0xA /
<>	144:ef7eb2e8f9f7	2323	__IO uint8_t SLTL; /*< I2C SCL Low Timeout Register Low, offset: 0xB /
<>	144:ef7eb2e8f9f7	2324	} I2C_Type;
<>	144:ef7eb2e8f9f7	2325
<>	144:ef7eb2e8f9f7	2326	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2327	-- I2C Register Masks
<>	144:ef7eb2e8f9f7	2328	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2329
<>	144:ef7eb2e8f9f7	2330	/**
<>	144:ef7eb2e8f9f7	2331	* @addtogroup I2C_Register_Masks I2C Register Masks
<>	144:ef7eb2e8f9f7	2332	* @{
<>	144:ef7eb2e8f9f7	2333	*/
<>	144:ef7eb2e8f9f7	2334
<>	144:ef7eb2e8f9f7	2335	/* A1 Bit Fields */
<>	144:ef7eb2e8f9f7	2336	#define I2C_A1_AD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	2337	#define I2C_A1_AD_SHIFT 1
<>	144:ef7eb2e8f9f7	2338	#define I2C_A1_AD(x) (((uint8_t)(((uint8_t)(x))<<I2C_A1_AD_SHIFT))&I2C_A1_AD_MASK)
<>	144:ef7eb2e8f9f7	2339	/* F Bit Fields */
<>	144:ef7eb2e8f9f7	2340	#define I2C_F_ICR_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	2341	#define I2C_F_ICR_SHIFT 0
<>	144:ef7eb2e8f9f7	2342	#define I2C_F_ICR(x) (((uint8_t)(((uint8_t)(x))<<I2C_F_ICR_SHIFT))&I2C_F_ICR_MASK)
<>	144:ef7eb2e8f9f7	2343	#define I2C_F_MULT_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2344	#define I2C_F_MULT_SHIFT 6
<>	144:ef7eb2e8f9f7	2345	#define I2C_F_MULT(x) (((uint8_t)(((uint8_t)(x))<<I2C_F_MULT_SHIFT))&I2C_F_MULT_MASK)
<>	144:ef7eb2e8f9f7	2346	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	2347	#define I2C_C1_DMAEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2348	#define I2C_C1_DMAEN_SHIFT 0
<>	144:ef7eb2e8f9f7	2349	#define I2C_C1_WUEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	2350	#define I2C_C1_WUEN_SHIFT 1
<>	144:ef7eb2e8f9f7	2351	#define I2C_C1_RSTA_MASK 0x4u
<>	144:ef7eb2e8f9f7	2352	#define I2C_C1_RSTA_SHIFT 2
<>	144:ef7eb2e8f9f7	2353	#define I2C_C1_TXAK_MASK 0x8u
<>	144:ef7eb2e8f9f7	2354	#define I2C_C1_TXAK_SHIFT 3
<>	144:ef7eb2e8f9f7	2355	#define I2C_C1_TX_MASK 0x10u
<>	144:ef7eb2e8f9f7	2356	#define I2C_C1_TX_SHIFT 4
<>	144:ef7eb2e8f9f7	2357	#define I2C_C1_MST_MASK 0x20u
<>	144:ef7eb2e8f9f7	2358	#define I2C_C1_MST_SHIFT 5
<>	144:ef7eb2e8f9f7	2359	#define I2C_C1_IICIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	2360	#define I2C_C1_IICIE_SHIFT 6
<>	144:ef7eb2e8f9f7	2361	#define I2C_C1_IICEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	2362	#define I2C_C1_IICEN_SHIFT 7
<>	144:ef7eb2e8f9f7	2363	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	2364	#define I2C_S_RXAK_MASK 0x1u
<>	144:ef7eb2e8f9f7	2365	#define I2C_S_RXAK_SHIFT 0
<>	144:ef7eb2e8f9f7	2366	#define I2C_S_IICIF_MASK 0x2u
<>	144:ef7eb2e8f9f7	2367	#define I2C_S_IICIF_SHIFT 1
<>	144:ef7eb2e8f9f7	2368	#define I2C_S_SRW_MASK 0x4u
<>	144:ef7eb2e8f9f7	2369	#define I2C_S_SRW_SHIFT 2
<>	144:ef7eb2e8f9f7	2370	#define I2C_S_RAM_MASK 0x8u
<>	144:ef7eb2e8f9f7	2371	#define I2C_S_RAM_SHIFT 3
<>	144:ef7eb2e8f9f7	2372	#define I2C_S_ARBL_MASK 0x10u
<>	144:ef7eb2e8f9f7	2373	#define I2C_S_ARBL_SHIFT 4
<>	144:ef7eb2e8f9f7	2374	#define I2C_S_BUSY_MASK 0x20u
<>	144:ef7eb2e8f9f7	2375	#define I2C_S_BUSY_SHIFT 5
<>	144:ef7eb2e8f9f7	2376	#define I2C_S_IAAS_MASK 0x40u
<>	144:ef7eb2e8f9f7	2377	#define I2C_S_IAAS_SHIFT 6
<>	144:ef7eb2e8f9f7	2378	#define I2C_S_TCF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2379	#define I2C_S_TCF_SHIFT 7
<>	144:ef7eb2e8f9f7	2380	/* D Bit Fields */
<>	144:ef7eb2e8f9f7	2381	#define I2C_D_DATA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2382	#define I2C_D_DATA_SHIFT 0
<>	144:ef7eb2e8f9f7	2383	#define I2C_D_DATA(x) (((uint8_t)(((uint8_t)(x))<<I2C_D_DATA_SHIFT))&I2C_D_DATA_MASK)
<>	144:ef7eb2e8f9f7	2384	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	2385	#define I2C_C2_AD_MASK 0x7u
<>	144:ef7eb2e8f9f7	2386	#define I2C_C2_AD_SHIFT 0
<>	144:ef7eb2e8f9f7	2387	#define I2C_C2_AD(x) (((uint8_t)(((uint8_t)(x))<<I2C_C2_AD_SHIFT))&I2C_C2_AD_MASK)
<>	144:ef7eb2e8f9f7	2388	#define I2C_C2_RMEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	2389	#define I2C_C2_RMEN_SHIFT 3
<>	144:ef7eb2e8f9f7	2390	#define I2C_C2_SBRC_MASK 0x10u
<>	144:ef7eb2e8f9f7	2391	#define I2C_C2_SBRC_SHIFT 4
<>	144:ef7eb2e8f9f7	2392	#define I2C_C2_HDRS_MASK 0x20u
<>	144:ef7eb2e8f9f7	2393	#define I2C_C2_HDRS_SHIFT 5
<>	144:ef7eb2e8f9f7	2394	#define I2C_C2_ADEXT_MASK 0x40u
<>	144:ef7eb2e8f9f7	2395	#define I2C_C2_ADEXT_SHIFT 6
<>	144:ef7eb2e8f9f7	2396	#define I2C_C2_GCAEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	2397	#define I2C_C2_GCAEN_SHIFT 7
<>	144:ef7eb2e8f9f7	2398	/* FLT Bit Fields */
<>	144:ef7eb2e8f9f7	2399	#define I2C_FLT_FLT_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2400	#define I2C_FLT_FLT_SHIFT 0
<>	144:ef7eb2e8f9f7	2401	#define I2C_FLT_FLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_FLT_FLT_SHIFT))&I2C_FLT_FLT_MASK)
<>	144:ef7eb2e8f9f7	2402	/* RA Bit Fields */
<>	144:ef7eb2e8f9f7	2403	#define I2C_RA_RAD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	2404	#define I2C_RA_RAD_SHIFT 1
<>	144:ef7eb2e8f9f7	2405	#define I2C_RA_RAD(x) (((uint8_t)(((uint8_t)(x))<<I2C_RA_RAD_SHIFT))&I2C_RA_RAD_MASK)
<>	144:ef7eb2e8f9f7	2406	/* SMB Bit Fields */
<>	144:ef7eb2e8f9f7	2407	#define I2C_SMB_SHTF2IE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2408	#define I2C_SMB_SHTF2IE_SHIFT 0
<>	144:ef7eb2e8f9f7	2409	#define I2C_SMB_SHTF2_MASK 0x2u
<>	144:ef7eb2e8f9f7	2410	#define I2C_SMB_SHTF2_SHIFT 1
<>	144:ef7eb2e8f9f7	2411	#define I2C_SMB_SHTF1_MASK 0x4u
<>	144:ef7eb2e8f9f7	2412	#define I2C_SMB_SHTF1_SHIFT 2
<>	144:ef7eb2e8f9f7	2413	#define I2C_SMB_SLTF_MASK 0x8u
<>	144:ef7eb2e8f9f7	2414	#define I2C_SMB_SLTF_SHIFT 3
<>	144:ef7eb2e8f9f7	2415	#define I2C_SMB_TCKSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	2416	#define I2C_SMB_TCKSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	2417	#define I2C_SMB_SIICAEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	2418	#define I2C_SMB_SIICAEN_SHIFT 5
<>	144:ef7eb2e8f9f7	2419	#define I2C_SMB_ALERTEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	2420	#define I2C_SMB_ALERTEN_SHIFT 6
<>	144:ef7eb2e8f9f7	2421	#define I2C_SMB_FACK_MASK 0x80u
<>	144:ef7eb2e8f9f7	2422	#define I2C_SMB_FACK_SHIFT 7
<>	144:ef7eb2e8f9f7	2423	/* A2 Bit Fields */
<>	144:ef7eb2e8f9f7	2424	#define I2C_A2_SAD_MASK 0xFEu
<>	144:ef7eb2e8f9f7	2425	#define I2C_A2_SAD_SHIFT 1
<>	144:ef7eb2e8f9f7	2426	#define I2C_A2_SAD(x) (((uint8_t)(((uint8_t)(x))<<I2C_A2_SAD_SHIFT))&I2C_A2_SAD_MASK)
<>	144:ef7eb2e8f9f7	2427	/* SLTH Bit Fields */
<>	144:ef7eb2e8f9f7	2428	#define I2C_SLTH_SSLT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2429	#define I2C_SLTH_SSLT_SHIFT 0
<>	144:ef7eb2e8f9f7	2430	#define I2C_SLTH_SSLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_SLTH_SSLT_SHIFT))&I2C_SLTH_SSLT_MASK)
<>	144:ef7eb2e8f9f7	2431	/* SLTL Bit Fields */
<>	144:ef7eb2e8f9f7	2432	#define I2C_SLTL_SSLT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2433	#define I2C_SLTL_SSLT_SHIFT 0
<>	144:ef7eb2e8f9f7	2434	#define I2C_SLTL_SSLT(x) (((uint8_t)(((uint8_t)(x))<<I2C_SLTL_SSLT_SHIFT))&I2C_SLTL_SSLT_MASK)
<>	144:ef7eb2e8f9f7	2435
<>	144:ef7eb2e8f9f7	2436	/**
<>	144:ef7eb2e8f9f7	2437	* @}
<>	144:ef7eb2e8f9f7	2438	/ / end of group I2C_Register_Masks */
<>	144:ef7eb2e8f9f7	2439
<>	144:ef7eb2e8f9f7	2440
<>	144:ef7eb2e8f9f7	2441	/* I2C - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2442	/** Peripheral I2C0 base address */
<>	144:ef7eb2e8f9f7	2443	#define I2C0_BASE (0x40066000u)
<>	144:ef7eb2e8f9f7	2444	#define I2C1_BASE (0x40067000u)
<>	144:ef7eb2e8f9f7	2445	/** Peripheral I2C0 base pointer */
<>	144:ef7eb2e8f9f7	2446	#define I2C0 ((I2C_Type *)I2C0_BASE)
<>	144:ef7eb2e8f9f7	2447	#define I2C1 ((I2C_Type *)I2C1_BASE)
<>	144:ef7eb2e8f9f7	2448	/**
<>	144:ef7eb2e8f9f7	2449	* @}
<>	144:ef7eb2e8f9f7	2450	/ / end of group I2C_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2451
<>	144:ef7eb2e8f9f7	2452
<>	144:ef7eb2e8f9f7	2453	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2454	-- I2S Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2455	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2456
<>	144:ef7eb2e8f9f7	2457	/**
<>	144:ef7eb2e8f9f7	2458	* @addtogroup I2S_Peripheral_Access_Layer I2S Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2459	* @{
<>	144:ef7eb2e8f9f7	2460	*/
<>	144:ef7eb2e8f9f7	2461
<>	144:ef7eb2e8f9f7	2462	/** I2S - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2463	typedef struct {
<>	144:ef7eb2e8f9f7	2464	__IO uint32_t TCSR; /*< SAI Transmit Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2465	__IO uint32_t TCR1; /*< SAI Transmit Configuration 1 Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2466	__IO uint32_t TCR2; /*< SAI Transmit Configuration 2 Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2467	__IO uint32_t TCR3; /*< SAI Transmit Configuration 3 Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2468	__IO uint32_t TCR4; /*< SAI Transmit Configuration 4 Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	2469	__IO uint32_t TCR5; /*< SAI Transmit Configuration 5 Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	2470	uint8_t RESERVED_0[8];
<>	144:ef7eb2e8f9f7	2471	__O uint32_t TDR[2]; /*< SAI Transmit Data Register, array offset: 0x20, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2472	uint8_t RESERVED_1[24];
<>	144:ef7eb2e8f9f7	2473	__I uint32_t TFR[2]; /*< SAI Transmit FIFO Register, array offset: 0x40, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2474	uint8_t RESERVED_2[24];
<>	144:ef7eb2e8f9f7	2475	__IO uint32_t TMR; /*< SAI Transmit Mask Register, offset: 0x60 /
<>	144:ef7eb2e8f9f7	2476	uint8_t RESERVED_3[28];
<>	144:ef7eb2e8f9f7	2477	__IO uint32_t RCSR; /*< SAI Receive Control Register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	2478	__IO uint32_t RCR1; /*< SAI Receive Configuration 1 Register, offset: 0x84 /
<>	144:ef7eb2e8f9f7	2479	__IO uint32_t RCR2; /*< SAI Receive Configuration 2 Register, offset: 0x88 /
<>	144:ef7eb2e8f9f7	2480	__IO uint32_t RCR3; /*< SAI Receive Configuration 3 Register, offset: 0x8C /
<>	144:ef7eb2e8f9f7	2481	__IO uint32_t RCR4; /*< SAI Receive Configuration 4 Register, offset: 0x90 /
<>	144:ef7eb2e8f9f7	2482	__IO uint32_t RCR5; /*< SAI Receive Configuration 5 Register, offset: 0x94 /
<>	144:ef7eb2e8f9f7	2483	uint8_t RESERVED_4[8];
<>	144:ef7eb2e8f9f7	2484	__I uint32_t RDR[2]; /*< SAI Receive Data Register, array offset: 0xA0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2485	uint8_t RESERVED_5[24];
<>	144:ef7eb2e8f9f7	2486	__I uint32_t RFR[2]; /*< SAI Receive FIFO Register, array offset: 0xC0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	2487	uint8_t RESERVED_6[24];
<>	144:ef7eb2e8f9f7	2488	__IO uint32_t RMR; /*< SAI Receive Mask Register, offset: 0xE0 /
<>	144:ef7eb2e8f9f7	2489	uint8_t RESERVED_7[28];
<>	144:ef7eb2e8f9f7	2490	__IO uint32_t MCR; /*< SAI MCLK Control Register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	2491	__IO uint32_t MDR; /*< MCLK Divide Register, offset: 0x104 /
<>	144:ef7eb2e8f9f7	2492	} I2S_Type;
<>	144:ef7eb2e8f9f7	2493
<>	144:ef7eb2e8f9f7	2494	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2495	-- I2S Register Masks
<>	144:ef7eb2e8f9f7	2496	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2497
<>	144:ef7eb2e8f9f7	2498	/**
<>	144:ef7eb2e8f9f7	2499	* @addtogroup I2S_Register_Masks I2S Register Masks
<>	144:ef7eb2e8f9f7	2500	* @{
<>	144:ef7eb2e8f9f7	2501	*/
<>	144:ef7eb2e8f9f7	2502
<>	144:ef7eb2e8f9f7	2503	/* TCSR Bit Fields */
<>	144:ef7eb2e8f9f7	2504	#define I2S_TCSR_FRDE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2505	#define I2S_TCSR_FRDE_SHIFT 0
<>	144:ef7eb2e8f9f7	2506	#define I2S_TCSR_FWDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2507	#define I2S_TCSR_FWDE_SHIFT 1
<>	144:ef7eb2e8f9f7	2508	#define I2S_TCSR_FRIE_MASK 0x100u
<>	144:ef7eb2e8f9f7	2509	#define I2S_TCSR_FRIE_SHIFT 8
<>	144:ef7eb2e8f9f7	2510	#define I2S_TCSR_FWIE_MASK 0x200u
<>	144:ef7eb2e8f9f7	2511	#define I2S_TCSR_FWIE_SHIFT 9
<>	144:ef7eb2e8f9f7	2512	#define I2S_TCSR_FEIE_MASK 0x400u
<>	144:ef7eb2e8f9f7	2513	#define I2S_TCSR_FEIE_SHIFT 10
<>	144:ef7eb2e8f9f7	2514	#define I2S_TCSR_SEIE_MASK 0x800u
<>	144:ef7eb2e8f9f7	2515	#define I2S_TCSR_SEIE_SHIFT 11
<>	144:ef7eb2e8f9f7	2516	#define I2S_TCSR_WSIE_MASK 0x1000u
<>	144:ef7eb2e8f9f7	2517	#define I2S_TCSR_WSIE_SHIFT 12
<>	144:ef7eb2e8f9f7	2518	#define I2S_TCSR_FRF_MASK 0x10000u
<>	144:ef7eb2e8f9f7	2519	#define I2S_TCSR_FRF_SHIFT 16
<>	144:ef7eb2e8f9f7	2520	#define I2S_TCSR_FWF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	2521	#define I2S_TCSR_FWF_SHIFT 17
<>	144:ef7eb2e8f9f7	2522	#define I2S_TCSR_FEF_MASK 0x40000u
<>	144:ef7eb2e8f9f7	2523	#define I2S_TCSR_FEF_SHIFT 18
<>	144:ef7eb2e8f9f7	2524	#define I2S_TCSR_SEF_MASK 0x80000u
<>	144:ef7eb2e8f9f7	2525	#define I2S_TCSR_SEF_SHIFT 19
<>	144:ef7eb2e8f9f7	2526	#define I2S_TCSR_WSF_MASK 0x100000u
<>	144:ef7eb2e8f9f7	2527	#define I2S_TCSR_WSF_SHIFT 20
<>	144:ef7eb2e8f9f7	2528	#define I2S_TCSR_SR_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2529	#define I2S_TCSR_SR_SHIFT 24
<>	144:ef7eb2e8f9f7	2530	#define I2S_TCSR_FR_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	2531	#define I2S_TCSR_FR_SHIFT 25
<>	144:ef7eb2e8f9f7	2532	#define I2S_TCSR_BCE_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	2533	#define I2S_TCSR_BCE_SHIFT 28
<>	144:ef7eb2e8f9f7	2534	#define I2S_TCSR_DBGE_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	2535	#define I2S_TCSR_DBGE_SHIFT 29
<>	144:ef7eb2e8f9f7	2536	#define I2S_TCSR_STOPE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	2537	#define I2S_TCSR_STOPE_SHIFT 30
<>	144:ef7eb2e8f9f7	2538	#define I2S_TCSR_TE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	2539	#define I2S_TCSR_TE_SHIFT 31
<>	144:ef7eb2e8f9f7	2540	/* TCR1 Bit Fields */
<>	144:ef7eb2e8f9f7	2541	#define I2S_TCR1_TFW_MASK 0x7u
<>	144:ef7eb2e8f9f7	2542	#define I2S_TCR1_TFW_SHIFT 0
<>	144:ef7eb2e8f9f7	2543	#define I2S_TCR1_TFW(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR1_TFW_SHIFT))&I2S_TCR1_TFW_MASK)
<>	144:ef7eb2e8f9f7	2544	/* TCR2 Bit Fields */
<>	144:ef7eb2e8f9f7	2545	#define I2S_TCR2_DIV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2546	#define I2S_TCR2_DIV_SHIFT 0
<>	144:ef7eb2e8f9f7	2547	#define I2S_TCR2_DIV(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR2_DIV_SHIFT))&I2S_TCR2_DIV_MASK)
<>	144:ef7eb2e8f9f7	2548	#define I2S_TCR2_BCD_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2549	#define I2S_TCR2_BCD_SHIFT 24
<>	144:ef7eb2e8f9f7	2550	#define I2S_TCR2_BCP_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	2551	#define I2S_TCR2_BCP_SHIFT 25
<>	144:ef7eb2e8f9f7	2552	#define I2S_TCR2_MSEL_MASK 0xC000000u
<>	144:ef7eb2e8f9f7	2553	#define I2S_TCR2_MSEL_SHIFT 26
<>	144:ef7eb2e8f9f7	2554	#define I2S_TCR2_MSEL(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR2_MSEL_SHIFT))&I2S_TCR2_MSEL_MASK)
<>	144:ef7eb2e8f9f7	2555	#define I2S_TCR2_BCI_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	2556	#define I2S_TCR2_BCI_SHIFT 28
<>	144:ef7eb2e8f9f7	2557	#define I2S_TCR2_BCS_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	2558	#define I2S_TCR2_BCS_SHIFT 29
<>	144:ef7eb2e8f9f7	2559	#define I2S_TCR2_SYNC_MASK 0xC0000000u
<>	144:ef7eb2e8f9f7	2560	#define I2S_TCR2_SYNC_SHIFT 30
<>	144:ef7eb2e8f9f7	2561	#define I2S_TCR2_SYNC(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR2_SYNC_SHIFT))&I2S_TCR2_SYNC_MASK)
<>	144:ef7eb2e8f9f7	2562	/* TCR3 Bit Fields */
<>	144:ef7eb2e8f9f7	2563	#define I2S_TCR3_WDFL_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2564	#define I2S_TCR3_WDFL_SHIFT 0
<>	144:ef7eb2e8f9f7	2565	#define I2S_TCR3_WDFL(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR3_WDFL_SHIFT))&I2S_TCR3_WDFL_MASK)
<>	144:ef7eb2e8f9f7	2566	#define I2S_TCR3_TCE_MASK 0x30000u
<>	144:ef7eb2e8f9f7	2567	#define I2S_TCR3_TCE_SHIFT 16
<>	144:ef7eb2e8f9f7	2568	#define I2S_TCR3_TCE(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR3_TCE_SHIFT))&I2S_TCR3_TCE_MASK)
<>	144:ef7eb2e8f9f7	2569	/* TCR4 Bit Fields */
<>	144:ef7eb2e8f9f7	2570	#define I2S_TCR4_FSD_MASK 0x1u
<>	144:ef7eb2e8f9f7	2571	#define I2S_TCR4_FSD_SHIFT 0
<>	144:ef7eb2e8f9f7	2572	#define I2S_TCR4_FSP_MASK 0x2u
<>	144:ef7eb2e8f9f7	2573	#define I2S_TCR4_FSP_SHIFT 1
<>	144:ef7eb2e8f9f7	2574	#define I2S_TCR4_FSE_MASK 0x8u
<>	144:ef7eb2e8f9f7	2575	#define I2S_TCR4_FSE_SHIFT 3
<>	144:ef7eb2e8f9f7	2576	#define I2S_TCR4_MF_MASK 0x10u
<>	144:ef7eb2e8f9f7	2577	#define I2S_TCR4_MF_SHIFT 4
<>	144:ef7eb2e8f9f7	2578	#define I2S_TCR4_SYWD_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	2579	#define I2S_TCR4_SYWD_SHIFT 8
<>	144:ef7eb2e8f9f7	2580	#define I2S_TCR4_SYWD(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR4_SYWD_SHIFT))&I2S_TCR4_SYWD_MASK)
<>	144:ef7eb2e8f9f7	2581	#define I2S_TCR4_FRSZ_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	2582	#define I2S_TCR4_FRSZ_SHIFT 16
<>	144:ef7eb2e8f9f7	2583	#define I2S_TCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR4_FRSZ_SHIFT))&I2S_TCR4_FRSZ_MASK)
<>	144:ef7eb2e8f9f7	2584	/* TCR5 Bit Fields */
<>	144:ef7eb2e8f9f7	2585	#define I2S_TCR5_FBT_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	2586	#define I2S_TCR5_FBT_SHIFT 8
<>	144:ef7eb2e8f9f7	2587	#define I2S_TCR5_FBT(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_FBT_SHIFT))&I2S_TCR5_FBT_MASK)
<>	144:ef7eb2e8f9f7	2588	#define I2S_TCR5_W0W_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	2589	#define I2S_TCR5_W0W_SHIFT 16
<>	144:ef7eb2e8f9f7	2590	#define I2S_TCR5_W0W(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_W0W_SHIFT))&I2S_TCR5_W0W_MASK)
<>	144:ef7eb2e8f9f7	2591	#define I2S_TCR5_WNW_MASK 0x1F000000u
<>	144:ef7eb2e8f9f7	2592	#define I2S_TCR5_WNW_SHIFT 24
<>	144:ef7eb2e8f9f7	2593	#define I2S_TCR5_WNW(x) (((uint32_t)(((uint32_t)(x))<<I2S_TCR5_WNW_SHIFT))&I2S_TCR5_WNW_MASK)
<>	144:ef7eb2e8f9f7	2594	/* TDR Bit Fields */
<>	144:ef7eb2e8f9f7	2595	#define I2S_TDR_TDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2596	#define I2S_TDR_TDR_SHIFT 0
<>	144:ef7eb2e8f9f7	2597	#define I2S_TDR_TDR(x) (((uint32_t)(((uint32_t)(x))<<I2S_TDR_TDR_SHIFT))&I2S_TDR_TDR_MASK)
<>	144:ef7eb2e8f9f7	2598	/* TFR Bit Fields */
<>	144:ef7eb2e8f9f7	2599	#define I2S_TFR_RFP_MASK 0xFu
<>	144:ef7eb2e8f9f7	2600	#define I2S_TFR_RFP_SHIFT 0
<>	144:ef7eb2e8f9f7	2601	#define I2S_TFR_RFP(x) (((uint32_t)(((uint32_t)(x))<<I2S_TFR_RFP_SHIFT))&I2S_TFR_RFP_MASK)
<>	144:ef7eb2e8f9f7	2602	#define I2S_TFR_WFP_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	2603	#define I2S_TFR_WFP_SHIFT 16
<>	144:ef7eb2e8f9f7	2604	#define I2S_TFR_WFP(x) (((uint32_t)(((uint32_t)(x))<<I2S_TFR_WFP_SHIFT))&I2S_TFR_WFP_MASK)
<>	144:ef7eb2e8f9f7	2605	/* TMR Bit Fields */
<>	144:ef7eb2e8f9f7	2606	#define I2S_TMR_TWM_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2607	#define I2S_TMR_TWM_SHIFT 0
<>	144:ef7eb2e8f9f7	2608	#define I2S_TMR_TWM(x) (((uint32_t)(((uint32_t)(x))<<I2S_TMR_TWM_SHIFT))&I2S_TMR_TWM_MASK)
<>	144:ef7eb2e8f9f7	2609	/* RCSR Bit Fields */
<>	144:ef7eb2e8f9f7	2610	#define I2S_RCSR_FRDE_MASK 0x1u
<>	144:ef7eb2e8f9f7	2611	#define I2S_RCSR_FRDE_SHIFT 0
<>	144:ef7eb2e8f9f7	2612	#define I2S_RCSR_FWDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2613	#define I2S_RCSR_FWDE_SHIFT 1
<>	144:ef7eb2e8f9f7	2614	#define I2S_RCSR_FRIE_MASK 0x100u
<>	144:ef7eb2e8f9f7	2615	#define I2S_RCSR_FRIE_SHIFT 8
<>	144:ef7eb2e8f9f7	2616	#define I2S_RCSR_FWIE_MASK 0x200u
<>	144:ef7eb2e8f9f7	2617	#define I2S_RCSR_FWIE_SHIFT 9
<>	144:ef7eb2e8f9f7	2618	#define I2S_RCSR_FEIE_MASK 0x400u
<>	144:ef7eb2e8f9f7	2619	#define I2S_RCSR_FEIE_SHIFT 10
<>	144:ef7eb2e8f9f7	2620	#define I2S_RCSR_SEIE_MASK 0x800u
<>	144:ef7eb2e8f9f7	2621	#define I2S_RCSR_SEIE_SHIFT 11
<>	144:ef7eb2e8f9f7	2622	#define I2S_RCSR_WSIE_MASK 0x1000u
<>	144:ef7eb2e8f9f7	2623	#define I2S_RCSR_WSIE_SHIFT 12
<>	144:ef7eb2e8f9f7	2624	#define I2S_RCSR_FRF_MASK 0x10000u
<>	144:ef7eb2e8f9f7	2625	#define I2S_RCSR_FRF_SHIFT 16
<>	144:ef7eb2e8f9f7	2626	#define I2S_RCSR_FWF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	2627	#define I2S_RCSR_FWF_SHIFT 17
<>	144:ef7eb2e8f9f7	2628	#define I2S_RCSR_FEF_MASK 0x40000u
<>	144:ef7eb2e8f9f7	2629	#define I2S_RCSR_FEF_SHIFT 18
<>	144:ef7eb2e8f9f7	2630	#define I2S_RCSR_SEF_MASK 0x80000u
<>	144:ef7eb2e8f9f7	2631	#define I2S_RCSR_SEF_SHIFT 19
<>	144:ef7eb2e8f9f7	2632	#define I2S_RCSR_WSF_MASK 0x100000u
<>	144:ef7eb2e8f9f7	2633	#define I2S_RCSR_WSF_SHIFT 20
<>	144:ef7eb2e8f9f7	2634	#define I2S_RCSR_SR_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2635	#define I2S_RCSR_SR_SHIFT 24
<>	144:ef7eb2e8f9f7	2636	#define I2S_RCSR_FR_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	2637	#define I2S_RCSR_FR_SHIFT 25
<>	144:ef7eb2e8f9f7	2638	#define I2S_RCSR_BCE_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	2639	#define I2S_RCSR_BCE_SHIFT 28
<>	144:ef7eb2e8f9f7	2640	#define I2S_RCSR_DBGE_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	2641	#define I2S_RCSR_DBGE_SHIFT 29
<>	144:ef7eb2e8f9f7	2642	#define I2S_RCSR_STOPE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	2643	#define I2S_RCSR_STOPE_SHIFT 30
<>	144:ef7eb2e8f9f7	2644	#define I2S_RCSR_RE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	2645	#define I2S_RCSR_RE_SHIFT 31
<>	144:ef7eb2e8f9f7	2646	/* RCR1 Bit Fields */
<>	144:ef7eb2e8f9f7	2647	#define I2S_RCR1_RFW_MASK 0x7u
<>	144:ef7eb2e8f9f7	2648	#define I2S_RCR1_RFW_SHIFT 0
<>	144:ef7eb2e8f9f7	2649	#define I2S_RCR1_RFW(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR1_RFW_SHIFT))&I2S_RCR1_RFW_MASK)
<>	144:ef7eb2e8f9f7	2650	/* RCR2 Bit Fields */
<>	144:ef7eb2e8f9f7	2651	#define I2S_RCR2_DIV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	2652	#define I2S_RCR2_DIV_SHIFT 0
<>	144:ef7eb2e8f9f7	2653	#define I2S_RCR2_DIV(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR2_DIV_SHIFT))&I2S_RCR2_DIV_MASK)
<>	144:ef7eb2e8f9f7	2654	#define I2S_RCR2_BCD_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	2655	#define I2S_RCR2_BCD_SHIFT 24
<>	144:ef7eb2e8f9f7	2656	#define I2S_RCR2_BCP_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	2657	#define I2S_RCR2_BCP_SHIFT 25
<>	144:ef7eb2e8f9f7	2658	#define I2S_RCR2_MSEL_MASK 0xC000000u
<>	144:ef7eb2e8f9f7	2659	#define I2S_RCR2_MSEL_SHIFT 26
<>	144:ef7eb2e8f9f7	2660	#define I2S_RCR2_MSEL(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR2_MSEL_SHIFT))&I2S_RCR2_MSEL_MASK)
<>	144:ef7eb2e8f9f7	2661	#define I2S_RCR2_BCI_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	2662	#define I2S_RCR2_BCI_SHIFT 28
<>	144:ef7eb2e8f9f7	2663	#define I2S_RCR2_BCS_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	2664	#define I2S_RCR2_BCS_SHIFT 29
<>	144:ef7eb2e8f9f7	2665	#define I2S_RCR2_SYNC_MASK 0xC0000000u
<>	144:ef7eb2e8f9f7	2666	#define I2S_RCR2_SYNC_SHIFT 30
<>	144:ef7eb2e8f9f7	2667	#define I2S_RCR2_SYNC(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR2_SYNC_SHIFT))&I2S_RCR2_SYNC_MASK)
<>	144:ef7eb2e8f9f7	2668	/* RCR3 Bit Fields */
<>	144:ef7eb2e8f9f7	2669	#define I2S_RCR3_WDFL_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	2670	#define I2S_RCR3_WDFL_SHIFT 0
<>	144:ef7eb2e8f9f7	2671	#define I2S_RCR3_WDFL(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR3_WDFL_SHIFT))&I2S_RCR3_WDFL_MASK)
<>	144:ef7eb2e8f9f7	2672	#define I2S_RCR3_RCE_MASK 0x30000u
<>	144:ef7eb2e8f9f7	2673	#define I2S_RCR3_RCE_SHIFT 16
<>	144:ef7eb2e8f9f7	2674	#define I2S_RCR3_RCE(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR3_RCE_SHIFT))&I2S_RCR3_RCE_MASK)
<>	144:ef7eb2e8f9f7	2675	/* RCR4 Bit Fields */
<>	144:ef7eb2e8f9f7	2676	#define I2S_RCR4_FSD_MASK 0x1u
<>	144:ef7eb2e8f9f7	2677	#define I2S_RCR4_FSD_SHIFT 0
<>	144:ef7eb2e8f9f7	2678	#define I2S_RCR4_FSP_MASK 0x2u
<>	144:ef7eb2e8f9f7	2679	#define I2S_RCR4_FSP_SHIFT 1
<>	144:ef7eb2e8f9f7	2680	#define I2S_RCR4_FSE_MASK 0x8u
<>	144:ef7eb2e8f9f7	2681	#define I2S_RCR4_FSE_SHIFT 3
<>	144:ef7eb2e8f9f7	2682	#define I2S_RCR4_MF_MASK 0x10u
<>	144:ef7eb2e8f9f7	2683	#define I2S_RCR4_MF_SHIFT 4
<>	144:ef7eb2e8f9f7	2684	#define I2S_RCR4_SYWD_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	2685	#define I2S_RCR4_SYWD_SHIFT 8
<>	144:ef7eb2e8f9f7	2686	#define I2S_RCR4_SYWD(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR4_SYWD_SHIFT))&I2S_RCR4_SYWD_MASK)
<>	144:ef7eb2e8f9f7	2687	#define I2S_RCR4_FRSZ_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	2688	#define I2S_RCR4_FRSZ_SHIFT 16
<>	144:ef7eb2e8f9f7	2689	#define I2S_RCR4_FRSZ(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR4_FRSZ_SHIFT))&I2S_RCR4_FRSZ_MASK)
<>	144:ef7eb2e8f9f7	2690	/* RCR5 Bit Fields */
<>	144:ef7eb2e8f9f7	2691	#define I2S_RCR5_FBT_MASK 0x1F00u
<>	144:ef7eb2e8f9f7	2692	#define I2S_RCR5_FBT_SHIFT 8
<>	144:ef7eb2e8f9f7	2693	#define I2S_RCR5_FBT(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_FBT_SHIFT))&I2S_RCR5_FBT_MASK)
<>	144:ef7eb2e8f9f7	2694	#define I2S_RCR5_W0W_MASK 0x1F0000u
<>	144:ef7eb2e8f9f7	2695	#define I2S_RCR5_W0W_SHIFT 16
<>	144:ef7eb2e8f9f7	2696	#define I2S_RCR5_W0W(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_W0W_SHIFT))&I2S_RCR5_W0W_MASK)
<>	144:ef7eb2e8f9f7	2697	#define I2S_RCR5_WNW_MASK 0x1F000000u
<>	144:ef7eb2e8f9f7	2698	#define I2S_RCR5_WNW_SHIFT 24
<>	144:ef7eb2e8f9f7	2699	#define I2S_RCR5_WNW(x) (((uint32_t)(((uint32_t)(x))<<I2S_RCR5_WNW_SHIFT))&I2S_RCR5_WNW_MASK)
<>	144:ef7eb2e8f9f7	2700	/* RDR Bit Fields */
<>	144:ef7eb2e8f9f7	2701	#define I2S_RDR_RDR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2702	#define I2S_RDR_RDR_SHIFT 0
<>	144:ef7eb2e8f9f7	2703	#define I2S_RDR_RDR(x) (((uint32_t)(((uint32_t)(x))<<I2S_RDR_RDR_SHIFT))&I2S_RDR_RDR_MASK)
<>	144:ef7eb2e8f9f7	2704	/* RFR Bit Fields */
<>	144:ef7eb2e8f9f7	2705	#define I2S_RFR_RFP_MASK 0xFu
<>	144:ef7eb2e8f9f7	2706	#define I2S_RFR_RFP_SHIFT 0
<>	144:ef7eb2e8f9f7	2707	#define I2S_RFR_RFP(x) (((uint32_t)(((uint32_t)(x))<<I2S_RFR_RFP_SHIFT))&I2S_RFR_RFP_MASK)
<>	144:ef7eb2e8f9f7	2708	#define I2S_RFR_WFP_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	2709	#define I2S_RFR_WFP_SHIFT 16
<>	144:ef7eb2e8f9f7	2710	#define I2S_RFR_WFP(x) (((uint32_t)(((uint32_t)(x))<<I2S_RFR_WFP_SHIFT))&I2S_RFR_WFP_MASK)
<>	144:ef7eb2e8f9f7	2711	/* RMR Bit Fields */
<>	144:ef7eb2e8f9f7	2712	#define I2S_RMR_RWM_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	2713	#define I2S_RMR_RWM_SHIFT 0
<>	144:ef7eb2e8f9f7	2714	#define I2S_RMR_RWM(x) (((uint32_t)(((uint32_t)(x))<<I2S_RMR_RWM_SHIFT))&I2S_RMR_RWM_MASK)
<>	144:ef7eb2e8f9f7	2715	/* MCR Bit Fields */
<>	144:ef7eb2e8f9f7	2716	#define I2S_MCR_MICS_MASK 0x3000000u
<>	144:ef7eb2e8f9f7	2717	#define I2S_MCR_MICS_SHIFT 24
<>	144:ef7eb2e8f9f7	2718	#define I2S_MCR_MICS(x) (((uint32_t)(((uint32_t)(x))<<I2S_MCR_MICS_SHIFT))&I2S_MCR_MICS_MASK)
<>	144:ef7eb2e8f9f7	2719	#define I2S_MCR_MOE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	2720	#define I2S_MCR_MOE_SHIFT 30
<>	144:ef7eb2e8f9f7	2721	#define I2S_MCR_DUF_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	2722	#define I2S_MCR_DUF_SHIFT 31
<>	144:ef7eb2e8f9f7	2723	/* MDR Bit Fields */
<>	144:ef7eb2e8f9f7	2724	#define I2S_MDR_DIVIDE_MASK 0xFFFu
<>	144:ef7eb2e8f9f7	2725	#define I2S_MDR_DIVIDE_SHIFT 0
<>	144:ef7eb2e8f9f7	2726	#define I2S_MDR_DIVIDE(x) (((uint32_t)(((uint32_t)(x))<<I2S_MDR_DIVIDE_SHIFT))&I2S_MDR_DIVIDE_MASK)
<>	144:ef7eb2e8f9f7	2727	#define I2S_MDR_FRACT_MASK 0xFF000u
<>	144:ef7eb2e8f9f7	2728	#define I2S_MDR_FRACT_SHIFT 12
<>	144:ef7eb2e8f9f7	2729	#define I2S_MDR_FRACT(x) (((uint32_t)(((uint32_t)(x))<<I2S_MDR_FRACT_SHIFT))&I2S_MDR_FRACT_MASK)
<>	144:ef7eb2e8f9f7	2730
<>	144:ef7eb2e8f9f7	2731	/**
<>	144:ef7eb2e8f9f7	2732	* @}
<>	144:ef7eb2e8f9f7	2733	/ / end of group I2S_Register_Masks */
<>	144:ef7eb2e8f9f7	2734
<>	144:ef7eb2e8f9f7	2735
<>	144:ef7eb2e8f9f7	2736	/* I2S - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2737	/** Peripheral I2S0 base address */
<>	144:ef7eb2e8f9f7	2738	#define I2S0_BASE (0x4002F000u)
<>	144:ef7eb2e8f9f7	2739	/** Peripheral I2S0 base pointer */
<>	144:ef7eb2e8f9f7	2740	#define I2S0 ((I2S_Type *)I2S0_BASE)
<>	144:ef7eb2e8f9f7	2741
<>	144:ef7eb2e8f9f7	2742	/**
<>	144:ef7eb2e8f9f7	2743	* @}
<>	144:ef7eb2e8f9f7	2744	/ / end of group I2S_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2745
<>	144:ef7eb2e8f9f7	2746
<>	144:ef7eb2e8f9f7	2747	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2748	-- LLWU Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2749	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2750
<>	144:ef7eb2e8f9f7	2751	/**
<>	144:ef7eb2e8f9f7	2752	* @addtogroup LLWU_Peripheral_Access_Layer LLWU Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2753	* @{
<>	144:ef7eb2e8f9f7	2754	*/
<>	144:ef7eb2e8f9f7	2755
<>	144:ef7eb2e8f9f7	2756	/** LLWU - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2757	typedef struct {
<>	144:ef7eb2e8f9f7	2758	__IO uint8_t PE1; /*< LLWU Pin Enable 1 Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2759	__IO uint8_t PE2; /*< LLWU Pin Enable 2 Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	2760	__IO uint8_t PE3; /*< LLWU Pin Enable 3 Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	2761	__IO uint8_t PE4; /*< LLWU Pin Enable 4 Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	2762	__IO uint8_t ME; /*< LLWU Module Enable Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2763	__IO uint8_t F1; /*< LLWU Flag 1 Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	2764	__IO uint8_t F2; /*< LLWU Flag 2 Register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	2765	__I uint8_t F3; /*< LLWU Flag 3 Register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	2766	__IO uint8_t FILT1; /*< LLWU Pin Filter 1 Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2767	__IO uint8_t FILT2; /*< LLWU Pin Filter 2 Register, offset: 0x9 /
<>	144:ef7eb2e8f9f7	2768	__IO uint8_t RST; /*< LLWU Reset Enable Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	2769	} LLWU_Type;
<>	144:ef7eb2e8f9f7	2770
<>	144:ef7eb2e8f9f7	2771	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2772	-- LLWU Register Masks
<>	144:ef7eb2e8f9f7	2773	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2774
<>	144:ef7eb2e8f9f7	2775	/**
<>	144:ef7eb2e8f9f7	2776	* @addtogroup LLWU_Register_Masks LLWU Register Masks
<>	144:ef7eb2e8f9f7	2777	* @{
<>	144:ef7eb2e8f9f7	2778	*/
<>	144:ef7eb2e8f9f7	2779
<>	144:ef7eb2e8f9f7	2780	/* PE1 Bit Fields */
<>	144:ef7eb2e8f9f7	2781	#define LLWU_PE1_WUPE0_MASK 0x3u
<>	144:ef7eb2e8f9f7	2782	#define LLWU_PE1_WUPE0_SHIFT 0
<>	144:ef7eb2e8f9f7	2783	#define LLWU_PE1_WUPE0(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE0_SHIFT))&LLWU_PE1_WUPE0_MASK)
<>	144:ef7eb2e8f9f7	2784	#define LLWU_PE1_WUPE1_MASK 0xCu
<>	144:ef7eb2e8f9f7	2785	#define LLWU_PE1_WUPE1_SHIFT 2
<>	144:ef7eb2e8f9f7	2786	#define LLWU_PE1_WUPE1(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE1_SHIFT))&LLWU_PE1_WUPE1_MASK)
<>	144:ef7eb2e8f9f7	2787	#define LLWU_PE1_WUPE2_MASK 0x30u
<>	144:ef7eb2e8f9f7	2788	#define LLWU_PE1_WUPE2_SHIFT 4
<>	144:ef7eb2e8f9f7	2789	#define LLWU_PE1_WUPE2(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE2_SHIFT))&LLWU_PE1_WUPE2_MASK)
<>	144:ef7eb2e8f9f7	2790	#define LLWU_PE1_WUPE3_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2791	#define LLWU_PE1_WUPE3_SHIFT 6
<>	144:ef7eb2e8f9f7	2792	#define LLWU_PE1_WUPE3(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE1_WUPE3_SHIFT))&LLWU_PE1_WUPE3_MASK)
<>	144:ef7eb2e8f9f7	2793	/* PE2 Bit Fields */
<>	144:ef7eb2e8f9f7	2794	#define LLWU_PE2_WUPE4_MASK 0x3u
<>	144:ef7eb2e8f9f7	2795	#define LLWU_PE2_WUPE4_SHIFT 0
<>	144:ef7eb2e8f9f7	2796	#define LLWU_PE2_WUPE4(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE4_SHIFT))&LLWU_PE2_WUPE4_MASK)
<>	144:ef7eb2e8f9f7	2797	#define LLWU_PE2_WUPE5_MASK 0xCu
<>	144:ef7eb2e8f9f7	2798	#define LLWU_PE2_WUPE5_SHIFT 2
<>	144:ef7eb2e8f9f7	2799	#define LLWU_PE2_WUPE5(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE5_SHIFT))&LLWU_PE2_WUPE5_MASK)
<>	144:ef7eb2e8f9f7	2800	#define LLWU_PE2_WUPE6_MASK 0x30u
<>	144:ef7eb2e8f9f7	2801	#define LLWU_PE2_WUPE6_SHIFT 4
<>	144:ef7eb2e8f9f7	2802	#define LLWU_PE2_WUPE6(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE6_SHIFT))&LLWU_PE2_WUPE6_MASK)
<>	144:ef7eb2e8f9f7	2803	#define LLWU_PE2_WUPE7_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2804	#define LLWU_PE2_WUPE7_SHIFT 6
<>	144:ef7eb2e8f9f7	2805	#define LLWU_PE2_WUPE7(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE2_WUPE7_SHIFT))&LLWU_PE2_WUPE7_MASK)
<>	144:ef7eb2e8f9f7	2806	/* PE3 Bit Fields */
<>	144:ef7eb2e8f9f7	2807	#define LLWU_PE3_WUPE8_MASK 0x3u
<>	144:ef7eb2e8f9f7	2808	#define LLWU_PE3_WUPE8_SHIFT 0
<>	144:ef7eb2e8f9f7	2809	#define LLWU_PE3_WUPE8(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE8_SHIFT))&LLWU_PE3_WUPE8_MASK)
<>	144:ef7eb2e8f9f7	2810	#define LLWU_PE3_WUPE9_MASK 0xCu
<>	144:ef7eb2e8f9f7	2811	#define LLWU_PE3_WUPE9_SHIFT 2
<>	144:ef7eb2e8f9f7	2812	#define LLWU_PE3_WUPE9(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE9_SHIFT))&LLWU_PE3_WUPE9_MASK)
<>	144:ef7eb2e8f9f7	2813	#define LLWU_PE3_WUPE10_MASK 0x30u
<>	144:ef7eb2e8f9f7	2814	#define LLWU_PE3_WUPE10_SHIFT 4
<>	144:ef7eb2e8f9f7	2815	#define LLWU_PE3_WUPE10(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE10_SHIFT))&LLWU_PE3_WUPE10_MASK)
<>	144:ef7eb2e8f9f7	2816	#define LLWU_PE3_WUPE11_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2817	#define LLWU_PE3_WUPE11_SHIFT 6
<>	144:ef7eb2e8f9f7	2818	#define LLWU_PE3_WUPE11(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE3_WUPE11_SHIFT))&LLWU_PE3_WUPE11_MASK)
<>	144:ef7eb2e8f9f7	2819	/* PE4 Bit Fields */
<>	144:ef7eb2e8f9f7	2820	#define LLWU_PE4_WUPE12_MASK 0x3u
<>	144:ef7eb2e8f9f7	2821	#define LLWU_PE4_WUPE12_SHIFT 0
<>	144:ef7eb2e8f9f7	2822	#define LLWU_PE4_WUPE12(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE12_SHIFT))&LLWU_PE4_WUPE12_MASK)
<>	144:ef7eb2e8f9f7	2823	#define LLWU_PE4_WUPE13_MASK 0xCu
<>	144:ef7eb2e8f9f7	2824	#define LLWU_PE4_WUPE13_SHIFT 2
<>	144:ef7eb2e8f9f7	2825	#define LLWU_PE4_WUPE13(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE13_SHIFT))&LLWU_PE4_WUPE13_MASK)
<>	144:ef7eb2e8f9f7	2826	#define LLWU_PE4_WUPE14_MASK 0x30u
<>	144:ef7eb2e8f9f7	2827	#define LLWU_PE4_WUPE14_SHIFT 4
<>	144:ef7eb2e8f9f7	2828	#define LLWU_PE4_WUPE14(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE14_SHIFT))&LLWU_PE4_WUPE14_MASK)
<>	144:ef7eb2e8f9f7	2829	#define LLWU_PE4_WUPE15_MASK 0xC0u
<>	144:ef7eb2e8f9f7	2830	#define LLWU_PE4_WUPE15_SHIFT 6
<>	144:ef7eb2e8f9f7	2831	#define LLWU_PE4_WUPE15(x) (((uint8_t)(((uint8_t)(x))<<LLWU_PE4_WUPE15_SHIFT))&LLWU_PE4_WUPE15_MASK)
<>	144:ef7eb2e8f9f7	2832	/* ME Bit Fields */
<>	144:ef7eb2e8f9f7	2833	#define LLWU_ME_WUME0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2834	#define LLWU_ME_WUME0_SHIFT 0
<>	144:ef7eb2e8f9f7	2835	#define LLWU_ME_WUME1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2836	#define LLWU_ME_WUME1_SHIFT 1
<>	144:ef7eb2e8f9f7	2837	#define LLWU_ME_WUME2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2838	#define LLWU_ME_WUME2_SHIFT 2
<>	144:ef7eb2e8f9f7	2839	#define LLWU_ME_WUME3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2840	#define LLWU_ME_WUME3_SHIFT 3
<>	144:ef7eb2e8f9f7	2841	#define LLWU_ME_WUME4_MASK 0x10u
<>	144:ef7eb2e8f9f7	2842	#define LLWU_ME_WUME4_SHIFT 4
<>	144:ef7eb2e8f9f7	2843	#define LLWU_ME_WUME5_MASK 0x20u
<>	144:ef7eb2e8f9f7	2844	#define LLWU_ME_WUME5_SHIFT 5
<>	144:ef7eb2e8f9f7	2845	#define LLWU_ME_WUME6_MASK 0x40u
<>	144:ef7eb2e8f9f7	2846	#define LLWU_ME_WUME6_SHIFT 6
<>	144:ef7eb2e8f9f7	2847	#define LLWU_ME_WUME7_MASK 0x80u
<>	144:ef7eb2e8f9f7	2848	#define LLWU_ME_WUME7_SHIFT 7
<>	144:ef7eb2e8f9f7	2849	/* F1 Bit Fields */
<>	144:ef7eb2e8f9f7	2850	#define LLWU_F1_WUF0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2851	#define LLWU_F1_WUF0_SHIFT 0
<>	144:ef7eb2e8f9f7	2852	#define LLWU_F1_WUF1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2853	#define LLWU_F1_WUF1_SHIFT 1
<>	144:ef7eb2e8f9f7	2854	#define LLWU_F1_WUF2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2855	#define LLWU_F1_WUF2_SHIFT 2
<>	144:ef7eb2e8f9f7	2856	#define LLWU_F1_WUF3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2857	#define LLWU_F1_WUF3_SHIFT 3
<>	144:ef7eb2e8f9f7	2858	#define LLWU_F1_WUF4_MASK 0x10u
<>	144:ef7eb2e8f9f7	2859	#define LLWU_F1_WUF4_SHIFT 4
<>	144:ef7eb2e8f9f7	2860	#define LLWU_F1_WUF5_MASK 0x20u
<>	144:ef7eb2e8f9f7	2861	#define LLWU_F1_WUF5_SHIFT 5
<>	144:ef7eb2e8f9f7	2862	#define LLWU_F1_WUF6_MASK 0x40u
<>	144:ef7eb2e8f9f7	2863	#define LLWU_F1_WUF6_SHIFT 6
<>	144:ef7eb2e8f9f7	2864	#define LLWU_F1_WUF7_MASK 0x80u
<>	144:ef7eb2e8f9f7	2865	#define LLWU_F1_WUF7_SHIFT 7
<>	144:ef7eb2e8f9f7	2866	/* F2 Bit Fields */
<>	144:ef7eb2e8f9f7	2867	#define LLWU_F2_WUF8_MASK 0x1u
<>	144:ef7eb2e8f9f7	2868	#define LLWU_F2_WUF8_SHIFT 0
<>	144:ef7eb2e8f9f7	2869	#define LLWU_F2_WUF9_MASK 0x2u
<>	144:ef7eb2e8f9f7	2870	#define LLWU_F2_WUF9_SHIFT 1
<>	144:ef7eb2e8f9f7	2871	#define LLWU_F2_WUF10_MASK 0x4u
<>	144:ef7eb2e8f9f7	2872	#define LLWU_F2_WUF10_SHIFT 2
<>	144:ef7eb2e8f9f7	2873	#define LLWU_F2_WUF11_MASK 0x8u
<>	144:ef7eb2e8f9f7	2874	#define LLWU_F2_WUF11_SHIFT 3
<>	144:ef7eb2e8f9f7	2875	#define LLWU_F2_WUF12_MASK 0x10u
<>	144:ef7eb2e8f9f7	2876	#define LLWU_F2_WUF12_SHIFT 4
<>	144:ef7eb2e8f9f7	2877	#define LLWU_F2_WUF13_MASK 0x20u
<>	144:ef7eb2e8f9f7	2878	#define LLWU_F2_WUF13_SHIFT 5
<>	144:ef7eb2e8f9f7	2879	#define LLWU_F2_WUF14_MASK 0x40u
<>	144:ef7eb2e8f9f7	2880	#define LLWU_F2_WUF14_SHIFT 6
<>	144:ef7eb2e8f9f7	2881	#define LLWU_F2_WUF15_MASK 0x80u
<>	144:ef7eb2e8f9f7	2882	#define LLWU_F2_WUF15_SHIFT 7
<>	144:ef7eb2e8f9f7	2883	/* F3 Bit Fields */
<>	144:ef7eb2e8f9f7	2884	#define LLWU_F3_MWUF0_MASK 0x1u
<>	144:ef7eb2e8f9f7	2885	#define LLWU_F3_MWUF0_SHIFT 0
<>	144:ef7eb2e8f9f7	2886	#define LLWU_F3_MWUF1_MASK 0x2u
<>	144:ef7eb2e8f9f7	2887	#define LLWU_F3_MWUF1_SHIFT 1
<>	144:ef7eb2e8f9f7	2888	#define LLWU_F3_MWUF2_MASK 0x4u
<>	144:ef7eb2e8f9f7	2889	#define LLWU_F3_MWUF2_SHIFT 2
<>	144:ef7eb2e8f9f7	2890	#define LLWU_F3_MWUF3_MASK 0x8u
<>	144:ef7eb2e8f9f7	2891	#define LLWU_F3_MWUF3_SHIFT 3
<>	144:ef7eb2e8f9f7	2892	#define LLWU_F3_MWUF4_MASK 0x10u
<>	144:ef7eb2e8f9f7	2893	#define LLWU_F3_MWUF4_SHIFT 4
<>	144:ef7eb2e8f9f7	2894	#define LLWU_F3_MWUF5_MASK 0x20u
<>	144:ef7eb2e8f9f7	2895	#define LLWU_F3_MWUF5_SHIFT 5
<>	144:ef7eb2e8f9f7	2896	#define LLWU_F3_MWUF6_MASK 0x40u
<>	144:ef7eb2e8f9f7	2897	#define LLWU_F3_MWUF6_SHIFT 6
<>	144:ef7eb2e8f9f7	2898	#define LLWU_F3_MWUF7_MASK 0x80u
<>	144:ef7eb2e8f9f7	2899	#define LLWU_F3_MWUF7_SHIFT 7
<>	144:ef7eb2e8f9f7	2900	/* FILT1 Bit Fields */
<>	144:ef7eb2e8f9f7	2901	#define LLWU_FILT1_FILTSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	2902	#define LLWU_FILT1_FILTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	2903	#define LLWU_FILT1_FILTSEL(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT1_FILTSEL_SHIFT))&LLWU_FILT1_FILTSEL_MASK)
<>	144:ef7eb2e8f9f7	2904	#define LLWU_FILT1_FILTE_MASK 0x60u
<>	144:ef7eb2e8f9f7	2905	#define LLWU_FILT1_FILTE_SHIFT 5
<>	144:ef7eb2e8f9f7	2906	#define LLWU_FILT1_FILTE(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT1_FILTE_SHIFT))&LLWU_FILT1_FILTE_MASK)
<>	144:ef7eb2e8f9f7	2907	#define LLWU_FILT1_FILTF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2908	#define LLWU_FILT1_FILTF_SHIFT 7
<>	144:ef7eb2e8f9f7	2909	/* FILT2 Bit Fields */
<>	144:ef7eb2e8f9f7	2910	#define LLWU_FILT2_FILTSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	2911	#define LLWU_FILT2_FILTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	2912	#define LLWU_FILT2_FILTSEL(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT2_FILTSEL_SHIFT))&LLWU_FILT2_FILTSEL_MASK)
<>	144:ef7eb2e8f9f7	2913	#define LLWU_FILT2_FILTE_MASK 0x60u
<>	144:ef7eb2e8f9f7	2914	#define LLWU_FILT2_FILTE_SHIFT 5
<>	144:ef7eb2e8f9f7	2915	#define LLWU_FILT2_FILTE(x) (((uint8_t)(((uint8_t)(x))<<LLWU_FILT2_FILTE_SHIFT))&LLWU_FILT2_FILTE_MASK)
<>	144:ef7eb2e8f9f7	2916	#define LLWU_FILT2_FILTF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2917	#define LLWU_FILT2_FILTF_SHIFT 7
<>	144:ef7eb2e8f9f7	2918	/* RST Bit Fields */
<>	144:ef7eb2e8f9f7	2919	#define LLWU_RST_RSTFILT_MASK 0x1u
<>	144:ef7eb2e8f9f7	2920	#define LLWU_RST_RSTFILT_SHIFT 0
<>	144:ef7eb2e8f9f7	2921	#define LLWU_RST_LLRSTE_MASK 0x2u
<>	144:ef7eb2e8f9f7	2922	#define LLWU_RST_LLRSTE_SHIFT 1
<>	144:ef7eb2e8f9f7	2923
<>	144:ef7eb2e8f9f7	2924	/**
<>	144:ef7eb2e8f9f7	2925	* @}
<>	144:ef7eb2e8f9f7	2926	/ / end of group LLWU_Register_Masks */
<>	144:ef7eb2e8f9f7	2927
<>	144:ef7eb2e8f9f7	2928
<>	144:ef7eb2e8f9f7	2929	/* LLWU - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	2930	/** Peripheral LLWU base address */
<>	144:ef7eb2e8f9f7	2931	#define LLWU_BASE (0x4007C000u)
<>	144:ef7eb2e8f9f7	2932	/** Peripheral LLWU base pointer */
<>	144:ef7eb2e8f9f7	2933	#define LLWU ((LLWU_Type *)LLWU_BASE)
<>	144:ef7eb2e8f9f7	2934
<>	144:ef7eb2e8f9f7	2935	/**
<>	144:ef7eb2e8f9f7	2936	* @}
<>	144:ef7eb2e8f9f7	2937	/ / end of group LLWU_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	2938
<>	144:ef7eb2e8f9f7	2939
<>	144:ef7eb2e8f9f7	2940	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2941	-- LPTMR Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2942	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2943
<>	144:ef7eb2e8f9f7	2944	/**
<>	144:ef7eb2e8f9f7	2945	* @addtogroup LPTMR_Peripheral_Access_Layer LPTMR Peripheral Access Layer
<>	144:ef7eb2e8f9f7	2946	* @{
<>	144:ef7eb2e8f9f7	2947	*/
<>	144:ef7eb2e8f9f7	2948
<>	144:ef7eb2e8f9f7	2949	/** LPTMR - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	2950	typedef struct {
<>	144:ef7eb2e8f9f7	2951	__IO uint32_t CSR; /*< Low Power Timer Control Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	2952	__IO uint32_t PSR; /*< Low Power Timer Prescale Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	2953	__IO uint32_t CMR; /*< Low Power Timer Compare Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	2954	__I uint32_t CNR; /*< Low Power Timer Counter Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	2955	} LPTMR_Type;
<>	144:ef7eb2e8f9f7	2956
<>	144:ef7eb2e8f9f7	2957	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	2958	-- LPTMR Register Masks
<>	144:ef7eb2e8f9f7	2959	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	2960
<>	144:ef7eb2e8f9f7	2961	/**
<>	144:ef7eb2e8f9f7	2962	* @addtogroup LPTMR_Register_Masks LPTMR Register Masks
<>	144:ef7eb2e8f9f7	2963	* @{
<>	144:ef7eb2e8f9f7	2964	*/
<>	144:ef7eb2e8f9f7	2965
<>	144:ef7eb2e8f9f7	2966	/* CSR Bit Fields */
<>	144:ef7eb2e8f9f7	2967	#define LPTMR_CSR_TEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	2968	#define LPTMR_CSR_TEN_SHIFT 0
<>	144:ef7eb2e8f9f7	2969	#define LPTMR_CSR_TMS_MASK 0x2u
<>	144:ef7eb2e8f9f7	2970	#define LPTMR_CSR_TMS_SHIFT 1
<>	144:ef7eb2e8f9f7	2971	#define LPTMR_CSR_TFC_MASK 0x4u
<>	144:ef7eb2e8f9f7	2972	#define LPTMR_CSR_TFC_SHIFT 2
<>	144:ef7eb2e8f9f7	2973	#define LPTMR_CSR_TPP_MASK 0x8u
<>	144:ef7eb2e8f9f7	2974	#define LPTMR_CSR_TPP_SHIFT 3
<>	144:ef7eb2e8f9f7	2975	#define LPTMR_CSR_TPS_MASK 0x30u
<>	144:ef7eb2e8f9f7	2976	#define LPTMR_CSR_TPS_SHIFT 4
<>	144:ef7eb2e8f9f7	2977	#define LPTMR_CSR_TPS(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CSR_TPS_SHIFT))&LPTMR_CSR_TPS_MASK)
<>	144:ef7eb2e8f9f7	2978	#define LPTMR_CSR_TIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	2979	#define LPTMR_CSR_TIE_SHIFT 6
<>	144:ef7eb2e8f9f7	2980	#define LPTMR_CSR_TCF_MASK 0x80u
<>	144:ef7eb2e8f9f7	2981	#define LPTMR_CSR_TCF_SHIFT 7
<>	144:ef7eb2e8f9f7	2982	/* PSR Bit Fields */
<>	144:ef7eb2e8f9f7	2983	#define LPTMR_PSR_PCS_MASK 0x3u
<>	144:ef7eb2e8f9f7	2984	#define LPTMR_PSR_PCS_SHIFT 0
<>	144:ef7eb2e8f9f7	2985	#define LPTMR_PSR_PCS(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_PSR_PCS_SHIFT))&LPTMR_PSR_PCS_MASK)
<>	144:ef7eb2e8f9f7	2986	#define LPTMR_PSR_PBYP_MASK 0x4u
<>	144:ef7eb2e8f9f7	2987	#define LPTMR_PSR_PBYP_SHIFT 2
<>	144:ef7eb2e8f9f7	2988	#define LPTMR_PSR_PRESCALE_MASK 0x78u
<>	144:ef7eb2e8f9f7	2989	#define LPTMR_PSR_PRESCALE_SHIFT 3
<>	144:ef7eb2e8f9f7	2990	#define LPTMR_PSR_PRESCALE(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_PSR_PRESCALE_SHIFT))&LPTMR_PSR_PRESCALE_MASK)
<>	144:ef7eb2e8f9f7	2991	/* CMR Bit Fields */
<>	144:ef7eb2e8f9f7	2992	#define LPTMR_CMR_COMPARE_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	2993	#define LPTMR_CMR_COMPARE_SHIFT 0
<>	144:ef7eb2e8f9f7	2994	#define LPTMR_CMR_COMPARE(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CMR_COMPARE_SHIFT))&LPTMR_CMR_COMPARE_MASK)
<>	144:ef7eb2e8f9f7	2995	/* CNR Bit Fields */
<>	144:ef7eb2e8f9f7	2996	#define LPTMR_CNR_COUNTER_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	2997	#define LPTMR_CNR_COUNTER_SHIFT 0
<>	144:ef7eb2e8f9f7	2998	#define LPTMR_CNR_COUNTER(x) (((uint32_t)(((uint32_t)(x))<<LPTMR_CNR_COUNTER_SHIFT))&LPTMR_CNR_COUNTER_MASK)
<>	144:ef7eb2e8f9f7	2999
<>	144:ef7eb2e8f9f7	3000	/**
<>	144:ef7eb2e8f9f7	3001	* @}
<>	144:ef7eb2e8f9f7	3002	/ / end of group LPTMR_Register_Masks */
<>	144:ef7eb2e8f9f7	3003
<>	144:ef7eb2e8f9f7	3004
<>	144:ef7eb2e8f9f7	3005	/* LPTMR - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3006	/** Peripheral LPTMR0 base address */
<>	144:ef7eb2e8f9f7	3007	#define LPTMR0_BASE (0x40040000u)
<>	144:ef7eb2e8f9f7	3008	/** Peripheral LPTMR0 base pointer */
<>	144:ef7eb2e8f9f7	3009	#define LPTMR0 ((LPTMR_Type *)LPTMR0_BASE)
<>	144:ef7eb2e8f9f7	3010
<>	144:ef7eb2e8f9f7	3011	/**
<>	144:ef7eb2e8f9f7	3012	* @}
<>	144:ef7eb2e8f9f7	3013	/ / end of group LPTMR_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3014
<>	144:ef7eb2e8f9f7	3015
<>	144:ef7eb2e8f9f7	3016	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3017	-- MCG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3018	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3019
<>	144:ef7eb2e8f9f7	3020	/**
<>	144:ef7eb2e8f9f7	3021	* @addtogroup MCG_Peripheral_Access_Layer MCG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3022	* @{
<>	144:ef7eb2e8f9f7	3023	*/
<>	144:ef7eb2e8f9f7	3024
<>	144:ef7eb2e8f9f7	3025	/** MCG - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3026	typedef struct {
<>	144:ef7eb2e8f9f7	3027	__IO uint8_t C1; /*< MCG Control 1 Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3028	__IO uint8_t C2; /*< MCG Control 2 Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3029	__IO uint8_t C3; /*< MCG Control 3 Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3030	__IO uint8_t C4; /*< MCG Control 4 Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	3031	__IO uint8_t C5; /*< MCG Control 5 Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3032	__IO uint8_t C6; /*< MCG Control 6 Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	3033	__I uint8_t S; /*< MCG Status Register, offset: 0x6 /
<>	144:ef7eb2e8f9f7	3034	uint8_t RESERVED_0[1];
<>	144:ef7eb2e8f9f7	3035	__IO uint8_t SC; /*< MCG Status and Control Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3036	uint8_t RESERVED_1[1];
<>	144:ef7eb2e8f9f7	3037	__IO uint8_t ATCVH; /*< MCG Auto Trim Compare Value High Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	3038	__IO uint8_t ATCVL; /*< MCG Auto Trim Compare Value Low Register, offset: 0xB /
<>	144:ef7eb2e8f9f7	3039	__IO uint8_t C7; /*< MCG Control 7 Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	3040	__IO uint8_t C8; /*< MCG Control 8 Register, offset: 0xD /
<>	144:ef7eb2e8f9f7	3041	} MCG_Type;
<>	144:ef7eb2e8f9f7	3042
<>	144:ef7eb2e8f9f7	3043	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3044	-- MCG Register Masks
<>	144:ef7eb2e8f9f7	3045	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3046
<>	144:ef7eb2e8f9f7	3047	/**
<>	144:ef7eb2e8f9f7	3048	* @addtogroup MCG_Register_Masks MCG Register Masks
<>	144:ef7eb2e8f9f7	3049	* @{
<>	144:ef7eb2e8f9f7	3050	*/
<>	144:ef7eb2e8f9f7	3051
<>	144:ef7eb2e8f9f7	3052	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	3053	#define MCG_C1_IREFSTEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	3054	#define MCG_C1_IREFSTEN_SHIFT 0
<>	144:ef7eb2e8f9f7	3055	#define MCG_C1_IRCLKEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	3056	#define MCG_C1_IRCLKEN_SHIFT 1
<>	144:ef7eb2e8f9f7	3057	#define MCG_C1_IREFS_MASK 0x4u
<>	144:ef7eb2e8f9f7	3058	#define MCG_C1_IREFS_SHIFT 2
<>	144:ef7eb2e8f9f7	3059	#define MCG_C1_FRDIV_MASK 0x38u
<>	144:ef7eb2e8f9f7	3060	#define MCG_C1_FRDIV_SHIFT 3
<>	144:ef7eb2e8f9f7	3061	#define MCG_C1_FRDIV(x) (((uint8_t)(((uint8_t)(x))<<MCG_C1_FRDIV_SHIFT))&MCG_C1_FRDIV_MASK)
<>	144:ef7eb2e8f9f7	3062	#define MCG_C1_CLKS_MASK 0xC0u
<>	144:ef7eb2e8f9f7	3063	#define MCG_C1_CLKS_SHIFT 6
<>	144:ef7eb2e8f9f7	3064	#define MCG_C1_CLKS(x) (((uint8_t)(((uint8_t)(x))<<MCG_C1_CLKS_SHIFT))&MCG_C1_CLKS_MASK)
<>	144:ef7eb2e8f9f7	3065	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	3066	#define MCG_C2_IRCS_MASK 0x1u
<>	144:ef7eb2e8f9f7	3067	#define MCG_C2_IRCS_SHIFT 0
<>	144:ef7eb2e8f9f7	3068	#define MCG_C2_LP_MASK 0x2u
<>	144:ef7eb2e8f9f7	3069	#define MCG_C2_LP_SHIFT 1
<>	144:ef7eb2e8f9f7	3070	#define MCG_C2_EREFS0_MASK 0x4u
<>	144:ef7eb2e8f9f7	3071	#define MCG_C2_EREFS0_SHIFT 2
<>	144:ef7eb2e8f9f7	3072	#define MCG_C2_HGO0_MASK 0x8u
<>	144:ef7eb2e8f9f7	3073	#define MCG_C2_HGO0_SHIFT 3
<>	144:ef7eb2e8f9f7	3074	#define MCG_C2_RANGE0_MASK 0x30u
<>	144:ef7eb2e8f9f7	3075	#define MCG_C2_RANGE0_SHIFT 4
<>	144:ef7eb2e8f9f7	3076	#define MCG_C2_RANGE0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C2_RANGE0_SHIFT))&MCG_C2_RANGE0_MASK)
<>	144:ef7eb2e8f9f7	3077	#define MCG_C2_LOCRE0_MASK 0x80u
<>	144:ef7eb2e8f9f7	3078	#define MCG_C2_LOCRE0_SHIFT 7
<>	144:ef7eb2e8f9f7	3079	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	3080	#define MCG_C3_SCTRIM_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3081	#define MCG_C3_SCTRIM_SHIFT 0
<>	144:ef7eb2e8f9f7	3082	#define MCG_C3_SCTRIM(x) (((uint8_t)(((uint8_t)(x))<<MCG_C3_SCTRIM_SHIFT))&MCG_C3_SCTRIM_MASK)
<>	144:ef7eb2e8f9f7	3083	/* C4 Bit Fields */
<>	144:ef7eb2e8f9f7	3084	#define MCG_C4_SCFTRIM_MASK 0x1u
<>	144:ef7eb2e8f9f7	3085	#define MCG_C4_SCFTRIM_SHIFT 0
<>	144:ef7eb2e8f9f7	3086	#define MCG_C4_FCTRIM_MASK 0x1Eu
<>	144:ef7eb2e8f9f7	3087	#define MCG_C4_FCTRIM_SHIFT 1
<>	144:ef7eb2e8f9f7	3088	#define MCG_C4_FCTRIM(x) (((uint8_t)(((uint8_t)(x))<<MCG_C4_FCTRIM_SHIFT))&MCG_C4_FCTRIM_MASK)
<>	144:ef7eb2e8f9f7	3089	#define MCG_C4_DRST_DRS_MASK 0x60u
<>	144:ef7eb2e8f9f7	3090	#define MCG_C4_DRST_DRS_SHIFT 5
<>	144:ef7eb2e8f9f7	3091	#define MCG_C4_DRST_DRS(x) (((uint8_t)(((uint8_t)(x))<<MCG_C4_DRST_DRS_SHIFT))&MCG_C4_DRST_DRS_MASK)
<>	144:ef7eb2e8f9f7	3092	#define MCG_C4_DMX32_MASK 0x80u
<>	144:ef7eb2e8f9f7	3093	#define MCG_C4_DMX32_SHIFT 7
<>	144:ef7eb2e8f9f7	3094	/* C5 Bit Fields */
<>	144:ef7eb2e8f9f7	3095	#define MCG_C5_PRDIV0_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3096	#define MCG_C5_PRDIV0_SHIFT 0
<>	144:ef7eb2e8f9f7	3097	#define MCG_C5_PRDIV0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C5_PRDIV0_SHIFT))&MCG_C5_PRDIV0_MASK)
<>	144:ef7eb2e8f9f7	3098	#define MCG_C5_PLLSTEN0_MASK 0x20u
<>	144:ef7eb2e8f9f7	3099	#define MCG_C5_PLLSTEN0_SHIFT 5
<>	144:ef7eb2e8f9f7	3100	#define MCG_C5_PLLCLKEN0_MASK 0x40u
<>	144:ef7eb2e8f9f7	3101	#define MCG_C5_PLLCLKEN0_SHIFT 6
<>	144:ef7eb2e8f9f7	3102	/* C6 Bit Fields */
<>	144:ef7eb2e8f9f7	3103	#define MCG_C6_VDIV0_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3104	#define MCG_C6_VDIV0_SHIFT 0
<>	144:ef7eb2e8f9f7	3105	#define MCG_C6_VDIV0(x) (((uint8_t)(((uint8_t)(x))<<MCG_C6_VDIV0_SHIFT))&MCG_C6_VDIV0_MASK)
<>	144:ef7eb2e8f9f7	3106	#define MCG_C6_CME0_MASK 0x20u
<>	144:ef7eb2e8f9f7	3107	#define MCG_C6_CME0_SHIFT 5
<>	144:ef7eb2e8f9f7	3108	#define MCG_C6_PLLS_MASK 0x40u
<>	144:ef7eb2e8f9f7	3109	#define MCG_C6_PLLS_SHIFT 6
<>	144:ef7eb2e8f9f7	3110	#define MCG_C6_LOLIE0_MASK 0x80u
<>	144:ef7eb2e8f9f7	3111	#define MCG_C6_LOLIE0_SHIFT 7
<>	144:ef7eb2e8f9f7	3112	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	3113	#define MCG_S_IRCST_MASK 0x1u
<>	144:ef7eb2e8f9f7	3114	#define MCG_S_IRCST_SHIFT 0
<>	144:ef7eb2e8f9f7	3115	#define MCG_S_OSCINIT0_MASK 0x2u
<>	144:ef7eb2e8f9f7	3116	#define MCG_S_OSCINIT0_SHIFT 1
<>	144:ef7eb2e8f9f7	3117	#define MCG_S_CLKST_MASK 0xCu
<>	144:ef7eb2e8f9f7	3118	#define MCG_S_CLKST_SHIFT 2
<>	144:ef7eb2e8f9f7	3119	#define MCG_S_CLKST(x) (((uint8_t)(((uint8_t)(x))<<MCG_S_CLKST_SHIFT))&MCG_S_CLKST_MASK)
<>	144:ef7eb2e8f9f7	3120	#define MCG_S_IREFST_MASK 0x10u
<>	144:ef7eb2e8f9f7	3121	#define MCG_S_IREFST_SHIFT 4
<>	144:ef7eb2e8f9f7	3122	#define MCG_S_PLLST_MASK 0x20u
<>	144:ef7eb2e8f9f7	3123	#define MCG_S_PLLST_SHIFT 5
<>	144:ef7eb2e8f9f7	3124	#define MCG_S_LOCK0_MASK 0x40u
<>	144:ef7eb2e8f9f7	3125	#define MCG_S_LOCK0_SHIFT 6
<>	144:ef7eb2e8f9f7	3126	#define MCG_S_LOLS0_MASK 0x80u
<>	144:ef7eb2e8f9f7	3127	#define MCG_S_LOLS0_SHIFT 7
<>	144:ef7eb2e8f9f7	3128	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	3129	#define MCG_SC_LOCS0_MASK 0x1u
<>	144:ef7eb2e8f9f7	3130	#define MCG_SC_LOCS0_SHIFT 0
<>	144:ef7eb2e8f9f7	3131	#define MCG_SC_FCRDIV_MASK 0xEu
<>	144:ef7eb2e8f9f7	3132	#define MCG_SC_FCRDIV_SHIFT 1
<>	144:ef7eb2e8f9f7	3133	#define MCG_SC_FCRDIV(x) (((uint8_t)(((uint8_t)(x))<<MCG_SC_FCRDIV_SHIFT))&MCG_SC_FCRDIV_MASK)
<>	144:ef7eb2e8f9f7	3134	#define MCG_SC_FLTPRSRV_MASK 0x10u
<>	144:ef7eb2e8f9f7	3135	#define MCG_SC_FLTPRSRV_SHIFT 4
<>	144:ef7eb2e8f9f7	3136	#define MCG_SC_ATMF_MASK 0x20u
<>	144:ef7eb2e8f9f7	3137	#define MCG_SC_ATMF_SHIFT 5
<>	144:ef7eb2e8f9f7	3138	#define MCG_SC_ATMS_MASK 0x40u
<>	144:ef7eb2e8f9f7	3139	#define MCG_SC_ATMS_SHIFT 6
<>	144:ef7eb2e8f9f7	3140	#define MCG_SC_ATME_MASK 0x80u
<>	144:ef7eb2e8f9f7	3141	#define MCG_SC_ATME_SHIFT 7
<>	144:ef7eb2e8f9f7	3142	/* ATCVH Bit Fields */
<>	144:ef7eb2e8f9f7	3143	#define MCG_ATCVH_ATCVH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3144	#define MCG_ATCVH_ATCVH_SHIFT 0
<>	144:ef7eb2e8f9f7	3145	#define MCG_ATCVH_ATCVH(x) (((uint8_t)(((uint8_t)(x))<<MCG_ATCVH_ATCVH_SHIFT))&MCG_ATCVH_ATCVH_MASK)
<>	144:ef7eb2e8f9f7	3146	/* ATCVL Bit Fields */
<>	144:ef7eb2e8f9f7	3147	#define MCG_ATCVL_ATCVL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3148	#define MCG_ATCVL_ATCVL_SHIFT 0
<>	144:ef7eb2e8f9f7	3149	#define MCG_ATCVL_ATCVL(x) (((uint8_t)(((uint8_t)(x))<<MCG_ATCVL_ATCVL_SHIFT))&MCG_ATCVL_ATCVL_MASK)
<>	144:ef7eb2e8f9f7	3150	/* C7 Bit Fields */
<>	144:ef7eb2e8f9f7	3151	#define MCG_C7_OSCSEL_MASK 0x1u
<>	144:ef7eb2e8f9f7	3152	#define MCG_C7_OSCSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	3153	/* C8 Bit Fields */
<>	144:ef7eb2e8f9f7	3154	#define MCG_C8_LOCS1_MASK 0x1u
<>	144:ef7eb2e8f9f7	3155	#define MCG_C8_LOCS1_SHIFT 0
<>	144:ef7eb2e8f9f7	3156	#define MCG_C8_CME1_MASK 0x20u
<>	144:ef7eb2e8f9f7	3157	#define MCG_C8_CME1_SHIFT 5
<>	144:ef7eb2e8f9f7	3158	#define MCG_C8_LOLRE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3159	#define MCG_C8_LOLRE_SHIFT 6
<>	144:ef7eb2e8f9f7	3160	#define MCG_C8_LOCRE1_MASK 0x80u
<>	144:ef7eb2e8f9f7	3161	#define MCG_C8_LOCRE1_SHIFT 7
<>	144:ef7eb2e8f9f7	3162
<>	144:ef7eb2e8f9f7	3163	/**
<>	144:ef7eb2e8f9f7	3164	* @}
<>	144:ef7eb2e8f9f7	3165	/ / end of group MCG_Register_Masks */
<>	144:ef7eb2e8f9f7	3166
<>	144:ef7eb2e8f9f7	3167
<>	144:ef7eb2e8f9f7	3168	/* MCG - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3169	/** Peripheral MCG base address */
<>	144:ef7eb2e8f9f7	3170	#define MCG_BASE (0x40064000u)
<>	144:ef7eb2e8f9f7	3171	/** Peripheral MCG base pointer */
<>	144:ef7eb2e8f9f7	3172	#define MCG ((MCG_Type *)MCG_BASE)
<>	144:ef7eb2e8f9f7	3173
<>	144:ef7eb2e8f9f7	3174	/**
<>	144:ef7eb2e8f9f7	3175	* @}
<>	144:ef7eb2e8f9f7	3176	/ / end of group MCG_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3177
<>	144:ef7eb2e8f9f7	3178
<>	144:ef7eb2e8f9f7	3179	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3180	-- NV Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3181	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3182
<>	144:ef7eb2e8f9f7	3183	/**
<>	144:ef7eb2e8f9f7	3184	* @addtogroup NV_Peripheral_Access_Layer NV Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3185	* @{
<>	144:ef7eb2e8f9f7	3186	*/
<>	144:ef7eb2e8f9f7	3187
<>	144:ef7eb2e8f9f7	3188	/** NV - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3189	typedef struct {
<>	144:ef7eb2e8f9f7	3190	__I uint8_t BACKKEY3; /*< Backdoor Comparison Key 3., offset: 0x0 /
<>	144:ef7eb2e8f9f7	3191	__I uint8_t BACKKEY2; /*< Backdoor Comparison Key 2., offset: 0x1 /
<>	144:ef7eb2e8f9f7	3192	__I uint8_t BACKKEY1; /*< Backdoor Comparison Key 1., offset: 0x2 /
<>	144:ef7eb2e8f9f7	3193	__I uint8_t BACKKEY0; /*< Backdoor Comparison Key 0., offset: 0x3 /
<>	144:ef7eb2e8f9f7	3194	__I uint8_t BACKKEY7; /*< Backdoor Comparison Key 7., offset: 0x4 /
<>	144:ef7eb2e8f9f7	3195	__I uint8_t BACKKEY6; /*< Backdoor Comparison Key 6., offset: 0x5 /
<>	144:ef7eb2e8f9f7	3196	__I uint8_t BACKKEY5; /*< Backdoor Comparison Key 5., offset: 0x6 /
<>	144:ef7eb2e8f9f7	3197	__I uint8_t BACKKEY4; /*< Backdoor Comparison Key 4., offset: 0x7 /
<>	144:ef7eb2e8f9f7	3198	__I uint8_t FPROT3; /*< Non-volatile P-Flash Protection 1 - Low Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3199	__I uint8_t FPROT2; /*< Non-volatile P-Flash Protection 1 - High Register, offset: 0x9 /
<>	144:ef7eb2e8f9f7	3200	__I uint8_t FPROT1; /*< Non-volatile P-Flash Protection 0 - Low Register, offset: 0xA /
<>	144:ef7eb2e8f9f7	3201	__I uint8_t FPROT0; /*< Non-volatile P-Flash Protection 0 - High Register, offset: 0xB /
<>	144:ef7eb2e8f9f7	3202	__I uint8_t FSEC; /*< Non-volatile Flash Security Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	3203	__I uint8_t FOPT; /*< Non-volatile Flash Option Register, offset: 0xD /
<>	144:ef7eb2e8f9f7	3204	__I uint8_t FEPROT; /*< Non-volatile EERAM Protection Register, offset: 0xE /
<>	144:ef7eb2e8f9f7	3205	__I uint8_t FDPROT; /*< Non-volatile D-Flash Protection Register, offset: 0xF /
<>	144:ef7eb2e8f9f7	3206	} NV_Type;
<>	144:ef7eb2e8f9f7	3207
<>	144:ef7eb2e8f9f7	3208	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3209	-- NV Register Masks
<>	144:ef7eb2e8f9f7	3210	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3211
<>	144:ef7eb2e8f9f7	3212	/**
<>	144:ef7eb2e8f9f7	3213	* @addtogroup NV_Register_Masks NV Register Masks
<>	144:ef7eb2e8f9f7	3214	* @{
<>	144:ef7eb2e8f9f7	3215	*/
<>	144:ef7eb2e8f9f7	3216
<>	144:ef7eb2e8f9f7	3217	/* BACKKEY3 Bit Fields */
<>	144:ef7eb2e8f9f7	3218	#define NV_BACKKEY3_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3219	#define NV_BACKKEY3_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3220	#define NV_BACKKEY3_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY3_KEY_SHIFT))&NV_BACKKEY3_KEY_MASK)
<>	144:ef7eb2e8f9f7	3221	/* BACKKEY2 Bit Fields */
<>	144:ef7eb2e8f9f7	3222	#define NV_BACKKEY2_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3223	#define NV_BACKKEY2_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3224	#define NV_BACKKEY2_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY2_KEY_SHIFT))&NV_BACKKEY2_KEY_MASK)
<>	144:ef7eb2e8f9f7	3225	/* BACKKEY1 Bit Fields */
<>	144:ef7eb2e8f9f7	3226	#define NV_BACKKEY1_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3227	#define NV_BACKKEY1_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3228	#define NV_BACKKEY1_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY1_KEY_SHIFT))&NV_BACKKEY1_KEY_MASK)
<>	144:ef7eb2e8f9f7	3229	/* BACKKEY0 Bit Fields */
<>	144:ef7eb2e8f9f7	3230	#define NV_BACKKEY0_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3231	#define NV_BACKKEY0_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3232	#define NV_BACKKEY0_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY0_KEY_SHIFT))&NV_BACKKEY0_KEY_MASK)
<>	144:ef7eb2e8f9f7	3233	/* BACKKEY7 Bit Fields */
<>	144:ef7eb2e8f9f7	3234	#define NV_BACKKEY7_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3235	#define NV_BACKKEY7_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3236	#define NV_BACKKEY7_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY7_KEY_SHIFT))&NV_BACKKEY7_KEY_MASK)
<>	144:ef7eb2e8f9f7	3237	/* BACKKEY6 Bit Fields */
<>	144:ef7eb2e8f9f7	3238	#define NV_BACKKEY6_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3239	#define NV_BACKKEY6_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3240	#define NV_BACKKEY6_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY6_KEY_SHIFT))&NV_BACKKEY6_KEY_MASK)
<>	144:ef7eb2e8f9f7	3241	/* BACKKEY5 Bit Fields */
<>	144:ef7eb2e8f9f7	3242	#define NV_BACKKEY5_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3243	#define NV_BACKKEY5_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3244	#define NV_BACKKEY5_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY5_KEY_SHIFT))&NV_BACKKEY5_KEY_MASK)
<>	144:ef7eb2e8f9f7	3245	/* BACKKEY4 Bit Fields */
<>	144:ef7eb2e8f9f7	3246	#define NV_BACKKEY4_KEY_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3247	#define NV_BACKKEY4_KEY_SHIFT 0
<>	144:ef7eb2e8f9f7	3248	#define NV_BACKKEY4_KEY(x) (((uint8_t)(((uint8_t)(x))<<NV_BACKKEY4_KEY_SHIFT))&NV_BACKKEY4_KEY_MASK)
<>	144:ef7eb2e8f9f7	3249	/* FPROT3 Bit Fields */
<>	144:ef7eb2e8f9f7	3250	#define NV_FPROT3_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3251	#define NV_FPROT3_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3252	#define NV_FPROT3_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT3_PROT_SHIFT))&NV_FPROT3_PROT_MASK)
<>	144:ef7eb2e8f9f7	3253	/* FPROT2 Bit Fields */
<>	144:ef7eb2e8f9f7	3254	#define NV_FPROT2_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3255	#define NV_FPROT2_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3256	#define NV_FPROT2_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT2_PROT_SHIFT))&NV_FPROT2_PROT_MASK)
<>	144:ef7eb2e8f9f7	3257	/* FPROT1 Bit Fields */
<>	144:ef7eb2e8f9f7	3258	#define NV_FPROT1_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3259	#define NV_FPROT1_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3260	#define NV_FPROT1_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT1_PROT_SHIFT))&NV_FPROT1_PROT_MASK)
<>	144:ef7eb2e8f9f7	3261	/* FPROT0 Bit Fields */
<>	144:ef7eb2e8f9f7	3262	#define NV_FPROT0_PROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3263	#define NV_FPROT0_PROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3264	#define NV_FPROT0_PROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FPROT0_PROT_SHIFT))&NV_FPROT0_PROT_MASK)
<>	144:ef7eb2e8f9f7	3265	/* FSEC Bit Fields */
<>	144:ef7eb2e8f9f7	3266	#define NV_FSEC_SEC_MASK 0x3u
<>	144:ef7eb2e8f9f7	3267	#define NV_FSEC_SEC_SHIFT 0
<>	144:ef7eb2e8f9f7	3268	#define NV_FSEC_SEC(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_SEC_SHIFT))&NV_FSEC_SEC_MASK)
<>	144:ef7eb2e8f9f7	3269	#define NV_FSEC_FSLACC_MASK 0xCu
<>	144:ef7eb2e8f9f7	3270	#define NV_FSEC_FSLACC_SHIFT 2
<>	144:ef7eb2e8f9f7	3271	#define NV_FSEC_FSLACC(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_FSLACC_SHIFT))&NV_FSEC_FSLACC_MASK)
<>	144:ef7eb2e8f9f7	3272	#define NV_FSEC_MEEN_MASK 0x30u
<>	144:ef7eb2e8f9f7	3273	#define NV_FSEC_MEEN_SHIFT 4
<>	144:ef7eb2e8f9f7	3274	#define NV_FSEC_MEEN(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_MEEN_SHIFT))&NV_FSEC_MEEN_MASK)
<>	144:ef7eb2e8f9f7	3275	#define NV_FSEC_KEYEN_MASK 0xC0u
<>	144:ef7eb2e8f9f7	3276	#define NV_FSEC_KEYEN_SHIFT 6
<>	144:ef7eb2e8f9f7	3277	#define NV_FSEC_KEYEN(x) (((uint8_t)(((uint8_t)(x))<<NV_FSEC_KEYEN_SHIFT))&NV_FSEC_KEYEN_MASK)
<>	144:ef7eb2e8f9f7	3278	/* FOPT Bit Fields */
<>	144:ef7eb2e8f9f7	3279	#define NV_FOPT_LPBOOT_MASK 0x1u
<>	144:ef7eb2e8f9f7	3280	#define NV_FOPT_LPBOOT_SHIFT 0
<>	144:ef7eb2e8f9f7	3281	#define NV_FOPT_EZPORT_DIS_MASK 0x2u
<>	144:ef7eb2e8f9f7	3282	#define NV_FOPT_EZPORT_DIS_SHIFT 1
<>	144:ef7eb2e8f9f7	3283	/* FEPROT Bit Fields */
<>	144:ef7eb2e8f9f7	3284	#define NV_FEPROT_EPROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3285	#define NV_FEPROT_EPROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3286	#define NV_FEPROT_EPROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FEPROT_EPROT_SHIFT))&NV_FEPROT_EPROT_MASK)
<>	144:ef7eb2e8f9f7	3287	/* FDPROT Bit Fields */
<>	144:ef7eb2e8f9f7	3288	#define NV_FDPROT_DPROT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3289	#define NV_FDPROT_DPROT_SHIFT 0
<>	144:ef7eb2e8f9f7	3290	#define NV_FDPROT_DPROT(x) (((uint8_t)(((uint8_t)(x))<<NV_FDPROT_DPROT_SHIFT))&NV_FDPROT_DPROT_MASK)
<>	144:ef7eb2e8f9f7	3291
<>	144:ef7eb2e8f9f7	3292	/**
<>	144:ef7eb2e8f9f7	3293	* @}
<>	144:ef7eb2e8f9f7	3294	/ / end of group NV_Register_Masks */
<>	144:ef7eb2e8f9f7	3295
<>	144:ef7eb2e8f9f7	3296
<>	144:ef7eb2e8f9f7	3297	/* NV - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3298	/** Peripheral FTFL_FlashConfig base address */
<>	144:ef7eb2e8f9f7	3299	#define FTFL_FlashConfig_BASE (0x400u)
<>	144:ef7eb2e8f9f7	3300	/** Peripheral FTFL_FlashConfig base pointer */
<>	144:ef7eb2e8f9f7	3301	#define FTFL_FlashConfig ((NV_Type *)FTFL_FlashConfig_BASE)
<>	144:ef7eb2e8f9f7	3302
<>	144:ef7eb2e8f9f7	3303	/**
<>	144:ef7eb2e8f9f7	3304	* @}
<>	144:ef7eb2e8f9f7	3305	/ / end of group NV_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3306
<>	144:ef7eb2e8f9f7	3307
<>	144:ef7eb2e8f9f7	3308	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3309	-- OSC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3310	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3311
<>	144:ef7eb2e8f9f7	3312	/**
<>	144:ef7eb2e8f9f7	3313	* @addtogroup OSC_Peripheral_Access_Layer OSC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3314	* @{
<>	144:ef7eb2e8f9f7	3315	*/
<>	144:ef7eb2e8f9f7	3316
<>	144:ef7eb2e8f9f7	3317	/** OSC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3318	typedef struct {
<>	144:ef7eb2e8f9f7	3319	__IO uint8_t CR; /*< OSC Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3320	} OSC_Type;
<>	144:ef7eb2e8f9f7	3321
<>	144:ef7eb2e8f9f7	3322	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3323	-- OSC Register Masks
<>	144:ef7eb2e8f9f7	3324	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3325
<>	144:ef7eb2e8f9f7	3326	/**
<>	144:ef7eb2e8f9f7	3327	* @addtogroup OSC_Register_Masks OSC Register Masks
<>	144:ef7eb2e8f9f7	3328	* @{
<>	144:ef7eb2e8f9f7	3329	*/
<>	144:ef7eb2e8f9f7	3330
<>	144:ef7eb2e8f9f7	3331	/* CR Bit Fields */
<>	144:ef7eb2e8f9f7	3332	#define OSC_CR_SC16P_MASK 0x1u
<>	144:ef7eb2e8f9f7	3333	#define OSC_CR_SC16P_SHIFT 0
<>	144:ef7eb2e8f9f7	3334	#define OSC_CR_SC8P_MASK 0x2u
<>	144:ef7eb2e8f9f7	3335	#define OSC_CR_SC8P_SHIFT 1
<>	144:ef7eb2e8f9f7	3336	#define OSC_CR_SC4P_MASK 0x4u
<>	144:ef7eb2e8f9f7	3337	#define OSC_CR_SC4P_SHIFT 2
<>	144:ef7eb2e8f9f7	3338	#define OSC_CR_SC2P_MASK 0x8u
<>	144:ef7eb2e8f9f7	3339	#define OSC_CR_SC2P_SHIFT 3
<>	144:ef7eb2e8f9f7	3340	#define OSC_CR_EREFSTEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	3341	#define OSC_CR_EREFSTEN_SHIFT 5
<>	144:ef7eb2e8f9f7	3342	#define OSC_CR_ERCLKEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	3343	#define OSC_CR_ERCLKEN_SHIFT 7
<>	144:ef7eb2e8f9f7	3344
<>	144:ef7eb2e8f9f7	3345	/**
<>	144:ef7eb2e8f9f7	3346	* @}
<>	144:ef7eb2e8f9f7	3347	/ / end of group OSC_Register_Masks */
<>	144:ef7eb2e8f9f7	3348
<>	144:ef7eb2e8f9f7	3349
<>	144:ef7eb2e8f9f7	3350	/* OSC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3351	/** Peripheral OSC0 base address */
<>	144:ef7eb2e8f9f7	3352	#define OSC0_BASE (0x40065000u)
<>	144:ef7eb2e8f9f7	3353	/** Peripheral OSC0 base pointer */
<>	144:ef7eb2e8f9f7	3354	#define OSC0 ((OSC_Type *)OSC0_BASE)
<>	144:ef7eb2e8f9f7	3355
<>	144:ef7eb2e8f9f7	3356	/**
<>	144:ef7eb2e8f9f7	3357	* @}
<>	144:ef7eb2e8f9f7	3358	/ / end of group OSC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3359
<>	144:ef7eb2e8f9f7	3360
<>	144:ef7eb2e8f9f7	3361	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3362	-- PDB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3363	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3364
<>	144:ef7eb2e8f9f7	3365	/**
<>	144:ef7eb2e8f9f7	3366	* @addtogroup PDB_Peripheral_Access_Layer PDB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3367	* @{
<>	144:ef7eb2e8f9f7	3368	*/
<>	144:ef7eb2e8f9f7	3369
<>	144:ef7eb2e8f9f7	3370	/** PDB - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3371	typedef struct {
<>	144:ef7eb2e8f9f7	3372	__IO uint32_t SC; /*< Status and Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3373	__IO uint32_t MOD; /*< Modulus Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3374	__I uint32_t CNT; /*< Counter Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3375	__IO uint32_t IDLY; /*< Interrupt Delay Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	3376	struct { /* offset: 0x10, array step: 0x10 */
<>	144:ef7eb2e8f9f7	3377	__IO uint32_t C1; /*< Channel n Control Register 1, array offset: 0x10, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3378	__IO uint32_t S; /*< Channel n Status Register, array offset: 0x14, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3379	__IO uint32_t DLY[2]; /*< Channel n Delay 0 Register..Channel n Delay 1 Register, array offset: 0x18, array step: index0x10, index20x4 /
<>	144:ef7eb2e8f9f7	3380	} CH[1];
<>	144:ef7eb2e8f9f7	3381	uint8_t RESERVED_0[368];
<>	144:ef7eb2e8f9f7	3382	__IO uint32_t POEN; /*< Pulse-Out n Enable Register, offset: 0x190 /
<>	144:ef7eb2e8f9f7	3383	__IO uint32_t PODLY[2]; /*< Pulse-Out n Delay Register, array offset: 0x194, array step: 0x4 /
<>	144:ef7eb2e8f9f7	3384	} PDB_Type;
<>	144:ef7eb2e8f9f7	3385
<>	144:ef7eb2e8f9f7	3386	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3387	-- PDB Register Masks
<>	144:ef7eb2e8f9f7	3388	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3389
<>	144:ef7eb2e8f9f7	3390	/**
<>	144:ef7eb2e8f9f7	3391	* @addtogroup PDB_Register_Masks PDB Register Masks
<>	144:ef7eb2e8f9f7	3392	* @{
<>	144:ef7eb2e8f9f7	3393	*/
<>	144:ef7eb2e8f9f7	3394
<>	144:ef7eb2e8f9f7	3395	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	3396	#define PDB_SC_LDOK_MASK 0x1u
<>	144:ef7eb2e8f9f7	3397	#define PDB_SC_LDOK_SHIFT 0
<>	144:ef7eb2e8f9f7	3398	#define PDB_SC_CONT_MASK 0x2u
<>	144:ef7eb2e8f9f7	3399	#define PDB_SC_CONT_SHIFT 1
<>	144:ef7eb2e8f9f7	3400	#define PDB_SC_MULT_MASK 0xCu
<>	144:ef7eb2e8f9f7	3401	#define PDB_SC_MULT_SHIFT 2
<>	144:ef7eb2e8f9f7	3402	#define PDB_SC_MULT(x) (((uint32_t)(((uint32_t)(x))<<PDB_SC_MULT_SHIFT))&PDB_SC_MULT_MASK)
<>	144:ef7eb2e8f9f7	3403	#define PDB_SC_PDBIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3404	#define PDB_SC_PDBIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3405	#define PDB_SC_PDBIF_MASK 0x40u
<>	144:ef7eb2e8f9f7	3406	#define PDB_SC_PDBIF_SHIFT 6
<>	144:ef7eb2e8f9f7	3407	#define PDB_SC_PDBEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	3408	#define PDB_SC_PDBEN_SHIFT 7
<>	144:ef7eb2e8f9f7	3409	#define PDB_SC_TRGSEL_MASK 0xF00u
<>	144:ef7eb2e8f9f7	3410	#define PDB_SC_TRGSEL_SHIFT 8
<>	144:ef7eb2e8f9f7	3411	#define PDB_SC_TRGSEL(x) (((uint32_t)(((uint32_t)(x))<<PDB_SC_TRGSEL_SHIFT))&PDB_SC_TRGSEL_MASK)
<>	144:ef7eb2e8f9f7	3412	#define PDB_SC_PRESCALER_MASK 0x7000u
<>	144:ef7eb2e8f9f7	3413	#define PDB_SC_PRESCALER_SHIFT 12
<>	144:ef7eb2e8f9f7	3414	#define PDB_SC_PRESCALER(x) (((uint32_t)(((uint32_t)(x))<<PDB_SC_PRESCALER_SHIFT))&PDB_SC_PRESCALER_MASK)
<>	144:ef7eb2e8f9f7	3415	#define PDB_SC_DMAEN_MASK 0x8000u
<>	144:ef7eb2e8f9f7	3416	#define PDB_SC_DMAEN_SHIFT 15
<>	144:ef7eb2e8f9f7	3417	#define PDB_SC_SWTRIG_MASK 0x10000u
<>	144:ef7eb2e8f9f7	3418	#define PDB_SC_SWTRIG_SHIFT 16
<>	144:ef7eb2e8f9f7	3419	#define PDB_SC_PDBEIE_MASK 0x20000u
<>	144:ef7eb2e8f9f7	3420	#define PDB_SC_PDBEIE_SHIFT 17
<>	144:ef7eb2e8f9f7	3421	#define PDB_SC_LDMOD_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	3422	#define PDB_SC_LDMOD_SHIFT 18
<>	144:ef7eb2e8f9f7	3423	#define PDB_SC_LDMOD(x) (((uint32_t)(((uint32_t)(x))<<PDB_SC_LDMOD_SHIFT))&PDB_SC_LDMOD_MASK)
<>	144:ef7eb2e8f9f7	3424	/* MOD Bit Fields */
<>	144:ef7eb2e8f9f7	3425	#define PDB_MOD_MOD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3426	#define PDB_MOD_MOD_SHIFT 0
<>	144:ef7eb2e8f9f7	3427	#define PDB_MOD_MOD(x) (((uint32_t)(((uint32_t)(x))<<PDB_MOD_MOD_SHIFT))&PDB_MOD_MOD_MASK)
<>	144:ef7eb2e8f9f7	3428	/* CNT Bit Fields */
<>	144:ef7eb2e8f9f7	3429	#define PDB_CNT_CNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3430	#define PDB_CNT_CNT_SHIFT 0
<>	144:ef7eb2e8f9f7	3431	#define PDB_CNT_CNT(x) (((uint32_t)(((uint32_t)(x))<<PDB_CNT_CNT_SHIFT))&PDB_CNT_CNT_MASK)
<>	144:ef7eb2e8f9f7	3432	/* IDLY Bit Fields */
<>	144:ef7eb2e8f9f7	3433	#define PDB_IDLY_IDLY_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3434	#define PDB_IDLY_IDLY_SHIFT 0
<>	144:ef7eb2e8f9f7	3435	#define PDB_IDLY_IDLY(x) (((uint32_t)(((uint32_t)(x))<<PDB_IDLY_IDLY_SHIFT))&PDB_IDLY_IDLY_MASK)
<>	144:ef7eb2e8f9f7	3436	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	3437	#define PDB_C1_EN_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3438	#define PDB_C1_EN_SHIFT 0
<>	144:ef7eb2e8f9f7	3439	#define PDB_C1_EN(x) (((uint32_t)(((uint32_t)(x))<<PDB_C1_EN_SHIFT))&PDB_C1_EN_MASK)
<>	144:ef7eb2e8f9f7	3440	#define PDB_C1_TOS_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	3441	#define PDB_C1_TOS_SHIFT 8
<>	144:ef7eb2e8f9f7	3442	#define PDB_C1_TOS(x) (((uint32_t)(((uint32_t)(x))<<PDB_C1_TOS_SHIFT))&PDB_C1_TOS_MASK)
<>	144:ef7eb2e8f9f7	3443	#define PDB_C1_BB_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	3444	#define PDB_C1_BB_SHIFT 16
<>	144:ef7eb2e8f9f7	3445	#define PDB_C1_BB(x) (((uint32_t)(((uint32_t)(x))<<PDB_C1_BB_SHIFT))&PDB_C1_BB_MASK)
<>	144:ef7eb2e8f9f7	3446	/* S Bit Fields */
<>	144:ef7eb2e8f9f7	3447	#define PDB_S_ERR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3448	#define PDB_S_ERR_SHIFT 0
<>	144:ef7eb2e8f9f7	3449	#define PDB_S_ERR(x) (((uint32_t)(((uint32_t)(x))<<PDB_S_ERR_SHIFT))&PDB_S_ERR_MASK)
<>	144:ef7eb2e8f9f7	3450	#define PDB_S_CF_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	3451	#define PDB_S_CF_SHIFT 16
<>	144:ef7eb2e8f9f7	3452	#define PDB_S_CF(x) (((uint32_t)(((uint32_t)(x))<<PDB_S_CF_SHIFT))&PDB_S_CF_MASK)
<>	144:ef7eb2e8f9f7	3453	/* DLY Bit Fields */
<>	144:ef7eb2e8f9f7	3454	#define PDB_DLY_DLY_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3455	#define PDB_DLY_DLY_SHIFT 0
<>	144:ef7eb2e8f9f7	3456	#define PDB_DLY_DLY(x) (((uint32_t)(((uint32_t)(x))<<PDB_DLY_DLY_SHIFT))&PDB_DLY_DLY_MASK)
<>	144:ef7eb2e8f9f7	3457	/* POEN Bit Fields */
<>	144:ef7eb2e8f9f7	3458	#define PDB_POEN_POEN_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3459	#define PDB_POEN_POEN_SHIFT 0
<>	144:ef7eb2e8f9f7	3460	#define PDB_POEN_POEN(x) (((uint32_t)(((uint32_t)(x))<<PDB_POEN_POEN_SHIFT))&PDB_POEN_POEN_MASK)
<>	144:ef7eb2e8f9f7	3461	/* PODLY Bit Fields */
<>	144:ef7eb2e8f9f7	3462	#define PDB_PODLY_DLY2_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3463	#define PDB_PODLY_DLY2_SHIFT 0
<>	144:ef7eb2e8f9f7	3464	#define PDB_PODLY_DLY2(x) (((uint32_t)(((uint32_t)(x))<<PDB_PODLY_DLY2_SHIFT))&PDB_PODLY_DLY2_MASK)
<>	144:ef7eb2e8f9f7	3465	#define PDB_PODLY_DLY1_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	3466	#define PDB_PODLY_DLY1_SHIFT 16
<>	144:ef7eb2e8f9f7	3467	#define PDB_PODLY_DLY1(x) (((uint32_t)(((uint32_t)(x))<<PDB_PODLY_DLY1_SHIFT))&PDB_PODLY_DLY1_MASK)
<>	144:ef7eb2e8f9f7	3468
<>	144:ef7eb2e8f9f7	3469	/**
<>	144:ef7eb2e8f9f7	3470	* @}
<>	144:ef7eb2e8f9f7	3471	/ / end of group PDB_Register_Masks */
<>	144:ef7eb2e8f9f7	3472
<>	144:ef7eb2e8f9f7	3473
<>	144:ef7eb2e8f9f7	3474	/* PDB - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3475	/** Peripheral PDB0 base address */
<>	144:ef7eb2e8f9f7	3476	#define PDB0_BASE (0x40036000u)
<>	144:ef7eb2e8f9f7	3477	/** Peripheral PDB0 base pointer */
<>	144:ef7eb2e8f9f7	3478	#define PDB0 ((PDB_Type *)PDB0_BASE)
<>	144:ef7eb2e8f9f7	3479
<>	144:ef7eb2e8f9f7	3480	/**
<>	144:ef7eb2e8f9f7	3481	* @}
<>	144:ef7eb2e8f9f7	3482	/ / end of group PDB_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3483
<>	144:ef7eb2e8f9f7	3484
<>	144:ef7eb2e8f9f7	3485	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3486	-- PIT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3487	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3488
<>	144:ef7eb2e8f9f7	3489	/**
<>	144:ef7eb2e8f9f7	3490	* @addtogroup PIT_Peripheral_Access_Layer PIT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3491	* @{
<>	144:ef7eb2e8f9f7	3492	*/
<>	144:ef7eb2e8f9f7	3493
<>	144:ef7eb2e8f9f7	3494	/** PIT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3495	typedef struct {
<>	144:ef7eb2e8f9f7	3496	__IO uint32_t MCR; /*< PIT Module Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3497	uint8_t RESERVED_0[252];
<>	144:ef7eb2e8f9f7	3498	struct { /* offset: 0x100, array step: 0x10 */
<>	144:ef7eb2e8f9f7	3499	__IO uint32_t LDVAL; /*< Timer Load Value Register, array offset: 0x100, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3500	__I uint32_t CVAL; /*< Current Timer Value Register, array offset: 0x104, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3501	__IO uint32_t TCTRL; /*< Timer Control Register, array offset: 0x108, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3502	__IO uint32_t TFLG; /*< Timer Flag Register, array offset: 0x10C, array step: 0x10 /
<>	144:ef7eb2e8f9f7	3503	} CHANNEL[4];
<>	144:ef7eb2e8f9f7	3504	} PIT_Type;
<>	144:ef7eb2e8f9f7	3505
<>	144:ef7eb2e8f9f7	3506	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3507	-- PIT Register Masks
<>	144:ef7eb2e8f9f7	3508	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3509
<>	144:ef7eb2e8f9f7	3510	/**
<>	144:ef7eb2e8f9f7	3511	* @addtogroup PIT_Register_Masks PIT Register Masks
<>	144:ef7eb2e8f9f7	3512	* @{
<>	144:ef7eb2e8f9f7	3513	*/
<>	144:ef7eb2e8f9f7	3514
<>	144:ef7eb2e8f9f7	3515	/* MCR Bit Fields */
<>	144:ef7eb2e8f9f7	3516	#define PIT_MCR_FRZ_MASK 0x1u
<>	144:ef7eb2e8f9f7	3517	#define PIT_MCR_FRZ_SHIFT 0
<>	144:ef7eb2e8f9f7	3518	#define PIT_MCR_MDIS_MASK 0x2u
<>	144:ef7eb2e8f9f7	3519	#define PIT_MCR_MDIS_SHIFT 1
<>	144:ef7eb2e8f9f7	3520	/* LDVAL Bit Fields */
<>	144:ef7eb2e8f9f7	3521	#define PIT_LDVAL_TSV_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3522	#define PIT_LDVAL_TSV_SHIFT 0
<>	144:ef7eb2e8f9f7	3523	#define PIT_LDVAL_TSV(x) (((uint32_t)(((uint32_t)(x))<<PIT_LDVAL_TSV_SHIFT))&PIT_LDVAL_TSV_MASK)
<>	144:ef7eb2e8f9f7	3524	/* CVAL Bit Fields */
<>	144:ef7eb2e8f9f7	3525	#define PIT_CVAL_TVL_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3526	#define PIT_CVAL_TVL_SHIFT 0
<>	144:ef7eb2e8f9f7	3527	#define PIT_CVAL_TVL(x) (((uint32_t)(((uint32_t)(x))<<PIT_CVAL_TVL_SHIFT))&PIT_CVAL_TVL_MASK)
<>	144:ef7eb2e8f9f7	3528	/* TCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	3529	#define PIT_TCTRL_TEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	3530	#define PIT_TCTRL_TEN_SHIFT 0
<>	144:ef7eb2e8f9f7	3531	#define PIT_TCTRL_TIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3532	#define PIT_TCTRL_TIE_SHIFT 1
<>	144:ef7eb2e8f9f7	3533	#define PIT_TCTRL_CHN_MASK 0x4u
<>	144:ef7eb2e8f9f7	3534	#define PIT_TCTRL_CHN_SHIFT 2
<>	144:ef7eb2e8f9f7	3535	/* TFLG Bit Fields */
<>	144:ef7eb2e8f9f7	3536	#define PIT_TFLG_TIF_MASK 0x1u
<>	144:ef7eb2e8f9f7	3537	#define PIT_TFLG_TIF_SHIFT 0
<>	144:ef7eb2e8f9f7	3538
<>	144:ef7eb2e8f9f7	3539	/**
<>	144:ef7eb2e8f9f7	3540	* @}
<>	144:ef7eb2e8f9f7	3541	/ / end of group PIT_Register_Masks */
<>	144:ef7eb2e8f9f7	3542
<>	144:ef7eb2e8f9f7	3543
<>	144:ef7eb2e8f9f7	3544	/* PIT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3545	/** Peripheral PIT base address */
<>	144:ef7eb2e8f9f7	3546	#define PIT_BASE (0x40037000u)
<>	144:ef7eb2e8f9f7	3547	/** Peripheral PIT base pointer */
<>	144:ef7eb2e8f9f7	3548	#define PIT ((PIT_Type *)PIT_BASE)
<>	144:ef7eb2e8f9f7	3549
<>	144:ef7eb2e8f9f7	3550	/**
<>	144:ef7eb2e8f9f7	3551	* @}
<>	144:ef7eb2e8f9f7	3552	/ / end of group PIT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3553
<>	144:ef7eb2e8f9f7	3554
<>	144:ef7eb2e8f9f7	3555	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3556	-- PMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3557	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3558
<>	144:ef7eb2e8f9f7	3559	/**
<>	144:ef7eb2e8f9f7	3560	* @addtogroup PMC_Peripheral_Access_Layer PMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3561	* @{
<>	144:ef7eb2e8f9f7	3562	*/
<>	144:ef7eb2e8f9f7	3563
<>	144:ef7eb2e8f9f7	3564	/** PMC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3565	typedef struct {
<>	144:ef7eb2e8f9f7	3566	__IO uint8_t LVDSC1; /*< Low Voltage Detect Status and Control 1 Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3567	__IO uint8_t LVDSC2; /*< Low Voltage Detect Status and Control 2 Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3568	__IO uint8_t REGSC; /*< Regulator Status and Control Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	3569	} PMC_Type;
<>	144:ef7eb2e8f9f7	3570
<>	144:ef7eb2e8f9f7	3571	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3572	-- PMC Register Masks
<>	144:ef7eb2e8f9f7	3573	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3574
<>	144:ef7eb2e8f9f7	3575	/**
<>	144:ef7eb2e8f9f7	3576	* @addtogroup PMC_Register_Masks PMC Register Masks
<>	144:ef7eb2e8f9f7	3577	* @{
<>	144:ef7eb2e8f9f7	3578	*/
<>	144:ef7eb2e8f9f7	3579
<>	144:ef7eb2e8f9f7	3580	/* LVDSC1 Bit Fields */
<>	144:ef7eb2e8f9f7	3581	#define PMC_LVDSC1_LVDV_MASK 0x3u
<>	144:ef7eb2e8f9f7	3582	#define PMC_LVDSC1_LVDV_SHIFT 0
<>	144:ef7eb2e8f9f7	3583	#define PMC_LVDSC1_LVDV(x) (((uint8_t)(((uint8_t)(x))<<PMC_LVDSC1_LVDV_SHIFT))&PMC_LVDSC1_LVDV_MASK)
<>	144:ef7eb2e8f9f7	3584	#define PMC_LVDSC1_LVDRE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3585	#define PMC_LVDSC1_LVDRE_SHIFT 4
<>	144:ef7eb2e8f9f7	3586	#define PMC_LVDSC1_LVDIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3587	#define PMC_LVDSC1_LVDIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3588	#define PMC_LVDSC1_LVDACK_MASK 0x40u
<>	144:ef7eb2e8f9f7	3589	#define PMC_LVDSC1_LVDACK_SHIFT 6
<>	144:ef7eb2e8f9f7	3590	#define PMC_LVDSC1_LVDF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3591	#define PMC_LVDSC1_LVDF_SHIFT 7
<>	144:ef7eb2e8f9f7	3592	/* LVDSC2 Bit Fields */
<>	144:ef7eb2e8f9f7	3593	#define PMC_LVDSC2_LVWV_MASK 0x3u
<>	144:ef7eb2e8f9f7	3594	#define PMC_LVDSC2_LVWV_SHIFT 0
<>	144:ef7eb2e8f9f7	3595	#define PMC_LVDSC2_LVWV(x) (((uint8_t)(((uint8_t)(x))<<PMC_LVDSC2_LVWV_SHIFT))&PMC_LVDSC2_LVWV_MASK)
<>	144:ef7eb2e8f9f7	3596	#define PMC_LVDSC2_LVWIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3597	#define PMC_LVDSC2_LVWIE_SHIFT 5
<>	144:ef7eb2e8f9f7	3598	#define PMC_LVDSC2_LVWACK_MASK 0x40u
<>	144:ef7eb2e8f9f7	3599	#define PMC_LVDSC2_LVWACK_SHIFT 6
<>	144:ef7eb2e8f9f7	3600	#define PMC_LVDSC2_LVWF_MASK 0x80u
<>	144:ef7eb2e8f9f7	3601	#define PMC_LVDSC2_LVWF_SHIFT 7
<>	144:ef7eb2e8f9f7	3602	/* REGSC Bit Fields */
<>	144:ef7eb2e8f9f7	3603	#define PMC_REGSC_BGBE_MASK 0x1u
<>	144:ef7eb2e8f9f7	3604	#define PMC_REGSC_BGBE_SHIFT 0
<>	144:ef7eb2e8f9f7	3605	#define PMC_REGSC_REGONS_MASK 0x4u
<>	144:ef7eb2e8f9f7	3606	#define PMC_REGSC_REGONS_SHIFT 2
<>	144:ef7eb2e8f9f7	3607	#define PMC_REGSC_ACKISO_MASK 0x8u
<>	144:ef7eb2e8f9f7	3608	#define PMC_REGSC_ACKISO_SHIFT 3
<>	144:ef7eb2e8f9f7	3609
<>	144:ef7eb2e8f9f7	3610	/**
<>	144:ef7eb2e8f9f7	3611	* @}
<>	144:ef7eb2e8f9f7	3612	/ / end of group PMC_Register_Masks */
<>	144:ef7eb2e8f9f7	3613
<>	144:ef7eb2e8f9f7	3614
<>	144:ef7eb2e8f9f7	3615	/* PMC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3616	/** Peripheral PMC base address */
<>	144:ef7eb2e8f9f7	3617	#define PMC_BASE (0x4007D000u)
<>	144:ef7eb2e8f9f7	3618	/** Peripheral PMC base pointer */
<>	144:ef7eb2e8f9f7	3619	#define PMC ((PMC_Type *)PMC_BASE)
<>	144:ef7eb2e8f9f7	3620
<>	144:ef7eb2e8f9f7	3621	/**
<>	144:ef7eb2e8f9f7	3622	* @}
<>	144:ef7eb2e8f9f7	3623	/ / end of group PMC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3624
<>	144:ef7eb2e8f9f7	3625
<>	144:ef7eb2e8f9f7	3626	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3627	-- PORT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3628	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3629
<>	144:ef7eb2e8f9f7	3630	/**
<>	144:ef7eb2e8f9f7	3631	* @addtogroup PORT_Peripheral_Access_Layer PORT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3632	* @{
<>	144:ef7eb2e8f9f7	3633	*/
<>	144:ef7eb2e8f9f7	3634
<>	144:ef7eb2e8f9f7	3635	/** PORT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3636	typedef struct {
<>	144:ef7eb2e8f9f7	3637	__IO uint32_t PCR[32]; /*< Pin Control Register n, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	3638	__O uint32_t GPCLR; /*< Global Pin Control Low Register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	3639	__O uint32_t GPCHR; /*< Global Pin Control High Register, offset: 0x84 /
<>	144:ef7eb2e8f9f7	3640	uint8_t RESERVED_0[24];
<>	144:ef7eb2e8f9f7	3641	__IO uint32_t ISFR; /*< Interrupt Status Flag Register, offset: 0xA0 /
<>	144:ef7eb2e8f9f7	3642	uint8_t RESERVED_1[28];
<>	144:ef7eb2e8f9f7	3643	__IO uint32_t DFER; /*< Digital Filter Enable Register, offset: 0xC0 /
<>	144:ef7eb2e8f9f7	3644	__IO uint32_t DFCR; /*< Digital Filter Clock Register, offset: 0xC4 /
<>	144:ef7eb2e8f9f7	3645	__IO uint32_t DFWR; /*< Digital Filter Width Register, offset: 0xC8 /
<>	144:ef7eb2e8f9f7	3646	} PORT_Type;
<>	144:ef7eb2e8f9f7	3647
<>	144:ef7eb2e8f9f7	3648	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3649	-- PORT Register Masks
<>	144:ef7eb2e8f9f7	3650	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3651
<>	144:ef7eb2e8f9f7	3652	/**
<>	144:ef7eb2e8f9f7	3653	* @addtogroup PORT_Register_Masks PORT Register Masks
<>	144:ef7eb2e8f9f7	3654	* @{
<>	144:ef7eb2e8f9f7	3655	*/
<>	144:ef7eb2e8f9f7	3656
<>	144:ef7eb2e8f9f7	3657	/* PCR Bit Fields */
<>	144:ef7eb2e8f9f7	3658	#define PORT_PCR_PS_MASK 0x1u
<>	144:ef7eb2e8f9f7	3659	#define PORT_PCR_PS_SHIFT 0
<>	144:ef7eb2e8f9f7	3660	#define PORT_PCR_PE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3661	#define PORT_PCR_PE_SHIFT 1
<>	144:ef7eb2e8f9f7	3662	#define PORT_PCR_SRE_MASK 0x4u
<>	144:ef7eb2e8f9f7	3663	#define PORT_PCR_SRE_SHIFT 2
<>	144:ef7eb2e8f9f7	3664	#define PORT_PCR_PFE_MASK 0x10u
<>	144:ef7eb2e8f9f7	3665	#define PORT_PCR_PFE_SHIFT 4
<>	144:ef7eb2e8f9f7	3666	#define PORT_PCR_ODE_MASK 0x20u
<>	144:ef7eb2e8f9f7	3667	#define PORT_PCR_ODE_SHIFT 5
<>	144:ef7eb2e8f9f7	3668	#define PORT_PCR_DSE_MASK 0x40u
<>	144:ef7eb2e8f9f7	3669	#define PORT_PCR_DSE_SHIFT 6
<>	144:ef7eb2e8f9f7	3670	#define PORT_PCR_MUX_MASK 0x700u
<>	144:ef7eb2e8f9f7	3671	#define PORT_PCR_MUX_SHIFT 8
<>	144:ef7eb2e8f9f7	3672	#define PORT_PCR_MUX(x) (((uint32_t)(((uint32_t)(x))<<PORT_PCR_MUX_SHIFT))&PORT_PCR_MUX_MASK)
<>	144:ef7eb2e8f9f7	3673	#define PORT_PCR_LK_MASK 0x8000u
<>	144:ef7eb2e8f9f7	3674	#define PORT_PCR_LK_SHIFT 15
<>	144:ef7eb2e8f9f7	3675	#define PORT_PCR_IRQC_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	3676	#define PORT_PCR_IRQC_SHIFT 16
<>	144:ef7eb2e8f9f7	3677	#define PORT_PCR_IRQC(x) (((uint32_t)(((uint32_t)(x))<<PORT_PCR_IRQC_SHIFT))&PORT_PCR_IRQC_MASK)
<>	144:ef7eb2e8f9f7	3678	#define PORT_PCR_ISF_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	3679	#define PORT_PCR_ISF_SHIFT 24
<>	144:ef7eb2e8f9f7	3680	/* GPCLR Bit Fields */
<>	144:ef7eb2e8f9f7	3681	#define PORT_GPCLR_GPWD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3682	#define PORT_GPCLR_GPWD_SHIFT 0
<>	144:ef7eb2e8f9f7	3683	#define PORT_GPCLR_GPWD(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCLR_GPWD_SHIFT))&PORT_GPCLR_GPWD_MASK)
<>	144:ef7eb2e8f9f7	3684	#define PORT_GPCLR_GPWE_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	3685	#define PORT_GPCLR_GPWE_SHIFT 16
<>	144:ef7eb2e8f9f7	3686	#define PORT_GPCLR_GPWE(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCLR_GPWE_SHIFT))&PORT_GPCLR_GPWE_MASK)
<>	144:ef7eb2e8f9f7	3687	/* GPCHR Bit Fields */
<>	144:ef7eb2e8f9f7	3688	#define PORT_GPCHR_GPWD_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3689	#define PORT_GPCHR_GPWD_SHIFT 0
<>	144:ef7eb2e8f9f7	3690	#define PORT_GPCHR_GPWD(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCHR_GPWD_SHIFT))&PORT_GPCHR_GPWD_MASK)
<>	144:ef7eb2e8f9f7	3691	#define PORT_GPCHR_GPWE_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	3692	#define PORT_GPCHR_GPWE_SHIFT 16
<>	144:ef7eb2e8f9f7	3693	#define PORT_GPCHR_GPWE(x) (((uint32_t)(((uint32_t)(x))<<PORT_GPCHR_GPWE_SHIFT))&PORT_GPCHR_GPWE_MASK)
<>	144:ef7eb2e8f9f7	3694	/* ISFR Bit Fields */
<>	144:ef7eb2e8f9f7	3695	#define PORT_ISFR_ISF_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3696	#define PORT_ISFR_ISF_SHIFT 0
<>	144:ef7eb2e8f9f7	3697	#define PORT_ISFR_ISF(x) (((uint32_t)(((uint32_t)(x))<<PORT_ISFR_ISF_SHIFT))&PORT_ISFR_ISF_MASK)
<>	144:ef7eb2e8f9f7	3698	/* DFER Bit Fields */
<>	144:ef7eb2e8f9f7	3699	#define PORT_DFER_DFE_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3700	#define PORT_DFER_DFE_SHIFT 0
<>	144:ef7eb2e8f9f7	3701	#define PORT_DFER_DFE(x) (((uint32_t)(((uint32_t)(x))<<PORT_DFER_DFE_SHIFT))&PORT_DFER_DFE_MASK)
<>	144:ef7eb2e8f9f7	3702	/* DFCR Bit Fields */
<>	144:ef7eb2e8f9f7	3703	#define PORT_DFCR_CS_MASK 0x1u
<>	144:ef7eb2e8f9f7	3704	#define PORT_DFCR_CS_SHIFT 0
<>	144:ef7eb2e8f9f7	3705	/* DFWR Bit Fields */
<>	144:ef7eb2e8f9f7	3706	#define PORT_DFWR_FILT_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3707	#define PORT_DFWR_FILT_SHIFT 0
<>	144:ef7eb2e8f9f7	3708	#define PORT_DFWR_FILT(x) (((uint32_t)(((uint32_t)(x))<<PORT_DFWR_FILT_SHIFT))&PORT_DFWR_FILT_MASK)
<>	144:ef7eb2e8f9f7	3709
<>	144:ef7eb2e8f9f7	3710	/**
<>	144:ef7eb2e8f9f7	3711	* @}
<>	144:ef7eb2e8f9f7	3712	/ / end of group PORT_Register_Masks */
<>	144:ef7eb2e8f9f7	3713
<>	144:ef7eb2e8f9f7	3714
<>	144:ef7eb2e8f9f7	3715	/* PORT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3716	/** Peripheral PORTA base address */
<>	144:ef7eb2e8f9f7	3717	#define PORTA_BASE (0x40049000u)
<>	144:ef7eb2e8f9f7	3718	/** Peripheral PORTA base pointer */
<>	144:ef7eb2e8f9f7	3719	#define PORTA ((PORT_Type *)PORTA_BASE)
<>	144:ef7eb2e8f9f7	3720	/** Peripheral PORTB base address */
<>	144:ef7eb2e8f9f7	3721	#define PORTB_BASE (0x4004A000u)
<>	144:ef7eb2e8f9f7	3722	/** Peripheral PORTB base pointer */
<>	144:ef7eb2e8f9f7	3723	#define PORTB ((PORT_Type *)PORTB_BASE)
<>	144:ef7eb2e8f9f7	3724	/** Peripheral PORTC base address */
<>	144:ef7eb2e8f9f7	3725	#define PORTC_BASE (0x4004B000u)
<>	144:ef7eb2e8f9f7	3726	/** Peripheral PORTC base pointer */
<>	144:ef7eb2e8f9f7	3727	#define PORTC ((PORT_Type *)PORTC_BASE)
<>	144:ef7eb2e8f9f7	3728	/** Peripheral PORTD base address */
<>	144:ef7eb2e8f9f7	3729	#define PORTD_BASE (0x4004C000u)
<>	144:ef7eb2e8f9f7	3730	/** Peripheral PORTD base pointer */
<>	144:ef7eb2e8f9f7	3731	#define PORTD ((PORT_Type *)PORTD_BASE)
<>	144:ef7eb2e8f9f7	3732	/** Peripheral PORTE base address */
<>	144:ef7eb2e8f9f7	3733	#define PORTE_BASE (0x4004D000u)
<>	144:ef7eb2e8f9f7	3734	/** Peripheral PORTE base pointer */
<>	144:ef7eb2e8f9f7	3735	#define PORTE ((PORT_Type *)PORTE_BASE)
<>	144:ef7eb2e8f9f7	3736
<>	144:ef7eb2e8f9f7	3737	/**
<>	144:ef7eb2e8f9f7	3738	* @}
<>	144:ef7eb2e8f9f7	3739	/ / end of group PORT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3740
<>	144:ef7eb2e8f9f7	3741
<>	144:ef7eb2e8f9f7	3742	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3743	-- RCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3744	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3745
<>	144:ef7eb2e8f9f7	3746	/**
<>	144:ef7eb2e8f9f7	3747	* @addtogroup RCM_Peripheral_Access_Layer RCM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3748	* @{
<>	144:ef7eb2e8f9f7	3749	*/
<>	144:ef7eb2e8f9f7	3750
<>	144:ef7eb2e8f9f7	3751	/** RCM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3752	typedef struct {
<>	144:ef7eb2e8f9f7	3753	__I uint8_t SRS0; /*< System Reset Status Register 0, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3754	__I uint8_t SRS1; /*< System Reset Status Register 1, offset: 0x1 /
<>	144:ef7eb2e8f9f7	3755	uint8_t RESERVED_0[2];
<>	144:ef7eb2e8f9f7	3756	__IO uint8_t RPFC; /*< Reset Pin Filter Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3757	__IO uint8_t RPFW; /*< Reset Pin Filter Width Register, offset: 0x5 /
<>	144:ef7eb2e8f9f7	3758	uint8_t RESERVED_1[1];
<>	144:ef7eb2e8f9f7	3759	__I uint8_t MR; /*< Mode Register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	3760	} RCM_Type;
<>	144:ef7eb2e8f9f7	3761
<>	144:ef7eb2e8f9f7	3762	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3763	-- RCM Register Masks
<>	144:ef7eb2e8f9f7	3764	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3765
<>	144:ef7eb2e8f9f7	3766	/**
<>	144:ef7eb2e8f9f7	3767	* @addtogroup RCM_Register_Masks RCM Register Masks
<>	144:ef7eb2e8f9f7	3768	* @{
<>	144:ef7eb2e8f9f7	3769	*/
<>	144:ef7eb2e8f9f7	3770
<>	144:ef7eb2e8f9f7	3771	/* SRS0 Bit Fields */
<>	144:ef7eb2e8f9f7	3772	#define RCM_SRS0_WAKEUP_MASK 0x1u
<>	144:ef7eb2e8f9f7	3773	#define RCM_SRS0_WAKEUP_SHIFT 0
<>	144:ef7eb2e8f9f7	3774	#define RCM_SRS0_LVD_MASK 0x2u
<>	144:ef7eb2e8f9f7	3775	#define RCM_SRS0_LVD_SHIFT 1
<>	144:ef7eb2e8f9f7	3776	#define RCM_SRS0_LOC_MASK 0x4u
<>	144:ef7eb2e8f9f7	3777	#define RCM_SRS0_LOC_SHIFT 2
<>	144:ef7eb2e8f9f7	3778	#define RCM_SRS0_LOL_MASK 0x8u
<>	144:ef7eb2e8f9f7	3779	#define RCM_SRS0_LOL_SHIFT 3
<>	144:ef7eb2e8f9f7	3780	#define RCM_SRS0_WDOG_MASK 0x20u
<>	144:ef7eb2e8f9f7	3781	#define RCM_SRS0_WDOG_SHIFT 5
<>	144:ef7eb2e8f9f7	3782	#define RCM_SRS0_PIN_MASK 0x40u
<>	144:ef7eb2e8f9f7	3783	#define RCM_SRS0_PIN_SHIFT 6
<>	144:ef7eb2e8f9f7	3784	#define RCM_SRS0_POR_MASK 0x80u
<>	144:ef7eb2e8f9f7	3785	#define RCM_SRS0_POR_SHIFT 7
<>	144:ef7eb2e8f9f7	3786	/* SRS1 Bit Fields */
<>	144:ef7eb2e8f9f7	3787	#define RCM_SRS1_JTAG_MASK 0x1u
<>	144:ef7eb2e8f9f7	3788	#define RCM_SRS1_JTAG_SHIFT 0
<>	144:ef7eb2e8f9f7	3789	#define RCM_SRS1_LOCKUP_MASK 0x2u
<>	144:ef7eb2e8f9f7	3790	#define RCM_SRS1_LOCKUP_SHIFT 1
<>	144:ef7eb2e8f9f7	3791	#define RCM_SRS1_SW_MASK 0x4u
<>	144:ef7eb2e8f9f7	3792	#define RCM_SRS1_SW_SHIFT 2
<>	144:ef7eb2e8f9f7	3793	#define RCM_SRS1_MDM_AP_MASK 0x8u
<>	144:ef7eb2e8f9f7	3794	#define RCM_SRS1_MDM_AP_SHIFT 3
<>	144:ef7eb2e8f9f7	3795	#define RCM_SRS1_EZPT_MASK 0x10u
<>	144:ef7eb2e8f9f7	3796	#define RCM_SRS1_EZPT_SHIFT 4
<>	144:ef7eb2e8f9f7	3797	#define RCM_SRS1_SACKERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	3798	#define RCM_SRS1_SACKERR_SHIFT 5
<>	144:ef7eb2e8f9f7	3799	/* RPFC Bit Fields */
<>	144:ef7eb2e8f9f7	3800	#define RCM_RPFC_RSTFLTSRW_MASK 0x3u
<>	144:ef7eb2e8f9f7	3801	#define RCM_RPFC_RSTFLTSRW_SHIFT 0
<>	144:ef7eb2e8f9f7	3802	#define RCM_RPFC_RSTFLTSRW(x) (((uint8_t)(((uint8_t)(x))<<RCM_RPFC_RSTFLTSRW_SHIFT))&RCM_RPFC_RSTFLTSRW_MASK)
<>	144:ef7eb2e8f9f7	3803	#define RCM_RPFC_RSTFLTSS_MASK 0x4u
<>	144:ef7eb2e8f9f7	3804	#define RCM_RPFC_RSTFLTSS_SHIFT 2
<>	144:ef7eb2e8f9f7	3805	/* RPFW Bit Fields */
<>	144:ef7eb2e8f9f7	3806	#define RCM_RPFW_RSTFLTSEL_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	3807	#define RCM_RPFW_RSTFLTSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	3808	#define RCM_RPFW_RSTFLTSEL(x) (((uint8_t)(((uint8_t)(x))<<RCM_RPFW_RSTFLTSEL_SHIFT))&RCM_RPFW_RSTFLTSEL_MASK)
<>	144:ef7eb2e8f9f7	3809	/* MR Bit Fields */
<>	144:ef7eb2e8f9f7	3810	#define RCM_MR_EZP_MS_MASK 0x2u
<>	144:ef7eb2e8f9f7	3811	#define RCM_MR_EZP_MS_SHIFT 1
<>	144:ef7eb2e8f9f7	3812
<>	144:ef7eb2e8f9f7	3813	/**
<>	144:ef7eb2e8f9f7	3814	* @}
<>	144:ef7eb2e8f9f7	3815	/ / end of group RCM_Register_Masks */
<>	144:ef7eb2e8f9f7	3816
<>	144:ef7eb2e8f9f7	3817
<>	144:ef7eb2e8f9f7	3818	/* RCM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3819	/** Peripheral RCM base address */
<>	144:ef7eb2e8f9f7	3820	#define RCM_BASE (0x4007F000u)
<>	144:ef7eb2e8f9f7	3821	/** Peripheral RCM base pointer */
<>	144:ef7eb2e8f9f7	3822	#define RCM ((RCM_Type *)RCM_BASE)
<>	144:ef7eb2e8f9f7	3823
<>	144:ef7eb2e8f9f7	3824	/**
<>	144:ef7eb2e8f9f7	3825	* @}
<>	144:ef7eb2e8f9f7	3826	/ / end of group RCM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3827
<>	144:ef7eb2e8f9f7	3828
<>	144:ef7eb2e8f9f7	3829	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3830	-- RFSYS Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3831	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3832
<>	144:ef7eb2e8f9f7	3833	/**
<>	144:ef7eb2e8f9f7	3834	* @addtogroup RFSYS_Peripheral_Access_Layer RFSYS Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3835	* @{
<>	144:ef7eb2e8f9f7	3836	*/
<>	144:ef7eb2e8f9f7	3837
<>	144:ef7eb2e8f9f7	3838	/** RFSYS - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3839	typedef struct {
<>	144:ef7eb2e8f9f7	3840	__IO uint32_t REG[8]; /*< Register file register, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	3841	} RFSYS_Type;
<>	144:ef7eb2e8f9f7	3842
<>	144:ef7eb2e8f9f7	3843	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3844	-- RFSYS Register Masks
<>	144:ef7eb2e8f9f7	3845	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3846
<>	144:ef7eb2e8f9f7	3847	/**
<>	144:ef7eb2e8f9f7	3848	* @addtogroup RFSYS_Register_Masks RFSYS Register Masks
<>	144:ef7eb2e8f9f7	3849	* @{
<>	144:ef7eb2e8f9f7	3850	*/
<>	144:ef7eb2e8f9f7	3851
<>	144:ef7eb2e8f9f7	3852	/* REG Bit Fields */
<>	144:ef7eb2e8f9f7	3853	#define RFSYS_REG_LL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3854	#define RFSYS_REG_LL_SHIFT 0
<>	144:ef7eb2e8f9f7	3855	#define RFSYS_REG_LL(x) (((uint32_t)(((uint32_t)(x))<<RFSYS_REG_LL_SHIFT))&RFSYS_REG_LL_MASK)
<>	144:ef7eb2e8f9f7	3856	#define RFSYS_REG_LH_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	3857	#define RFSYS_REG_LH_SHIFT 8
<>	144:ef7eb2e8f9f7	3858	#define RFSYS_REG_LH(x) (((uint32_t)(((uint32_t)(x))<<RFSYS_REG_LH_SHIFT))&RFSYS_REG_LH_MASK)
<>	144:ef7eb2e8f9f7	3859	#define RFSYS_REG_HL_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	3860	#define RFSYS_REG_HL_SHIFT 16
<>	144:ef7eb2e8f9f7	3861	#define RFSYS_REG_HL(x) (((uint32_t)(((uint32_t)(x))<<RFSYS_REG_HL_SHIFT))&RFSYS_REG_HL_MASK)
<>	144:ef7eb2e8f9f7	3862	#define RFSYS_REG_HH_MASK 0xFF000000u
<>	144:ef7eb2e8f9f7	3863	#define RFSYS_REG_HH_SHIFT 24
<>	144:ef7eb2e8f9f7	3864	#define RFSYS_REG_HH(x) (((uint32_t)(((uint32_t)(x))<<RFSYS_REG_HH_SHIFT))&RFSYS_REG_HH_MASK)
<>	144:ef7eb2e8f9f7	3865
<>	144:ef7eb2e8f9f7	3866	/**
<>	144:ef7eb2e8f9f7	3867	* @}
<>	144:ef7eb2e8f9f7	3868	/ / end of group RFSYS_Register_Masks */
<>	144:ef7eb2e8f9f7	3869
<>	144:ef7eb2e8f9f7	3870
<>	144:ef7eb2e8f9f7	3871	/* RFSYS - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3872	/** Peripheral RFSYS base address */
<>	144:ef7eb2e8f9f7	3873	#define RFSYS_BASE (0x40041000u)
<>	144:ef7eb2e8f9f7	3874	/** Peripheral RFSYS base pointer */
<>	144:ef7eb2e8f9f7	3875	#define RFSYS ((RFSYS_Type *)RFSYS_BASE)
<>	144:ef7eb2e8f9f7	3876
<>	144:ef7eb2e8f9f7	3877	/**
<>	144:ef7eb2e8f9f7	3878	* @}
<>	144:ef7eb2e8f9f7	3879	/ / end of group RFSYS_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3880
<>	144:ef7eb2e8f9f7	3881
<>	144:ef7eb2e8f9f7	3882	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3883	-- RFVBAT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3884	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3885
<>	144:ef7eb2e8f9f7	3886	/**
<>	144:ef7eb2e8f9f7	3887	* @addtogroup RFVBAT_Peripheral_Access_Layer RFVBAT Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3888	* @{
<>	144:ef7eb2e8f9f7	3889	*/
<>	144:ef7eb2e8f9f7	3890
<>	144:ef7eb2e8f9f7	3891	/** RFVBAT - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3892	typedef struct {
<>	144:ef7eb2e8f9f7	3893	__IO uint32_t REG[8]; /*< VBAT register file register, array offset: 0x0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	3894	} RFVBAT_Type;
<>	144:ef7eb2e8f9f7	3895
<>	144:ef7eb2e8f9f7	3896	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3897	-- RFVBAT Register Masks
<>	144:ef7eb2e8f9f7	3898	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3899
<>	144:ef7eb2e8f9f7	3900	/**
<>	144:ef7eb2e8f9f7	3901	* @addtogroup RFVBAT_Register_Masks RFVBAT Register Masks
<>	144:ef7eb2e8f9f7	3902	* @{
<>	144:ef7eb2e8f9f7	3903	*/
<>	144:ef7eb2e8f9f7	3904
<>	144:ef7eb2e8f9f7	3905	/* REG Bit Fields */
<>	144:ef7eb2e8f9f7	3906	#define RFVBAT_REG_LL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3907	#define RFVBAT_REG_LL_SHIFT 0
<>	144:ef7eb2e8f9f7	3908	#define RFVBAT_REG_LL(x) (((uint32_t)(((uint32_t)(x))<<RFVBAT_REG_LL_SHIFT))&RFVBAT_REG_LL_MASK)
<>	144:ef7eb2e8f9f7	3909	#define RFVBAT_REG_LH_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	3910	#define RFVBAT_REG_LH_SHIFT 8
<>	144:ef7eb2e8f9f7	3911	#define RFVBAT_REG_LH(x) (((uint32_t)(((uint32_t)(x))<<RFVBAT_REG_LH_SHIFT))&RFVBAT_REG_LH_MASK)
<>	144:ef7eb2e8f9f7	3912	#define RFVBAT_REG_HL_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	3913	#define RFVBAT_REG_HL_SHIFT 16
<>	144:ef7eb2e8f9f7	3914	#define RFVBAT_REG_HL(x) (((uint32_t)(((uint32_t)(x))<<RFVBAT_REG_HL_SHIFT))&RFVBAT_REG_HL_MASK)
<>	144:ef7eb2e8f9f7	3915	#define RFVBAT_REG_HH_MASK 0xFF000000u
<>	144:ef7eb2e8f9f7	3916	#define RFVBAT_REG_HH_SHIFT 24
<>	144:ef7eb2e8f9f7	3917	#define RFVBAT_REG_HH(x) (((uint32_t)(((uint32_t)(x))<<RFVBAT_REG_HH_SHIFT))&RFVBAT_REG_HH_MASK)
<>	144:ef7eb2e8f9f7	3918
<>	144:ef7eb2e8f9f7	3919	/**
<>	144:ef7eb2e8f9f7	3920	* @}
<>	144:ef7eb2e8f9f7	3921	/ / end of group RFVBAT_Register_Masks */
<>	144:ef7eb2e8f9f7	3922
<>	144:ef7eb2e8f9f7	3923
<>	144:ef7eb2e8f9f7	3924	/* RFVBAT - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	3925	/** Peripheral RFVBAT base address */
<>	144:ef7eb2e8f9f7	3926	#define RFVBAT_BASE (0x4003E000u)
<>	144:ef7eb2e8f9f7	3927	/** Peripheral RFVBAT base pointer */
<>	144:ef7eb2e8f9f7	3928	#define RFVBAT ((RFVBAT_Type *)RFVBAT_BASE)
<>	144:ef7eb2e8f9f7	3929
<>	144:ef7eb2e8f9f7	3930	/**
<>	144:ef7eb2e8f9f7	3931	* @}
<>	144:ef7eb2e8f9f7	3932	/ / end of group RFVBAT_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	3933
<>	144:ef7eb2e8f9f7	3934
<>	144:ef7eb2e8f9f7	3935	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3936	-- RTC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3937	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3938
<>	144:ef7eb2e8f9f7	3939	/**
<>	144:ef7eb2e8f9f7	3940	* @addtogroup RTC_Peripheral_Access_Layer RTC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	3941	* @{
<>	144:ef7eb2e8f9f7	3942	*/
<>	144:ef7eb2e8f9f7	3943
<>	144:ef7eb2e8f9f7	3944	/** RTC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	3945	typedef struct {
<>	144:ef7eb2e8f9f7	3946	__IO uint32_t TSR; /*< RTC Time Seconds Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	3947	__IO uint32_t TPR; /*< RTC Time Prescaler Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	3948	__IO uint32_t TAR; /*< RTC Time Alarm Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	3949	__IO uint32_t TCR; /*< RTC Time Compensation Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	3950	__IO uint32_t CR; /*< RTC Control Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	3951	__IO uint32_t SR; /*< RTC Status Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	3952	__IO uint32_t LR; /*< RTC Lock Register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	3953	__IO uint32_t IER; /*< RTC Interrupt Enable Register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	3954	uint8_t RESERVED_0[2016];
<>	144:ef7eb2e8f9f7	3955	__IO uint32_t WAR; /*< RTC Write Access Register, offset: 0x800 /
<>	144:ef7eb2e8f9f7	3956	__IO uint32_t RAR; /*< RTC Read Access Register, offset: 0x804 /
<>	144:ef7eb2e8f9f7	3957	} RTC_Type;
<>	144:ef7eb2e8f9f7	3958
<>	144:ef7eb2e8f9f7	3959	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	3960	-- RTC Register Masks
<>	144:ef7eb2e8f9f7	3961	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	3962
<>	144:ef7eb2e8f9f7	3963	/**
<>	144:ef7eb2e8f9f7	3964	* @addtogroup RTC_Register_Masks RTC Register Masks
<>	144:ef7eb2e8f9f7	3965	* @{
<>	144:ef7eb2e8f9f7	3966	*/
<>	144:ef7eb2e8f9f7	3967
<>	144:ef7eb2e8f9f7	3968	/* TSR Bit Fields */
<>	144:ef7eb2e8f9f7	3969	#define RTC_TSR_TSR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3970	#define RTC_TSR_TSR_SHIFT 0
<>	144:ef7eb2e8f9f7	3971	#define RTC_TSR_TSR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TSR_TSR_SHIFT))&RTC_TSR_TSR_MASK)
<>	144:ef7eb2e8f9f7	3972	/* TPR Bit Fields */
<>	144:ef7eb2e8f9f7	3973	#define RTC_TPR_TPR_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	3974	#define RTC_TPR_TPR_SHIFT 0
<>	144:ef7eb2e8f9f7	3975	#define RTC_TPR_TPR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TPR_TPR_SHIFT))&RTC_TPR_TPR_MASK)
<>	144:ef7eb2e8f9f7	3976	/* TAR Bit Fields */
<>	144:ef7eb2e8f9f7	3977	#define RTC_TAR_TAR_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	3978	#define RTC_TAR_TAR_SHIFT 0
<>	144:ef7eb2e8f9f7	3979	#define RTC_TAR_TAR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TAR_TAR_SHIFT))&RTC_TAR_TAR_MASK)
<>	144:ef7eb2e8f9f7	3980	/* TCR Bit Fields */
<>	144:ef7eb2e8f9f7	3981	#define RTC_TCR_TCR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	3982	#define RTC_TCR_TCR_SHIFT 0
<>	144:ef7eb2e8f9f7	3983	#define RTC_TCR_TCR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_TCR_SHIFT))&RTC_TCR_TCR_MASK)
<>	144:ef7eb2e8f9f7	3984	#define RTC_TCR_CIR_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	3985	#define RTC_TCR_CIR_SHIFT 8
<>	144:ef7eb2e8f9f7	3986	#define RTC_TCR_CIR(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_CIR_SHIFT))&RTC_TCR_CIR_MASK)
<>	144:ef7eb2e8f9f7	3987	#define RTC_TCR_TCV_MASK 0xFF0000u
<>	144:ef7eb2e8f9f7	3988	#define RTC_TCR_TCV_SHIFT 16
<>	144:ef7eb2e8f9f7	3989	#define RTC_TCR_TCV(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_TCV_SHIFT))&RTC_TCR_TCV_MASK)
<>	144:ef7eb2e8f9f7	3990	#define RTC_TCR_CIC_MASK 0xFF000000u
<>	144:ef7eb2e8f9f7	3991	#define RTC_TCR_CIC_SHIFT 24
<>	144:ef7eb2e8f9f7	3992	#define RTC_TCR_CIC(x) (((uint32_t)(((uint32_t)(x))<<RTC_TCR_CIC_SHIFT))&RTC_TCR_CIC_MASK)
<>	144:ef7eb2e8f9f7	3993	/* CR Bit Fields */
<>	144:ef7eb2e8f9f7	3994	#define RTC_CR_SWR_MASK 0x1u
<>	144:ef7eb2e8f9f7	3995	#define RTC_CR_SWR_SHIFT 0
<>	144:ef7eb2e8f9f7	3996	#define RTC_CR_WPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	3997	#define RTC_CR_WPE_SHIFT 1
<>	144:ef7eb2e8f9f7	3998	#define RTC_CR_SUP_MASK 0x4u
<>	144:ef7eb2e8f9f7	3999	#define RTC_CR_SUP_SHIFT 2
<>	144:ef7eb2e8f9f7	4000	#define RTC_CR_UM_MASK 0x8u
<>	144:ef7eb2e8f9f7	4001	#define RTC_CR_UM_SHIFT 3
<>	144:ef7eb2e8f9f7	4002	#define RTC_CR_OSCE_MASK 0x100u
<>	144:ef7eb2e8f9f7	4003	#define RTC_CR_OSCE_SHIFT 8
<>	144:ef7eb2e8f9f7	4004	#define RTC_CR_CLKO_MASK 0x200u
<>	144:ef7eb2e8f9f7	4005	#define RTC_CR_CLKO_SHIFT 9
<>	144:ef7eb2e8f9f7	4006	#define RTC_CR_SC16P_MASK 0x400u
<>	144:ef7eb2e8f9f7	4007	#define RTC_CR_SC16P_SHIFT 10
<>	144:ef7eb2e8f9f7	4008	#define RTC_CR_SC8P_MASK 0x800u
<>	144:ef7eb2e8f9f7	4009	#define RTC_CR_SC8P_SHIFT 11
<>	144:ef7eb2e8f9f7	4010	#define RTC_CR_SC4P_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4011	#define RTC_CR_SC4P_SHIFT 12
<>	144:ef7eb2e8f9f7	4012	#define RTC_CR_SC2P_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4013	#define RTC_CR_SC2P_SHIFT 13
<>	144:ef7eb2e8f9f7	4014	/* SR Bit Fields */
<>	144:ef7eb2e8f9f7	4015	#define RTC_SR_TIF_MASK 0x1u
<>	144:ef7eb2e8f9f7	4016	#define RTC_SR_TIF_SHIFT 0
<>	144:ef7eb2e8f9f7	4017	#define RTC_SR_TOF_MASK 0x2u
<>	144:ef7eb2e8f9f7	4018	#define RTC_SR_TOF_SHIFT 1
<>	144:ef7eb2e8f9f7	4019	#define RTC_SR_TAF_MASK 0x4u
<>	144:ef7eb2e8f9f7	4020	#define RTC_SR_TAF_SHIFT 2
<>	144:ef7eb2e8f9f7	4021	#define RTC_SR_TCE_MASK 0x10u
<>	144:ef7eb2e8f9f7	4022	#define RTC_SR_TCE_SHIFT 4
<>	144:ef7eb2e8f9f7	4023	/* LR Bit Fields */
<>	144:ef7eb2e8f9f7	4024	#define RTC_LR_TCL_MASK 0x8u
<>	144:ef7eb2e8f9f7	4025	#define RTC_LR_TCL_SHIFT 3
<>	144:ef7eb2e8f9f7	4026	#define RTC_LR_CRL_MASK 0x10u
<>	144:ef7eb2e8f9f7	4027	#define RTC_LR_CRL_SHIFT 4
<>	144:ef7eb2e8f9f7	4028	#define RTC_LR_SRL_MASK 0x20u
<>	144:ef7eb2e8f9f7	4029	#define RTC_LR_SRL_SHIFT 5
<>	144:ef7eb2e8f9f7	4030	#define RTC_LR_LRL_MASK 0x40u
<>	144:ef7eb2e8f9f7	4031	#define RTC_LR_LRL_SHIFT 6
<>	144:ef7eb2e8f9f7	4032	/* IER Bit Fields */
<>	144:ef7eb2e8f9f7	4033	#define RTC_IER_TIIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	4034	#define RTC_IER_TIIE_SHIFT 0
<>	144:ef7eb2e8f9f7	4035	#define RTC_IER_TOIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	4036	#define RTC_IER_TOIE_SHIFT 1
<>	144:ef7eb2e8f9f7	4037	#define RTC_IER_TAIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	4038	#define RTC_IER_TAIE_SHIFT 2
<>	144:ef7eb2e8f9f7	4039	#define RTC_IER_TSIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	4040	#define RTC_IER_TSIE_SHIFT 4
<>	144:ef7eb2e8f9f7	4041	/* WAR Bit Fields */
<>	144:ef7eb2e8f9f7	4042	#define RTC_WAR_TSRW_MASK 0x1u
<>	144:ef7eb2e8f9f7	4043	#define RTC_WAR_TSRW_SHIFT 0
<>	144:ef7eb2e8f9f7	4044	#define RTC_WAR_TPRW_MASK 0x2u
<>	144:ef7eb2e8f9f7	4045	#define RTC_WAR_TPRW_SHIFT 1
<>	144:ef7eb2e8f9f7	4046	#define RTC_WAR_TARW_MASK 0x4u
<>	144:ef7eb2e8f9f7	4047	#define RTC_WAR_TARW_SHIFT 2
<>	144:ef7eb2e8f9f7	4048	#define RTC_WAR_TCRW_MASK 0x8u
<>	144:ef7eb2e8f9f7	4049	#define RTC_WAR_TCRW_SHIFT 3
<>	144:ef7eb2e8f9f7	4050	#define RTC_WAR_CRW_MASK 0x10u
<>	144:ef7eb2e8f9f7	4051	#define RTC_WAR_CRW_SHIFT 4
<>	144:ef7eb2e8f9f7	4052	#define RTC_WAR_SRW_MASK 0x20u
<>	144:ef7eb2e8f9f7	4053	#define RTC_WAR_SRW_SHIFT 5
<>	144:ef7eb2e8f9f7	4054	#define RTC_WAR_LRW_MASK 0x40u
<>	144:ef7eb2e8f9f7	4055	#define RTC_WAR_LRW_SHIFT 6
<>	144:ef7eb2e8f9f7	4056	#define RTC_WAR_IERW_MASK 0x80u
<>	144:ef7eb2e8f9f7	4057	#define RTC_WAR_IERW_SHIFT 7
<>	144:ef7eb2e8f9f7	4058	/* RAR Bit Fields */
<>	144:ef7eb2e8f9f7	4059	#define RTC_RAR_TSRR_MASK 0x1u
<>	144:ef7eb2e8f9f7	4060	#define RTC_RAR_TSRR_SHIFT 0
<>	144:ef7eb2e8f9f7	4061	#define RTC_RAR_TPRR_MASK 0x2u
<>	144:ef7eb2e8f9f7	4062	#define RTC_RAR_TPRR_SHIFT 1
<>	144:ef7eb2e8f9f7	4063	#define RTC_RAR_TARR_MASK 0x4u
<>	144:ef7eb2e8f9f7	4064	#define RTC_RAR_TARR_SHIFT 2
<>	144:ef7eb2e8f9f7	4065	#define RTC_RAR_TCRR_MASK 0x8u
<>	144:ef7eb2e8f9f7	4066	#define RTC_RAR_TCRR_SHIFT 3
<>	144:ef7eb2e8f9f7	4067	#define RTC_RAR_CRR_MASK 0x10u
<>	144:ef7eb2e8f9f7	4068	#define RTC_RAR_CRR_SHIFT 4
<>	144:ef7eb2e8f9f7	4069	#define RTC_RAR_SRR_MASK 0x20u
<>	144:ef7eb2e8f9f7	4070	#define RTC_RAR_SRR_SHIFT 5
<>	144:ef7eb2e8f9f7	4071	#define RTC_RAR_LRR_MASK 0x40u
<>	144:ef7eb2e8f9f7	4072	#define RTC_RAR_LRR_SHIFT 6
<>	144:ef7eb2e8f9f7	4073	#define RTC_RAR_IERR_MASK 0x80u
<>	144:ef7eb2e8f9f7	4074	#define RTC_RAR_IERR_SHIFT 7
<>	144:ef7eb2e8f9f7	4075
<>	144:ef7eb2e8f9f7	4076	/**
<>	144:ef7eb2e8f9f7	4077	* @}
<>	144:ef7eb2e8f9f7	4078	/ / end of group RTC_Register_Masks */
<>	144:ef7eb2e8f9f7	4079
<>	144:ef7eb2e8f9f7	4080
<>	144:ef7eb2e8f9f7	4081	/* RTC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4082	/** Peripheral RTC base address */
<>	144:ef7eb2e8f9f7	4083	#define RTC_BASE (0x4003D000u)
<>	144:ef7eb2e8f9f7	4084	/** Peripheral RTC base pointer */
<>	144:ef7eb2e8f9f7	4085	#define RTC ((RTC_Type *)RTC_BASE)
<>	144:ef7eb2e8f9f7	4086
<>	144:ef7eb2e8f9f7	4087	/**
<>	144:ef7eb2e8f9f7	4088	* @}
<>	144:ef7eb2e8f9f7	4089	/ / end of group RTC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4090
<>	144:ef7eb2e8f9f7	4091
<>	144:ef7eb2e8f9f7	4092	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4093	-- SIM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4094	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4095
<>	144:ef7eb2e8f9f7	4096	/**
<>	144:ef7eb2e8f9f7	4097	* @addtogroup SIM_Peripheral_Access_Layer SIM Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4098	* @{
<>	144:ef7eb2e8f9f7	4099	*/
<>	144:ef7eb2e8f9f7	4100
<>	144:ef7eb2e8f9f7	4101	/** SIM - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4102	typedef struct {
<>	144:ef7eb2e8f9f7	4103	__IO uint32_t SOPT1; /*< System Options Register 1, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4104	__IO uint32_t SOPT1CFG; /*< SOPT1 Configuration Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	4105	uint8_t RESERVED_0[4092];
<>	144:ef7eb2e8f9f7	4106	__IO uint32_t SOPT2; /*< System Options Register 2, offset: 0x1004 /
<>	144:ef7eb2e8f9f7	4107	uint8_t RESERVED_1[4];
<>	144:ef7eb2e8f9f7	4108	__IO uint32_t SOPT4; /*< System Options Register 4, offset: 0x100C /
<>	144:ef7eb2e8f9f7	4109	__IO uint32_t SOPT5; /*< System Options Register 5, offset: 0x1010 /
<>	144:ef7eb2e8f9f7	4110	uint8_t RESERVED_2[4];
<>	144:ef7eb2e8f9f7	4111	__IO uint32_t SOPT7; /*< System Options Register 7, offset: 0x1018 /
<>	144:ef7eb2e8f9f7	4112	uint8_t RESERVED_3[8];
<>	144:ef7eb2e8f9f7	4113	__I uint32_t SDID; /*< System Device Identification Register, offset: 0x1024 /
<>	144:ef7eb2e8f9f7	4114	__IO uint32_t SCGC1; /*< System Clock Gating Control Register 1, offset: 0x1028 /
<>	144:ef7eb2e8f9f7	4115	__IO uint32_t SCGC2; /*< System Clock Gating Control Register 2, offset: 0x102C /
<>	144:ef7eb2e8f9f7	4116	__IO uint32_t SCGC3; /*< System Clock Gating Control Register 3, offset: 0x1030 /
<>	144:ef7eb2e8f9f7	4117	__IO uint32_t SCGC4; /*< System Clock Gating Control Register 4, offset: 0x1034 /
<>	144:ef7eb2e8f9f7	4118	__IO uint32_t SCGC5; /*< System Clock Gating Control Register 5, offset: 0x1038 /
<>	144:ef7eb2e8f9f7	4119	__IO uint32_t SCGC6; /*< System Clock Gating Control Register 6, offset: 0x103C /
<>	144:ef7eb2e8f9f7	4120	__IO uint32_t SCGC7; /*< System Clock Gating Control Register 7, offset: 0x1040 /
<>	144:ef7eb2e8f9f7	4121	__IO uint32_t CLKDIV1; /*< System Clock Divider Register 1, offset: 0x1044 /
<>	144:ef7eb2e8f9f7	4122	__IO uint32_t CLKDIV2; /*< System Clock Divider Register 2, offset: 0x1048 /
<>	144:ef7eb2e8f9f7	4123	__IO uint32_t FCFG1; /*< Flash Configuration Register 1, offset: 0x104C /
<>	144:ef7eb2e8f9f7	4124	__I uint32_t FCFG2; /*< Flash Configuration Register 2, offset: 0x1050 /
<>	144:ef7eb2e8f9f7	4125	__I uint32_t UIDH; /*< Unique Identification Register High, offset: 0x1054 /
<>	144:ef7eb2e8f9f7	4126	__I uint32_t UIDMH; /*< Unique Identification Register Mid-High, offset: 0x1058 /
<>	144:ef7eb2e8f9f7	4127	__I uint32_t UIDML; /*< Unique Identification Register Mid Low, offset: 0x105C /
<>	144:ef7eb2e8f9f7	4128	__I uint32_t UIDL; /*< Unique Identification Register Low, offset: 0x1060 /
<>	144:ef7eb2e8f9f7	4129	} SIM_Type;
<>	144:ef7eb2e8f9f7	4130
<>	144:ef7eb2e8f9f7	4131	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4132	-- SIM Register Masks
<>	144:ef7eb2e8f9f7	4133	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4134
<>	144:ef7eb2e8f9f7	4135	/**
<>	144:ef7eb2e8f9f7	4136	* @addtogroup SIM_Register_Masks SIM Register Masks
<>	144:ef7eb2e8f9f7	4137	* @{
<>	144:ef7eb2e8f9f7	4138	*/
<>	144:ef7eb2e8f9f7	4139
<>	144:ef7eb2e8f9f7	4140	/* SOPT1 Bit Fields */
<>	144:ef7eb2e8f9f7	4141	#define SIM_SOPT1_RAMSIZE_MASK 0xF000u
<>	144:ef7eb2e8f9f7	4142	#define SIM_SOPT1_RAMSIZE_SHIFT 12
<>	144:ef7eb2e8f9f7	4143	#define SIM_SOPT1_RAMSIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT1_RAMSIZE_SHIFT))&SIM_SOPT1_RAMSIZE_MASK)
<>	144:ef7eb2e8f9f7	4144	#define SIM_SOPT1_OSC32KSEL_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	4145	#define SIM_SOPT1_OSC32KSEL_SHIFT 18
<>	144:ef7eb2e8f9f7	4146	#define SIM_SOPT1_OSC32KSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT1_OSC32KSEL_SHIFT))&SIM_SOPT1_OSC32KSEL_MASK)
<>	144:ef7eb2e8f9f7	4147	#define SIM_SOPT1_USBVSTBY_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	4148	#define SIM_SOPT1_USBVSTBY_SHIFT 29
<>	144:ef7eb2e8f9f7	4149	#define SIM_SOPT1_USBSSTBY_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	4150	#define SIM_SOPT1_USBSSTBY_SHIFT 30
<>	144:ef7eb2e8f9f7	4151	#define SIM_SOPT1_USBREGEN_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4152	#define SIM_SOPT1_USBREGEN_SHIFT 31
<>	144:ef7eb2e8f9f7	4153	/* SOPT1CFG Bit Fields */
<>	144:ef7eb2e8f9f7	4154	#define SIM_SOPT1CFG_URWE_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4155	#define SIM_SOPT1CFG_URWE_SHIFT 24
<>	144:ef7eb2e8f9f7	4156	#define SIM_SOPT1CFG_UVSWE_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4157	#define SIM_SOPT1CFG_UVSWE_SHIFT 25
<>	144:ef7eb2e8f9f7	4158	#define SIM_SOPT1CFG_USSWE_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4159	#define SIM_SOPT1CFG_USSWE_SHIFT 26
<>	144:ef7eb2e8f9f7	4160	/* SOPT2 Bit Fields */
<>	144:ef7eb2e8f9f7	4161	#define SIM_SOPT2_RTCCLKOUTSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	4162	#define SIM_SOPT2_RTCCLKOUTSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	4163	#define SIM_SOPT2_CLKOUTSEL_MASK 0xE0u
<>	144:ef7eb2e8f9f7	4164	#define SIM_SOPT2_CLKOUTSEL_SHIFT 5
<>	144:ef7eb2e8f9f7	4165	#define SIM_SOPT2_CLKOUTSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT2_CLKOUTSEL_SHIFT))&SIM_SOPT2_CLKOUTSEL_MASK)
<>	144:ef7eb2e8f9f7	4166	#define SIM_SOPT2_PTD7PAD_MASK 0x800u
<>	144:ef7eb2e8f9f7	4167	#define SIM_SOPT2_PTD7PAD_SHIFT 11
<>	144:ef7eb2e8f9f7	4168	#define SIM_SOPT2_TRACECLKSEL_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4169	#define SIM_SOPT2_TRACECLKSEL_SHIFT 12
<>	144:ef7eb2e8f9f7	4170	#define SIM_SOPT2_PLLFLLSEL_MASK 0x10000u
<>	144:ef7eb2e8f9f7	4171	#define SIM_SOPT2_PLLFLLSEL_SHIFT 16
<>	144:ef7eb2e8f9f7	4172	#define SIM_SOPT2_USBSRC_MASK 0x40000u
<>	144:ef7eb2e8f9f7	4173	#define SIM_SOPT2_USBSRC_SHIFT 18
<>	144:ef7eb2e8f9f7	4174	/* SOPT4 Bit Fields */
<>	144:ef7eb2e8f9f7	4175	#define SIM_SOPT4_FTM0FLT0_MASK 0x1u
<>	144:ef7eb2e8f9f7	4176	#define SIM_SOPT4_FTM0FLT0_SHIFT 0
<>	144:ef7eb2e8f9f7	4177	#define SIM_SOPT4_FTM0FLT1_MASK 0x2u
<>	144:ef7eb2e8f9f7	4178	#define SIM_SOPT4_FTM0FLT1_SHIFT 1
<>	144:ef7eb2e8f9f7	4179	#define SIM_SOPT4_FTM0FLT2_MASK 0x4u
<>	144:ef7eb2e8f9f7	4180	#define SIM_SOPT4_FTM0FLT2_SHIFT 2
<>	144:ef7eb2e8f9f7	4181	#define SIM_SOPT4_FTM1FLT0_MASK 0x10u
<>	144:ef7eb2e8f9f7	4182	#define SIM_SOPT4_FTM1FLT0_SHIFT 4
<>	144:ef7eb2e8f9f7	4183	#define SIM_SOPT4_FTM2FLT0_MASK 0x100u
<>	144:ef7eb2e8f9f7	4184	#define SIM_SOPT4_FTM2FLT0_SHIFT 8
<>	144:ef7eb2e8f9f7	4185	#define SIM_SOPT4_FTM1CH0SRC_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	4186	#define SIM_SOPT4_FTM1CH0SRC_SHIFT 18
<>	144:ef7eb2e8f9f7	4187	#define SIM_SOPT4_FTM1CH0SRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT4_FTM1CH0SRC_SHIFT))&SIM_SOPT4_FTM1CH0SRC_MASK)
<>	144:ef7eb2e8f9f7	4188	#define SIM_SOPT4_FTM2CH0SRC_MASK 0x300000u
<>	144:ef7eb2e8f9f7	4189	#define SIM_SOPT4_FTM2CH0SRC_SHIFT 20
<>	144:ef7eb2e8f9f7	4190	#define SIM_SOPT4_FTM2CH0SRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT4_FTM2CH0SRC_SHIFT))&SIM_SOPT4_FTM2CH0SRC_MASK)
<>	144:ef7eb2e8f9f7	4191	#define SIM_SOPT4_FTM0CLKSEL_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4192	#define SIM_SOPT4_FTM0CLKSEL_SHIFT 24
<>	144:ef7eb2e8f9f7	4193	#define SIM_SOPT4_FTM1CLKSEL_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4194	#define SIM_SOPT4_FTM1CLKSEL_SHIFT 25
<>	144:ef7eb2e8f9f7	4195	#define SIM_SOPT4_FTM2CLKSEL_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4196	#define SIM_SOPT4_FTM2CLKSEL_SHIFT 26
<>	144:ef7eb2e8f9f7	4197	#define SIM_SOPT4_FTM0TRG0SRC_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	4198	#define SIM_SOPT4_FTM0TRG0SRC_SHIFT 28
<>	144:ef7eb2e8f9f7	4199	#define SIM_SOPT4_FTM0TRG1SRC_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	4200	#define SIM_SOPT4_FTM0TRG1SRC_SHIFT 29
<>	144:ef7eb2e8f9f7	4201	/* SOPT5 Bit Fields */
<>	144:ef7eb2e8f9f7	4202	#define SIM_SOPT5_UART0TXSRC_MASK 0x1u
<>	144:ef7eb2e8f9f7	4203	#define SIM_SOPT5_UART0TXSRC_SHIFT 0
<>	144:ef7eb2e8f9f7	4204	#define SIM_SOPT5_UART0RXSRC_MASK 0xCu
<>	144:ef7eb2e8f9f7	4205	#define SIM_SOPT5_UART0RXSRC_SHIFT 2
<>	144:ef7eb2e8f9f7	4206	#define SIM_SOPT5_UART0RXSRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT5_UART0RXSRC_SHIFT))&SIM_SOPT5_UART0RXSRC_MASK)
<>	144:ef7eb2e8f9f7	4207	#define SIM_SOPT5_UART1TXSRC_MASK 0x10u
<>	144:ef7eb2e8f9f7	4208	#define SIM_SOPT5_UART1TXSRC_SHIFT 4
<>	144:ef7eb2e8f9f7	4209	#define SIM_SOPT5_UART1RXSRC_MASK 0xC0u
<>	144:ef7eb2e8f9f7	4210	#define SIM_SOPT5_UART1RXSRC_SHIFT 6
<>	144:ef7eb2e8f9f7	4211	#define SIM_SOPT5_UART1RXSRC(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT5_UART1RXSRC_SHIFT))&SIM_SOPT5_UART1RXSRC_MASK)
<>	144:ef7eb2e8f9f7	4212	/* SOPT7 Bit Fields */
<>	144:ef7eb2e8f9f7	4213	#define SIM_SOPT7_ADC0TRGSEL_MASK 0xFu
<>	144:ef7eb2e8f9f7	4214	#define SIM_SOPT7_ADC0TRGSEL_SHIFT 0
<>	144:ef7eb2e8f9f7	4215	#define SIM_SOPT7_ADC0TRGSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT7_ADC0TRGSEL_SHIFT))&SIM_SOPT7_ADC0TRGSEL_MASK)
<>	144:ef7eb2e8f9f7	4216	#define SIM_SOPT7_ADC0PRETRGSEL_MASK 0x10u
<>	144:ef7eb2e8f9f7	4217	#define SIM_SOPT7_ADC0PRETRGSEL_SHIFT 4
<>	144:ef7eb2e8f9f7	4218	#define SIM_SOPT7_ADC0ALTTRGEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4219	#define SIM_SOPT7_ADC0ALTTRGEN_SHIFT 7
<>	144:ef7eb2e8f9f7	4220	#define SIM_SOPT7_ADC1TRGSEL_MASK 0xF00u
<>	144:ef7eb2e8f9f7	4221	#define SIM_SOPT7_ADC1TRGSEL_SHIFT 8
<>	144:ef7eb2e8f9f7	4222	#define SIM_SOPT7_ADC1TRGSEL(x) (((uint32_t)(((uint32_t)(x))<<SIM_SOPT7_ADC1TRGSEL_SHIFT))&SIM_SOPT7_ADC1TRGSEL_MASK)
<>	144:ef7eb2e8f9f7	4223	#define SIM_SOPT7_ADC1PRETRGSEL_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4224	#define SIM_SOPT7_ADC1PRETRGSEL_SHIFT 12
<>	144:ef7eb2e8f9f7	4225	#define SIM_SOPT7_ADC1ALTTRGEN_MASK 0x8000u
<>	144:ef7eb2e8f9f7	4226	#define SIM_SOPT7_ADC1ALTTRGEN_SHIFT 15
<>	144:ef7eb2e8f9f7	4227	/* SDID Bit Fields */
<>	144:ef7eb2e8f9f7	4228	#define SIM_SDID_PINID_MASK 0xFu
<>	144:ef7eb2e8f9f7	4229	#define SIM_SDID_PINID_SHIFT 0
<>	144:ef7eb2e8f9f7	4230	#define SIM_SDID_PINID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_PINID_SHIFT))&SIM_SDID_PINID_MASK)
<>	144:ef7eb2e8f9f7	4231	#define SIM_SDID_FAMID_MASK 0x70u
<>	144:ef7eb2e8f9f7	4232	#define SIM_SDID_FAMID_SHIFT 4
<>	144:ef7eb2e8f9f7	4233	#define SIM_SDID_FAMID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_FAMID_SHIFT))&SIM_SDID_FAMID_MASK)
<>	144:ef7eb2e8f9f7	4234	#define SIM_SDID_REVID_MASK 0xF000u
<>	144:ef7eb2e8f9f7	4235	#define SIM_SDID_REVID_SHIFT 12
<>	144:ef7eb2e8f9f7	4236	#define SIM_SDID_REVID(x) (((uint32_t)(((uint32_t)(x))<<SIM_SDID_REVID_SHIFT))&SIM_SDID_REVID_MASK)
<>	144:ef7eb2e8f9f7	4237	/* SCGC2 Bit Fields */
<>	144:ef7eb2e8f9f7	4238	#define SIM_SCGC2_DAC0_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4239	#define SIM_SCGC2_DAC0_SHIFT 12
<>	144:ef7eb2e8f9f7	4240	/* SCGC3 Bit Fields */
<>	144:ef7eb2e8f9f7	4241	#define SIM_SCGC3_FTM2_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4242	#define SIM_SCGC3_FTM2_SHIFT 24
<>	144:ef7eb2e8f9f7	4243	#define SIM_SCGC3_ADC1_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4244	#define SIM_SCGC3_ADC1_SHIFT 27
<>	144:ef7eb2e8f9f7	4245	/* SCGC4 Bit Fields */
<>	144:ef7eb2e8f9f7	4246	#define SIM_SCGC4_EWM_MASK 0x2u
<>	144:ef7eb2e8f9f7	4247	#define SIM_SCGC4_EWM_SHIFT 1
<>	144:ef7eb2e8f9f7	4248	#define SIM_SCGC4_CMT_MASK 0x4u
<>	144:ef7eb2e8f9f7	4249	#define SIM_SCGC4_CMT_SHIFT 2
<>	144:ef7eb2e8f9f7	4250	#define SIM_SCGC4_I2C0_MASK 0x40u
<>	144:ef7eb2e8f9f7	4251	#define SIM_SCGC4_I2C0_SHIFT 6
<>	144:ef7eb2e8f9f7	4252	#define SIM_SCGC4_I2C1_MASK 0x80u
<>	144:ef7eb2e8f9f7	4253	#define SIM_SCGC4_I2C1_SHIFT 7
<>	144:ef7eb2e8f9f7	4254	#define SIM_SCGC4_UART0_MASK 0x400u
<>	144:ef7eb2e8f9f7	4255	#define SIM_SCGC4_UART0_SHIFT 10
<>	144:ef7eb2e8f9f7	4256	#define SIM_SCGC4_UART1_MASK 0x800u
<>	144:ef7eb2e8f9f7	4257	#define SIM_SCGC4_UART1_SHIFT 11
<>	144:ef7eb2e8f9f7	4258	#define SIM_SCGC4_UART2_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4259	#define SIM_SCGC4_UART2_SHIFT 12
<>	144:ef7eb2e8f9f7	4260	#define SIM_SCGC4_USBOTG_MASK 0x40000u
<>	144:ef7eb2e8f9f7	4261	#define SIM_SCGC4_USBOTG_SHIFT 18
<>	144:ef7eb2e8f9f7	4262	#define SIM_SCGC4_CMP_MASK 0x80000u
<>	144:ef7eb2e8f9f7	4263	#define SIM_SCGC4_CMP_SHIFT 19
<>	144:ef7eb2e8f9f7	4264	#define SIM_SCGC4_VREF_MASK 0x100000u
<>	144:ef7eb2e8f9f7	4265	#define SIM_SCGC4_VREF_SHIFT 20
<>	144:ef7eb2e8f9f7	4266	/* SCGC5 Bit Fields */
<>	144:ef7eb2e8f9f7	4267	#define SIM_SCGC5_LPTIMER_MASK 0x1u
<>	144:ef7eb2e8f9f7	4268	#define SIM_SCGC5_LPTIMER_SHIFT 0
<>	144:ef7eb2e8f9f7	4269	#define SIM_SCGC5_TSI_MASK 0x20u
<>	144:ef7eb2e8f9f7	4270	#define SIM_SCGC5_TSI_SHIFT 5
<>	144:ef7eb2e8f9f7	4271	#define SIM_SCGC5_PORTA_MASK 0x200u
<>	144:ef7eb2e8f9f7	4272	#define SIM_SCGC5_PORTA_SHIFT 9
<>	144:ef7eb2e8f9f7	4273	#define SIM_SCGC5_PORTB_MASK 0x400u
<>	144:ef7eb2e8f9f7	4274	#define SIM_SCGC5_PORTB_SHIFT 10
<>	144:ef7eb2e8f9f7	4275	#define SIM_SCGC5_PORTC_MASK 0x800u
<>	144:ef7eb2e8f9f7	4276	#define SIM_SCGC5_PORTC_SHIFT 11
<>	144:ef7eb2e8f9f7	4277	#define SIM_SCGC5_PORTD_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4278	#define SIM_SCGC5_PORTD_SHIFT 12
<>	144:ef7eb2e8f9f7	4279	#define SIM_SCGC5_PORTE_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4280	#define SIM_SCGC5_PORTE_SHIFT 13
<>	144:ef7eb2e8f9f7	4281	/* SCGC6 Bit Fields */
<>	144:ef7eb2e8f9f7	4282	#define SIM_SCGC6_FTFL_MASK 0x1u
<>	144:ef7eb2e8f9f7	4283	#define SIM_SCGC6_FTFL_SHIFT 0
<>	144:ef7eb2e8f9f7	4284	#define SIM_SCGC6_DMAMUX_MASK 0x2u
<>	144:ef7eb2e8f9f7	4285	#define SIM_SCGC6_DMAMUX_SHIFT 1
<>	144:ef7eb2e8f9f7	4286	#define SIM_SCGC6_FLEXCAN0_MASK 0x10u
<>	144:ef7eb2e8f9f7	4287	#define SIM_SCGC6_FLEXCAN0_SHIFT 4
<>	144:ef7eb2e8f9f7	4288	#define SIM_SCGC6_SPI0_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4289	#define SIM_SCGC6_SPI0_SHIFT 12
<>	144:ef7eb2e8f9f7	4290	#define SIM_SCGC6_SPI1_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4291	#define SIM_SCGC6_SPI1_SHIFT 13
<>	144:ef7eb2e8f9f7	4292	#define SIM_SCGC6_I2S_MASK 0x8000u
<>	144:ef7eb2e8f9f7	4293	#define SIM_SCGC6_I2S_SHIFT 15
<>	144:ef7eb2e8f9f7	4294	#define SIM_SCGC6_CRC_MASK 0x40000u
<>	144:ef7eb2e8f9f7	4295	#define SIM_SCGC6_CRC_SHIFT 18
<>	144:ef7eb2e8f9f7	4296	#define SIM_SCGC6_USBDCD_MASK 0x200000u
<>	144:ef7eb2e8f9f7	4297	#define SIM_SCGC6_USBDCD_SHIFT 21
<>	144:ef7eb2e8f9f7	4298	#define SIM_SCGC6_PDB_MASK 0x400000u
<>	144:ef7eb2e8f9f7	4299	#define SIM_SCGC6_PDB_SHIFT 22
<>	144:ef7eb2e8f9f7	4300	#define SIM_SCGC6_PIT_MASK 0x800000u
<>	144:ef7eb2e8f9f7	4301	#define SIM_SCGC6_PIT_SHIFT 23
<>	144:ef7eb2e8f9f7	4302	#define SIM_SCGC6_FTM0_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4303	#define SIM_SCGC6_FTM0_SHIFT 24
<>	144:ef7eb2e8f9f7	4304	#define SIM_SCGC6_FTM1_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4305	#define SIM_SCGC6_FTM1_SHIFT 25
<>	144:ef7eb2e8f9f7	4306	#define SIM_SCGC6_ADC0_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4307	#define SIM_SCGC6_ADC0_SHIFT 27
<>	144:ef7eb2e8f9f7	4308	#define SIM_SCGC6_RTC_MASK 0x20000000u
<>	144:ef7eb2e8f9f7	4309	#define SIM_SCGC6_RTC_SHIFT 29
<>	144:ef7eb2e8f9f7	4310	/* SCGC7 Bit Fields */
<>	144:ef7eb2e8f9f7	4311	#define SIM_SCGC7_DMA_MASK 0x2u
<>	144:ef7eb2e8f9f7	4312	#define SIM_SCGC7_DMA_SHIFT 1
<>	144:ef7eb2e8f9f7	4313	/* CLKDIV1 Bit Fields */
<>	144:ef7eb2e8f9f7	4314	#define SIM_CLKDIV1_OUTDIV4_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	4315	#define SIM_CLKDIV1_OUTDIV4_SHIFT 16
<>	144:ef7eb2e8f9f7	4316	#define SIM_CLKDIV1_OUTDIV4(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV1_OUTDIV4_SHIFT))&SIM_CLKDIV1_OUTDIV4_MASK)
<>	144:ef7eb2e8f9f7	4317	#define SIM_CLKDIV1_OUTDIV2_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	4318	#define SIM_CLKDIV1_OUTDIV2_SHIFT 24
<>	144:ef7eb2e8f9f7	4319	#define SIM_CLKDIV1_OUTDIV2(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV1_OUTDIV2_SHIFT))&SIM_CLKDIV1_OUTDIV2_MASK)
<>	144:ef7eb2e8f9f7	4320	#define SIM_CLKDIV1_OUTDIV1_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	4321	#define SIM_CLKDIV1_OUTDIV1_SHIFT 28
<>	144:ef7eb2e8f9f7	4322	#define SIM_CLKDIV1_OUTDIV1(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV1_OUTDIV1_SHIFT))&SIM_CLKDIV1_OUTDIV1_MASK)
<>	144:ef7eb2e8f9f7	4323	/* CLKDIV2 Bit Fields */
<>	144:ef7eb2e8f9f7	4324	#define SIM_CLKDIV2_USBFRAC_MASK 0x1u
<>	144:ef7eb2e8f9f7	4325	#define SIM_CLKDIV2_USBFRAC_SHIFT 0
<>	144:ef7eb2e8f9f7	4326	#define SIM_CLKDIV2_USBDIV_MASK 0xEu
<>	144:ef7eb2e8f9f7	4327	#define SIM_CLKDIV2_USBDIV_SHIFT 1
<>	144:ef7eb2e8f9f7	4328	#define SIM_CLKDIV2_USBDIV(x) (((uint32_t)(((uint32_t)(x))<<SIM_CLKDIV2_USBDIV_SHIFT))&SIM_CLKDIV2_USBDIV_MASK)
<>	144:ef7eb2e8f9f7	4329	/* FCFG1 Bit Fields */
<>	144:ef7eb2e8f9f7	4330	#define SIM_FCFG1_FLASHDIS_MASK 0x1u
<>	144:ef7eb2e8f9f7	4331	#define SIM_FCFG1_FLASHDIS_SHIFT 0
<>	144:ef7eb2e8f9f7	4332	#define SIM_FCFG1_FLASHDOZE_MASK 0x2u
<>	144:ef7eb2e8f9f7	4333	#define SIM_FCFG1_FLASHDOZE_SHIFT 1
<>	144:ef7eb2e8f9f7	4334	#define SIM_FCFG1_DEPART_MASK 0xF00u
<>	144:ef7eb2e8f9f7	4335	#define SIM_FCFG1_DEPART_SHIFT 8
<>	144:ef7eb2e8f9f7	4336	#define SIM_FCFG1_DEPART(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG1_DEPART_SHIFT))&SIM_FCFG1_DEPART_MASK)
<>	144:ef7eb2e8f9f7	4337	#define SIM_FCFG1_EESIZE_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	4338	#define SIM_FCFG1_EESIZE_SHIFT 16
<>	144:ef7eb2e8f9f7	4339	#define SIM_FCFG1_EESIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG1_EESIZE_SHIFT))&SIM_FCFG1_EESIZE_MASK)
<>	144:ef7eb2e8f9f7	4340	#define SIM_FCFG1_PFSIZE_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	4341	#define SIM_FCFG1_PFSIZE_SHIFT 24
<>	144:ef7eb2e8f9f7	4342	#define SIM_FCFG1_PFSIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG1_PFSIZE_SHIFT))&SIM_FCFG1_PFSIZE_MASK)
<>	144:ef7eb2e8f9f7	4343	#define SIM_FCFG1_NVMSIZE_MASK 0xF0000000u
<>	144:ef7eb2e8f9f7	4344	#define SIM_FCFG1_NVMSIZE_SHIFT 28
<>	144:ef7eb2e8f9f7	4345	#define SIM_FCFG1_NVMSIZE(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG1_NVMSIZE_SHIFT))&SIM_FCFG1_NVMSIZE_MASK)
<>	144:ef7eb2e8f9f7	4346	/* FCFG2 Bit Fields */
<>	144:ef7eb2e8f9f7	4347	#define SIM_FCFG2_MAXADDR1_MASK 0x7F0000u
<>	144:ef7eb2e8f9f7	4348	#define SIM_FCFG2_MAXADDR1_SHIFT 16
<>	144:ef7eb2e8f9f7	4349	#define SIM_FCFG2_MAXADDR1(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG2_MAXADDR1_SHIFT))&SIM_FCFG2_MAXADDR1_MASK)
<>	144:ef7eb2e8f9f7	4350	#define SIM_FCFG2_PFLSH_MASK 0x800000u
<>	144:ef7eb2e8f9f7	4351	#define SIM_FCFG2_PFLSH_SHIFT 23
<>	144:ef7eb2e8f9f7	4352	#define SIM_FCFG2_MAXADDR0_MASK 0x7F000000u
<>	144:ef7eb2e8f9f7	4353	#define SIM_FCFG2_MAXADDR0_SHIFT 24
<>	144:ef7eb2e8f9f7	4354	#define SIM_FCFG2_MAXADDR0(x) (((uint32_t)(((uint32_t)(x))<<SIM_FCFG2_MAXADDR0_SHIFT))&SIM_FCFG2_MAXADDR0_MASK)
<>	144:ef7eb2e8f9f7	4355	/* UIDH Bit Fields */
<>	144:ef7eb2e8f9f7	4356	#define SIM_UIDH_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4357	#define SIM_UIDH_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	4358	#define SIM_UIDH_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDH_UID_SHIFT))&SIM_UIDH_UID_MASK)
<>	144:ef7eb2e8f9f7	4359	/* UIDMH Bit Fields */
<>	144:ef7eb2e8f9f7	4360	#define SIM_UIDMH_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4361	#define SIM_UIDMH_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	4362	#define SIM_UIDMH_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDMH_UID_SHIFT))&SIM_UIDMH_UID_MASK)
<>	144:ef7eb2e8f9f7	4363	/* UIDML Bit Fields */
<>	144:ef7eb2e8f9f7	4364	#define SIM_UIDML_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4365	#define SIM_UIDML_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	4366	#define SIM_UIDML_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDML_UID_SHIFT))&SIM_UIDML_UID_MASK)
<>	144:ef7eb2e8f9f7	4367	/* UIDL Bit Fields */
<>	144:ef7eb2e8f9f7	4368	#define SIM_UIDL_UID_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4369	#define SIM_UIDL_UID_SHIFT 0
<>	144:ef7eb2e8f9f7	4370	#define SIM_UIDL_UID(x) (((uint32_t)(((uint32_t)(x))<<SIM_UIDL_UID_SHIFT))&SIM_UIDL_UID_MASK)
<>	144:ef7eb2e8f9f7	4371
<>	144:ef7eb2e8f9f7	4372	/**
<>	144:ef7eb2e8f9f7	4373	* @}
<>	144:ef7eb2e8f9f7	4374	/ / end of group SIM_Register_Masks */
<>	144:ef7eb2e8f9f7	4375
<>	144:ef7eb2e8f9f7	4376
<>	144:ef7eb2e8f9f7	4377	/* SIM - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4378	/** Peripheral SIM base address */
<>	144:ef7eb2e8f9f7	4379	#define SIM_BASE (0x40047000u)
<>	144:ef7eb2e8f9f7	4380	/** Peripheral SIM base pointer */
<>	144:ef7eb2e8f9f7	4381	#define SIM ((SIM_Type *)SIM_BASE)
<>	144:ef7eb2e8f9f7	4382
<>	144:ef7eb2e8f9f7	4383	/**
<>	144:ef7eb2e8f9f7	4384	* @}
<>	144:ef7eb2e8f9f7	4385	/ / end of group SIM_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4386
<>	144:ef7eb2e8f9f7	4387
<>	144:ef7eb2e8f9f7	4388	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4389	-- SMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4390	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4391
<>	144:ef7eb2e8f9f7	4392	/**
<>	144:ef7eb2e8f9f7	4393	* @addtogroup SMC_Peripheral_Access_Layer SMC Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4394	* @{
<>	144:ef7eb2e8f9f7	4395	*/
<>	144:ef7eb2e8f9f7	4396
<>	144:ef7eb2e8f9f7	4397	/** SMC - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4398	typedef struct {
<>	144:ef7eb2e8f9f7	4399	__IO uint8_t PMPROT; /*< Power Mode Protection Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4400	__IO uint8_t PMCTRL; /*< Power Mode Control Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	4401	__IO uint8_t VLLSCTRL; /*< VLLS Control Register, offset: 0x2 /
<>	144:ef7eb2e8f9f7	4402	__I uint8_t PMSTAT; /*< Power Mode Status Register, offset: 0x3 /
<>	144:ef7eb2e8f9f7	4403	} SMC_Type;
<>	144:ef7eb2e8f9f7	4404
<>	144:ef7eb2e8f9f7	4405	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4406	-- SMC Register Masks
<>	144:ef7eb2e8f9f7	4407	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4408
<>	144:ef7eb2e8f9f7	4409	/**
<>	144:ef7eb2e8f9f7	4410	* @addtogroup SMC_Register_Masks SMC Register Masks
<>	144:ef7eb2e8f9f7	4411	* @{
<>	144:ef7eb2e8f9f7	4412	*/
<>	144:ef7eb2e8f9f7	4413
<>	144:ef7eb2e8f9f7	4414	/* PMPROT Bit Fields */
<>	144:ef7eb2e8f9f7	4415	#define SMC_PMPROT_AVLLS_MASK 0x2u
<>	144:ef7eb2e8f9f7	4416	#define SMC_PMPROT_AVLLS_SHIFT 1
<>	144:ef7eb2e8f9f7	4417	#define SMC_PMPROT_ALLS_MASK 0x8u
<>	144:ef7eb2e8f9f7	4418	#define SMC_PMPROT_ALLS_SHIFT 3
<>	144:ef7eb2e8f9f7	4419	#define SMC_PMPROT_AVLP_MASK 0x20u
<>	144:ef7eb2e8f9f7	4420	#define SMC_PMPROT_AVLP_SHIFT 5
<>	144:ef7eb2e8f9f7	4421	/* PMCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	4422	#define SMC_PMCTRL_STOPM_MASK 0x7u
<>	144:ef7eb2e8f9f7	4423	#define SMC_PMCTRL_STOPM_SHIFT 0
<>	144:ef7eb2e8f9f7	4424	#define SMC_PMCTRL_STOPM(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMCTRL_STOPM_SHIFT))&SMC_PMCTRL_STOPM_MASK)
<>	144:ef7eb2e8f9f7	4425	#define SMC_PMCTRL_STOPA_MASK 0x8u
<>	144:ef7eb2e8f9f7	4426	#define SMC_PMCTRL_STOPA_SHIFT 3
<>	144:ef7eb2e8f9f7	4427	#define SMC_PMCTRL_RUNM_MASK 0x60u
<>	144:ef7eb2e8f9f7	4428	#define SMC_PMCTRL_RUNM_SHIFT 5
<>	144:ef7eb2e8f9f7	4429	#define SMC_PMCTRL_RUNM(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMCTRL_RUNM_SHIFT))&SMC_PMCTRL_RUNM_MASK)
<>	144:ef7eb2e8f9f7	4430	#define SMC_PMCTRL_LPWUI_MASK 0x80u
<>	144:ef7eb2e8f9f7	4431	#define SMC_PMCTRL_LPWUI_SHIFT 7
<>	144:ef7eb2e8f9f7	4432	/* VLLSCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	4433	#define SMC_VLLSCTRL_VLLSM_MASK 0x7u
<>	144:ef7eb2e8f9f7	4434	#define SMC_VLLSCTRL_VLLSM_SHIFT 0
<>	144:ef7eb2e8f9f7	4435	#define SMC_VLLSCTRL_VLLSM(x) (((uint8_t)(((uint8_t)(x))<<SMC_VLLSCTRL_VLLSM_SHIFT))&SMC_VLLSCTRL_VLLSM_MASK)
<>	144:ef7eb2e8f9f7	4436	#define SMC_VLLSCTRL_PORPO_MASK 0x20u
<>	144:ef7eb2e8f9f7	4437	#define SMC_VLLSCTRL_PORPO_SHIFT 5
<>	144:ef7eb2e8f9f7	4438	/* PMSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	4439	#define SMC_PMSTAT_PMSTAT_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	4440	#define SMC_PMSTAT_PMSTAT_SHIFT 0
<>	144:ef7eb2e8f9f7	4441	#define SMC_PMSTAT_PMSTAT(x) (((uint8_t)(((uint8_t)(x))<<SMC_PMSTAT_PMSTAT_SHIFT))&SMC_PMSTAT_PMSTAT_MASK)
<>	144:ef7eb2e8f9f7	4442
<>	144:ef7eb2e8f9f7	4443	/**
<>	144:ef7eb2e8f9f7	4444	* @}
<>	144:ef7eb2e8f9f7	4445	/ / end of group SMC_Register_Masks */
<>	144:ef7eb2e8f9f7	4446
<>	144:ef7eb2e8f9f7	4447
<>	144:ef7eb2e8f9f7	4448	/* SMC - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4449	/** Peripheral SMC base address */
<>	144:ef7eb2e8f9f7	4450	#define SMC_BASE (0x4007E000u)
<>	144:ef7eb2e8f9f7	4451	/** Peripheral SMC base pointer */
<>	144:ef7eb2e8f9f7	4452	#define SMC ((SMC_Type *)SMC_BASE)
<>	144:ef7eb2e8f9f7	4453
<>	144:ef7eb2e8f9f7	4454	/**
<>	144:ef7eb2e8f9f7	4455	* @}
<>	144:ef7eb2e8f9f7	4456	/ / end of group SMC_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4457
<>	144:ef7eb2e8f9f7	4458
<>	144:ef7eb2e8f9f7	4459	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4460	-- SPI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4461	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4462
<>	144:ef7eb2e8f9f7	4463	/**
<>	144:ef7eb2e8f9f7	4464	* @addtogroup SPI_Peripheral_Access_Layer SPI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4465	* @{
<>	144:ef7eb2e8f9f7	4466	*/
<>	144:ef7eb2e8f9f7	4467
<>	144:ef7eb2e8f9f7	4468	/** SPI - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4469	typedef struct {
<>	144:ef7eb2e8f9f7	4470	__IO uint32_t MCR; /*< DSPI Module Configuration Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4471	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	4472	__IO uint32_t TCR; /*< DSPI Transfer Count Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	4473	union { /* offset: 0xC */
<>	144:ef7eb2e8f9f7	4474	__IO uint32_t CTAR[2]; /*< DSPI Clock and Transfer Attributes Register (In Master Mode), array offset: 0xC, array step: 0x4 /
<>	144:ef7eb2e8f9f7	4475	__IO uint32_t CTAR_SLAVE[1]; /*< DSPI Clock and Transfer Attributes Register (In Slave Mode), array offset: 0xC, array step: 0x4 /
<>	144:ef7eb2e8f9f7	4476	};
<>	144:ef7eb2e8f9f7	4477	uint8_t RESERVED_1[24];
<>	144:ef7eb2e8f9f7	4478	__IO uint32_t SR; /*< DSPI Status Register, offset: 0x2C /
<>	144:ef7eb2e8f9f7	4479	__IO uint32_t RSER; /*< DSPI DMA/Interrupt Request Select and Enable Register, offset: 0x30 /
<>	144:ef7eb2e8f9f7	4480	union { /* offset: 0x34 */
<>	144:ef7eb2e8f9f7	4481	__IO uint32_t PUSHR; /*< DSPI PUSH TX FIFO Register In Master Mode, offset: 0x34 /
<>	144:ef7eb2e8f9f7	4482	__IO uint32_t PUSHR_SLAVE; /*< DSPI PUSH TX FIFO Register In Slave Mode, offset: 0x34 /
<>	144:ef7eb2e8f9f7	4483	};
<>	144:ef7eb2e8f9f7	4484	__I uint32_t POPR; /*< DSPI POP RX FIFO Register, offset: 0x38 /
<>	144:ef7eb2e8f9f7	4485	__I uint32_t TXFR0; /*< DSPI Transmit FIFO Registers, offset: 0x3C /
<>	144:ef7eb2e8f9f7	4486	__I uint32_t TXFR1; /*< DSPI Transmit FIFO Registers, offset: 0x40 /
<>	144:ef7eb2e8f9f7	4487	__I uint32_t TXFR2; /*< DSPI Transmit FIFO Registers, offset: 0x44 /
<>	144:ef7eb2e8f9f7	4488	__I uint32_t TXFR3; /*< DSPI Transmit FIFO Registers, offset: 0x48 /
<>	144:ef7eb2e8f9f7	4489	uint8_t RESERVED_2[48];
<>	144:ef7eb2e8f9f7	4490	__I uint32_t RXFR0; /*< DSPI Receive FIFO Registers, offset: 0x7C /
<>	144:ef7eb2e8f9f7	4491	__I uint32_t RXFR1; /*< DSPI Receive FIFO Registers, offset: 0x80 /
<>	144:ef7eb2e8f9f7	4492	__I uint32_t RXFR2; /*< DSPI Receive FIFO Registers, offset: 0x84 /
<>	144:ef7eb2e8f9f7	4493	__I uint32_t RXFR3; /*< DSPI Receive FIFO Registers, offset: 0x88 /
<>	144:ef7eb2e8f9f7	4494	} SPI_Type;
<>	144:ef7eb2e8f9f7	4495
<>	144:ef7eb2e8f9f7	4496	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4497	-- SPI Register Masks
<>	144:ef7eb2e8f9f7	4498	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4499
<>	144:ef7eb2e8f9f7	4500	/**
<>	144:ef7eb2e8f9f7	4501	* @addtogroup SPI_Register_Masks SPI Register Masks
<>	144:ef7eb2e8f9f7	4502	* @{
<>	144:ef7eb2e8f9f7	4503	*/
<>	144:ef7eb2e8f9f7	4504
<>	144:ef7eb2e8f9f7	4505	/* MCR Bit Fields */
<>	144:ef7eb2e8f9f7	4506	#define SPI_MCR_HALT_MASK 0x1u
<>	144:ef7eb2e8f9f7	4507	#define SPI_MCR_HALT_SHIFT 0
<>	144:ef7eb2e8f9f7	4508	#define SPI_MCR_SMPL_PT_MASK 0x300u
<>	144:ef7eb2e8f9f7	4509	#define SPI_MCR_SMPL_PT_SHIFT 8
<>	144:ef7eb2e8f9f7	4510	#define SPI_MCR_SMPL_PT(x) (((uint32_t)(((uint32_t)(x))<<SPI_MCR_SMPL_PT_SHIFT))&SPI_MCR_SMPL_PT_MASK)
<>	144:ef7eb2e8f9f7	4511	#define SPI_MCR_CLR_RXF_MASK 0x400u
<>	144:ef7eb2e8f9f7	4512	#define SPI_MCR_CLR_RXF_SHIFT 10
<>	144:ef7eb2e8f9f7	4513	#define SPI_MCR_CLR_TXF_MASK 0x800u
<>	144:ef7eb2e8f9f7	4514	#define SPI_MCR_CLR_TXF_SHIFT 11
<>	144:ef7eb2e8f9f7	4515	#define SPI_MCR_DIS_RXF_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4516	#define SPI_MCR_DIS_RXF_SHIFT 12
<>	144:ef7eb2e8f9f7	4517	#define SPI_MCR_DIS_TXF_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4518	#define SPI_MCR_DIS_TXF_SHIFT 13
<>	144:ef7eb2e8f9f7	4519	#define SPI_MCR_MDIS_MASK 0x4000u
<>	144:ef7eb2e8f9f7	4520	#define SPI_MCR_MDIS_SHIFT 14
<>	144:ef7eb2e8f9f7	4521	#define SPI_MCR_DOZE_MASK 0x8000u
<>	144:ef7eb2e8f9f7	4522	#define SPI_MCR_DOZE_SHIFT 15
<>	144:ef7eb2e8f9f7	4523	#define SPI_MCR_PCSIS_MASK 0x3F0000u
<>	144:ef7eb2e8f9f7	4524	#define SPI_MCR_PCSIS_SHIFT 16
<>	144:ef7eb2e8f9f7	4525	#define SPI_MCR_PCSIS(x) (((uint32_t)(((uint32_t)(x))<<SPI_MCR_PCSIS_SHIFT))&SPI_MCR_PCSIS_MASK)
<>	144:ef7eb2e8f9f7	4526	#define SPI_MCR_ROOE_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4527	#define SPI_MCR_ROOE_SHIFT 24
<>	144:ef7eb2e8f9f7	4528	#define SPI_MCR_PCSSE_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4529	#define SPI_MCR_PCSSE_SHIFT 25
<>	144:ef7eb2e8f9f7	4530	#define SPI_MCR_MTFE_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4531	#define SPI_MCR_MTFE_SHIFT 26
<>	144:ef7eb2e8f9f7	4532	#define SPI_MCR_FRZ_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4533	#define SPI_MCR_FRZ_SHIFT 27
<>	144:ef7eb2e8f9f7	4534	#define SPI_MCR_DCONF_MASK 0x30000000u
<>	144:ef7eb2e8f9f7	4535	#define SPI_MCR_DCONF_SHIFT 28
<>	144:ef7eb2e8f9f7	4536	#define SPI_MCR_DCONF(x) (((uint32_t)(((uint32_t)(x))<<SPI_MCR_DCONF_SHIFT))&SPI_MCR_DCONF_MASK)
<>	144:ef7eb2e8f9f7	4537	#define SPI_MCR_CONT_SCKE_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	4538	#define SPI_MCR_CONT_SCKE_SHIFT 30
<>	144:ef7eb2e8f9f7	4539	#define SPI_MCR_MSTR_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4540	#define SPI_MCR_MSTR_SHIFT 31
<>	144:ef7eb2e8f9f7	4541	/* TCR Bit Fields */
<>	144:ef7eb2e8f9f7	4542	#define SPI_TCR_SPI_TCNT_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4543	#define SPI_TCR_SPI_TCNT_SHIFT 16
<>	144:ef7eb2e8f9f7	4544	#define SPI_TCR_SPI_TCNT(x) (((uint32_t)(((uint32_t)(x))<<SPI_TCR_SPI_TCNT_SHIFT))&SPI_TCR_SPI_TCNT_MASK)
<>	144:ef7eb2e8f9f7	4545	/* CTAR Bit Fields */
<>	144:ef7eb2e8f9f7	4546	#define SPI_CTAR_BR_MASK 0xFu
<>	144:ef7eb2e8f9f7	4547	#define SPI_CTAR_BR_SHIFT 0
<>	144:ef7eb2e8f9f7	4548	#define SPI_CTAR_BR(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_BR_SHIFT))&SPI_CTAR_BR_MASK)
<>	144:ef7eb2e8f9f7	4549	#define SPI_CTAR_DT_MASK 0xF0u
<>	144:ef7eb2e8f9f7	4550	#define SPI_CTAR_DT_SHIFT 4
<>	144:ef7eb2e8f9f7	4551	#define SPI_CTAR_DT(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_DT_SHIFT))&SPI_CTAR_DT_MASK)
<>	144:ef7eb2e8f9f7	4552	#define SPI_CTAR_ASC_MASK 0xF00u
<>	144:ef7eb2e8f9f7	4553	#define SPI_CTAR_ASC_SHIFT 8
<>	144:ef7eb2e8f9f7	4554	#define SPI_CTAR_ASC(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_ASC_SHIFT))&SPI_CTAR_ASC_MASK)
<>	144:ef7eb2e8f9f7	4555	#define SPI_CTAR_CSSCK_MASK 0xF000u
<>	144:ef7eb2e8f9f7	4556	#define SPI_CTAR_CSSCK_SHIFT 12
<>	144:ef7eb2e8f9f7	4557	#define SPI_CTAR_CSSCK(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_CSSCK_SHIFT))&SPI_CTAR_CSSCK_MASK)
<>	144:ef7eb2e8f9f7	4558	#define SPI_CTAR_PBR_MASK 0x30000u
<>	144:ef7eb2e8f9f7	4559	#define SPI_CTAR_PBR_SHIFT 16
<>	144:ef7eb2e8f9f7	4560	#define SPI_CTAR_PBR(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_PBR_SHIFT))&SPI_CTAR_PBR_MASK)
<>	144:ef7eb2e8f9f7	4561	#define SPI_CTAR_PDT_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	4562	#define SPI_CTAR_PDT_SHIFT 18
<>	144:ef7eb2e8f9f7	4563	#define SPI_CTAR_PDT(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_PDT_SHIFT))&SPI_CTAR_PDT_MASK)
<>	144:ef7eb2e8f9f7	4564	#define SPI_CTAR_PASC_MASK 0x300000u
<>	144:ef7eb2e8f9f7	4565	#define SPI_CTAR_PASC_SHIFT 20
<>	144:ef7eb2e8f9f7	4566	#define SPI_CTAR_PASC(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_PASC_SHIFT))&SPI_CTAR_PASC_MASK)
<>	144:ef7eb2e8f9f7	4567	#define SPI_CTAR_PCSSCK_MASK 0xC00000u
<>	144:ef7eb2e8f9f7	4568	#define SPI_CTAR_PCSSCK_SHIFT 22
<>	144:ef7eb2e8f9f7	4569	#define SPI_CTAR_PCSSCK(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_PCSSCK_SHIFT))&SPI_CTAR_PCSSCK_MASK)
<>	144:ef7eb2e8f9f7	4570	#define SPI_CTAR_LSBFE_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4571	#define SPI_CTAR_LSBFE_SHIFT 24
<>	144:ef7eb2e8f9f7	4572	#define SPI_CTAR_CPHA_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4573	#define SPI_CTAR_CPHA_SHIFT 25
<>	144:ef7eb2e8f9f7	4574	#define SPI_CTAR_CPOL_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4575	#define SPI_CTAR_CPOL_SHIFT 26
<>	144:ef7eb2e8f9f7	4576	#define SPI_CTAR_FMSZ_MASK 0x78000000u
<>	144:ef7eb2e8f9f7	4577	#define SPI_CTAR_FMSZ_SHIFT 27
<>	144:ef7eb2e8f9f7	4578	#define SPI_CTAR_FMSZ(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_FMSZ_SHIFT))&SPI_CTAR_FMSZ_MASK)
<>	144:ef7eb2e8f9f7	4579	#define SPI_CTAR_DBR_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4580	#define SPI_CTAR_DBR_SHIFT 31
<>	144:ef7eb2e8f9f7	4581	/* CTAR_SLAVE Bit Fields */
<>	144:ef7eb2e8f9f7	4582	#define SPI_CTAR_SLAVE_CPHA_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4583	#define SPI_CTAR_SLAVE_CPHA_SHIFT 25
<>	144:ef7eb2e8f9f7	4584	#define SPI_CTAR_SLAVE_CPOL_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4585	#define SPI_CTAR_SLAVE_CPOL_SHIFT 26
<>	144:ef7eb2e8f9f7	4586	#define SPI_CTAR_SLAVE_FMSZ_MASK 0xF8000000u
<>	144:ef7eb2e8f9f7	4587	#define SPI_CTAR_SLAVE_FMSZ_SHIFT 27
<>	144:ef7eb2e8f9f7	4588	#define SPI_CTAR_SLAVE_FMSZ(x) (((uint32_t)(((uint32_t)(x))<<SPI_CTAR_SLAVE_FMSZ_SHIFT))&SPI_CTAR_SLAVE_FMSZ_MASK)
<>	144:ef7eb2e8f9f7	4589	/* SR Bit Fields */
<>	144:ef7eb2e8f9f7	4590	#define SPI_SR_POPNXTPTR_MASK 0xFu
<>	144:ef7eb2e8f9f7	4591	#define SPI_SR_POPNXTPTR_SHIFT 0
<>	144:ef7eb2e8f9f7	4592	#define SPI_SR_POPNXTPTR(x) (((uint32_t)(((uint32_t)(x))<<SPI_SR_POPNXTPTR_SHIFT))&SPI_SR_POPNXTPTR_MASK)
<>	144:ef7eb2e8f9f7	4593	#define SPI_SR_RXCTR_MASK 0xF0u
<>	144:ef7eb2e8f9f7	4594	#define SPI_SR_RXCTR_SHIFT 4
<>	144:ef7eb2e8f9f7	4595	#define SPI_SR_RXCTR(x) (((uint32_t)(((uint32_t)(x))<<SPI_SR_RXCTR_SHIFT))&SPI_SR_RXCTR_MASK)
<>	144:ef7eb2e8f9f7	4596	#define SPI_SR_TXNXTPTR_MASK 0xF00u
<>	144:ef7eb2e8f9f7	4597	#define SPI_SR_TXNXTPTR_SHIFT 8
<>	144:ef7eb2e8f9f7	4598	#define SPI_SR_TXNXTPTR(x) (((uint32_t)(((uint32_t)(x))<<SPI_SR_TXNXTPTR_SHIFT))&SPI_SR_TXNXTPTR_MASK)
<>	144:ef7eb2e8f9f7	4599	#define SPI_SR_TXCTR_MASK 0xF000u
<>	144:ef7eb2e8f9f7	4600	#define SPI_SR_TXCTR_SHIFT 12
<>	144:ef7eb2e8f9f7	4601	#define SPI_SR_TXCTR(x) (((uint32_t)(((uint32_t)(x))<<SPI_SR_TXCTR_SHIFT))&SPI_SR_TXCTR_MASK)
<>	144:ef7eb2e8f9f7	4602	#define SPI_SR_RFDF_MASK 0x20000u
<>	144:ef7eb2e8f9f7	4603	#define SPI_SR_RFDF_SHIFT 17
<>	144:ef7eb2e8f9f7	4604	#define SPI_SR_RFOF_MASK 0x80000u
<>	144:ef7eb2e8f9f7	4605	#define SPI_SR_RFOF_SHIFT 19
<>	144:ef7eb2e8f9f7	4606	#define SPI_SR_TFFF_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4607	#define SPI_SR_TFFF_SHIFT 25
<>	144:ef7eb2e8f9f7	4608	#define SPI_SR_TFUF_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4609	#define SPI_SR_TFUF_SHIFT 27
<>	144:ef7eb2e8f9f7	4610	#define SPI_SR_EOQF_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	4611	#define SPI_SR_EOQF_SHIFT 28
<>	144:ef7eb2e8f9f7	4612	#define SPI_SR_TXRXS_MASK 0x40000000u
<>	144:ef7eb2e8f9f7	4613	#define SPI_SR_TXRXS_SHIFT 30
<>	144:ef7eb2e8f9f7	4614	#define SPI_SR_TCF_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4615	#define SPI_SR_TCF_SHIFT 31
<>	144:ef7eb2e8f9f7	4616	/* RSER Bit Fields */
<>	144:ef7eb2e8f9f7	4617	#define SPI_RSER_RFDF_DIRS_MASK 0x10000u
<>	144:ef7eb2e8f9f7	4618	#define SPI_RSER_RFDF_DIRS_SHIFT 16
<>	144:ef7eb2e8f9f7	4619	#define SPI_RSER_RFDF_RE_MASK 0x20000u
<>	144:ef7eb2e8f9f7	4620	#define SPI_RSER_RFDF_RE_SHIFT 17
<>	144:ef7eb2e8f9f7	4621	#define SPI_RSER_RFOF_RE_MASK 0x80000u
<>	144:ef7eb2e8f9f7	4622	#define SPI_RSER_RFOF_RE_SHIFT 19
<>	144:ef7eb2e8f9f7	4623	#define SPI_RSER_TFFF_DIRS_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	4624	#define SPI_RSER_TFFF_DIRS_SHIFT 24
<>	144:ef7eb2e8f9f7	4625	#define SPI_RSER_TFFF_RE_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	4626	#define SPI_RSER_TFFF_RE_SHIFT 25
<>	144:ef7eb2e8f9f7	4627	#define SPI_RSER_TFUF_RE_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4628	#define SPI_RSER_TFUF_RE_SHIFT 27
<>	144:ef7eb2e8f9f7	4629	#define SPI_RSER_EOQF_RE_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	4630	#define SPI_RSER_EOQF_RE_SHIFT 28
<>	144:ef7eb2e8f9f7	4631	#define SPI_RSER_TCF_RE_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4632	#define SPI_RSER_TCF_RE_SHIFT 31
<>	144:ef7eb2e8f9f7	4633	/* PUSHR Bit Fields */
<>	144:ef7eb2e8f9f7	4634	#define SPI_PUSHR_TXDATA_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4635	#define SPI_PUSHR_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4636	#define SPI_PUSHR_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_PUSHR_TXDATA_SHIFT))&SPI_PUSHR_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4637	#define SPI_PUSHR_PCS_MASK 0x3F0000u
<>	144:ef7eb2e8f9f7	4638	#define SPI_PUSHR_PCS_SHIFT 16
<>	144:ef7eb2e8f9f7	4639	#define SPI_PUSHR_PCS(x) (((uint32_t)(((uint32_t)(x))<<SPI_PUSHR_PCS_SHIFT))&SPI_PUSHR_PCS_MASK)
<>	144:ef7eb2e8f9f7	4640	#define SPI_PUSHR_CTCNT_MASK 0x4000000u
<>	144:ef7eb2e8f9f7	4641	#define SPI_PUSHR_CTCNT_SHIFT 26
<>	144:ef7eb2e8f9f7	4642	#define SPI_PUSHR_EOQ_MASK 0x8000000u
<>	144:ef7eb2e8f9f7	4643	#define SPI_PUSHR_EOQ_SHIFT 27
<>	144:ef7eb2e8f9f7	4644	#define SPI_PUSHR_CTAS_MASK 0x70000000u
<>	144:ef7eb2e8f9f7	4645	#define SPI_PUSHR_CTAS_SHIFT 28
<>	144:ef7eb2e8f9f7	4646	#define SPI_PUSHR_CTAS(x) (((uint32_t)(((uint32_t)(x))<<SPI_PUSHR_CTAS_SHIFT))&SPI_PUSHR_CTAS_MASK)
<>	144:ef7eb2e8f9f7	4647	#define SPI_PUSHR_CONT_MASK 0x80000000u
<>	144:ef7eb2e8f9f7	4648	#define SPI_PUSHR_CONT_SHIFT 31
<>	144:ef7eb2e8f9f7	4649	/* PUSHR_SLAVE Bit Fields */
<>	144:ef7eb2e8f9f7	4650	#define SPI_PUSHR_SLAVE_TXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4651	#define SPI_PUSHR_SLAVE_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4652	#define SPI_PUSHR_SLAVE_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_PUSHR_SLAVE_TXDATA_SHIFT))&SPI_PUSHR_SLAVE_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4653	/* POPR Bit Fields */
<>	144:ef7eb2e8f9f7	4654	#define SPI_POPR_RXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4655	#define SPI_POPR_RXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4656	#define SPI_POPR_RXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_POPR_RXDATA_SHIFT))&SPI_POPR_RXDATA_MASK)
<>	144:ef7eb2e8f9f7	4657	/* TXFR0 Bit Fields */
<>	144:ef7eb2e8f9f7	4658	#define SPI_TXFR0_TXDATA_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4659	#define SPI_TXFR0_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4660	#define SPI_TXFR0_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR0_TXDATA_SHIFT))&SPI_TXFR0_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4661	#define SPI_TXFR0_TXCMD_TXDATA_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4662	#define SPI_TXFR0_TXCMD_TXDATA_SHIFT 16
<>	144:ef7eb2e8f9f7	4663	#define SPI_TXFR0_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR0_TXCMD_TXDATA_SHIFT))&SPI_TXFR0_TXCMD_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4664	/* TXFR1 Bit Fields */
<>	144:ef7eb2e8f9f7	4665	#define SPI_TXFR1_TXDATA_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4666	#define SPI_TXFR1_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4667	#define SPI_TXFR1_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR1_TXDATA_SHIFT))&SPI_TXFR1_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4668	#define SPI_TXFR1_TXCMD_TXDATA_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4669	#define SPI_TXFR1_TXCMD_TXDATA_SHIFT 16
<>	144:ef7eb2e8f9f7	4670	#define SPI_TXFR1_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR1_TXCMD_TXDATA_SHIFT))&SPI_TXFR1_TXCMD_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4671	/* TXFR2 Bit Fields */
<>	144:ef7eb2e8f9f7	4672	#define SPI_TXFR2_TXDATA_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4673	#define SPI_TXFR2_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4674	#define SPI_TXFR2_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR2_TXDATA_SHIFT))&SPI_TXFR2_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4675	#define SPI_TXFR2_TXCMD_TXDATA_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4676	#define SPI_TXFR2_TXCMD_TXDATA_SHIFT 16
<>	144:ef7eb2e8f9f7	4677	#define SPI_TXFR2_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR2_TXCMD_TXDATA_SHIFT))&SPI_TXFR2_TXCMD_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4678	/* TXFR3 Bit Fields */
<>	144:ef7eb2e8f9f7	4679	#define SPI_TXFR3_TXDATA_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4680	#define SPI_TXFR3_TXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4681	#define SPI_TXFR3_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR3_TXDATA_SHIFT))&SPI_TXFR3_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4682	#define SPI_TXFR3_TXCMD_TXDATA_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4683	#define SPI_TXFR3_TXCMD_TXDATA_SHIFT 16
<>	144:ef7eb2e8f9f7	4684	#define SPI_TXFR3_TXCMD_TXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_TXFR3_TXCMD_TXDATA_SHIFT))&SPI_TXFR3_TXCMD_TXDATA_MASK)
<>	144:ef7eb2e8f9f7	4685	/* RXFR0 Bit Fields */
<>	144:ef7eb2e8f9f7	4686	#define SPI_RXFR0_RXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4687	#define SPI_RXFR0_RXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4688	#define SPI_RXFR0_RXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_RXFR0_RXDATA_SHIFT))&SPI_RXFR0_RXDATA_MASK)
<>	144:ef7eb2e8f9f7	4689	/* RXFR1 Bit Fields */
<>	144:ef7eb2e8f9f7	4690	#define SPI_RXFR1_RXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4691	#define SPI_RXFR1_RXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4692	#define SPI_RXFR1_RXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_RXFR1_RXDATA_SHIFT))&SPI_RXFR1_RXDATA_MASK)
<>	144:ef7eb2e8f9f7	4693	/* RXFR2 Bit Fields */
<>	144:ef7eb2e8f9f7	4694	#define SPI_RXFR2_RXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4695	#define SPI_RXFR2_RXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4696	#define SPI_RXFR2_RXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_RXFR2_RXDATA_SHIFT))&SPI_RXFR2_RXDATA_MASK)
<>	144:ef7eb2e8f9f7	4697	/* RXFR3 Bit Fields */
<>	144:ef7eb2e8f9f7	4698	#define SPI_RXFR3_RXDATA_MASK 0xFFFFFFFFu
<>	144:ef7eb2e8f9f7	4699	#define SPI_RXFR3_RXDATA_SHIFT 0
<>	144:ef7eb2e8f9f7	4700	#define SPI_RXFR3_RXDATA(x) (((uint32_t)(((uint32_t)(x))<<SPI_RXFR3_RXDATA_SHIFT))&SPI_RXFR3_RXDATA_MASK)
<>	144:ef7eb2e8f9f7	4701
<>	144:ef7eb2e8f9f7	4702	/**
<>	144:ef7eb2e8f9f7	4703	* @}
<>	144:ef7eb2e8f9f7	4704	/ / end of group SPI_Register_Masks */
<>	144:ef7eb2e8f9f7	4705
<>	144:ef7eb2e8f9f7	4706
<>	144:ef7eb2e8f9f7	4707	/* SPI - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4708	/** Peripheral SPI0 base address */
<>	144:ef7eb2e8f9f7	4709	#define SPI0_BASE (0x4002C000u)
<>	144:ef7eb2e8f9f7	4710	/** Peripheral SPI0 base pointer */
<>	144:ef7eb2e8f9f7	4711	#define SPI0 ((SPI_Type *)SPI0_BASE)
<>	144:ef7eb2e8f9f7	4712
<>	144:ef7eb2e8f9f7	4713	/**
<>	144:ef7eb2e8f9f7	4714	* @}
<>	144:ef7eb2e8f9f7	4715	/ / end of group SPI_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4716
<>	144:ef7eb2e8f9f7	4717
<>	144:ef7eb2e8f9f7	4718	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4719	-- TSI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4720	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4721
<>	144:ef7eb2e8f9f7	4722	/**
<>	144:ef7eb2e8f9f7	4723	* @addtogroup TSI_Peripheral_Access_Layer TSI Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4724	* @{
<>	144:ef7eb2e8f9f7	4725	*/
<>	144:ef7eb2e8f9f7	4726
<>	144:ef7eb2e8f9f7	4727	/** TSI - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4728	typedef struct {
<>	144:ef7eb2e8f9f7	4729	__IO uint32_t GENCS; /*< General Control and Status Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4730	__IO uint32_t SCANC; /*< SCAN Control Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	4731	__IO uint32_t PEN; /*< Pin Enable Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	4732	__I uint32_t WUCNTR; /*< Wake-Up Channel Counter Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	4733	uint8_t RESERVED_0[240];
<>	144:ef7eb2e8f9f7	4734	__I uint32_t CNTR1; /*< Counter Register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	4735	__I uint32_t CNTR3; /*< Counter Register, offset: 0x104 /
<>	144:ef7eb2e8f9f7	4736	__I uint32_t CNTR5; /*< Counter Register, offset: 0x108 /
<>	144:ef7eb2e8f9f7	4737	__I uint32_t CNTR7; /*< Counter Register, offset: 0x10C /
<>	144:ef7eb2e8f9f7	4738	__I uint32_t CNTR9; /*< Counter Register, offset: 0x110 /
<>	144:ef7eb2e8f9f7	4739	__I uint32_t CNTR11; /*< Counter Register, offset: 0x114 /
<>	144:ef7eb2e8f9f7	4740	__I uint32_t CNTR13; /*< Counter Register, offset: 0x118 /
<>	144:ef7eb2e8f9f7	4741	__I uint32_t CNTR15; /*< Counter Register, offset: 0x11C /
<>	144:ef7eb2e8f9f7	4742	__IO uint32_t THRESHOLD; /*< Low Power Channel Threshold Register, offset: 0x120 /
<>	144:ef7eb2e8f9f7	4743	} TSI_Type;
<>	144:ef7eb2e8f9f7	4744
<>	144:ef7eb2e8f9f7	4745	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4746	-- TSI Register Masks
<>	144:ef7eb2e8f9f7	4747	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4748
<>	144:ef7eb2e8f9f7	4749	/**
<>	144:ef7eb2e8f9f7	4750	* @addtogroup TSI_Register_Masks TSI Register Masks
<>	144:ef7eb2e8f9f7	4751	* @{
<>	144:ef7eb2e8f9f7	4752	*/
<>	144:ef7eb2e8f9f7	4753
<>	144:ef7eb2e8f9f7	4754	/* GENCS Bit Fields */
<>	144:ef7eb2e8f9f7	4755	#define TSI_GENCS_STPE_MASK 0x1u
<>	144:ef7eb2e8f9f7	4756	#define TSI_GENCS_STPE_SHIFT 0
<>	144:ef7eb2e8f9f7	4757	#define TSI_GENCS_STM_MASK 0x2u
<>	144:ef7eb2e8f9f7	4758	#define TSI_GENCS_STM_SHIFT 1
<>	144:ef7eb2e8f9f7	4759	#define TSI_GENCS_ESOR_MASK 0x10u
<>	144:ef7eb2e8f9f7	4760	#define TSI_GENCS_ESOR_SHIFT 4
<>	144:ef7eb2e8f9f7	4761	#define TSI_GENCS_ERIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	4762	#define TSI_GENCS_ERIE_SHIFT 5
<>	144:ef7eb2e8f9f7	4763	#define TSI_GENCS_TSIIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	4764	#define TSI_GENCS_TSIIE_SHIFT 6
<>	144:ef7eb2e8f9f7	4765	#define TSI_GENCS_TSIEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	4766	#define TSI_GENCS_TSIEN_SHIFT 7
<>	144:ef7eb2e8f9f7	4767	#define TSI_GENCS_SWTS_MASK 0x100u
<>	144:ef7eb2e8f9f7	4768	#define TSI_GENCS_SWTS_SHIFT 8
<>	144:ef7eb2e8f9f7	4769	#define TSI_GENCS_SCNIP_MASK 0x200u
<>	144:ef7eb2e8f9f7	4770	#define TSI_GENCS_SCNIP_SHIFT 9
<>	144:ef7eb2e8f9f7	4771	#define TSI_GENCS_OVRF_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4772	#define TSI_GENCS_OVRF_SHIFT 12
<>	144:ef7eb2e8f9f7	4773	#define TSI_GENCS_EXTERF_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4774	#define TSI_GENCS_EXTERF_SHIFT 13
<>	144:ef7eb2e8f9f7	4775	#define TSI_GENCS_OUTRGF_MASK 0x4000u
<>	144:ef7eb2e8f9f7	4776	#define TSI_GENCS_OUTRGF_SHIFT 14
<>	144:ef7eb2e8f9f7	4777	#define TSI_GENCS_EOSF_MASK 0x8000u
<>	144:ef7eb2e8f9f7	4778	#define TSI_GENCS_EOSF_SHIFT 15
<>	144:ef7eb2e8f9f7	4779	#define TSI_GENCS_PS_MASK 0x70000u
<>	144:ef7eb2e8f9f7	4780	#define TSI_GENCS_PS_SHIFT 16
<>	144:ef7eb2e8f9f7	4781	#define TSI_GENCS_PS(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_PS_SHIFT))&TSI_GENCS_PS_MASK)
<>	144:ef7eb2e8f9f7	4782	#define TSI_GENCS_NSCN_MASK 0xF80000u
<>	144:ef7eb2e8f9f7	4783	#define TSI_GENCS_NSCN_SHIFT 19
<>	144:ef7eb2e8f9f7	4784	#define TSI_GENCS_NSCN(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_NSCN_SHIFT))&TSI_GENCS_NSCN_MASK)
<>	144:ef7eb2e8f9f7	4785	#define TSI_GENCS_LPSCNITV_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	4786	#define TSI_GENCS_LPSCNITV_SHIFT 24
<>	144:ef7eb2e8f9f7	4787	#define TSI_GENCS_LPSCNITV(x) (((uint32_t)(((uint32_t)(x))<<TSI_GENCS_LPSCNITV_SHIFT))&TSI_GENCS_LPSCNITV_MASK)
<>	144:ef7eb2e8f9f7	4788	#define TSI_GENCS_LPCLKS_MASK 0x10000000u
<>	144:ef7eb2e8f9f7	4789	#define TSI_GENCS_LPCLKS_SHIFT 28
<>	144:ef7eb2e8f9f7	4790	/* SCANC Bit Fields */
<>	144:ef7eb2e8f9f7	4791	#define TSI_SCANC_AMPSC_MASK 0x7u
<>	144:ef7eb2e8f9f7	4792	#define TSI_SCANC_AMPSC_SHIFT 0
<>	144:ef7eb2e8f9f7	4793	#define TSI_SCANC_AMPSC(x) (((uint32_t)(((uint32_t)(x))<<TSI_SCANC_AMPSC_SHIFT))&TSI_SCANC_AMPSC_MASK)
<>	144:ef7eb2e8f9f7	4794	#define TSI_SCANC_AMCLKS_MASK 0x18u
<>	144:ef7eb2e8f9f7	4795	#define TSI_SCANC_AMCLKS_SHIFT 3
<>	144:ef7eb2e8f9f7	4796	#define TSI_SCANC_AMCLKS(x) (((uint32_t)(((uint32_t)(x))<<TSI_SCANC_AMCLKS_SHIFT))&TSI_SCANC_AMCLKS_MASK)
<>	144:ef7eb2e8f9f7	4797	#define TSI_SCANC_SMOD_MASK 0xFF00u
<>	144:ef7eb2e8f9f7	4798	#define TSI_SCANC_SMOD_SHIFT 8
<>	144:ef7eb2e8f9f7	4799	#define TSI_SCANC_SMOD(x) (((uint32_t)(((uint32_t)(x))<<TSI_SCANC_SMOD_SHIFT))&TSI_SCANC_SMOD_MASK)
<>	144:ef7eb2e8f9f7	4800	#define TSI_SCANC_EXTCHRG_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	4801	#define TSI_SCANC_EXTCHRG_SHIFT 16
<>	144:ef7eb2e8f9f7	4802	#define TSI_SCANC_EXTCHRG(x) (((uint32_t)(((uint32_t)(x))<<TSI_SCANC_EXTCHRG_SHIFT))&TSI_SCANC_EXTCHRG_MASK)
<>	144:ef7eb2e8f9f7	4803	#define TSI_SCANC_REFCHRG_MASK 0xF000000u
<>	144:ef7eb2e8f9f7	4804	#define TSI_SCANC_REFCHRG_SHIFT 24
<>	144:ef7eb2e8f9f7	4805	#define TSI_SCANC_REFCHRG(x) (((uint32_t)(((uint32_t)(x))<<TSI_SCANC_REFCHRG_SHIFT))&TSI_SCANC_REFCHRG_MASK)
<>	144:ef7eb2e8f9f7	4806	/* PEN Bit Fields */
<>	144:ef7eb2e8f9f7	4807	#define TSI_PEN_PEN0_MASK 0x1u
<>	144:ef7eb2e8f9f7	4808	#define TSI_PEN_PEN0_SHIFT 0
<>	144:ef7eb2e8f9f7	4809	#define TSI_PEN_PEN1_MASK 0x2u
<>	144:ef7eb2e8f9f7	4810	#define TSI_PEN_PEN1_SHIFT 1
<>	144:ef7eb2e8f9f7	4811	#define TSI_PEN_PEN2_MASK 0x4u
<>	144:ef7eb2e8f9f7	4812	#define TSI_PEN_PEN2_SHIFT 2
<>	144:ef7eb2e8f9f7	4813	#define TSI_PEN_PEN3_MASK 0x8u
<>	144:ef7eb2e8f9f7	4814	#define TSI_PEN_PEN3_SHIFT 3
<>	144:ef7eb2e8f9f7	4815	#define TSI_PEN_PEN4_MASK 0x10u
<>	144:ef7eb2e8f9f7	4816	#define TSI_PEN_PEN4_SHIFT 4
<>	144:ef7eb2e8f9f7	4817	#define TSI_PEN_PEN5_MASK 0x20u
<>	144:ef7eb2e8f9f7	4818	#define TSI_PEN_PEN5_SHIFT 5
<>	144:ef7eb2e8f9f7	4819	#define TSI_PEN_PEN6_MASK 0x40u
<>	144:ef7eb2e8f9f7	4820	#define TSI_PEN_PEN6_SHIFT 6
<>	144:ef7eb2e8f9f7	4821	#define TSI_PEN_PEN7_MASK 0x80u
<>	144:ef7eb2e8f9f7	4822	#define TSI_PEN_PEN7_SHIFT 7
<>	144:ef7eb2e8f9f7	4823	#define TSI_PEN_PEN8_MASK 0x100u
<>	144:ef7eb2e8f9f7	4824	#define TSI_PEN_PEN8_SHIFT 8
<>	144:ef7eb2e8f9f7	4825	#define TSI_PEN_PEN9_MASK 0x200u
<>	144:ef7eb2e8f9f7	4826	#define TSI_PEN_PEN9_SHIFT 9
<>	144:ef7eb2e8f9f7	4827	#define TSI_PEN_PEN10_MASK 0x400u
<>	144:ef7eb2e8f9f7	4828	#define TSI_PEN_PEN10_SHIFT 10
<>	144:ef7eb2e8f9f7	4829	#define TSI_PEN_PEN11_MASK 0x800u
<>	144:ef7eb2e8f9f7	4830	#define TSI_PEN_PEN11_SHIFT 11
<>	144:ef7eb2e8f9f7	4831	#define TSI_PEN_PEN12_MASK 0x1000u
<>	144:ef7eb2e8f9f7	4832	#define TSI_PEN_PEN12_SHIFT 12
<>	144:ef7eb2e8f9f7	4833	#define TSI_PEN_PEN13_MASK 0x2000u
<>	144:ef7eb2e8f9f7	4834	#define TSI_PEN_PEN13_SHIFT 13
<>	144:ef7eb2e8f9f7	4835	#define TSI_PEN_PEN14_MASK 0x4000u
<>	144:ef7eb2e8f9f7	4836	#define TSI_PEN_PEN14_SHIFT 14
<>	144:ef7eb2e8f9f7	4837	#define TSI_PEN_PEN15_MASK 0x8000u
<>	144:ef7eb2e8f9f7	4838	#define TSI_PEN_PEN15_SHIFT 15
<>	144:ef7eb2e8f9f7	4839	#define TSI_PEN_LPSP_MASK 0xF0000u
<>	144:ef7eb2e8f9f7	4840	#define TSI_PEN_LPSP_SHIFT 16
<>	144:ef7eb2e8f9f7	4841	#define TSI_PEN_LPSP(x) (((uint32_t)(((uint32_t)(x))<<TSI_PEN_LPSP_SHIFT))&TSI_PEN_LPSP_MASK)
<>	144:ef7eb2e8f9f7	4842	/* WUCNTR Bit Fields */
<>	144:ef7eb2e8f9f7	4843	#define TSI_WUCNTR_WUCNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4844	#define TSI_WUCNTR_WUCNT_SHIFT 0
<>	144:ef7eb2e8f9f7	4845	#define TSI_WUCNTR_WUCNT(x) (((uint32_t)(((uint32_t)(x))<<TSI_WUCNTR_WUCNT_SHIFT))&TSI_WUCNTR_WUCNT_MASK)
<>	144:ef7eb2e8f9f7	4846	/* CNTR1 Bit Fields */
<>	144:ef7eb2e8f9f7	4847	#define TSI_CNTR1_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4848	#define TSI_CNTR1_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4849	#define TSI_CNTR1_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR1_CTN1_SHIFT))&TSI_CNTR1_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4850	#define TSI_CNTR1_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4851	#define TSI_CNTR1_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4852	#define TSI_CNTR1_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR1_CTN_SHIFT))&TSI_CNTR1_CTN_MASK)
<>	144:ef7eb2e8f9f7	4853	/* CNTR3 Bit Fields */
<>	144:ef7eb2e8f9f7	4854	#define TSI_CNTR3_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4855	#define TSI_CNTR3_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4856	#define TSI_CNTR3_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR3_CTN1_SHIFT))&TSI_CNTR3_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4857	#define TSI_CNTR3_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4858	#define TSI_CNTR3_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4859	#define TSI_CNTR3_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR3_CTN_SHIFT))&TSI_CNTR3_CTN_MASK)
<>	144:ef7eb2e8f9f7	4860	/* CNTR5 Bit Fields */
<>	144:ef7eb2e8f9f7	4861	#define TSI_CNTR5_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4862	#define TSI_CNTR5_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4863	#define TSI_CNTR5_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR5_CTN1_SHIFT))&TSI_CNTR5_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4864	#define TSI_CNTR5_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4865	#define TSI_CNTR5_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4866	#define TSI_CNTR5_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR5_CTN_SHIFT))&TSI_CNTR5_CTN_MASK)
<>	144:ef7eb2e8f9f7	4867	/* CNTR7 Bit Fields */
<>	144:ef7eb2e8f9f7	4868	#define TSI_CNTR7_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4869	#define TSI_CNTR7_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4870	#define TSI_CNTR7_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR7_CTN1_SHIFT))&TSI_CNTR7_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4871	#define TSI_CNTR7_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4872	#define TSI_CNTR7_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4873	#define TSI_CNTR7_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR7_CTN_SHIFT))&TSI_CNTR7_CTN_MASK)
<>	144:ef7eb2e8f9f7	4874	/* CNTR9 Bit Fields */
<>	144:ef7eb2e8f9f7	4875	#define TSI_CNTR9_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4876	#define TSI_CNTR9_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4877	#define TSI_CNTR9_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR9_CTN1_SHIFT))&TSI_CNTR9_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4878	#define TSI_CNTR9_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4879	#define TSI_CNTR9_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4880	#define TSI_CNTR9_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR9_CTN_SHIFT))&TSI_CNTR9_CTN_MASK)
<>	144:ef7eb2e8f9f7	4881	/* CNTR11 Bit Fields */
<>	144:ef7eb2e8f9f7	4882	#define TSI_CNTR11_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4883	#define TSI_CNTR11_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4884	#define TSI_CNTR11_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR11_CTN1_SHIFT))&TSI_CNTR11_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4885	#define TSI_CNTR11_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4886	#define TSI_CNTR11_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4887	#define TSI_CNTR11_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR11_CTN_SHIFT))&TSI_CNTR11_CTN_MASK)
<>	144:ef7eb2e8f9f7	4888	/* CNTR13 Bit Fields */
<>	144:ef7eb2e8f9f7	4889	#define TSI_CNTR13_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4890	#define TSI_CNTR13_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4891	#define TSI_CNTR13_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR13_CTN1_SHIFT))&TSI_CNTR13_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4892	#define TSI_CNTR13_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4893	#define TSI_CNTR13_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4894	#define TSI_CNTR13_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR13_CTN_SHIFT))&TSI_CNTR13_CTN_MASK)
<>	144:ef7eb2e8f9f7	4895	/* CNTR15 Bit Fields */
<>	144:ef7eb2e8f9f7	4896	#define TSI_CNTR15_CTN1_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4897	#define TSI_CNTR15_CTN1_SHIFT 0
<>	144:ef7eb2e8f9f7	4898	#define TSI_CNTR15_CTN1(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR15_CTN1_SHIFT))&TSI_CNTR15_CTN1_MASK)
<>	144:ef7eb2e8f9f7	4899	#define TSI_CNTR15_CTN_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4900	#define TSI_CNTR15_CTN_SHIFT 16
<>	144:ef7eb2e8f9f7	4901	#define TSI_CNTR15_CTN(x) (((uint32_t)(((uint32_t)(x))<<TSI_CNTR15_CTN_SHIFT))&TSI_CNTR15_CTN_MASK)
<>	144:ef7eb2e8f9f7	4902	/* THRESHOLD Bit Fields */
<>	144:ef7eb2e8f9f7	4903	#define TSI_THRESHOLD_HTHH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	4904	#define TSI_THRESHOLD_HTHH_SHIFT 0
<>	144:ef7eb2e8f9f7	4905	#define TSI_THRESHOLD_HTHH(x) (((uint32_t)(((uint32_t)(x))<<TSI_THRESHOLD_HTHH_SHIFT))&TSI_THRESHOLD_HTHH_MASK)
<>	144:ef7eb2e8f9f7	4906	#define TSI_THRESHOLD_LTHH_MASK 0xFFFF0000u
<>	144:ef7eb2e8f9f7	4907	#define TSI_THRESHOLD_LTHH_SHIFT 16
<>	144:ef7eb2e8f9f7	4908	#define TSI_THRESHOLD_LTHH(x) (((uint32_t)(((uint32_t)(x))<<TSI_THRESHOLD_LTHH_SHIFT))&TSI_THRESHOLD_LTHH_MASK)
<>	144:ef7eb2e8f9f7	4909
<>	144:ef7eb2e8f9f7	4910	/**
<>	144:ef7eb2e8f9f7	4911	* @}
<>	144:ef7eb2e8f9f7	4912	/ / end of group TSI_Register_Masks */
<>	144:ef7eb2e8f9f7	4913
<>	144:ef7eb2e8f9f7	4914
<>	144:ef7eb2e8f9f7	4915	/* TSI - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	4916	/** Peripheral TSI0 base address */
<>	144:ef7eb2e8f9f7	4917	#define TSI0_BASE (0x40045000u)
<>	144:ef7eb2e8f9f7	4918	/** Peripheral TSI0 base pointer */
<>	144:ef7eb2e8f9f7	4919	#define TSI0 ((TSI_Type *)TSI0_BASE)
<>	144:ef7eb2e8f9f7	4920
<>	144:ef7eb2e8f9f7	4921	/**
<>	144:ef7eb2e8f9f7	4922	* @}
<>	144:ef7eb2e8f9f7	4923	/ / end of group TSI_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	4924
<>	144:ef7eb2e8f9f7	4925
<>	144:ef7eb2e8f9f7	4926	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4927	-- UART Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4928	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4929
<>	144:ef7eb2e8f9f7	4930	/**
<>	144:ef7eb2e8f9f7	4931	* @addtogroup UART_Peripheral_Access_Layer UART Peripheral Access Layer
<>	144:ef7eb2e8f9f7	4932	* @{
<>	144:ef7eb2e8f9f7	4933	*/
<>	144:ef7eb2e8f9f7	4934
<>	144:ef7eb2e8f9f7	4935	/** UART - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	4936	typedef struct {
<>	144:ef7eb2e8f9f7	4937	__IO uint8_t BDH; /*< UART Baud Rate Registers:High, offset: 0x0 /
<>	144:ef7eb2e8f9f7	4938	__IO uint8_t BDL; /*< UART Baud Rate Registers: Low, offset: 0x1 /
<>	144:ef7eb2e8f9f7	4939	__IO uint8_t C1; /*< UART Control Register 1, offset: 0x2 /
<>	144:ef7eb2e8f9f7	4940	__IO uint8_t C2; /*< UART Control Register 2, offset: 0x3 /
<>	144:ef7eb2e8f9f7	4941	__I uint8_t S1; /*< UART Status Register 1, offset: 0x4 /
<>	144:ef7eb2e8f9f7	4942	__IO uint8_t S2; /*< UART Status Register 2, offset: 0x5 /
<>	144:ef7eb2e8f9f7	4943	__IO uint8_t C3; /*< UART Control Register 3, offset: 0x6 /
<>	144:ef7eb2e8f9f7	4944	__IO uint8_t D; /*< UART Data Register, offset: 0x7 /
<>	144:ef7eb2e8f9f7	4945	__IO uint8_t MA1; /*< UART Match Address Registers 1, offset: 0x8 /
<>	144:ef7eb2e8f9f7	4946	__IO uint8_t MA2; /*< UART Match Address Registers 2, offset: 0x9 /
<>	144:ef7eb2e8f9f7	4947	__IO uint8_t C4; /*< UART Control Register 4, offset: 0xA /
<>	144:ef7eb2e8f9f7	4948	__IO uint8_t C5; /*< UART Control Register 5, offset: 0xB /
<>	144:ef7eb2e8f9f7	4949	__I uint8_t ED; /*< UART Extended Data Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	4950	__IO uint8_t MODEM; /*< UART Modem Register, offset: 0xD /
<>	144:ef7eb2e8f9f7	4951	__IO uint8_t IR; /*< UART Infrared Register, offset: 0xE /
<>	144:ef7eb2e8f9f7	4952	uint8_t RESERVED_0[1];
<>	144:ef7eb2e8f9f7	4953	__IO uint8_t PFIFO; /*< UART FIFO Parameters, offset: 0x10 /
<>	144:ef7eb2e8f9f7	4954	__IO uint8_t CFIFO; /*< UART FIFO Control Register, offset: 0x11 /
<>	144:ef7eb2e8f9f7	4955	__IO uint8_t SFIFO; /*< UART FIFO Status Register, offset: 0x12 /
<>	144:ef7eb2e8f9f7	4956	__IO uint8_t TWFIFO; /*< UART FIFO Transmit Watermark, offset: 0x13 /
<>	144:ef7eb2e8f9f7	4957	__I uint8_t TCFIFO; /*< UART FIFO Transmit Count, offset: 0x14 /
<>	144:ef7eb2e8f9f7	4958	__IO uint8_t RWFIFO; /*< UART FIFO Receive Watermark, offset: 0x15 /
<>	144:ef7eb2e8f9f7	4959	__I uint8_t RCFIFO; /*< UART FIFO Receive Count, offset: 0x16 /
<>	144:ef7eb2e8f9f7	4960	uint8_t RESERVED_1[1];
<>	144:ef7eb2e8f9f7	4961	__IO uint8_t C7816; /*< UART 7816 Control Register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	4962	__IO uint8_t IE7816; /*< UART 7816 Interrupt Enable Register, offset: 0x19 /
<>	144:ef7eb2e8f9f7	4963	__IO uint8_t IS7816; /*< UART 7816 Interrupt Status Register, offset: 0x1A /
<>	144:ef7eb2e8f9f7	4964	union { /* offset: 0x1B */
<>	144:ef7eb2e8f9f7	4965	__IO uint8_t WP7816_T_TYPE0; /*< UART 7816 Wait Parameter Register, offset: 0x1B /
<>	144:ef7eb2e8f9f7	4966	__IO uint8_t WP7816_T_TYPE1; /*< UART 7816 Wait Parameter Register, offset: 0x1B /
<>	144:ef7eb2e8f9f7	4967	};
<>	144:ef7eb2e8f9f7	4968	__IO uint8_t WN7816; /*< UART 7816 Wait N Register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	4969	__IO uint8_t WF7816; /*< UART 7816 Wait FD Register, offset: 0x1D /
<>	144:ef7eb2e8f9f7	4970	__IO uint8_t ET7816; /*< UART 7816 Error Threshold Register, offset: 0x1E /
<>	144:ef7eb2e8f9f7	4971	__IO uint8_t TL7816; /*< UART 7816 Transmit Length Register, offset: 0x1F /
<>	144:ef7eb2e8f9f7	4972	uint8_t RESERVED_2[1];
<>	144:ef7eb2e8f9f7	4973	__IO uint8_t C6; /*< UART CEA709.1-B Control Register 6, offset: 0x21 /
<>	144:ef7eb2e8f9f7	4974	__IO uint8_t PCTH; /*< UART CEA709.1-B Packet Cycle Time Counter High, offset: 0x22 /
<>	144:ef7eb2e8f9f7	4975	__IO uint8_t PCTL; /*< UART CEA709.1-B Packet Cycle Time Counter Low, offset: 0x23 /
<>	144:ef7eb2e8f9f7	4976	__IO uint8_t B1T; /*< UART CEA709.1-B Beta1 Timer, offset: 0x24 /
<>	144:ef7eb2e8f9f7	4977	__IO uint8_t SDTH; /*< UART CEA709.1-B Secondary Delay Timer High, offset: 0x25 /
<>	144:ef7eb2e8f9f7	4978	__IO uint8_t SDTL; /*< UART CEA709.1-B Secondary Delay Timer Low, offset: 0x26 /
<>	144:ef7eb2e8f9f7	4979	__IO uint8_t PRE; /*< UART CEA709.1-B Preamble, offset: 0x27 /
<>	144:ef7eb2e8f9f7	4980	__IO uint8_t TPL; /*< UART CEA709.1-B Transmit Packet Length, offset: 0x28 /
<>	144:ef7eb2e8f9f7	4981	__IO uint8_t IE; /*< UART CEA709.1-B Interrupt Enable Register, offset: 0x29 /
<>	144:ef7eb2e8f9f7	4982	__IO uint8_t WB; /*< UART CEA709.1-B WBASE, offset: 0x2A /
<>	144:ef7eb2e8f9f7	4983	__IO uint8_t S3; /*< UART CEA709.1-B Status Register, offset: 0x2B /
<>	144:ef7eb2e8f9f7	4984	__IO uint8_t S4; /*< UART CEA709.1-B Status Register, offset: 0x2C /
<>	144:ef7eb2e8f9f7	4985	__I uint8_t RPL; /*< UART CEA709.1-B Received Packet Length, offset: 0x2D /
<>	144:ef7eb2e8f9f7	4986	__I uint8_t RPREL; /*< UART CEA709.1-B Received Preamble Length, offset: 0x2E /
<>	144:ef7eb2e8f9f7	4987	__IO uint8_t CPW; /*< UART CEA709.1-B Collision Pulse Width, offset: 0x2F /
<>	144:ef7eb2e8f9f7	4988	__IO uint8_t RIDT; /*< UART CEA709.1-B Receive Indeterminate Time, offset: 0x30 /
<>	144:ef7eb2e8f9f7	4989	__IO uint8_t TIDT; /*< UART CEA709.1-B Transmit Indeterminate Time, offset: 0x31 /
<>	144:ef7eb2e8f9f7	4990	} UART_Type;
<>	144:ef7eb2e8f9f7	4991
<>	144:ef7eb2e8f9f7	4992	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	4993	-- UART Register Masks
<>	144:ef7eb2e8f9f7	4994	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	4995
<>	144:ef7eb2e8f9f7	4996	/**
<>	144:ef7eb2e8f9f7	4997	* @addtogroup UART_Register_Masks UART Register Masks
<>	144:ef7eb2e8f9f7	4998	* @{
<>	144:ef7eb2e8f9f7	4999	*/
<>	144:ef7eb2e8f9f7	5000
<>	144:ef7eb2e8f9f7	5001	/* BDH Bit Fields */
<>	144:ef7eb2e8f9f7	5002	#define UART_BDH_SBR_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	5003	#define UART_BDH_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	5004	#define UART_BDH_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART_BDH_SBR_SHIFT))&UART_BDH_SBR_MASK)
<>	144:ef7eb2e8f9f7	5005	#define UART_BDH_RXEDGIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5006	#define UART_BDH_RXEDGIE_SHIFT 6
<>	144:ef7eb2e8f9f7	5007	#define UART_BDH_LBKDIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5008	#define UART_BDH_LBKDIE_SHIFT 7
<>	144:ef7eb2e8f9f7	5009	/* BDL Bit Fields */
<>	144:ef7eb2e8f9f7	5010	#define UART_BDL_SBR_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5011	#define UART_BDL_SBR_SHIFT 0
<>	144:ef7eb2e8f9f7	5012	#define UART_BDL_SBR(x) (((uint8_t)(((uint8_t)(x))<<UART_BDL_SBR_SHIFT))&UART_BDL_SBR_MASK)
<>	144:ef7eb2e8f9f7	5013	/* C1 Bit Fields */
<>	144:ef7eb2e8f9f7	5014	#define UART_C1_PT_MASK 0x1u
<>	144:ef7eb2e8f9f7	5015	#define UART_C1_PT_SHIFT 0
<>	144:ef7eb2e8f9f7	5016	#define UART_C1_PE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5017	#define UART_C1_PE_SHIFT 1
<>	144:ef7eb2e8f9f7	5018	#define UART_C1_ILT_MASK 0x4u
<>	144:ef7eb2e8f9f7	5019	#define UART_C1_ILT_SHIFT 2
<>	144:ef7eb2e8f9f7	5020	#define UART_C1_WAKE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5021	#define UART_C1_WAKE_SHIFT 3
<>	144:ef7eb2e8f9f7	5022	#define UART_C1_M_MASK 0x10u
<>	144:ef7eb2e8f9f7	5023	#define UART_C1_M_SHIFT 4
<>	144:ef7eb2e8f9f7	5024	#define UART_C1_RSRC_MASK 0x20u
<>	144:ef7eb2e8f9f7	5025	#define UART_C1_RSRC_SHIFT 5
<>	144:ef7eb2e8f9f7	5026	#define UART_C1_UARTSWAI_MASK 0x40u
<>	144:ef7eb2e8f9f7	5027	#define UART_C1_UARTSWAI_SHIFT 6
<>	144:ef7eb2e8f9f7	5028	#define UART_C1_LOOPS_MASK 0x80u
<>	144:ef7eb2e8f9f7	5029	#define UART_C1_LOOPS_SHIFT 7
<>	144:ef7eb2e8f9f7	5030	/* C2 Bit Fields */
<>	144:ef7eb2e8f9f7	5031	#define UART_C2_SBK_MASK 0x1u
<>	144:ef7eb2e8f9f7	5032	#define UART_C2_SBK_SHIFT 0
<>	144:ef7eb2e8f9f7	5033	#define UART_C2_RWU_MASK 0x2u
<>	144:ef7eb2e8f9f7	5034	#define UART_C2_RWU_SHIFT 1
<>	144:ef7eb2e8f9f7	5035	#define UART_C2_RE_MASK 0x4u
<>	144:ef7eb2e8f9f7	5036	#define UART_C2_RE_SHIFT 2
<>	144:ef7eb2e8f9f7	5037	#define UART_C2_TE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5038	#define UART_C2_TE_SHIFT 3
<>	144:ef7eb2e8f9f7	5039	#define UART_C2_ILIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	5040	#define UART_C2_ILIE_SHIFT 4
<>	144:ef7eb2e8f9f7	5041	#define UART_C2_RIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	5042	#define UART_C2_RIE_SHIFT 5
<>	144:ef7eb2e8f9f7	5043	#define UART_C2_TCIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5044	#define UART_C2_TCIE_SHIFT 6
<>	144:ef7eb2e8f9f7	5045	#define UART_C2_TIE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5046	#define UART_C2_TIE_SHIFT 7
<>	144:ef7eb2e8f9f7	5047	/* S1 Bit Fields */
<>	144:ef7eb2e8f9f7	5048	#define UART_S1_PF_MASK 0x1u
<>	144:ef7eb2e8f9f7	5049	#define UART_S1_PF_SHIFT 0
<>	144:ef7eb2e8f9f7	5050	#define UART_S1_FE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5051	#define UART_S1_FE_SHIFT 1
<>	144:ef7eb2e8f9f7	5052	#define UART_S1_NF_MASK 0x4u
<>	144:ef7eb2e8f9f7	5053	#define UART_S1_NF_SHIFT 2
<>	144:ef7eb2e8f9f7	5054	#define UART_S1_OR_MASK 0x8u
<>	144:ef7eb2e8f9f7	5055	#define UART_S1_OR_SHIFT 3
<>	144:ef7eb2e8f9f7	5056	#define UART_S1_IDLE_MASK 0x10u
<>	144:ef7eb2e8f9f7	5057	#define UART_S1_IDLE_SHIFT 4
<>	144:ef7eb2e8f9f7	5058	#define UART_S1_RDRF_MASK 0x20u
<>	144:ef7eb2e8f9f7	5059	#define UART_S1_RDRF_SHIFT 5
<>	144:ef7eb2e8f9f7	5060	#define UART_S1_TC_MASK 0x40u
<>	144:ef7eb2e8f9f7	5061	#define UART_S1_TC_SHIFT 6
<>	144:ef7eb2e8f9f7	5062	#define UART_S1_TDRE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5063	#define UART_S1_TDRE_SHIFT 7
<>	144:ef7eb2e8f9f7	5064	/* S2 Bit Fields */
<>	144:ef7eb2e8f9f7	5065	#define UART_S2_RAF_MASK 0x1u
<>	144:ef7eb2e8f9f7	5066	#define UART_S2_RAF_SHIFT 0
<>	144:ef7eb2e8f9f7	5067	#define UART_S2_LBKDE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5068	#define UART_S2_LBKDE_SHIFT 1
<>	144:ef7eb2e8f9f7	5069	#define UART_S2_BRK13_MASK 0x4u
<>	144:ef7eb2e8f9f7	5070	#define UART_S2_BRK13_SHIFT 2
<>	144:ef7eb2e8f9f7	5071	#define UART_S2_RWUID_MASK 0x8u
<>	144:ef7eb2e8f9f7	5072	#define UART_S2_RWUID_SHIFT 3
<>	144:ef7eb2e8f9f7	5073	#define UART_S2_RXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	5074	#define UART_S2_RXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	5075	#define UART_S2_MSBF_MASK 0x20u
<>	144:ef7eb2e8f9f7	5076	#define UART_S2_MSBF_SHIFT 5
<>	144:ef7eb2e8f9f7	5077	#define UART_S2_RXEDGIF_MASK 0x40u
<>	144:ef7eb2e8f9f7	5078	#define UART_S2_RXEDGIF_SHIFT 6
<>	144:ef7eb2e8f9f7	5079	#define UART_S2_LBKDIF_MASK 0x80u
<>	144:ef7eb2e8f9f7	5080	#define UART_S2_LBKDIF_SHIFT 7
<>	144:ef7eb2e8f9f7	5081	/* C3 Bit Fields */
<>	144:ef7eb2e8f9f7	5082	#define UART_C3_PEIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5083	#define UART_C3_PEIE_SHIFT 0
<>	144:ef7eb2e8f9f7	5084	#define UART_C3_FEIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5085	#define UART_C3_FEIE_SHIFT 1
<>	144:ef7eb2e8f9f7	5086	#define UART_C3_NEIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	5087	#define UART_C3_NEIE_SHIFT 2
<>	144:ef7eb2e8f9f7	5088	#define UART_C3_ORIE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5089	#define UART_C3_ORIE_SHIFT 3
<>	144:ef7eb2e8f9f7	5090	#define UART_C3_TXINV_MASK 0x10u
<>	144:ef7eb2e8f9f7	5091	#define UART_C3_TXINV_SHIFT 4
<>	144:ef7eb2e8f9f7	5092	#define UART_C3_TXDIR_MASK 0x20u
<>	144:ef7eb2e8f9f7	5093	#define UART_C3_TXDIR_SHIFT 5
<>	144:ef7eb2e8f9f7	5094	#define UART_C3_T8_MASK 0x40u
<>	144:ef7eb2e8f9f7	5095	#define UART_C3_T8_SHIFT 6
<>	144:ef7eb2e8f9f7	5096	#define UART_C3_R8_MASK 0x80u
<>	144:ef7eb2e8f9f7	5097	#define UART_C3_R8_SHIFT 7
<>	144:ef7eb2e8f9f7	5098	/* D Bit Fields */
<>	144:ef7eb2e8f9f7	5099	#define UART_D_RT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5100	#define UART_D_RT_SHIFT 0
<>	144:ef7eb2e8f9f7	5101	#define UART_D_RT(x) (((uint8_t)(((uint8_t)(x))<<UART_D_RT_SHIFT))&UART_D_RT_MASK)
<>	144:ef7eb2e8f9f7	5102	/* MA1 Bit Fields */
<>	144:ef7eb2e8f9f7	5103	#define UART_MA1_MA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5104	#define UART_MA1_MA_SHIFT 0
<>	144:ef7eb2e8f9f7	5105	#define UART_MA1_MA(x) (((uint8_t)(((uint8_t)(x))<<UART_MA1_MA_SHIFT))&UART_MA1_MA_MASK)
<>	144:ef7eb2e8f9f7	5106	/* MA2 Bit Fields */
<>	144:ef7eb2e8f9f7	5107	#define UART_MA2_MA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5108	#define UART_MA2_MA_SHIFT 0
<>	144:ef7eb2e8f9f7	5109	#define UART_MA2_MA(x) (((uint8_t)(((uint8_t)(x))<<UART_MA2_MA_SHIFT))&UART_MA2_MA_MASK)
<>	144:ef7eb2e8f9f7	5110	/* C4 Bit Fields */
<>	144:ef7eb2e8f9f7	5111	#define UART_C4_BRFA_MASK 0x1Fu
<>	144:ef7eb2e8f9f7	5112	#define UART_C4_BRFA_SHIFT 0
<>	144:ef7eb2e8f9f7	5113	#define UART_C4_BRFA(x) (((uint8_t)(((uint8_t)(x))<<UART_C4_BRFA_SHIFT))&UART_C4_BRFA_MASK)
<>	144:ef7eb2e8f9f7	5114	#define UART_C4_M10_MASK 0x20u
<>	144:ef7eb2e8f9f7	5115	#define UART_C4_M10_SHIFT 5
<>	144:ef7eb2e8f9f7	5116	#define UART_C4_MAEN2_MASK 0x40u
<>	144:ef7eb2e8f9f7	5117	#define UART_C4_MAEN2_SHIFT 6
<>	144:ef7eb2e8f9f7	5118	#define UART_C4_MAEN1_MASK 0x80u
<>	144:ef7eb2e8f9f7	5119	#define UART_C4_MAEN1_SHIFT 7
<>	144:ef7eb2e8f9f7	5120	/* C5 Bit Fields */
<>	144:ef7eb2e8f9f7	5121	#define UART_C5_RDMAS_MASK 0x20u
<>	144:ef7eb2e8f9f7	5122	#define UART_C5_RDMAS_SHIFT 5
<>	144:ef7eb2e8f9f7	5123	#define UART_C5_TDMAS_MASK 0x80u
<>	144:ef7eb2e8f9f7	5124	#define UART_C5_TDMAS_SHIFT 7
<>	144:ef7eb2e8f9f7	5125	/* ED Bit Fields */
<>	144:ef7eb2e8f9f7	5126	#define UART_ED_PARITYE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5127	#define UART_ED_PARITYE_SHIFT 6
<>	144:ef7eb2e8f9f7	5128	#define UART_ED_NOISY_MASK 0x80u
<>	144:ef7eb2e8f9f7	5129	#define UART_ED_NOISY_SHIFT 7
<>	144:ef7eb2e8f9f7	5130	/* MODEM Bit Fields */
<>	144:ef7eb2e8f9f7	5131	#define UART_MODEM_TXCTSE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5132	#define UART_MODEM_TXCTSE_SHIFT 0
<>	144:ef7eb2e8f9f7	5133	#define UART_MODEM_TXRTSE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5134	#define UART_MODEM_TXRTSE_SHIFT 1
<>	144:ef7eb2e8f9f7	5135	#define UART_MODEM_TXRTSPOL_MASK 0x4u
<>	144:ef7eb2e8f9f7	5136	#define UART_MODEM_TXRTSPOL_SHIFT 2
<>	144:ef7eb2e8f9f7	5137	#define UART_MODEM_RXRTSE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5138	#define UART_MODEM_RXRTSE_SHIFT 3
<>	144:ef7eb2e8f9f7	5139	/* IR Bit Fields */
<>	144:ef7eb2e8f9f7	5140	#define UART_IR_TNP_MASK 0x3u
<>	144:ef7eb2e8f9f7	5141	#define UART_IR_TNP_SHIFT 0
<>	144:ef7eb2e8f9f7	5142	#define UART_IR_TNP(x) (((uint8_t)(((uint8_t)(x))<<UART_IR_TNP_SHIFT))&UART_IR_TNP_MASK)
<>	144:ef7eb2e8f9f7	5143	#define UART_IR_IREN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5144	#define UART_IR_IREN_SHIFT 2
<>	144:ef7eb2e8f9f7	5145	/* PFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5146	#define UART_PFIFO_RXFIFOSIZE_MASK 0x7u
<>	144:ef7eb2e8f9f7	5147	#define UART_PFIFO_RXFIFOSIZE_SHIFT 0
<>	144:ef7eb2e8f9f7	5148	#define UART_PFIFO_RXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x))<<UART_PFIFO_RXFIFOSIZE_SHIFT))&UART_PFIFO_RXFIFOSIZE_MASK)
<>	144:ef7eb2e8f9f7	5149	#define UART_PFIFO_RXFE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5150	#define UART_PFIFO_RXFE_SHIFT 3
<>	144:ef7eb2e8f9f7	5151	#define UART_PFIFO_TXFIFOSIZE_MASK 0x70u
<>	144:ef7eb2e8f9f7	5152	#define UART_PFIFO_TXFIFOSIZE_SHIFT 4
<>	144:ef7eb2e8f9f7	5153	#define UART_PFIFO_TXFIFOSIZE(x) (((uint8_t)(((uint8_t)(x))<<UART_PFIFO_TXFIFOSIZE_SHIFT))&UART_PFIFO_TXFIFOSIZE_MASK)
<>	144:ef7eb2e8f9f7	5154	#define UART_PFIFO_TXFE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5155	#define UART_PFIFO_TXFE_SHIFT 7
<>	144:ef7eb2e8f9f7	5156	/* CFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5157	#define UART_CFIFO_RXUFE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5158	#define UART_CFIFO_RXUFE_SHIFT 0
<>	144:ef7eb2e8f9f7	5159	#define UART_CFIFO_TXOFE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5160	#define UART_CFIFO_TXOFE_SHIFT 1
<>	144:ef7eb2e8f9f7	5161	#define UART_CFIFO_RXFLUSH_MASK 0x40u
<>	144:ef7eb2e8f9f7	5162	#define UART_CFIFO_RXFLUSH_SHIFT 6
<>	144:ef7eb2e8f9f7	5163	#define UART_CFIFO_TXFLUSH_MASK 0x80u
<>	144:ef7eb2e8f9f7	5164	#define UART_CFIFO_TXFLUSH_SHIFT 7
<>	144:ef7eb2e8f9f7	5165	/* SFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5166	#define UART_SFIFO_RXUF_MASK 0x1u
<>	144:ef7eb2e8f9f7	5167	#define UART_SFIFO_RXUF_SHIFT 0
<>	144:ef7eb2e8f9f7	5168	#define UART_SFIFO_TXOF_MASK 0x2u
<>	144:ef7eb2e8f9f7	5169	#define UART_SFIFO_TXOF_SHIFT 1
<>	144:ef7eb2e8f9f7	5170	#define UART_SFIFO_RXEMPT_MASK 0x40u
<>	144:ef7eb2e8f9f7	5171	#define UART_SFIFO_RXEMPT_SHIFT 6
<>	144:ef7eb2e8f9f7	5172	#define UART_SFIFO_TXEMPT_MASK 0x80u
<>	144:ef7eb2e8f9f7	5173	#define UART_SFIFO_TXEMPT_SHIFT 7
<>	144:ef7eb2e8f9f7	5174	/* TWFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5175	#define UART_TWFIFO_TXWATER_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5176	#define UART_TWFIFO_TXWATER_SHIFT 0
<>	144:ef7eb2e8f9f7	5177	#define UART_TWFIFO_TXWATER(x) (((uint8_t)(((uint8_t)(x))<<UART_TWFIFO_TXWATER_SHIFT))&UART_TWFIFO_TXWATER_MASK)
<>	144:ef7eb2e8f9f7	5178	/* TCFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5179	#define UART_TCFIFO_TXCOUNT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5180	#define UART_TCFIFO_TXCOUNT_SHIFT 0
<>	144:ef7eb2e8f9f7	5181	#define UART_TCFIFO_TXCOUNT(x) (((uint8_t)(((uint8_t)(x))<<UART_TCFIFO_TXCOUNT_SHIFT))&UART_TCFIFO_TXCOUNT_MASK)
<>	144:ef7eb2e8f9f7	5182	/* RWFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5183	#define UART_RWFIFO_RXWATER_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5184	#define UART_RWFIFO_RXWATER_SHIFT 0
<>	144:ef7eb2e8f9f7	5185	#define UART_RWFIFO_RXWATER(x) (((uint8_t)(((uint8_t)(x))<<UART_RWFIFO_RXWATER_SHIFT))&UART_RWFIFO_RXWATER_MASK)
<>	144:ef7eb2e8f9f7	5186	/* RCFIFO Bit Fields */
<>	144:ef7eb2e8f9f7	5187	#define UART_RCFIFO_RXCOUNT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5188	#define UART_RCFIFO_RXCOUNT_SHIFT 0
<>	144:ef7eb2e8f9f7	5189	#define UART_RCFIFO_RXCOUNT(x) (((uint8_t)(((uint8_t)(x))<<UART_RCFIFO_RXCOUNT_SHIFT))&UART_RCFIFO_RXCOUNT_MASK)
<>	144:ef7eb2e8f9f7	5190	/* C7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5191	#define UART_C7816_ISO_7816E_MASK 0x1u
<>	144:ef7eb2e8f9f7	5192	#define UART_C7816_ISO_7816E_SHIFT 0
<>	144:ef7eb2e8f9f7	5193	#define UART_C7816_TTYPE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5194	#define UART_C7816_TTYPE_SHIFT 1
<>	144:ef7eb2e8f9f7	5195	#define UART_C7816_INIT_MASK 0x4u
<>	144:ef7eb2e8f9f7	5196	#define UART_C7816_INIT_SHIFT 2
<>	144:ef7eb2e8f9f7	5197	#define UART_C7816_ANACK_MASK 0x8u
<>	144:ef7eb2e8f9f7	5198	#define UART_C7816_ANACK_SHIFT 3
<>	144:ef7eb2e8f9f7	5199	#define UART_C7816_ONACK_MASK 0x10u
<>	144:ef7eb2e8f9f7	5200	#define UART_C7816_ONACK_SHIFT 4
<>	144:ef7eb2e8f9f7	5201	/* IE7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5202	#define UART_IE7816_RXTE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5203	#define UART_IE7816_RXTE_SHIFT 0
<>	144:ef7eb2e8f9f7	5204	#define UART_IE7816_TXTE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5205	#define UART_IE7816_TXTE_SHIFT 1
<>	144:ef7eb2e8f9f7	5206	#define UART_IE7816_GTVE_MASK 0x4u
<>	144:ef7eb2e8f9f7	5207	#define UART_IE7816_GTVE_SHIFT 2
<>	144:ef7eb2e8f9f7	5208	#define UART_IE7816_INITDE_MASK 0x10u
<>	144:ef7eb2e8f9f7	5209	#define UART_IE7816_INITDE_SHIFT 4
<>	144:ef7eb2e8f9f7	5210	#define UART_IE7816_BWTE_MASK 0x20u
<>	144:ef7eb2e8f9f7	5211	#define UART_IE7816_BWTE_SHIFT 5
<>	144:ef7eb2e8f9f7	5212	#define UART_IE7816_CWTE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5213	#define UART_IE7816_CWTE_SHIFT 6
<>	144:ef7eb2e8f9f7	5214	#define UART_IE7816_WTE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5215	#define UART_IE7816_WTE_SHIFT 7
<>	144:ef7eb2e8f9f7	5216	/* IS7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5217	#define UART_IS7816_RXT_MASK 0x1u
<>	144:ef7eb2e8f9f7	5218	#define UART_IS7816_RXT_SHIFT 0
<>	144:ef7eb2e8f9f7	5219	#define UART_IS7816_TXT_MASK 0x2u
<>	144:ef7eb2e8f9f7	5220	#define UART_IS7816_TXT_SHIFT 1
<>	144:ef7eb2e8f9f7	5221	#define UART_IS7816_GTV_MASK 0x4u
<>	144:ef7eb2e8f9f7	5222	#define UART_IS7816_GTV_SHIFT 2
<>	144:ef7eb2e8f9f7	5223	#define UART_IS7816_INITD_MASK 0x10u
<>	144:ef7eb2e8f9f7	5224	#define UART_IS7816_INITD_SHIFT 4
<>	144:ef7eb2e8f9f7	5225	#define UART_IS7816_BWT_MASK 0x20u
<>	144:ef7eb2e8f9f7	5226	#define UART_IS7816_BWT_SHIFT 5
<>	144:ef7eb2e8f9f7	5227	#define UART_IS7816_CWT_MASK 0x40u
<>	144:ef7eb2e8f9f7	5228	#define UART_IS7816_CWT_SHIFT 6
<>	144:ef7eb2e8f9f7	5229	#define UART_IS7816_WT_MASK 0x80u
<>	144:ef7eb2e8f9f7	5230	#define UART_IS7816_WT_SHIFT 7
<>	144:ef7eb2e8f9f7	5231	/* WP7816_T_TYPE0 Bit Fields */
<>	144:ef7eb2e8f9f7	5232	#define UART_WP7816_T_TYPE0_WI_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5233	#define UART_WP7816_T_TYPE0_WI_SHIFT 0
<>	144:ef7eb2e8f9f7	5234	#define UART_WP7816_T_TYPE0_WI(x) (((uint8_t)(((uint8_t)(x))<<UART_WP7816_T_TYPE0_WI_SHIFT))&UART_WP7816_T_TYPE0_WI_MASK)
<>	144:ef7eb2e8f9f7	5235	/* WP7816_T_TYPE1 Bit Fields */
<>	144:ef7eb2e8f9f7	5236	#define UART_WP7816_T_TYPE1_BWI_MASK 0xFu
<>	144:ef7eb2e8f9f7	5237	#define UART_WP7816_T_TYPE1_BWI_SHIFT 0
<>	144:ef7eb2e8f9f7	5238	#define UART_WP7816_T_TYPE1_BWI(x) (((uint8_t)(((uint8_t)(x))<<UART_WP7816_T_TYPE1_BWI_SHIFT))&UART_WP7816_T_TYPE1_BWI_MASK)
<>	144:ef7eb2e8f9f7	5239	#define UART_WP7816_T_TYPE1_CWI_MASK 0xF0u
<>	144:ef7eb2e8f9f7	5240	#define UART_WP7816_T_TYPE1_CWI_SHIFT 4
<>	144:ef7eb2e8f9f7	5241	#define UART_WP7816_T_TYPE1_CWI(x) (((uint8_t)(((uint8_t)(x))<<UART_WP7816_T_TYPE1_CWI_SHIFT))&UART_WP7816_T_TYPE1_CWI_MASK)
<>	144:ef7eb2e8f9f7	5242	/* WN7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5243	#define UART_WN7816_GTN_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5244	#define UART_WN7816_GTN_SHIFT 0
<>	144:ef7eb2e8f9f7	5245	#define UART_WN7816_GTN(x) (((uint8_t)(((uint8_t)(x))<<UART_WN7816_GTN_SHIFT))&UART_WN7816_GTN_MASK)
<>	144:ef7eb2e8f9f7	5246	/* WF7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5247	#define UART_WF7816_GTFD_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5248	#define UART_WF7816_GTFD_SHIFT 0
<>	144:ef7eb2e8f9f7	5249	#define UART_WF7816_GTFD(x) (((uint8_t)(((uint8_t)(x))<<UART_WF7816_GTFD_SHIFT))&UART_WF7816_GTFD_MASK)
<>	144:ef7eb2e8f9f7	5250	/* ET7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5251	#define UART_ET7816_RXTHRESHOLD_MASK 0xFu
<>	144:ef7eb2e8f9f7	5252	#define UART_ET7816_RXTHRESHOLD_SHIFT 0
<>	144:ef7eb2e8f9f7	5253	#define UART_ET7816_RXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x))<<UART_ET7816_RXTHRESHOLD_SHIFT))&UART_ET7816_RXTHRESHOLD_MASK)
<>	144:ef7eb2e8f9f7	5254	#define UART_ET7816_TXTHRESHOLD_MASK 0xF0u
<>	144:ef7eb2e8f9f7	5255	#define UART_ET7816_TXTHRESHOLD_SHIFT 4
<>	144:ef7eb2e8f9f7	5256	#define UART_ET7816_TXTHRESHOLD(x) (((uint8_t)(((uint8_t)(x))<<UART_ET7816_TXTHRESHOLD_SHIFT))&UART_ET7816_TXTHRESHOLD_MASK)
<>	144:ef7eb2e8f9f7	5257	/* TL7816 Bit Fields */
<>	144:ef7eb2e8f9f7	5258	#define UART_TL7816_TLEN_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5259	#define UART_TL7816_TLEN_SHIFT 0
<>	144:ef7eb2e8f9f7	5260	#define UART_TL7816_TLEN(x) (((uint8_t)(((uint8_t)(x))<<UART_TL7816_TLEN_SHIFT))&UART_TL7816_TLEN_MASK)
<>	144:ef7eb2e8f9f7	5261	/* C6 Bit Fields */
<>	144:ef7eb2e8f9f7	5262	#define UART_C6_CP_MASK 0x10u
<>	144:ef7eb2e8f9f7	5263	#define UART_C6_CP_SHIFT 4
<>	144:ef7eb2e8f9f7	5264	#define UART_C6_CE_MASK 0x20u
<>	144:ef7eb2e8f9f7	5265	#define UART_C6_CE_SHIFT 5
<>	144:ef7eb2e8f9f7	5266	#define UART_C6_TX709_MASK 0x40u
<>	144:ef7eb2e8f9f7	5267	#define UART_C6_TX709_SHIFT 6
<>	144:ef7eb2e8f9f7	5268	#define UART_C6_EN709_MASK 0x80u
<>	144:ef7eb2e8f9f7	5269	#define UART_C6_EN709_SHIFT 7
<>	144:ef7eb2e8f9f7	5270	/* PCTH Bit Fields */
<>	144:ef7eb2e8f9f7	5271	#define UART_PCTH_PCTH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5272	#define UART_PCTH_PCTH_SHIFT 0
<>	144:ef7eb2e8f9f7	5273	#define UART_PCTH_PCTH(x) (((uint8_t)(((uint8_t)(x))<<UART_PCTH_PCTH_SHIFT))&UART_PCTH_PCTH_MASK)
<>	144:ef7eb2e8f9f7	5274	/* PCTL Bit Fields */
<>	144:ef7eb2e8f9f7	5275	#define UART_PCTL_PCTL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5276	#define UART_PCTL_PCTL_SHIFT 0
<>	144:ef7eb2e8f9f7	5277	#define UART_PCTL_PCTL(x) (((uint8_t)(((uint8_t)(x))<<UART_PCTL_PCTL_SHIFT))&UART_PCTL_PCTL_MASK)
<>	144:ef7eb2e8f9f7	5278	/* B1T Bit Fields */
<>	144:ef7eb2e8f9f7	5279	#define UART_B1T_B1T_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5280	#define UART_B1T_B1T_SHIFT 0
<>	144:ef7eb2e8f9f7	5281	#define UART_B1T_B1T(x) (((uint8_t)(((uint8_t)(x))<<UART_B1T_B1T_SHIFT))&UART_B1T_B1T_MASK)
<>	144:ef7eb2e8f9f7	5282	/* SDTH Bit Fields */
<>	144:ef7eb2e8f9f7	5283	#define UART_SDTH_SDTH_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5284	#define UART_SDTH_SDTH_SHIFT 0
<>	144:ef7eb2e8f9f7	5285	#define UART_SDTH_SDTH(x) (((uint8_t)(((uint8_t)(x))<<UART_SDTH_SDTH_SHIFT))&UART_SDTH_SDTH_MASK)
<>	144:ef7eb2e8f9f7	5286	/* SDTL Bit Fields */
<>	144:ef7eb2e8f9f7	5287	#define UART_SDTL_SDTL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5288	#define UART_SDTL_SDTL_SHIFT 0
<>	144:ef7eb2e8f9f7	5289	#define UART_SDTL_SDTL(x) (((uint8_t)(((uint8_t)(x))<<UART_SDTL_SDTL_SHIFT))&UART_SDTL_SDTL_MASK)
<>	144:ef7eb2e8f9f7	5290	/* PRE Bit Fields */
<>	144:ef7eb2e8f9f7	5291	#define UART_PRE_PREAMBLE_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5292	#define UART_PRE_PREAMBLE_SHIFT 0
<>	144:ef7eb2e8f9f7	5293	#define UART_PRE_PREAMBLE(x) (((uint8_t)(((uint8_t)(x))<<UART_PRE_PREAMBLE_SHIFT))&UART_PRE_PREAMBLE_MASK)
<>	144:ef7eb2e8f9f7	5294	/* TPL Bit Fields */
<>	144:ef7eb2e8f9f7	5295	#define UART_TPL_TPL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5296	#define UART_TPL_TPL_SHIFT 0
<>	144:ef7eb2e8f9f7	5297	#define UART_TPL_TPL(x) (((uint8_t)(((uint8_t)(x))<<UART_TPL_TPL_SHIFT))&UART_TPL_TPL_MASK)
<>	144:ef7eb2e8f9f7	5298	/* IE Bit Fields */
<>	144:ef7eb2e8f9f7	5299	#define UART_IE_TXFIE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5300	#define UART_IE_TXFIE_SHIFT 0
<>	144:ef7eb2e8f9f7	5301	#define UART_IE_PSIE_MASK 0x2u
<>	144:ef7eb2e8f9f7	5302	#define UART_IE_PSIE_SHIFT 1
<>	144:ef7eb2e8f9f7	5303	#define UART_IE_PCTEIE_MASK 0x4u
<>	144:ef7eb2e8f9f7	5304	#define UART_IE_PCTEIE_SHIFT 2
<>	144:ef7eb2e8f9f7	5305	#define UART_IE_PTXIE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5306	#define UART_IE_PTXIE_SHIFT 3
<>	144:ef7eb2e8f9f7	5307	#define UART_IE_PRXIE_MASK 0x10u
<>	144:ef7eb2e8f9f7	5308	#define UART_IE_PRXIE_SHIFT 4
<>	144:ef7eb2e8f9f7	5309	#define UART_IE_ISDIE_MASK 0x20u
<>	144:ef7eb2e8f9f7	5310	#define UART_IE_ISDIE_SHIFT 5
<>	144:ef7eb2e8f9f7	5311	#define UART_IE_WBEIE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5312	#define UART_IE_WBEIE_SHIFT 6
<>	144:ef7eb2e8f9f7	5313	/* WB Bit Fields */
<>	144:ef7eb2e8f9f7	5314	#define UART_WB_WBASE_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5315	#define UART_WB_WBASE_SHIFT 0
<>	144:ef7eb2e8f9f7	5316	#define UART_WB_WBASE(x) (((uint8_t)(((uint8_t)(x))<<UART_WB_WBASE_SHIFT))&UART_WB_WBASE_MASK)
<>	144:ef7eb2e8f9f7	5317	/* S3 Bit Fields */
<>	144:ef7eb2e8f9f7	5318	#define UART_S3_TXFF_MASK 0x1u
<>	144:ef7eb2e8f9f7	5319	#define UART_S3_TXFF_SHIFT 0
<>	144:ef7eb2e8f9f7	5320	#define UART_S3_PSF_MASK 0x2u
<>	144:ef7eb2e8f9f7	5321	#define UART_S3_PSF_SHIFT 1
<>	144:ef7eb2e8f9f7	5322	#define UART_S3_PCTEF_MASK 0x4u
<>	144:ef7eb2e8f9f7	5323	#define UART_S3_PCTEF_SHIFT 2
<>	144:ef7eb2e8f9f7	5324	#define UART_S3_PTXF_MASK 0x8u
<>	144:ef7eb2e8f9f7	5325	#define UART_S3_PTXF_SHIFT 3
<>	144:ef7eb2e8f9f7	5326	#define UART_S3_PRXF_MASK 0x10u
<>	144:ef7eb2e8f9f7	5327	#define UART_S3_PRXF_SHIFT 4
<>	144:ef7eb2e8f9f7	5328	#define UART_S3_ISD_MASK 0x20u
<>	144:ef7eb2e8f9f7	5329	#define UART_S3_ISD_SHIFT 5
<>	144:ef7eb2e8f9f7	5330	#define UART_S3_WBEF_MASK 0x40u
<>	144:ef7eb2e8f9f7	5331	#define UART_S3_WBEF_SHIFT 6
<>	144:ef7eb2e8f9f7	5332	#define UART_S3_PEF_MASK 0x80u
<>	144:ef7eb2e8f9f7	5333	#define UART_S3_PEF_SHIFT 7
<>	144:ef7eb2e8f9f7	5334	/* S4 Bit Fields */
<>	144:ef7eb2e8f9f7	5335	#define UART_S4_FE_MASK 0x1u
<>	144:ef7eb2e8f9f7	5336	#define UART_S4_FE_SHIFT 0
<>	144:ef7eb2e8f9f7	5337	#define UART_S4_ILCV_MASK 0x2u
<>	144:ef7eb2e8f9f7	5338	#define UART_S4_ILCV_SHIFT 1
<>	144:ef7eb2e8f9f7	5339	#define UART_S4_CDET_MASK 0xCu
<>	144:ef7eb2e8f9f7	5340	#define UART_S4_CDET_SHIFT 2
<>	144:ef7eb2e8f9f7	5341	#define UART_S4_CDET(x) (((uint8_t)(((uint8_t)(x))<<UART_S4_CDET_SHIFT))&UART_S4_CDET_MASK)
<>	144:ef7eb2e8f9f7	5342	#define UART_S4_INITF_MASK 0x10u
<>	144:ef7eb2e8f9f7	5343	#define UART_S4_INITF_SHIFT 4
<>	144:ef7eb2e8f9f7	5344	/* RPL Bit Fields */
<>	144:ef7eb2e8f9f7	5345	#define UART_RPL_RPL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5346	#define UART_RPL_RPL_SHIFT 0
<>	144:ef7eb2e8f9f7	5347	#define UART_RPL_RPL(x) (((uint8_t)(((uint8_t)(x))<<UART_RPL_RPL_SHIFT))&UART_RPL_RPL_MASK)
<>	144:ef7eb2e8f9f7	5348	/* RPREL Bit Fields */
<>	144:ef7eb2e8f9f7	5349	#define UART_RPREL_RPREL_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5350	#define UART_RPREL_RPREL_SHIFT 0
<>	144:ef7eb2e8f9f7	5351	#define UART_RPREL_RPREL(x) (((uint8_t)(((uint8_t)(x))<<UART_RPREL_RPREL_SHIFT))&UART_RPREL_RPREL_MASK)
<>	144:ef7eb2e8f9f7	5352	/* CPW Bit Fields */
<>	144:ef7eb2e8f9f7	5353	#define UART_CPW_CPW_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5354	#define UART_CPW_CPW_SHIFT 0
<>	144:ef7eb2e8f9f7	5355	#define UART_CPW_CPW(x) (((uint8_t)(((uint8_t)(x))<<UART_CPW_CPW_SHIFT))&UART_CPW_CPW_MASK)
<>	144:ef7eb2e8f9f7	5356	/* RIDT Bit Fields */
<>	144:ef7eb2e8f9f7	5357	#define UART_RIDT_RIDT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5358	#define UART_RIDT_RIDT_SHIFT 0
<>	144:ef7eb2e8f9f7	5359	#define UART_RIDT_RIDT(x) (((uint8_t)(((uint8_t)(x))<<UART_RIDT_RIDT_SHIFT))&UART_RIDT_RIDT_MASK)
<>	144:ef7eb2e8f9f7	5360	/* TIDT Bit Fields */
<>	144:ef7eb2e8f9f7	5361	#define UART_TIDT_TIDT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5362	#define UART_TIDT_TIDT_SHIFT 0
<>	144:ef7eb2e8f9f7	5363	#define UART_TIDT_TIDT(x) (((uint8_t)(((uint8_t)(x))<<UART_TIDT_TIDT_SHIFT))&UART_TIDT_TIDT_MASK)
<>	144:ef7eb2e8f9f7	5364
<>	144:ef7eb2e8f9f7	5365	/**
<>	144:ef7eb2e8f9f7	5366	* @}
<>	144:ef7eb2e8f9f7	5367	/ / end of group UART_Register_Masks */
<>	144:ef7eb2e8f9f7	5368
<>	144:ef7eb2e8f9f7	5369
<>	144:ef7eb2e8f9f7	5370	/* UART - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	5371	/** Peripheral UART0 base address */
<>	144:ef7eb2e8f9f7	5372	#define UART0_BASE (0x4006A000u)
<>	144:ef7eb2e8f9f7	5373	/** Peripheral UART0 base pointer */
<>	144:ef7eb2e8f9f7	5374	#define UART0 ((UART_Type *)UART0_BASE)
<>	144:ef7eb2e8f9f7	5375	/** Peripheral UART1 base address */
<>	144:ef7eb2e8f9f7	5376	#define UART1_BASE (0x4006B000u)
<>	144:ef7eb2e8f9f7	5377	/** Peripheral UART1 base pointer */
<>	144:ef7eb2e8f9f7	5378	#define UART1 ((UART_Type *)UART1_BASE)
<>	144:ef7eb2e8f9f7	5379	/** Peripheral UART2 base address */
<>	144:ef7eb2e8f9f7	5380	#define UART2_BASE (0x4006C000u)
<>	144:ef7eb2e8f9f7	5381	/** Peripheral UART2 base pointer */
<>	144:ef7eb2e8f9f7	5382	#define UART2 ((UART_Type *)UART2_BASE)
<>	144:ef7eb2e8f9f7	5383
<>	144:ef7eb2e8f9f7	5384	/**
<>	144:ef7eb2e8f9f7	5385	* @}
<>	144:ef7eb2e8f9f7	5386	/ / end of group UART_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	5387
<>	144:ef7eb2e8f9f7	5388
<>	144:ef7eb2e8f9f7	5389	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5390	-- USB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5391	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5392
<>	144:ef7eb2e8f9f7	5393	/**
<>	144:ef7eb2e8f9f7	5394	* @addtogroup USB_Peripheral_Access_Layer USB Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5395	* @{
<>	144:ef7eb2e8f9f7	5396	*/
<>	144:ef7eb2e8f9f7	5397
<>	144:ef7eb2e8f9f7	5398	/** USB - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	5399	typedef struct {
<>	144:ef7eb2e8f9f7	5400	__I uint8_t PERID; /*< Peripheral ID Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	5401	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	5402	__I uint8_t IDCOMP; /*< Peripheral ID Complement Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	5403	uint8_t RESERVED_1[3];
<>	144:ef7eb2e8f9f7	5404	__I uint8_t REV; /*< Peripheral Revision Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	5405	uint8_t RESERVED_2[3];
<>	144:ef7eb2e8f9f7	5406	__I uint8_t ADDINFO; /*< Peripheral Additional Info Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	5407	uint8_t RESERVED_3[3];
<>	144:ef7eb2e8f9f7	5408	__IO uint8_t OTGISTAT; /*< OTG Interrupt Status Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	5409	uint8_t RESERVED_4[3];
<>	144:ef7eb2e8f9f7	5410	__IO uint8_t OTGICR; /*< OTG Interrupt Control Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	5411	uint8_t RESERVED_5[3];
<>	144:ef7eb2e8f9f7	5412	__IO uint8_t OTGSTAT; /*< OTG Status Register, offset: 0x18 /
<>	144:ef7eb2e8f9f7	5413	uint8_t RESERVED_6[3];
<>	144:ef7eb2e8f9f7	5414	__IO uint8_t OTGCTL; /*< OTG Control Register, offset: 0x1C /
<>	144:ef7eb2e8f9f7	5415	uint8_t RESERVED_7[99];
<>	144:ef7eb2e8f9f7	5416	__IO uint8_t ISTAT; /*< Interrupt Status Register, offset: 0x80 /
<>	144:ef7eb2e8f9f7	5417	uint8_t RESERVED_8[3];
<>	144:ef7eb2e8f9f7	5418	__IO uint8_t INTEN; /*< Interrupt Enable Register, offset: 0x84 /
<>	144:ef7eb2e8f9f7	5419	uint8_t RESERVED_9[3];
<>	144:ef7eb2e8f9f7	5420	__IO uint8_t ERRSTAT; /*< Error Interrupt Status Register, offset: 0x88 /
<>	144:ef7eb2e8f9f7	5421	uint8_t RESERVED_10[3];
<>	144:ef7eb2e8f9f7	5422	__IO uint8_t ERREN; /*< Error Interrupt Enable Register, offset: 0x8C /
<>	144:ef7eb2e8f9f7	5423	uint8_t RESERVED_11[3];
<>	144:ef7eb2e8f9f7	5424	__I uint8_t STAT; /*< Status Register, offset: 0x90 /
<>	144:ef7eb2e8f9f7	5425	uint8_t RESERVED_12[3];
<>	144:ef7eb2e8f9f7	5426	__IO uint8_t CTL; /*< Control Register, offset: 0x94 /
<>	144:ef7eb2e8f9f7	5427	uint8_t RESERVED_13[3];
<>	144:ef7eb2e8f9f7	5428	__IO uint8_t ADDR; /*< Address Register, offset: 0x98 /
<>	144:ef7eb2e8f9f7	5429	uint8_t RESERVED_14[3];
<>	144:ef7eb2e8f9f7	5430	__IO uint8_t BDTPAGE1; /*< BDT Page Register 1, offset: 0x9C /
<>	144:ef7eb2e8f9f7	5431	uint8_t RESERVED_15[3];
<>	144:ef7eb2e8f9f7	5432	__IO uint8_t FRMNUML; /*< Frame Number Register Low, offset: 0xA0 /
<>	144:ef7eb2e8f9f7	5433	uint8_t RESERVED_16[3];
<>	144:ef7eb2e8f9f7	5434	__IO uint8_t FRMNUMH; /*< Frame Number Register High, offset: 0xA4 /
<>	144:ef7eb2e8f9f7	5435	uint8_t RESERVED_17[3];
<>	144:ef7eb2e8f9f7	5436	__IO uint8_t TOKEN; /*< Token Register, offset: 0xA8 /
<>	144:ef7eb2e8f9f7	5437	uint8_t RESERVED_18[3];
<>	144:ef7eb2e8f9f7	5438	__IO uint8_t SOFTHLD; /*< SOF Threshold Register, offset: 0xAC /
<>	144:ef7eb2e8f9f7	5439	uint8_t RESERVED_19[3];
<>	144:ef7eb2e8f9f7	5440	__IO uint8_t BDTPAGE2; /*< BDT Page Register 2, offset: 0xB0 /
<>	144:ef7eb2e8f9f7	5441	uint8_t RESERVED_20[3];
<>	144:ef7eb2e8f9f7	5442	__IO uint8_t BDTPAGE3; /*< BDT Page Register 3, offset: 0xB4 /
<>	144:ef7eb2e8f9f7	5443	uint8_t RESERVED_21[11];
<>	144:ef7eb2e8f9f7	5444	struct { /* offset: 0xC0, array step: 0x4 */
<>	144:ef7eb2e8f9f7	5445	__IO uint8_t ENDPT; /*< Endpoint Control Register, array offset: 0xC0, array step: 0x4 /
<>	144:ef7eb2e8f9f7	5446	uint8_t RESERVED_0[3];
<>	144:ef7eb2e8f9f7	5447	} ENDPOINT[16];
<>	144:ef7eb2e8f9f7	5448	__IO uint8_t USBCTRL; /*< USB Control Register, offset: 0x100 /
<>	144:ef7eb2e8f9f7	5449	uint8_t RESERVED_22[3];
<>	144:ef7eb2e8f9f7	5450	__I uint8_t OBSERVE; /*< USB OTG Observe Register, offset: 0x104 /
<>	144:ef7eb2e8f9f7	5451	uint8_t RESERVED_23[3];
<>	144:ef7eb2e8f9f7	5452	__IO uint8_t CONTROL; /*< USB OTG Control Register, offset: 0x108 /
<>	144:ef7eb2e8f9f7	5453	uint8_t RESERVED_24[3];
<>	144:ef7eb2e8f9f7	5454	__IO uint8_t USBTRC0; /*< USB Transceiver Control Register 0, offset: 0x10C /
<>	144:ef7eb2e8f9f7	5455	uint8_t RESERVED_25[7];
<>	144:ef7eb2e8f9f7	5456	__IO uint8_t USBFRMADJUST; /*< Frame Adjust Register, offset: 0x114 /
<>	144:ef7eb2e8f9f7	5457	} USB_Type;
<>	144:ef7eb2e8f9f7	5458
<>	144:ef7eb2e8f9f7	5459	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5460	-- USB Register Masks
<>	144:ef7eb2e8f9f7	5461	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5462
<>	144:ef7eb2e8f9f7	5463	/**
<>	144:ef7eb2e8f9f7	5464	* @addtogroup USB_Register_Masks USB Register Masks
<>	144:ef7eb2e8f9f7	5465	* @{
<>	144:ef7eb2e8f9f7	5466	*/
<>	144:ef7eb2e8f9f7	5467
<>	144:ef7eb2e8f9f7	5468	/* PERID Bit Fields */
<>	144:ef7eb2e8f9f7	5469	#define USB_PERID_ID_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	5470	#define USB_PERID_ID_SHIFT 0
<>	144:ef7eb2e8f9f7	5471	#define USB_PERID_ID(x) (((uint8_t)(((uint8_t)(x))<<USB_PERID_ID_SHIFT))&USB_PERID_ID_MASK)
<>	144:ef7eb2e8f9f7	5472	/* IDCOMP Bit Fields */
<>	144:ef7eb2e8f9f7	5473	#define USB_IDCOMP_NID_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	5474	#define USB_IDCOMP_NID_SHIFT 0
<>	144:ef7eb2e8f9f7	5475	#define USB_IDCOMP_NID(x) (((uint8_t)(((uint8_t)(x))<<USB_IDCOMP_NID_SHIFT))&USB_IDCOMP_NID_MASK)
<>	144:ef7eb2e8f9f7	5476	/* REV Bit Fields */
<>	144:ef7eb2e8f9f7	5477	#define USB_REV_REV_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5478	#define USB_REV_REV_SHIFT 0
<>	144:ef7eb2e8f9f7	5479	#define USB_REV_REV(x) (((uint8_t)(((uint8_t)(x))<<USB_REV_REV_SHIFT))&USB_REV_REV_MASK)
<>	144:ef7eb2e8f9f7	5480	/* ADDINFO Bit Fields */
<>	144:ef7eb2e8f9f7	5481	#define USB_ADDINFO_IEHOST_MASK 0x1u
<>	144:ef7eb2e8f9f7	5482	#define USB_ADDINFO_IEHOST_SHIFT 0
<>	144:ef7eb2e8f9f7	5483	#define USB_ADDINFO_IRQNUM_MASK 0xF8u
<>	144:ef7eb2e8f9f7	5484	#define USB_ADDINFO_IRQNUM_SHIFT 3
<>	144:ef7eb2e8f9f7	5485	#define USB_ADDINFO_IRQNUM(x) (((uint8_t)(((uint8_t)(x))<<USB_ADDINFO_IRQNUM_SHIFT))&USB_ADDINFO_IRQNUM_MASK)
<>	144:ef7eb2e8f9f7	5486	/* OTGISTAT Bit Fields */
<>	144:ef7eb2e8f9f7	5487	#define USB_OTGISTAT_AVBUSCHG_MASK 0x1u
<>	144:ef7eb2e8f9f7	5488	#define USB_OTGISTAT_AVBUSCHG_SHIFT 0
<>	144:ef7eb2e8f9f7	5489	#define USB_OTGISTAT_B_SESS_CHG_MASK 0x4u
<>	144:ef7eb2e8f9f7	5490	#define USB_OTGISTAT_B_SESS_CHG_SHIFT 2
<>	144:ef7eb2e8f9f7	5491	#define USB_OTGISTAT_SESSVLDCHG_MASK 0x8u
<>	144:ef7eb2e8f9f7	5492	#define USB_OTGISTAT_SESSVLDCHG_SHIFT 3
<>	144:ef7eb2e8f9f7	5493	#define USB_OTGISTAT_LINE_STATE_CHG_MASK 0x20u
<>	144:ef7eb2e8f9f7	5494	#define USB_OTGISTAT_LINE_STATE_CHG_SHIFT 5
<>	144:ef7eb2e8f9f7	5495	#define USB_OTGISTAT_ONEMSEC_MASK 0x40u
<>	144:ef7eb2e8f9f7	5496	#define USB_OTGISTAT_ONEMSEC_SHIFT 6
<>	144:ef7eb2e8f9f7	5497	#define USB_OTGISTAT_IDCHG_MASK 0x80u
<>	144:ef7eb2e8f9f7	5498	#define USB_OTGISTAT_IDCHG_SHIFT 7
<>	144:ef7eb2e8f9f7	5499	/* OTGICR Bit Fields */
<>	144:ef7eb2e8f9f7	5500	#define USB_OTGICR_AVBUSEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	5501	#define USB_OTGICR_AVBUSEN_SHIFT 0
<>	144:ef7eb2e8f9f7	5502	#define USB_OTGICR_BSESSEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5503	#define USB_OTGICR_BSESSEN_SHIFT 2
<>	144:ef7eb2e8f9f7	5504	#define USB_OTGICR_SESSVLDEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5505	#define USB_OTGICR_SESSVLDEN_SHIFT 3
<>	144:ef7eb2e8f9f7	5506	#define USB_OTGICR_LINESTATEEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	5507	#define USB_OTGICR_LINESTATEEN_SHIFT 5
<>	144:ef7eb2e8f9f7	5508	#define USB_OTGICR_ONEMSECEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5509	#define USB_OTGICR_ONEMSECEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5510	#define USB_OTGICR_IDEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5511	#define USB_OTGICR_IDEN_SHIFT 7
<>	144:ef7eb2e8f9f7	5512	/* OTGSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	5513	#define USB_OTGSTAT_AVBUSVLD_MASK 0x1u
<>	144:ef7eb2e8f9f7	5514	#define USB_OTGSTAT_AVBUSVLD_SHIFT 0
<>	144:ef7eb2e8f9f7	5515	#define USB_OTGSTAT_BSESSEND_MASK 0x4u
<>	144:ef7eb2e8f9f7	5516	#define USB_OTGSTAT_BSESSEND_SHIFT 2
<>	144:ef7eb2e8f9f7	5517	#define USB_OTGSTAT_SESS_VLD_MASK 0x8u
<>	144:ef7eb2e8f9f7	5518	#define USB_OTGSTAT_SESS_VLD_SHIFT 3
<>	144:ef7eb2e8f9f7	5519	#define USB_OTGSTAT_LINESTATESTABLE_MASK 0x20u
<>	144:ef7eb2e8f9f7	5520	#define USB_OTGSTAT_LINESTATESTABLE_SHIFT 5
<>	144:ef7eb2e8f9f7	5521	#define USB_OTGSTAT_ONEMSECEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5522	#define USB_OTGSTAT_ONEMSECEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5523	#define USB_OTGSTAT_ID_MASK 0x80u
<>	144:ef7eb2e8f9f7	5524	#define USB_OTGSTAT_ID_SHIFT 7
<>	144:ef7eb2e8f9f7	5525	/* OTGCTL Bit Fields */
<>	144:ef7eb2e8f9f7	5526	#define USB_OTGCTL_OTGEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5527	#define USB_OTGCTL_OTGEN_SHIFT 2
<>	144:ef7eb2e8f9f7	5528	#define USB_OTGCTL_DMLOW_MASK 0x10u
<>	144:ef7eb2e8f9f7	5529	#define USB_OTGCTL_DMLOW_SHIFT 4
<>	144:ef7eb2e8f9f7	5530	#define USB_OTGCTL_DPLOW_MASK 0x20u
<>	144:ef7eb2e8f9f7	5531	#define USB_OTGCTL_DPLOW_SHIFT 5
<>	144:ef7eb2e8f9f7	5532	#define USB_OTGCTL_DPHIGH_MASK 0x80u
<>	144:ef7eb2e8f9f7	5533	#define USB_OTGCTL_DPHIGH_SHIFT 7
<>	144:ef7eb2e8f9f7	5534	/* ISTAT Bit Fields */
<>	144:ef7eb2e8f9f7	5535	#define USB_ISTAT_USBRST_MASK 0x1u
<>	144:ef7eb2e8f9f7	5536	#define USB_ISTAT_USBRST_SHIFT 0
<>	144:ef7eb2e8f9f7	5537	#define USB_ISTAT_ERROR_MASK 0x2u
<>	144:ef7eb2e8f9f7	5538	#define USB_ISTAT_ERROR_SHIFT 1
<>	144:ef7eb2e8f9f7	5539	#define USB_ISTAT_SOFTOK_MASK 0x4u
<>	144:ef7eb2e8f9f7	5540	#define USB_ISTAT_SOFTOK_SHIFT 2
<>	144:ef7eb2e8f9f7	5541	#define USB_ISTAT_TOKDNE_MASK 0x8u
<>	144:ef7eb2e8f9f7	5542	#define USB_ISTAT_TOKDNE_SHIFT 3
<>	144:ef7eb2e8f9f7	5543	#define USB_ISTAT_SLEEP_MASK 0x10u
<>	144:ef7eb2e8f9f7	5544	#define USB_ISTAT_SLEEP_SHIFT 4
<>	144:ef7eb2e8f9f7	5545	#define USB_ISTAT_RESUME_MASK 0x20u
<>	144:ef7eb2e8f9f7	5546	#define USB_ISTAT_RESUME_SHIFT 5
<>	144:ef7eb2e8f9f7	5547	#define USB_ISTAT_ATTACH_MASK 0x40u
<>	144:ef7eb2e8f9f7	5548	#define USB_ISTAT_ATTACH_SHIFT 6
<>	144:ef7eb2e8f9f7	5549	#define USB_ISTAT_STALL_MASK 0x80u
<>	144:ef7eb2e8f9f7	5550	#define USB_ISTAT_STALL_SHIFT 7
<>	144:ef7eb2e8f9f7	5551	/* INTEN Bit Fields */
<>	144:ef7eb2e8f9f7	5552	#define USB_INTEN_USBRSTEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	5553	#define USB_INTEN_USBRSTEN_SHIFT 0
<>	144:ef7eb2e8f9f7	5554	#define USB_INTEN_ERROREN_MASK 0x2u
<>	144:ef7eb2e8f9f7	5555	#define USB_INTEN_ERROREN_SHIFT 1
<>	144:ef7eb2e8f9f7	5556	#define USB_INTEN_SOFTOKEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5557	#define USB_INTEN_SOFTOKEN_SHIFT 2
<>	144:ef7eb2e8f9f7	5558	#define USB_INTEN_TOKDNEEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5559	#define USB_INTEN_TOKDNEEN_SHIFT 3
<>	144:ef7eb2e8f9f7	5560	#define USB_INTEN_SLEEPEN_MASK 0x10u
<>	144:ef7eb2e8f9f7	5561	#define USB_INTEN_SLEEPEN_SHIFT 4
<>	144:ef7eb2e8f9f7	5562	#define USB_INTEN_RESUMEEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	5563	#define USB_INTEN_RESUMEEN_SHIFT 5
<>	144:ef7eb2e8f9f7	5564	#define USB_INTEN_ATTACHEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5565	#define USB_INTEN_ATTACHEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5566	#define USB_INTEN_STALLEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5567	#define USB_INTEN_STALLEN_SHIFT 7
<>	144:ef7eb2e8f9f7	5568	/* ERRSTAT Bit Fields */
<>	144:ef7eb2e8f9f7	5569	#define USB_ERRSTAT_PIDERR_MASK 0x1u
<>	144:ef7eb2e8f9f7	5570	#define USB_ERRSTAT_PIDERR_SHIFT 0
<>	144:ef7eb2e8f9f7	5571	#define USB_ERRSTAT_CRC5EOF_MASK 0x2u
<>	144:ef7eb2e8f9f7	5572	#define USB_ERRSTAT_CRC5EOF_SHIFT 1
<>	144:ef7eb2e8f9f7	5573	#define USB_ERRSTAT_CRC16_MASK 0x4u
<>	144:ef7eb2e8f9f7	5574	#define USB_ERRSTAT_CRC16_SHIFT 2
<>	144:ef7eb2e8f9f7	5575	#define USB_ERRSTAT_DFN8_MASK 0x8u
<>	144:ef7eb2e8f9f7	5576	#define USB_ERRSTAT_DFN8_SHIFT 3
<>	144:ef7eb2e8f9f7	5577	#define USB_ERRSTAT_BTOERR_MASK 0x10u
<>	144:ef7eb2e8f9f7	5578	#define USB_ERRSTAT_BTOERR_SHIFT 4
<>	144:ef7eb2e8f9f7	5579	#define USB_ERRSTAT_DMAERR_MASK 0x20u
<>	144:ef7eb2e8f9f7	5580	#define USB_ERRSTAT_DMAERR_SHIFT 5
<>	144:ef7eb2e8f9f7	5581	#define USB_ERRSTAT_BTSERR_MASK 0x80u
<>	144:ef7eb2e8f9f7	5582	#define USB_ERRSTAT_BTSERR_SHIFT 7
<>	144:ef7eb2e8f9f7	5583	/* ERREN Bit Fields */
<>	144:ef7eb2e8f9f7	5584	#define USB_ERREN_PIDERREN_MASK 0x1u
<>	144:ef7eb2e8f9f7	5585	#define USB_ERREN_PIDERREN_SHIFT 0
<>	144:ef7eb2e8f9f7	5586	#define USB_ERREN_CRC5EOFEN_MASK 0x2u
<>	144:ef7eb2e8f9f7	5587	#define USB_ERREN_CRC5EOFEN_SHIFT 1
<>	144:ef7eb2e8f9f7	5588	#define USB_ERREN_CRC16EN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5589	#define USB_ERREN_CRC16EN_SHIFT 2
<>	144:ef7eb2e8f9f7	5590	#define USB_ERREN_DFN8EN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5591	#define USB_ERREN_DFN8EN_SHIFT 3
<>	144:ef7eb2e8f9f7	5592	#define USB_ERREN_BTOERREN_MASK 0x10u
<>	144:ef7eb2e8f9f7	5593	#define USB_ERREN_BTOERREN_SHIFT 4
<>	144:ef7eb2e8f9f7	5594	#define USB_ERREN_DMAERREN_MASK 0x20u
<>	144:ef7eb2e8f9f7	5595	#define USB_ERREN_DMAERREN_SHIFT 5
<>	144:ef7eb2e8f9f7	5596	#define USB_ERREN_BTSERREN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5597	#define USB_ERREN_BTSERREN_SHIFT 7
<>	144:ef7eb2e8f9f7	5598	/* STAT Bit Fields */
<>	144:ef7eb2e8f9f7	5599	#define USB_STAT_ODD_MASK 0x4u
<>	144:ef7eb2e8f9f7	5600	#define USB_STAT_ODD_SHIFT 2
<>	144:ef7eb2e8f9f7	5601	#define USB_STAT_TX_MASK 0x8u
<>	144:ef7eb2e8f9f7	5602	#define USB_STAT_TX_SHIFT 3
<>	144:ef7eb2e8f9f7	5603	#define USB_STAT_ENDP_MASK 0xF0u
<>	144:ef7eb2e8f9f7	5604	#define USB_STAT_ENDP_SHIFT 4
<>	144:ef7eb2e8f9f7	5605	#define USB_STAT_ENDP(x) (((uint8_t)(((uint8_t)(x))<<USB_STAT_ENDP_SHIFT))&USB_STAT_ENDP_MASK)
<>	144:ef7eb2e8f9f7	5606	/* CTL Bit Fields */
<>	144:ef7eb2e8f9f7	5607	#define USB_CTL_USBENSOFEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	5608	#define USB_CTL_USBENSOFEN_SHIFT 0
<>	144:ef7eb2e8f9f7	5609	#define USB_CTL_ODDRST_MASK 0x2u
<>	144:ef7eb2e8f9f7	5610	#define USB_CTL_ODDRST_SHIFT 1
<>	144:ef7eb2e8f9f7	5611	#define USB_CTL_RESUME_MASK 0x4u
<>	144:ef7eb2e8f9f7	5612	#define USB_CTL_RESUME_SHIFT 2
<>	144:ef7eb2e8f9f7	5613	#define USB_CTL_HOSTMODEEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5614	#define USB_CTL_HOSTMODEEN_SHIFT 3
<>	144:ef7eb2e8f9f7	5615	#define USB_CTL_RESET_MASK 0x10u
<>	144:ef7eb2e8f9f7	5616	#define USB_CTL_RESET_SHIFT 4
<>	144:ef7eb2e8f9f7	5617	#define USB_CTL_TXSUSPENDTOKENBUSY_MASK 0x20u
<>	144:ef7eb2e8f9f7	5618	#define USB_CTL_TXSUSPENDTOKENBUSY_SHIFT 5
<>	144:ef7eb2e8f9f7	5619	#define USB_CTL_SE0_MASK 0x40u
<>	144:ef7eb2e8f9f7	5620	#define USB_CTL_SE0_SHIFT 6
<>	144:ef7eb2e8f9f7	5621	#define USB_CTL_JSTATE_MASK 0x80u
<>	144:ef7eb2e8f9f7	5622	#define USB_CTL_JSTATE_SHIFT 7
<>	144:ef7eb2e8f9f7	5623	/* ADDR Bit Fields */
<>	144:ef7eb2e8f9f7	5624	#define USB_ADDR_ADDR_MASK 0x7Fu
<>	144:ef7eb2e8f9f7	5625	#define USB_ADDR_ADDR_SHIFT 0
<>	144:ef7eb2e8f9f7	5626	#define USB_ADDR_ADDR(x) (((uint8_t)(((uint8_t)(x))<<USB_ADDR_ADDR_SHIFT))&USB_ADDR_ADDR_MASK)
<>	144:ef7eb2e8f9f7	5627	#define USB_ADDR_LSEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5628	#define USB_ADDR_LSEN_SHIFT 7
<>	144:ef7eb2e8f9f7	5629	/* BDTPAGE1 Bit Fields */
<>	144:ef7eb2e8f9f7	5630	#define USB_BDTPAGE1_BDTBA_MASK 0xFEu
<>	144:ef7eb2e8f9f7	5631	#define USB_BDTPAGE1_BDTBA_SHIFT 1
<>	144:ef7eb2e8f9f7	5632	#define USB_BDTPAGE1_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE1_BDTBA_SHIFT))&USB_BDTPAGE1_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	5633	/* FRMNUML Bit Fields */
<>	144:ef7eb2e8f9f7	5634	#define USB_FRMNUML_FRM_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5635	#define USB_FRMNUML_FRM_SHIFT 0
<>	144:ef7eb2e8f9f7	5636	#define USB_FRMNUML_FRM(x) (((uint8_t)(((uint8_t)(x))<<USB_FRMNUML_FRM_SHIFT))&USB_FRMNUML_FRM_MASK)
<>	144:ef7eb2e8f9f7	5637	/* FRMNUMH Bit Fields */
<>	144:ef7eb2e8f9f7	5638	#define USB_FRMNUMH_FRM_MASK 0x7u
<>	144:ef7eb2e8f9f7	5639	#define USB_FRMNUMH_FRM_SHIFT 0
<>	144:ef7eb2e8f9f7	5640	#define USB_FRMNUMH_FRM(x) (((uint8_t)(((uint8_t)(x))<<USB_FRMNUMH_FRM_SHIFT))&USB_FRMNUMH_FRM_MASK)
<>	144:ef7eb2e8f9f7	5641	/* TOKEN Bit Fields */
<>	144:ef7eb2e8f9f7	5642	#define USB_TOKEN_TOKENENDPT_MASK 0xFu
<>	144:ef7eb2e8f9f7	5643	#define USB_TOKEN_TOKENENDPT_SHIFT 0
<>	144:ef7eb2e8f9f7	5644	#define USB_TOKEN_TOKENENDPT(x) (((uint8_t)(((uint8_t)(x))<<USB_TOKEN_TOKENENDPT_SHIFT))&USB_TOKEN_TOKENENDPT_MASK)
<>	144:ef7eb2e8f9f7	5645	#define USB_TOKEN_TOKENPID_MASK 0xF0u
<>	144:ef7eb2e8f9f7	5646	#define USB_TOKEN_TOKENPID_SHIFT 4
<>	144:ef7eb2e8f9f7	5647	#define USB_TOKEN_TOKENPID(x) (((uint8_t)(((uint8_t)(x))<<USB_TOKEN_TOKENPID_SHIFT))&USB_TOKEN_TOKENPID_MASK)
<>	144:ef7eb2e8f9f7	5648	/* SOFTHLD Bit Fields */
<>	144:ef7eb2e8f9f7	5649	#define USB_SOFTHLD_CNT_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5650	#define USB_SOFTHLD_CNT_SHIFT 0
<>	144:ef7eb2e8f9f7	5651	#define USB_SOFTHLD_CNT(x) (((uint8_t)(((uint8_t)(x))<<USB_SOFTHLD_CNT_SHIFT))&USB_SOFTHLD_CNT_MASK)
<>	144:ef7eb2e8f9f7	5652	/* BDTPAGE2 Bit Fields */
<>	144:ef7eb2e8f9f7	5653	#define USB_BDTPAGE2_BDTBA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5654	#define USB_BDTPAGE2_BDTBA_SHIFT 0
<>	144:ef7eb2e8f9f7	5655	#define USB_BDTPAGE2_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE2_BDTBA_SHIFT))&USB_BDTPAGE2_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	5656	/* BDTPAGE3 Bit Fields */
<>	144:ef7eb2e8f9f7	5657	#define USB_BDTPAGE3_BDTBA_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5658	#define USB_BDTPAGE3_BDTBA_SHIFT 0
<>	144:ef7eb2e8f9f7	5659	#define USB_BDTPAGE3_BDTBA(x) (((uint8_t)(((uint8_t)(x))<<USB_BDTPAGE3_BDTBA_SHIFT))&USB_BDTPAGE3_BDTBA_MASK)
<>	144:ef7eb2e8f9f7	5660	/* ENDPT Bit Fields */
<>	144:ef7eb2e8f9f7	5661	#define USB_ENDPT_EPHSHK_MASK 0x1u
<>	144:ef7eb2e8f9f7	5662	#define USB_ENDPT_EPHSHK_SHIFT 0
<>	144:ef7eb2e8f9f7	5663	#define USB_ENDPT_EPSTALL_MASK 0x2u
<>	144:ef7eb2e8f9f7	5664	#define USB_ENDPT_EPSTALL_SHIFT 1
<>	144:ef7eb2e8f9f7	5665	#define USB_ENDPT_EPTXEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5666	#define USB_ENDPT_EPTXEN_SHIFT 2
<>	144:ef7eb2e8f9f7	5667	#define USB_ENDPT_EPRXEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5668	#define USB_ENDPT_EPRXEN_SHIFT 3
<>	144:ef7eb2e8f9f7	5669	#define USB_ENDPT_EPCTLDIS_MASK 0x10u
<>	144:ef7eb2e8f9f7	5670	#define USB_ENDPT_EPCTLDIS_SHIFT 4
<>	144:ef7eb2e8f9f7	5671	#define USB_ENDPT_RETRYDIS_MASK 0x40u
<>	144:ef7eb2e8f9f7	5672	#define USB_ENDPT_RETRYDIS_SHIFT 6
<>	144:ef7eb2e8f9f7	5673	#define USB_ENDPT_HOSTWOHUB_MASK 0x80u
<>	144:ef7eb2e8f9f7	5674	#define USB_ENDPT_HOSTWOHUB_SHIFT 7
<>	144:ef7eb2e8f9f7	5675	/* USBCTRL Bit Fields */
<>	144:ef7eb2e8f9f7	5676	#define USB_USBCTRL_PDE_MASK 0x40u
<>	144:ef7eb2e8f9f7	5677	#define USB_USBCTRL_PDE_SHIFT 6
<>	144:ef7eb2e8f9f7	5678	#define USB_USBCTRL_SUSP_MASK 0x80u
<>	144:ef7eb2e8f9f7	5679	#define USB_USBCTRL_SUSP_SHIFT 7
<>	144:ef7eb2e8f9f7	5680	/* OBSERVE Bit Fields */
<>	144:ef7eb2e8f9f7	5681	#define USB_OBSERVE_DMPD_MASK 0x10u
<>	144:ef7eb2e8f9f7	5682	#define USB_OBSERVE_DMPD_SHIFT 4
<>	144:ef7eb2e8f9f7	5683	#define USB_OBSERVE_DPPD_MASK 0x40u
<>	144:ef7eb2e8f9f7	5684	#define USB_OBSERVE_DPPD_SHIFT 6
<>	144:ef7eb2e8f9f7	5685	#define USB_OBSERVE_DPPU_MASK 0x80u
<>	144:ef7eb2e8f9f7	5686	#define USB_OBSERVE_DPPU_SHIFT 7
<>	144:ef7eb2e8f9f7	5687	/* CONTROL Bit Fields */
<>	144:ef7eb2e8f9f7	5688	#define USB_CONTROL_DPPULLUPNONOTG_MASK 0x10u
<>	144:ef7eb2e8f9f7	5689	#define USB_CONTROL_DPPULLUPNONOTG_SHIFT 4
<>	144:ef7eb2e8f9f7	5690	/* USBTRC0 Bit Fields */
<>	144:ef7eb2e8f9f7	5691	#define USB_USBTRC0_USB_RESUME_INT_MASK 0x1u
<>	144:ef7eb2e8f9f7	5692	#define USB_USBTRC0_USB_RESUME_INT_SHIFT 0
<>	144:ef7eb2e8f9f7	5693	#define USB_USBTRC0_SYNC_DET_MASK 0x2u
<>	144:ef7eb2e8f9f7	5694	#define USB_USBTRC0_SYNC_DET_SHIFT 1
<>	144:ef7eb2e8f9f7	5695	#define USB_USBTRC0_USBRESMEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	5696	#define USB_USBTRC0_USBRESMEN_SHIFT 5
<>	144:ef7eb2e8f9f7	5697	#define USB_USBTRC0_USBRESET_MASK 0x80u
<>	144:ef7eb2e8f9f7	5698	#define USB_USBTRC0_USBRESET_SHIFT 7
<>	144:ef7eb2e8f9f7	5699	/* USBFRMADJUST Bit Fields */
<>	144:ef7eb2e8f9f7	5700	#define USB_USBFRMADJUST_ADJ_MASK 0xFFu
<>	144:ef7eb2e8f9f7	5701	#define USB_USBFRMADJUST_ADJ_SHIFT 0
<>	144:ef7eb2e8f9f7	5702	#define USB_USBFRMADJUST_ADJ(x) (((uint8_t)(((uint8_t)(x))<<USB_USBFRMADJUST_ADJ_SHIFT))&USB_USBFRMADJUST_ADJ_MASK)
<>	144:ef7eb2e8f9f7	5703
<>	144:ef7eb2e8f9f7	5704	/**
<>	144:ef7eb2e8f9f7	5705	* @}
<>	144:ef7eb2e8f9f7	5706	/ / end of group USB_Register_Masks */
<>	144:ef7eb2e8f9f7	5707
<>	144:ef7eb2e8f9f7	5708
<>	144:ef7eb2e8f9f7	5709	/* USB - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	5710	/** Peripheral USB0 base address */
<>	144:ef7eb2e8f9f7	5711	#define USB0_BASE (0x40072000u)
<>	144:ef7eb2e8f9f7	5712	/** Peripheral USB0 base pointer */
<>	144:ef7eb2e8f9f7	5713	#define USB0 ((USB_Type *)USB0_BASE)
<>	144:ef7eb2e8f9f7	5714
<>	144:ef7eb2e8f9f7	5715	/**
<>	144:ef7eb2e8f9f7	5716	* @}
<>	144:ef7eb2e8f9f7	5717	/ / end of group USB_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	5718
<>	144:ef7eb2e8f9f7	5719
<>	144:ef7eb2e8f9f7	5720	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5721	-- USBDCD Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5722	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5723
<>	144:ef7eb2e8f9f7	5724	/**
<>	144:ef7eb2e8f9f7	5725	* @addtogroup USBDCD_Peripheral_Access_Layer USBDCD Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5726	* @{
<>	144:ef7eb2e8f9f7	5727	*/
<>	144:ef7eb2e8f9f7	5728
<>	144:ef7eb2e8f9f7	5729	/** USBDCD - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	5730	typedef struct {
<>	144:ef7eb2e8f9f7	5731	__IO uint32_t CONTROL; /*< Control Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	5732	__IO uint32_t CLOCK; /*< Clock Register, offset: 0x4 /
<>	144:ef7eb2e8f9f7	5733	__I uint32_t STATUS; /*< Status Register, offset: 0x8 /
<>	144:ef7eb2e8f9f7	5734	uint8_t RESERVED_0[4];
<>	144:ef7eb2e8f9f7	5735	__IO uint32_t TIMER0; /*< TIMER0 Register, offset: 0x10 /
<>	144:ef7eb2e8f9f7	5736	__IO uint32_t TIMER1; /*< , offset: 0x14 /
<>	144:ef7eb2e8f9f7	5737	__IO uint32_t TIMER2; /*< , offset: 0x18 /
<>	144:ef7eb2e8f9f7	5738	} USBDCD_Type;
<>	144:ef7eb2e8f9f7	5739
<>	144:ef7eb2e8f9f7	5740	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5741	-- USBDCD Register Masks
<>	144:ef7eb2e8f9f7	5742	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5743
<>	144:ef7eb2e8f9f7	5744	/**
<>	144:ef7eb2e8f9f7	5745	* @addtogroup USBDCD_Register_Masks USBDCD Register Masks
<>	144:ef7eb2e8f9f7	5746	* @{
<>	144:ef7eb2e8f9f7	5747	*/
<>	144:ef7eb2e8f9f7	5748
<>	144:ef7eb2e8f9f7	5749	/* CONTROL Bit Fields */
<>	144:ef7eb2e8f9f7	5750	#define USBDCD_CONTROL_IACK_MASK 0x1u
<>	144:ef7eb2e8f9f7	5751	#define USBDCD_CONTROL_IACK_SHIFT 0
<>	144:ef7eb2e8f9f7	5752	#define USBDCD_CONTROL_IF_MASK 0x100u
<>	144:ef7eb2e8f9f7	5753	#define USBDCD_CONTROL_IF_SHIFT 8
<>	144:ef7eb2e8f9f7	5754	#define USBDCD_CONTROL_IE_MASK 0x10000u
<>	144:ef7eb2e8f9f7	5755	#define USBDCD_CONTROL_IE_SHIFT 16
<>	144:ef7eb2e8f9f7	5756	#define USBDCD_CONTROL_START_MASK 0x1000000u
<>	144:ef7eb2e8f9f7	5757	#define USBDCD_CONTROL_START_SHIFT 24
<>	144:ef7eb2e8f9f7	5758	#define USBDCD_CONTROL_SR_MASK 0x2000000u
<>	144:ef7eb2e8f9f7	5759	#define USBDCD_CONTROL_SR_SHIFT 25
<>	144:ef7eb2e8f9f7	5760	/* CLOCK Bit Fields */
<>	144:ef7eb2e8f9f7	5761	#define USBDCD_CLOCK_CLOCK_UNIT_MASK 0x1u
<>	144:ef7eb2e8f9f7	5762	#define USBDCD_CLOCK_CLOCK_UNIT_SHIFT 0
<>	144:ef7eb2e8f9f7	5763	#define USBDCD_CLOCK_CLOCK_SPEED_MASK 0xFFCu
<>	144:ef7eb2e8f9f7	5764	#define USBDCD_CLOCK_CLOCK_SPEED_SHIFT 2
<>	144:ef7eb2e8f9f7	5765	#define USBDCD_CLOCK_CLOCK_SPEED(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_CLOCK_CLOCK_SPEED_SHIFT))&USBDCD_CLOCK_CLOCK_SPEED_MASK)
<>	144:ef7eb2e8f9f7	5766	/* STATUS Bit Fields */
<>	144:ef7eb2e8f9f7	5767	#define USBDCD_STATUS_SEQ_RES_MASK 0x30000u
<>	144:ef7eb2e8f9f7	5768	#define USBDCD_STATUS_SEQ_RES_SHIFT 16
<>	144:ef7eb2e8f9f7	5769	#define USBDCD_STATUS_SEQ_RES(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_STATUS_SEQ_RES_SHIFT))&USBDCD_STATUS_SEQ_RES_MASK)
<>	144:ef7eb2e8f9f7	5770	#define USBDCD_STATUS_SEQ_STAT_MASK 0xC0000u
<>	144:ef7eb2e8f9f7	5771	#define USBDCD_STATUS_SEQ_STAT_SHIFT 18
<>	144:ef7eb2e8f9f7	5772	#define USBDCD_STATUS_SEQ_STAT(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_STATUS_SEQ_STAT_SHIFT))&USBDCD_STATUS_SEQ_STAT_MASK)
<>	144:ef7eb2e8f9f7	5773	#define USBDCD_STATUS_ERR_MASK 0x100000u
<>	144:ef7eb2e8f9f7	5774	#define USBDCD_STATUS_ERR_SHIFT 20
<>	144:ef7eb2e8f9f7	5775	#define USBDCD_STATUS_TO_MASK 0x200000u
<>	144:ef7eb2e8f9f7	5776	#define USBDCD_STATUS_TO_SHIFT 21
<>	144:ef7eb2e8f9f7	5777	#define USBDCD_STATUS_ACTIVE_MASK 0x400000u
<>	144:ef7eb2e8f9f7	5778	#define USBDCD_STATUS_ACTIVE_SHIFT 22
<>	144:ef7eb2e8f9f7	5779	/* TIMER0 Bit Fields */
<>	144:ef7eb2e8f9f7	5780	#define USBDCD_TIMER0_TUNITCON_MASK 0xFFFu
<>	144:ef7eb2e8f9f7	5781	#define USBDCD_TIMER0_TUNITCON_SHIFT 0
<>	144:ef7eb2e8f9f7	5782	#define USBDCD_TIMER0_TUNITCON(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER0_TUNITCON_SHIFT))&USBDCD_TIMER0_TUNITCON_MASK)
<>	144:ef7eb2e8f9f7	5783	#define USBDCD_TIMER0_TSEQ_INIT_MASK 0x3FF0000u
<>	144:ef7eb2e8f9f7	5784	#define USBDCD_TIMER0_TSEQ_INIT_SHIFT 16
<>	144:ef7eb2e8f9f7	5785	#define USBDCD_TIMER0_TSEQ_INIT(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER0_TSEQ_INIT_SHIFT))&USBDCD_TIMER0_TSEQ_INIT_MASK)
<>	144:ef7eb2e8f9f7	5786	/* TIMER1 Bit Fields */
<>	144:ef7eb2e8f9f7	5787	#define USBDCD_TIMER1_TVDPSRC_ON_MASK 0x3FFu
<>	144:ef7eb2e8f9f7	5788	#define USBDCD_TIMER1_TVDPSRC_ON_SHIFT 0
<>	144:ef7eb2e8f9f7	5789	#define USBDCD_TIMER1_TVDPSRC_ON(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER1_TVDPSRC_ON_SHIFT))&USBDCD_TIMER1_TVDPSRC_ON_MASK)
<>	144:ef7eb2e8f9f7	5790	#define USBDCD_TIMER1_TDCD_DBNC_MASK 0x3FF0000u
<>	144:ef7eb2e8f9f7	5791	#define USBDCD_TIMER1_TDCD_DBNC_SHIFT 16
<>	144:ef7eb2e8f9f7	5792	#define USBDCD_TIMER1_TDCD_DBNC(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER1_TDCD_DBNC_SHIFT))&USBDCD_TIMER1_TDCD_DBNC_MASK)
<>	144:ef7eb2e8f9f7	5793	/* TIMER2 Bit Fields */
<>	144:ef7eb2e8f9f7	5794	#define USBDCD_TIMER2_CHECK_DM_MASK 0xFu
<>	144:ef7eb2e8f9f7	5795	#define USBDCD_TIMER2_CHECK_DM_SHIFT 0
<>	144:ef7eb2e8f9f7	5796	#define USBDCD_TIMER2_CHECK_DM(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER2_CHECK_DM_SHIFT))&USBDCD_TIMER2_CHECK_DM_MASK)
<>	144:ef7eb2e8f9f7	5797	#define USBDCD_TIMER2_TVDPSRC_CON_MASK 0x3FF0000u
<>	144:ef7eb2e8f9f7	5798	#define USBDCD_TIMER2_TVDPSRC_CON_SHIFT 16
<>	144:ef7eb2e8f9f7	5799	#define USBDCD_TIMER2_TVDPSRC_CON(x) (((uint32_t)(((uint32_t)(x))<<USBDCD_TIMER2_TVDPSRC_CON_SHIFT))&USBDCD_TIMER2_TVDPSRC_CON_MASK)
<>	144:ef7eb2e8f9f7	5800
<>	144:ef7eb2e8f9f7	5801	/**
<>	144:ef7eb2e8f9f7	5802	* @}
<>	144:ef7eb2e8f9f7	5803	/ / end of group USBDCD_Register_Masks */
<>	144:ef7eb2e8f9f7	5804
<>	144:ef7eb2e8f9f7	5805
<>	144:ef7eb2e8f9f7	5806	/* USBDCD - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	5807	/** Peripheral USBDCD base address */
<>	144:ef7eb2e8f9f7	5808	#define USBDCD_BASE (0x40035000u)
<>	144:ef7eb2e8f9f7	5809	/** Peripheral USBDCD base pointer */
<>	144:ef7eb2e8f9f7	5810	#define USBDCD ((USBDCD_Type *)USBDCD_BASE)
<>	144:ef7eb2e8f9f7	5811
<>	144:ef7eb2e8f9f7	5812	/**
<>	144:ef7eb2e8f9f7	5813	* @}
<>	144:ef7eb2e8f9f7	5814	/ / end of group USBDCD_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	5815
<>	144:ef7eb2e8f9f7	5816
<>	144:ef7eb2e8f9f7	5817	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5818	-- VREF Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5819	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5820
<>	144:ef7eb2e8f9f7	5821	/**
<>	144:ef7eb2e8f9f7	5822	* @addtogroup VREF_Peripheral_Access_Layer VREF Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5823	* @{
<>	144:ef7eb2e8f9f7	5824	*/
<>	144:ef7eb2e8f9f7	5825
<>	144:ef7eb2e8f9f7	5826	/** VREF - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	5827	typedef struct {
<>	144:ef7eb2e8f9f7	5828	__IO uint8_t TRM; /*< VREF Trim Register, offset: 0x0 /
<>	144:ef7eb2e8f9f7	5829	__IO uint8_t SC; /*< VREF Status and Control Register, offset: 0x1 /
<>	144:ef7eb2e8f9f7	5830	} VREF_Type;
<>	144:ef7eb2e8f9f7	5831
<>	144:ef7eb2e8f9f7	5832	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5833	-- VREF Register Masks
<>	144:ef7eb2e8f9f7	5834	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5835
<>	144:ef7eb2e8f9f7	5836	/**
<>	144:ef7eb2e8f9f7	5837	* @addtogroup VREF_Register_Masks VREF Register Masks
<>	144:ef7eb2e8f9f7	5838	* @{
<>	144:ef7eb2e8f9f7	5839	*/
<>	144:ef7eb2e8f9f7	5840
<>	144:ef7eb2e8f9f7	5841	/* TRM Bit Fields */
<>	144:ef7eb2e8f9f7	5842	#define VREF_TRM_TRIM_MASK 0x3Fu
<>	144:ef7eb2e8f9f7	5843	#define VREF_TRM_TRIM_SHIFT 0
<>	144:ef7eb2e8f9f7	5844	#define VREF_TRM_TRIM(x) (((uint8_t)(((uint8_t)(x))<<VREF_TRM_TRIM_SHIFT))&VREF_TRM_TRIM_MASK)
<>	144:ef7eb2e8f9f7	5845	#define VREF_TRM_CHOPEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5846	#define VREF_TRM_CHOPEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5847	/* SC Bit Fields */
<>	144:ef7eb2e8f9f7	5848	#define VREF_SC_MODE_LV_MASK 0x3u
<>	144:ef7eb2e8f9f7	5849	#define VREF_SC_MODE_LV_SHIFT 0
<>	144:ef7eb2e8f9f7	5850	#define VREF_SC_MODE_LV(x) (((uint8_t)(((uint8_t)(x))<<VREF_SC_MODE_LV_SHIFT))&VREF_SC_MODE_LV_MASK)
<>	144:ef7eb2e8f9f7	5851	#define VREF_SC_VREFST_MASK 0x4u
<>	144:ef7eb2e8f9f7	5852	#define VREF_SC_VREFST_SHIFT 2
<>	144:ef7eb2e8f9f7	5853	#define VREF_SC_REGEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5854	#define VREF_SC_REGEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5855	#define VREF_SC_VREFEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5856	#define VREF_SC_VREFEN_SHIFT 7
<>	144:ef7eb2e8f9f7	5857
<>	144:ef7eb2e8f9f7	5858	/**
<>	144:ef7eb2e8f9f7	5859	* @}
<>	144:ef7eb2e8f9f7	5860	/ / end of group VREF_Register_Masks */
<>	144:ef7eb2e8f9f7	5861
<>	144:ef7eb2e8f9f7	5862
<>	144:ef7eb2e8f9f7	5863	/* VREF - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	5864	/** Peripheral VREF base address */
<>	144:ef7eb2e8f9f7	5865	#define VREF_BASE (0x40074000u)
<>	144:ef7eb2e8f9f7	5866	/** Peripheral VREF base pointer */
<>	144:ef7eb2e8f9f7	5867	#define VREF ((VREF_Type *)VREF_BASE)
<>	144:ef7eb2e8f9f7	5868
<>	144:ef7eb2e8f9f7	5869	/**
<>	144:ef7eb2e8f9f7	5870	* @}
<>	144:ef7eb2e8f9f7	5871	/ / end of group VREF_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	5872
<>	144:ef7eb2e8f9f7	5873
<>	144:ef7eb2e8f9f7	5874	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5875	-- WDOG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5876	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5877
<>	144:ef7eb2e8f9f7	5878	/**
<>	144:ef7eb2e8f9f7	5879	* @addtogroup WDOG_Peripheral_Access_Layer WDOG Peripheral Access Layer
<>	144:ef7eb2e8f9f7	5880	* @{
<>	144:ef7eb2e8f9f7	5881	*/
<>	144:ef7eb2e8f9f7	5882
<>	144:ef7eb2e8f9f7	5883	/** WDOG - Register Layout Typedef */
<>	144:ef7eb2e8f9f7	5884	typedef struct {
<>	144:ef7eb2e8f9f7	5885	__IO uint16_t STCTRLH; /*< Watchdog Status and Control Register High, offset: 0x0 /
<>	144:ef7eb2e8f9f7	5886	__IO uint16_t STCTRLL; /*< Watchdog Status and Control Register Low, offset: 0x2 /
<>	144:ef7eb2e8f9f7	5887	__IO uint16_t TOVALH; /*< Watchdog Time-out Value Register High, offset: 0x4 /
<>	144:ef7eb2e8f9f7	5888	__IO uint16_t TOVALL; /*< Watchdog Time-out Value Register Low, offset: 0x6 /
<>	144:ef7eb2e8f9f7	5889	__IO uint16_t WINH; /*< Watchdog Window Register High, offset: 0x8 /
<>	144:ef7eb2e8f9f7	5890	__IO uint16_t WINL; /*< Watchdog Window Register Low, offset: 0xA /
<>	144:ef7eb2e8f9f7	5891	__IO uint16_t REFRESH; /*< Watchdog Refresh Register, offset: 0xC /
<>	144:ef7eb2e8f9f7	5892	__IO uint16_t UNLOCK; /*< Watchdog Unlock Register, offset: 0xE /
<>	144:ef7eb2e8f9f7	5893	__IO uint16_t TMROUTH; /*< Watchdog Timer Output Register High, offset: 0x10 /
<>	144:ef7eb2e8f9f7	5894	__IO uint16_t TMROUTL; /*< Watchdog Timer Output Register Low, offset: 0x12 /
<>	144:ef7eb2e8f9f7	5895	__IO uint16_t RSTCNT; /*< Watchdog Reset Count Register, offset: 0x14 /
<>	144:ef7eb2e8f9f7	5896	__IO uint16_t PRESC; /*< Watchdog Prescaler Register, offset: 0x16 /
<>	144:ef7eb2e8f9f7	5897	} WDOG_Type;
<>	144:ef7eb2e8f9f7	5898
<>	144:ef7eb2e8f9f7	5899	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	5900	-- WDOG Register Masks
<>	144:ef7eb2e8f9f7	5901	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	5902
<>	144:ef7eb2e8f9f7	5903	/**
<>	144:ef7eb2e8f9f7	5904	* @addtogroup WDOG_Register_Masks WDOG Register Masks
<>	144:ef7eb2e8f9f7	5905	* @{
<>	144:ef7eb2e8f9f7	5906	*/
<>	144:ef7eb2e8f9f7	5907
<>	144:ef7eb2e8f9f7	5908	/* STCTRLH Bit Fields */
<>	144:ef7eb2e8f9f7	5909	#define WDOG_STCTRLH_WDOGEN_MASK 0x1u
<>	144:ef7eb2e8f9f7	5910	#define WDOG_STCTRLH_WDOGEN_SHIFT 0
<>	144:ef7eb2e8f9f7	5911	#define WDOG_STCTRLH_CLKSRC_MASK 0x2u
<>	144:ef7eb2e8f9f7	5912	#define WDOG_STCTRLH_CLKSRC_SHIFT 1
<>	144:ef7eb2e8f9f7	5913	#define WDOG_STCTRLH_IRQRSTEN_MASK 0x4u
<>	144:ef7eb2e8f9f7	5914	#define WDOG_STCTRLH_IRQRSTEN_SHIFT 2
<>	144:ef7eb2e8f9f7	5915	#define WDOG_STCTRLH_WINEN_MASK 0x8u
<>	144:ef7eb2e8f9f7	5916	#define WDOG_STCTRLH_WINEN_SHIFT 3
<>	144:ef7eb2e8f9f7	5917	#define WDOG_STCTRLH_ALLOWUPDATE_MASK 0x10u
<>	144:ef7eb2e8f9f7	5918	#define WDOG_STCTRLH_ALLOWUPDATE_SHIFT 4
<>	144:ef7eb2e8f9f7	5919	#define WDOG_STCTRLH_DBGEN_MASK 0x20u
<>	144:ef7eb2e8f9f7	5920	#define WDOG_STCTRLH_DBGEN_SHIFT 5
<>	144:ef7eb2e8f9f7	5921	#define WDOG_STCTRLH_STOPEN_MASK 0x40u
<>	144:ef7eb2e8f9f7	5922	#define WDOG_STCTRLH_STOPEN_SHIFT 6
<>	144:ef7eb2e8f9f7	5923	#define WDOG_STCTRLH_WAITEN_MASK 0x80u
<>	144:ef7eb2e8f9f7	5924	#define WDOG_STCTRLH_WAITEN_SHIFT 7
<>	144:ef7eb2e8f9f7	5925	#define WDOG_STCTRLH_TESTWDOG_MASK 0x400u
<>	144:ef7eb2e8f9f7	5926	#define WDOG_STCTRLH_TESTWDOG_SHIFT 10
<>	144:ef7eb2e8f9f7	5927	#define WDOG_STCTRLH_TESTSEL_MASK 0x800u
<>	144:ef7eb2e8f9f7	5928	#define WDOG_STCTRLH_TESTSEL_SHIFT 11
<>	144:ef7eb2e8f9f7	5929	#define WDOG_STCTRLH_BYTESEL_MASK 0x3000u
<>	144:ef7eb2e8f9f7	5930	#define WDOG_STCTRLH_BYTESEL_SHIFT 12
<>	144:ef7eb2e8f9f7	5931	#define WDOG_STCTRLH_BYTESEL(x) (((uint16_t)(((uint16_t)(x))<<WDOG_STCTRLH_BYTESEL_SHIFT))&WDOG_STCTRLH_BYTESEL_MASK)
<>	144:ef7eb2e8f9f7	5932	#define WDOG_STCTRLH_DISTESTWDOG_MASK 0x4000u
<>	144:ef7eb2e8f9f7	5933	#define WDOG_STCTRLH_DISTESTWDOG_SHIFT 14
<>	144:ef7eb2e8f9f7	5934	/* STCTRLL Bit Fields */
<>	144:ef7eb2e8f9f7	5935	#define WDOG_STCTRLL_INTFLG_MASK 0x8000u
<>	144:ef7eb2e8f9f7	5936	#define WDOG_STCTRLL_INTFLG_SHIFT 15
<>	144:ef7eb2e8f9f7	5937	/* TOVALH Bit Fields */
<>	144:ef7eb2e8f9f7	5938	#define WDOG_TOVALH_TOVALHIGH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5939	#define WDOG_TOVALH_TOVALHIGH_SHIFT 0
<>	144:ef7eb2e8f9f7	5940	#define WDOG_TOVALH_TOVALHIGH(x) (((uint16_t)(((uint16_t)(x))<<WDOG_TOVALH_TOVALHIGH_SHIFT))&WDOG_TOVALH_TOVALHIGH_MASK)
<>	144:ef7eb2e8f9f7	5941	/* TOVALL Bit Fields */
<>	144:ef7eb2e8f9f7	5942	#define WDOG_TOVALL_TOVALLOW_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5943	#define WDOG_TOVALL_TOVALLOW_SHIFT 0
<>	144:ef7eb2e8f9f7	5944	#define WDOG_TOVALL_TOVALLOW(x) (((uint16_t)(((uint16_t)(x))<<WDOG_TOVALL_TOVALLOW_SHIFT))&WDOG_TOVALL_TOVALLOW_MASK)
<>	144:ef7eb2e8f9f7	5945	/* WINH Bit Fields */
<>	144:ef7eb2e8f9f7	5946	#define WDOG_WINH_WINHIGH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5947	#define WDOG_WINH_WINHIGH_SHIFT 0
<>	144:ef7eb2e8f9f7	5948	#define WDOG_WINH_WINHIGH(x) (((uint16_t)(((uint16_t)(x))<<WDOG_WINH_WINHIGH_SHIFT))&WDOG_WINH_WINHIGH_MASK)
<>	144:ef7eb2e8f9f7	5949	/* WINL Bit Fields */
<>	144:ef7eb2e8f9f7	5950	#define WDOG_WINL_WINLOW_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5951	#define WDOG_WINL_WINLOW_SHIFT 0
<>	144:ef7eb2e8f9f7	5952	#define WDOG_WINL_WINLOW(x) (((uint16_t)(((uint16_t)(x))<<WDOG_WINL_WINLOW_SHIFT))&WDOG_WINL_WINLOW_MASK)
<>	144:ef7eb2e8f9f7	5953	/* REFRESH Bit Fields */
<>	144:ef7eb2e8f9f7	5954	#define WDOG_REFRESH_WDOGREFRESH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5955	#define WDOG_REFRESH_WDOGREFRESH_SHIFT 0
<>	144:ef7eb2e8f9f7	5956	#define WDOG_REFRESH_WDOGREFRESH(x) (((uint16_t)(((uint16_t)(x))<<WDOG_REFRESH_WDOGREFRESH_SHIFT))&WDOG_REFRESH_WDOGREFRESH_MASK)
<>	144:ef7eb2e8f9f7	5957	/* UNLOCK Bit Fields */
<>	144:ef7eb2e8f9f7	5958	#define WDOG_UNLOCK_WDOGUNLOCK_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5959	#define WDOG_UNLOCK_WDOGUNLOCK_SHIFT 0
<>	144:ef7eb2e8f9f7	5960	#define WDOG_UNLOCK_WDOGUNLOCK(x) (((uint16_t)(((uint16_t)(x))<<WDOG_UNLOCK_WDOGUNLOCK_SHIFT))&WDOG_UNLOCK_WDOGUNLOCK_MASK)
<>	144:ef7eb2e8f9f7	5961	/* TMROUTH Bit Fields */
<>	144:ef7eb2e8f9f7	5962	#define WDOG_TMROUTH_TIMEROUTHIGH_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5963	#define WDOG_TMROUTH_TIMEROUTHIGH_SHIFT 0
<>	144:ef7eb2e8f9f7	5964	#define WDOG_TMROUTH_TIMEROUTHIGH(x) (((uint16_t)(((uint16_t)(x))<<WDOG_TMROUTH_TIMEROUTHIGH_SHIFT))&WDOG_TMROUTH_TIMEROUTHIGH_MASK)
<>	144:ef7eb2e8f9f7	5965	/* TMROUTL Bit Fields */
<>	144:ef7eb2e8f9f7	5966	#define WDOG_TMROUTL_TIMEROUTLOW_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5967	#define WDOG_TMROUTL_TIMEROUTLOW_SHIFT 0
<>	144:ef7eb2e8f9f7	5968	#define WDOG_TMROUTL_TIMEROUTLOW(x) (((uint16_t)(((uint16_t)(x))<<WDOG_TMROUTL_TIMEROUTLOW_SHIFT))&WDOG_TMROUTL_TIMEROUTLOW_MASK)
<>	144:ef7eb2e8f9f7	5969	/* RSTCNT Bit Fields */
<>	144:ef7eb2e8f9f7	5970	#define WDOG_RSTCNT_RSTCNT_MASK 0xFFFFu
<>	144:ef7eb2e8f9f7	5971	#define WDOG_RSTCNT_RSTCNT_SHIFT 0
<>	144:ef7eb2e8f9f7	5972	#define WDOG_RSTCNT_RSTCNT(x) (((uint16_t)(((uint16_t)(x))<<WDOG_RSTCNT_RSTCNT_SHIFT))&WDOG_RSTCNT_RSTCNT_MASK)
<>	144:ef7eb2e8f9f7	5973	/* PRESC Bit Fields */
<>	144:ef7eb2e8f9f7	5974	#define WDOG_PRESC_PRESCVAL_MASK 0x700u
<>	144:ef7eb2e8f9f7	5975	#define WDOG_PRESC_PRESCVAL_SHIFT 8
<>	144:ef7eb2e8f9f7	5976	#define WDOG_PRESC_PRESCVAL(x) (((uint16_t)(((uint16_t)(x))<<WDOG_PRESC_PRESCVAL_SHIFT))&WDOG_PRESC_PRESCVAL_MASK)
<>	144:ef7eb2e8f9f7	5977
<>	144:ef7eb2e8f9f7	5978	/**
<>	144:ef7eb2e8f9f7	5979	* @}
<>	144:ef7eb2e8f9f7	5980	/ / end of group WDOG_Register_Masks */
<>	144:ef7eb2e8f9f7	5981
<>	144:ef7eb2e8f9f7	5982
<>	144:ef7eb2e8f9f7	5983	/* WDOG - Peripheral instance base addresses */
<>	144:ef7eb2e8f9f7	5984	/** Peripheral WDOG base address */
<>	144:ef7eb2e8f9f7	5985	#define WDOG_BASE (0x40052000u)
<>	144:ef7eb2e8f9f7	5986	/** Peripheral WDOG base pointer */
<>	144:ef7eb2e8f9f7	5987	#define WDOG ((WDOG_Type *)WDOG_BASE)
<>	144:ef7eb2e8f9f7	5988
<>	144:ef7eb2e8f9f7	5989	/**
<>	144:ef7eb2e8f9f7	5990	* @}
<>	144:ef7eb2e8f9f7	5991	/ / end of group WDOG_Peripheral_Access_Layer */
<>	144:ef7eb2e8f9f7	5992
<>	144:ef7eb2e8f9f7	5993
<>	144:ef7eb2e8f9f7	5994	/*
<>	144:ef7eb2e8f9f7	5995	** End of section using anonymous unions
<>	144:ef7eb2e8f9f7	5996	*/
<>	144:ef7eb2e8f9f7	5997
<>	144:ef7eb2e8f9f7	5998	#if defined(__ARMCC_VERSION)
<>	144:ef7eb2e8f9f7	5999	#pragma pop
<>	144:ef7eb2e8f9f7	6000	#elif defined(__CWCC__)
<>	144:ef7eb2e8f9f7	6001	#pragma pop
<>	144:ef7eb2e8f9f7	6002	#elif defined(__GNUC__)
<>	144:ef7eb2e8f9f7	6003	/* leave anonymous unions enabled */
<>	144:ef7eb2e8f9f7	6004	#elif defined(__IAR_SYSTEMS_ICC__)
<>	144:ef7eb2e8f9f7	6005	#pragma language=default
<>	144:ef7eb2e8f9f7	6006	#else
<>	144:ef7eb2e8f9f7	6007	#error Not supported compiler type
<>	144:ef7eb2e8f9f7	6008	#endif
<>	144:ef7eb2e8f9f7	6009
<>	144:ef7eb2e8f9f7	6010	/**
<>	144:ef7eb2e8f9f7	6011	* @}
<>	144:ef7eb2e8f9f7	6012	/ / end of group Peripheral_access_layer */
<>	144:ef7eb2e8f9f7	6013
<>	144:ef7eb2e8f9f7	6014
<>	144:ef7eb2e8f9f7	6015	/* ----------------------------------------------------------------------------
<>	144:ef7eb2e8f9f7	6016	-- Backward Compatibility
<>	144:ef7eb2e8f9f7	6017	---------------------------------------------------------------------------- */
<>	144:ef7eb2e8f9f7	6018
<>	144:ef7eb2e8f9f7	6019	/**
<>	144:ef7eb2e8f9f7	6020	* @addtogroup Backward_Compatibility_Symbols Backward Compatibility
<>	144:ef7eb2e8f9f7	6021	* @{
<>	144:ef7eb2e8f9f7	6022	*/
<>	144:ef7eb2e8f9f7	6023
<>	144:ef7eb2e8f9f7	6024	/* No backward compatibility issues. */
<>	144:ef7eb2e8f9f7	6025
<>	144:ef7eb2e8f9f7	6026	/**
<>	144:ef7eb2e8f9f7	6027	* @}
<>	144:ef7eb2e8f9f7	6028	/ / end of group Backward_Compatibility_Symbols */
<>	144:ef7eb2e8f9f7	6029
<>	144:ef7eb2e8f9f7	6030
<>	144:ef7eb2e8f9f7	6031	#endif /* #if !defined(MK20D5_H_) */
<>	144:ef7eb2e8f9f7	6032
<>	144:ef7eb2e8f9f7	6033	/* MK20D5.h, eof. */
<>	144:ef7eb2e8f9f7	6034

Repository toolbox

Repository details

Type:	Library
Created:	20 Sep 2018
Imports:	0
Forks:	0
Commits:	189
Dependents:	0
Dependencies:	0
Followers:	5

Important changes to repositories hosted on mbed.com

targets/TARGET_Freescale/TARGET_K20XX/TARGET_TEENSY3_1/device/MK20DX256.h@149:156823d33999, 2016-10-28 (annotated)

Who changed what in which revision?

Repository toolbox

Repository details

Important Information for this Arm website

Important changes to repositories hosted on mbed.com

targets/TARGET_Freescale/TARGET_K20XX/TARGET_TEENSY3_1/device/MK20DX256.h@149:156823d33999, 2016-10-28 (annotated)

Who changed what in which revision?

Repository toolbox

Repository details

Important Information for this Arm website

Access Warning