mbed official / mbed-dev

mbed library sources. Supersedes mbed-src.

Dependents:   Nucleo_Hello_Encoder BLE_iBeaconScan AM1805_DEMO DISCO-F429ZI_ExportTemplate1 ... more

targets/cmsis/TARGET_NXP/TARGET_LPC11UXX/system_LPC11Uxx.c@144:ef7eb2e8f9f7, 2016-09-02 (annotated)

Committer:
<>
Date:
Fri Sep 02 15:07:44 2016 +0100
Revision:
144:ef7eb2e8f9f7
Parent:
0:9b334a45a8ff 
This updates the lib to the mbed lib v125

Who changed what in which revision?

UserRevisionLine numberNew contents of line
<> 144:ef7eb2e8f9f7 1 /******************************************************************************
<> 144:ef7eb2e8f9f7 2 * @file system_LPC11Uxx.c
<> 144:ef7eb2e8f9f7 3 * @purpose CMSIS Cortex-M3 Device Peripheral Access Layer Source File
<> 144:ef7eb2e8f9f7 4 * for the NXP LPC13xx Device Series
<> 144:ef7eb2e8f9f7 5 * @version V1.10
<> 144:ef7eb2e8f9f7 6 * @date 24. November 2010
<> 144:ef7eb2e8f9f7 7 *
<> 144:ef7eb2e8f9f7 8 * @note
<> 144:ef7eb2e8f9f7 9 * Copyright (C) 2009-2010 ARM Limited. All rights reserved.
<> 144:ef7eb2e8f9f7 10 *
<> 144:ef7eb2e8f9f7 11 * @par
<> 144:ef7eb2e8f9f7 12 * ARM Limited (ARM) is supplying this software for use with Cortex-M
<> 144:ef7eb2e8f9f7 13 * processor based microcontrollers. This file can be freely distributed
<> 144:ef7eb2e8f9f7 14 * within development tools that are supporting such ARM based processors.
<> 144:ef7eb2e8f9f7 15 *
<> 144:ef7eb2e8f9f7 16 * @par
<> 144:ef7eb2e8f9f7 17 * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED
<> 144:ef7eb2e8f9f7 18 * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF
<> 144:ef7eb2e8f9f7 19 * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE.
<> 144:ef7eb2e8f9f7 20 * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR
<> 144:ef7eb2e8f9f7 21 * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER.
<> 144:ef7eb2e8f9f7 22 *
<> 144:ef7eb2e8f9f7 23 ******************************************************************************/
<> 144:ef7eb2e8f9f7 24
<> 144:ef7eb2e8f9f7 25
<> 144:ef7eb2e8f9f7 26 #include <stdint.h>
<> 144:ef7eb2e8f9f7 27 #include "LPC11Uxx.h"
<> 144:ef7eb2e8f9f7 28
<> 144:ef7eb2e8f9f7 29 /*
<> 144:ef7eb2e8f9f7 30 //-------- <<< Use Configuration Wizard in Context Menu >>> ------------------
<> 144:ef7eb2e8f9f7 31 */
<> 144:ef7eb2e8f9f7 32
<> 144:ef7eb2e8f9f7 33 /*--------------------- Clock Configuration ----------------------------------
<> 144:ef7eb2e8f9f7 34 //
<> 144:ef7eb2e8f9f7 35 // <e> Clock Configuration
<> 144:ef7eb2e8f9f7 36 // <h> System Oscillator Control Register (SYSOSCCTRL)
<> 144:ef7eb2e8f9f7 37 // <o1.0> BYPASS: System Oscillator Bypass Enable
<> 144:ef7eb2e8f9f7 38 // <i> If enabled then PLL input (sys_osc_clk) is fed
<> 144:ef7eb2e8f9f7 39 // <i> directly from XTALIN and XTALOUT pins.
<> 144:ef7eb2e8f9f7 40 // <o1.9> FREQRANGE: System Oscillator Frequency Range
<> 144:ef7eb2e8f9f7 41 // <i> Determines frequency range for Low-power oscillator.
<> 144:ef7eb2e8f9f7 42 // <0=> 1 - 20 MHz
<> 144:ef7eb2e8f9f7 43 // <1=> 15 - 25 MHz
<> 144:ef7eb2e8f9f7 44 // </h>
<> 144:ef7eb2e8f9f7 45 //
<> 144:ef7eb2e8f9f7 46 // <h> Watchdog Oscillator Control Register (WDTOSCCTRL)
<> 144:ef7eb2e8f9f7 47 // <o2.0..4> DIVSEL: Select Divider for Fclkana
<> 144:ef7eb2e8f9f7 48 // <i> wdt_osc_clk = Fclkana/ (2 * (1 + DIVSEL))
<> 144:ef7eb2e8f9f7 49 // <0-31>
<> 144:ef7eb2e8f9f7 50 // <o2.5..8> FREQSEL: Select Watchdog Oscillator Analog Output Frequency (Fclkana)
<> 144:ef7eb2e8f9f7 51 // <0=> Undefined
<> 144:ef7eb2e8f9f7 52 // <1=> 0.5 MHz
<> 144:ef7eb2e8f9f7 53 // <2=> 0.8 MHz
<> 144:ef7eb2e8f9f7 54 // <3=> 1.1 MHz
<> 144:ef7eb2e8f9f7 55 // <4=> 1.4 MHz
<> 144:ef7eb2e8f9f7 56 // <5=> 1.6 MHz
<> 144:ef7eb2e8f9f7 57 // <6=> 1.8 MHz
<> 144:ef7eb2e8f9f7 58 // <7=> 2.0 MHz
<> 144:ef7eb2e8f9f7 59 // <8=> 2.2 MHz
<> 144:ef7eb2e8f9f7 60 // <9=> 2.4 MHz
<> 144:ef7eb2e8f9f7 61 // <10=> 2.6 MHz
<> 144:ef7eb2e8f9f7 62 // <11=> 2.7 MHz
<> 144:ef7eb2e8f9f7 63 // <12=> 2.9 MHz
<> 144:ef7eb2e8f9f7 64 // <13=> 3.1 MHz
<> 144:ef7eb2e8f9f7 65 // <14=> 3.2 MHz
<> 144:ef7eb2e8f9f7 66 // <15=> 3.4 MHz
<> 144:ef7eb2e8f9f7 67 // </h>
<> 144:ef7eb2e8f9f7 68 //
<> 144:ef7eb2e8f9f7 69 // <h> System PLL Control Register (SYSPLLCTRL)
<> 144:ef7eb2e8f9f7 70 // <i> F_clkout = M * F_clkin = F_CCO / (2 * P)
<> 144:ef7eb2e8f9f7 71 // <i> F_clkin must be in the range of 10 MHz to 25 MHz
<> 144:ef7eb2e8f9f7 72 // <i> F_CCO must be in the range of 156 MHz to 320 MHz
<> 144:ef7eb2e8f9f7 73 // <o3.0..4> MSEL: Feedback Divider Selection
<> 144:ef7eb2e8f9f7 74 // <i> M = MSEL + 1
<> 144:ef7eb2e8f9f7 75 // <0-31>
<> 144:ef7eb2e8f9f7 76 // <o3.5..6> PSEL: Post Divider Selection
<> 144:ef7eb2e8f9f7 77 // <0=> P = 1
<> 144:ef7eb2e8f9f7 78 // <1=> P = 2
<> 144:ef7eb2e8f9f7 79 // <2=> P = 4
<> 144:ef7eb2e8f9f7 80 // <3=> P = 8
<> 144:ef7eb2e8f9f7 81 // </h>
<> 144:ef7eb2e8f9f7 82 //
<> 144:ef7eb2e8f9f7 83 // <h> System PLL Clock Source Select Register (SYSPLLCLKSEL)
<> 144:ef7eb2e8f9f7 84 // <o4.0..1> SEL: System PLL Clock Source
<> 144:ef7eb2e8f9f7 85 // <0=> IRC Oscillator
<> 144:ef7eb2e8f9f7 86 // <1=> System Oscillator
<> 144:ef7eb2e8f9f7 87 // <2=> Reserved
<> 144:ef7eb2e8f9f7 88 // <3=> Reserved
<> 144:ef7eb2e8f9f7 89 // </h>
<> 144:ef7eb2e8f9f7 90 //
<> 144:ef7eb2e8f9f7 91 // <h> Main Clock Source Select Register (MAINCLKSEL)
<> 144:ef7eb2e8f9f7 92 // <o5.0..1> SEL: Clock Source for Main Clock
<> 144:ef7eb2e8f9f7 93 // <0=> IRC Oscillator
<> 144:ef7eb2e8f9f7 94 // <1=> Input Clock to System PLL
<> 144:ef7eb2e8f9f7 95 // <2=> WDT Oscillator
<> 144:ef7eb2e8f9f7 96 // <3=> System PLL Clock Out
<> 144:ef7eb2e8f9f7 97 // </h>
<> 144:ef7eb2e8f9f7 98 //
<> 144:ef7eb2e8f9f7 99 // <h> System AHB Clock Divider Register (SYSAHBCLKDIV)
<> 144:ef7eb2e8f9f7 100 // <o6.0..7> DIV: System AHB Clock Divider
<> 144:ef7eb2e8f9f7 101 // <i> Divides main clock to provide system clock to core, memories, and peripherals.
<> 144:ef7eb2e8f9f7 102 // <i> 0 = is disabled
<> 144:ef7eb2e8f9f7 103 // <0-255>
<> 144:ef7eb2e8f9f7 104 // </h>
<> 144:ef7eb2e8f9f7 105 //
<> 144:ef7eb2e8f9f7 106 // <h> USB PLL Control Register (USBPLLCTRL)
<> 144:ef7eb2e8f9f7 107 // <i> F_clkout = M * F_clkin = F_CCO / (2 * P)
<> 144:ef7eb2e8f9f7 108 // <i> F_clkin must be in the range of 10 MHz to 25 MHz
<> 144:ef7eb2e8f9f7 109 // <i> F_CCO must be in the range of 156 MHz to 320 MHz
<> 144:ef7eb2e8f9f7 110 // <o7.0..4> MSEL: Feedback Divider Selection
<> 144:ef7eb2e8f9f7 111 // <i> M = MSEL + 1
<> 144:ef7eb2e8f9f7 112 // <0-31>
<> 144:ef7eb2e8f9f7 113 // <o7.5..6> PSEL: Post Divider Selection
<> 144:ef7eb2e8f9f7 114 // <0=> P = 1
<> 144:ef7eb2e8f9f7 115 // <1=> P = 2
<> 144:ef7eb2e8f9f7 116 // <2=> P = 4
<> 144:ef7eb2e8f9f7 117 // <3=> P = 8
<> 144:ef7eb2e8f9f7 118 // </h>
<> 144:ef7eb2e8f9f7 119 //
<> 144:ef7eb2e8f9f7 120 // <h> USB PLL Clock Source Select Register (USBPLLCLKSEL)
<> 144:ef7eb2e8f9f7 121 // <o8.0..1> SEL: USB PLL Clock Source
<> 144:ef7eb2e8f9f7 122 // <i> USB PLL clock source must be switched to System Oscillator for correct USB operation
<> 144:ef7eb2e8f9f7 123 // <0=> IRC Oscillator
<> 144:ef7eb2e8f9f7 124 // <1=> System Oscillator
<> 144:ef7eb2e8f9f7 125 // <2=> Reserved
<> 144:ef7eb2e8f9f7 126 // <3=> Reserved
<> 144:ef7eb2e8f9f7 127 // </h>
<> 144:ef7eb2e8f9f7 128 //
<> 144:ef7eb2e8f9f7 129 // <h> USB Clock Source Select Register (USBCLKSEL)
<> 144:ef7eb2e8f9f7 130 // <o9.0..1> SEL: System PLL Clock Source
<> 144:ef7eb2e8f9f7 131 // <0=> USB PLL out
<> 144:ef7eb2e8f9f7 132 // <1=> Main clock
<> 144:ef7eb2e8f9f7 133 // <2=> Reserved
<> 144:ef7eb2e8f9f7 134 // <3=> Reserved
<> 144:ef7eb2e8f9f7 135 // </h>
<> 144:ef7eb2e8f9f7 136 //
<> 144:ef7eb2e8f9f7 137 // <h> USB Clock Divider Register (USBCLKDIV)
<> 144:ef7eb2e8f9f7 138 // <o10.0..7> DIV: USB Clock Divider
<> 144:ef7eb2e8f9f7 139 // <i> Divides USB clock to 48 MHz.
<> 144:ef7eb2e8f9f7 140 // <i> 0 = is disabled
<> 144:ef7eb2e8f9f7 141 // <0-255>
<> 144:ef7eb2e8f9f7 142 // </h>
<> 144:ef7eb2e8f9f7 143 // </e>
<> 144:ef7eb2e8f9f7 144 */
<> 144:ef7eb2e8f9f7 145 #define CLOCK_SETUP 1
<> 144:ef7eb2e8f9f7 146 #define SYSOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 147 #define WDTOSCCTRL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 148 #define SYSPLLCTRL_Val 0x00000023 // Reset: 0x000
<> 144:ef7eb2e8f9f7 149 #define SYSPLLCLKSEL_Val 0x00000001 // Reset: 0x000
<> 144:ef7eb2e8f9f7 150 #define MAINCLKSEL_Val 0x00000003 // Reset: 0x000
<> 144:ef7eb2e8f9f7 151 #define SYSAHBCLKDIV_Val 0x00000001 // Reset: 0x001
<> 144:ef7eb2e8f9f7 152 #define USBPLLCTRL_Val 0x00000023 // Reset: 0x000
<> 144:ef7eb2e8f9f7 153 #define USBPLLCLKSEL_Val 0x00000001 // Reset: 0x000
<> 144:ef7eb2e8f9f7 154 #define USBCLKSEL_Val 0x00000000 // Reset: 0x000
<> 144:ef7eb2e8f9f7 155 #define USBCLKDIV_Val 0x00000001 // Reset: 0x001
<> 144:ef7eb2e8f9f7 156
<> 144:ef7eb2e8f9f7 157 /*
<> 144:ef7eb2e8f9f7 158 //-------- <<< end of configuration section >>> ------------------------------
<> 144:ef7eb2e8f9f7 159 */
<> 144:ef7eb2e8f9f7 160
<> 144:ef7eb2e8f9f7 161 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 162 Check the register settings
<> 144:ef7eb2e8f9f7 163 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 164 #define CHECK_RANGE(val, min, max) ((val < min) || (val > max))
<> 144:ef7eb2e8f9f7 165 #define CHECK_RSVD(val, mask) (val & mask)
<> 144:ef7eb2e8f9f7 166
<> 144:ef7eb2e8f9f7 167 /* Clock Configuration -------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 168 #if (CHECK_RSVD((SYSOSCCTRL_Val), ~0x00000003))
<> 144:ef7eb2e8f9f7 169 #error "SYSOSCCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 170 #endif
<> 144:ef7eb2e8f9f7 171
<> 144:ef7eb2e8f9f7 172 #if (CHECK_RSVD((WDTOSCCTRL_Val), ~0x000001FF))
<> 144:ef7eb2e8f9f7 173 #error "WDTOSCCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 174 #endif
<> 144:ef7eb2e8f9f7 175
<> 144:ef7eb2e8f9f7 176 #if (CHECK_RANGE((SYSPLLCLKSEL_Val), 0, 2))
<> 144:ef7eb2e8f9f7 177 #error "SYSPLLCLKSEL: Value out of range!"
<> 144:ef7eb2e8f9f7 178 #endif
<> 144:ef7eb2e8f9f7 179
<> 144:ef7eb2e8f9f7 180 #if (CHECK_RSVD((SYSPLLCTRL_Val), ~0x000001FF))
<> 144:ef7eb2e8f9f7 181 #error "SYSPLLCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 182 #endif
<> 144:ef7eb2e8f9f7 183
<> 144:ef7eb2e8f9f7 184 #if (CHECK_RSVD((MAINCLKSEL_Val), ~0x00000003))
<> 144:ef7eb2e8f9f7 185 #error "MAINCLKSEL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 186 #endif
<> 144:ef7eb2e8f9f7 187
<> 144:ef7eb2e8f9f7 188 #if (CHECK_RANGE((SYSAHBCLKDIV_Val), 0, 255))
<> 144:ef7eb2e8f9f7 189 #error "SYSAHBCLKDIV: Value out of range!"
<> 144:ef7eb2e8f9f7 190 #endif
<> 144:ef7eb2e8f9f7 191
<> 144:ef7eb2e8f9f7 192 #if (CHECK_RANGE((USBPLLCLKSEL_Val), 0, 1))
<> 144:ef7eb2e8f9f7 193 #error "USBPLLCLKSEL: Value out of range!"
<> 144:ef7eb2e8f9f7 194 #endif
<> 144:ef7eb2e8f9f7 195
<> 144:ef7eb2e8f9f7 196 #if (CHECK_RSVD((USBPLLCTRL_Val), ~0x000001FF))
<> 144:ef7eb2e8f9f7 197 #error "USBPLLCTRL: Invalid values of reserved bits!"
<> 144:ef7eb2e8f9f7 198 #endif
<> 144:ef7eb2e8f9f7 199
<> 144:ef7eb2e8f9f7 200 #if (CHECK_RANGE((USBCLKSEL_Val), 0, 1))
<> 144:ef7eb2e8f9f7 201 #error "USBCLKSEL: Value out of range!"
<> 144:ef7eb2e8f9f7 202 #endif
<> 144:ef7eb2e8f9f7 203
<> 144:ef7eb2e8f9f7 204 #if (CHECK_RANGE((USBCLKDIV_Val), 0, 255))
<> 144:ef7eb2e8f9f7 205 #error "USBCLKDIV: Value out of range!"
<> 144:ef7eb2e8f9f7 206 #endif
<> 144:ef7eb2e8f9f7 207
<> 144:ef7eb2e8f9f7 208
<> 144:ef7eb2e8f9f7 209 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 210 DEFINES
<> 144:ef7eb2e8f9f7 211 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 212
<> 144:ef7eb2e8f9f7 213 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 214 Define clocks
<> 144:ef7eb2e8f9f7 215 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 216 #define __XTAL (12000000UL) /* Oscillator frequency */
<> 144:ef7eb2e8f9f7 217 #define __SYS_OSC_CLK ( __XTAL) /* Main oscillator frequency */
<> 144:ef7eb2e8f9f7 218 #define __IRC_OSC_CLK (12000000UL) /* Internal RC oscillator frequency */
<> 144:ef7eb2e8f9f7 219
<> 144:ef7eb2e8f9f7 220
<> 144:ef7eb2e8f9f7 221 #define __FREQSEL ((WDTOSCCTRL_Val >> 5) & 0x0F)
<> 144:ef7eb2e8f9f7 222 #define __DIVSEL (((WDTOSCCTRL_Val & 0x1F) << 1) + 2)
<> 144:ef7eb2e8f9f7 223
<> 144:ef7eb2e8f9f7 224 #if (CLOCK_SETUP) /* Clock Setup */
<> 144:ef7eb2e8f9f7 225 #if (__FREQSEL == 0)
<> 144:ef7eb2e8f9f7 226 #define __WDT_OSC_CLK ( 0) /* undefined */
<> 144:ef7eb2e8f9f7 227 #elif (__FREQSEL == 1)
<> 144:ef7eb2e8f9f7 228 #define __WDT_OSC_CLK ( 500000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 229 #elif (__FREQSEL == 2)
<> 144:ef7eb2e8f9f7 230 #define __WDT_OSC_CLK ( 800000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 231 #elif (__FREQSEL == 3)
<> 144:ef7eb2e8f9f7 232 #define __WDT_OSC_CLK (1100000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 233 #elif (__FREQSEL == 4)
<> 144:ef7eb2e8f9f7 234 #define __WDT_OSC_CLK (1400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 235 #elif (__FREQSEL == 5)
<> 144:ef7eb2e8f9f7 236 #define __WDT_OSC_CLK (1600000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 237 #elif (__FREQSEL == 6)
<> 144:ef7eb2e8f9f7 238 #define __WDT_OSC_CLK (1800000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 239 #elif (__FREQSEL == 7)
<> 144:ef7eb2e8f9f7 240 #define __WDT_OSC_CLK (2000000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 241 #elif (__FREQSEL == 8)
<> 144:ef7eb2e8f9f7 242 #define __WDT_OSC_CLK (2200000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 243 #elif (__FREQSEL == 9)
<> 144:ef7eb2e8f9f7 244 #define __WDT_OSC_CLK (2400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 245 #elif (__FREQSEL == 10)
<> 144:ef7eb2e8f9f7 246 #define __WDT_OSC_CLK (2600000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 247 #elif (__FREQSEL == 11)
<> 144:ef7eb2e8f9f7 248 #define __WDT_OSC_CLK (2700000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 249 #elif (__FREQSEL == 12)
<> 144:ef7eb2e8f9f7 250 #define __WDT_OSC_CLK (2900000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 251 #elif (__FREQSEL == 13)
<> 144:ef7eb2e8f9f7 252 #define __WDT_OSC_CLK (3100000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 253 #elif (__FREQSEL == 14)
<> 144:ef7eb2e8f9f7 254 #define __WDT_OSC_CLK (3200000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 255 #else
<> 144:ef7eb2e8f9f7 256 #define __WDT_OSC_CLK (3400000 / __DIVSEL)
<> 144:ef7eb2e8f9f7 257 #endif
<> 144:ef7eb2e8f9f7 258
<> 144:ef7eb2e8f9f7 259 /* sys_pllclkin calculation */
<> 144:ef7eb2e8f9f7 260 #if ((SYSPLLCLKSEL_Val & 0x03) == 0)
<> 144:ef7eb2e8f9f7 261 #define __SYS_PLLCLKIN (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 262 #elif ((SYSPLLCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 263 #define __SYS_PLLCLKIN (__SYS_OSC_CLK)
<> 144:ef7eb2e8f9f7 264 #else
<> 144:ef7eb2e8f9f7 265 #define __SYS_PLLCLKIN (0)
<> 144:ef7eb2e8f9f7 266 #endif
<> 144:ef7eb2e8f9f7 267
<> 144:ef7eb2e8f9f7 268 #define __SYS_PLLCLKOUT (__SYS_PLLCLKIN * ((SYSPLLCTRL_Val & 0x01F) + 1))
<> 144:ef7eb2e8f9f7 269
<> 144:ef7eb2e8f9f7 270 /* main clock calculation */
<> 144:ef7eb2e8f9f7 271 #if ((MAINCLKSEL_Val & 0x03) == 0)
<> 144:ef7eb2e8f9f7 272 #define __MAIN_CLOCK (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 273 #elif ((MAINCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 274 #define __MAIN_CLOCK (__SYS_PLLCLKIN)
<> 144:ef7eb2e8f9f7 275 #elif ((MAINCLKSEL_Val & 0x03) == 2)
<> 144:ef7eb2e8f9f7 276 #if (__FREQSEL == 0)
<> 144:ef7eb2e8f9f7 277 #error "MAINCLKSEL: WDT Oscillator selected but FREQSEL is undefined!"
<> 144:ef7eb2e8f9f7 278 #else
<> 144:ef7eb2e8f9f7 279 #define __MAIN_CLOCK (__WDT_OSC_CLK)
<> 144:ef7eb2e8f9f7 280 #endif
<> 144:ef7eb2e8f9f7 281 #elif ((MAINCLKSEL_Val & 0x03) == 3)
<> 144:ef7eb2e8f9f7 282 #define __MAIN_CLOCK (__SYS_PLLCLKOUT)
<> 144:ef7eb2e8f9f7 283 #else
<> 144:ef7eb2e8f9f7 284 #define __MAIN_CLOCK (0)
<> 144:ef7eb2e8f9f7 285 #endif
<> 144:ef7eb2e8f9f7 286
<> 144:ef7eb2e8f9f7 287 #define __SYSTEM_CLOCK (__MAIN_CLOCK / SYSAHBCLKDIV_Val)
<> 144:ef7eb2e8f9f7 288
<> 144:ef7eb2e8f9f7 289 #else
<> 144:ef7eb2e8f9f7 290 #define __SYSTEM_CLOCK (__IRC_OSC_CLK)
<> 144:ef7eb2e8f9f7 291 #endif // CLOCK_SETUP
<> 144:ef7eb2e8f9f7 292
<> 144:ef7eb2e8f9f7 293
<> 144:ef7eb2e8f9f7 294 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 295 Clock Variable definitions
<> 144:ef7eb2e8f9f7 296 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 297 uint32_t SystemCoreClock = __SYSTEM_CLOCK;/*!< System Clock Frequency (Core Clock)*/
<> 144:ef7eb2e8f9f7 298
<> 144:ef7eb2e8f9f7 299
<> 144:ef7eb2e8f9f7 300 /*----------------------------------------------------------------------------
<> 144:ef7eb2e8f9f7 301 Clock functions
<> 144:ef7eb2e8f9f7 302 *----------------------------------------------------------------------------*/
<> 144:ef7eb2e8f9f7 303 void SystemCoreClockUpdate (void) /* Get Core Clock Frequency */
<> 144:ef7eb2e8f9f7 304 {
<> 144:ef7eb2e8f9f7 305 uint32_t wdt_osc = 0;
<> 144:ef7eb2e8f9f7 306
<> 144:ef7eb2e8f9f7 307 /* Determine clock frequency according to clock register values */
<> 144:ef7eb2e8f9f7 308 switch ((LPC_SYSCON->WDTOSCCTRL >> 5) & 0x0F) {
<> 144:ef7eb2e8f9f7 309 case 0: wdt_osc = 0; break;
<> 144:ef7eb2e8f9f7 310 case 1: wdt_osc = 500000; break;
<> 144:ef7eb2e8f9f7 311 case 2: wdt_osc = 800000; break;
<> 144:ef7eb2e8f9f7 312 case 3: wdt_osc = 1100000; break;
<> 144:ef7eb2e8f9f7 313 case 4: wdt_osc = 1400000; break;
<> 144:ef7eb2e8f9f7 314 case 5: wdt_osc = 1600000; break;
<> 144:ef7eb2e8f9f7 315 case 6: wdt_osc = 1800000; break;
<> 144:ef7eb2e8f9f7 316 case 7: wdt_osc = 2000000; break;
<> 144:ef7eb2e8f9f7 317 case 8: wdt_osc = 2200000; break;
<> 144:ef7eb2e8f9f7 318 case 9: wdt_osc = 2400000; break;
<> 144:ef7eb2e8f9f7 319 case 10: wdt_osc = 2600000; break;
<> 144:ef7eb2e8f9f7 320 case 11: wdt_osc = 2700000; break;
<> 144:ef7eb2e8f9f7 321 case 12: wdt_osc = 2900000; break;
<> 144:ef7eb2e8f9f7 322 case 13: wdt_osc = 3100000; break;
<> 144:ef7eb2e8f9f7 323 case 14: wdt_osc = 3200000; break;
<> 144:ef7eb2e8f9f7 324 case 15: wdt_osc = 3400000; break;
<> 144:ef7eb2e8f9f7 325 }
<> 144:ef7eb2e8f9f7 326 wdt_osc /= ((LPC_SYSCON->WDTOSCCTRL & 0x1F) << 1) + 2;
<> 144:ef7eb2e8f9f7 327
<> 144:ef7eb2e8f9f7 328 switch (LPC_SYSCON->MAINCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 329 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 330 SystemCoreClock = __IRC_OSC_CLK;
<> 144:ef7eb2e8f9f7 331 break;
<> 144:ef7eb2e8f9f7 332 case 1: /* Input Clock to System PLL */
<> 144:ef7eb2e8f9f7 333 switch (LPC_SYSCON->SYSPLLCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 334 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 335 SystemCoreClock = __IRC_OSC_CLK;
<> 144:ef7eb2e8f9f7 336 break;
<> 144:ef7eb2e8f9f7 337 case 1: /* System oscillator */
<> 144:ef7eb2e8f9f7 338 SystemCoreClock = __SYS_OSC_CLK;
<> 144:ef7eb2e8f9f7 339 break;
<> 144:ef7eb2e8f9f7 340 case 2: /* Reserved */
<> 144:ef7eb2e8f9f7 341 case 3: /* Reserved */
<> 144:ef7eb2e8f9f7 342 SystemCoreClock = 0;
<> 144:ef7eb2e8f9f7 343 break;
<> 144:ef7eb2e8f9f7 344 }
<> 144:ef7eb2e8f9f7 345 break;
<> 144:ef7eb2e8f9f7 346 case 2: /* WDT Oscillator */
<> 144:ef7eb2e8f9f7 347 SystemCoreClock = wdt_osc;
<> 144:ef7eb2e8f9f7 348 break;
<> 144:ef7eb2e8f9f7 349 case 3: /* System PLL Clock Out */
<> 144:ef7eb2e8f9f7 350 switch (LPC_SYSCON->SYSPLLCLKSEL & 0x03) {
<> 144:ef7eb2e8f9f7 351 case 0: /* Internal RC oscillator */
<> 144:ef7eb2e8f9f7 352 if (LPC_SYSCON->SYSPLLCTRL & 0x180) {
<> 144:ef7eb2e8f9f7 353 SystemCoreClock = __IRC_OSC_CLK;
<> 144:ef7eb2e8f9f7 354 } else {
<> 144:ef7eb2e8f9f7 355 SystemCoreClock = __IRC_OSC_CLK * ((LPC_SYSCON->SYSPLLCTRL & 0x01F) + 1);
<> 144:ef7eb2e8f9f7 356 }
<> 144:ef7eb2e8f9f7 357 break;
<> 144:ef7eb2e8f9f7 358 case 1: /* System oscillator */
<> 144:ef7eb2e8f9f7 359 if (LPC_SYSCON->SYSPLLCTRL & 0x180) {
<> 144:ef7eb2e8f9f7 360 SystemCoreClock = __SYS_OSC_CLK;
<> 144:ef7eb2e8f9f7 361 } else {
<> 144:ef7eb2e8f9f7 362 SystemCoreClock = __SYS_OSC_CLK * ((LPC_SYSCON->SYSPLLCTRL & 0x01F) + 1);
<> 144:ef7eb2e8f9f7 363 }
<> 144:ef7eb2e8f9f7 364 break;
<> 144:ef7eb2e8f9f7 365 case 2: /* Reserved */
<> 144:ef7eb2e8f9f7 366 case 3: /* Reserved */
<> 144:ef7eb2e8f9f7 367 SystemCoreClock = 0;
<> 144:ef7eb2e8f9f7 368 break;
<> 144:ef7eb2e8f9f7 369 }
<> 144:ef7eb2e8f9f7 370 break;
<> 144:ef7eb2e8f9f7 371 }
<> 144:ef7eb2e8f9f7 372
<> 144:ef7eb2e8f9f7 373 SystemCoreClock /= LPC_SYSCON->SYSAHBCLKDIV;
<> 144:ef7eb2e8f9f7 374
<> 144:ef7eb2e8f9f7 375 }
<> 144:ef7eb2e8f9f7 376
<> 144:ef7eb2e8f9f7 377 /**
<> 144:ef7eb2e8f9f7 378 * Initialize the system
<> 144:ef7eb2e8f9f7 379 *
<> 144:ef7eb2e8f9f7 380 * @param none
<> 144:ef7eb2e8f9f7 381 * @return none
<> 144:ef7eb2e8f9f7 382 *
<> 144:ef7eb2e8f9f7 383 * @brief Setup the microcontroller system.
<> 144:ef7eb2e8f9f7 384 * Initialize the System.
<> 144:ef7eb2e8f9f7 385 */
<> 144:ef7eb2e8f9f7 386 void SystemInit (void) {
<> 144:ef7eb2e8f9f7 387 volatile uint32_t i;
<> 144:ef7eb2e8f9f7 388
<> 144:ef7eb2e8f9f7 389 #if (CLOCK_SETUP) /* Clock Setup */
<> 144:ef7eb2e8f9f7 390
<> 144:ef7eb2e8f9f7 391 #if ((SYSPLLCLKSEL_Val & 0x03) == 1)
<> 144:ef7eb2e8f9f7 392 LPC_SYSCON->PDRUNCFG &= ~(1 << 5); /* Power-up System Osc */
<> 144:ef7eb2e8f9f7 393 LPC_SYSCON->SYSOSCCTRL = SYSOSCCTRL_Val;
<> 144:ef7eb2e8f9f7 394 for (i = 0; i < 200; i++) __NOP();
<> 144:ef7eb2e8f9f7 395 #endif
<> 144:ef7eb2e8f9f7 396
<> 144:ef7eb2e8f9f7 397 LPC_SYSCON->SYSPLLCLKSEL = SYSPLLCLKSEL_Val; /* Select PLL Input */
<> 144:ef7eb2e8f9f7 398 LPC_SYSCON->SYSPLLCLKUEN = 0x01; /* Update Clock Source */
<> 144:ef7eb2e8f9f7 399 LPC_SYSCON->SYSPLLCLKUEN = 0x00; /* Toggle Update Register */
<> 144:ef7eb2e8f9f7 400 LPC_SYSCON->SYSPLLCLKUEN = 0x01;
<> 144:ef7eb2e8f9f7 401 while (!(LPC_SYSCON->SYSPLLCLKUEN & 0x01)); /* Wait Until Updated */
<> 144:ef7eb2e8f9f7 402 #if ((MAINCLKSEL_Val & 0x03) == 3) /* Main Clock is PLL Out */
<> 144:ef7eb2e8f9f7 403 LPC_SYSCON->SYSPLLCTRL = SYSPLLCTRL_Val;
<> 144:ef7eb2e8f9f7 404 LPC_SYSCON->PDRUNCFG &= ~(1 << 7); /* Power-up SYSPLL */
<> 144:ef7eb2e8f9f7 405 while (!(LPC_SYSCON->SYSPLLSTAT & 0x01)); /* Wait Until PLL Locked */
<> 144:ef7eb2e8f9f7 406 #endif
<> 144:ef7eb2e8f9f7 407
<> 144:ef7eb2e8f9f7 408 #if (((MAINCLKSEL_Val & 0x03) == 2) )
<> 144:ef7eb2e8f9f7 409 LPC_SYSCON->WDTOSCCTRL = WDTOSCCTRL_Val;
<> 144:ef7eb2e8f9f7 410 LPC_SYSCON->PDRUNCFG &= ~(1 << 6); /* Power-up WDT Clock */
<> 144:ef7eb2e8f9f7 411 for (i = 0; i < 200; i++) __NOP();
<> 144:ef7eb2e8f9f7 412 #endif
<> 144:ef7eb2e8f9f7 413
<> 144:ef7eb2e8f9f7 414 LPC_SYSCON->MAINCLKSEL = MAINCLKSEL_Val; /* Select PLL Clock Output */
<> 144:ef7eb2e8f9f7 415 LPC_SYSCON->MAINCLKUEN = 0x01; /* Update MCLK Clock Source */
<> 144:ef7eb2e8f9f7 416 LPC_SYSCON->MAINCLKUEN = 0x00; /* Toggle Update Register */
<> 144:ef7eb2e8f9f7 417 LPC_SYSCON->MAINCLKUEN = 0x01;
<> 144:ef7eb2e8f9f7 418 while (!(LPC_SYSCON->MAINCLKUEN & 0x01)); /* Wait Until Updated */
<> 144:ef7eb2e8f9f7 419
<> 144:ef7eb2e8f9f7 420 LPC_SYSCON->SYSAHBCLKDIV = SYSAHBCLKDIV_Val;
<> 144:ef7eb2e8f9f7 421
<> 144:ef7eb2e8f9f7 422 #if ((USBCLKDIV_Val & 0x1FF) != 0) /* USB clock is used */
<> 144:ef7eb2e8f9f7 423 LPC_SYSCON->PDRUNCFG &= ~(1 << 10); /* Power-up USB PHY */
<> 144:ef7eb2e8f9f7 424
<> 144:ef7eb2e8f9f7 425 #if ((USBCLKSEL_Val & 0x003) == 0) /* USB clock is USB PLL out */
<> 144:ef7eb2e8f9f7 426 LPC_SYSCON->PDRUNCFG &= ~(1 << 8); /* Power-up USB PLL */
<> 144:ef7eb2e8f9f7 427 LPC_SYSCON->USBPLLCLKSEL = USBPLLCLKSEL_Val; /* Select PLL Input */
<> 144:ef7eb2e8f9f7 428 LPC_SYSCON->USBPLLCLKUEN = 0x01; /* Update Clock Source */
<> 144:ef7eb2e8f9f7 429 LPC_SYSCON->USBPLLCLKUEN = 0x00; /* Toggle Update Register */
<> 144:ef7eb2e8f9f7 430 LPC_SYSCON->USBPLLCLKUEN = 0x01;
<> 144:ef7eb2e8f9f7 431 while (!(LPC_SYSCON->USBPLLCLKUEN & 0x01)); /* Wait Until Updated */
<> 144:ef7eb2e8f9f7 432 LPC_SYSCON->USBPLLCTRL = USBPLLCTRL_Val;
<> 144:ef7eb2e8f9f7 433 while (!(LPC_SYSCON->USBPLLSTAT & 0x01)); /* Wait Until PLL Locked */
<> 144:ef7eb2e8f9f7 434 LPC_SYSCON->USBCLKSEL = 0x00; /* Select USB PLL */
<> 144:ef7eb2e8f9f7 435 #endif
<> 144:ef7eb2e8f9f7 436
<> 144:ef7eb2e8f9f7 437 LPC_SYSCON->USBCLKSEL = USBCLKSEL_Val; /* Select USB Clock */
<> 144:ef7eb2e8f9f7 438 LPC_SYSCON->USBCLKDIV = USBCLKDIV_Val; /* Set USB clock divider */
<> 144:ef7eb2e8f9f7 439
<> 144:ef7eb2e8f9f7 440 #else /* USB clock is not used */
<> 144:ef7eb2e8f9f7 441 LPC_SYSCON->PDRUNCFG |= (1 << 10); /* Power-down USB PHY */
<> 144:ef7eb2e8f9f7 442 LPC_SYSCON->PDRUNCFG |= (1 << 8); /* Power-down USB PLL */
<> 144:ef7eb2e8f9f7 443 #endif
<> 144:ef7eb2e8f9f7 444
<> 144:ef7eb2e8f9f7 445 #endif
<> 144:ef7eb2e8f9f7 446
<> 144:ef7eb2e8f9f7 447 /* System clock to the IOCON needs to be enabled or
<> 144:ef7eb2e8f9f7 448 most of the I/O related peripherals won't work. */
<> 144:ef7eb2e8f9f7 449 LPC_SYSCON->SYSAHBCLKCTRL |= (1<<16);
<> 144:ef7eb2e8f9f7 450 }